KR20230038354A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20230038354A
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conductive pattern
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김지훈
백명현
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Abstract

반도체 소자 및 이의 제조 방법을 제공한다. 이 소자는 제1 방향으로 연장되는 그루브가 형성된 기판; 상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 및 상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴을 포함하되, 상기 제1 도전 패턴은 제1 물질로 이루어지며, 상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며, 상기 제1 도전 부분의 상기 제1 물질의 그 레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 크다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 제1 방향으로 연장되는 그루브가 형성된 기판; 상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 및 상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴을 포함하되, 상기 제1 도전 패턴은 제1 물질로 이루어지며, 상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며, 상기 제1 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 크다.
본 발명의 일 양태에 따른 반도체 소자는, 제1 방향으로 연장되는 그루브가 형성된 기판; 상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 및 상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴을 포함하되, 상기 제1 도전 패턴은 제1 물질로 이루어지며, 상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며, 상기 게이트 절연막은 상기 제1 도전 패턴 아래의 제1 절연 부분을 포함하고, 상기 제1 도전 부분, 상기 제2 도전 부분 및 상기 제1 절연 부분 중 적어도 하나는 불순물을 포함하고, 상기 제1 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작다.
본 발명의 다른 양태에 따른 반도체 소자는, 제1 방향으로 연장되는 그루브가 형성된 기판; 상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막; 상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴; 상기 제1 도전 패턴과 상기 워드라인 캐핑 패턴 사이의 제2 도전 패턴; 상기 워드라인 캐핑 패턴의 일 측에서 상기 기판 내의 제1 불순물 영역; 상기 워드라인 캐핑 패턴의 타 측에서 상기 기판 내의 제2 불순물 영역; 상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역과 연결되는 비트라인; 상기 비트라인과 상기 제1 불순물 영역 사이에 배치되는 비트라인 콘택; 상기 비트라인 상의 비트라인 캐핑 패턴; 상기 제2 불순물 영역 상의 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택 상에 배치되며 상기 비트라인 캐핑 패턴을 일부 덮는 랜딩 패드를 포함하되, 상기 제1 도전 패턴은 제1 물질로 이루어지고, 상기 제2 도전 패턴은 제2 물질로 이루어지고, 상기 제2 물질의 일함수는 상기 제1 물질의 일함수보다 크고, 상기 제2 도전 패턴에서 상기 제2 물질의 그레인의 평균 크기는 상기 제1 도전 패턴에서 상기 제1 물질의 그레인의 평균 크기보다 크고, 상기 제1 물질의 그레인의 크기는 10nm~20nm이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 기판에 그루브를 형성하는 단계; 상기 그루브 안에 게이트 절연막을 콘포말하게 형성하는 단계; 상기 기판 상에 제1 도전막을 적층하여 상기 그루브를 채우는 단계; 상기 제1 도전막을 에치백하여 상기 그루브의 하부를 채우는 제1 도전 패턴을 형성하는 단계; 제1 열처리 공정을 진행하는 단계; 및 상기 제1 도전 패턴 상에 워드라인 캐핑 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자는 워드라인이 그루브의 적어도 하부를 채우는 도전 패턴의 단일 구조를 가져, 워드라인의 비저항을 낮출 수 있다. 이로써 반도체 소자의 동작 속도를 향상시킬 수 있다. 본 발명에 따른 반도체 소자는 Nit과 tRDL이 감소하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 워드 라인을 형성하기 위해, 도전막을 에치백하여 도전 패턴을 형성한 후에 고온의 열처리 공정을 진행하여 불순물들을 효과적으로 제거할 수 있다. 이로써 신뢰성이 향상된 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 도 1을 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2b는 도 1을 C-C’선 및 D-D’선으로 자른 단면도이다.
도 3a은 본 발명의 실시예들에 따라 도 2b의 ‘P1’부분을 확대한 도면이다.
도 3b는 본 발명의 실시예들에 따라 도 2b의 ‘P2’부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따라 도 2b의 ‘P1’부분을 확대한 도면이다.
도 5는 본 발명의 비교예에 따른 반도체 소자의 단면도이다.
도 6a는 워드라인의 폭에 따른 비저항을 나타내는 그래프이다.
도 6b는 워드라인의 반경에 따른 Nit 지수를 나타내는 그래프이다.
도 6c는 워드라인의 반경에 따른 tRDL을 나타내는 그래프이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 순서도이다.
도 8a, 9a, 10a 및 도 15a는 본 발명의 실시예들에 따라 도 1의 평면도를 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 평면도들이다.
도 8b, 9b, 10b, 11a, 12a, 13a, 15b는 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 8c, 9c, 10c, 11b, 12b, 13b, 15c는 본 발명의 실시예들에 따라 도 2b의 단면들을 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 제1 열처리 공정 진행시 발생되는 현상을 설명하는 도면이다.
도 16a은 본 발명의 실시예들에 따라 도 2b의 ‘P1’부분을 확대한 도면이다.
도 16b는 본 발명의 실시예들에 따라 도 2b의 ‘P2’부분을 확대한 도면이다.
도 16c는 본 발명의 실시예들에 따라 도 2b의 ‘P1’부분을 확대한 도면이다.
도 16d는 본 발명의 실시예들에 따라 도 2b의 ‘P1’부분을 확대한 도면이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 순서도이다.
도 18은 본 발명의 제조 과정의 일부를 나타내는 단면도이다.
도 19a, 20a, 21a는 도 16a 및 도 16b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 19b, 20b, 21b는 도 16a 및 도 16b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a는 도 1을 A-A'선 및 B-B'선으로 자른 단면도이다. 도 2b는 도 1을 C-C'선 및 D-D'선으로 자른 단면도이다. 도 3a은 본 발명의 실시예들에 따라 도 2b의 'P1'부분을 확대한 도면이다. 도 3b는 본 발명의 실시예들에 따라 도 2b의 'P2'부분을 확대한 도면이다. 도 4는 본 발명의 실시예들에 따라 도 2b의 'P1'부분을 확대한 도면이다.
도 1, 도 2a, 도 2, 도 3a 및 도 3d를 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 예를 들면 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 기판(1)에는 소자분리막(FO)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리막(FO)에 의해 둘러싸인 상기 기판(1)의 일부분들에 각각 해당할 수 있다. 상기 기판(1)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(1)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리막(FO)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
상기 소자분리막(FO)은 상기 기판(1)에 형성되는 제1 트렌치(TR1)과 제2 트렌치(TR2) 안에 배치될 수 있다. 상기 제1 트렌치(TR1)는 상기 제1 방향(X1)과 교차하는 제2 방향(X2)으로 제1 폭(WT1)을 가질 수 있다. 상기 제2 트렌치(TR2)는 상기 제2 방향(X2)으로 제2 폭(WT2)을 가질 수 있다. 상기 제2 폭(WT2)은 상기 제1 폭(WT1) 보다 클 수 있다.
상기 소자분리막(FO)은 제1 소자분리막(5)과 제2 소자분리막(7)을 포함할 수 있다. 상기 제1 소자분리막(5)과 상기 제2 소자분리막(7)은 각각 독립적으로 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 소자분리막(7)은 상기 제1 소자분리막(5)과 식각 선택성을 가지는 물질을 포함할 수 있다. 바람직하게는 상기 제2 소자분리막(7)은 실리콘 질화물을 포함하고 상기 제1 소자분리막(5)은 실리콘 산화물을 포함할 수 있다.
상기 제1 소자분리막(5)은 상기 제1 트렌치(TR1)의 적어도 하부를 채우며 상기 제 2 트렌치(TR2)의 측벽과 바닥면을 덮을 수 있다. 상기 제2 소자분리막(7)은 상기 제2 트렌치(TR2) 안에서 상기 제1 소자분리막(5)과 접할 수 있다. 상기 제2 소자분리막(7)은 상기 제2 트렌치(TR2)의 적어도 하부를 채울 수 있다. 상기 제1 소자분리막(5)과 상기 제2 소자분리막(7)은 리세스 되어 상기 제 1 트렌치(TR1)과 상기 제2 트렌치(TR2)의 상부 측벽이 노출될 수 있다.
상기 기판(1)과 상기 소자분리막(FO)에는 그루브들(GR)이 형성된다. 상기 그루브들(GR)은 상기 제2 방향(X2)으로 연장되며, 상기 제1 방향(X1) 및 상기 제2 방향(X2)과 동시에 교차하는 제3 방향(X3)으로 서로 이격될 수 있다. 그루브들(GR)의 바닥면은 도 2b와 같이 요철구조를 가질 수 있다. 그루브들(GR)의 바닥면에서 상기 기판(1)의 상부면은 상기 소자분리막(FO)의 상부면 보다 높을 수 있다.
상기 그루브들(GR) 안에는 각각 게이트 절연막(GO)이 배치된다. 상기 게이트 절연막(GO)은 실리콘 산화물, 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은 상기 실리콘 산화물의 유전율보다 높은 유전율을 가지는 물질을 포함할 수 있다. 상기 고유전막은 예를 들면 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(GO)은 상기 그루브들(GR)의 내측벽과 바닥면을 콘포말하게 덮을 수 있다. 상기 그루브들(GR)의 바닥에서 상기 게이트 절연막(GO)은 요철 구조를 가질 수 있다.
상기 게이트 절연막(GO)의 일부는 상기 제1 트렌치(TR1) 안으로 삽입되어 상기 제1 트렌치(TR1)의 상부를 채울 수 있다. 상기 게이트 절연막(GO)의 다른 일부는 상기 제2 트렌치(TR2) 안으로 삽입되어 상기 제2 트렌치(TR2)의 내측벽과 상기 소자분리막(FO)의 상부면을 덮을 수 있다.
상기 그루브들(GR) 안에는 각각 워드라인(WL)이 배치된다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다. 상기 소자 분리막(FO) 상의 상기 워드라인(WL)의 하부면은 상기 활성부(ACT) 상의 상기 워드라인(WL)의 하부면 보다 낮을 수 있다. 상기 워드라인(WL)은 제1 도전 패턴(10P)으로 이루어질 수 있다. 상기 제1 도전 패턴(10P)은 제1 도전 물질로 이루어질 수 있다. 상기 제1 도전 물질은 예를 들면, TiN, Mo, W, Cu, Al, TaN, Ru, Ir 중 하나일 수 있다. 상기 제1 도전 패턴(10P)은 상기 그루브(GR)의 적어도 하부를 채울 수 있다. 상기 그루브(GR) 안에서 상기 제1 도전 패턴(10P)과 상기 게이트 절연막(GO) 사이에는 다른 도전 패턴이 존재하지 않는다. 상기 제1 도전 패턴(10P)의 상부면은 도 3a처럼 평탄하거나, 도 16d처럼 오목하거나 또는 도 4처럼 울퉁불퉁할 수 있다. 상기 제1 도전 패턴(10P)에 대한 구체적인 설명은 추후에 하기로 한다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 불순물 영역(3d)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(3b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(3d, 3b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 불순물 영역(3d)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(3b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(3d, 3b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들(GR) 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다. 상기 그루브들(GR)은 서로 인접한 제1 그루브(GR(1)과 제2 그루브(GR(2))를 포함할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(WC, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(WC)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(WC)은 상기 워드라인들(WL) 위의 상기 그루브들(GR)을 채울 수 있다. 상기 워드라인 캐핑 패턴(WC)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(1) 상에는 층간 절연 패턴(30)이 배치될 수 있다. 상기 층간 절연 패턴(30)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 층간 절연 패턴(30)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 또는 상기 층간 절연 패턴(30)은 평면상 그물망 형태로 형성될 수 있다. 상기 층간 절연 패턴(30), 상기 기판(1), 상기 소자분리막(FO) 및 상기 워드라인 캐핑 패턴(WC)의 상부는 일부 리세스되어 리세스 영역(R1)이 형성될 수 있다.
비트라인들(BL)이 상기 층간 절연 패턴(30) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(WC) 및 워드라인들(WL)을 가로지를 수 있다. 도 1에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다.
상기 비트라인(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(32), 비트라인 확산방지 패턴(34) 및 비트라인 배선 패턴(36)을 포함할 수 있다. 비트라인 폴리실리콘 패턴(32)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 비트라인 확산방지 패턴(34)은 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 비트라인 배선 패턴(36)은 예를 들면, 텅스텐, 알루미늄, 구리와 같은 금속을 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(38)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(38)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 2a의 B-B' 단면에서 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(30)의 측면과 접할 수 있다. 도 1의 평면도를 보면, 상기 비트라인 콘택(DC)의 측면들 중 일부는 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 불순물 영역(3d)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(27)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(27)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다.
상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 펜스(42)가 배치될 수 있다. 상기 절연 펜스(42)는 예를 들면 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막과 같은 절연막으로 형성될 수 있다. 상기 절연 펜스(42)의 상단의 높이는 상기 스토리지 노드 콘택들(BC)의 상단의 높이보다 높을 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 상기 비트라인 캐핑 패턴(38)의 측벽도 덮을 수 있다. 상기 비트라인 스페이서(SP)는 상기 비트라인(BL)의 측벽으로부터 순차적으로 배치되는 제1 내지 제3 스페이서들(21, 23, 25)을 포함할 수 있다. 상기 제1 및 제3 스페이서들(21, 25)은 상기 제2 스페이서(23)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 상기 제1 및 제3 스페이서들(21, 25)은 실리콘 질화물을 포함할 수 있다. 상기 제2 스페이서(23)는 실리콘 산화물을 포함할 수 있다. 또는 상기 제2 스페이서(23)는 에어 갭 영역일 수 있다.
상기 제1 스페이서(21)는 아래로 연장되어 상기 비트라인 콘택(DC)의 측벽을 덮을 수 있다. 상기 제1 스페이서(21)는 하부 매립 절연 패턴(27)과 소자분리막(FO) 사이에 개재될 수 있다. 도 2a의 A-A 단면에서 상기 제1 스페이서(21)의 상단은 상기 제2 및 제3 스페이서들(23, 25)의 상단들보다 높을 수 있다. 상기 제1 스페이서(21)의 상부 측벽은 상기 제2 및 제3 스페이서들(23, 25)로 덮이지 않는다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안되는 것을 방지할 수 있다.
상기 제1 스페이서(21)의 상부는 이의 하부보다 얇은 두께를 가질 수 있다. 상기 제1 스페이서(21)의 상부 측벽은 제4 스페이서(26)으로 덮일 수 있다. 상기 제4 스페이서(26)은 예를 들면 실리콘 질화물을 포함할 수 있다. 상기 제4 스페이서(26)은 상기 얇아진 상기 제1 스페이서(21)의 상부를 보강하는 역할을 할 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(40)이 배치된다. 상기 스토리지 노드 오믹층(40)은 금속실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(40) 상에는 랜딩 패드(LP)가 배치된다. 도시하지는 않았지만, 상기 스토리지 노드 오믹층(40)과 랜딩 패드(LP) 사이에 확산 방지막이 개재될 수 있다. 상기 확산 방지막은 금속질화물을 포함할 수 있다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(38)의 상부면을 덮을 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다.
상기 랜딩 패드들(LP) 사이에는 랜딩 패드 분리 패턴(50)이 배치될 수 있다. 상기 랜딩 패드 분리 패턴(50)은 예를 들면 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, SiOC 중 적어도 하나의 단일막 또는 다중막 구졸르 가질 수 있다. 상기 랜딩 패드 분리 패턴(50)는 아래로 연장되어 상기 비트라인 캐핑 패턴(38)의 일부를 관통하여 상기 제2 스페이서(23)와 접할 수 있다.
상기 랜딩 패드들(LP) 상에는 데이터 저장부(DSP)가 배치될 수 있다. 상기 데이터 저장부(DSP)는 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 또는 상기 데이터 저장부(DSP)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 또는 상기 데이터 저장부(DSP)는 상변화물질 또는 가변저항물질을 포함할 수 있다.
도 3a를 참조하면, 본 발명에 따른 워드라인(WL)은 제1 도전 패턴(10P)로만 이루어진다. 즉, 상기 게이트 절연막(GO)으로 덮인 그루브(GR)의 적어도 하부는 상기 제1 도전 패턴(10P)로 채워진다. 상기 워드라인(WL)은 제1 도전 패턴(10P)의 '단일 구조'를 가진다. 상기 제1 도전 패턴(10P)은 예를 들면 TiN을 포함할 수 있다. 이로써 상기 워드라인(WL)의 비저항이 상대적으로 작아질 수 있다.
도 5는 본 발명의 비교예에 따른 반도체 소자의 단면도이다.
도 5를 참조하면, 비교예에 따른 반도체 소자에서는 워드라인(WL)이 제1 금속 함유 패턴(61)과 제2 금속 함유 패턴(63)을 포함한다. 제2 금속 함유 패턴(63)은 제1 금속 함유 패턴(61)과 게이트 절연막(GO) 사이에 개재된다. 제1 금속 함유 패턴(61)과 제2 금속 함유 패턴(63)은 서로 다른 금속을 포함할 수 있다. 예를 들면, 제1 금속 함유 패턴(61)은 텅스텐을 포함할 수 있고, 제2 금속 함유 패턴(63)은 TiN을 포함할 수 있다. 비교예에 따른 워드라인(WL)은 제1 금속 함유 패턴(61)과 제2 금속 함유 패턴(63)의 '이중 구조'를 가진다.
도 6a는 워드라인의 폭에 따른 비저항을 나타내는 그래프이다.
도 6a를 참조하면, 워드라인의 폭이 작아짐에 따라, 단일 구조의 워드라인의 비저항의 증가폭은 작은 반면, 이중 구조의 워드라인의 비저항의 증가폭은 매우 크다는 것을 알 수 있다. 반도체 소자가 고집적화됨에 따라 워드라인의 폭도 감소하고 있다. 따라서 워드라인의 폭이 감소함에 따라 본 발명의 도 3a의 단일 구조의 워드라인은 상대적으로 작은 비저항을 가져, 동작 속도가 향상될 수 있다. 즉, 본 발명의 반도체 소자의 워드라인 구조는 고집적화와 빠른 동작 속도를 동시에 구현할 수 있는 우수한 효과를 가질 수 있다.
도 6b는 워드라인의 반경에 따른 Nit 지수를 나타내는 그래프이다.
도 6b를 참조하면, 본 발명의 단일 구조의 워드라인의 Nit(Number of interface trap) 지수는 비교예의 이중 구조의 워드라인의 Nit 지수보다 작다. 이로써 본 발명의 단일 구조의 워드라인에서는 인터페이스 트랩의 개수가 줄어, 인터페이스 트랩으로 인한 누설전류가 줄어들 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
도 6c는 워드라인의 반경에 따른 tRDL을 나타내는 그래프이다.
도 6c를 참조하면, 본 발명의 단일 구조의 워드라인의 tRDL(Last data into row free charge time)는 비교예의 이중 구조의 워드라인의 tRDL 보다 작다. 이로써, tRDL이 개선되어, 반도체 소자의 동작 속도가 향상되고 저전력에서 동작 가능하다.
다시 도 3a 및 도 3b를 참조하면, 상기 제1 도전 패턴(10P)은 제1 도전 부분(10a), 제2 도전 부분(10b) 및 제3 도전 부분(10c)를 가질 수 있다. 제1 도전 부분(10a), 제2 도전 부분(10b) 및 제3 도전 부분(10c)은 서로 일체형으로 이루어질 수 있다. 상기 제1 도전 부분(10a)은 상기 워드라인 캐핑 패턴(WC)에 인접할 수 있다. 상기 제2 도전 부분(10b)은 상기 제1 도전 부분(10a) 아래에 배치될 수 있다. 상기 제1 도전 부분(10a)과 상기 제2 도전 부분(10b)은 제1 방향(X1)으로 연장될 수 있다. 상기 제3 도전 부분(10c)은 상기 제2 도전 부분(10b)로부터 상기 제2 트렌치(TR2) 안으로 돌출될 수 있다. 상기 제1 트렌치(TR1)의 중심의 위치에서 상기 제2 도전 부분(10b)의 일부(10d)는 아래로 돌출될 수 있다. 도 3a의 단면에서 제1 그루브(GR(1)) 안에서는 제3 도전 부분(10c)이 보이지 않으나 제2 그루브(GR(2)) 안에서는 제3 도전 부분(10c)이 보일 수 있다.
상기 게이트 절연막(GO)은 서로 일체형으로 이루어진 제1 내지 제4 절연 부분들(G1~G4)을 포함할 수 있다. 상기 제1 절연 부분(G1)은 상기 제1 도전 부분(10a) 옆에 위치할 수 있다. 상기 제2 절연 부분(G2)은 상기 제2 도전 부분(10b) 옆에 위치할 수 있다. 상기 제3 절연 부분(G3)은 상기 제2 도전 부분(10b) 아래에 위치할 수 있다. 상기 제4 절연 부분(G4)은 상기 제3 도전 부분(10c) 아래에 위치할 수 있다.
상기 제1 내지 제 3 도전 부분들(10a~10c)과 상기 제1 내지 제4 절연 부분들(G1~G4) 중 적어도 하나는 불순물(IM)을 포함할 수 있다. 상기 불순물은 예를 들면, 질소, 염소, 붕소, 요오드, 불소, 브롬, 탄소, 수소 중 적어도 하나일 수 있다.
상기 제1 도전 부분(10a)의 불순물의 함량은 상기 제3 절연 부분(G3) 또는 상기 제4 절연 부분(G4)의 불순물의 함량보다 작을 수 있다. 상기 제2 도전 부분(10b)의 불순물의 함량은 상기 제3 절연 부분(G3) 또는 상기 제4 절연 부분(G4)의 불순물의 함량보다 작을 수 있다. 본 예에 있어서, 상기 함량은 원자 농도(Atomic concentration)로도 명명될 수 있다.
상기 제1 내지 제 3 도전 부분들(10a~10c) 각각의 불순물의 함량은 서로 같을 수 있다. 또는 상기 불순물의 함량은 상기 제1 도전 패턴(10P) 내에서 깊이가 깊어질수록 많아질 수 있다. 즉, 상기 제2 도전 부분(10b)의 불순물의 함량은 상기 제3 도전 부분(10c)의 불순물의 함량보다 적고 상기 제1 도전 부분(10a)의 불순물의 함량보다 많을 수 있다.
상기 게이트 절연막(GO) 내에서 상기 불순물의 함량은 깊이가 깊어질수록 많아질 수 있다. 즉, 상기 제1 내지 제4 절연 부분들(G1~G4)에서 상기 제1 절연 부분(G1)에서 상기 불순물의 함량이 제일 낮고, 상기 제4 절연 부분(G4)에서 불순물의 함량이 제일 높을 수 있다. 상기 제3 절연 부분(G3)의 불순물의 함량은 상기 제4 절연 부분(G4)의 불순물의 함량보다 낮고, 상기 제2 절연 부분(G2)의 불순물의 함량 보다 낮을 수 있다.
본 발명에서는 워드라인(WL)의 라인 부분에 해당되며 제1 및 제2 불순물 영역(3d, 3b)에 인접한 제1 도전 부분(10a) 및 제2 도전 부분(10b)의 불순물 함량이 낮다. 또한 제1 및 제2 불순물 영역(3d, 3b)에 인접한 제1 절연 부분(G1)의 불순물 함량이 다른 절연 부분들(G2~G4)에 비하여 상대적으로 낮다. 이로써, Nit를 감소시키며, tRDL을 개선하여, 동작 속도를 향상시키는 동시에 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 4를 참조하면, 제1 도전 패턴(10P)은 제1 도전 물질로 이루어진다. 상기 제1 도전 패턴(10P)은 상기 제1 도전 물질의 제1 그레인들(TG)을 포함할 수 있다. 상기 제1 도전 부분(10a)에서 상기 제1 그레인들(TG)은 제1 평균 크기(D1)를 가질 수 있다. 본 예에 있어서 그레인들의 '평균 크기'는 그레인들의 직경들 또는 그레인들의 최대 크기/폭을 의미할 수 있다. 상기 제2 도전 부분(10b)에서 상기 제1 그레인들(TG)은 제2 평균 크기(D2)를 가질 수 있다. 상기 제3 도전 부분(10c)에서 상기 제1 그레인들(TG)은 제3 평균 크기(D3)를 가질 수 있다. 상기 제1 내지 제3 평균 크기들(D1, D2, D3)은 각각 10nm~20m일 수 있다. 바람직하게는, 상기 제1 평균 크기(D1)는 상기 제2 평균 크기(D2)와 같거나 보다 클 수 있다. 상기 제2 평균 크기(D2)는 상기 제3 평균 크기(D3)와 같거나 보다 클 수 있다.
본 발명에서는 워드라인(WL)의 라인 부분에 해당되며 제1 및 제2 불순물 영역(3d, 3b)에 인접한 제1 도전 부분(10a)의 제1 그레인들(TG)의 평균 크기(D1)가 상대적으로 클 수 있다. 이로써, 제1 도전 부분(10a)의 전기 저항이 작아질 수 있어, tRDL을 개선될 수 있다. 또한 제1 도전 부분(10a)에서 제1 그레인들(TG) 사이의 경계 부분이 줄어들 수 있어 Nit를 감소시킬 수 있다. 이로써, 동작 속도를 향상시키는 동시에 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 순서도이다. 도 8a, 9a, 10a 및 도 15a는 본 발명의 실시예들에 따라 도 1의 평면도를 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 평면도들이다. 도 8b, 9b, 10b, 11a, 12a, 13a, 15b는 본 발명의 실시예들에 따라 도 2a의 단면들을 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 단면도들이다. 도 8c, 9c, 10c, 11b, 12b, 13b, 15c는 본 발명의 실시예들에 따라 도 2b의 단면들을 가지는 반도체 소자를 형성하는 방법을 순차적으로 나타내는 단면도들이다. 도 8b, 9b, 10b, 및 15b는 도 8a, 9a, 10a 및 도 15a를 A-A' 및 B-B'선들을 따라 자른 단면도들이다. 도 8c, 9c, 10c, 및 15c는 도 8a, 9a, 10a 및 도 15a를 C-C' 및 D-D'선들을 따라 자른 단면도들이다.
도 8a, 8b 및 8c를 참조하면, 기판(1)을 준비한다. 상기 기판(1)을 식각하여 제1 트렌치들(TR1) 및 제2 트렌치들(TR2)을 형성하는 동시에 활성부들(ACT)을 정의한다. 상기 제2 트렌치들(TR2)은 도 3b에 개시된 바와 같이 상기 제1 트렌치들(TR1)의 제1 폭(WT1) 보다 넓은 제2 폭(WT2)을 가지도록 형성된다. 이로써 로딩 효과(loading effect)에 의해 상기 제2 트렌치들(TR2)이 상기 제1 트렌치들(TR1) 보다 깊게 형성될 수 있다.
도 9a, 9b 및 9c를 참조하면, 상기 기판(1)의 전면 상에 제1 소자분리막(5)을 콘포말하게 형성한다. 상기 제1 소자분리막(5)은 상기 제1 트렌치들(TR1)은 채우되 상기 제2 트렌치들(TR2)은 채우지 못하는 두께로 형성될 수 있다. 이로써 상기 제1 소자분리막(5)은 상기 제1 트렌치들(TR1)을 채울 수 있다. 상기 제1 소자분리막(5) 상에 제2 소자분리막(7)을 형성하여 상기 제2 트렌치들(TR2)을 채운다. CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정을 진행하여 상기 기판(1) 상의 상기 제1 소자분리막(5)과 상기 제2 소자분리막(7)을 제거하고, 상기 제1 트렌치들(TR1) 및 제2 트렌치들(TR2) 안에 소자분리막(FO)을 형성한다. 상기 소자분리막(FO)에서 상기 제2 소자분리막(7)은 평면적으로 도 9a에 개시된 형태를 가질 수 있다. 그리고 이온주입 공정을 진행하여 상기 기판(1)의 전면에 인접하여 불순물 영역들(3)을 형성할 수 있다.
도 7, 도 10a, 10b 및 10c를 참조하면, 상기 기판(1)의 전면 상에 그루브들(GR)의 위치를 한정하는 마스크 패턴(MK)을 형성한다. 상기 마스크 패턴(MK)은 포토레지스트 패턴, SOH(Spin on Hardmask), SiOC, SiON, 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다. 상기 마스크 패턴(MK)을 식각 마스크로 이용하여 상기 기판(1)과 상기 소자분리막(FO)을 식각하여 상기 기판(1)에 그루브들(GR)을 형성한다(S10). 그루브들(GR)의 바닥면은 요철구조를 가질 수 있다. 상기 그루브들(GR)의 형성에 의해 불순물 영역들(3)은 제1 및 제2 불순물 영역들(3d, 3b)로 나눠질 수 있다.
도 7, 도 11a, 11b를 참조하면, 상기 마스크 패턴(MK)을 제거하여 상기 기판(1)을 노출시킨다. 상기 기판(1)의 전면 상에 게이트 절연막(GO)을 콘포말하게 형성한다(S20). 그리고 상기 게이트 절연막(GO) 상에 제1 도전막(10)을 적층하여 상기 그루브들(GR)을 채운다(S30). 게이트 절연막(GO)과 상기 제1 도전막(10)은 각각 소스 가스들을 공급하여 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)으로 형성될 수 있다. 상기 소스 가스들은 각각 게이트 절연막(GO)과 상기 제1 도전막(10)를 구성하는 원소들뿐만 아니라 이에 결합된 할로겐 원소나 붕소, 질소, 탄소, 수소등을 추가로 포함할 수 있다. 상기 할로겐 원소는 불소, 염소, 브롬, 요오드일 수 있다.
도 7, 도 12a 및 도 12c를 참조하면, 상기 제 1 도전막(10)을 에치백하여 상기 그루브(GR) 안에 제1 도전 패턴들(10P)을 형성한다(S40). 상기 에치백 공정은 에천트들을 이용하여 진행될 수 있다. 상기 에천트들은 예를 들면, 할로겐 원소를 포함할 수 있다. 제1 도전 패턴들(10P)이 형성된 후에 상기 그루브(GR) 안의 상기 게이트 절연막(GO)의 상부 표면이 노출될 수 있다.
도 14는 본 발명의 제1 열처리 공정 진행시 발생되는 현상을 설명하는 도면이다.
도 7, 도 13a, 도 13c및 도 14를 참조하면, 상기 제1 도전 패턴들(10P)이 형성된 후에, 제1열처리 공정(HE1)을 진행한다(S50). 제1열처리 공정(HE1)은 고온의 온도에서, 바람직하게는 800~1200℃의 온도에서 진행될 수 있다. 상기 제1 열처리 공정(HE1)은 RTA(Rapid Thermal Anneal) SRTA(Spike Rapid Thermal Anneal), FRTA(Flash Rapid thermal Anneal), Laser Anneal, Furnace Anneal, Furnace/Laser Anneal 중 하나일 수 있다.
상기 소스 가스들 및 상기 에천트들에 포함된 할로겐 원소나 질소, 탄소, 수소 등은 상기 게이트 절연막(GO)과 상기 제1 도전 패턴들(10P) 내에 잔존하여 불순물들(IM)이 될 수 있다. 만약 반도체 소자의 제조 후에 상기 불순물들(IM)이 남아 있는 경우, 인터페이스 트랩이 증가되고 그레인들의 평균 크기가 작아질 수 있다. 이로써 누설전류가 증가하고 동작 속도가 저하되어 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명에서는 상기 제1열처리 공정(HE1)을 진행하여 상기 게이트 절연막(GO)과 상기 제1 도전 패턴들(10P) 내에 잔존하는 상기 불순물들(IM)을 제거해줄 수 있다. 상기 불순물들(IM)은 상기 고온의 열에 의해 실선의 화살표들을 따라 밖으로 나간다(즉, 아웃가스된다(outgassed)). 그리고 상기 제1 도전 패턴들(10P)의 결정화가 이루어질 수 있다. 이로써 도 4에 개시된 바와 같이, 상기 제1 도전 패턴들(10P)은 제1 그레인들(TG)을 가질 수 있다.
상대적으로 깊은 곳에 위치하는 불순물들(IM)은 밖으로 빠져나가기 까지 경로가 상대적으로 길어지기에 빠져나가기 어려울 수 있다. 예를 들면, 도 14에서 상대적으로 얕은 제1 그루브(GR(1)) 안의 제1 도전 패턴(10P(1)) 내의 불순물들(IM)은 상대적으로 깊은 제2 그루브(GR(2)) 안의 제1 도전 패턴(10P(2)) 내의 불순물들(IM) 보다 빠져나가기 용이하다. 이로써 위에서 설명한 바와 같이, 깊이에 따라 제1 내지 제3 도전 부분들(10a~10c)과 제1 내지 제4 절연 부분들(G1~G4)의 불순물의 함량의 차이가 날 수 있다.
또한 이와 같이 불순물의 함량 차이에 의해, 도 4와 같이 제1 그레인들(TG)의 평균 크기들(D1~D3)의 크기 차이가 발생할 수 있다. 상기 제1 도전 패턴들(10P)의 제1 그레인들(TG)이 형성/성장될 때, 상기 그루브들(GR)의 입구 부분에서는 게이트 절연막(GO)에 의한 저항이 상대적으로 적기 때문에, 이와 가까운 제1 도전 부분(10a)의 제1 그레인들(TG)의 제1 평균 크기(D1)가 가장 클 수 있다.
상기 제1 도전막(10)을 에치백하여 두께가 얇아진 후에 상기 제1열처리 공정(HE1)이 진행되므로 상기 제1 도전막(10) 내에 포함된 불순물들(IM)이 더욱 쉽게 빠져나갈 수 있다. 만약, 상기 제1 도전막(10)을 에치백하기 전에 상기 제1 열처리 공정(HE1)을 진행할 경우, 상기 제1 도전막(10)의 두께도 두껍고, 게이트 절연막(GO)도 상기 제1 도전막(10)으로 덮여있어, 불순물(IM)을 효과적으로 제거하기가 어렵다. 또한 상기 제1 도전막(10)을 에치백한 후에, 상기 제1열처리 공정(HE1)을 진행하므로, 식각 가스에 의해 발생된 불순물(IM)까지 모두 제거 가능하다. 이로써 반도체 소자의 신뢰성을 더욱 향상시킬 수 있다.
도 7, 15a, 15b 및 15c를 참조하면, 상기 그루브(GR) 안에 워드라인 캐핑 패턴(WC)을 형성한다(S60). 이를 위해 상기 기판(1)의 전면 상에 워드라인 캐핑막(미도시)을 형성하여 상기 그루브(GR)의 상부를 채우고, 워드라인 캐핑막에 대하여 에치백 또는 CMP 공정을 진행하여 상기 기판(1)의 상부면을 노출시킬 수 있다. 후속으로 통상의 공정을 진행하여 도 1, 도 2a 및 도 2b를 참조하여 설명한 비트라인(BL), 비트라인 콘택(DC), 스토리지 노드 콘택(BC), 랜딩 패드들(LP)을 형성한다.
도 16a은 본 발명의 실시예들에 따라 도 2b의 'P1'부분을 확대한 도면이다. 도 16b는 본 발명의 실시예들에 따라 도 2b의 'P2'부분을 확대한 도면이다. 도 16c는 본 발명의 실시예들에 따라 도 2b의 'P1'부분을 확대한 도면이다. 도 16d는 본 발명의 실시예들에 따라 도 2b의 'P1'부분을 확대한 도면이다.
도 16a 및 도 16b를 참조하면, 워드라인(WL)은 제1 도전 패턴(10P)과 워드라인 캐핑 패턴(WC) 사이에 개재되는 제2 도전 패턴(20P)을 더 포함할 수 있다. 상기 제2 도전 패턴(20P)과 상기 게이트 절연막(GO) 사이에는 다른 도전 패턴이 개재되지 않는다. 상기 제1 도전 패턴(10P)은 제1 도전 물질로 이루어질 수 있다. 상기 제2 도전 패턴(20P)은 제2 도전 물질로 이루어질 수 있다. 상기 제2 도전 물질의 제2 일함수는 상기 제1 도전 물질의 제1 일함수보다 클 수 있다. 상기 일함수 차이에 의해 상기 워드라인(WL)이 OFF 동작시에, 상기 제1 및 제2 불순물 영역들(3d, 3b)에 인접한 상기 제2 도전 패턴(20P) 주위에 전계(electric field)가 감소할 수 있다. 이로써 OFF 동작시에 누설 전류가 줄 수 있다. 또한 상기 일함수 차이에 의해 상기 워드라인(WL)이 ON 동작시에, 상기 제2 도전 패턴(20P) 주변에 인버젼(inversion)이 개선되어 ON current가 증가될 수 있다. 이로써 상기 워드라인(WL)이 ON/OFF 제어력(controllability)가 개선될 수 있다. 상기 제1 일함수는 예를 들면 4.2eV이하일 수 있고, 상기 제2 일함수는 예를 들면 4.4eV 이상일 수 있다. 상기 제2 도전 물질은 바람직하게는 불순물(인이나 붕소)이 도핑된 폴리실리콘 또는 실리콘 게르마늄일 수 있다.
도 16c를 참조하면, 상기 제2 도전 패턴(20P)은 상기 제2 도전 물질의 제2 그레인들(PG)을 포함할 수 있다. 상기 제2 그레인들(PG)은 제4 평균 크기(D4)를 가질 수 있다. 상기 제4 평균 크기(D4)는 상기 제1 그레인들(TG)의 제1 평균 크기(D1)보다 클 수 있다. 그 외의 구조는 도 4를 참조하여 설명한 바와 동일할 수 있다.
도 16d를 참조하면, 상기 제1 도전 패턴(10P)이 상부면은 오목할 수 있다. 이는 도 12a의 에치백 공정에 의한 결과일 수 있다. 상기 제2 도전 패턴(20P)의 상부면도 오목할 수 있다. 워드라인 캐핑 패턴(WC)의 하부면은 아래로 볼록할 수 있다. 그 외의 구조는 위에서 설명한 바와 동일할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 순서도이다. 도 18은 본 발명의 제조 과정의 일부를 나타내는 단면도이다. 도 19a, 20a, 21a는 도 16a 및 도 16b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 19b, 20b, 21b는 도 16a 및 도 16b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 17및 도 18을 참조하면, S10~S50은 도 7을 참조하여 설명한 바와 동일할 수 있다. 워드라인 캐핑 패턴(WC)을 형성하기 전에 제1 도전 패턴(10P) 상에 제2 도전 패턴(20P)을 형성할 수 있다. 이를 위해 도 7 및 도 13a 및 도 13b를 참조하여 설명한 제1 열처리 공정(HE1)을 진행한(S50) 후에 상기 제1 도전 패턴(10P) 상에는 자연 산화막(OL)이 형성될 수 있다. 본 예에 있어서는 제1 열처리 공정(HE1)을 진행한(S50) 후에 세정 공정을 진행한다(S51). 이로써 상기 자연 산화막(OL)이 제거될 수 있다.
도 17, 도 19a 및 도 19b를 참조하면, 상기 자연 산화막(OL)이 제거된 후에, 상기 기판(1)의 전면 상에 제2 도전막(20)을 적층하여 상기 그루브(GR)의 상부를 채운다(S52). 상기 제2 도전막(20)은 예를 들면, 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 제2 도전막(20)은 소스 가스를 공급하여 CVD나 ALD로 형성될 수 있다. 상기 자연 산화막(OL)이 제거되었기에 상기 제2 도전막(20)은 상기 제1 도전 패턴(10P)과 접할 수 있다.
도 17, 20a, 20b를 참조하면, 상기 제2 도전막(20)을 에치백하여 상기 그루브(GR) 안에 제2 도전 패턴(20P)을 형성한다(S53). 이때 상기 그루브(GR) 안의 상기 게이트 절연막(GO)의 상부는 노출될 수 있다. 그리고 제2 열처리 공정(HE2)을 진행한다(S54). 상기 제2 열처리 공정(HE2)은 고온의 온도에서 진행될 수 있다. 상기 제2 열처리 공정(HE2)은 예를 들면 800~1200℃의 온도에서 진행될 수 있다. 상기 제2 열처리 공정(HE2)은 RTA(Rapid Thermal Anneal) SRTA(Spike Rapid Thermal Anneal), FRTA(Flash Rapid thermal Anneal), Laser Anneal, Furnace Anneal, Furnace/Laser Anneal 중 하나일 수 있다.
도 14에서 설명한 바와 같이, 상기 제2 도전막(20)을 형성할 때의 소스 가스와 상기 제2 도전막(20)에 대한 에치백 공정의 에천트에 의해 기인한 불순물들(IM)이 상기 제2 도전 패턴(20P)과 상기 게이트 절연막(GO)안에 포함될 수 있다. 상기 제2 열처리 공정(HE2)에 의해, 상기 제2 도전 패턴(20P)과 상기 게이트 절연막(GO)안에 포함된 불순물들(IM)이 제거될 수 있다. 또한 상기 제2 도전 패턴(20P)를 구성하는 제2 도전 물질의 결정화가 이루어져 도 16b처럼 제2 그레인들(PG)이 형성될 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다. 후속으로 도 17, 21a, 21b를 참조하면, 상기 워드라인 캐핑 패턴(WC)을 형성한다(S60). 그리고 통상의 공정을 진행하여 도 1, 도 2a 및 도 2b를 참조하여 설명한 비트라인(BL), 비트라인 콘택(DC), 스토리지 노드 콘택(BC), 랜딩 패드들(LP)을 형성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향으로 연장되는 그루브가 형성된 기판;
    상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 및
    상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴을 포함하되,
    상기 제1 도전 패턴은 제1 물질로 이루어지며,
    상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며,
    상기 제1 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전 부분과 상기 제2 도전 부분은 상기 제1 방향으로 연장되며,
    상기 제1 도전 패턴은 상기 제2 도전 부분으로부터 아래로 돌출된 제3 도전 부분을 더 포함하고,
    상기 게이트 절연막은 상기 제2 도전 부분의 하부면과 상기 제3 도전 부분의 측면을 덮으며,
    상기 제3 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 제2 도전 부분 아래의 제1 절연 부분을 가지고,
    상기 제1 절연 부분, 상기 제1 도전 부분 및 상기 제2 도전 부분 중 적어도 하나는 불순물을 포함하며,
    상기 제1 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작은 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작은 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 도전 부분과 상기 제2 도전 부분은 상기 제1 방향으로 연장되며,
    상기 제1 도전 패턴은 상기 제2 도전 부분으로부터 아래로 돌출된 제3 도전 부분을 더 포함하고,
    상기 게이트 절연막은 상기 제3 도전 부분 아래의 제2 절연 부분을 더 포함하고,
    상기 제2 절연 부분의 불순물의 함량은 상기 제1 절연 부분의 불순물의 함량 보다 큰 반도체 소자.
  6. 제3 항에 있어서,
    상기 게이트 절연막은 상기 제1 도전 부분 옆의 제2 절연 부분을 더 포함하며,
    상기 제2 절연 부분의 불순물의 함량은 상기 제1 절연 부분의 불순물의 함량보다 작은 반도체 소자.
  7. 제1 항에 있어서,
    상기 워드라인 캐핑 패턴과 상기 제1 도전 패턴 사이에 개재되는 제2 도전 패턴을 더 포함하되,
    상기 제2 도전 패턴의 일함수는 상기 제1 도전 패턴의 일함수보다 큰 반도체 소자.
  8. 제1 항에 있어서,
    상기 워드라인 캐핑 패턴과 상기 제1 도전 패턴 사이에 개재되는 제2 도전 패턴을 더 포함하되,
    상기 제2 도전 패턴은 제2 물질로 이루어지며,
    상기 제2 도전 패턴에서 상기 제2 물질의 그레인의 평균 크기는 상기 제1 도전 부분의 상기 제1 물질의 그레인의 평균 크기 보다 큰 반도체 소자.
  9. 제1 항에 있어서,
    상기 기판에 배치되어 활성 영역을 한정하는 소자분리막을 더 포함하되,
    상기 그루브는 상기 소자분리막에도 형성되며,
    상기 게이트 절연막은 상기 제1 도전 패턴 아래에서 상기 기판과 접하는 제1 절연 부분과 상기 소자분리막과 접하는 제2 절연 부분을 포함하고,
    상기 제1 절연 부분과 상기 제2 절연 부분 중 적어도 하나는 불순물을 포함하고,
    상기 제2 절연 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량 보다 큰 반도체 소자.
  10. 제1 방향으로 연장되는 그루브가 형성된 기판;
    상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴; 및
    상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴을 포함하되,
    상기 제1 도전 패턴은 제1 물질로 이루어지며,
    상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며,
    상기 게이트 절연막은 상기 제1 도전 패턴 아래의 제1 절연 부분을 포함하고,
    상기 제1 도전 부분, 상기 제2 도전 부분 및 상기 제1 절연 부분 중 적어도 하나는 불순물을 포함하고,
    상기 제1 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작은 반도체 소자.
  11. 제10 항에 있어서,
    상기 제2 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작은 반도체 소자.
  12. 제 10 항에 있어서,
    상기 제1 도전 부분과 상기 제2 도전 부분은 상기 제1 방향으로 연장되며,
    상기 제1 도전 패턴은 상기 제2 도전 부분으로부터 아래로 돌출된 제3 도전 부분을 더 포함하고,
    상기 게이트 절연막은 상기 제3 도전 부분 아래의 제2 절연 부분을 더 포함하고,
    상기 제2 절연 부분의 불순물의 함량은 상기 제1 절연 부분의 불순물의 함량 보다 큰 반도체 소자.
  13. 제10 항에 있어서,
    상기 게이트 절연막은 상기 제1 도전 부분 옆의 제2 절연 부분을 더 포함하며,
    상기 제2 절연 부분의 불순물의 함량은 상기 제1 절연 부분의 불순물의 함량보다 작은 반도체 소자.
  14. 제10 항에 있어서,
    상기 제1 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 큰 반도체 소자.
  15. 제 10 항에 있어서,
    상기 제1 도전 부분과 상기 제2 도전 부분은 상기 제1 방향으로 연장되며,
    상기 제1 도전 패턴은 상기 제2 도전 부분으로부터 아래로 돌출된 제3 도전 부분을 더 포함하고,
    상기 게이트 절연막은 상기 제2 도전 부분의 하부면과 상기 제3 도전 부분의 측면을 덮으며,
    상기 제3 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 작은 반도체 소자.
  16. 제10 항에 있어서,
    상기 워드라인 캐핑 패턴과 상기 제1 도전 패턴 사이에 개재되는 제2 도전 패턴을 더 포함하되,
    상기 제2 도전 패턴의 일함수는 상기 제1 도전 패턴의 일함수보다 큰 반도체 소자.
  17. 제1 방향으로 연장되는 그루브가 형성된 기판;
    상기 그루브의 내벽을 콘포말하게 덮는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 그루브의 하부를 채우는 제1 도전 패턴;
    상기 그루브 안에서 상기 도전 패턴 상의 워드라인 캐핑 패턴;
    상기 제1 도전 패턴과 상기 워드라인 캐핑 패턴 사이의 제2 도전 패턴;
    상기 워드라인 캐핑 패턴의 일 측에서 상기 기판 내의 제1 불순물 영역;
    상기 워드라인 캐핑 패턴의 타 측에서 상기 기판 내의 제2 불순물 영역;
    상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 불순물 영역과 연결되는 비트라인;
    상기 비트라인과 상기 제1 불순물 영역 사이에 배치되는 비트라인 콘택;
    상기 비트라인 상의 비트라인 캐핑 패턴;
    상기 제2 불순물 영역 상의 스토리지 노드 콘택; 및
    상기 스토리지 노드 콘택 상에 배치되며 상기 비트라인 캐핑 패턴을 일부 덮는 랜딩 패드를 포함하되,
    상기 제1 도전 패턴은 제1 물질로 이루어지고, 상기 제2 도전 패턴은 제2 물질로 이루어지고,
    상기 제2 물질의 일함수는 상기 제1 물질의 일함수보다 크고,
    상기 제2 도전 패턴에서 상기 제2 물질의 그레인의 평균 크기는 상기 제1 도전 패턴에서 상기 제1 물질의 그레인의 평균 크기보다 크고,
    상기 제1 물질의 그레인의 크기는 10nm~20nm인 반도체 소자.
  18. 제17 항에 있어서,
    상기 제1 도전 패턴은 상기 워드라인 캐핑 패턴에 인접한 제1 도전 부분과 상기 그루브의 바닥면에 인접한 제2 도전 부분을 포함하며,
    상기 게이트 절연막은 상기 제1 도전 패턴 아래의 제1 절연 부분을 포함하고,
    상기 제1 도전 부분, 상기 제2 도전 부분 및 상기 제1 절연 부분 중 적어도 하나는 불순물을 포함하고,
    상기 제1 도전 부분의 상기 불순물의 함량은 상기 제1 절연 부분의 상기 불순물의 함량보다 작은 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 도전 부분과 상기 제2 도전 부분은 상기 제1 방향으로 연장되며,
    상기 제1 도전 패턴은 상기 제2 도전 부분으로부터 아래로 돌출된 제3 도전 부분을 더 포함하고,
    상기 게이트 절연막은 상기 제3 도전 부분 아래의 제2 절연 부분을 더 포함하고,
    상기 제2 절연 부분의 불순물의 함량은 상기 제1 절연 부분의 불순물의 함량 보다 큰 반도체 소자.
  20. 제18 항에 있어서,
    상기 제1 도전 부분의 상기 제1 물질의 그레인의 평균 크기는 상기 제2 도전 부분의 상기 제1 물질의 그레인의 평균 크기와 같거나 보다 큰 반도체 소자.


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