CN211789014U - 动态随机存取存储器 - Google Patents

Abstract

本实用新型公开了一种动态随机存取存储器。该动态随机存取存储器包括：一衬底，包括多个有源区以及一隔离结构包围所述多个有源区；多条位线位于所述衬底上，其中所述位线包括一硅层；一金属硅化物，位于所述位线的所述硅层的侧壁上。本实用新型提供的动态随机存取存储器，通过在位线的侧壁形成金属硅化物，可降低位线电阻进而获得提升的效能。

Description

动态随机存取存储器

技术领域

本实用新型是关于一种存储器及其制作方法，特别是一种动态随机存取存储器。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性储器，包含由复数个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。

随着世代演进，存储单元的尺寸被逐渐微缩以在单位面积内获得更高的集密度和存储容量。但尺寸的微缩会导致存储器的线路的电阻增加而影响到效能。

实用新型内容

本实用新型一方面提供一种动态随机存取存储器的制作方法，包括以下步骤。首先提供一衬底，其包括多个有源区以及一隔离结构包围所述多个有源区。接着，于所述衬底上形成一位线堆叠层，其中所述位线堆叠层包括一硅层。然后图案化所述位线堆叠层以形成多条位线，以及于所述位线的所述硅层的侧壁上形成一金属硅化物。

本实用新型另一方面提供一种动态随机存取存储器，包括一衬底，包括多个有源区以及一隔离结构包围所述多个有源区。多条位线位于所述衬底上，其中所述位线包括一硅层。一金属硅化物，位于所述位线的所述硅层的侧壁上。

本实用新型提供的动态随机存取存储器及其制作方法，通过在位线的侧壁形成金属硅化物，可降低位线电阻进而获得提升的效能。

附图说明

为了便于理解，在可能的情况下使用相同的附图标记来指示图中共有的相同元件，而可以预期的是，在一个实施例中所揭露的元件可不须特定叙述而将其利用于其他实施例。除非特别说明，否则本文的附图不应被理解为按比例绘制，并且，为了清楚的表达与解释，附图通常被简化且省略了细节或元件，而本文附图与详述用于解释下文所讨论的原理，并以相似的标号表示相同的元件。

图1A、图1B、图2A、图2B、图3、图4A和图4B为根据本实用新型一实施例之动态随机存取存储器的制作方法步骤示意图，其中:

图1A为动态随机存取存储器的俯视图；

图1B为动态随机存取存储器于形成位线堆叠层后沿着图1A所示A-A’切线的剖面图；

图2A为动态随机存取存储器于形成位线后的俯视图；

图2B为动态随机存取存储器于形成位线后沿着图1A所示A-A’切线的剖面图；

图3为动态随机存取存储器于形成金属层后沿着图1A所示A-A’切线的剖面图；

图4A为动态随机存取存储器于形成金属硅化物后沿着图1A所示A-A’切线的剖面图。

图4B为动态随机存取存储器于形成侧壁子后沿着图1A所示A-A’切线的剖面图。

图4C为根据本实用新型一实施例之动态随机存取存储器的剖面示意图。

图5A、图5B、图6、图7、图8A和图8B为根据本实用新型另一实施例之动态随机存取存储器的制作方法步骤示意图，其中:

图5A为动态随机存取存储器于形成位线后的俯视图；

图5B为动态随机存取存储器于形成位线后沿着图5A所示A-A’切线的剖面图；

图6为动态随机存取存储器于形成金属层后沿着图5A所示A-A’切线的剖面图；

图7为动态随机存取存储器于形成金属硅化物后沿着图5A所示A-A’切线的剖面图；

图8A为动态随机存取存储器于过蚀刻工艺后的剖面图。

图8B为动态随机存取存储器于形成侧壁子后沿着图5A所示A-A’切线的剖面图。

图8C为根据本实用新型一实施例之动态随机存取存储器的剖面示意图。

其中，附图标记说明如下：

100 动态随机存取存储器

12 有源区

14 隔离结构

16 凹陷区域

18 介电层

20 位线堆叠层

22 硅层

22a 侧壁

22b 水平延伸部

24 导电层

26 硬掩膜层

32 金属层

34 金属硅化物

40 侧壁子

42 第一侧壁子

44 第二侧壁子

46 第三侧壁子

A-A' 切线

BL 位线

WL 字线

P1 图案化工艺

P2 退火工艺

P3 过蚀刻工艺

D1 第一方向

D2 第二方向

D3 第三方向

具体实施方式

接下来的详细说明及叙述，参照相关图式所示内容，共同用来说明可依据本实用新型而具体实行的实施例。这些实施例已提供足够的细节，使此领域中的技术人员能充分了解并具体实行本实用新型。以下所举实施例可以在不脱离本揭露的精神下，可做结构、逻辑和电性上的修改，例如将数个不同实施例中的特征进行替换、重组、混合而应用在其他实施例上。

图1A、图1B、图2A、图2B、图3、图4A和图4B为根据本实用新型一实施例之动态随机存取存储器100的制作方法步骤示意图。图1A和图2A为动态随机存取存储器100在第一方向D1和第二方向D2定义的平面上的俯视图，图1B、图2B、图3和图4A为沿着俯视图中A-A’切线的剖面图。

请参考图1A和图1B。首先提供一衬底10，包括多个有源区12、绝缘结构14以及字线WL。衬底10例如硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底，或者是硅覆绝缘(silicon-on-insulator，SOI)衬底，但不限于此。有源区12沿着第三方向D3延伸并且沿着第一方向D1排列，且相邻有源区图案14在第一方向D1上交错。绝缘结构14例如但不限于浅沟绝缘结构(STI)，其包围住各有源区12以使有源区12之间电性绝缘。字线WL沿着第一方向D1延伸并且沿着第二方向D2平行排列。在一实施例中，第一方向D1与第二方向D2互相垂直，第三方向D3不平行于第一方向D1与第二方向D2。举例来说，第三方向D3和第一方向D1之间包括小于90度的夹角。

字线WL例如是形成在衬底10中的埋藏式字线(buried word line)，切过有源区12和绝缘结构14并且将各有源区12切分成一个中间部和两个端部。中间部为位线BL(参考图2)和有源区12电连接的，中间部两侧的端部则通过储存节点接触插塞与电容器电连接。图1A中的A-A’切线大致上是沿着平行于第一方向D1的方向切过两字线WL之间的有源区12的中间部及端部。

在一些实施例中，可在衬底10上形成介电层18，然后进行图案化工艺对介电层18和衬底10进行蚀刻，以形成穿过介电层18并凹陷至衬底10一预定深度的多个凹陷区域16。凹陷区域16与有源区12重叠，显露出有源区12的中间部和附近的隔离结构14。介电层18是由绝缘材料形成，例如但不限于氧化硅、氮化硅或氮氧化硅，可包含单层或多层结构。在一些实施例中，介电层18包括由氧化硅层和氮化硅层构成之oxide-nitride-oxide(ONO)叠层。可利用习知的光刻工艺和蚀刻工艺来图案化介电层18和衬底10以定义出凹陷区域16，在此不再赘述。

定义出凹陷区域16后，接着于衬底10上形成一位线堆叠层20。在一些实施例中，位线堆叠层20可包括硅层22、位于硅层22上的导电层24，以及位于导电层24上的硬掩膜层26。硅层22材料可包括多晶硅、非晶硅或含硅之化合物，但不限于此。硅层22填入凹陷区域16内，并且自凹陷区域16显露出来的有源区12的中间部及附近的隔离结构14直接接触。导电层24可包括金属导电材料，例如铝(Al)、钨(W)、铜(Cu)、钛铝合金(Ti-Al alloy)或其他适合之金属导电材料。硬掩膜层26包含绝缘材料，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或其他适合之绝缘材料。在一些实施例中，金属层24与硅层22和硬掩膜层26的介面处还可包括阻障层。阻障层的材料可包括钛、钨硅化物(WSi)、氮化钨(WN)等，但不限于此。

请参考图2A和图2B。接着，对位线堆叠层20进行图案化工艺P1以移除部分位线堆叠层20，形成多条位线BL。位线BL着第二方向D2延伸并且沿着第一方向D1平行排列，通过各有源区12的中间部(通过各凹陷区域16)。位线BL位于凹陷区域16内的硅层22与自凹陷区域16显露出来的有源区12的中间部直接接触，而其他部分的硅层22则由介电层18与衬底10区隔开不直接接触。在一实施例中，导电层24的侧壁和硅层22的侧壁22a对齐。邻近导电层24的硅层22的上部可具有宽度W1。根据本实用新型一实施例，硬掩膜层26、导电层24和硅层22的上部的宽度可大致上相同，也就是说硬掩膜层26和导电层24可大致上具有宽度W1。

请参考图3。接着，全面性地在衬底10上形成一金属层32，覆盖在介电层18、位线BL的顶面和侧壁以及凹陷区域16中未被位线BL覆盖的表面上。根据本实用新型一些实施例，金属层32材料可包括钴、钛、钽、镍、钨、钼、铝、铂等或上述之组合，但不限于此。

请参考图4A。接着，进行退火工艺P2，使金属层32与位线BL的硅层22反应而自对准(self-aligned)地在位线BL的硅层22的侧壁22a上形成金属硅化物34，然后移除未反应的金属层32。根据本实用新型一些实施例，根据选用的金属层32的材料，金属硅化物34可包括硅化钴、硅化钛、硅化钽、硅化镍、硅化钨、硅化钼、硅化铝、硅化铂等或上述之组合，但不限于此。位于两侧金属硅化物34之间的未反应的硅层22可具有宽度W1a，其中宽度W1a小于宽度W1。根据本实用新型一实施例，宽度W1a小于2/3的宽度W1。换言之，退火工艺P2后未反应的硅层22的宽度小于2/3硬掩膜层26的宽度W1。在一些实施例中，当凹陷区域16内的金属层32与自位线BL两侧显露出来的有源区12直接接触时，退火工艺P2也会使金属层32和有源区12的硅反应而形成部份金属硅化物34于凹陷区域16内的有源区12上，可与凹陷区域16内的隔离结构14直接接触。

请参考图4B。接着，可在位线BL两侧形成侧壁子40覆盖住金属硅化物34并覆盖住自凹陷区域16显露出来的有源区12和隔离结构14，提供位线BL与后续形成的储存节点接触插塞(storage node contact)之间的绝缘。

在一些实施例中，侧壁子40可包括多层结构。例如图4B所示，侧壁子40可包括第一侧壁子42、第二侧壁子44和第三侧壁子46。形成侧壁子40的方法例如依序形成第一侧壁子材料层和第二侧壁子材料层，例如氧化硅、氮化硅、氮氧化硅或氮碳化硅等绝缘材料，然后进行一非等向性蚀刻制程移除部分第一侧壁子材料层和第二侧壁子材料层，位线BL侧壁上剩余的第一侧壁子材料层和第二侧壁子材料层分别成为第一侧壁子42和第二侧壁子44。较佳者，第一侧壁子42和第二侧壁子44会填入凹陷区域16，并完全埋盖住显露出来的有源区12和隔离结构14。后续，再于位线BL侧壁上形成一第三侧壁子46，例如氧化硅，加强与储存节点接触插塞之间的绝缘。

请参考图4C。根据本实用新型一实施例，金属硅化物34的厚度会比用于与金属层32反应之硅层22的厚度更厚，因此金属硅化物34的侧壁会凸出于导电层24的侧壁，与导电层24的侧壁不对齐，两者之间略呈阶梯状。邻近导电层24的硅层22的上部及位于硅层22的侧壁22a上的金属硅化物34可具有宽度W2，其中宽度W2大于宽度W1。换言之，硅层22以及位于其侧壁22a上的金属硅化物34的总宽度大于硬掩膜层26的宽度W1。

图5A、图5B、图6、图7和图8A为根据本实用新型另一实施例之动态随机存取存储器100的制作方法步骤示意图。图5A为动态随机存取存储器100在第一方向D1和第二方向D2定义的平面上的俯视图，图5B、图6、图7和图8A为沿着俯视图中A-A’切线的剖面图。

请参考图5A和图5B。如前文所述，本实用新型之动态随机存取存储器100的制作方法包括提供一衬底10，其包括多条字线WL、多个有源区12以及包围住有源区12的隔离结构14。衬底10上形成有介电层18，多个凹陷区域16穿过介电层18并凹陷至衬底10一预定深度，以显露出有源区12的中间部和附近的隔离结构14。多条字线WL沿着第一方向D1延伸并且沿着第二方向D2平行排列，并且切过有源区12和绝缘结构14而将各有源区12切分成一个中间部和两个端部。多条位线BL沿着第二方向D2延伸并且沿着第一方向D1平行排。位线BL通过有源区12的中间部(通过各凹陷区域16)，其位于凹陷区域16内的硅层22与自凹陷区域16显露出来的有源区12的中间部直接接触，而其他部分的硅层22则由介电层18与衬底10区隔开不直接接触。

图5A和图5B所示实施例与图2A和图2B所示实施例的差异在于，图5A和图5B所示实施例可通过调整图案化工艺P1，使位线BL于图案化工艺P1之后还包括硅层22的水平延伸部22b覆盖在凹陷区域16的表面上。因此，图案化工艺P1之后，有源区12和绝缘结构14不会自凹陷区域16显露出来。在一实施例中，导电层24的侧壁和硅层22的侧壁22a对齐。邻近导电层24的硅层22的上部可具有宽度W1。根据本实用新型一实施例，硬掩膜层26、导电层24和硅层22的上部的宽度可大致上相同，也就是说硬掩膜层26和导电层24可大致上具有宽度W1。

请参考图6。接着，全面性地在衬底10上形成一金属层32，覆盖在介电层18、位线BL的顶面和侧壁以及硅层22的水平延伸部22b上。金属层32材料可包括钴、钛、钽、镍、钨、钼、铝、铂等或上述之组合，但不限于此。

请参考图7。接着，进行退火工艺P2，使金属层32与位线BL的硅层22反应而自对准(self-aligned)地在位线BL的硅层22的侧壁22a以及硅层22的水平延伸部22b上形成金属硅化物34，然后移除未反应的金属层32。如图7所示，此时位于凹陷区域16内的金属硅化物34具有L型的剖面形状。

请参考图8A。接着，可利用位线BL之硬掩膜层26和介电层18为蚀刻遮罩进行一过蚀刻工艺P3，以移除硅层22之水平延伸部22a和其上的金属硅化物34直到显露出凹陷区域16内的有源区12和隔离结构14。如图8A所示，过蚀刻工艺P3后，金属硅化物34仅位在硅层22的上部的侧壁22a上，不位于硅层22的下部的侧壁上，并且与凹陷区域16内的有源区12和隔离结构14均不直接接触。蚀刻工艺P3后，硅层22的上部(位于两侧金属硅化物34之间的未反应的部分)可具有宽度W1a，其中宽度W1a小于宽度W1。根据本实用新型一实施例，宽度W1a小于2/3的宽度W1。换言之，硅层22的上部的宽度小于2/3硬掩膜层26的宽度W1。

请参考图8B。接着，可在位线BL两侧形成侧壁子40覆盖住金属硅化物34并覆盖住自凹陷区域16显露出来的有源区12和隔离结构14，提供位线BL与后续形成的储存节点接触插塞(storage node contact)之间的电性绝缘。如图8B所示，侧壁子40可包括多层结构，例如包括第一侧壁子42、第二侧壁子44和第三侧壁子46。形成侧壁子40的方法如前文所述，在此不再赘述。

请参考图8C。在一实施例中，金属硅化物34的厚度会比用于与金属层32反应之硅层22的厚度更厚，因此金属硅化物34的侧壁会凸出于导电层24的侧壁，与导电层24的侧壁不对齐，两者之间略呈阶梯状。邻近导电层24的硅层22的上部及位于硅层22的侧壁22a上的金属硅化物34可具有宽度W2。根据本实用新型一实施例，宽度W2大于宽度W1。换言之，硅层22的上部以及位于上部的侧壁22a上的金属硅化物34的总宽度大于硬掩膜层26的宽度W1。

综合以上，本实用新型至少在硅层22的侧壁22a上形成金属硅化物34，可降低位线BL的电阻进而提升动态随机存取存储器100的效能。需特别说明的是，上述利用沉积金属层32然后进行退火工艺P2来形成金属硅化物34为举例，本实用新型也可用其他方法在硅层22的侧壁22a上形成金属硅化物34，例如通入金属气体与硅层22反应而形成金属硅化物34，也属本实用新型涵盖的范围。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种动态随机存取存储器，其特征在于，包括:

一衬底，包括多个有源区以及一隔离结构包围所述多个有源区；

多条位线位于所述衬底上，其中所述位线包括一硅层；以及

一金属硅化物，位于所述位线的所述硅层的侧壁上。

2.如权利要求1所述的动态随机存取存储器，其特征在于，所述位线还包括:一导电层位于所述硅层上；以及

一硬掩膜层位于所述导电层上，其中所述硅层的宽度小于2/3所述硬掩膜层的宽度。

3.如权利要求2所述的动态随机存取存储器，其特征在于，所述金属硅化物凸出于所述导电层的侧壁。

4.如权利要求1所述的动态随机存取存储器，其特征在于，还包括:

介电层，位于所述位线与所述衬底之间；以及

多个凹陷区域穿过所述介电层并显露出部分所述有源区和部分所述隔离结构，其中所述位线的所述硅层与所述凹陷区域内的所述有源区直接接触。

5.如权利要求4所述的动态随机存取存储器，其特征在于，部分所述金属硅化物位于所述凹陷区域内的所述有源区上。

6.如权利要求4所述的动态随机存取存储器，其特征在于，所述金属硅化物位于所述硅层的上部的侧壁上，不位于所述硅层的下部的侧壁上，且与所述凹陷区域内的所述有源区不直接接触。

7.如权利要求4所述的动态随机存取存储器，其特征在于，部分所述金属硅化物与所述凹陷区域内的所述隔离结构直接接触。

8.如权利要求1所述的动态随机存取存储器，其特征在于，还包括位于所述位线的侧壁上的侧壁子，其中所述金属硅化物被所述侧壁子覆盖。

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