TWI782430B - 用於形成三維記憶體元件的方法及三維記憶體元件 - Google Patents

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Abstract

本公開提供了一種用於形成三維(3D)記憶體的方法。在示例中，該方法包括：形成具有交錯的複數個堆疊第一層和複數個堆疊第二層的堆疊結構；在堆疊結構中形成臺階，該臺階具有頂表面上的堆疊第一層中的一個；以及形成犧牲材料層，該犧牲材料層具有臺階的側表面之上的第一部分和臺階的頂表面之上的第二部分。該方法還包括使用非等向性蝕刻製程部分地去除犧牲材料層的第一部分，以及使用等向性蝕刻製程去除犧牲材料層的第一部分的剩餘部分。

Description

用於形成三維記憶體元件的方法及三維記憶體元件
本公開涉及三維(3D)記憶體元件及其製造方法。
通過改善製程技術、電路設計、程式設計演算法、和製造製程將平面存儲單元縮放到較小的尺寸。然而，隨著存儲單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面存儲單元的存儲密度接近上限。
3D存儲架構可以解決平面存儲單元中的密度限制。3D存儲架構包括存儲陣列和用於控制通往和來自存儲陣列的信號的週邊元件。
本文公開了3D記憶體元件及其製造方法的實施方式。
在一個示例中，提供了用於形成3D記憶體元件的方法。該方法包括：形成具有交錯的複數個堆疊第一層和複數個堆疊第二層的堆疊結構；在堆疊結構中形成臺階，該臺階具有頂表面上的堆疊第一層中的一個；以及形成犧牲材料層，該犧牲材料層具有在臺階的側表面之上的第一部分和在臺階的頂表面之上的第二部分。該方法還包括使用非等向性蝕刻製程部分地去除犧牲材料層的 第一部分，以及使用等向性蝕刻製程去除犧牲材料層的第一部分的剩餘部分。
在另一個示例中，提供了用於形成3D記憶體元件的方法。該方法包括形成具有複數個臺階的堆疊結構，該堆疊結構包括交錯的複數個堆疊第一層和複數個堆疊第二層。臺階中的每個包括頂表面上的堆疊第一層中的一個。該方法還包括：形成犧牲材料層，該犧牲材料層具有臺階的側表面之上的第一部分和臺階的頂表面之上的第二部分；以及使用至少等向性蝕刻製程去除犧牲材料層的第一部分以暴露臺階的側表面。該方法還包括在等向性蝕刻製程中保留犧牲材料層的第二部分。
在又一個示例中，提供了具有存儲堆疊層的3D記憶體元件。存儲堆疊層包括複數個臺階，複數個臺階均包括交錯的一個或複數個導電層和一個或複數個介電層。臺階中的每個包括臺階的頂表面上的導電層中的一個，導電層中的一個在相應的臺階中具有頂部部分以及與介電層中的一個和頂部部分接觸的底部部分。相應的臺階中的底部部分具有的厚度與超過相應的臺階的堆疊導電層相同。
100:3D記憶體元件
102:基底
104-1:臺階
104-2:臺階
106:導電層
106-1:頂部部分
106-2:底部部分
108:介電層
110:3D存儲串
112:存儲堆疊層
114:觸點
116:絕緣結構
202:階梯結構
202-1:臺階
202-2:臺階
204:堆疊犧牲層
206:堆疊介電層
208:第一子層
208-1:第一部分
208-2:第二部分
210:第二子層
210-1:第一部分
210-2:第二部分
212:硬遮罩材料層
212-1:處理部分
212-2:未處理部分
214:導電層
214-1:頂部部分
214-2:底部部分
216:觸點
218:絕緣結構
300:方法
302:操作
304:操作
306:操作
308:操作
310:操作
312:操作
314:操作
316:操作
318:操作
320:操作
402:堆疊結構
402-1:臺階
402-2:臺階
406:堆疊介電層
408:犧牲部分
414:導電層
416:觸點
420:空隙
502-1:臺階
502-2:臺階
504:堆疊犧牲層
508:犧牲部分
514:犧牲層
602-1:臺階
602-2:臺階
614:犧牲層
614-1:犧牲部分
614-2:堆疊犧牲層
622:空隙
d:厚度
被併入到本文並形成說明書一部分的圖式出了本公開的實施方式，並且圖式與說明書一起進一步用於解釋本公開的原理並使相關領域中的具有通常知識者能夠製作和使用本公開。
第1A圖示出了具有複數個臺階的3D記憶體元件的示意圖。
第1B圖示出了根據本公開的一些實施方式的複數個臺階的截面圖。
第2A圖至第2J圖示出了根據本公開的一些實施方式的用於在3D記憶體元件中形成臺階的示例性方法。
第3圖示出了根據本公開的一些實施方式的用於在3D記憶體元件中形成臺階的示例性方法的流程圖。
第4A圖和第4B圖示出了用於在3D記憶體元件中形成臺階的方法。
第5圖示出了3D記憶體元件的電子顯微鏡(EM)圖像。
第6圖示出了根據本公開的一些實施方式的3D記憶體元件的EM圖像。
將參考圖式描述本公開的實施方式。
雖然討論了具體的構造和佈置，但是應當理解，這樣做僅出於說明性目的。這樣，在不脫離本公開的範圍的情況下，可以使用其他構造和佈置。而且，本公開也可以在多種其他應用中採用。如在本公開中描述的功能和結構特徵可以彼此組合、調整、和修改，並且以未在附圖中具體描繪的方式組合、調整、和修改，使得這些組合、調整、和修改在本公開的範圍內。
通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地根據上下文，本文所使用的術語「一個或複數個」可以用於描述單數意義上的任何特徵、結構、或特性，或者可以用於描述複數意義上的特徵、結構、或特性的組合。類似地，至少部分地根據上下文，諸如「一個」或「所述」的術語可以同樣被理解為表達單數用法或表達複數用法。另外，至少部分地根據上下文，術語「基於」可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定清楚描述的附加因素。
應當容易理解，在本公開中「上」、「上方」和「之上」的含義應當以最廣義的方式進行解釋，使得「上」不僅意味著「直接在某物上」，而且還包括「在某物上」並且其間具有中間特徵或層的含義，並且「上方」或「之上」不僅意味著在某物「上方」或「之上」的含義，而且還包括在某物「上方」或 「之上」並且其間沒有中間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，在本文中可以使用諸如「之下」、「下方」、「下部」、「上方」、「上部」等空間相對術語，以描述一個元件或特徵與另一個(一個或複數個)元件或(一個或複數個)特徵的如圖中所示的關係。除了在圖中描述的取向以外，空間相對術語還旨在涵蓋元件在使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或以其他取向)，並且在本文使用的空間相對描述語可以以類似方式被相應地解釋。
如本文所使用的，術語「基底」是指在其上添加了後續材料層的材料。基底本身可以被圖案化。添加到基底頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代性地，基底可以由非導電材料製成，例如玻璃、塑膠、或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層結構或上覆結構之上延伸，或者可以具有小於下層結構或上覆結構的範圍。此外，層可以是均質或不均質連續結構的區域，所述區域具有的厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面和底表面之間或在連續結構的頂表面和底表面處的任何一對水準平面之間。層可以橫向地、垂直地和/或在錐形表面中延伸。基底可以是一層，可以在其中包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括多層。例如，互連層可以包括一個或複數個導體和接觸層(在其中形成互連線和/或過孔觸點)和一個或複數個介電層。
如本文所使用的，術語「3D存儲串」是指在橫向定向的基底上串聯連接的垂直定向的存儲單元電晶體的串，使得存儲單元電晶體的串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直的/垂直地」是指垂直於基底 的橫向表面。
如本文所使用的，術語「階梯」、「臺階」和「級」可以互換使用。如本文所使用的，階梯結構是指包括至少兩個水準表面和至少兩個垂直表面的一組表面，使得每個水準表面與從該水準表面的第一邊緣向上延伸的第一垂直表面鄰接，並且與從該水準表面的第二邊緣向下延伸的第二垂直表面鄰接。「臺階」是指一組鄰接的表面的高度上的垂直偏移。「階梯結構」是指具有複數個垂直和橫向延伸的臺階的結構。
隨著對更高存儲容量的需求不斷增加，階梯結構已經被引入到3D記憶體元件中。存儲單元在其中垂直和橫向分佈的3D記憶體元件沿垂直方向可以具有期望數量的臺階/級(例如32、64、和96)。常常，可以通過首先形成具有複數個臺階的階梯結構來形成3D記憶體元件，每個臺階具有一個或複數個犧牲/介電層。然後用導電層替換犧牲層，在導電層上形成觸點以將導電層導電連接到週邊電路。隨著3D記憶體元件不斷垂直地按比例放大(例如，具有90級或更多)，使用較薄的犧牲/介電層對。較薄的犧牲層可以導致較薄的導電層。
在觸點(例如，字元線觸點)的形成中，較薄的導電層可能難以用作蝕刻停止層，常常通過對階梯結構之上的絕緣結構進行圖案化以形成開口來形成觸點，該開口在絕緣結構中延伸並且暴露導電層。作為補救措施，與觸點接觸的導電層被加厚。一種方法是在每個臺階的頂表面上的犧牲層上形成犧牲部分。犧牲部分和犧牲層可以一起被具有期望厚度的導電層替換。犧牲部分常常是通過在犧牲層上沉積犧牲材料(例如，氮化矽)層而形成的。然後對犧牲材料層進行圖案化以去除臺階的側表面上的部分。臺階的頂表面上的層的部分被保留以形成犧牲部分。因此，通過形成均在犧牲層上的犧牲部分可以使臺階的頂表面上的犧牲材料加厚。然後用複數個導電層替換犧牲部分和犧牲層。因此，例如，與沒有加厚製程的情況相比，導電層在臺階的頂表面上可以具有更 大的厚度。然而，去除臺階的側表面上的犧牲材料的製造製程可能難以控制。常常，犧牲部分，並且甚至是下層犧牲層有時會被臺階的側表面上的犧牲材料的蝕刻損壞，並且損壞的犧牲部分(以及損壞的犧牲層，如果有的話)變得更薄或甚至斷開。由損壞的犧牲部分和下層犧牲層形成的導電層可能具有減小的厚度，從而導致不期望的高電阻並損害元件性能。需要改善在3D記憶體元件中形成臺階的製造方法。
第4A圖和第4B圖示出了3D記憶體元件。具體而言，第4A圖示出了在形成導電層的閘極置換製程之前的3D記憶體元件，並且第4B圖示出了在閘極置換製程之後的3D記憶體元件。如第4A圖所示，3D記憶體元件包括堆疊結構402，堆疊結構402具有在x軸上延伸的複數個臺階，例如臺階402-1和臺階402-2。每個臺階402-1、402-2包括在z軸上交錯的一個或複數個堆疊犧牲層404和一個或複數個堆疊介電層406。犧牲部分408形成在每個臺階402-1、402-2上，與頂表面上的堆疊犧牲層404接觸。犧牲部分408和堆疊犧牲層404常常包括相同的材料，例如氮化矽。堆疊介電層406常常包括氧化矽。因此，每個臺階402-1、402-2的頂表面上的犧牲部分408和堆疊犧牲層404的總厚度大於單獨的堆疊犧牲層404的厚度。如第4B圖所示，執行閘極置換製程以將每個犧牲部分408和相應的堆疊犧牲層404替換為導電層414。在堆疊結構402之上形成絕緣結構418，並且在絕緣結構418中形成複數個觸點416，複數個觸點416均落在相應的臺階上。
如前所述，通過對堆疊結構402之上的犧牲材料層進行圖案化來形成犧牲部分408。在圖案化製程中，常常通過乾式蝕刻製程蝕刻掉臺階402-1、402-2的側表面上的層的部分。臺階402-1、402-2的頂表面上的層的部分被保留以形成犧牲部分408。如第4A圖和第4B圖所示，由於蝕刻控制中的困難，相應的臺階402-1、402-2的頂表面上以及與緊鄰的上部臺階的側表面相鄰的堆疊犧牲層404常常被過度蝕刻。過度蝕刻會使空隙420形成在每個臺階(例如402-2)的犧牲部 分408和堆疊犧牲層404中。空隙420使堆疊犧牲層404在與緊鄰的上部臺階(例如402-1)相鄰的區域中變得更薄或甚至斷開。在閘極置換製程之後，在每個臺階(例如402-2)的頂表面上由堆疊犧牲層404形成的導電層414以及相應的犧牲部分408在與緊鄰的上部臺階(例如402-1)相鄰的區域中也變得更薄。導電層414的厚度的減小會導致這些導電層414的電阻增加，從而損害3D記憶體元件的性能。蝕刻控制中的挑戰還可能包括使製程窗變窄，以求形成沒有這樣的缺陷的3D記憶體元件。
根據本公開的各種實施方式提供了3D記憶體元件，其具有包括複數個臺階的存儲堆疊層。每個臺階具有設置在頂表面上並與觸點接觸的導電層。相應臺階的頂表面上的導電層可以具有足夠的厚度以充當用於形成觸點的蝕刻停止層和用於相應的觸點的更期望的著陸區。每個臺階的頂表面上的導電層在與緊鄰的上部臺階相鄰的區域中幾乎沒有損壞，並且可以防止臺階的頂表面上的導電層的電阻增加。
具體地，在用於形成本公開的3D記憶體元件的閘極後製製程中，通過用導電材料替換堆疊犧牲層和犧牲部分來形成導電層(例如，柵電極)。具有兩個子層的犧牲層沉積在每個臺階的頂表面上的堆疊犧牲層上。兩個子層在濕式蝕刻中可以具有不同的蝕刻選擇性。在一些實施方式中，具有較高濕式蝕刻速率的第一子層被沉積為與臺階接觸，並且具有較低濕式蝕刻速率的第二子層被沉積在第一子層之上。可以對兩個子層進行圖案化以在每個臺階上形成犧牲部分。在圖案化製程中，可以用乾式蝕刻然後是濕式蝕刻來去除臺階的側表面上的兩個子層的部分。不同的蝕刻選擇性和兩步蝕刻製程可以允許更好地控制子層的蝕刻。在臺階的頂表面上的犧牲部分和/或堆疊犧牲層中幾乎不形成空隙。因此，由臺階的頂表面上的犧牲部分和堆疊犧牲層形成的導電層因而可以幾乎沒有空隙。導致這些導電層中的電阻幾乎沒有增加。
在用於形成本公開的3D記憶體元件的閘極先製製程中，與介電層沉積堆疊導電層(例如，柵電極)作為堆疊結構的一部分，並且不需要閘極替換。可以在臺階的頂表面上的堆疊導電層上沉積導電材料層，並且可以對該導電材料層進行圖案化以形成複數個導電部分，所述複數個導電部分均與相應的堆疊導電層接觸。在一些實施方式中，導電材料層包括濕式蝕刻中的不同的蝕刻選擇性的兩個子層。在一些實施方式中，具有較高濕式蝕刻速率的第一子層被沉積為與臺階接觸，並且具有較低濕式蝕刻速率的第二子層被沉積在第一子層之上。在包括乾式蝕刻然後是濕式蝕刻的兩步蝕刻製程中去除兩個子層。不同的蝕刻選擇性和兩步蝕刻製程可以允許更好地控制子層的蝕刻。因此，由臺階的頂表面上的導電部分和堆疊導電層形成的導電層因而可以幾乎沒有空隙。導致這些導電層中的電阻幾乎沒有增加。
在本公開中公開的3D記憶體元件中，每個臺階的頂表面上的導電層可以包括頂部部分和與頂部部分接觸的底部部分。底部部分可以在下層介電層之上，並且頂部部分可以與觸點接觸。導電層的頂部部分可以由犧牲部分(在後閘極製程中)或導電部分(在閘極先製製程中)形成，並且底部部分可以由堆疊犧牲層(在閘極後製製程中)或堆疊導電層(在閘極先製製程中)形成。通過使用本公開的製造方法，頂部部分可以與緊鄰的上部臺階的側表面(例如，介電層)接觸，而不是通過3D記憶體元件中的空隙與側表面分開。在一些實施方式中，在臺階延伸的橫向方向上，頂部部分的寬度與相應的臺階的寬度相同。
第1A圖示出了在基底102上方具有存儲堆疊層112的3D記憶體元件100。存儲堆疊層112可以包括交錯的複數個導電層106和複數個介電層108，以及在存儲堆疊層112中延伸到基底102中的複數個3D存儲串110。3D記憶體元件100還可以包括其中放置有存儲堆疊層112的絕緣結構116、以及在絕緣結構116中延伸並與相應的導電層106接觸的複數個觸點114。注意，在第1A圖、第1B圖、 和第2A圖至第2J圖中添加了x軸、y軸、和z軸以進一步說明結構/元件中的部件的空間關係。例如，基底102包括在x軸和y軸(橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。當半導體元件(例如3D記憶體元件100)的基底(例如，基底102)在z軸(垂直方向或厚度方向)上放置在半導體元件的最低平面中時，半導體元件的一個部件(例如，層或元件)是在另一個部件(例如，層或元件)「上」、「上方」還是「下方」，是在z軸上相對於半導體元件的基底來確定的。在整個本公開中，應用了用於描述空間關係的相同概念。
在一些實施方式中，基底102包括矽(例如，單晶矽、結晶矽(c-Si))、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、或任何其他合適的材料。在一些實施方式中，絕緣結構116包括氧化矽。在一些實施方式中，觸點114包括導體材料，包括但不限於W、Co、Cu、Al、摻雜的矽、矽化物、或其任何組合。
存儲堆疊層112可以包括形成階梯結構的複數個臺階104。存儲堆疊層112可以包括在x軸和y軸上延伸的交錯的複數個導電層106和複數個介電層108，從而形成沿z軸/垂直方向堆疊的複數個導體/介電質對。存儲堆疊層112中的交錯的導電層106和介電層108可以沿垂直方向交替。換句話說，除了在存儲堆疊層112的頂部或底部處的那些之外，每個導電層106可以在兩側上被兩個介電層108鄰接，並且每個介電層108可以在兩側上被兩個導電層106鄰接。導電層106均可以具有相同的厚度或不同的厚度。類似地，介電層108均可以具有相同的厚度或不同的厚度。導電層106可以包括導體材料，包括但不限於W、Co、Cu、Al、多晶矽(或摻雜的矽/多晶矽)、矽化物、或其任何組合。介電層108可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。
3D存儲串110和導電層106的交叉可以形成存儲堆疊層112中的存儲單元的陣列。在一些實施方式中，每個3D存儲串110是包括半導體通道和存儲膜 的「電荷捕獲」型NAND存儲串。在一些實施方式中，半導體通道包括矽，例如非晶矽、多晶矽、或單晶矽。在一些實施方式中，存儲膜是包括穿隧層、存儲層(也稱為「電荷捕獲/存儲層」)、和阻隔層的複合介電層。每個3D存儲串110可以具有圓柱形狀(例如，柱形形狀)。根據一些實施方式，存儲膜的半導體通道、穿隧層、存儲層、和阻隔層沿著從柱的中心朝向外表面的方向按此順序佈置。穿隧層可以包括氧化矽、氮氧化矽、或其任何組合。存儲層可以包括氮化矽、氮氧化矽、矽、或其任何組合。阻隔層可以包括氧化矽、氮氧化矽、高介電常數(high-k)介電質、或其任何組合。在一個示例中，阻隔層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一個示例中，阻隔層可以包括高介電常數介電層，例如氧化鋁(Al2O3)、氧化鉿(HfO2)、或氧化鉭(Ta2O5)層等。
在一些實施方式中，3D記憶體元件100還包括複數個控制閘極(每個控制閘極是字元線的一部分)。存儲堆疊層112中的每個導電層106可以充當用於3D存儲串110的每個存儲單元的控制閘極。在一些實施方式中，每個3D存儲串110在垂直方向上在相應的端部處包括兩個插塞。位於3D存儲串110的下端處並與半導體通道接觸的一個插塞可以包括從基底102磊晶生長的半導體材料，例如單晶矽。該插塞可以充當由3D存儲串110的源極選擇柵控制的通道。如本文中所使用的，當基底102放置在3D記憶體元件100的最低平面中時，部件(例如，3D存儲串110)的「上端」是在z軸上更遠離基底102的端部，並且部件(例如，3D存儲串110)的「下端」是在z軸上更靠近基底102的端部。另一個插塞可以包括半導體材料(例如，多晶矽)。通過在製造製程期間覆蓋3D存儲串110的上端，另一個插塞可以充當蝕刻停止層，以防止蝕刻填充在3D存儲串110中的介電質，例如氧化矽和氮化矽。在一些實施方式中，另一個插塞充當3D存儲串110的汲極。
如第1A圖所示，每個臺階104可以包括沿垂直方向堆疊的一個或複數個導體/介電質對。在一些實施方式中，每個臺階104包括設置在相應的頂表面上 以與相應的觸點114接觸的導電層106，觸點114導電連接到存儲堆疊層112的週邊電路(未示出)。
第1B圖示出了根據本公開的實施方式的3D記憶體元件100中的兩個連續的臺階104-1和104-2的截面圖。如第1B圖所示，臺階104-1和104-2均可以包括在z軸上交錯的一個或複數個導電層106和一個或複數個介電層108。作為示例，每個臺階104-1/104-2包括複數個導電/介電層對，其中頂表面上的導電層106作為用於相應的觸點114的著陸區。在其他實施方式中，每個臺階104-1/104-2包括一個導電/介電層對。
每個臺階104-1/104-2的頂表面上的導電層106可以包括頂部部分106-1和底部部分106-2。頂部部分106-1可以與觸點114接觸，並且底部部分106-2可以在頂部部分106-1之下並與頂部部分106-1接觸。底部部分106-2可以與下層介電層108接觸。在一些實施方式中，相應的臺階的頂表面上的導電層106的部分的厚度大於其餘的導電層106的厚度。在一些實施方式中，頂部部分106-1與緊鄰的上部臺階的側表面接觸。例如，臺階104-2中的導電層106的頂部部分106-1與臺階104-1中的介電層108(例如，底部介電層)接觸。在一些實施方式中，在z軸上，臺階(例如，臺階104-2)的頂表面上的導電層106的頂表面位於緊鄰的上部臺階(例如，臺階104-1)的底部介電層108的頂表面和底表面之間。在一些實施方式中，在x軸上，導電層106的頂部部分106-1的橫向尺寸(即，寬度)與臺階104的橫向尺寸(即，寬度)相同。在一些實施方式中，在(例如，臺階104-2的)導電層106的頂部部分106-1與緊鄰的上部臺階(例如，臺階104-1)的側表面之間幾乎沒有形成空隙。
第2A圖至第2J圖示出了根據一些實施方式的在存儲堆疊層中形成複數個臺階的示例性製造方法。作為示例，第2A圖至第2J圖中示出了用於在閘極後製製程中形成兩個連續的臺階的製造製程。為了說明的簡單，本公開的實施方 式著重於臺階的形成，例如，加厚與觸點接觸的導電層而不在臺階的頂表面上的導電層中形成空隙，並且根據第2A圖至第2J圖的描述省略或簡化用於形成其他部件的製造製程。第3圖示出了根據一些實施方式的用於形成複數個臺階的製造方法300的流程圖。應當理解，方法300中示出的操作不是窮舉的，並且也可以在任何所示操作之前、之後、或之間執行其他操作。此外，一些操作可以同時執行，或者以與第2A圖至第2J圖和第3圖中所示不同的循序執行。
參考第3圖，方法300開始於操作302，在操作302中，形成具有複數個臺階的堆疊結構，每個臺階在相應的頂表面上暴露堆疊犧牲層。第2A圖和第2B圖示出了對應的結構。
如第2B圖所示，可以在基底(未示出)上形成具有複數個臺階(例如，202-1和202-2)的階梯結構202。階梯結構202可以包括在z軸(例如，垂直方向)上交替堆疊的複數個堆疊犧牲層204和複數個堆疊介電層206。每個堆疊犧牲層204和下層堆疊介電層206可以形成犧牲/介電質對。在一些實施方式中，每個臺階(例如，202-1和202-2)包括一個或複數個犧牲/介電質對。即，每個臺階可以包括沿垂直方向交替佈置的一個或複數個堆疊犧牲層204和一個或複數個堆疊介電層206。在一些實施方式中，每個臺階包括多於一個的犧牲/介電質對。堆疊犧牲層204和堆疊介電層206可以包括不同的材料，並且因而可以例如在閘極置換製程中被選擇性地蝕刻。
階梯結構202可以通過使用蝕刻遮罩(例如，在相應的堆疊結構之上的圖案化的PR層)來重複蝕刻具有複數個交錯的初始介電層和初始堆疊犧牲層的堆疊結構來形成。每個初始堆疊犧牲層和下層初始介電層可以被稱為介電質對。初始介電層和初始堆疊犧牲層可以包括不同的材料。在一些實施方式中，初始介電層包括氧化矽，並且初始堆疊犧牲層包括氮化矽。在一些實施方式中，一個或複數個介電質對可以形成一個級/臺階。在形成階梯結構202的期間，PR 層被修整(例如，從材料堆疊層的邊界(常常從各個方向)遞增地和向內地蝕刻)，並且用作用於蝕刻堆疊結構的暴露部分的蝕刻遮罩。修整的PR的量可以與臺階的尺寸直接相關(例如，決定因素)。PR層的修整可以使用合適的蝕刻來獲得，合適的蝕刻例如等向性蝕刻製程，例如濕式蝕刻。可以連續地形成和修整一個或複數個PR層以用於形成階梯結構202。在修整PR層之後，可以使用合適的蝕刻劑蝕刻每個介電質對，以去除初始犧牲層和下層初始介電層兩者的一部分。蝕刻的初始堆疊犧牲層和初始介電層可以分別形成堆疊犧牲層204和堆疊介電層206，其在堆疊結構中形成臺階。每個臺階(例如，202-1和202-2)可以包括頂表面和側表面。然後可以去除(一個或複數個)PR層。
如第2B圖所示，階梯結構202可以被蝕刻以暴露階梯結構202中的每個臺階202-1和202-2的頂表面上的堆疊犧牲層204。可選地，如第2A圖所示，可以蝕刻階梯結構202以暴露每個臺階(例如，202-1和202-2)的頂表面上的堆疊介電層206，並且階梯結構202隨後可以經受修整製程以去除每個臺階的頂表面上的堆疊介電層206。然後可以在每個臺階的頂表面上暴露堆疊犧牲層204，從而形成第2B圖中所示的結構。修整製程可以包括合適的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻。在一些實施方式中，每個臺階(例如，202-1和202-2)的側表面暴露一個或複數個堆疊介電層206和一個或複數個堆疊犧牲層204，從而包括相應的臺階的頂表面上的堆疊犧牲層204。
返回參考第3圖，在形成階梯結構之後，方法300進行到操作304，在操作304中，形成犧牲層以至少覆蓋每個臺階的頂表面。第2C圖示出了對應的結構。
如第2C圖所示，可以形成犧牲層以至少覆蓋階梯結構202的每個臺階(例如，202-1和202-2)的頂表面。犧牲層可以至少覆蓋臺階(例如，202-1和202-2)的頂表面上的暴露的堆疊犧牲層204。在一些實施方式中，例如，犧牲層 部分或全部覆蓋每個臺階(例如，202-1和202-2)的頂表面和側表面，並且與頂表面上的堆疊犧牲層204接觸。在一些實施方式中，犧牲層可以包括均沉積在臺階(例如，202-1、202-2)的側表面上的複數個第一部分以及均沉積在臺階(例如，202-1、202-2)的頂表面上的複數個第二部分。在一些實施方式中，犧牲層包括與臺階(例如，202-1和202-2)接觸的第一子層208以及在第一子層208之上並與第一子層208接觸的第二子層210。在一些實施方式中，第一子層208和第二子層210中的每個覆蓋相應的臺階(例如，202-1、202-2)的側表面。第一子層208和第二子層210均可以包括與堆疊犧牲層204相同的材料。在一些實施方式中，在濕式蝕刻製程中，第一子層208和第二子層210具有不同的蝕刻選擇性。在一些實施方式中，第一子層208具有比第二子層210更高的濕式蝕刻速率。在一些實施方式中，在乾式蝕刻製程中，第一子層208和第二子層210具有相同的蝕刻速率。為了便於說明，第一子層208可以包括均沉積在臺階(例如，202-1、202-2)的側表面上的複數個第一部分208-1和均沉積在相應的臺階(例如，202-1、202-2)的頂表面上的複數個第二部分208-2；第二子層210可以包括均沉積在臺階(例如，202-1、202-2)的側表面上的複數個第一部分210-1以及均沉積在相應的臺階(例如，202-1、202-2)的頂表面上的複數個第二部分210-2。如第2C圖所示，第二子層210的第一部分210-1可以在第一子層208的第一部分208-1之上並且與之接觸，並且第二子層210的第二部分210-2可以在第一子層208的第二部分208-2之上並且與之接觸。
在一些實施方式中，犧牲層的第一子層208和第二子層210均包括與堆疊犧牲層204相同的犧牲材料。在一些實施方式中，堆疊犧牲層204和犧牲層包括氮化矽。犧牲層可以為期望的厚度以用於在隨後的閘極替換操作中形成具有期望厚度的導電層。在一些實施方式中，可以採用合適的沉積方法(例如，原子層沉積(ALD)、化學氣相沉積(CVD)、和/或物理氣相沉積(PVD))來形成 第一子層208和第二子層210。在一些實施方式中，可以改變第一子層208和第二子層210的沉積中的製造條件(例如，壓力、氣體流速、和溫度)，以形成不同蝕刻選擇性的第一子層208和第二子層210。
返回參考第3圖，在形成犧牲層之後，方法300進行到操作306，在操作306中，在犧牲層之上形成硬遮罩材料層。第2D圖示出了對應的結構。
如第2D圖所示，在犧牲層(例如，犧牲層的第二子層210)之上沉積硬遮罩材料層212。硬遮罩材料層212可以覆蓋每個臺階(例如，202-1、202-2)的頂表面和側表面。硬遮罩材料層212可以包括可以用作用於隨後對犧牲層進行圖案化的硬遮罩的任何合適的材料。在一些實施方式中，硬遮罩材料層212包括碳和/或多晶矽。例如，硬遮罩材料層212可以包括碳層。在一些實施方式中，可以採用諸如ALD、CVD、和/或PVD的合適的沉積方法來形成硬遮罩材料層212。在一些實施方式中，在硬遮罩材料層212與犧牲層之間形成軟遮罩材料層(未示出)。在一些實施方式中，採用軟遮罩材料層來形成軟遮罩層，用該軟遮罩層可以更容易地去除隨後形成的硬遮罩層。軟遮罩材料層可以包括任何合適的材料(例如，光阻)，並且可以通過合適的方法(例如，旋塗)來形成。
返回參考第3圖，在形成硬遮罩材料層之後，方法300進行到操作308，在操作308中，對硬遮罩材料層執行處理。第2E圖示出了對應的結構。
如第2E圖所示，對硬遮罩材料層212執行處理，以形成均在臺階(例如，202-1、202-2)的頂表面上的複數個處理部分212-1以及均在相應的臺階(例如，202-1、202-2)的側表面上的複數個未處理部分212-2。在一些實施方式中，對於每個臺階(例如，202-1、202-2)，處理部分212-1與相應的未處理部分212-2接觸。該處理可以改變處理部分212-1的某些材料特性，使得它們可以經受隨後的灰化製程並被保留。例如，可以通過處理使處理部分212-1硬化，並且未處理部分212-2可以保持原始材料特性。在一些實施方式中，該處理包括離子佈植製 程和熱處理(例如，退火)中的至少一種。在一些實施方式中，硬遮罩材料層212的不能被離子佈植的離子轟擊的部分可以形成未處理部分212-2，例如，未處理部分212-2在z軸上均被相應的處理部分212-1覆蓋。在一些實施方式中，未處理部分212-2(例如，在臺階202-1上)可以與緊鄰的下部臺階(例如，臺階202-2)的處理部分212-1接觸。
返回參考第3圖，在形成硬遮罩材料層的處理部分和未處理部分之後，方法300進行到操作310，在操作310中，去除硬遮罩材料層的未處理部分以形成硬遮罩層。第2F圖示出了對應的結構。
如第2F圖所示，可以去除硬遮罩材料層212的未處理部分212-2。硬遮罩材料層212的處理部分212-1可以被保留以形成硬遮罩層。如第2F圖所示，硬遮罩層可以部分地覆蓋每個臺階(例如，202-1、202-2)的頂表面，並且可以暴露每個臺階(例如，202-1、202-2)的側表面。硬遮罩層可以暴露第二子層210的第二部分210-2的與緊鄰的上部臺階(例如，臺階202-1)的側表面相鄰的一部分(例如，在臺階202-2上)。在一些實施方式中，通過灰化製程去除硬遮罩材料層212的未處理部分212-2。在一些實施方式中，如果形成了軟遮罩材料層，則還可以通過諸如灰化製程的合適製程來對軟遮罩材料層進行圖案化以形成軟遮罩層，從而暴露每個臺階(例如，202-1、202-2)的側表面。
返回參考第3圖，在形成硬遮罩層之後，方法300進行到操作312，在操作312中，硬遮罩層用作蝕刻遮罩，以用乾式蝕刻去除每個臺階的側表面上的犧牲層的一部分。第2G圖示出了對應的結構。
如第2G圖所示，硬遮罩層可以用作蝕刻遮罩以執行非等向性蝕刻製程(例如，乾式蝕刻)，從而去除每個臺階(例如，202-1、202-2)的側表面上的犧牲層的一部分。第一子層208的第一部分208-1可以被暴露。在一些實施方式中，第二子層210的第一部分210-1可以被完全去除。第一子層208的第一部分 208-1可以被或可以不被部分地去除。在一些實施方式中，第一子層208的與緊鄰的上部臺階(例如，臺階202-1)的側表面接觸的第一部分208-1(例如，在臺階202-2上)在乾式蝕刻之後被部分或全部保留，使得下層堆疊犧牲層204不被暴露。在一些實施方式中，第二子層210的與緊鄰的上部臺階(例如，臺階202-1)的側表面接觸的第二部分210-2(例如，在臺階202-2上)被部分或全部保留。在一些實施方式中，可以控制乾式蝕刻(例如，定時)，以允許保留足夠厚度的犧牲層(例如，第一子層208的第一部分208-1和/或第二子層210的第二部分210-2)。
返回參考第3圖，在部分去除犧牲層之後，方法300進行到操作314，在操作314中，去除硬遮罩層。第2H圖示出了對應的結構。
如第2H圖所示，可以通過合適的灰化和/或蝕刻製程來去除硬遮罩層。在一些實施方式中，如果形成了軟遮罩層，則也去除軟遮罩層。例如，可以通過灰化製程和/或剝離製程去除包括光阻的軟遮罩層。在去除硬遮罩層(和軟遮罩層，如果有的話)之後，其餘的犧牲層可以暴露在臺階(例如，202-1、202-2)上。在一些實施方式中，第一子層208的第一部分208-1可以暴露在相應的臺階(例如，202-1、202-2)的側表面上。在一些實施方式中，第二子層210的第二部分210-2可以暴露在相應的臺階(例如，202-1、202-2)的頂表面上。在一些實施方式中，第二子層210的第二部分210-2(例如，在臺階202-2上)與緊鄰的上部臺階(例如，臺階202-1)的第一子層208的第一部分208-1接觸。
返回參考第3圖，在去除硬遮罩層之後，方法300進行到操作316，在操作316中，用濕式蝕刻製程去除每個臺階的側表面上的犧牲層的部分以在臺階上形成犧牲部分。第2I圖示出了對應的結構。
如第2I圖所示，可以使用等向性蝕刻製程(例如，濕式蝕刻)去除每個臺階(例如，202-1、202-2)的側表面上的第一子層208的任何剩餘的第一部分208-1。在一些實施方式中，在去除第一子層208的每個第一部分208-1之後， 在每個臺階(例如，202-1、202-2)的頂表面上形成至少包括第一子層208的保留的第二部分208-2的犧牲部分。在一些實施方式中，犧牲部分包括第一子層208的保留的第二部分208-2和第二子層210的第二部分210-2。犧牲部分可以與下層堆疊犧牲層204接觸。在一些實施方式中，犧牲部分(例如，在臺階202-2上)可以與緊鄰的上部臺階(例如，臺階202-1)的側表面接觸。在一些實施方式中，第一子層208的第二部分208-2和第二子層210的第二部分210-2中的至少一個(例如，在臺階202-2上)與緊鄰的上部臺階(例如，臺階202-1)的底部堆疊介電層206接觸。在一些實施方式中，因為在濕式蝕刻中第一子層208的蝕刻速率高於第二子層210的蝕刻速率，所以在蝕刻掉第二子層210的第二部分210-2之前可以完全去除第一子層208的第一部分208-1。在每個臺階(例如，202-1、202-2)的頂表面上可以保留期望厚度的犧牲部分。
返回參考第3圖，在形成犧牲部分之後，方法300進行到操作318，在操作318中，執行閘極置換製程以用導電層替換複數個堆疊犧牲層和犧牲部分。第2J圖示出了對應的結構。
如第2J圖所示，可以執行閘極置換製程，以用複數個導電層214替換複數個堆疊犧牲層204和犧牲部分(第一子層208的第二部分208-2和第二子層210的第二部分210-2)。堆疊介電層206也可以被稱為介電層206。可以形成包括交錯的導電層214和介電層206的存儲堆疊層。在一些實施方式中，每個臺階(例如，202-1、202-2)的頂表面上的導電層214包括頂部部分214-1和底部部分214-2。(例如，臺階202-2的)頂部部分214-1可以與緊鄰的上部臺階(例如，臺階202-1)的側表面(例如，堆疊介電層206)接觸。在一些實施方式中，在x軸上，頂部部分214-1的尺寸(例如，寬度)與相應的臺階的尺寸相同。與相應的頂部部分214-1接觸的底部部分214-2可以在x軸和y軸上延伸，並且可以與下層堆疊介電層206接觸。頂部部分214-1可以由相應的犧牲部分形成，並且底部部分214-2可以 由相應的堆疊犧牲層204形成。在一些實施例中，底部部分214-2在z軸上的厚度在臺階202-2中和超過臺階202-2的地方(例如，在臺階202-1之下)是均勻的。
在閘極置換製程中，可以執行等向性蝕刻製程(例如，濕式蝕刻)，以去除堆疊犧牲層204和犧牲部分。可以在階梯結構202中形成複數個橫向凹陷。可以沉積導體材料(例如W、Co、Al、Cu、多晶矽(例如，摻雜的矽)、和/或矽化物)以填滿橫向凹陷，從而形成導電層214。可以使用任何合適的沉積方法(例如，CVD、PVD、ALD、或其組合)來沉積導體材料。
在一些實施方式中，在階梯結構202之上形成絕緣結構218，使得階梯結構202在絕緣結構218中。在一些實施方式中，在閘極置換製程之前，將絕緣結構218沉積在階梯結構202之上。絕緣結構218可以與臺階的頂表面(或導電層214的頂部部分214-1)接觸。絕緣結構218可以包括任何合適的(一種或多種)絕緣材料(例如，氧化矽)，並且可以通過任何合適的(一種或多種)沉積製程(例如，CVD、PVD、和/或ALD)來形成。可以形成用於形成觸點的開口，以在絕緣結構218中延伸並且暴露相應的臺階(例如，202-1、202-2)的頂表面。可以沉積合適的導電材料(例如W、Co、Al、Cu、摻雜的矽、和/或矽化物)以填充開口並形成觸點216。可以使用任何合適的沉積方法(例如，CVD、PVD、ALD、或其組合)來沉積導電材料。可選地，可以在絕緣結構218的頂表面上執行平坦化製程(例如化學機械平坦化和/或濕式蝕刻)以去除任何多餘的(一種或多種)絕緣材料和/或(一種或多種)導電材料。
第5圖示出了兩個連續的臺階502-1和502-2的電子顯微鏡(EM)圖像，臺階502-1和502-2在臺階502-1的側表面與臺階502-2的頂表面上的犧牲部分508之間具有空隙522。犧牲部分508位於堆疊犧牲層504上。犧牲部分508和堆疊犧牲層504形成將在閘極置換製程中被導電層替換的犧牲層514。犧牲部分508被導電層的頂部部分替換，並且堆疊犧牲層504被導電層的底部部分替換。如第5圖 所示，由過度蝕刻引起的空隙522損壞堆疊犧牲層504，使得堆疊犧牲層504(例如，和導電層)在過度蝕刻的位置處變得更薄或甚至斷開。導電層的電阻可能不期望地增加。第6圖示出了使用本公開的方法形成的兩個連續的臺階602-1和602-2的EM圖像。如第6圖所示，在臺階602-1的側表面與臺階602-2的頂表面上的犧牲部分614-1(例如，第二子層210的第二部分210-2和第一子層208的第二部分208-2)之間形成空隙622。犧牲部分614-1和堆疊犧牲層614-2形成將在閘極置換製程中被導電層替換的犧牲層614。犧牲部分614-1被導電層的頂部部分替換，並且堆疊犧牲層614-2被導電層的底部部分替換。與空隙522相比，空隙622在z方向上更淺，使得堆疊犧牲層614-2的厚度d在臺階602-2中和超過臺階602-2的地方(例如，在臺階602-1中)是均勻的。例如，堆疊犧牲層614-2幾乎沒有由空隙622造成的損壞，使得堆疊犧牲層614-2具有均勻的厚度d。即，使用本公開的方法形成的空隙622可以預期是淺的，以減小堆疊犧牲層614-2的過度蝕刻的風險。因此，導電層的底部部分在相應的臺階中和超過相應的臺階的地方具有均勻的厚度。可以減小/最小化臺階602-2的頂表面上的導電層614的電阻的增加。
在一些實施方式中，在閘極先製製程中，在基底上方交錯地形成複數個堆疊導電層和複數個介電層，從而形成堆疊結構。堆疊導電層和介電層可以被重複地圖案化以形成階梯結構。具有與堆疊導電層相同的材料的導電層可以被形成為覆蓋臺階的頂表面和側表面。在一些實施方式中，堆疊導電層和導電層包括W、Co、Al、Cu、摻雜的矽、和/或矽化物中的至少一種。在一些實施方式中，堆疊導電層和導電層包括摻雜的多晶矽。在一些實施方式中，導電層包括第一子層和在第一子層之上的第二子層。在乾式蝕刻中，第一子層和第二子層的蝕刻速率可以相同，並且第一子層的蝕刻速率可以高於第二子層的蝕刻速率。可以使用與本公開中描述的相同或類似的圖案化製程來對導電層進行圖案化，以用改善的蝕刻控制在每個臺階上形成導電部分。在一些實施方式中， 導電部分包括第一子層的一部分和第二子層的一部分。在每個臺階的頂表面處導電部分可以與下層堆疊導電層接觸。在一些實施方式中，導電部分與緊鄰的上部臺階的側表面(例如，底部介電層)接觸。在一些實施方式中，導電部分的尺寸至少在臺階延伸的橫向方向上與相應的臺階的尺寸相同。在臺階的側表面與緊鄰的下部臺階的導電部分之間幾乎不形成空隙。在一些實施方式中，在每個臺階的頂表面處導電部分形成導電層的頂部部分，並且堆疊導電層形成導電層的底部部分。每個臺階的頂表面處的導電層可以由導電部分和下層堆疊導電層形成。
本公開提供了用於形成3D記憶體元件的方法。該方法包括：形成具有交錯的複數個堆疊第一層和複數個堆疊第二層的堆疊結構；在堆疊結構中形成臺階，該臺階具有頂表面上的堆疊第一層中的一個；以及形成犧牲材料層，該犧牲材料層具有臺階的側表面之上的第一部分和臺階的頂表面之上的第二部分。該方法還包括使用非等向性蝕刻製程部分地去除犧牲材料層的第一部分，以及使用等向性蝕刻製程去除犧牲材料層的第一部分的剩餘部分。
在一些實施方式中，犧牲材料層的第二部分在臺階的頂表面上並且與緊鄰的上部臺階的側表面接觸。
在一些實施方式中，非等向性蝕刻製程包括乾式蝕刻，並且等向性蝕刻製程包括濕式蝕刻。
在一些實施方式中，複數個堆疊第一層均包括堆疊犧牲層，並且複數個堆疊第二層均包括堆疊介電層。
在一些實施方式中，犧牲材料層包括與臺階接觸的第一子層和與第一子層接觸並在第一子層之上的第二子層。
在一些實施方式中，第一子層和第二子層均包括犧牲材料，該犧牲材料在閘極置換製程中被導電材料替換。
在一些實施方式中，第一子層和第二子層的沉積條件不同，使得使用等向性蝕刻製程時第一子層的蝕刻速率高於第二子層的蝕刻速率。沉積條件包括壓力、氣體流速、或溫度中的至少一個。
在一些實施方式中，使用非等向性蝕刻製程時第一子層的蝕刻速率與第二子層的蝕刻速率相同。
在一些實施方式中，部分地去除犧牲材料層的第一部分包括至少去除第二子層的在臺階的側表面上的一部分以暴露第一子層。
在一些實施方式中，去除犧牲材料層的第一部分的剩餘部分包括去除第一子層的暴露部分以暴露臺階的側表面。
在一些實施方式中，該方法還包括用複數個導電層替換複數個堆疊第一層和犧牲材料層的第二部分。
在一些實施方式中，複數個堆疊第一層均包括堆疊導電層，並且複數個堆疊第二層均包括堆疊介電層。
在一些實施方式中，犧牲材料層包括與堆疊第一層相同的材料。
在一些實施方式中，該方法還包括使用臺階的頂表面之上的硬遮罩層部分地去除犧牲材料層的第一部分，以及暴露臺階的側表面。
在一些實施方式中，形成硬遮罩層包括在去除犧牲材料層的第一部分之前，在臺階的頂表面和側表面上的犧牲材料層之上形成硬遮罩材料層。在一些實施方式中，形成硬遮罩層還包括對硬遮罩材料層執行處理以在臺階的頂表面上形成硬遮罩材料層的處理部分，以及去除硬遮罩材料層的在臺階的側表面上的未處理部分以暴露臺階的側表面上的犧牲材料層，硬遮罩材料層的處理部分被保留以形成硬遮罩層。
在一些實施方式中，去除硬遮罩材料層的未處理部分包括灰化製程。
在一些實施方式中，還包括在去除犧牲材料層的第一部分的剩餘部 分之前去除硬遮罩層。
本公開還包括用於形成3D記憶體元件的方法。該方法包括形成具有複數個臺階的堆疊結構，該堆疊結構包括交錯的複數個堆疊第一層和複數個堆疊第二層。臺階中的每個包括頂表面上的堆疊第一層中的一個。該方法還包括：形成犧牲材料層，該犧牲材料層具有臺階的側表面之上的第一部分和臺階的頂表面之上的第二部分；以及使用至少等向性蝕刻製程去除犧牲材料層的第一部分以暴露臺階的側表面。該方法還包括在等向性蝕刻製程中保留犧牲材料層的第二部分。
在一些實施方式中，保留的第二部分在相應的臺階中包括(i)頂部部分和(ii)與堆疊第二層中的一個和頂部部分接觸的底部部分。相應的臺階中的底部部分具有與超過相應的臺階的堆疊第一層相同的厚度。
在一些實施方式中，犧牲材料層的第二部分與緊鄰的上部臺階的側表面接觸。
在一些實施方式中，使用至少等向性蝕刻製程去除犧牲材料層的第一部分包括：使用非等向性蝕刻製程部分地去除犧牲材料層的第一部分；以及使用等向性蝕刻製程去除犧牲材料層的第一部分的剩餘部分。
在一些實施方式中，非等向性蝕刻製程包括乾式蝕刻，並且等向性蝕刻製程包括濕式蝕刻。
在一些實施方式中，複數個堆疊第一層均包括堆疊犧牲層，並且複數個堆疊第二層均包括堆疊介電層。
在一些實施方式中，犧牲材料層包括與臺階接觸的第一子層和與第一子層接觸並在第一子層之上的第二子層。
在一些實施方式中，第一子層和第二子層均包括犧牲材料，該犧牲材料在閘極置換製程中被導電材料替換。
在一些實施方式中，第一子層和第二子層的沉積條件不同，使得使用等向性蝕刻製程時第一子層的蝕刻速率高於第二子層的蝕刻速率。沉積條件包括壓力、氣體流速、或溫度中的至少一個。
在一些實施方式中，使用非等向性蝕刻製程時第一子層的蝕刻速率與第二子層的蝕刻速率相同。
在一些實施方式中，部分地去除犧牲材料層的第一部分包括至少去除第二子層的在臺階的側表面上的一部分以暴露第一子層。
在一些實施方式中，去除犧牲材料層的第一部分的剩餘部分包括去除第一子層的暴露部分以暴露臺階的側表面。
在一些實施方式中，該方法還包括用複數個導電層替換複數個堆疊第一層和犧牲材料層的第二部分。
在一些實施方式中，複數個堆疊第一層均包括堆疊導電層，並且複數個堆疊第二層均包括堆疊介電層。
在一些實施方式中，犧牲材料層包括與堆疊第一層相同的材料。
在一些實施方式中，該方法還包括使用臺階的頂表面之上的硬遮罩層部分地去除犧牲材料層的第一部分，以及暴露臺階的側表面。
在一些實施方式中，形成硬遮罩層包括在去除犧牲材料層的第一部分之前，在臺階的頂表面和側表面上的犧牲材料層之上形成硬遮罩材料層。在一些實施方式中，形成硬遮罩層還包括對硬遮罩材料層執行處理以在臺階的頂表面上形成硬遮罩材料層的處理部分，以及去除硬遮罩材料層的在臺階的側表面上的未處理部分以暴露臺階的側表面上的犧牲材料層。硬遮罩材料層的處理部分被保留以形成硬遮罩層。
在一些實施方式中，去除硬遮罩材料層的未處理部分包括灰化製程。
在一些實施方式中，該方法還包括在去除犧牲材料層的第一部分的 剩餘部分之前去除硬遮罩層。
本公開還公開了3D記憶體元件，其包括具有複數個臺階的存儲堆疊層，複數個臺階均包括交錯的一個或複數個導電層和一個或複數個介電層。臺階中的每個包括臺階的頂表面上的導電層中的一個，導電層中的一個在相應的臺階中具有頂部部分以及與介電層中的一個和頂部部分接觸的底部部分。相應的臺階中的底部部分具有與超過相應的臺階的堆疊導電層相同的厚度。
在一些實施方式中，頂部部分與緊鄰的上部臺階中的介電層中的一個的側表面接觸。
在一些實施方式中，該方法還包括存儲堆疊層位於其中的絕緣結構以及在絕緣結構中延伸並與導電層中的相應的一個的頂部部分接觸的觸點。
在一些實施方式中，一個或複數個導電層包括鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、矽化物或多晶矽中的至少一種。
特定實施方式的前述描述將因此揭示本公開的一般性質，以使得其他人在不脫離本公開的一般概念的情況下，可以通過應用本領域技術內的知識來容易地修改和/或適應於諸如特定實施方式的各種應用，而無需過度實驗。因此，基於本文提出的教導和指導，這樣的改編和修改旨在落在所公開的實施方式的均等物的含義和範圍內。應當理解，本文中的措詞或術語是出於描述而非限制性的目的，使得本說明書的術語或措辭將由具有通常知識者鑒於教導和指導來解釋。
上面已經借助於示出特定功能及其關係的實施方式的功能構建塊描述了本公開的實施方式。為了方便描述，本文已經任意定義了這些功能構建塊的邊界。只要適當地執行特定功能及其關係，就可以定義交替的邊界。
本公開的廣度和範圍不應當由任何上述示例性實施方式限制，而應當僅根據所附申請專利範圍及其均等物來定義。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
202-1:臺階
202-2:臺階
206:堆疊介電層
210:第二子層
214:導電層
214-1:頂部部分
214-2:底部部分
216:觸點
218:絕緣結構

Claims (19)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：形成包括交錯的複數個堆疊第一層和複數個堆疊第二層的堆疊結構；在所述堆疊結構中形成臺階，所述臺階包括頂表面上的所述堆疊第一層中的一個；形成犧牲材料層，所述犧牲材料層包括所述臺階的側表面之上的第一部分和所述臺階的所述頂表面之上的第二部分；使用非等向性蝕刻製程部分地去除所述犧牲材料層的所述第一部分；以及使用等向性蝕刻製程去除所述犧牲材料層的所述第一部分的剩餘部分；其中，所述犧牲材料層的所述第二部分在所述臺階中包括(i)頂部部分以及(ii)與所述堆疊第二層中的一個和所述頂部部分接觸的底部部分，其中，所述臺階中的所述底部部分具有與超過所述臺階的所述堆疊第一層相同的厚度。
  2. 如請求項1所述的用於形成三維(3D)記憶體元件的方法，其中，所述犧牲材料層的所述第二部分在所述臺階的所述頂表面上並且與緊鄰的上部臺階的側表面接觸。
  3. 如請求項1所述的用於形成三維(3D)記憶體元件的方法，其中，所述非等向性蝕刻製程包括乾式蝕刻，並且所述等向性蝕刻製程包括濕式蝕刻。
  4. 如請求項1所述的用於形成三維(3D)記憶體元件的方法，其中，所述複數個堆疊第一層均包括堆疊犧牲層，並且所述複數個堆疊第二層均包括堆疊介電層。
  5. 如請求項4所述的用於形成三維(3D)記憶體元件的方法，其中，所述犧牲材料層包括與所述臺階接觸的第一子層和與所述第一子層接觸並在所述第一子層之上的第二子層。
  6. 如請求項5所述的用於形成三維(3D)記憶體元件的方法，其中，所述第一子層和所述第二子層均包括所述犧牲材料，所述犧牲材料在閘極置換製程中被導電材料替換。
  7. 如請求項6所述的用於形成三維(3D)記憶體元件的方法，其中，所述第一子層和所述第二子層的沉積條件不同，使得使用所述等向性蝕刻製程時所述第一子層的蝕刻速率高於所述第二子層的蝕刻速率，所述沉積條件包括氣壓、氣體流速、或溫度中的至少一個。
  8. 如請求項5所述的用於形成三維(3D)記憶體元件的方法，其中，使用所述非等向性蝕刻製程時，所述第一子層的蝕刻速率與所述第二子層的蝕刻速率相同。
  9. 如請求項5所述的用於形成三維(3D)記憶體元件的方法，其中，部分地去除所述犧牲材料層的所述第一部分包括：至少去除所述第二子層的在所述臺階的所述側表面上的一部分，以暴露所述第一子層。
  10. 如請求項9所述的方法，其中，去除所述犧牲材料層的所述第一部分的所述剩餘部分包括：去除所述第一子層的暴露部分以暴露所述臺階的 所述側表面。
  11. 如請求項1所述的用於形成三維(3D)記憶體元件的方法，其中，所述複數個堆疊第一層均包括堆疊導電層，並且所述複數個堆疊第二層均包括堆疊介電層。
  12. 如請求項11所述的用於形成三維(3D)記憶體元件的方法，其中，所述犧牲材料層包括與所述堆疊第一層相同的材料。
  13. 如請求項1所述的用於形成三維(3D)記憶體元件的方法，其中，還包括：使用所述臺階的所述頂表面之上的硬遮罩層來部分地去除所述犧牲材料層的所述第一部分；以及暴露所述臺階的所述側表面，其中，形成所述硬遮罩層包括：在去除所述犧牲材料層的所述第一部分之前，在所述臺階的所述頂表面和所述側表面上的所述犧牲材料層之上形成硬遮罩材料層；對所述硬遮罩材料層執行處理，以在所述臺階的所述頂表面上形成所述硬遮罩材料層的處理部分；以及去除所述硬遮罩材料層的在所述臺階的所述側表面上的未處理部分，以暴露所述臺階的所述側表面上的所述犧牲材料層，所述硬遮罩材料層的所述處理部分被保留以形成所述硬遮罩層。
  14. 一種用於形成三維(3D)記憶體元件的方法，包括：形成包括複數個臺階的堆疊結構，所述堆疊結構包括交錯的複數個堆疊第一層和複數個堆疊第二層，所述臺階中的每個包括頂表面上的所述堆疊第一層 中的一個；形成犧牲材料層，所述犧牲材料層包括所述臺階的側表面之上的第一部分和所述臺階的所述頂表面之上的第二部分；使用至少等向性蝕刻製程去除所述犧牲材料層的所述第一部分以暴露所述臺階的所述側表面；以及在所述等向性蝕刻製程中保留所述犧牲材料層的所述第二部分；其中，保留的所述第二部分在相應的臺階中包括(i)頂部部分以及(ii)與所述堆疊第二層中的一個和所述頂部部分接觸的底部部分，其中，所述相應的臺階中的所述底部部分具有與超過所述相應的臺階的所述堆疊第一層相同的厚度。
  15. 如請求項14所述的用於形成三維(3D)記憶體元件的方法，其中，所述犧牲材料層的所述第二部分與緊鄰的上部臺階的側表面接觸。
  16. 如請求項14所述的用於形成三維(3D)記憶體元件的方法，其中，使用至少所述等向性蝕刻製程去除所述犧牲材料層的所述第一部分包括：使用非等向性蝕刻製程部分地去除所述犧牲材料層的所述第一部分；以及使用所述等向性蝕刻製程去除所述犧牲材料層的所述第一部分的剩餘部分。
  17. 如請求項16所述的用於形成三維(3D)記憶體元件的方法，其中，所述非等向性蝕刻製程包括乾式蝕刻，並且所述等向性蝕刻製程包括濕式蝕刻。
  18. 一種三維(3D)記憶體元件，包括存儲堆疊層，所述存儲堆疊層包括複數個臺階，所述複數個臺階均包括交錯的一個或複數個導電層和一個或複數個介電層，其中：所述臺階中的每個包括所述臺階的頂表面上的所述導電層中的一個，所述導電層中的一個在相應的臺階中包括頂部部分以及與所述介電層中的一個和所述頂部部分接觸的底部部分，其中所述相應的臺階中的所述底部部分具有與超過所述相應的臺階的所述堆疊導電層相同的厚度。
  19. 如請求項18所述的三維(3D)記憶體元件，其中，所述頂部部分與緊鄰的上部臺階中的所述介電層中的一個的側表面接觸。
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