KR20220002497A - 3차원 메모리 디바이스들에 계단들을 형성하기 위한 방법 및 구조 - Google Patents

3차원 메모리 디바이스들에 계단들을 형성하기 위한 방법 및 구조 Download PDF

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KR20220002497A
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신신 류
징징 겅
주 양
천 쭤
샹닝 왕
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) 메모리 디바이스 및 그 제조 방법이 개시된다. 3D 메모리 디바이스는 복수의 계단(302)을 갖는 메모리 스택(112)을 포함한다. 각각의 계단(302)은 인터리빙된 하나 이상의 전도체 층(306) 및 하나 이상의 유전체 층(304)을 포함할 수 있다. 계단들(302) 각각은 계단(302)의 상단 표면 상에 전도체 층들(306) 중 하나를 포함하고, 전도체 층들(306) 중 하나는 (i) 유전체 층들(304) 중 하나와 접촉하는 하단 부분(320-2), 및(ii) 메모리 스택(112)에 의해 노출되고 하단 부분(320-2)과 접촉하는 상단 부분(320-1)을 갖는다. 상단 부분(320-1)의 측방향 치수는 하단 부분(320-2)의 측방향 치수보다 작을 수 있다. 메모리 스택(112)의 반대쪽을 향할 수 있는 상단 부분(320-1)의 단부는 일정 거리만큼 하단 부분(320-2)을 측방향으로 초과한다.

Description

3차원 메모리 디바이스들에 계단들을 형성하기 위한 방법 및 구조
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로/로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들 및 그 제조 방법들의 실시예들이 본 명세서에 개시된다.
일 예에서, 3D 메모리 디바이스는 복수의 계단들을 갖는 메모리 스택을 포함한다. 각각의 계단은 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 포함할 수 있다. 계단들 각각은 계단의 상단 표면 상에 전도체 층들 중 하나를 포함하고, 전도체 층들 중 하나는 (i) 유전체 층들 중 하나와 접촉하는 하단 부분, 및(ii) 메모리 스택에 의해 노출되고 하단 부분과 접촉하는 상단 부분을 갖는다. 상단 부분의 측방향 치수는 하단 부분의 측방향 치수보다 작을 수 있다. 메모리 스택의 반대쪽을 향할 수 있는 상단 부분의 단부는 일정 거리만큼 하단 부분을 측방향으로 초과한다.
다른 예에서, 3D 메모리 디바이스는 복수의 계단들을 갖는 메모리 스택을 포함한다. 각각의 계단은 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 포함할 수 있다. 계단들 각각은 계단의 상단 표면 상에 전도체 층들 중 하나를 포함할 수 있다. 전도체 층들 중 하나는 (i) 유전체 층들 중 하나와 접촉하는 하단 부분, 및 (ii) 메모리 스택에 의해 노출되고 하단 부분과 접촉하는 상단 부분을 포함할 수 있다. 메모리 스택의 반대쪽을 향할 수 있는 상단 부분의 단부는 약 0.1 nm 내지 약 20 nm 범위의 거리만큼 하단 부분을 측방향으로 초과한다.
또 다른 예에서, 3D 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 먼저, 인터리빙된 복수의 희생 층들과 복수의 유전체 층들을 갖도록 유전체 스택이 형성될 수 있다. 유전체 스택에 계단이 형성될 수 있다. 계단은 복수의 희생 층들 중 하나 이상의 희생 층 및 복수의 유전체 층들 중 하나 이상의 유전체 층을 포함할 수 있다. 계단은 상단 표면 상의 희생 층들 및 측면 표면 상의 하나 이상의 희생 층 중 하나를 노출시킬 수 있다. 절연 부분은 하나 이상의 희생 층을 덮기 위해 계단의 측면 표면을 덮도록 형성될 수 있다. 희생 부분은 계단의 상단 표면을 덮도록 형성될 수 있고, 희생 부분은 희생 층들 중 하나와 접촉한다. 하나 이상의 희생 층 및 희생 부분은 하나 이상의 전도체 층으로 대체될 수 있다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1은 복수의 계단들을 갖는 3D 메모리 디바이스의 개략도를 예시한다.
도 2는 3D 메모리 디바이스에서 계단들을 형성하기 위한 방법을 예시한다.
도 3은 일부 실시예들에 따라 3D 메모리 디바이스에서 계단들을 형성하기 위한 예시적인 방법을 예시한다.
도 4는 일부 실시예들에 따라 3D 메모리 디바이스에서 계단들을 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예들을 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 적용할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 상황에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the") 같은 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"이라는 용어는 반드시 배타적인 인자들의 집합을 전달하는 것을 의도하지는 않는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로는 맥락에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상에(on)", "위에(above)", 및 "위쪽에(over)"의 의미는 "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖고 무언가의 "상에(on)" 있는 것의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하고, "위에(above)" 또는 "위쪽에(over)"는 무언가의 "위에(above)" 또는 "위쪽에(over)"의 의미를 의미할 뿐만 아니라, 사이에 중간 특징 또는 층이 없이(즉, 무언가의 바로 위의) 무언가의 "위에(above)" 또는 "위쪽에(over)" 있다는 의미를 또한 포함할 수 있다는 점을 당연히 이해하여야 한다.
또한, "아래에(beneath)", "아래쪽에(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면들에 예시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작에서의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 (90도 회전되거나 다른 배향들로) 달리 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평 평면들 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 접점 층들(상호접속 라인들, 및/또는 비아 접점들이 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "3D 메모리 스트링"은 메모리 셀 트랜지스터들의 스트링이 기판에 대하여 수직 방향으로 연장되도록, 측방향으로 배향된 기판 상에서 직렬로 연결된 측방향으로 배향된 메모리 셀 트랜지스터들의 스트링을 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 공칭적으로 수직인 것을 의미한다.
본 명세서에서 사용되는 바와 같이, 용어 "계단", "단차" 및 "레벨"은 상호교환가능하게 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, 계단 구조는, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고, 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "계단"은 한 세트의 인접한 표면들의 높이에서의 수직 이동을 지칭한다. "계단 구조"는 수직으로 연장되는 복수의 계단들을 갖는 구조를 지칭한다.
보다 높은 메모리 용량에 대한 요구가 계속 증가함에 따라 3D 메모리 디바이스들에 계단 구조들이 도입되었다. 메모리 셀들이 수직으로 그리고 측방향으로 분포되어 있는 3D 메모리 디바이스는 수직 방향을 따라 원하는 수의 계단들/레벨들(예를 들어, 32, 64, 및 96)을 가질 수 있다. 종종, 3D 메모리 디바이스는 복수의 계단들을 갖는 계단 구조를 먼저 형성함으로써 형성될 수 있고, 각각의 계단은 하나 이상의 희생/유전체 층들을 갖는다. 희생 층들은 이후 전도체 층들로 대체되고, 전도체 층들 상에 접점들이 형성되어 전도체 층들을 주변 회로에 전도성 연결한다. 3D 메모리 디바이스들이 계속해서 수직으로 확장됨에 따라(예를 들어, 96 레벨 이상을 가짐), 더 얇은 희생/유전체 층 쌍들이 사용된다. 더 얇은 희생 층들은 더 얇은 전도체 층들을 초래할 수 있다.
더 얇은 전도체 층들은 접점들의 형성시에 에치 정지 층의 역할을 하는 것이 어려울 수 있어, 계단 구조가 위치되는 절연 구조를 패터닝함으로써 흔히 형성되어 절연 구조에서 연장되고 전도체 층들을 노출시키는 개구들을 형성한다. 해결책으로서, 접점들과 접촉하는 전도체 층들이 두껍게 된다. 하나의 방법은 희생 층들을 두껍게 하기 위해, 전도체 층들로 대체되기 전에, 희생 층들 상에, 예를 들어, 원자층 증착(atomic layered deposition)(ALD)을 사용하여, 희생 필름, 예를 들어, 실리콘 질화물 필름을 퇴적하는 것이다. ALD의 결과로서, 희생 필름은 또한 계단들의 측면 표면들을 덮을 수 있고, 에치백 공정이 종종 수행되어 측면 표면들 상의 희생 필름의 과잉 부분들을 제거하여, 후속 게이트-대체 공정에서 바람직하지 않은 전도체 부분들이 측면 표면들 상에 형성되어 단락을 야기하는 것을 방지한다. 그러나, 에치백 공정은 때때로 또한 측면 표면들 상에 노출된 희생 층들의 부분들을 제거하여, 희생 층들의 총 면적을 감소시킨다. 이는 전도체 층들의 총 면적을 감소시키고 3D 메모리 디바이스의 저항을 증가시킬 수 있다. 따라서, 계단 구조의 제조는 개선될 필요가 있다.
본 개시내용에 따른 다양한 실시예들은 메모리 스택을 갖는 3D 메모리 디바이스를 제공한다. 메모리 스택은 계단 구조를 형성하는 복수의 계단들을 포함한다. 각각의 계단은 상단 표면 상에 배치되고 접점과 접촉하는 전도체 층을 갖는다. 각각의 계단의 상단 표면 상의 전도체 층은 접점의 형성을 위한 에칭 정지 층으로서 기능하기에 충분한 두께를 가질 수 있고, 계단들에서 다른 전도체 층들의 총 면적은 변경되지 않은 채로(예를 들어, 제조 공정에 의해 영향을 받지 않고/감소되지 않은 채로) 유지된다. 전도체 층들의 저항은 계단들의 상단 표면들 상의 전도체 층들의 두꺼움으로 인해 거의 또는 전혀 증가하지 않을 수 있다.
구체적으로, 희생 층들이 전도체 층들로 대체되기 전에, 복수의 계단들을 갖는 스택 구조가 형성될 수 있다. 각각의 계단은 각각의 상단 표면 상에 배치된 각각의 희생 층을 가질 수 있다. 절연 층은 계단들의 측면 표면들을 덮는 절연 부분들을 형성하기 위해 (예를 들어, ALD를 사용하여) 퇴적되고 에치백될 수 있다. 절연 부분들은 후속 제조 동작들에서 전도체 층들이 에칭/손상되는 것을 방지하기 위하여 계단들의 측면 표면들 상의 전도체 층들을 덮을 수 있다. 절연 층은 실리콘 산화물 및/또는 높은 유전 상수(하이-k) 유전체 재료들과 같은, 퇴적으로부터 형성될 수 있는 임의의 적절한 절연 재료(들)를 포함할 수 있다. 그 후, 희생 필름이 퇴적되고 에치백되어 상단 표면들을 덮고 희생 층들의 노출된 부분들과 접촉하는 부분들을 형성할 수 있다. 희생 층들 및 희생 필름의 부분들은 이어서 동일한 공정(예를 들어, 게이트-대체 공정)에서 복수의 전도체 층들로 대체될 수 있다. 희생 층들의 길이/폭이 유지될 수 있다. 계단들의 상단 표면들 상의 전도체 층들은 이에 따라, 전도체 층들의 형성을 위한 에칭 정지 층으로서 기능하기 위하여 더 큰 두께를 각각 가질 수 있다.
본 개시내용에 따른 3D 메모리 디바이스에서, 각각의 계단의 상단 표면 상의 전도체 층은 상단 부분 및 하단 부분을 포함할 수 있다. 하단 부분은 아래 유전체 층과 접촉할 수 있고, 상단 부분은 하단 부분 위에 있고 접점과 접촉할 수 있다. 메모리 스택의 반대쪽을 향하는 상단 부분의 단부는, 측면 표면을 덮는 각각의 절연 부분의 두께에 기초하여 결정되는 거리만큼 하단 부분을 초과할 수 있다. 절연 부분은 상단 부분에 의해 덮일 수 있다. 거리(즉, 절연 부분의 두께)는 약 0.1 nm 내지 약 20 nm의 범위일 수 있다. 일부 실시예들에서, 거리는 약 1 nm 내지 약 10 nm이다.
도 1은 기판(102) 위에 메모리 스택(112)을 갖는 3D 메모리 디바이스(100)를 예시한다. 메모리 스택(112)은 인터리빙된 복수의 전도체 층들(106)과 복수의 유전체 층들(108), 및 메모리 스택(112)에서 기판(102)으로 연장되는 복수의 3D 메모리 스트링들(110)을 포함할 수 있다. 3D 메모리 디바이스(100)는 또한 메모리 스택(112)이 위치되는 절연 구조(116), 및 절연 구조(116)에서 연장되고 각각의 전도체 층들(106)과 접촉하는 복수의 접점들(114)을 포함할 수 있다. x-축, y-축, 및 z-축은 도 1 내지 도 3에 추가되어 구조들/디바이스에서 컴포넌트들의 공간적 관계를 추가로 예시한다는 점에 유의한다. 예를 들어, 기판(102)은 x-축 및 y-축(측방향)에서 측방향으로 연장되는 2개의 측방향 표면(예를 들어, 상단 표면 및 하단 표면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 반도체 디바이스(예를 들어, 3D 메모리 디바이스(100))의 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는 지의 여부는, 기판이 y-축에서 반도체 디바이스의 최저 평면에 위치될 때 z-축(수직 방향 또는 두께 방향)으로 반도체 디바이스의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
일부 실시예들에서, 기판(102)은 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(silicon on insulator)(SOI), 또는 임의의 다른 적절한 재료들을 포함한다. 일부 실시예들에서, 절연 구조(116)는 실리콘 산화물을 포함한다. 일부 실시예들에서, 접점들(114)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도체 재료들을 포함한다.
메모리 스택(112)은 계단 구조를 형성하는 복수의 계단들(104)을 포함할 수 있다. 메모리 스택(112)은, z-축/수직 방향을 따라 적층된 복수의 전도체/유전체 쌍을 형성하도록, x-축 및 y-축으로 연장되는 인터리빙된 복수의 전도체 층(106) 및 복수의 유전체 층(108)을 포함할 수 있다. 메모리 스택(112)의 인터리빙된 전도체 층들(106)과 유전체 층들(108)은 수직 방향을 따라 교번할 수 있다. 다시 말해서, 메모리 스택(112)의 상단 또는 하단에서의 것들을 제외하고, 각각의 전도체 층(106)은 양 측면들 상에서 2개의 유전체 층들(108)에 의해 인접될 수 있고, 각각의 유전체 층(108)은 양 측면들 상에서 2개의 전도체 층들(106)에 의해 인접될 수 있다. 전도체 층들(106)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층들(108)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 전도체 층들(106)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도체 재료들을 포함할 수 있다. 유전체 층들(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다.
3D 메모리 스트링들(110) 및 전도체 층들(106)의 교차점은 메모리 스택(112)에서 메모리 셀들의 어레이를 형성할 수 있다. 일부 실시예들에서, 각각의 3D 메모리 스트링(110)은 반도체 채널 및 메모리 필름을 포함하는 "전하 트랩" 유형의 NAND 메모리 스트링이다. 일부 실시예들에서, 반도체 채널은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 필름은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 알려짐), 및 차단 층을 포함하는 복합 유전체 층이다. 각각의 3D 메모리 스트링(110)은 원통 형상(예를 들어, 필러 형상)을 가질 수 있다. 일부 실시예들에 따르면, 메모리 필름의 반도체 채널, 터널링 층, 저장 층, 및 차단 층은 필러의 중심으로부터 외부 표면을 향하는 방향을 따라 이러한 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 하이-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 하이-k 유전체 층을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 스트링들(110)은 복수의 제어 게이트들(각각이 워드 라인의 일부임)을 더 포함한다. 메모리 스택(112)의 각각의 전도체 층(106)은 3D 메모리 스트링(110)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예들에서, 각각의 3D 메모리 스트링(110)은 수직 방향으로 각각의 단부에 2개의 플러그를 포함한다. 3D 메모리 스트링(110)의 하부 단부에서 반도체 채널과 접촉하는 하나의 플러그는 기판(102)으로부터 에피택셜 성장되는 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그는 3D 메모리 스트링(110)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예를 들어, 3D 메모리 스트링(110))의 "상부 단부"는 z-축에서 기판(102)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 3D 메모리 스트링(110))의 "하부 단부"는 기판(102)이 3D 메모리 디바이스(100)의 최저 평면에 위치될 때 z-축에서 기판(102)에 더 가까운 단부이다. 다른 플러그는 반도체 재료들(예를 들어, 폴리실리콘)을 포함할 수 있다. 제조 공정 동안 3D 메모리 스트링(110)의 상부 단부를 덮음으로써, 다른 플러그는 실리콘 산화물 및 실리콘 질화물과 같은, 3D 메모리 스트링(110)에 채워진 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 일부 실시예들에서, 다른 플러그는 3D 메모리 스트링(110)의 드레인으로서 기능한다.
도 1에 도시된 바와 같이, 각각의 계단(104)은 수직 방향을 따라 적층되는 하나 이상의 전도체/유전체 쌍들을 포함할 수 있다. 일부 실시예들에서, 각각의 계단(104)은 각각의 접점(114)과 접촉하도록 각각의 상단 표면 상에 배치된 전도체 층(106)을 포함하고, 접점은 메모리 스택(112)의 주변 회로(도시되지 않음)에 전도성 연결된다.
도 2a 및 도 2b는 기존의 동작들을 이용하여 계단 구조에 계단들을 형성하는 부분 제조 공정(200)을 예시한다. 도 2b는 도 2a의 계속이다. 구체적으로, 도 2a 및 도 2b는 게이트-대체 공정 전에 각각의 계단의 상단 표면 상의 희생 층을 두껍게 하는 공정을 예시한다. 제조 공정(200)의 단계(I)에 도시된 바와 같이, 복수의 계단을 갖는 계단 구조(202)가 형성될 수 있다. 예시의 용이성을 위해, 기판은 도 2a 및 도 2b에서 생략되고, 2개의 연속적인 계단들(202-1 및 202-2)이 계단 구조(202)에서 계단들을 나타내도록 도시된다. 계단 구조(202)는 수직 방향을 따라 적층되는, 인터리빙된 복수의 유전체 층들(204) 및 복수의 희생 층들(206)을 포함한다. 희생 층들(206)은 유전체 층들(204)의 재료(들)와는 상이한 적절한 재료를 포함할 수 있고, 후속하는 게이트-대체 동작에서 전도체 층들로 대체될 수 있다. 예를 들어, 희생 층들(206)은 실리콘 질화물을 포함하고 유전체 층들(204)은 실리콘 산화물을 포함한다. 계단들(202-1 및 202-2) 각각은 희생/유전체 쌍들의 하나 이상의 쌍을 포함한다. 계단들(201-1 및 202-2) 각각은 수직 방향을 따라 연장되고 각각의 계단에서 희생 층들(206)을 노출시키는 측면 표면(208)을 포함한다.
제조 공정(200)의 단계들(I) 및 (II)에 도시된 바와 같이, 계단 구조(202)는 각각의 계단(예를 들어, 202-1 및 202-2)의 상단 표면 상의 희생 층(206)을 노출시키기 위해 수직으로 에칭된다. 단계(III)에서, 희생 필름(210)이 적어도 계단들(예를 들어, 202-2 및 202-2)의 상단 표면들을 덮고, 각각의 계단의 상단 표면 상의 희생 재료의 총 두께, 예를 들어, 희생 층(206)의 두께와 희생 필름(210)의 두께의 합을 원하는 값/범위로 증가시키도록 퇴적된다. 희생 필름(210)은 ALD에 의해 형성될 수 있으며, 예를 들어 실리콘 질화물을 포함할 수 있다. 단계(III)에서, 계단들(예를 들어, 202-1 및 202-2)의 측면 표면들(208) 상의 희생 필름(210)의 임의의 부분들을 제거하기 위해, 리세스 에칭이 수행된다. 리세스 에칭은 또한 각각의 계단(예를 들어, 202-1 및 202-2)의 상단 표면 상의 희생 재료의 일부를 제거할 수 있어, 상단 표면 상의 희생 재료의 최종 두께가 게이트-대체 공정을 위해 바람직하다. 계단들(예를 들어, 202-1 및 202-2)의 상단 표면들 상에 후속하여 형성된 전도체 층들은 또한 접점들의 후속 형성을 위한 에칭 정지 층으로서 기능하기에 충분한 두께들을 가질 수 있다.
그러나, 단계(IV)에 도시된 바와 같이, 리세스 에칭은, 측면 표면들(208) 상의 희생 필름(210)의 부분들의 제거에 더하여, 계단들(예를 들어, 202-1 및 202-2)의 측면 표면들(208) 상에 노출된 각각의 희생 층(206)의 부분을 바람직하지 않게 제거할 수 있다. 희생 층들(206)은 이어서 x-축을 따라 감소된 길이들/폭들을 가져, 게이트-대체 공정에 의해 형성된, 메모리 스택의 전도체 층들이 x-축을 따라 감소된 길이들/폭들을 갖게 한다. 부분은 x-축을 따라 약 20 nm 내지 약 50 nm, 예를 들어 대략 30 nm일 수 있다. 후속 동작들에서, 희생 층들(206)이 전도체 층들로 대체된 후에, 희생 층들(206)의 부분들의 제거에 의해 야기되는, 절연 구조로 채워진 측방향 거리/공간이 약 20 nm 내지 약 50 nm, 예를 들어, 대략 30 nm이도록, 희생 층들(206)의 제거에 의해 형성된 공간을 채우기 위해 절연 구조가 형성된다. 전도체 층들의 저항은 바람직하지 않게 증가될 수 있다.
본 개시내용의 실시예들은, 기판, 계단 구조를 갖는 메모리 스택, 복수의 메모리 스트링들, 및 메모리 스택이 위치되는 절연 구조를 포함하는 3D 메모리 디바이스에서의 계단들의 구조 및 제조 방법을 제공한다. 3D 메모리 디바이스의 전체 구조는 3D 메모리 디바이스(100)와 유사할 수 있다. 메모리 스택/계단 구조는, 계단(104)과 유사하게, z-축을 따라 적층되는 복수의 계단들을 포함할 수 있다. 그러나, 본 개시내용에서 계단들을 형성하는 구조 및 제조 방법은 기존 기술의 것들과 상이할 수 있고 도 3a 내지 도 3c에서 상세히 설명된다. 본 개시내용에서, 3D 메모리 디바이스에서 복수의 계단들, 예를 들어 모든 계단들의 제조 및 구조들을 나타내기 위해 2개의 연속적인 계단들이 예시되어 있다. 예시의 단순화를 위해, 본 개시내용의 실시예들은 계단들의 형성, 예를 들어, 전도체 층들의 길이들/폭들을 감소시키지 않고 접점들과 접촉하는 전도체 층들을 두껍게 하는 것을 강조하고, 다른 부분들은 도 3a 내지 도 3c의 설명으로부터 생략된다.
도 3a 내지 도 3c는, 일부 실시예들에 따라, 메모리 스택에 복수의 계단들을 형성하는 예시적인 제조 방법(300)을 예시한다. 도 3b는 도 3a의 계속이고, 도 3c는 도 3b의 계속이다. 메모리 스택에서, x-축을 따른 전도체 층들의 길이들/폭들이 유지된다(또는 희생 층들의 길이들/폭은 제조 공정에 의해 영향을 받지 않는다). 도 4는 일부 실시예들에 따른 방법(300)의 흐름도(400)를 예시한다. 방법(300)에 도시된 동작들은 전체를 설명하는 것이 아니며, 예시된 동작들 중 임의의 동작 이전에, 이후에, 또는 이들 사이에서 다른 동작들도 역시 수행될 수 있다는 것을 이해해야 한다. 또한, 동작들 중 일부는 동시에, 또는 도 3 및 도 4에 도시된 것과 상이한 순서로 수행될 수 있다.
도 4를 참조하면, 방법(300)은 복수의 계단들을 갖는 스택 구조가 형성되는 동작(402)에서 시작하고, 각각의 계단은 각각의 상단 표면 상의 유전체 층 및 각각의 측면 표면 상의 하나 이상의 희생 층을 노출시킨다. 도 3a는 대응하는 구조를 예시한다.
도 3a의 단계(I)에 도시된 바와 같이, 복수의 계단들(예를 들어, 302-1 및 302-2)을 갖는 계단 구조(302)가 기판(도시되지 않음) 상에 형성될 수 있다. 계단 구조(302)는 수직 방향을 따라 교번적으로 적층된 복수의 유전체 층들(304) 및 복수의 희생 층들(306)을 포함할 수 있다. 각각의 희생 층(306) 및 하위 유전체 층(304)은 희생/유전체 쌍을 형성할 수 있다. 일부 실시예들에서, 각각의 계단(예를 들어, 302-1 및 302-2)은 하나 이상의 희생/유전체 쌍들을 포함한다. 즉, 각각의 계단은 수직 방향을 따라 교번적으로 배열된 하나 이상의 희생 층(306) 및 하나 이상의 유전체 층(304)을 포함할 수 있다. 일부 실시예들에서, 각각의 계단은 하나보다 많은 희생/유전체 쌍을 포함한다. 희생 층들(306) 및 유전체 층들(304)은 상이한 재료들을 포함할 수 있고, 따라서, 예를 들어, 게이트-대체 공정에서 선택적으로 에칭될 수 있다.
계단 구조(302)는, 에칭 마스크, 예를 들어, 각각의 스택 구조 위의 패터닝된 PR 층을 사용하여 복수의 인터리빙된 초기 유전체 층들 및 초기 희생 층들을 갖는 스택 구조를 반복적으로 에칭함으로써 형성될 수 있다. 각각의 초기 희생 층과 하위 초기 유전체 층은 유전체 쌍이라 지칭될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 쌍들은 하나의 레벨/계단을 형성할 수 있다. 계단 구조(302)의 형성 동안, PR 층은 트리밍되고(예를 들어, 재료 스택의 경계로부터, 종종 모든 방향들로부터 증분적으로 그리고 내측으로 에칭됨), 스택 구조의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용된다. 트리밍된 PR의 양은 계단들의 치수들에 직접적으로 관련될 수 있다(예를 들어, 결정요인일 수 있다). PR 층의 트리밍은 적절한 에칭, 예를 들어 습식 에칭과 같은 등방성 에칭 공정을 사용하여 획득될 수 있다. 하나 이상의 PR 층은 계단 구조(302)의 형성을 위해 연속적으로 형성되고 트리밍될 수 있다. 각각의 유전체 쌍은, PR 층의 트리밍 후에, 초기 희생 층 및 하위 초기 유전체 층 모두의 일부를 제거하기 위해 적절한 에칭제들을 사용하여 에칭될 수 있다. 에칭된 초기 희생 층들 및 초기 유전체 층들은 각각 스택 구조에서 계단들을 형성하는 희생 층들(306) 및 유전체 층들(304)을 형성할 수 있다. 이어서, PR 층(들)이 제거될 수 있다.
단계(I)에 도시된 바와 같이, 각각의 계단(예를 들어, 302-1 및 302-2)의 상단 표면 상의 유전체 층(304)을 노출시키기 위해 계단 구조(302)가 에칭된다. 각각의 계단은 각각의 계단에서 하나 이상의 희생 층(306)을 노출시키는 측면 표면(308)을 포함할 수 있다. 일부 실시예들에서, 측면 표면(308)은 또한 각각의 계단의 상단 표면 상의 유전체 층(304)을 비롯한, 하나 이상의 유전체 층(304)을 노출시킨다.
도 4를 다시 참조하면, 계단 구조의 형성 후에, 방법(300)은 절연 층이 적어도 각각의 계단의 측면 표면을 덮도록 형성되는 동작(404)으로 진행한다. 도 3a는 대응하는 구조를 예시한다.
도 3a의 단계(II)에 도시된 바와 같이, 절연 층(312)은 계단 구조(302)의 계단들(예를 들어, 302-1 및 302-2)의 적어도 측면 표면들(308)을 덮도록 형성될 수 있다. 절연 층(312)은 계단들(예를 들어, 302-1 및 302-2)의 측면 표면들(308) 상의 적어도 노출된 희생 층들(306)을 덮을 수 있다. 일부 실시예들에서, 절연 층(312)은 또한 계단들(예를 들어, 302-1 및 302-2)의 상단 표면을, 예를 들어, 부분적으로 또는 전체적으로 덮고, 상단 표면들 상의 유전체 층들(304)과 접촉한다. 설명의 용의성을 위해, 절연 층(312)은 각각의 계단(예를 들어, 302-1/302-2)의 상단 표면 상에 각각 퇴적된 복수의 제1 부분들(312-1), 및 각각의 계단(예를 들어, 302-1/302-2)의 측면 표면 상에 각각 퇴적된 복수의 제2 부분들(312-2)을 포함할 수 있다. 절연 층(312)은 ALD와 같은 적절한 퇴적 공정을 사용하여 형성될 수 있고, ALD를 사용하여 형성될 수 있는 유전체 재료를 포함할 수 있다. 절연 층(312)은 유전체 층들(304)과 동일한 재료(들)를 포함하거나 유전체 층들(304)과 상이한 재료들을 포함할 수 있다. 절연 층(312)은 유전체 층(304)의 재료들과 동일하거나 상이한 재료들을 포함할 수 있다. 일부 실시예들에서, 절연 층(312)은 희생 필름(310)의 재료(들)와 상이한 유전체 재료를 포함하여, 희생 필름(310)의 에칭은 희생 필름(310)과 동일한 재료(들)를 갖는 희생 층(306)의 에치백을 방지하기 위해 절연 층(312)에 의해 차단될 수 있다(후속 단계들에서 예시됨). 예를 들어, 절연 층(312)의 유전체 재료는 희생 필름(310)을 에칭하는 동안 절연 층(312)의 제거를 방지하기 위해 희생 필름(310)의 재료(들)와 비교하여 충분히 높은 에칭 선택도를 가질 수 있다. 일부 실시예들에서, 절연 층(312)은 실리콘 산화물 및/또는 하이-k 유전체 재료, 예컨대 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 및/또는 탄탈륨 산화물(Ta2O5)을 포함한다. 일부 실시예들에서, 절연 층(312)은 실리콘 산화물을 포함한다. 절연 층(312)은 희생 층들(306)이 후속 동작들에서 에칭되는 것을 방지하기에 충분히 두꺼울 수 있다. 일부 실시예들에서, 화학 기상 증착(CVD) 및/또는 물리 기상 증착(PVD)과 같은 다른 적절한 퇴적 방법들이 또한 절연 층(312)을 형성하는 데 사용된다.
도 4를 다시 참조하면, 절연 층의 형성 이후, 방법(300)은 동작(406)으로 진행하고, 여기서, 절연 층의 제1 부분들 및 계단들의 상단 표면들 상의 유전체 층들이 제거되어 (i) 계단들의 측면 표면들 상의 절연 층의 제2 부분들을 유지하고, (ii) 계단들의 상단 표면들 상의 희생 층들을 노출시킨다. 도 3b는 대응하는 구조를 예시한다.
도 3b의 단계(III)에 도시된 바와 같이, 절연 층(312)의 제1 부분들(312-1) 및 각각의 계단(예를 들어, 302-1 및 302-2)의 상단 표면 상의 유전체 층들(304)이 제거될 수 있다. 절연 층(312)의 제2 부분(312-2)은 계단의 측면 표면들(308) 상에 유지될 수 있다. 각각의 계단(예를 들어, 302-1 및 302-2)의 상단 표면 상에서 희생 층(306)(예를 들어, 제거되는 각각의 유전체 층(304) 아래에 있음)이 노출될 수 있다. x-축을 따른 절연 층(312)의 제2 부분(312-2)의 두께(D)는, 약 0.1 nm 내지 약 20 nm, 예컨대 0.1 nm 내지 20 nm 범위에 있을 수 있다. 일부 실시예들에서, 제2 부분(312-2)의 두께는 약 1 nm 내지 약 10 nm, 예컨대 1 nm 내지 10 nm의 범위(예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 6.5 nm, 7 nm, 7.5 nm, 8 nm, 8.5 nm, 9 nm, 9.5 nm, 10 nm, 이들 값들 중 임의의 값에 의해 하단이 경계 설정된 임의의 범위, 또는 이들 값들 중 임의의 2개에 의해 정의된 임의의 범위)이다. 일부 실시예들에서, 절연 층(312)의 제2 부분(312-2)의 두께(D)는 도 2b의 단계(IV)에서 에치백되는 희생 층들(206)의 부분의 두께보다 작다. 이방성 에칭 공정, 예를 들어, 건식 에칭이 채용되어 절연 층(312)의 제1 부분들(312-1) 및 유전체 층들(304)을 제거한다. 임의로, 등방성 에칭 공정, 예를 들어, 습식 에칭은 제2 부분(312-2)의 두께를 원하는 범위에 있도록 트리밍하기 위해 채용될 수 있다.
다시 도 4를 참조하면, 절연 층의 제2 부분들 및 유전체 층들의 제거 후에, 방법(300)은 동작(408)으로 진행하고, 여기서 희생 필름이 적어도 각각의 계단의 상단 표면을 덮도록 형성된다. 도 3b는 대응하는 구조를 예시한다.
도 3b의 단계(IV)에 도시된 바와 같이, 희생 필름(310)이 적어도 각각의 계단(예를 들어, 302-1 및 302-2)의 상단 표면을 덮도록 형성될 수 있다. 희생 필름(310)은 계단들(예를 들어, 302-1 및 302-2)의 상단 표면들 상의 희생 층들(306)과 접촉할 수 있다. 일부 실시예들에서, 희생 필름(310)은 또한 계단들(예를 들어, 302-1 및 302-2)의 측면 표면들(308)을, 예를 들어 부분적으로 또는 완전히 덮는다. 희생 필름(310)은 희생 층들(306)의 재료(들)와 동일한 재료를 포함할 수 있고, 충분히 두꺼운 전도체 층이 각각의 계단의 상단 표면 상에 후속하여 형성될 수 있게 하는 바람직한 두께를 가질 수 있다. 일부 실시예들에서, 희생 필름(310)은 ALD와 같은 적절한 퇴적 공정을 사용하여 퇴적된다. 일부 실시예들에서, 희생 필름(310)을 형성하기 위해 CVD 및/또는 PVD와 같은 다른 적절한 퇴적 방법들이 또한 사용된다.
도 4를 다시 참조하면, 희생 필름의 형성 후에, 방법(300)은 동작(410)으로 진행하고, 여기서 계단들의 측면 표면들 상의 희생 필름의 제1 부분들이 제거되어 (i) 계단들의 상단 표면들 상의 희생 필름의 제2 부분들을 유지하고, (ii) 계단들의 측면 표면들 상의 절연 층의 제2 부분들을 노출시킨다. 도 3c는 대응하는 구조를 예시한다.
도 3c의 단계(V)에 도시된 바와 같이, 계단들(예를 들어, 302-1 및 302-2)의 측면 표면들(308) 상의 희생 필름(310)의 제1 부분들이 제거될 수 있고, 절연 층(312)의 제2 부분들(312-2)이 노출될 수 있다. 희생 필름(310)의 제1 부분들을 제거하기 위해 등방성 에칭 공정, 예를 들어 습식 에칭이 수행될 수 있다. 계단들(예를 들어, 302-1 및 302-2)의 상단 표면들 상의 희생 필름(310)의 나머지 부분들은 희생 필름(310)의 제2 부분들(310-2)을 형성할 수 있다. 희생 필름(310)의 각각의 제2 부분(310-2)은 각각의 계단의 상단 표면 상의 각각의 희생 층(306)과 접촉할 수 있다.
단계(V)에 도시된 바와 같이, 제2 부분(310-2)은 각각의 계단(예를 들어, 302-1 및 302-2)의 상단 표면 상의 각각의 희생 층(306) 위에 있고 그와 접촉할 수 있다. 계단 구조(302)의 반대쪽을 향하는 제2 부분(310-2)의 단부는, 절연 층(312)의 제2 부분(312-2)의 두께에 의해 결정된 거리만큼 x-축을 따라 희생 층(306)을 초과할 수 있다. 일부 실시예들에서, 하나의 계단(예를 들어, 302-2)에서의 희생 필름(310)의 제2 부분(310-2)의 상단 표면은 그 바로 위의 계단(예를 들어, 302-1)의 하단 표면보다 높다. 일부 실시예들에서, 각각의 계단(예를 들어, 302-1 또는 302-2)의 하단 표면은 계단의 하단에 있는 유전체 층(304)의 하단 표면이다.
희생 필름(310)의 제2 부분들(310-2)이 형성된 후에, 방법(300)은 동작(412)으로 진행하고, 여기서 희생 층들 및 희생 필름의 제2 부분들은 복수의 전도체 층들로 대체된다. 도 3c는 대응하는 구조를 예시한다.
도 3c의 단계(VI)에 도시된 바와 같이, 희생 층들(306) 및 희생 필름(310)의 제2 부분들(310-2)은 게이트-대체 공정에서 복수의 전도체 층들(320)로 대체될 수 있다. 각각의 계단(예를 들어, 302-1 및 302-2)에서, 상단 표면 상의 전도체 층(320)은 상단 부분(320-1) 및 하단 부분(320-2)을 포함한다. 상단 부분(320-1)은 희생 필름의 제2 부분(310-2)을 전도체 재료로 대체함으로써 형성될 수 있고, 하단 부분(320-2)은 희생 층(306)을 전도체 재료로 대체함으로써 형성될 수 있다. 전도체 층(320)의 상단 부분(320-1)은 희생 필름(310)의 각각의 제2 부분(310-2)의 형상과 유사한 형상을 가질 수 있다. 일부 실시예들에서, 계단 구조(302)의 반대쪽을 향하는 상단 부분(320-1)의 단부는 절연 층(312)의 제2 부분(312-2)의 두께에 의해 결정된 거리만큼 x-축을 따라 하단 부분(320-2)을 초과할 수 있다. 전도체 층(320)의 상단 부분(320-1)은 계단 구조(302)에 의해 노출될 수 있고(예를 들어, 각각의 계단 바로 위의 계단에 의해 덮이지 않음), 각각의 계단의 측면 표면을 덮을 수 있는, 예를 들어, 상단 표면 상의 전도체 층들(320)의 하단 부분(320-2) 및 각각의 계단에서의 임의의 다른 전도체 층들(320)을 덮을 수 있는 절연 층(312)의 각각의 제2 부분(312-2)을 덮을 수 있다. 전도체 층들(320)은 계단 구조(302)에서 연장되는 메모리 스트링들(도 3에서 생략된 구조 및 제조 공정)과 교차하고 메모리 셀들의 어레이를 형성할 수 있다. 계단 구조(302)는 메모리 스택을 형성할 수 있다.
일부 실시예들에서, 계단 구조(302)에 복수의 측방향 리세스들을 형성하기 위해 등방성 에칭 공정, 예를 들어, 습식 에칭을 사용하여 희생 필름(310)의 제2 부분들(310-2) 및 희생 층들(306)을 제거함으로써 전도체 층들(320)이 형성될 수 있다. 전도체 재료, 예를 들어, W, Co, Al, Cu, 도핑된 실리콘, 및/또는 실리사이드들은 측방향 리세스들을 채우기 위하여 퇴적되어, 전도체 층들(320)을 형성할 수 있다. 전도체 재료는 CVD, PVD, ALD, 또는 이들의 조합과 같은 임의의 적절한 퇴적 방법을 사용하여 퇴적될 수 있다.
일부 실시예들에서, 전도체 층들(320)의 형성 후에, 절연 구조(318)가 계단 구조(302)를 둘러싸도록 형성되어 계단 구조(302)가 절연 구조(318) 내에 있다. 절연 구조(318)는 계단들의 측면 표면들(308)(또는 절연 층(312)의 제2 부분들(312-2)) 및 계단들의 상단 표면들과 접촉할 수 있다. 절연 구조(318)는 실리콘 산화물과 같은 임의의 적절한 절연 재료(들)를 포함할 수 있고, CVD, PVD, 및/또는 ALD와 같은 임의의 적절한 퇴적 공정(들)에 의해 형성될 수 있다. 접점을 형성하기 위한 개구는 절연 구조(318)에서 연장되고 각각의 계단(예를 들어, 302-1 및 302-1)의 상단 표면을 노출시키도록 형성될 수 있다. 일부 실시예들에서, 상단 부분(320-1) 및 하단 부분(320-2)의 총 두께는 각각의 개구의 형성을 위한(예를 들어, 각각의 접점을 형성하기 위한) 에칭 정지 층으로서 기능하기에 충분하다. 즉, 각각의 계단의 상단 표면에서 전도체 층(320)의 상단 부분(320-1)의 일부는 개구에 의해 노출될 수 있다. 적절한 전도성 재료, 예를 들어, W, Co, Al, Cu, 도핑된 실리콘, 및/또는 실리사이드가 퇴적되어 개구를 채우고 접점(314)을 형성할 수 있다. 전도성 재료는 CVD, PVD, ALD, 또는 이들의 조합과 같은 임의의 적절한 퇴적 방법을 사용하여 퇴적될 수 있다. 임의로, 임의의 과잉 절연 재료(들) 및/또는 전도성 재료(들)를 제거하기 위해, 화학 기계적 평탄화 및/또는 습식 에칭과 같은, 평탄화 공정이 절연 구조(318)의 상단 표면에 대해 수행될 수 있다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스는 복수의 계단을 갖는 메모리 스택을 포함한다. 각각의 계단은 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 포함할 수 있다. 계단들 각각은 계단의 상단 표면 상에 전도체 층들 중 하나를 포함하고, 전도체 층들 중 하나는 (i) 유전체 층들 중 하나와 접촉하는 하단 부분, 및(ii) 메모리 스택에 의해 노출되고 하단 부분과 접촉하는 상단 부분을 갖는다. 상단 부분의 측방향 치수는 하단 부분의 측방향 치수보다 작을 수 있다. 메모리 스택의 반대쪽을 향할 수 있는 상단 부분의 단부는 일정 거리만큼 하단 부분을 측방향으로 초과한다.
일부 실시예들에서, 3D 메모리 디바이스는 상단 부분에 의해 덮이고 거리를 측방향으로 채우는 절연 부분을 더 포함한다. 절연 부분은 (i) 하단 부분 및 계단의 측면 표면 상의 하나 이상의 전도체 층의 나머지를 덮을 수 있고, (ii) 각각의 계단 바로 아래의 또 다른 계단의 상단 부분과 접촉할 수 있다.
일부 실시예들에서, 상단 부분의 상단 표면은 각각의 계단 바로 위의 제3 계단의 하단 표면보다 높다.
일부 실시예들에서, 거리는 약 0.1 nm 내지 약 20 nm의 범위에 있다.
일부 실시예들에서, 거리는 약 1 nm 내지 약 10 nm의 범위에 있다.
일부 실시예들에서, 절연 부분은 실리콘 산화물 또는 하이-k 유전체 중 적어도 하나를 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 메모리 스택이 위치되는 절연 구조, 및 절연 구조에서 연장되고 전도체 층들의 각각의 전도체 층의 상단 부분과 접촉하는 접점을 더 포함한다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스는 복수의 계단을 갖는 메모리 스택을 포함한다. 각각의 계단은 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 포함할 수 있다. 계단들 각각은 계단의 상단 표면 상에 전도체 층들 중 하나를 포함할 수 있다. 전도체 층들 중 하나는 (i) 유전체 층들 중 하나와 접촉하는 하단 부분, 및 (ii) 메모리 스택에 의해 노출되고 하단 부분과 접촉하는 상단 부분을 포함할 수 있다. 메모리 스택의 반대쪽을 향할 수 있는 상단 부분의 단부는 약 0.1 nm 내지 약 20 nm 범위의 거리만큼 하단 부분을 측방향으로 초과한다.
일부 실시예들에서, 거리는 약 1 nm 내지 약 10 nm의 범위에 있다.
일부 실시예들에서, 3D 메모리 디바이스는 상단 부분에 의해 덮이고 거리를 측방향으로 채우는 절연 부분을 더 포함한다. 절연 부분은 (i) 하단 부분 및 계단의 측면 표면 상의 하나 이상의 전도체 층의 나머지를 덮을 수 있고, (ii) 각각의 계단 바로 아래의 또 다른 계단의 상단 부분과 접촉할 수 있다.
일부 실시예들에서, 상단 부분의 측방향 치수는 하단 부분의 측방향 치수보다 작다.
일부 실시예들에서, 절연 부분은 실리콘 산화물 또는 하이-k 유전체 중 적어도 하나를 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 메모리 스택이 위치되는 절연 구조, 및 절연 구조에서 연장되고 전도체 층들의 각각의 전도체 층의 상단 부분과 접촉하는 접점을 더 포함한다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 먼저, 인터리빙된 복수의 희생 층들과 복수의 유전체 층들을 갖도록 유전체 스택이 형성될 수 있다. 유전체 스택에 계단이 형성될 수 있다. 계단은 복수의 희생 층들 중 하나 이상의 희생 층 및 복수의 유전체 층들 중 하나 이상의 유전체 층을 포함할 수 있다. 계단은 상단 표면 상의 희생 층들 및 측면 표면 상의 하나 이상의 희생 층 중 하나를 노출시킬 수 있다. 절연 부분은 하나 이상의 희생 층을 덮기 위해 계단의 측면 표면을 덮도록 형성될 수 있다. 희생 부분은 계단의 상단 표면을 덮도록 형성될 수 있고, 희생 부분은 희생 층들 중 하나와 접촉한다. 하나 이상의 희생 층 및 희생 부분은 하나 이상의 전도체 층으로 대체될 수 있다.
일부 실시예들에서, 절연 부분을 형성하는 단계는 상단 표면 상의 유전체 층들 중 하나를 노출시키기 위해 계단을 형성하는 단계, 계단의 상단 및 측면 표면들을 덮기 위해 절연 층을 형성하는 단계, 및 희생 층들 중 하나를 노출시키기 위해 계단의 상단 표면 및 유전체 층들 중 하나 상의 절연 층의 일부를 제거하는 단계를 포함한다. 계단의 측면 표면 상의 절연 층의 나머지 부분은 절연 부분을 형성할 수 있다.
일부 실시예들에서, 절연 층을 형성하는 단계는 ALD를 수행하는 단계를 포함한다.
일부 실시예들에서, 절연 층의 일부를 제거하는 단계는 이방성 에칭 공정을 수행하는 단계를 포함한다.
일부 실시예들에서, 절연 층을 형성하는 단계는 실리콘 산화물 또는 하이-k 유전체 중 적어도 하나의 층을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 희생 부분을 형성하는 단계는 계단의 상단 표면 상의 희생 층들 중 적어도 하나를 덮도록 희생 필름을 형성하는 단계, 및 절연 부분을 노출시키도록 계단의 측면 표면 상의 희생 필름의 부분을 제거하는 단계를 포함한다. 계단의 상단 표면 상의 희생 필름의 나머지 부분은 희생 부분을 형성할 수 있다.
일부 실시예들에서, 절연 층을 형성하는 단계는 희생 필름의 재료와 상이한 유전체 재료의 층을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 희생 필름의 부분을 제거하는 단계는 등방성 에칭 공정을 수행하는 단계를 포함한다.
일부 실시예들에서, 희생 필름을 형성하는 단계는 복수의 희생 층들의 재료와 동일한 희생 재료의 필름을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 하나 이상의 희생 층 및 희생 부분을 하나 이상의 전도체 층으로 대체하는 단계는 하나 이상의 측방향 리세스를 형성하기 위해 하나 이상의 희생 층 및 희생 부분을 제거하는 단계, 및 측방향 리세스들을 채우고 하나 이상의 전도체 층을 형성하기 위해 전도체 재료를 퇴적시키는 단계를 포함한다.
일부 실시예들에서, 이 방법은 유전체 스택이 절연 구조 내에 있도록 유전체 스택을 둘러싸는 절연 구조를 형성하는 단계, 및 절연 스택에서 연장되고 계단의 상단 표면 상의 전도체 층과 접촉하는 접점을 형성하는 단계를 더 포함한다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 내의 지식을 적용함으로써, 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이, 그러한 특정 실시예들을 다양한 응용들에 대해 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 교시 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예를 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (24)

  1. 3차원(3D) 메모리 디바이스로서, 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 각각 포함하는 복수의 계단들을 포함하는 메모리 스택을 포함하고,
    상기 계단들 각각은 상기 계단의 상단 표면 상에 상기 전도체 층들 중 하나를 포함하고, 상기 전도체 층들 중 하나는 (i) 상기 유전체 층들 중 하나와 접촉하는 하단 부분, 및 (ii) 상기 메모리 스택에 의해 노출되고 상기 하단 부분과 접촉하는 상단 부분을 포함하며;
    상기 상단 부분의 측방향 치수가 상기 하단 부분의 측방향 치수보다 작고;
    상기 메모리 스택의 반대쪽을 향하는 상기 상단 부분의 단부가 일정 거리만큼 상기 하단 부분을 측방향으로 초과하는, 3D 메모리 디바이스.
  2. 제1항에 있어서, 상기 상단 부분에 의해 덮이고 상기 거리를 측방향으로 채우는 절연 부분을 더 포함하며, 상기 절연 부분은 (i) 상기 하단 부분 및 상기 계단의 측면 표면 상의 상기 하나 이상의 전도체 층의 나머지를 덮고, (ii) 상기 각각의 계단 바로 아래의 또 다른 계단의 상단 부분과 접촉하는, 3D 메모리 디바이스.
  3. 제2항에 있어서, 상기 상단 부분의 상단 표면이 상기 각각의 계단 바로 위의 제3 계단의 하단 표면보다 높은, 3D 메모리 디바이스.
  4. 제2항에 있어서, 상기 거리는 약 0.1 nm 내지 약 20 nm의 범위에 있는, 3D 메모리 디바이스.
  5. 제4항에 있어서, 상기 거리는 약 1 nm 내지 약 10 nm의 범위에 있는, 3D 메모리 디바이스.
  6. 제2항에 있어서, 상기 절연 부분은 실리콘 산화물 또는 높은 유전 상수(하이-k) 유전체 중 적어도 하나를 포함하는, 3D 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 메모리 스택이 위치되는 절연 구조; 및
    상기 절연 구조에서 연장되고 상기 전도체 층들의 각각의 전도체 층의 상기 상단 부분과 접촉하는 접점을 더 포함하는, 3D 메모리 디바이스.
  8. 3차원(3D) 메모리 디바이스로서, 인터리빙된 하나 이상의 전도체 층 및 하나 이상의 유전체 층을 각각 포함하는 복수의 계단들을 포함하는 메모리 스택을 포함하고,
    상기 계단들 각각은 상기 계단의 상단 표면 상에 상기 전도체 층들 중 하나를 포함하고, 상기 전도체 층들 중 하나는 (i) 상기 유전체 층들 중 하나와 접촉하는 하단 부분, 및 (ii) 상기 메모리 스택에 의해 노출되고 상기 하단 부분과 접촉하는 상단 부분을 포함하며;
    상기 메모리 스택의 반대쪽을 향하는 상기 상단 부분의 단부가 약 0.1 nm 내지 약 20 nm 범위의 거리만큼 상기 하단 부분을 측방향으로 초과하는, 3D 메모리 디바이스.
  9. 제8항에 있어서, 상기 거리는 약 1 nm 내지 약 10 nm의 범위에 있는, 3D 메모리 디바이스.
  10. 제8항 또는 제9항에 있어서, 상기 상단 부분에 의해 덮이고 상기 거리를 측방향으로 채우는 절연 부분을 더 포함하며, 상기 절연 부분은 (i) 상기 하단 부분 및 상기 계단의 측면 표면 상의 상기 하나 이상의 전도체 층의 나머지를 덮고, (ii) 상기 각각의 계단 바로 아래의 또 다른 계단의 상단 부분과 접촉하는, 3D 메모리 디바이스.
  11. 제8항에 있어서, 상기 상단 부분의 측방향 치수가 상기 하단 부분의 측방향 치수보다 작은, 3D 메모리 디바이스.
  12. 제8항에 있어서, 절연 부분은 실리콘 산화물 또는 높은 유전 상수(하이-k) 유전체 중 적어도 하나를 포함하는, 3D 메모리 디바이스.
  13. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 스택이 위치되는 절연 구조; 및
    상기 절연 구조에서 연장되고 상기 전도체 층들의 각각의 전도체 층의 상기 상단 부분과 접촉하는 접점을 더 포함하는, 3D 메모리 디바이스.
  14. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    인터리빙된 복수의 희생 층들 및 복수의 유전체 층들을 포함하는 유전체 스택을 형성하는 단계;
    상기 유전체 스택에 계단을 형성하는 단계이며, 상기 계단은 상기 복수의 희생 층들 중 하나 이상의 희생 층 및 상기 복수의 유전체 층들 중 하나 이상의 유전체 층을 포함하고, 상기 계단은 상단 표면 상의 상기 희생 층들 및 측면 표면 상의 하나 이상의 희생 층 중 하나를 노출시키는, 단계;
    상기 하나 이상의 희생 층을 덮기 위해 상기 계단의 상기 측면 표면을 덮는 절연 부분을 형성하는 단계;
    상기 계단의 상기 상단 표면을 덮는 희생 부분을 형성하는 단계이며, 상기 희생 부분은 상기 희생 층들 중 하나와 접촉하는, 단계; 및
    상기 하나 이상의 희생 층 및 상기 희생 부분을 하나 이상의 전도체 층으로 대체하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 절연 부분을 형성하는 단계는,
    상기 계단을 형성하여 상기 상단 표면 상의 상기 유전체 층들 중 하나를 노출시키는 단계;
    상기 계단의 상기 상단 및 측면 표면들을 덮도록 절연 층을 형성하는 단계; 및
    상기 계단의 상기 상단 표면 및 상기 유전체 층들 중 하나 상의 상기 절연 층의 일부를 제거하여 상기 희생 층들 중 하나를 노출시키는 단계를 포함하고, 상기 계단의 상기 측면 표면 상의 상기 절연 층의 나머지 부분이 상기 절연 부분을 형성하는, 방법.
  16. 제15항에 있어서, 상기 절연 층을 형성하는 단계는 원자층 증착(ALD)을 수행하는 단계를 포함하는, 방법.
  17. 제15항 또는 제16항에 있어서, 상기 절연 층의 일부를 제거하는 단계는 이방성 에칭 공정을 수행하는 단계를 포함하는, 방법.
  18. 제16항에 있어서, 상기 절연 층을 형성하는 단계는 실리콘 산화물 또는 높은 유전 상수(하이-k) 유전체 중 적어도 하나의 층을 퇴적하는 단계를 포함하는, 방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서, 상기 희생 부분을 형성하는 단계는,
    상기 계단의 상기 상단 표면 상의 상기 희생 층들 중 적어도 하나를 덮도록 희생 필름을 형성하는 단계; 및
    상기 절연 부분을 노출시키기 위해 상기 계단의 상기 측면 표면 상의 상기 희생 필름의 부분을 제거하는 단계를 포함하고, 상기 계단의 상기 상단 표면 상의 상기 희생 필름의 나머지 부분은 상기 희생 부분을 형성하는, 방법.
  20. 제19항에 있어서, 상기 절연 층을 형성하는 단계는 상기 희생 필름의 재료와 상이한 유전체 재료의 층을 퇴적하는 단계를 포함하는, 방법.
  21. 제19항에 있어서, 상기 희생 필름의 부분을 제거하는 단계는 등방성 에칭 공정을 수행하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 희생 필름을 형성하는 단계는 상기 복수의 희생 층들의 재료와 동일한 희생 재료의 필름을 퇴적하는 단계를 포함하는, 방법.
  23. 제14항 내지 제22항 중 어느 한 항에 있어서, 상기 하나 이상의 희생 층 및 상기 희생 부분을 하나 이상의 전도체 층으로 대체하는 단계는,
    상기 하나 이상의 희생 층 및 상기 희생 부분을 제거하여 하나 이상의 측방향 리세스를 형성하는 단계; 및
    전도체 재료를 퇴적시켜 상기 측방향 리세스들을 채우고 상기 하나 이상의 전도체 층을 형성하는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 유전체 스택이 절연 구조 내에 있도록 상기 유전체 스택을 둘러싸는 절연 구조를 형성하는 단계; 및
    절연 스택에서 연장되고 상기 계단의 상기 상단 표면 상의 전도체 층과 접촉하는 접점을 형성하는 단계를 더 포함하는, 방법.
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