KR102536261B1 - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 기판 상에 적층된 제 1 및 제 2 적층체들을 포함하는 적층 구조체를 포함하되, 상기 제 1 및 제 2 적층체들 각각은 제 1 전극 및 상기 제 1 전극 상의 제 2 전극을 포함하고, 상기 제 2 적층체의 상기 제 2 전극의 일측벽은 상기 제 1 적층체의 상기 제 2 전극의 일측벽으로부터 수평적으로 제 1 거리만큼 이격되고, 상기 제 1 및 제 2 적층체들 각각에서, 상기 제 2 전극의 일측벽과 상기 제 1 전극의 일측벽은 수평적으로 상기 제 1 거리의 1/2보다 작은 제 2 거리만큼 이격될 수 있다.

Description

3차원 반도체 장치{Three dimensional device}
본 발명은 3차원 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되며, 제 1 적층체 및 상기 제 1 적층체 상의 제 2 적층체를 포함하는 적층 구조체를 포함한다. 여기서, 상기 제 1 및 제 2 적층체들 각각은 제 1 전극 및 상기 제 1 전극 상의 제 2 전극을 포함하며, 상기 연결 영역에서, 상기 제 1 적층체의 상기 제 2 전극의 일즉벽과 제 2 적층체의 상기 제 2 전극의 일측벽은 수평적으로 제 1 거리만큼 서로 이격되되, 상기 제 1 및 제 2 적층체들 각각에서, 상기 제 2 전극의 상기 일측벽과 상기 제 1 전극의 일측벽은 수평적으로 상기 제 1 거리의 1/2보다 작은 제 2 거리만큼 이격될 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 적층체들의 상기 제 2 전극들에 각각 접속되는 콘택 플러그들을 더 포함한다.
실시예들에 따르면, 상기 콘택 플러그들은 상기 제 2 거리보다 큰 폭을 가질 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 전극들의 상기 일측벽들은 서로 인접하는 상기 콘택 플러그들 사이에 위치할 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 적층체들 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 3 전극을 더 포함하되, 상기 제 3 전극의 일측벽은 상기 제 1 및 제 2 전극들의 상기 일측벽들과 수평적으로 이격될 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 적층체들 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 3 전극을 더 포함하되, 상기 제 3 전극의 일측벽은 상기 제 1 전극의 일측벽 또는 상기 제 2 전극의 상기 일측벽에 정렬될 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 적층체들 각각에서, 상기 제 1 및 제 2 전극들의 상기 일측벽들은 각각의 상부면들에 대해 경사질 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 적층체들 각각은, 상기 연결 영역에 배치되는 패드부를 포함하되, 상기 제 1 및 제 2 적층체들의 상기 패드부들은 수직적으로 및 수평적으로 서로 이격되어 위치하고, 상기 적층 구조체는 상기 제 1 및 제 2 적층체들의 상기 패드부들에 의해 정의되는 제 1 계단식 구조의 측벽 프로파일을 가지며, 상기 제 1 및 제 2 적층체들 각각은 상기 제 1 및 제 2 전극들에 의해 정의되는 제 2 계단식 구조의 측벽 프로파일을 갖되, 상기 제 1 계단식 구조는 상기 기판의 상부면에 대해 90도보다 작은 제 1 경사각을 가지며, 상기 제 2 계단식 구조는 상기 기판의 상부면에 대해 상기 제 1 경사각보다 크고 90도보다 작은 제 2 경사각을 가질 수 있다.
실시예들에 따르면, 상기 3차원 반도체 장치는 상기 셀 어레이 영역에서 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들; 및 상기 적층 구조체와 상기 수직 구조체들 사이에 개재된 데이터 저장막을 더 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 연결 영역에서 패드부를 구비하며, 상기 기판 상에 수직적으로 적층된 복수 개의 적층체들로서, 상기 적층체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함한다. 여기서, 상기 적층체들의 상기 패드부들은 수평적으로 제 1 거리만큼 서로 이격되고, 상기 적층체들의 상기 패드부들 중 적어도 어느 하나에서, 최상층 전극의 일측벽은 최하층 전극의 일측벽으로부터 수평적으로 제 2 거리만큼 이격되어 위치하되, 상기 제 2 거리는 상기 제 1 거리의 1/2보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역에서 패드부를 구비하며, 상기 기판 상에 수직적으로 적층된 복수 개의 적층체들을 포함하는 적층 구조체; 및 상기 적층체들의 상기 패드부들에 각각 접속되는 콘택 플러그들을 포함한다. 여기서, 상기 적층체들의 상기 패드부들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하며, 상기 적층체들의 상기 패드부들 중 적어도 어느 하나에서, 상기 전극들의 일측벽들은 서로 인접하는 상기 콘택 플러그들 사이에서 수평적으로 서로 이격되어 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및 상기 기판 상에서 일 방향으로 연장되며, 상기 기판 상에 절연막을 개재하여 번갈아 수직적으로 적층되는 제 1 전극들 및 제 2 전극들을 포함하는 적층 구조체를 포함한다. 여기서, 상기 제 1 전극들 각각은 상기 연결 영역에서 그것의 상부에 위치하는 상기 제 2 전극에 의해 노출되는 제 1 단부를 가지며, 상기 제 2 전극들 각각은 상기 연결 영역에서, 그것의 상부에 위치하는 상기 제 1 전극에 의해 노출되는 제 2 단부를 갖되, 상기 제 1 전극의 상기 제 1 단부는 상기 일 방향에서 제 1 폭을 가지며, 상기 제 2 전극의 상기 제 2 단부는 상기 일 방향에서 제 2 폭을 갖되, 상기 제 1 폭은 상기 제 2 폭의 1/2보다 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수직적으로 적층된 전극들을 포함하는 적층 구조체의 높이가 증가함에 따라, 적층 구조체의 각 패드부를 구성하는 전극들의 개수가 증가할 수 있다. 이에 따라, 적층 구조체의 패드부들 간의 높이차가 증가되더라도, 각 패드부를 구성하는 전극들에 의해 각 패드부는 제 2 계단식 구조의 측벽 프로파일을 가지므로, 적층 구조체를 덮는 매립 절연막을 형성할 때, 적층 구조체의 패드부들 사이에 정의되는 단차 영역들을 채우는 것이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3 내지 도 7은 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 10은 도 9의 A 부분을 확대한 도면이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 13은 도 12의 A 부분을 확대한 도면이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 15는 도 14의 A 부분을 확대한 도면이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 17은 도 16의 A 부분을 확대한 도면이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 19는 도 18의 A 부분을 확대한 도면이다.
도 20 및 도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 22 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치의 적층 구조체 형성 방법을 설명하기 위한 도면들이다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 30은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 30의 I-I' 선을 따라 자른 단면이다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 33은 도 32를 참조하여 설명된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 단면도이다. 도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 A 부분을 확대한 도면이다.
도 1을 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 적층 구조체(ST)가 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 배치될 수 있으며, 일 방향으로 연장되어 연결 영역(CNR)에서 계단식 형태를 가질 수 있다. 즉, 연결 영역(CNR)에서 적층 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다.
보다 상세하게, 적층 구조체(ST; stack structure)는 기판(10) 상에 수직적으로 적층된 복수 개의 적층체들(STR; stacks)을 포함할 수 있으며, 각각의 적층체들(STR)은 수직적으로 적층된 복수 개의 전극들(EL1, EL2)과 전극들(EL1, EL2) 사이에 개재된 절연막들(ILD)을 포함할 수 있다. 전극들(EL1, EL2)은 도전성 물질(예를 들면, 도핑된 반도체 또는 금속)로 형성될 수 있다. 일 예에서, 각각의 적층체들(STR)은 제 1 전극(EL1) 및 제 1 전극(EL1) 상의 제 2 전극(EL2)을 포함할 수 있다.
실시예들에서, 각 적층체(STR)는 연결 영역(CNR)에서 패드부(PAD)를 가질 수 있으며, 일 예에서, 각 적층체(STR)의 제 1 및 제 2 전극들(EL1, EL2)의 단부들이 연결 영역(CNR)에서 패드부(PAD)를 구성할 수 있다. 보다 상세하게, 제 1 전극들(EL1) 각각은 그것의 상부에 위치하는 제 2 전극(EL2)에 의해 노출되는 제 1 단부를 가질 수 있으며, 제 2 전극들(EL2) 각각은 그것의 상부에 위치하는 제 1 전극(EL1)에 의해 노출되는 제 2 단부를 가질 수 있다. 그리고, 각 패드부(PAD)는 제 1 전극(EL1)의 제 1 단부와 제 2 전극(EL1)의 제 2 단부로 구성될 수 있다. 여기서, 제 1 단부는 도 2에 도시된 바와 같이, 제 1 폭(W1)을 가지며, 제 2 단부는 제 2 폭(W2)을 가질 수 있다. 여기서, 제 1 폭(W1)은 제 2 폭(W2)의 1/2보다 작을 수 있다.
적층체들(STR)은 기판(10)으로부터의 높이가 증가할수록 길이가 감소할 수 있다. 그러므로, 수직적으로 인접하는 적층체들(STR)에서, 상부에 위치하는 패드부(PAD)가 하부에 위치하는 패드부(PAD)를 노출시킬 수 있다. 즉, 적층체들(STR)은 연결 영역(CNR)에서 계단식 구조로 기판(10) 상에 적층될 수 있다.
다시 말해, 복수 개의 적층체들(STR)을 포함하는 적층 구조체(ST)는 연결 영역(CNR)에서 수평적으로 서로 일정 간격 이격되고, 서로 다른 높이에 위치하는 복수 개의 패드부들(PAD)을 포함할 수 있다. 여기서, 각각의 패드부들(PAD)은 연속적으로 적층된 복수 개의 전극들을 포함한다.
실시예들에서, 적층 구조체(ST)의 패드부들(PAD)은, 도 2에 도시된 바와 같이, 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치될 수 있으며, 제 1 수직적 피치(P1)만큼 수직적으로 서로 이격되어 배치될 수 있다. 여기서, 제 1 수직적 피치(P1)는 수직적으로 인접하는 패드부들(PAD) 간의 높이 차이를 의미한다. 또한, 제 1 수직적 피치(P1)는 각 패드부(PAD)를 구성하는 전극들의 개수에 따라 달라질 수 있다. 일 예로, 제 1 수직적 피치(P1)는 제 1 전극(EL1)과 제 2 전극(EL2) 간의 제 2 수직적 피치(P2)의 2배 이상일 수 있다.
실시예들에 따르면, 적층 구조체(ST)의 패드부들(PAD)에 콘택 플러그들(PLG)이 각각 접속될 수 있다. 콘택 플러그들(PLG) 각각은 각 패드부(PAD)에서, 최상층의 제 2 전극(EL2)과 접촉할 수 있으며, 최하층의 제 1 전극(EL1)은 최상층 제 2 전극(EL2)의 일측벽과 수평적으로 이격되어 위치할 수 있다. 그리고, 각 패드부(PAD)를 구성하는 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들은 서로 인접하는 콘택 플러그들(PLG) 사이에 위치할 수 있다.
일 예에 따르면, 각 패드부(PAD)에서, 최상층의 제 2 전극(EL2)은 콘택 플러그(PLG)와 접촉할 수 있으며, 최하층의 제 1 전극(EL1)은 제 2 전극(EL2)의 일측벽과 수평적으로 이격되어 위치할 수 있다. 그리고, 도 2에 도시된 바와 같이, 최상층의 제 2 전극(EL2)의 일측벽과 최하층 제 1 전극(EL1)의 일측벽 간의 제 2 거리(D2)는 제 1 거리(D1)의 약 1/2보다 작을 수 있다. 나아가, 제 2 거리(D2)는 콘택 플러그(PLG)의 폭(W)보다 작을 수 있다.
이러한 적층 구조체(ST)는 패드부들(PAD)에 의해 제 1 계단식 구조의 측벽 프로파일을 가질 수 있다. 그리고, 각 패드부(PAD)를 구성하는 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들이 수평적으로 서로 이격되어 위치하므로, 각 패드부(PAD)는 제 2 계단식 구조의 측벽 프로파일을 가질 수 있다. 여기서, 제 1 계단식 구조는 기판(10)의 상부면에 대해 90도 보다 작은 제 1 경사각(θ1)을 가질 수 있으며, 제 2 계단식 구조는 제 1 경사각(θ1)보다 크되 90도보다 작은 제 2 경사각(θ2)을 가질 수 있다.
매립 절연막(110)이 기판(10) 상에서 적층 구조체(ST)를 덮을 수 있으며, 평탄화된 상부면을 가질 수 있다. 도전 라인들(CL)이 연결 영역(CNR)의 매립 절연막(110) 상에 배치될 수 있으며, 콘택 플러그들(PLG)과 각각 접속될 수 있다.
셀 어레이 영역(CAR)과 연결 영역(CNR)에서 적층 구조체(ST)의 높이 차이 때문에, 매립 절연막(110)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 갈수로 두꺼워질 수 있다. 그리고, 매립 절연막(110)은 수직적으로 인접하는 패드부들(PAD) 사이에 정의되는 공간들(SR; 이하, 단차 영역들(stepped region)을 채울 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서 적층 구조체(ST)의 높이(즉, 전극들(EL1, EL2)의 적층 수)가 증가함에 따라, 각 패드부(PAD)를 구성하는 전극들(EL1, EL2)의 개수 또한 증가할 수 있다. 이 때, 각 패드부(PAD)는 제 1 및 제 2 전극들(EL1, EL2)에 의해 제 2 경사각(θ2)을 갖는 제 2 계단식 구조의 측벽 프로파일을 가지므로, 패드부들(PAD) 간의 제 1 수직적 피치(P1)가 증가되더라도, 매립 절연막(110)을 형성시 적층 구조체(ST)의 단차 영역들(SR)을 채우는 것이 용이할 수 있다.
도 3 내지 도 7은 본 발명의 실시예들에 따른 3차원 반도체 장치의 적층 구조체를 나타내는 단면도들이다. 설명의 간략함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 3 내지 도 7을 참조하면, 적층 구조체(ST)는 수직적으로 적층된 복수 개의 적층체들(STR)을 포함하며, 각 적층체(STR)는 연결 영역(CNR)에서 패드부(PAD)를 포함할 수 있다. 이에 따라, 적층 구조체(ST)는 수직적으로 및 수평적으로 서로 다른 위치에 배치되는 패드부들(PAD)을 포함할 수 있다. 패드부들(PAD)은 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치될 수 있으며, 제 1 수직적 피치(P1)만큼 수직적으로 서로 이격되어 배치될 수 있다.
실시예들에서, 적층체들(STR) 각각은 수직적으로 적층된 복수 개의 전극들(EL1, EL2, EL3, EL4)을 포함할 수 있으며, 전극들(EL1, EL2, EL3, EL4) 간의 제 2 수직적 피치(P2)는 제 1 수직적 피치(P1)의 1/2보다 작을 수 있다. 일 예에서, 적층체들(STR) 각각은 차례로 적층된 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)을 포함할 수 있으며, 패드부들(PAD) 각각은 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)의 단부들로 구성될 수 있다. 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)은 실질적으로 동일한 두께를 가지며, 일정한 제 2 수직적 피치(P2)를 가지며 적층될 수 있다. 각 패드부(PAD)에서, 최상층의 제 4 전극(EL4)은 콘택 플러그(PLG)와 접촉할 수 있으며, 최하층의 제 1 전극(EL1)의 일측벽은 제 4 전극(EL4)의 일측벽과 수평적으로 제 2 거리(D2)만큼 이격될 수 있다. 실시예들에서, 제 2 거리(D2)는 제 1 거리(D1)의 약 1/2보다 작을 수 있다.
이러한 적층 구조체(ST)는 패드부들(PAD)에 의해 형성된 제 1 계단식 구조와, 각 패드부(PAD)에서 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)에 의해 형성된 제 2 계단식 구조를 가질 수 있다. 여기서, 제 1 계단식 구조는 도 1 및 도 2를 참조하여 설명한 것처럼, 제 1 경사각(θ1)을 가질 수 있으며, 제 2 계단식 구조는 제 1 경사각(θ1)과 다른 제 2 경사각(θ2)을 가질 수 있다.
도 3 및 도 4를 참조하면, 제 2 및 제 3 전극들(EL2, EL3)의 일측벽들은 제 1 및 제 4 전극들(EL1, EL4)의 일측벽들 사이에서 수평적으로 서로 이격될 수 있다. 일 예에서, 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)은 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)의 상부면들에 대해 실질적으로 수직인 일측벽들을 각각 가질 수 있다. 이와 달리, 도 4를 참조하면, 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)은 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)의 상부면들에 대해 경사진 일측벽들을 각각 가질 수 있다.
도 5를 참조하면, 최상층의 제 4 전극(EL4) 아래에 위치하는 제 3 전극(EL3)의 일측벽은 최상층의 제 4 전극(EL4)의 일측벽에 정렬될 수 있다. 그리고, 최하층의 제 1 전극(EL1) 위에 위치하는 제 2 전극(EL2)의 일측벽은 최하층의 제 1 전극(EL1)의 일측벽 정렬될 수 있다.
이와 달리, 도 6에 도시된 바와 같이, 제 2 및 제 3 전극들(EL2, EL3)의 일측벽들은 최하층의 제 1 전극(EL1)의 일측에 정렬될 수도 있다. 또한, 도 7에 도시된 바와 같이, 제 2 및 제 3 전극들(EL2, EL3)의 일측벽들은 최상층의 제 4 전극(EL4)의 일측벽에 정렬될 수도 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다.
도 8을 참조하면, 기판(10)은 제 1 연결 영역(CNR1), 제 2 연결 영역(CNR2) 및, 제 1 및 제 2 연결 영역들(CNR1, CNR2) 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 기판(10) 상에 수직적으로 적층된 복수 개의 적층체들(STR)을 포함하는 적층 구조체(ST)가 배치될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 제 1 및 제 2 연결 영역들(CNR1, CNR2)로 연장될 수 있으며, 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단식 구조를 가질 수 있다. 즉, 적층체들(STR)의 길이는 기판(10)으로부터의 거리가 멀어질수록 감소할 수 있다.
실시예들에 따르면, 적층체들(STR) 각각은 수직적으로 적층된 전극들(EL1, EL2) 및 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다. 일 에로, 적층체들(STR) 각각은 제 1 및 제 2 전극들(EL1, EL2)과 이들 사이의 절연막(ILD)을 포함할 수 있다. 즉, 복수 개의 적층체들(STR)을 포함하는 적층 구조체(ST)는 반복적으로 적층된 제 1 및 제 2 전극들(EL1, EL2)을 포함할 수 있다. 그리고, 제 1 전극들(EL1)은 제 1 연결 영역(CNR1) 및 제 2 연결 영역(CNR2)에서 제 1 단부들을 가지며, 제 2 전극들(EL2)은 제 1 연결 영역(CNR1) 및 제 2 연결 영역(CNR2)에서 제 2 단부들을 가질 수 있다.
실시예들에 따르면, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 수직적으로 서로 다른 높이에 위치하며, 수평적으로 서로 일정 간격 이격되어 배치되는 제 1 패드부들(PAD1)을 포함할 수 있다. 또한, 적층 구조체(ST)는 제 2 연결 영역(CNR2)에서 수직적으로 서로 다른 높이에 위치하며, 수평적으로 서로 일정 간격 이격되어 배치되는 제 2 패드부들(PAD2)을 포함할 수 있다.
일 예에 따르면, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각은 연속적으로 적층된 제 1 및 제 2 전극들(EL1, EL2)의 단부들로 구성될 수 있다. 상세하게, 제 1 패드부들(PAD1) 각각은 제 1 연결 영역(CNR1)에 위치하는 제 1 전극(EL1)의 제 1 단부 및 제 1 전극(EL1) 상의 제 2 전극(EL2)의 제 2 단부로 구성될 수 있다. 제 2 패드부들(PAD2) 각각은 제 2 연결 영역(CNR2)에 위치하는 제 2 전극(EL2)의 제 2 단부 및 제 2 전극(EL2) 상의 제 1 전극(EL1)의 제 1 단부로 구성될 수 있다.
일 예로, 제 1 패드부들(PAD1)은 제 1 연결 영역(CNR1)에서 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치되며, 제 1 수직적 피치(도 2의 P1 참조)만큼 수직적으로 서로 이격되어 배치될 수 있다. 제 1 수직적 피치(P1)는 제 1 및 제 2 전극들(EL1, EL2)의 수직적 피치(도 2의 P2 참조)의 2배 이상일 수 있다. 마찬가지로, 제 2 패드부들(PAD2)은 제 2 연결 영역(CNR2)에서 제 3 거리(D3)만큼 수평적으로 서로 이격되어 배치되며, 제 1 수직적 피치(도 1의 P1 참조)만큼 수직적으로 서로 이격되어 배치될 수 있다. 일 예에서, 제 3 거리(D3)는 제 1 거리(D1)와 동일할 수 있다. 이와 달리, 제 3 거리(D3)는 제 1 거리(D1)와 다를 수도 있다. 나아가, 제 2 패드부들(PAD2)은 제 1 패드부들(PAD1)과 기판(10)으로부터 서로 다른 레벨에 각각 위치할 수 있다. 또한, 제 1 패드부들(PAD1)의 수직적 두께는 실질적으로 동일할 수 있다. 그리고, 제 2 패드부들(PAD2) 중 적어도 어느 하나는 다른 제 2 패드부들(PAD2)과 수직적 두께가 다를 수도 있다. 예를 들어, 최하층의 제 2 패드부(PAD2)의 수직적 두께는 다른 제 2 패드부들(PAD2)의 수직적 두께보다 작을 수 있다.
실시예들에 따르면, 제 1 패드부들(PAD1)의 제 2 전극들(EL2)에 제 1 콘택 플러그들(PLG1)이 각각 접속될 수 있으며, 제 2 패드부들(PAD2)의 제 1 전극들(EL1)에 제 2 콘택 플러그들(PLG2)이 각각 접속될 수 있다.
제 1 연결 영역(CNR1)에서, 적층 구조체(ST)의 제 1 패드부들(PAD1)은 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치될 수 있으며, 제 1 거리(D1)는 제 1 연결 영역(CNR1)에서 제 1 전극들(EL1)의 일측벽들 간의 수평적 거리 및 제 2 전극들(EL2)의 일 측벽들 간의 수평적 거리와 실질적으로 동일할 수 있다.
제 1 패드부들(PAD1) 각각에서, 제 2 전극(EL2)의 일측벽과 제 1 전극(EL1)의 일측벽은 수평적으로 서로 다른 위치에 위치할 수 있으며, 제 2 전극(EL2)의 일측벽은 제 1 전극(EL1)의 일측벽으로부터 수평적으로 제 2 거리(D2)만큼 이격될 수 있다. 여기서, 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 수평적 거리인 제 1 거리(D1)의 1/2보다 작을 수 있다. 또한, 제 2 거리(D2)는 제 1 콘택 플러그(PLG1)의 폭보다 작을 수 있다. 또한, 제 1 패드부들(PAD1) 각각에서 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들은 서로 인접하는 제 1 콘택 플러그들(PLG1) 사이에 위치할 수 있다.
제 2 연결 영역(CNR2)에서, 적층 구조체(ST)의 제 2 패드부들(PAD2)은 제 3 거리(D3)만큼 수평적으로 서로 이격되어 배치될 수 있으며, 제 3 거리(D3)는 제 2 연결 영역(CNR2)에서 제 1 전극들(EL1)의 일측벽들 간의 수평적 거리 및 제 2 전극들(EL2)의 일 측벽들 간의 수평적 거리와 실질적으로 동일할 수 있다.
제 2 패드부들(PAD2) 각각에서, 제 2 전극(EL2)의 일측벽과 제 1 전극(EL1)의 일측벽은 수평적으로 서로 다른 위치에 위치할 수 있으며, 제 2 전극(EL2)의 일측벽은 제 1 전극(EL1)의 일측벽으로부터 수평적으로 제 4 거리(D4)만큼 이격될 수 있다. 여기서, 제 4 거리(D4)는 제 2 패드부들(PAD2) 간의 수평적 거리인 제 3 거리(D3)의 1/2보다 작을 수 있다. 또한, 제 4 거리(D4)는 제 2 콘택 플러그(PLG2)의 폭보다 작을 수 있다. 나아가, 제 4 거리(D4)는 제 2 거리(D2)와 동일할 수 있으며, 이와 달리, 제 2 거리(D2)와 다를 수도 있다. 또한, 제 2 패드부들(PAD2) 각각에서 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들은 서로 인접하는 제 2 콘택 플러그들(PLG2) 사이에 위치할 수 있다.
이러한 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서, 제 1 패드부들(PAD1)에 의해 제 1 계단식 구조를 가질 수 있으며, 각각의 제 1 패드부들(PAD1)은 수직적으로 인접하는 제 1 및 제 2 전극들(EL1, EL2)에 의해 제 2 계단식 구조를 가질 수 있다. 여기서, 제 1 계단식 구조는 기판(10)의 상부면에 대해 90도 보다 작은 제 1 경사각(θ1)을 가질 수 있으며, 제 2 계단식 구조는 제 1 경사각(θ1)보다 크되 90도보다 작은 제 2 경사각(θ2)을 가질 수 있다. 적층 구조체(ST)는 제 2 연결 영역(CNR2)에서도 이러한 제 1 및 제 2 계단식 구조들을 가질 수 있다.
매립 절연막(110)은 기판(10) 전면 상에 배치되어 적층 구조체(ST)를 덮으며, 평탄화된 상부면을 가질 수 있다. 제 1 연결 영역(CNR1)의 매립 절연막(110) 상에 제 1 콘택 플러그들(PLG1)과 접속되는 제 1 도전 라인들(CL1)이 배치될 수 있으며, 제 2 연결 영역(CNR2)의 매립 절연막(110) 상에 제 2 콘택 플러그들(PLG2)과 접속되는 제 2 도전 라인들(CL2)이 배치될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다. 도 10은 도 9의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 9 및 도 10에 도시된 실시예에서, 도 8을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 9를 참조하면, 적층 구조체(ST)는 수직적으로 적층된 복수 개의 적층체들(STR)을 포함하며, 각각의 적층체들(STR)은 수직적으로 적층된 제 1 및 제 2 전극들(EL1, EL2)을 포함할 수 있다.
적층 구조체(ST)는 제 1 연결 영역(CNR1)에서, 수평적으로 및 수직적으로 서로 다른 위치에 위치하는 제 1 패드부들(PAD1)을 포함하며, 제 2 연결 영역(CNR2)에서 수평적으로 및 수직적으로 서로 다른 위치에 위치하는 제 2 패드부들(PAD2)을 포함할 수 있다.
적층 구조체(ST)의 제 1 패드부들(PAD1)은 도 10에 도시된 바와 같이, 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치될 수 있으며, 제 1 수직적 피치(P1)만큼 수직적으로 서로 이격되어 배치될 수 있다. 여기서, 제 1 수직적 피치(P1)는 제 1 및 제 2 전극들(EL1, EL2) 간의 높이 차이(P2)의 약 2배 이상일 수 있다. 마찬가지로, 제 2 패드부들(PAD2)은 제 2 연결 영역(CNR2)에서 제 3 거리만큼 수평적으로 서로 이격되어 배치되며, 제 1 수직적 피치(P1)만큼 수직적으로 서로 이격되어 배치될 수 있다.
실시예들에 따르면, 제 1 패드부들(PAD1)의 제 2 전극들(EL2)에 제 1 콘택 플러그들(PLG1)이 각각 접속될 수 있으며, 제 2 패드부들(PAD2)의 제 1 전극들(EL1)에 제 2 콘택 플러그들(PLG2)이 각각 접속될 수 있다.
일 예에 따르면, 제 1 패드부들(PAD1)에서 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들은 서로 정렬될 수 있다. 그리고, 제 1 패드부들(PAD1) 중 적어도 어느 하나에서, 제 2 전극들(EL2)의 일측벽들이 제 1 전극들(EL1)의 일측벽들과 수평적으로 서로 다른 위치에 위치할 수 있다. 여기서, 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들 간의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 수평적 거리인 제 1 거리(D1)의 1/2보다 작을 수 있다. 마찬가지로, 제 2 패드부들(PAD2)에서 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들은 서로 정렬될 수 있으며, 제 2 패드부들(PAD2) 중 적어도 어느 하나에서 제 2 전극들(EL2)의 일측벽들이 제 1 전극들(EL1)의 일측벽들과 수평적으로 서로 다른 위치에 위치할 수 있다.
나아가, 각 제 1 패드부(PAD1)의 제 1 및 제 2 전극들(EL1, EL2)의 측벽들은 서로 인접하는 제 1 콘택 플러그들(PLG1) 사이에 위치할 수 있으며, 각 제 2 패드부(PAD2)의 제 1 및 제 2 전극들(EL1, EL2)의 측벽들은 서로 인접하는 제 2 콘택 플러그들(PLG2)의 사이에 위치할 수 있다.
이러한 실시예에 따르면, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서, 제 1 패드부들(PAD1)에 의해 제 1 계단식 구조를 가질 수 있으며, 제 1 패드부들(PAD1) 중 적어도 어느 하나는 수직적으로 인접하는 제 1 및 제 2 전극들(EL1, EL2)에 의해 제 2 계단식 구조를 가질 수 있다. 제 1 및 제 2 계단식 구조들은 제 2 연결 영역(CNR2)에서도 마찬가지일 수 있다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이다. 설명의 간략함을 위해, 도 8을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 11을 참조하면, 앞서 설명한 것처럼, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 제 1 패드부들(PAD1)을 포함하며, 제 2 연결 영역(CNR2)에서 제 2 패드부들(PAD2)을 포함할 수 있다. 앞서 설명한 것처럼, 제 1 패드부들(PAD1)은 제 1 연결 영역(CNR1)에서 수평적으로 및 수직적으로 서로 다른 위치에 위치하며, 제 2 패드부들(PAD2)은 제 2 연결 영역(CNR2)에서 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
제 1 및 제 2 패드부들(PAD1, PAD2) 각각은 수직적으로 인접한 제 1 및 제 2 전극들(EL1, EL2)을 포함할 수 있으며, 제 1 및 제 2 전극들(EL1, EL2)은 제 1 및 제 2 전극들(EL1, EL2)의 상부면들에 대해 경사진 일 측벽들을 가질 수 있다. 즉, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각은 경사진 측벽 프로파일을 가질 수 있다.
일 예에서, 적층 구조체(ST)는 제 1 패드부들(PAD1)에 의해 제 1 연결 영역(CNR1)에서 제 1 계단식 구조를 가질 수 있으며, 각각의 제 1 패드부들(PAD1)은 경사진 측벽 프로파일을 가질 수 있다. 마찬가지로, 적층 구조체(ST)는 제 2 패드부들(PAD2)에 의해 제 2 연결 영역(CNR2)에서 제 1 계단식 구조를 가질 수 있으며, 각각의 제 2 패드부들(PAD2)은 경사진 측벽을 가질 수 있다. 여기서, 제 1 계단식 구조는 기판(10)의 상부면에 대해 90보다 작은 제 1 경사각(도 3의 θ1 참조)을 가질 수 있으며, 각각의 패드부들(PAD1, PAD2)에서 측벽은 제 1 경사각(도 3의 θ1 참조)보다 크고 90도보다 작은 제 2 경사각(도 3의 θ2 참조)을 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 13은 도 12의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 8을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 12 및 도 13을 참조하면, 제 1 및 제 2 연결 영역들(CNR1, CNR2) 및 이들 사이의 셀 어레이 영역(CAR)을 포함하는 기판(10) 상에 적층 구조체(ST)가 배치될 수 있다. 적층 구조체(ST)는 기판(10) 상에 적층된 복수 개의 적층체들(STR)을 포함할 수 있으며, 적층체들(STR)은 기판(10)으로부터의 거리가 증가할수록 길이가 감소할 수 있다. 일 예에서, 적층체들(STR) 각각은 차례로 적층된 제 1 전극(EL1), 제 2 전극(EL2), 및 제 3 전극(EL3)을 포함할 수 있다. 제 1 내지 제 3 전극들(EL1, EL2, EL3) 각각은 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2)에서 단부들을 가질 수 있다.
적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 수직적으로 및 수평적으로 서로 다른 위치에 위치하는 제 1 패드부들(PAD1)을 포함할 수 있으며, 제 2 연결 영역(CNR2)에서 수직적으로 및 수평적으로 서로 다른 위치에 위치하는 제 2 패드부들(PAD2)을 포함할 수 있다. 적층 구조체(ST)는 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 제 1 및 제 2 패드부들(PAD1, PAD2)에 의해 계단식 구조의 측벽 프로파일을 가질 수 있다.
적층 구조체(ST)의 제 1 패드부들(PAD1)은 제 1 연결 영역(CNR1)에서 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치되며, 기판(10)으로부터 서로 다른 높이에 위치할 수 있다. 마찬가지로, 적층 구조체(ST)의 제 2 패드부들(PAD2)은 제 2 연결 영역(CNR2)에서 제 1 거리(D1)만큼 수평적으로 서로 이격되어 배치되며, 기판(10)으로부터 서로 다른 높이에 위치할 수 있다. 여기서, 제 1 패드부들(PAD1)은 제 2 패드부들(PAD2)과 기판(10)으로부터 서로 다른 높이에 각각 위치할 수 있다.
일 예에 따르면, 제 1 패드부들(PAD1) 중 적어도 어느 하나는 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 단부들로 구성될 수 있으며, 제 2 패드부들(PAD2) 중 적어도 어느 하나는 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 단부들로 구성될 수 있다. 나아가, 제 1 패드부들(PAD1) 중 최하층에 배치된 제 1 패드부(PAD1)는 연속적으로 적층된 제 1 및 제 2 전극들(EL1, EL2)의 단부들로 구성될 수 있다. 그리고, 제 2 패드부들(PAD2) 중 최하층에 배치된 제 2 패드부(PAD2)는 적층 구조체(ST)의 최하층에 배치된 제 1 전극(EL1)의 단부로 구성될 수 있다.
실시예들에 따르면, 제 1 패드부들(PAD1) 각각에서, 최상층의 전극은 제 1 콘택 플러그(PLG1)와 접촉할 수 있으며, 최하층의 전극은 최상층의 전극의 일측벽과 수평적으로 이격되어 위치할 수 있다. 여기서, 최상층의 전극의 일측벽과 최하층 전극의 일측벽 간의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 수평적 거리인 제 1 거리(D1)의 약 1/2보다 작을 수 있다.
일 예로, 제 1 패드부들(PAD1) 중 적어도 어느 하나에서, 최상층에 제 2 전극(EL2)이 위치하고, 최하층에 제 3 전극(EL3)이 위치할 수 있으며, 제 2 전극(EL2)과 제 3 전극(EL3) 사이에 제 1 전극(EL1)이 위치할 수 있다. 여기서, 제 2 전극(EL2)에 의해 제 1 전극(EL1)의 단부가 노출될 수 있으며, 제 1 전극(EL1)에 의해 제 3 전극(EL3)의 단부가 노출될 수 있다.
그리고, 최상층의 제 2 전극(EL2)의 단부에 제 1 콘택 플러그(PLG1)가 접촉할 수 있으며, 최하층의 제 3 전극(EL3)의 일측벽과 최상층의 제 2 전극(EL2)의 일측벽 사이의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 수평적 거리인 제 1 거리(D1)의 1/2보다 작을 수 있다. 그리고, 제 2 전극(EL2)과 제 3 전극(EL3) 사이에 개재된 제 1 전극(EL1)의 일측벽은 제 2 전극(EL2)과 제 3 전극(EL3)의 일측벽들과 수평적으로 이격되어 위치할 수 있다.
실시예들에 따르면, 제 2 패드부들(PAD2) 각각에서, 최상층의 전극은 제 2 콘택 플러그(PLG2)와 접촉할 수 있으며, 최하층의 전극은 최상층의 전극의 일측벽과 수평적으로 이격되어 위치할 수 있다. 여기서, 최상층의 전극의 일측벽과 최하층 전극의 일측벽 간의 제 2 거리(D2)는 제 1 거리(D1)의 약 1/2보다 작을 수 있다.
일 예로, 제 2 패드부들(PAD2) 중 적어도 어느 하나에서, 최상층에 제 1 전극(EL1)이 위치할 수 있으며, 최하층에 제 2 전극(EL2)이 위치할 수 있다. 그리고, 제 1 전극(EL1)과 제 2 전극(EL2) 사이에 제 3 전극(EL3)이 위치할 수 있다. 여기서, 제 3 전극(EL3)의 단부가 제 1 전극(EL1)에 의해 노출될 수 있으며, 제 2 전극(EL2)의 단부가 제 3 전극(EL3)에 의해 노출될 수 있다.
그리고, 최상층의 제 1 전극(EL1)에 제 2 콘택 플러그(PLG2)가 접속될 수 있으며, 최상층의 제 1 전극(EL1)의 일측벽과 최하층의 제 2 전극(EL2)의 일측벽 간의 제 2 거리(D2)는 제 1 거리(D1)의 1/2보다 작을 수 있다. 또한, 제 2 거리(D2)는 제 2 콘택 플러그(PLG2)의 폭보다 작을 수도 있다. 또한, 제 2 전극(EL2)과 제 1 전극(EL1) 사이에 개재된 제 3 전극(EL3)의 일측벽은 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들과 수평적으로 이격되어 위치할 수 있다.
이러한 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서, 제 1 패드부들(PAD1)에 의해 제 1 계단식 구조를 가질 수 있으며, 각각의 제 1 패드부들(PAD1)은 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)에 의해 제 2 계단식 구조를 가질 수 있다. 여기서, 제 1 계단식 구조는 기판(10)의 상부면에 대해 90도 보다 작은 제 1 경사각(θ1)을 가질 수 있으며, 제 2 계단식 구조는 제 1 경사각(θ1)보다 크되 90도보다 작은 제 2 경사각(θ2)을 가질 수 있다. 적층 구조체(ST)는 제 2 연결 영역(CNR2)에서도 이러한 제 1 및 제 2 계단식 구조들을 가질 수 있다.
이와 같이, 수직적으로 인접하는 제 1 패드부들(PAD1) 사이의 단차 영역들 상에 매립 절연막(110)이 증착될 때, 단차 영역에 전극들에 의한 제 2 계단식 구조가 형성되므로, 단차 영역에 매립 절연막(110)을 증착하는 것이 용이할 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 15는 도 14의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 12 및 도 13을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 14 및 도 15를 참조하면, 적층 구조체(ST)는 기판(10) 상에 적층된 복수 개의 적층체들(STR)을 포함할 수 있으며, 각 적층체(STR)는 차례로 적층되는 제 1 전극(EL1), 제 2 전극(EL2), 및 제 3 전극(EL3)을 포함할 수 있다.
제 1 연결 영역(CNR1)에 적층 구조체(ST)의 제 1 패드부들(PAD1)이 배치될 수 있으며, 제 2 연결 영역(CNR2)에 적층 구조체(ST)의 제 2 패드부들(PAD2)이 배치될 수 있다. 앞서 설명한 것처럼, 제 1 내지 제 2 패드부들(PAD2) 각각은 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 단부들을 포함할 수 있다.
상세하게, 제 1 패드부들(PAD1) 중 적어도 하나 이상에서, 최상층에 제 2 전극(EL2)이 위치할 수 있으며, 최하층에 제 3 전극(EL3)이 위치할 수 있다. 그리고, 제 2 및 제 3 전극들(EL2, EL3) 사이에 제 1 전극(EL1)이 위치할 수 있다. 그리고, 제 2 패드부들(PAD2) 적어도 하나 이상에서, 최상층에 제 1 전극(EL1)이 위치할 수 있으며, 최하층에 제 2 전극(EL2)이 위치할 수 있다. 그리고, 제 3 전극(EL3)이 제 1 및 제 2 전극들(EL1, EL2) 사이에 위치할 수 있다.
이러한 실시예에서, 제 1 콘택 플러그들(PLG1)은 제 1 연결 영역(CNR1)에서 제 1 패드부들(PAD1)의 제 2 전극들(EL2)에 각각 접속될 수 있으며, 제 2 콘택 플러그들(PLG2)은 제 2 연결 영역(CNR2)에서 제 2 패드부들(PAD2)의 제 1 전극들(EL1)에 각각 접속될 수 있다.
나아가, 제 1 패드부들(PAD1) 중 적어도 어느 하나에서, 최상층의 제 2 전극(EL2)의 일측벽과 최하층의 제 3 전극(EL3)의 일측벽은 수평적으로 서로 이격될 수 있다. 여기서, 제 2 전극(EL2)의 일측벽과 최하층의 제 3 전극(EL3)의 일측벽 간의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 제 1 거리(D1)의 1/2보다 작을 수 있다. 그리고, 제 2 전극(EL2)과 제 3 전극(EL3) 사이의 제 1 전극(EL1)의 일측벽은 수평적으로 제 2 전극(EL2)의 일측벽과 제 3 전극(EL3)의 일측벽 사이에 위치할 수 있다.
또한, 제 1 패드부들(PAD1) 중 다른 어느 하나에서, 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 일측벽들은 수직적으로 서로 정렬될 수 있다. 다시 말해, 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 일측벽들은 공면을 이룰 수 있다.
마찬가지로, 제 2 패드부들(PAD2) 중 적어도 어느 하나에서, 최상층의 제 1 전극(EL1)의 일측벽과 최하층의 제 2 전극(EL2)의 일측벽은 수평적으로 서로 이격될 수 있다. 여기서, 제 1 전극(EL1)의 일측벽과 제 2 전극(EL2)의 일측벽 간의 제 2 거리(D2)는 제 2 패드부들(PAD2) 간의 제 1 거리(D1)의 1/2보다 작을 수 있다. 그리고, 제 1 전극(EL1)과 제 2 전극(EL2) 사이에 개재된 제 3 전극(EL3)의 일측벽은 제 1 및 제 2 전극들(EL1, EL2)의 일측벽들 사이에 위치할 수 있다.
또한, 제 2 패드부들(PAD2) 중 다른 어느 하나에서, 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 일측벽들은 수직적으로 서로 정렬될 수 있다. 다시 말해, 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 일측벽들은 공면을 이룰 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 17은 도 16의 A 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 12 및 도 13을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 16을 참조하면, 제 1 패드부들(PAD1)은 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)을 포함하되, 도 17에 도시된 바와 같이, 최상층의 제 2 전극(EL2)의 일측벽과 최하층의 제 3 전극(EL3)의 일측벽은 수평적으로 서로 이격되어 위치하며, 제 1 전극(EL1)의 일측벽은 최상층의 제 2 전극(EL2)의 일측벽에 정렬될 수 있다. 여기서, 제 2 전극(EL2)의 일측벽과 제 3 전극(EL3)의 일측벽 간의 거리는 제 1 패드부들(PAD1) 간의 제 1 거리(D1)의 1/2보다 작을 수 있다.
마찬가지로, 제 2 패드부들(PAD2)에서 최상층의 제 1 전극(EL1)의 일측벽과 최하층의 제 2 전극(EL2)의 일측벽은 수평적으로 서로 이격될 수 있으며, 제 3 전극(EL3)의 일측벽은 최상층의 제 1 전극(EL1)의 일측벽에 정렬될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도이며, 도 19는 도 18의 일부분을 확대한 도면이다. 설명의 간략함을 위해, 도 12 및 도 13을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 18을 참조하면, 제 1 패드부들(PAD1)은 연속적으로 적층된 제 1 내지 제 3 전극들(EL1, EL2, EL3)을 포함하되, 도 19에 도시된 바와 같이, 최상층의 제 2 전극(EL2)의 일측벽과 최하층의 제 3 전극(EL3)의 일측벽은 수평적으로 서로 이격되어 위치하며, 제 1 전극(EL1)의 일측벽은 최하층의 제 3 전극(EL3)의 일측벽에 정렬될 수 있다. 여기서, 제 2 전극(EL2)의 일측벽과 제 3 전극(EL3)의 일측벽 간의 거리는 제 1 패드부들(PAD1) 간의 제 1 거리(D1)의 1/2보다 작을 수 있다.
마찬가지로, 제 2 패드부들(PAD2)에서 최상층의 제 1 전극(EL1)의 일측벽과 최하층의 제 2 전극(EL2)의 일측벽은 수평적으로 서로 이격될 수 있으며, 제 3 전극(EL3)의 일측벽은 최하층의 제 2 전극(EL2)의 일측벽에 정렬될 수 있다.
도 20 및 도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다. 설명의 간략함을 위해, 도 12 및 도 13을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 20을 참조하면, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 수평적으로 및 수직적으로 서로 다른 위치에 배치되는 제 1 패드부들(PAD1)을 포함한다. 일 예에서, 제 1 패드부들(PAD1)은 제 1 수직적 두께 및 제 2 수직적 두께를 가질 수 있다. 예를 들어, 제 1 패드부들(PAD1)을 구성하는 전극들의 개수가 다를 수 있다.
일 예로, 제 1 패드부들(PAD1)은 도 20에 도시된 바와 같이, 하나의 전극으로 구성되는 제 1 패드들(PAD1a)과 연속적으로 적층된 복수 개의 전극들로 구성되는 제 2 패드들(PAD1b)을 포함할 수 있다. 일 예에 따르면, 제 1 연결 영역(CNR1)에서, 수직적으로 인접하는 제 2 패드들(PAD1b) 사이에 제 1 패드(PAD1a)가 위치할 수 있다. 그리고, 제 2 패드들(PAD1b) 각각에서 최상층의 전극의 일측벽과 최하층의 전극의 일측벽은 수평적으로 서로 이격되어 배치될 수 있으며, 최상층 및 최하층의 전극들의 일측벽들 간의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 제 1 거리(D1)의 1/2보다 작을 수 있다.
나아가, 적층 구조체(ST)는 제 2 연결 영역(CNR2)에서, 수평적으로 및 수직적으로 서로 다른 위치에 배치되는 제 2 패드부들(PAD2)을 포함하며, 제 1 패드부들(PAD1)과 마찬가지로, 제 2 패드부들(PAD2)은 서로 수직적 두께가 다를 수 있다. 즉, 제 2 패드부들(PAD2)은 하나의 전극으로 구성되는 제 1 패드들(PAD2a)과 연속적으로 적층된 복수 개의 전극들로 구성되는 제 2 패드들(PAD2b)을 포함할 수 있다. 일 예에 따르면, 제 2 연결 영역(CNR2)에서, 수직적으로 인접하는 제 2 패드들(PAD2b) 사이에 제 1 패드(PAD1a)가 위치할 수 있다.
도 21을 참조하면, 제 1 연결 영역(CNR1)의 제 1 패드부들(PAD1)의 수직적 두께와 제 2 연결 영역(CNR2)에서 제 2 패드부들(PAD2)의 수직적 두께가 서로 다를 수 있다. 나아가, 제 1 연결 영역(CNR1)에서 제 1 패드부들(PAD1)은 수직적 두께가 서로 다른 제 1 및 제 2 패드들(PAD1a, PAD1b)을 포함할 수 있으며, 일 예에서, 제 1 패드(PAD1a)는 연속적으로 적층된 두개의 전극들의 단부들로 구성될 수 있으며, 제 2 패드(PAD2b)는 연속적으로 적층된 세 개의 전극들의 단부들로 구성될 수 있다. 나아가, 제 1 및 제 2 패드들(PAD1a, PAD1b) 각각에서 최상층의 전극과 최하층의 전극의 일측벽들 간의 제 2 거리(D2)는 제 1 패드부들(PAD1) 간의 수평적 거리인 제 1 거리(D1)의 1/2보다 작을 수 있다.
또한, 제 2 연결 영역(CNR2)에서, 제 2 패드부들(PAD2)은 수직적 두께가 서로 다른 제 1 및 제 2 패드들(PAD2a, PAD2b)을 포함할 수 있으며, 예를 들어, 제 1 패드(PAD2a)는 하나의 전극의 단부로 구성될 수 있으며, 제 2 패드(PAD2b)는 연속적으로 적층된 두 개의 전극들의 단부들로 구성될 수 있다. 그리고, 제 2 패드(PAD2b)에서, 수직적으로 인접한 전극들의 일측벽들은 수평적으로 제 2 거리(D2)만큼 이격될 수 있다. 또한, 제 2 거리(D2)는 제 2 패드부들(PAD2) 간의 수평적 거리인 제 1 거리(D1)의 1/2보다 작을 수 있다.
도 22 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다. 설명의 간략함을 위해, 도 8을 참조하여 설명된 것과 동일한 구성 요소들 또는 기술적 특징들에 대한 중복되는 설명은 생략될 수 있다.
도 22 및 도 23을 참조하면, 적층 구조체(ST)는 기판(10) 상에 적층된 복수 개의 적층체들(STR)을 포함할 수 있으며, 적층체들(STR)의 길이는 기판(10)으로부터의 거리가 증가할수록 감소할 수 있다. 이에 따라, 적층 구조체(ST)는 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단식 구조를 가질 수 있다.
상세하게, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 수직적으로 및 수평적으로 서로 다른 위치에 배치되는 제 1 패드부들(PAD1)을 포함하며, 제 2 연결 영역(CNR2)에서 수직적으로 및 수평적으로 서로 다른 위치에 배치되는 제 2 패드부들(PAD2)을 포함할 수 있다.
일 예에서, 각각의 적층체들(STR)은 연속적으로 적층된 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)을 포함할 수 있으며, 제 1 패드부들(PAD1) 각각은 연속적으로 적층된 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)의 단부들로 구성될 수 있다. 그리고, 제 2 패드부들(PAD2) 각각은 연속적으로 적층된 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)의 단부들로 구성될 수 있다. 또한, 제 1 패드부들(PAD1) 각각에서 적층체(STR)의 제 4 전극(EL4)이 최상층에 위치할 수 있으며, 제 2 패드부들(PAD2) 각각에서 적층체(STR)의 제 1 전극(EL1)이 최상층에 위치할 수 있다.
실시예들에 따르면, 제 1 패드부들(PAD1)은 수평적으로 제 1 거리(D1)만큼 이격되어 위치할 수 있으며, 제 1 패드부들(PAD1) 각각에서 최하층의 전극은 최상층의 전극의 일측벽과 수평적으로 이격되어 위치할 수 있다. 그리고, 최상층의 전극의 일측벽과 최하층 전극의 일측벽 간의 제 2 거리(D2)는 제 1 거리(D1)의 약 1/2보다 작을 수 있다. 제 2 패드부들(PAD2) 또한 이와 마찬가질 수 있다.
보다 상세하게, 제 1 패드부들(PAD1) 각각에서 최상층의 제 4 전극(EL4)의 일측벽과 최하층의 제 1 전극(EL1)의 일측벽은 수평적으로 제 2 거리(D2)만큼 이격되어 위치할 수 있다. 또한, 제 2 및 제 3 전극(EL3)들의 일측벽들은 도 22에 도시된 바와 같이, 제 1 및 제 4 전극(EL4)들의 일측벽들 사이에서 서로 이격되어 위치할 수 있다. 이와 달리, 도 23을 참조하면, 제 2 전극(EL2)의 일측벽은 제 1 전극(EL1)의 일측벽 및 제 3 전극(EL3)의 일측벽과 수평적으로 이격될 수 있으며, 제 3 전극(EL3)의 일측벽은 제 4 전극(EL4)의 일측벽에 정렬될 수 있다. 나아가, 제 1 패드부들(PAD1) 각각에서, 제 2 및 제 3 전극(EL3)의 일측벽들의 위치는 도 4 내지 도 7을 참조하여 설명한 것처럼 다양하게 변형될 수 있다.
나아가, 제 1 패드부들(PAD1) 각각은 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)에 의해 계단식 구조의 측벽 프로파일을 가질 수 있다. 다시 말해, 적층 구조체(ST)는 제 1 패드부들(PAD1)에 의해 제 1 계단식 구조의 측벽 프로파일을 가질 수 있으며, 제 1 패드부들(PAD1) 각각은 제 1 내지 제 4 전극들(EL1, EL2, EL3, EL4)에 의해 제 2 계단식 구조의 측벽 프로파일을 가질 수 있다. 여기서, 제 1 계단식 구조는 90도 보다 작은 제 1 경사각(도 3의 θ1 참조)을 가질 수 있으며, 제 2 계단식 구조는 제 1 경사각(도 3의 θ1 참조)보다 크고, 90도보다 작은 제 2 경사각(도 3의 θ2 참조)을 가질 수 있다. 또한, 적층 구조체(ST)는 제 2 연결 영역(CNR2)에서도 마찬가지로 제 1 및 제 2 계단식 구조들의 측벽 프로파일을 가질 수 있다.
이하, 도 24 내지 도 28을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 장치의 적층 구조체 형성 방법에 대해 설명한다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치의 적층 구조체 형성 방법을 설명하기 위한 도면들이다.
도 24를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(10) 상에 박막 구조체가 형성될 수 있다. 박막 구조체는 기판(10) 상에 수직적으로 적층된 복수 개의 적층체들(STR)을 포함할 수 있으며, 각 적층체(STR)는 번갈아 적층된 복수 개의 수평막들(HL) 및 절연막들(ILD)을 포함할 수 있다. 일 예에서, 적층체들(STR) 각각은 두 개의 수평막들(HL)을 포함할 수 있다.
실시예들에 따르면, 박막 구조체를 패터닝함으로써, 연결 영역(CNR)에서 계단식 형태를 갖는 적층 구조체(ST)가 형성될 수 있다. 즉, 적층 구조체(ST)를 형성하는 것은, 박막 구조체에 대한 식각 공정을 복수 회 수행하는 것을 포함할 수 있다.
일 예에 따르면, 적층 구조체를 형성하는 것은, 적층 구조체(ST)의 패드부들을 형성하기 위한 패드 식각 공정들과, 각 패드부에서 기판의 상부면에 대한 측벽 프로파일의 경사도를 감소시키기 위한 서브-식각 공정이 수행될 수 있다. 그리고, 패드 식각 공정과 서브-식각 공정은 번갈아 반복적으로 수행될 수 있다.
상세하게, 도 24를 참조하면, 박막 구조체 상에 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 일부를 덮는 마스크 패턴(MP1)이 형성될 수 있으며, 마스크 패턴(MP1)을 식각 마스크로 이용하여 박막 구조체에 대한 패드 식각 공정이 수행될 수 있다. 여기서, 패드 식각 공정은 복수 개의 수평막들(HL)을 식각할 수 있다. 일 예에서, 패드 식각 공정시 식각 깊이는 패드부들의 수직적 피치에 해당할 수 있으며, 예를 들어, 패드 식각 공정시 식각 깊이는 수평막들(HL)의 수직적 피치의 2배일 수 있다.
이어서, 도 25를 참조하면, 마스크 패턴(MP1)의 일측벽을 제 1 거리(D1)의 1/2보다 작은 제 2 거리(D2)만큼 수평적으로 이동시킴으로써 서브-마스크 패턴(MP2)이 형성될 수 있다. 서브-마스크 패턴(MP2)을 식각 마스크로 이용하여 박막 구조체에 대한 서브-식각 공정이 수행될 수 있다. 여기서, 서브-식각 공정시 식각 깊이는 수평막들(HL)의 수직적 피치와 동일할 수 있다.
서브-식각 공정 후, 서브-마스크 패턴(MP2)의 일측벽을 제 1 거리(D1)만큼 수평적으로 이동시킴으로써 패드부를 형성하기 위한 축소된 마스크 패턴(MP1)이 형성될 수 있다. 그리고, 축소된 마스크 패턴(MP1)을 이용하여 박막 구조체에 대한 패드 식각 공정이 반복될 수 있다.
이와 같이, 패드 식각 공정과 서브-식각 공정을 반복적으로 수행함으로써, 도 26에 도시된 바와 같이, 연결 영역(CNR)에 수직적으로 및 수평적으로 서로 다른 위치에 배치되는 패드부들을 포함하는 적층 구조체(ST)가 형성될 수 있다. 이와 같이 형성된 적층 구조체(ST)는, 앞서 설명한 바와 같이, 패드부들에 의해 제 1 경사각(θ1)을 갖는 제 1 계단식 구조와, 각 패드부를 구성하는 복수 개의 수평막들(HL)에 의해 제 2 경사각(θ2)을 갖는 제 2 계단식 구조를 가질 수 있다.
한편, 도 27 및 도 28을 참조하면, 본 발명의 실시예들에 따른 적층 구조체(ST)는 패드 식각 공정을 복수 회 반복적으로 수행함으로써, 제 2 계단식 구조의 측벽 프로파일을 갖는 패드부들을 형성할 수도 있다. 패드 식각 공정시 식각 깊이는 수평막들(HL)의 수직적 피치의 2배 이상일 수 있다. 일 예에 따르면, 박막 구조체 상의 마스크 패턴(MP1)을 식각 마스크로 이용한 패드 식각 공정, 및 마스크 패턴(MP1)의 일측벽을 수평적으로 제 1 거리 이동시켜 마스크 패턴(MP1)의 면적을 감소시키는 공정이 번갈아 반복될 수 있다.
상세하게, 마스크 패턴(MP1)을 식각 마스크로 이용한 패드 식각 공정에서, 복수 개의 수평막들(HL)이 식각될 때, 식각되는 수평막들(HL)의 개수가 증가함에 따라, 각 적층체의 최하층에 위치하는 수평막(HL)에 대한 식각 선택성이 저하될 수 있다. 이에 따라, 수평막(HL)의 측벽 위치와 하부에 위치하는 수평막(HL)의 측벽 위치가 서로 달라질 수 있다. 그러므로, 패드 식각 공정에 의해 노출된 수평막들(HL)의 일측벽들은 수평적으로 서로 이격되어 위치할 수 있으며, 도 28에 도시된 바와 같이, 경사진 측벽 프로파일을 가질 수도 있다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 29를 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 3차원적으로 배열된 복수 개의 메모리 셀들로 구성되는 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치된다. 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 30은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 30의 I-I' 선을 따라 자른 단면이다.
도 30 및 도 31을 참조하면, 기판(10)은 제 1 및 제 2 연결 영역들(CNR1, CNR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(10)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)이 기판(10) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함한다. 일 예에 따르면, 적층 구조체들(ST)은 반복적으로 적층되는 제 1 및 제 2 전극들(EL1, EL2)을 포함할 수 있다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로 절연막들(ILD)은 실질적으로 동일한 두께를 가질 수 있으며, 최하층의 절연막(ILD)의 두께는 다른 절연막들(ILD)보다 얇을 수 있다. 또한, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다.
실시예들에 따르면, 적층 구조체들(ST) 각각은, 제 1 연결 영역(CNR1)에서 제 1 패드부들(PAD1)을 포함하며, 제 2 연결 영역(CNR2)서 제 2 패드부들(PAD2)을 포함할 수 있다. 실시예들에서, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각은 연속적으로 적층된 전극들(EL1, EL2)의 단부들로 구성될 수 있다.
제 1 패드부들(PAD1)은 제 1 연결 영역(CNR1)에서, 수직적으로 및 수평적으로 서로 이격되어 위치할 수 있다. 그리고, 제 2 패드부들(PAD2)은 제 2 연결 영역(CNR2)에서, 수직적으로 및 수평적으로 서로 이격되어 위치할 수 있다.
복수 개의 제 1 패드부들(PAD1)은 수평적으로 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있으며, 제 1 패드부들(PAD1) 간의 수직적 피치는 각 제 1 패드부(PAD1)를 구성하는 전극들의 개수에 따라 달라질 수 있다. 제 2 패드부들(PAD2) 또한, 제 1 패드부들(PAD1)과 마찬가지일 수 있다.
적층 구조체(ST)의 제 1 패드부들(PAD1) 각각에서, 최상층의 전극은 제 1 콘택 플러그(PLG1)와 접촉할 수 있으며, 제 2 패드부들(PAD2) 각각에서 최상층의 전극은 제 2 콘택 플러그(PLG2)와 접촉할 수 있다.
실시예들에 따르면, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각에서, 최하층의 전극은 최상층의 전극의 일측벽과 수평적으로 이격되어 위치할 수 있다. 또한, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각을 구성하는 전극들(EL)의 일측벽들은 서로 인접하는 제 1 또는 제 2 콘택 플러그들(PLG1, PLG2) 사이에서 수평적으로 서로 이격되어 위치할 수 있다. 나아가, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각에서, 최상층의 전극의 일측벽과 최하층 전극의 일측벽 간의 제 2 거리(D2)는 제 1 거리(D1)의 약 1/2보다 작을 수 있다.
실시예들에 따르면, 복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 적층 구조체들(ST)을 관통하여 기판(10)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수도 있다. 일 예로, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체들(VS)의 바닥면들은 기판(10)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
실시예들에 따르면, 데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다. 데이터 저장막(DS)은 적층 구조체들(ST)을 관통하는 수직 절연 패턴(VP)과, 전극들(EL)과 수직 절연 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
실시예들에 따르면, 3차원 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 적층 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막(DS)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 적층 구조체(ST)의 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
공통 소오스 영역들(CSR)은 각각 서로 인접하는 적층 구조체들(ST) 사이에서 기판(10) 내에 배치될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
상부 매립 절연막(120)이 기판(10) 전면 상에 배치되어 복수의 적층 구조체들(ST)을 덮을 수 있다. 상부 매립 절연막(120)은 평탄화된 상부면을 가질 수 있으며, 셀 어레이 영역(CAR)에서 제 1 및 제 2 연결 영역들(CNR1, CNR2)로 갈수록 증가하는 두께를 가질 수 있다. 즉, 상부 매립 절연막(120)은 제 1 연결 영역(CNR1)에서 적층 구조체(ST)의 제 1 패드부들(PAD1)을 덮으며, 제 2 연결 영역(CNR2)에서 적층 구조체(ST)의 제 2 패드부들(PAD2)을 덮을 수 있다.
실시예들에서, 적층 구조체(ST)는, 앞서 설명한 것처럼, 제 1 패드부들(PAD1)에 의해 제 1 경사각(θ1)을 갖는 제 1 계단식 구조의 측벽 프로파일를 가질 수 있으며, 제 1 및 제 2 패드부들(PAD1, PAD2) 각각은 수직적으로 인접하는 전극들에 의해 제 1 경사각(θ1)보다 크고 90도보다 작은 제 2 경사각(θ2)을 갖는 제 2 계단식 구조의 측벽 프로파일을 가질 수 있다. 그러므로, 제 1 및 제 2 패드부들(PAD1, PAD2)을 구성하는 전극들의 수가 증가하더라도, 매립 절연막(110)이 인접하는 제 1 패드부들 사이 또는 제 2 패드부들 사이의 단차 영역들을 채우는 것이 용이할 수 있다.
매립 절연막(120) 상에 캡핑 절연막(125)이 배치될 수 있으며, 캡핑 절연막(125) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 또한, 캡핑 절연막(125) 상에 제 1 콘택 플러그들(PLG1)에 각각 접속되는 제 1 도전 라인들(CL1) 및 제 2 콘택 플러그들(PLG2)에 각각 접속되는 제 2 도전 라인들(CL2)이 배치될 수 있다.
도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 32를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함할 수 있다.
도 33은 도 32를 참조하여 설명된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 33을 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 회로 영역(PR)과 셀 어레이 영역(CAR)이 평면적 관점에서 오버랩될 수 있다.
반도체 기판(10)은 벌크(bulk) 실리콘 기판(10), 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판(10), 게르마늄 기판(10), 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판(10), 실리콘-게르마늄 기판(10), 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판(10)일 수 있다.
주변 로직 구조체(PS)는, 로우 및 칼럼 디코더들, 페이지 버퍼 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 이러한 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(nw)과 p형 불순물이 도핑된 p웰 영역(pw)을 포함할 수 있다. n웰 영역(nw)과 p웰 영역(pw)에는 소자 분리막(11)에 의해 활성 영역(ACT)들이 정의될 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(CP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(CP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100), 적층 구조체들(ST), 및 수직 구조체들(VS)을 포함한다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상부면에 형성될 수 있다. 즉, 수평 반도체층(100)의 하부면은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100)은 도 1을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
적층 구조체들(ST)은, 도 30을 참조하여 설명한 바와 같이, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 앞서 설명한 바와 같이, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 즉, 적층 구조체들(ST) 각각은 연결 영역(CNR)에서 수직적으로 및 수평적으로 서로 다른 위치들에 위치하는 패드부들을 포함할 수 있으며, 패드부들 각각은 연속적으로 적층된 복수 개의 전극들의 단부들로 구성될 수 있다.
계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있다. 또한, 캡핑 절연막(125)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(120)을 덮을 수 있다. 나아가, 캡핑 절연막(125) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST) 각각을 관통하여 수평 반도체층(100)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은 수평 반도체층(100)과 전기적으로 연결되는 반도체 패턴을 포함할 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다.
공통 소오스 영역들(CSR)은 각각 서로 인접하는 적층 구조체들(ST) 사이에서 수평 반도체층(100) 내에 배치될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100) 내에 수평 반도체층(100)의 도전형과 반대의 도전형을 갖는 불순물을 도핑하여 형성될 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 제 1 방향(D1)으로 연장될 수 있으며, 측벽 절연 스페이서(SP)는 적층 구조체들(ST)과 공통 소오스 플러그(CSP) 사이에서 제 1 방향(D1)으로 연장될 수 있다. 다른 예로, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSP)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 적층 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있으며, 배선 구조체는 상부 매립 절연막(120)을 관통하여 전극들(EL)의 끝단들에 콘택 플러그들(PLG)과, 상부 매립 절연막(120) 상에서 콘택 플러그들(PLG)에 접속되는 도전 라인들(CL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다.
이에 더하여, 픽업 콘택 플러그들(PPLG)이 상부 매립 절연막(120)을 관통하여 수평 반도체층(100) 내의 픽업 영역들(미도시)에 접속될 수 있다. 픽업 영역들은 수평 반도체층(100)과 동일한 도전형의 불순물들을 포함할 수 있다. 여기서, 픽업 영역들에서 불순물 농도는 수평 반도체층(100) 내의 불순물 농도보다 높을 수 있다.
픽업 콘택 플러그들(PPLG)의 상부면들은 콘택 플러그들(PLG)의 상부면과 실질적으로 공면을 이룰 수 있다. 픽업 콘택 플러그(PPLG)는 웰 도전 라인(PCL) 및 연결 플러그(CPLG)를 통해 주변 로직 구조체(PS)와 연결될 수 있다.
연결 플러그(CPLG)는 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 전기적으로 연결시킬 수 있다. 연결 플러그(CPLG)는 상부 매립 절연막(120) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 셀 어레이 영역에서 상기 연결 영역으로 연장되며, 제 1 적층체 및 상기 제 1 적층체 상의 제 2 적층체를 포함하는 적층 구조체를 포함하되, 상기 제 1 및 제 2 적층체들 각각은 제 1 전극 및 상기 제 1 전극 상의 제 2 전극을 포함하는 것; 및
    상기 제 1 및 제 2 적층체들의 상기 제 2 전극들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 연결 영역에서, 상기 제 1 적층체의 상기 제 2 전극의 일측벽과 제 2 적층체의 상기 제 2 전극의 일측벽은 제1 방향으로 제 1 거리만큼 서로 이격되되,
    상기 제 1 및 제 2 적층체들 각각에서, 상기 제 2 전극의 상기 일측벽과 상기 제 1 전극의 일측벽은 상기 제1 방향으로 상기 제 1 거리의 1/2보다 작은 제 2 거리만큼 이격되고,
    상기 제2 적층체의 상기 제1 전극의 상기 일측벽은 상기 제1 적층체의 상기 제2 전극의 상기 일측벽과 상기 제2 거리보다 큰 제3 거리만큼 이격되되,
    상기 콘택 플러그들 각각은 상기 제2 거리보다 큰 폭을 갖는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    수직적으로 인접하는 상기 제1 및 제2 전극들의 일측벽들은, 서로 인접하는 상기 콘택 플러그들 사이에서 상기 제1 방향으로 서로 이격되는 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 셀 어레이 영역에서, 상기 적층 구조체를 관통하는 수직 구조체들; 및
    상기 적층 구조체와 상기 수직 구조체들 사이의 데이터 저장막을 더 포함하는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 전극들의 상기 일측벽들은 서로 인접하는 상기 콘택 플러그들 사이에 위치하는 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 적층체들 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 3 전극을 더 포함하되,
    상기 제 3 전극의 일측벽은 상기 제 1 및 제 2 전극들의 상기 일측벽들과 수평적으로 이격되는 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 적층체들 각각은, 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 3 전극을 더 포함하되,
    상기 제 3 전극의 일측벽은 상기 제 1 전극의 일측벽 또는 상기 제 2 전극의 상기 일측벽에 정렬되는 3차원 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 적층체들 각각에서, 상기 제 1 및 제 2 전극들의 상기 일측벽들은 각각의 상부면들에 대해 경사진 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 적층체들 각각은, 상기 연결 영역에 배치되는 패드부를 포함하되, 상기 제 1 및 제 2 적층체들의 상기 패드부들은 수직적으로 및 수평적으로 서로 이격되어 위치하고,
    상기 적층 구조체는 상기 제 1 및 제 2 적층체들의 상기 패드부들에 의해 정의되는 제 1 계단식 구조의 측벽 프로파일을 가지며,
    상기 제 1 및 제 2 적층체들 각각은 상기 제 1 및 제 2 전극들에 의해 정의되는 제 2 계단식 구조의 측벽 프로파일을 갖되,
    상기 제 1 계단식 구조는 상기 기판의 상부면에 대해 90도보다 작은 제 1 경사각을 가지며, 상기 제 2 계단식 구조는 상기 기판의 상부면에 대해 상기 제 1 경사각보다 크고 90도보다 작은 제 2 경사각을 갖는 3차원 반도체 장치.
  9. 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및
    상기 연결 영역에서 패드부를 구비하며, 상기 기판 상에 수직적으로 적층된 복수 개의 적층체들로서, 상기 적층체들 각각은 수직적으로 적층된 복수 개의 전극들;
    상기 적층체들의 상기 패드부들 각각에 접속되는 콘택 플러그들을 포함하되,
    상기 적층체들의 상기 패드부들은 수평적으로 제 1 거리만큼 서로 이격되고,
    상기 적층체들의 상기 패드부들 중 적어도 어느 하나에서, 최상층 전극의 일측벽은 최하층 전극의 일측벽으로부터 수평적으로 제 2 거리만큼 이격되어 위치하되, 상기 제 2 거리는 상기 제 1 거리의 1/2보다 작고,
    상기 적층체들의 상기 패드부들 중 적어도 어느 하나에서, 상기 전극들의 일측벽들은 수평적으로 서로 이격되고,
    상기 콘택 플러그들 각각은 상기 제2 거리보다 큰 폭을 갖는 3차원 반도체 장치.
  10. 제 9 항에 있어서,
    상기 각 콘택 플러그는 상기 각 패드부의 상기 최상층 전극의 상부면과 접촉하는 3차원 반도체 장치.
  11. 제 10 항에 있어서,
    상기 콘택 플러그들 각각의 폭은 상기 제1 거리보다 작은 3차원 반도체 장치.
  12. 제 9 항에 있어서,
    상기 패드부들 각각에서 상기 전극들의 일측벽들은 서로 인접하는 상기 콘택 플러그들 사이에 위치하는 3차원 반도체 장치.
  13. 제 9 항에 있어서,
    상기 패드부들 중 다른 어느 하나에서, 최하층 전극의 일측벽은 최상층 전극의 일측벽에 정렬되는 3차원 반도체 장치.
  14. 제 9 항에 있어서,
    상기 패드부들 중 적어도 어느 하나는 차례로 적층된 제 1 전극, 제 2 전극, 및 제 3 전극을 포함하되,
    상기 제 1 전극의 일측벽은 상기 제 3 전극의 일측벽으로부터 상기 제 2 거리만큼 수평적으로 이격되고,
    상기 제 2 전극의 일측벽은 상기 제 1 전극의 상기 일측벽 및 상기 제 3 전극의 일측벽과 수평적으로 이격되는 3차원 반도체 장치.
  15. 제 9 항에 있어서,
    상기 패드부들 중 적어도 어느 하나는 차례로 적층된 제 1 전극, 제 2 전극, 및 제 3 전극을 포함하되,
    상기 제 1 전극의 일측벽은 상기 제 3 전극의 일측벽으로부터 상기 제 2 거리만큼 수평적으로 이격되고,
    상기 제 2 전극의 일측벽은 상기 제 1 전극의 일측벽 또는 상기 제 3 전극의 상기 일측벽에 정렬되는 3차원 반도체 장치.
  16. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 연결 영역에서 패드부를 구비하며, 상기 기판 상에 수직적으로 적층된 복수 개의 적층체들을 포함하는 적층 구조체; 및
    상기 적층체들의 상기 패드부들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 적층체들의 상기 패드부들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하며,
    상기 적층체들의 상기 패드부들 중 적어도 어느 하나에서, 상기 전극들의 일측벽들은 서로 인접하는 상기 콘택 플러그들 사이에서 수평적으로 제1 거리만큼 서로 이격되어 배치되되,
    상기 콘택 플러그들 각각은 상기 제1 거리보다 큰 폭을 갖는 3차원 반도체 장치.
  17. 제 16 항에 있어서,
    상기 적층체들의 상기 패드부들은 수평적으로 제 2 거리만큼 서로 이격되어 배치되고,
    상기 적층체들의 상기 패드부들 중 상기 어느 하나에서, 최상층 전극의 일측벽은 최하층 전극의 일측벽으로부터 수평적으로 제 3 거리만큼 이격되어 위치하되, 상기 제 3 거리는 상기 제 2 거리의 1/2보다 작은 3차원 반도체 장치.
  18. 제 17 항에 있어서,
    상기 콘택 플러그들은 상기 제 3 거리보다 큰 폭을 갖는 3차원 반도체 장치.
  19. 셀 어레이 영역 및 연결 영역을 포함하는 기판; 및
    제 1 적층체 및 상기 제 1 적층체 상의 제 2 적층체를 포함하는 적층 구조체로서, 상기 제1 및 제2 적층체들 각각은 수직적으로 적층된 적어도 3개의 전극들을 포함하되,
    상기 제1 적층체는 제1 방향으로 제1 길이를 갖고, 상기 제2 적층체는 상기 제1 방향으로 상기 제1 길이보다 짧은 제2 길이를 갖되,
    상기 제1 및 제2 적층체들 각각은 상기 적어도 3개의 전극들의 측벽들에 의해 정의되는 경사진 측벽을 갖는 3차원 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 적층체들에 각각 접속되는 콘택 플러그들을 더 포함하되,
    상기 제2 적층체의 상기 경사진 측벽은 서로 인접하는 상기 콘택 플러그들 사이에 배치되는 3차원 반도체 장치.
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