KR20230086022A - 반도체 메모리 장치 - Google Patents

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KR20230086022A
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이기석
정문영
문종호
유한식
김근남
최현근
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체; 및 주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체를 포함하되, 상기 셀 어레이 구조체는: 수직 방향으로 적층된 수평 전극들을 포함하는 적층 구조체; 상기 수직 방향으로 상기 적층 구조체를 가로지르는 수직 전극들을 포함하는 수직 구조체; 및 상기 적층 구조체의 일부를 덮는 평탄 절연막 내에 제공되는 파워 캐패시터를 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체; 및 주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체를 포함하되, 상기 셀 어레이 구조체는: 수직 방향으로 적층된 수평 전극들을 포함하는 적층 구조체; 상기 수직 방향으로 상기 적층 구조체를 가로지르는 수직 전극들을 포함하는 수직 구조체; 및 상기 적층 구조체의 일부를 덮는 평탄 절연막 내에 제공되는 파워 캐패시터를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체; 및 주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체를 포함하되, 상기 셀 어레이 구조체는: 서로 대향하는 제1 면 및 제2 면을 갖는 하부 절연막; 상기 하부 절연막의 상기 제1 면 상에 적층된 수평 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 수직 전극들을 포함하는 수직 구조체; 상기 적층 구조체를 덮는 평탄 절연막 내에 제공되는 파워 캐패시터; 상기 평탄 절연막을 관통하는 입출력 플러그; 및 상기 하부 절연막의 제2 면 상에 배치되며, 상기 입출력 플러그와 연결되는 입출력 패드를 포함하되, 상기 파워 캐패시터는, 수직적 관점에서, 상기 제1 본딩 패드들과 상기 입출력 패드들 사이에 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체로서, 상기 셀 어레이 구조체는 상기 메모리 셀들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역 주변의 제1 주변 영역을 포함하는 것; 및 주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체로서, 상기 주변 회로 구조체는 상기 비트 라인 연결 영역과 중첩되는 제1 코어 영역, 상기 워드 라인 연결 영역과 중첩되는 제2 코어 영역, 및 상기 제1 주변 영역과 중첩되는 제2 주변 영역을 포함하되, 상기 셀 어레이 구조체는: 서로 대향하는 제1 면 및 제2 면을 갖는 하부 절연막; 상기 셀 어레이 영역에서 상기 하부 절연막의 상기 제1 면 상에 수직 방향으로 적층된 워드 라인들을 포함하는 적층 구조체; 상기 셀 어레이 영역에서 상기 적층 구조체를 관통하는 비트 라인들을 포함하는 수직 구조체; 상기 셀 어레이 영역 및 상기 제1 주변 영역에서 상기 적층 구조체를 덮는 평탄 절연막; 상기 제1 주변 영역에서 상기 평탄 절연막 내에 제공되는 파워 캐패시터로서, 상기 파워 캐패시터는 상기 평탄 절연막에 정의된 오프닝 내에 배치되는 제1 금속 패턴, 상기 제1 금속 패턴 상의 제2 금속 패턴, 및 상기 제1 금속 패턴과 상기 제2 금속 패턴 사이의 유전체 패턴을 포함하는 것; 상기 제1 주변 영역에서 상기 평탄 절연막을 관통하는 입출력 플러그; 및 상기 제1 주변 영역에서 상기 하부 절연막의 상기 제2 면 상에 배치되며, 상기 입출력 플러그와 연결되는 입출력 패드를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 메모리 셀들이 형성된 제1 기판의 본딩 패드들과 주변 회로들이 형성된 제2 기판의 본딩 패드들을 접합시켜 셀 어레이 구조체와 주변 회로 구조체를 서로 연결할 수 있다. 이에 따라 반도체 메모리 장치이 집적도가 향상될 수 있다. 또한, 장치의 면적을 증가시키지 않고 셀 어레이 구조체의 일부에 파워 캐패시터를 형성할 수 있다.
나아가, 본 발명의 실시예들에 따르면, 셀 어레이 구조체와 인접하게 입출력 패드들 및 더미 패드들을 배치함으로써, 입출력 패드들 및 더미 패드들이 셀 어레이 수소를 공급하는 통로로 이용될 수 있다. 이에 따라, 반도체 메모리 장치 제조시 수소 처리 공정에 의해 메모리 셀 어레이의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 단면도로서, 도 5의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 7은 도 6의 P 부분을 확대한 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 일부를 나타내는 사시도이다.
도 9 내지 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 감지 증폭기(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
감지 증폭기(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 감지 증폭기(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략적인 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 셀 어레이 구조체(CS) 및 주변 회로 구조체(PS)를 포함할 수 있다.
셀 어레이 구조체(CS)는 메모리 셀 어레이 영역(CAR) 및 제1 주변 영역(PR1)을 포함할 수 있다. 메모리 셀 어레이 영역(MCA)은 비트 라인 연결 영역(BCR) 및 워드 라인 연결 영역(WCR)을 포함할 수 있다.
메모리 셀 어레이 영역(MCA)에 메모리 셀 어레이(도 1의 1 참조)가 제공될 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 것처럼, 서로 교차하는 워드 라인들, 비트 라인들, 및 이들 사이에 제공되는 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이의 메모리 셀들은 3차원적으로 배열될 수 있다. 비트 라인들은 비트 라인 연결 영역(BCR)에 제공될 수 있으며, 워드 라인들은 비트 라인 연결 영역(BCR) 및 워드 라인 연결 영역(WCR)에 제공될 수 있다.
주변 회로 구조체(PS)는 제1 코어 영역(CR1), 제2 코어 영역(CR2), 및 제2 주변 영역(PR2)을 포함할 수 있다. 제1 및 제2 코어 영역들(CR1, CR2)은 메모리 셀 어레이 영역(CAR)과 수직적으로 중첩될 수 있다. 제2 주변 영역(PR2)은 제1 주변 영역(PR1)과 수직적으로 중첩될 수 있다.
제1 코어 영역(CR1)에 복수 개의 센스 앰프들이 제공될 수 있으며, 제2 코어 영역(CR2)에 복수 개의 서브 워드 라인 드라이버들이 제공될 수 있다.
제1 및 제2 주변 영역들(PR1, PR2)에 서브 워드 라인 드라이버를 제어하기 위한 제어 신호 발생 회로 및 센스 앰프를 제어하기 위한 제어신호 발생 회로가 제공될 수 있다. 또한, 제1 및 제2 주변 영역들(PR1, PR2)에 센스 앰프 및 서브 워드 라인 드라이버에 동작 전압을 제공하는 전압 생성기가 제공될 수 있다.
실시예들에 따르면, 제1 주변 영역(PR1)에 반도체 메모리 장치에 입력되는 동작 전원들 간의 노이즈를 필터링하는 파워 캐패시터(또는 디커플링 캐패시터)가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 3 및 도 4를 참조하면, 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CS)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PS)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
상세하게, 셀 어레이 구조체(CS)는 셀 어레이 영역(CAR) 및 제1 주변 영역(PR1)을 포함할 수 있으며, 셀 어레이 영역(CAR)은 비트 라인 연결 영역(BCR) 및 워드 라인 연결 영역(WCR)을 포함할 수 있다.
셀 어레이 구조체(CS)는 셀 어레이 영역(CAR)에서 하부 절연막(300) 상에 차례로 적층된 수평 패턴들(예를 들어, 워드 라인들), 수평 패턴들을 수직하게 가로지르는 수직 패턴들(예를 들어, 비트 라인들), 수평 및 수직 패턴들의 사이에 개재되는 메모리 요소들을 포함할 수 있다.
보다 상세하게, 셀 어레이 구조체(CS)는 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 갖는 하부 절연막(300), 워드 라인들(WL), 비트 라인들(BL), 파워 캐패시터(PC), 입출력 콘택 플러그(IOPLG), 및 제1 본딩 패드들(BP1a, BP1b, BP1c)을 포함할 수 있다.
하부 절연막(300)은 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 가질 수 있다. 하부 절연막(300)의 제1 면(S1) 상에 층간 절연 패턴들(ILD) 및 워드 라인들(WL)이 번갈아 적층된 적층 구조체(ST)가 배치될 수 있다.
워드 라인들(WL)은 하부 절연막(300)의 제1 면(S1)과 평행할 수 있으며, 비트 라인들(BL)은 하부 절연막(300)의 제1 면(S1)에 대해 수직한 제3 방향(D3)으로 연장될 수 있다. 한편, 본 발명의 실시예들에서, 워드 라인들(WL)이 하부 절연막(300)의 제1 면(S1)과 평행하는 것으로 설명하고 있으나, 본 발명은 이에 제한되지 않으며, 비트 라인들(BL)이 하부 절연막(300)의 제1 면(S1)과 평행하고, 워드 라인들(WL)이 제3 방향(D3)으로 연장될 수도 있다.
워드 라인들(WL)은 비트 라인 연결 영역(BCR)에서 워드 라인 연결 영역들(WLB)로 연장될 수 있으며, 비트 라인들(BL)은 비트 라인 연결 영역(BCR)에 제공될 수 있다. 워드 라인들(WL)은 워드 라인 연결 영역(WCR)에서 셀 콘택 플러그(CPLG)와 연결되는 패드부들을 포함할 수 있다. 워드 라인들(WL)은 워드 라인 연결 영역(WCR)에서 계단 구조를 갖도록 적층될 수 있다. 워드 라인(WL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 일부 예에서, 워드 라인들(WL) 중 하부 절연막(300)과 인접한 일부들은 더미 워드 라인(DE)으로 제공될 수 있다.
실시예들에 따르면, 워드 라인들(WL) 각각은 도 4에 도시된 바와 같이, 반도체 패턴(SP)의 양면을 가로지르는 더블(double) 게이트 구조를 가질 수 있다. 반도체 패턴(SP)의 제1 측면은 비트 라인(BL)과 연결될 수 있으며, 반도체 패턴(SP)의 제2 측면은 워드 라인(WL)과 연결될 수 있다. 본 발명의 실시예들에 따른 셀 어레이 구조체(CS)에 대해서는 도 5 내지 도 8을 참조하여 보다 상세히 설명하기로 한다.
평탄 절연막(110)이 워드 라인 연결 영역(WCR) 및 제1 주변 영역(PR1)에서 하부 절연막(300)의 제1 면(S1) 상에 배치될 수 있다. 평탄 절연막(110)은 적층 구조체(ST)의 계단 구조를 덮을 수 있다. 즉, 평탄 절연막(110)은 워드 라인들(WL)의 패드부들을 덮을 수 있다.
파워 캐패시터(PC), 제1 주변 영역(PR1)에서 평탄 절연막(110) 내에 제공될 수 있다. 파워 캐패시터(PC)는 입출력 패드(IOPAD)로 입력되는 전원 전압을 입력받아 메모리 셀 어레이를 동작시키는 동작 전압들을 출력하는 전압 발생기를 구성할 수 있다. 또한, 파워 캐패시터(PC)는 입출력 패드(IOPAD)를 통해 입력되는 동작 전원들 간의 노이즈를 필터링할 수 있다.
실시예들에 따르면, 파워 캐패시터(PC)는 수직적 관점에서, 입출력 패드들(IOPAD)과 제1 본딩 패드들(BP1a, BP1b, BP1c) 사이에 위치할 수 있다. 파워 캐패시터(PC)는 평탄 절연막(110)에 형성된 오프닝들을 컨포말하게 덮는 제1 금속 패턴(MP1) 제1 금속 패턴(MP1)이 형성된 오프닝들 내에 각각 제공되는 제2 금속 패턴들(MP2) 및 제1 금속 패턴(MP1)과 제2 금속 패턴들(MP2) 사이에 제공되는 유전체 패턴(IP)을 포함할 수 있다.
파워 캐패시터(PC)의 제1 금속 패턴(MP1)은 하부 절연막(300)과 수직적으로 이격될 수 있다. 제3 방향(D3)으로, 제1 금속 패턴(MP1)의 길이는 적층 구조체(ST)의 두께보다 작을 수 있다.
제1 금속 패턴(MP1)은 균일한 두께를 가지며 오프닝의 측벽들 및 측벽들과 연결된 하면을 덮는 실린더(cylinder) 형태 또는 컨케이브(concave) 형태를 가질 수 있다 이와 달리, 제1 금속 패턴(MP1)은 제3 방향(D3)으로 연장되는 기둥(pillar) 형태를 가질 수도 있다. 또 다른 예로, 제1 금속 패턴(MP1)은 일부는 기둥 형태를 갖고 다른 일부는 컨케이브(concave) 형태를 갖는 하이브리드 구조를 가질 수도 있다.
파워 캐패시터(PC)의 제1 및 제2 금속 패턴들(MP1, MP2)은 예를 들어, 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
파워 캐패시터(PC)는 콘택 플러그들 및 도전 라인들을 통해 제1 본딩 패드들(BP1a, BP1b, BP1c) 중 일부와 연결될 수 있다. 실시예에 따르면, 제1 금속 패턴(MP1)은 비트 라인들(BL)은 덮는 제1 층간 절연막(120) 상에서 콘택 플러그와 접속될 수 있다.
입출력 콘택 플러그(IOPLG)는 제1 주변 영역(PR1)에서 평탄 절연막(110) 및 제1 및 제2 층간 절연막들(120, 130)을 관통할 수 있다. 입출력 콘택 플러그(IOPLG)는 콘택 플러그들 및 도전 라인들을 통해 제1 본딩 패드들(BP1a, BP1b, BP1c) 중 일부와 연결될 수 있다.
셀 어레이 구조체(CS)의 제1 본딩 패드들(BP1a, BP1b, BP1c)은 비트 라인 연결 영역(BCR)에 제공되는 제1 상부 본딩 패드들(BP1a), 워드 라인 연결 영역들(WCR)에 제공되는 제2 상부 본딩 패드들(BP1b), 및 제1 주변 영역(PR1)에 제공되는 제3 상부 본딩 패드들(BP1c)을 포함할 수 있다.
제1 상부 본딩 패드들(BP1a)은 도전 라인들 및 콘택 플러그들을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있으며, 제2 상부 본딩 패드들(BP1b)은 도전 라인들 및 콘택 플러그들을 통해 셀 콘택 플러그들(CPLG), 즉, 워드 라인들(WL)과 전기적으로 연결될 수 있다. 제3 상부 본딩 패드들(BP1c)은 도전 라인들 및 콘택 플러그들을 통해 파워 캐패시터(PC) 및 입출력 콘택 플러그(IOPLG)와 연결될 수 있다.
실시예들에 따르면, 하부 절연막(300)의 제2 면(S2) 상에 입출력 패드들(IOPAD) 및 더미 패드들(DPAD)이 배치될 수 있다.
입출력 패드들(IOPAD)은 제1 주변 영역(PR1)에서 입출력 비아들(BVA)을 통해 입출력 콘택 플러그(IOPLG)와 연결될 수 있다. 더미 패드들(DPAD)은 비트 라인 연결 영역(BCR) 및 워드 라인 연결 영역(WCR)에 제공될 수 있다. 더미 패드들(DPAD)은 더미 비아들(DVA)과 연결될 수 있다. 더미 비아들(DVA)은 절연물질로 둘러싸일 수 있으며, 전기적으로 플로팅 상태일 수 있으며, 더미 패드들(DPAD) 및 더미 비아들(DVA)은 반도체 메모리 장치의 제조 공정시 수소를 공급하기 위한 통로로서 제공될 수 있다. 입출력 패드들(IOPAD) 및 더미 패드들(DPAD)은 동일한 금속 물질을 포함할 수 있으며, 예를 들어, 알루미늄으로 이루어질 수 있다.
하부 절연막(300)의 제2 면(S2)에 보호막(310)이 배치될 수 있으며, 보호막(310)은 입출력 패드들(IOPAD) 및 더미 패드들(DPAD)을 덮을 수 있다. 보호막(310)은 수소를 함유하는 산화막일 수 있다. 보호막(310) 내에서 수소 농도는 하부 절연막(300) 내의 수소 농도 보다 클 수 있다. 보호막(310)은 HDP(High Density Plasma) 산화막 또는 TEOS(tetraethylortho silicate)막일 수 있다.
보호막(310) 상에 캡핑 절연막(320) 및 패시베이션막(330)이 차례로 형성될 수 있다. 캡핑 절연막(320) 및 패시베이션막(330)은 입출력 패드들(IOPAD)의 일부를 노출시키는 패드 오프닝(OP)을 가질 수 있다.
캡핑 절연막(320)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 패시베이션막(330)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다.
주변 회로 구조체(PS)는 반도체 기판(200), 반도체 기판(200) 상의 코어 및 주변 회로들(SA, SWD, PTR), 및 제2 본딩 패드들(BP2a, BP2b, BP2c)을 포함할 수 있다.
주변 회로 구조체(PS)는 제1 코어 영역(CR1), 제2 코어 영역(CR2), 및 제2 주변 영역(PR2)을 포함할 수 있다.
제1 코어 영역(CR1)의 반도체 기판(200) 상에 복수 개의 센스 앰프들(SA)이 제공될 수 있다. 제2 코어 영역(CR2)의 반도체 기판 상에 복수 개의 서브 워드 라인 드라이버들(SWD)이 제공될 수 있다. 제2 주변 영역(PR2)의 반도체 기판(200 상에 제어 회로들(PTR)이 제공될 수 있다.
주변 층간 절연막들(210, 220)이 반도체 기판(200) 상면 상에 제공될 수 있다. 주변 층간 절연막들(210, 220)은 반도체 기판(200) 상에서 주변 회로들(SA, SWD, PTR), 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 도전 라인들은 주변 회로들(SA, SWD, PTR)과 전기적으로 연결될 수 있다. 주변 층간 절연막들(210, 220)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS)의 제2 본딩 패드들(BP2a, BP2b, BP2c)은 제1 코어 영역(CR1)에 제공되는 제1 하부 본딩 패드들(BP2a), 제2 코어 영역(CR2)에 제공되는 제2 하부 본딩 패드들(BP2b), 및 제2 주변 영역(PR2)에 제공되는 제3 하부 본딩 패드들(BP2c)을 포함할 수 있다.
제1 하부 본딩 패드들(BP2a)은 주변 도전 라인들(PCL) 및 주변 콘택 플러그들(PCP)을 통해 센스 앰프들(SA)과 전기적을 연결될 수 있다. 제2 하부 본딩 패드들(BP2b)은 주변 도전 라인들(PCL) 및 주변 콘택 플러그들(PCP)을 통해 서브 워드 라인 드라이버들(SWD)과 전기적을 연결될 수 있다. 제3 하부 본딩 패드들(BP2c)은 주변 도전 라인들(PCL) 및 주변 콘택 플러그들(PCP)을 통해 제어 회로들(PTR)과 전기적을 연결될 수 있다.
실시예들에서, 제1, 제2, 및 제3 하부 본딩 패드들(BP2a, BP2b, BP2c)은 제1, 제2, 및 제3 상부 본딩 패드들(BP1a, BP1b, BP1c)과 각각 직접 연결될 수 있다. 제1, 제2, 및 제3 하부 및 상부 본딩 패드들(BP1a, BP1b, BP1c, BP2a, BP2b, BP2c)은 동일한 금속 물질을 포함할 수 있으며, 실질적으로 동일한 크기 또는 면적을 가질 수 있다. 제1, 제2, 및 제3 하부 및 상부 본딩 패드들(BP1a, BP1b, BP1c, BP2a, BP2b, BP2c)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체를 나타내는 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 단면도로서, 도 5의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 도 7은 도 6의 P 부분을 확대한 도면이다. 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이 구조체의 일부를 나타내는 사시도이다.
도 5 및 도 6을 참조하면, 하부 절연막(300)의 제1 면(S1) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장될 수 있으며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 하부 절연막(300)의 제1 면(S1; 또는 상면)과 평행할 수 있다.
적층 구조체들(ST) 각각은 하부 절연막(300) 상에 층간 절연 패턴들(ILD)을 개재하여 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3; 즉, 수직 방향)을 따라 적층된 워드 라인들(WLa, WLb)을 포함할 수 있다.
워드 라인들(WLa, WLb)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
일 예에서, 워드 라인들(WLa, WLb) 각각은 도 8에 도시된 바와 같이, 반도체 패턴(SP)의 상면 및 하면 상에 제공되는 더블(double) 게이트 구조를 가질 수 있다. 이와 달리, 워드 라인들(WLa, WLb) 각각은 반도체 패턴(SP)을 완전히 둘러싸는 구조(즉, 게이트 올 어라운드(gate all around) 구조)를 가질 수도 있다.
실시예들에서, 워드 라인들(WLa, WLb)은 제2 방향(D2)으로 서로 마주보는 제1 및 제2 워드 라인들(WLa, WLb)을 포함할 수 있다. 제1 및 제2 워드 라인들(WLa, WLb) 각각은 도 8에 도시된 바와 같이, 하부 절연막(300)의 제1 면(S1)과 나란한 제1 방향(D1)으로 연장되는 라인부 및 라인부로부터 제2 방향(D2)으로 돌출되는 게이트 전극부들을 포함할 수 있다. 여기서, 라인부는 제1 및 제2 분리 절연 패턴들(STI1, STI2) 사이에 배치될 수 있다. 또한, 제2 방향(D2)으로, 게이트 전극부의 폭은 라인부의 폭보다 클 수 있다. 평면적 관점에서, 제1 및 제2 워드 라인들(WLa, WLb)은 플레이트 전극(PE)을 기준으로 서로 거울 대칭될 수 있다.
워드 라인들(WLa, WLb) 각각은 워드 라인 연결 영역(WCR)에서 패드부(PAD)를 가질 수 있다. 워드 라인들(WLa, WLb)의 패드부들(PAD)은 계단식 구조로 적층될 수 있으며, 평탄 절연막(110)이 패드부들(PAD)을 덮을 수 있다. 워드 라인들(WLa, WLb)의 제1 방향(D1)으로 길이는 하부 절연막(300)으로부터 멀어질수록 감소할 수 있다.
반도체 패턴들(SP)은 제3 방향(D3)으로 적층될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 반도체 패턴들(SP)은 하부 절연막(300) 상에 3차원적으로 배열될 수 있다. 워드 라인들(WL)이 더블 게이트 구조인 경우, 제1 방향(D1)을 따라 배열된 반도체 패턴들(SP) 사이에 그리고 한쌍의 서브 워드 라인들 사이에 더미 절연 패턴들(DIP)이 배치될 수 있다.
반도체 패턴들(SP)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 반도체 패턴들(SP)은 단결정 실리콘으로 이루어질 수 있다. 일부 실시예들에서, 반도체 패턴들(SP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 반도체 패턴들(SP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 반도체 패턴들(SP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 ZnxSnyO(ZTO), InxZnyO(IZO), ZnxO, InxGayZnzO(IGZO), InxGaySizO(IGSO), InxWyO(IWO), InxO, SnxO, TixO, ZnxONz, MgxZnyO, ZrxInyZnzO, HfxInyZnzO, SnxInyZnzO, AlxSnyInzZnaO, SixInyZnzO, AlxZnySnzO, GaxZnySnzO, ZrxZnySnzO, 또는 이들의 조합을 포함할 수 있다.
반도체 패턴들(SP) 각각은, 도 7에 도시된 바와 같이, 제2 방향(D2)으로 장축을 갖는 바(bar) 형태를 가질 수 있다. 상세하게, 도 8을 참조하면, 반도체 패턴들(SP)은 각각은 서로 이격된 제1 및 제2 소오스 드레인 영역들(SD1, SD2) 그리고, 제1 및 제2 소오스 드레인 영역들(SD1, SD2) 사이의 채널 영역(CH)을 포함할 수 있다. 각 반도체 패턴(SP)의 제1 및 제2 소오스 드레인 영역들(SD1, SD2) 내에 불순물이 도핑될 수도 있다.
반도체 패턴들(SP)의 채널 영역들(CH)과 워드 라인들(WLa, WLb) 사이에 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막들(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 스페이서 절연 패턴들(SS1)이 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 배치될 수 있다. 제1 스페이서 절연 패턴들(SS1)은 반도체 패턴(SP)의 제1 소오스 및 드레인 영역(SD1)을 둘러쌀 수 있다. 제2 스페이서 절연 패턴(SS2)은 반도체 패턴(SP)의 제2 소오스 및 드레인 영역(SD2)을 둘러쌀 수 있다.
반도체 패턴(SP)의 제1 측면은 비트 라인(BL)과 접촉할 수 있으며, 반도체 패턴(SP)의 제2 측면은 스토리지 전극(SE)과 접촉할 수 있다.
다시 도 5 및 도 6을 참조하면, 비트 라인들(BLa, BLb)은 워드 라인들(WLa, WLb))을 가로질러 하부 절연막(300)의 제1 면(S1)에 대해 수직한 제3 방향(D3)으로 연장될 수 있다. 비트 라인들(BLa, BLb)은 제3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다. 비트 라인들(BLa, BLb)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 비트 라인들(BLa, BLb) 각각은 제3 방향(D3)으로 적층된 반도체 패턴들(SP)의 제1 소오스 및 드레인 영역(SD1)에 연결될 수 있다. 비트 라인들(BL)은 콘택 플러그들을 통해 제1 층간 절연막(120) 상의 비트라인 연결 라인들(BCL)에 연결될 수 있다.
데이터 저장 소자(DS)가 각 반도체 패턴(SP)의 제2 소오스 및 드레인 영역(SD2)에 연결될 수 있다. 실시예들에서 데이터 저장 소자(DS)는 캐패시터일 수 있으며, 데이터 저장 소자(DS)는 스토리지 전극(SE), 플레이트 전극(PE), 및 이들 사이의 캐패시터 유전막(CIL)을 포함할 수 있다.
스토리지 전극은(SE) 각 반도체 패턴(SP)의 제2 소오스 및 드레인 영역(SD2)에 연결될 수 있다. 스토리지 전극들(SE)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 제공될 수 있다. 다시 말해, 스토리지 전극들(SE)이 제3 방향(D3)으로 적층될 수 있으며, 제2 방향(D2)으로 장축을 가질 수 있다. 스토리지 전극들(SE)은 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 각각 배치될 수 있다.
캐패시터 유전막(CIL)은 스토리지 전극들(SE)의 표면을 컨포말하게 덮을 수 있다. 플레이트 전극(PE)은 캐패시터 유전막(CIL)이 형성된 스토리지 전극들(SE)의 내부를 채울 수 있다.
제1 방향(D1)으로 인접하는 비트 라인들(BLa) 사이에 제1 분리 절연 패턴들(STI1)이 각각 배치될 수 있다. 제1 분리 절연 패턴들(STI1)은 제3 방향(D3)으로 연장될 수 있다.
제1 방향(D1)으로 인접하는 스토리지 전극들) 사이에 제2 분리 절연 패턴들(STI2)이 각각 배치될 수 있다. 제2 분리 절연 패턴들(STI2)은 제3 방향(D3)으로 연장될 수 있다.
매립 절연 패턴들(105)은 하부 절연막(300) 상에서 제1 방향(D1)을 따라 연장될 수 있다. 매립 절연 패턴들(105)은 비트 라인들(BLa, BLb)의 측벽들 및 제1 분리 절연 패턴들(STI1)의 측벽들을 덮을 수 있다. 매립 절연 패턴들(105)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들, 실리콘 산화막, 실리콘 산질화막 중의 한가지일 수 있다.
도 9 내지 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9를 참조하면, 제1 반도체 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 번갈아 적층된 제1 반도체막들(10) 및 제2 반도체막들(20)을 포함할 수 있다.
제1 반도체막들(10)은, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 실시예들에서, 제1 반도체막들(10)은 하부 절연막(300)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체막들(10)은 에피택시얼 성장 방법에 의해 형성될 수 있으며, 단결정 실리콘막일 수 있다.
제2 반도체막들(20)은, 예를 들어, 실리콘 게르마늄, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 일 예에서, 제2 반도체막들(20)은 에피택시얼 성장 방법에 의해 형성될 수 있으며, 예를 들어 실리콘 게르마늄막일 수 있다. 제2 반도체막들의 두께는 제1 반도체막들의 두께와 실질적으로 동일하거나 작을 수 있다.
몰드 구조체(MS) 상에 최상층 제2 반도체막(20)을 덮는 상부 절연막(TL)이 형성될 수 있다. 상부 절연막(TL)은 제1 반도체막들(10) 및 제2 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 예를 들어, 상부 절연막(TL)은 실리콘 산화막일 수 있다.
도 10을 참조하면, 몰드 구조체(MS)의 제2 반도체막들(20)은 층간 절연 패턴들(ILD)로 대체될 수 있으며, 제1 반도체막들(10)로부터 도 6 및 도 8을 참조하여 설명된 반도체 패턴들(SP)이 형성될 수 있다.
제1 반도체막들(10)의 일부분들을 잔류시켜 반도체 패턴들을 형성한 후, 반도체 패턴들(도 6 및 도 7의 SP 참조)과 층간 절연 패턴들(ILD) 사이에 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL)은 비트 라인 연결 영역(BCR)에서 각 반도체 패턴(SP)의 상면 및 하면을 가로질러 형성될 수 있다. 워드 라인들(WL) 각각은 수직적으로 인접하는 층간 절연 패턴들(ILD) 사이에 배치될 수 있다.
워드 라인들(WL)을 형성하기 전에 몰드 구조체에 대한 패터닝 공정이 수행될 수 있으며, 패터닝 공정에서 의해 몰드 구조체(MS)는 워드 라인 연결 영역(WCR)에서 계단 구조를 가질 수 있다. 이어서, 몰드 구조체(MS)의 계단 구조를 덮는 평탄 절연막(110)이 형성될 수 있으며, 이후, 대체 공정들에 의해 워드 라인 연결 영역(WCR)에서 워드 라인들(WL)이 계단 구조를 형성할 수 있다.
워드 라인들(WL)을 형성한 후, 제1 반도체 기판(100)의 상면에 대해 수직하는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 각각은 앞서 도 6 및 도 8을 참조하여 설명한 것처럼, 반도체 패턴들(SP)의 일측면들과 접촉할 수 있다.
비트 라인들(BL)을 형성한 후, 평탄 절연막(110)을 관통하여 워드 라인들(WL)과 연결되는 셀 콘택 플러그들(CPLG)이 형성될 수 있다.
평탄 절연막(110) 상에 비트 라인들(BL)의 상면들을 덮는 제1 층간 절연막(120)이 형성될 수 있다.
이어서, 제1 주변 영역(PR1)에서 제1 층간 절연막(120) 및 평탄 절연막(110)의 일부를 패터닝하여 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)은 제1 반도체 기판(100)의 상면에 대해 수직한 방향으로 연장될 수 있다. 여기서, 오프닝들(OP)의 바닥면들은 제1 반도체 기판(100)의 상면과 이격될 수 있다. 즉, 오프닝들(OP)의 식각 깊이는 평탄 절연막(110)의 두께보다 작을 수 있다. 오프닝들(OP)은 평면적 관점에서 사각형, 원형, 또는 타원형 등 다양한 형태를 가질 수 있다. 또한, 오프닝들(OP)은 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다.
도 11을 참조하면, 균일한 두께로 오프닝들의 표면 및 제1 층간 절연막(120)의 상면을 덮는 제1 금속막(ML1)이 증착될 수 있다. 제1 금속막(ML1) 상에 균일한 두께의 유전막(IL)이 증착될 수 있다. 제1 금속막(ML1) 및 유전막(IL)의 두께의 합은 각 오프닝(OP)의 폭의 절반 이하일 수 있다. 이에 따라, 제1 금속막(ML1) 및 유전막(IL)은 오프닝들을 완전히 채우지 않을 수 있다.
제1 금속막(ML1)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
유전막(IL)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
유전막(IL)을 형성한 후, 오프닝들을 채우는 제2 금속막을 증착하고 제2 금속막에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 각 오프닝 내에 제2 금속 패턴(MP2)이 형성될 수 있다. 여기서, 제2 금속 패턴(MP2)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
이어서, 유전막(IL), 및 제1 금속막(ML1)에 대한 패터닝 공정이 수행될 수 있다. 즉, 제2 금속 패턴들(MP2)을 형성한 후, 제2 금속 패턴들(MP2) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 유전막(IL) 및 제1 금속막(ML1)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 도 12에 도시된 바와 같이, 유전체 패턴(IP) 및 제1 금속 패턴(MP1)이 형성될 수 있다. 한편, 다른 예에 따르면, 제2 금속막에 대한 평탄화 공정이 생략되고, 제2 금속막을 증착한 후 제2 금속막, 유전막, 및 제1 금속막에 대한 패터닝 공정이 수행될 수도 있다. 이러한 경우, 제2 금속 패턴들이 공통으로 연결된 하나의 제2 금속 패턴이 형성될 수도 있다.
이어서, 도 12를 참조하면, 파워 캐패시터(PC)를 형성한 후, 제1 층간 절연막(120) 상에 제2 층간 절연막(130)이 형성될 수 있다.
제1 주변 영역(PR1)에서 제1 및 제2 층간 절연막들(120, 130) 및 평탄 절연막(110)을 관통하는 입출력 콘택 플러그(IOPLG)가 형성될 수 있다.
입출력 콘택 플러그(IOPLG)를 형성하는 것은 제2 층간 절연막(130) 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 제1 반도체 기판(100)이 노출되도록 제1 및 제2 층간 절연막들(120, 130) 및 평탄 절연막(110)을 이방성 식각하여 관통 홀을 형성하는 것, 및, 관통 홀 내에 도전 물질을 매립하는 것을 포함할 수 있다.
도 13을 참조하면, 입출력 콘택 플러그(IOPLG)를 형성한 후, 제2 층간 절연막(130) 상에 복수의 층간 절연막들(140 ,150, 160, 170)이 형성될 수 있다. 또한, 비트 라인 연결 영역(BCR)에서 콘택 플러그들을 통해 비트 라인들과 연결되는 연결 라인들(BCL), 서브 비트 라인들(SBL), 및 랜딩 패드들(BLP)이 차례로 형성될 수 있다. 이와 동시에, 워드 라인 연결 영역(WCR)에서 셀 콘택 플러그들(CPLG)과 연결되는 도전 라인들 및 콘택 플러그들이 형성될 수 있다. 또한, 제1 주변 영역(PR1)에서 입출력 콘택 플러그(IOPLG)와 연결되는 도전 라인들 및 콘택 플러그들과 파워 캐패시터(PC)와 연결되는 도전 라인들 및 콘택 플러그들이 형성될 수 있다.
최상층 층간 절연막(170)을 형성한 후, 제1 본딩 패드들(BP1a, BP1b, BP1c)이 최상층 층간 절연막(170) 내에 형성될 수 있다. 제1 본딩 패드들(BP1a, BP1b, BP1c)은 다마신(damascene) 공정을 이용하여 형성될 수 있다.
도 14를 참조하면, 제2 반도체 기판(200) 상에 형성된 주변 회로들(SA, SWD, PTR) 및 주변 회로들(SA, SWD, PTR)과 연결되는 제2 본딩 패드들(BP2)을 포함하는 주변 회로 구조체(PS)를 준비한다. 실시예에 따르면, 제2 반도체 기판(200)은 제1 코어 영역(CR1), 제2 코어 영역(CR), 및 제2 주변 영역(PR2)포함할 수 있다. 제1 코어 영역(CR1)의 제2 반도체 기판(200) 상에 센스 앰프들(SA)이 형성될 수 있으며, 제2 코어 영역(CR2)의 제2 반도체 기판(200) 상에 서브 워드 라인 드라이버들(SWD)이 형성될 수 있다. 또한, 제2 주변 영역(PR2)의 제2 반도체 기판(200) 상에 제어 회로들(PTR)이 형성될 수 있다.
제1 반도체 기판(100)의 제1 본딩 패드들(BP1a, BP1b, BP1c)과 제2 반도체 기판(200)의 제2 본딩 패드들(BP2a, BP2b, BP2c) 서로 본딩시킬 수 있다.
본딩 공정은 제1 본딩 패드들(BP1a, BP1b, BP1c)과 제2 본딩 패드들(BP2a, BP2b, BP2c)이 서로 대응되도록 위치시킨 후, 열-압착(thermo-compression) 공정을 진행하여 수행될 수 있다. 열 압착 공정에 의해 제1 본딩 패드들(BP1a, BP1b, BP1c)과 제2 본딩 패드들(BP2a, BP2b, BP2c)의 경계는 존재하지 않을 수 있다. 이에 따라, 제1 본딩 패드들(BP1a, BP1b, BP1c)과 제2 본딩 패드들(BP2a, BP2b, BP2c)이 서로 접합될 수 있으며, 제1 반도체 기판(100) 상의 최상층 층간 절연막(170)과 제2 반도체 기판(200) 상의 최상층 주변 층간 절연막(220)이 서로 접합될 수 있다.
제1 본딩 패드들(BP1a, BP1b, BP1c)과 제2 본딩 패드들(BP2a, BP2b, BP2c)을 서로 본딩시킨 후, 제1 반도체 기판(100)은 제거될 수 있다. 제1 반도체 기판(100)을 제거하기 위해 그라인딩(grinding) 공정, 평탄화 공정, 습식 식각 공정, 및 건식 식각 공정이 수행될 수 있다.
제1 반도체 기판(100)을 제거함에 따라, 제1 주변 영역(PR1)에서 입출력 콘택 플러그(IOPLG) 및 평탄 절연막(110)이 노출될 수 있다. 또한, 셀 어레이 영역(CAR)에서 적층 구조체(ST)의 일부(최하층 층간 절연 패턴(ILD) 또는 더미 워드 라인(DE))가 노출될 수 있다.
이어서, 도 15를 참조하면, 평탄 절연막(110) 및 적층 구조체(ST) 상에 하부 절연막(300)이 형성될 수 있다.
이후, 하부 절연막(300) 내에 입출력 비아들(BVA) 및 더미 비아들(DVA)이 형성될 수 있다. 입출력 비아들(BVA) 및 더미 비아들(DVA)은 하부 절연막(300)을 관통하는 비아 홀들을 형성한 후 비아 홀들 내에 도전 물질을 매립하여 형성될 수 있다. 입출력 비아들(BVA) 및 더미 비아들(DVA)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
입출력 비아들(BVA)은 입출력 콘택 플러그(IOPLG)과 연결될 수 있다. 더미 비아들(DVA)은 절연물질로 둘러싸일 수 있으며, 전기적으로 플로팅 상태일 수 있다.
이어서, 다시 도 3을 참조하면, 하부 절연막(300) 상에 입출력 패드(IOPAD) 및 더미 패드들(DPAD)이 형성될 수 있다. 입출력 패드(IOPAD) 및 더미 패드들(DPAD)은 하부 절연막(300) 상에 금속막을 증착하고 금속막을 패터닝하여 형성될 수 있다. 입출력 패드(IOPAD) 및 더미 패드들(DPAD)예를 들어, W, Al, Ti, Ta, Co, 및 Ru 중에서 적어도 하나를 포함할 수 있다. 일 예로, 입출력 패드(IOPAD) 및 더미 패드들(DPAD)은 알루미늄(Al)을 포함할 수 있다.
입출력 패드(IOPAD) 및 더미 패드들(DPAD)을 형성한 후, 도 3에 도시된 바와 같이, 하부 절연막(300) 상에 보호막이 형성될 수 있다.
보호막(310)은 입출력 패드(IOPAD) 및 더미 패드들(DPAD)을 덮을 수 있으며, 수소를 포함하는 절연 물질로 형성될 수 있다. 보호막(310)은 산소와 실란(silane) 가스를 이용하여 증착 공정을 수행함으로써 형성될 수 있으며, 증착 공정시 보호막(310) 내에 수소가 잔존할 수 있다. 일 예로, 보호막(310)은 수소를 함유하는 HDP(High Density Plasma) 산화막일 수 있다. 보호막(310) 내에서 수소 농도는 하부 절연막(300) 내의 수소 농도 보다 클 수 있다.
보호막(310)은 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마(HDP), 스퍼터링(sputtering) 증착 방법을 이용하여 형성될 수 있다.
보호막(310)을 형성 후, 고온 열처리 공정(또는 수소 처리(hydrogen treatment) 공정)이 수행될 수 있다. 열처리 공정시 수소가 더미 패드들 및 더미 비아들을 통해 셀 어레이의 트랜지스터들로 전달될 수 있다. 열처리 공정은 약 300℃ 내지 500℃의 온도에서 수행될 수 있다. 이에 따라 셀 어레이에 존재하는 실리콘 결함들(예를 들어, 댕글링 본드)에 의해 발행하는 누설 전류를 방지할 수 있다. 이에 따라 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
이어서, 보호막(310) 상에 캡핑 절연막(320) 및 패시베이션막(330)이 차례로 형성될 수 있다. 캡핑 절연막(320)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 패시베이션막(330)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다. 이러한 패시베이션막은 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.
이어서, 캡핑 절연막(320) 및 패시베이션막(330)의 일부를 패터닝하여 입출력 패드(IOPAD)의 일부분을 노출시키는 오프닝(OP)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체; 및
    주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    수직 방향으로 적층된 수평 전극들을 포함하는 적층 구조체;
    상기 수직 방향으로 상기 적층 구조체를 가로지르는 수직 전극들을 포함하는 수직 구조체; 및
    상기 적층 구조체의 일부를 덮는 평탄 절연막 내에 제공되는 파워 캐패시터를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 파워 캐패시터는:
    상기 평탄 절연막에 정의된 오프닝 내에 배치되는 제1 금속 패턴;
    상기 제1 금속 패턴 상의 제2 금속 패턴; 및
    상기 제1 금속 패턴과 상기 제2 금속 패턴 사이의 유전체 패턴을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 수직 방향으로, 상기 제1 금속 패턴의 길이는 상기 적층 구조체의 두께보다 작은 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 금속 패턴 및 상기 제2 금속 패턴은 상기 제1 본딩 패드들 중 일부들과 연결되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 셀 어레이 구조체는 상기 평탄 절연막을 관통하며, 상기 제1 본딩 패드들 중 하나와 연결되는 입출력 플러그를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 하부 절연막; 및
    상기 하부 절연막의 상기 제1 면 상에 제공되며, 상기 입출력 플러그와 연결되는 입출력 패드를 더 포함하되,
    상기 적층 구조체는 상기 하부 절연막의 상기 제2 면 상에 배치되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 하부 절연막의 상기 제2 면 상에 배치되며, 상기 입출력 패드와 동일한 금속 물질을 포함하는 더미 패드들을 더 포함하되,
    상기 더미 패드들은 상기 적층 구조체 및 상기 수직 구조체와 중첩되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 셀 어레이 구조체는 비트 라인 연결 영역, 워드 라인 연결 영역, 및 제1 주변 영역을 포함하되,
    상기 적층 구조체는 상기 워드 라인 연결 영역에서 계단 구조를 갖고,
    상기 수직 전극들은 상기 비트 라인 연결 영역에서 상기 수평 전극들을 가로지르고,
    상기 평탄 절연막은 상기 워드 라인 연결 영역 및 상기 제1 주변 영역에 제공되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 셀 어레이 구조체는 비트 라인 연결 영역, 워드 라인 연결 영역, 및 제1 주변 영역을 포함하되,
    상기 제1 본딩 패드들은:
    상기 비트 라인 연결 영역에서 상기 수직 전극들과 연결되는 제1 상부 본딩 패드들;
    상기 워드 라인 연결 영역에서 상기 수평 전극들과 연결되는 제2 상부 본딩 패드들; 및
    상기 제1 주변 영역에서 상기 파워 캐패시터와 연결되는 제3 상부 본딩 패드들을 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 주변 회로 구조체는 상기 비트 라인 연결 영역과 중첩되는 제1 코어 영역, 상기 워드 라인 연결 영역과 중첩되는 제2 코어 영역, 및 상기 제1 주변 영역과 중첩되는 제2 주변 영역을 포함하되,
    상기 제2 본딩 패드들은:
    상기 제1 코어 영역에 제공되며 센스 앰프들과 연결되며, 상기 제1 상부 본딩 패드들과 접합되는 제1 하부 본딩 패드들;
    상기 제2 코어 영역에 제공되며 서브 워드 라인 드라이버들과 연결되며, 상기 제2 상부 본딩 패드들과 접합되는 제2 하부 본딩 패드들; 및
    상기 제2 주변 영역에 제공되며 제어 회로들과 연결되며, 상기 제3 상부 본딩 패드들과 접합되는 제3 하부 본딩 패드들을 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 적층 구조체의 상기 수평 전극들은 상기 하부 절연막의 상기 제1 면과 나란한 워드 라인들을 포함하고,
    상기 수직 구조체의 상기 수직 전극들은 상기 하부 절연막의 상기 제1 면에 수직하는 비트 라인들을 포함하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 셀 어레이 구조체는 3차원적으로 배치되는 반도체 패턴들을 포함하되,
    상기 워드 라인들 각각은 상기 각 반도체 패턴의 상면 및 하면을 가로지르는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 셀 어레이 구조체는 상기 반도체 패턴들의 제1 측면들과 연결되는 데이터 저장 소자들을 더 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 데이터 저장 소자들은:
    상기 반도체 패턴들의 상기 제1 측면들과 각각 접촉하는 스토리지 노드 전극들;
    상기 스토리지 전극들을 덮는 플레이트 전극; 및
    상기 플레이트 전극과 상기 스토리지 노드 전극들 사이의 캐패시터 유전막을 포함하는 반도체 메모리 장치.
  15. 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체; 및
    주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    서로 대향하는 제1 면 및 제2 면을 갖는 하부 절연막;
    상기 하부 절연막의 상기 제1 면 상에 적층된 수평 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 전극들을 포함하는 수직 구조체;
    상기 적층 구조체를 덮는 평탄 절연막 내에 제공되는 파워 캐패시터;
    상기 평탄 절연막을 관통하는 입출력 플러그; 및
    상기 하부 절연막의 제2 면 상에 배치되며, 상기 입출력 플러그와 연결되는 입출력 패드를 포함하되,
    상기 파워 캐패시터는, 수직적 관점에서, 상기 제1 본딩 패드들과 상기 입출력 패드들 사이에 배치되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 파워 캐패시터는:
    상기 평탄 절연막에 정의된 복수의 오프닝들을 컨포말하게 덮는 제1 금속 패턴;
    상기 제1 금속 패턴이 형성된 상기 오프닝들 내에 각각 제공되는 제2 금속 패턴들; 및
    상기 제1 금속 패턴과 상기 제2 금속 패턴들 사이의 유전체 패턴을 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 하부 절연막의 상기 제2 면 상에 배치되며, 상기 입출력 패드와 동일한 금속 물질을 포함하는 더미 패드들을 더 포함하되,
    상기 더미 패드들은 상기 적층 구조체 및 상기 수직 구조체와 중첩되는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 셀 어레이 구조체는 상기 하부 절연막의 상기 제1 면 상에서 3차원적으로 배치되는 반도체 패턴들 및 상기 반도체 패턴들의 제1 측면들과 연결되는 데이터 저장 소자들을 포함하되,
    상기 수평 전극들 각각은 상기 각 반도체 패턴의 상면 및 하면을 가로지르는 반도체 메모리 장치.
  19. 메모리 셀들과 연결되는 제1 본딩 패드들을 포함하는 셀 어레이 구조체로서, 상기 셀 어레이 구조체는 상기 메모리 셀들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역 주변의 제1 주변 영역을 포함하는 것; 및
    주변 회로들과 연결되며, 상기 제1 본딩 패드들과 접합되는 제2 본딩 패드들을 포함하는 주변 회로 구조체로서, 상기 주변 회로 구조체는 상기 비트 라인 연결 영역과 중첩되는 제1 코어 영역, 상기 워드 라인 연결 영역과 중첩되는 제2 코어 영역, 및 상기 제1 주변 영역과 중첩되는 제2 주변 영역을 포함하되,
    상기 셀 어레이 구조체는:
    서로 대향하는 제1 면 및 제2 면을 갖는 하부 절연막;
    상기 셀 어레이 영역에서 상기 하부 절연막의 상기 제1 면 상에 수직 방향으로 적층된 워드 라인들을 포함하는 적층 구조체;
    상기 셀 어레이 영역에서 상기 적층 구조체를 관통하는 비트 라인들을 포함하는 수직 구조체;
    상기 셀 어레이 영역 및 상기 제1 주변 영역에서 상기 적층 구조체를 덮는 평탄 절연막;
    상기 제1 주변 영역에서 상기 평탄 절연막 내에 제공되는 파워 캐패시터로서, 상기 파워 캐패시터는 상기 평탄 절연막에 정의된 오프닝 내에 배치되는 제1 금속 패턴, 상기 제1 금속 패턴 상의 제2 금속 패턴, 및 상기 제1 금속 패턴과 상기 제2 금속 패턴 사이의 유전체 패턴을 포함하는 것;
    상기 제1 주변 영역에서 상기 평탄 절연막을 관통하는 입출력 플러그; 및
    상기 제1 주변 영역에서 상기 하부 절연막의 상기 제2 면 상에 배치되며, 상기 입출력 플러그와 연결되는 입출력 패드를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제1 본딩 패드들은
    상기 비트 라인 연결 영역에서 상기 비트 라인들과 연결되는 제1 상부 본딩 패드들;
    상기 워드 라인 연결 영역에서 상기 워드 라인들과 연결되는 제2 상부 본딩 패드들
    상기 제1 주변 영역에서 상기 파워 캐패시터와 연결되는 제3 상부 본딩 패드들을 포함하고,
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