CN106992181A - 三维半导体器件 - Google Patents

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Abstract

本发明公开了三维(3D)半导体器件，其中一种3D半导体器件包括包含层叠在基板上的第一叠层和第二叠层的叠层结构。第一叠层和第二叠层的每个包括第一电极和在第一电极上的第二电极。第一叠层的第二电极的侧壁与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁与第二电极的侧壁水平地间隔开第二距离。第二距离小于第一距离的一半。

Description

三维半导体器件
技术领域
本发明构思的示例实施方式涉及三维(3D)半导体器件，更具体地，涉及高集成的3D半导体存储器件。
背景技术
半导体器件已经被高集成以便提供优良的性能和低的制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。常规二维的(2D)或平面的半导体器件的集成密度可以主要地由单位存储单元占据的面积确定。因此，常规2D半导体器件的集成密度可以极大地受形成精细图案的技术的影响。然而，由于除了其它因素之外，需要极昂贵的设备来形成精细图案，所以2D半导体器件的集成密度继续增大，但是仍然受限制。三维(3D)半导体存储器件已经被发展来克服以上限制。3D半导体存储器件可以包括三维地布置的存储单元。
发明内容
本发明构思的示例实施方式可以提供一种能够改善集成密度的三维(3D)半导体器件。
在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及叠层结构，从单元阵列区域延伸到连接区域。叠层结构可以包括第一叠层和在第一叠层上的第二叠层，第一叠层和第二叠层的每个可以包括第一电极和在第一电极上的第二电极。在连接区域中，第一叠层的第二电极的侧壁可以与第二叠层的第二电极的侧壁水平地间隔开第一距离。在第一叠层和第二叠层的每个中，第一电极的侧壁可以与第二电极的侧壁水平地间隔开第二距离。第二距离可以小于第一距离的一半。
在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及多个叠层，竖直地层叠在基板上。每个叠层可以具有设置在连接区域中的垫(pad)部分，每个叠层可以包括竖直地层叠的多个电极。叠层的垫部分的顶表面的端部可以彼此水平地间隔开第一距离。在叠层的垫部分的至少一个中，最上面的电极的侧壁可以与最下面的电极的侧壁水平地间隔开第二距离。第二距离可以小于第一距离的一半。
在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；叠层结构，包括竖直地层叠在基板上的多个叠层，每个叠层具有设置在连接区域中的垫部分；以及接触插塞，分别连接到叠层的垫部分。叠层的每个垫部分可以包括竖直地层叠的多个电极。在叠层的垫部分的至少一个中，电极的侧壁可以在彼此相邻的接触插塞之间彼此水平地间隔开。
在一方面中，一种3D半导体器件可以包括：基板，包括单元阵列区域和连接区域；以及叠层结构，在基板上在一个方向上延伸。叠层结构可以包括交替地并且竖直地层叠在基板上且使绝缘层插设在两者之间的第一电极和第二电极。在连接区域中，每个第一电极可以具有通过设置在每个第一电极上的第二电极暴露的第一端部。在连接区域中，每个第二电极可以具有通过设置在每个第二电极上的第一电极暴露的第二端部。第一电极的第一端部可以具有在所述一个方向上的第一宽度，第二电极的第二端部可以具有在所述一个方向上的第二宽度。第一宽度可以小于第二宽度的一半。
在示例实施方式中，一种3D半导体器件包括：基板，包括单元阵列区域和连接区域；叠层结构，包括竖直地层叠在基板上的多个叠层，每个叠层从单元阵列区域延伸到连接区域中，其中每个随后更高的叠层比它下面的叠层延伸更小的距离到连接区域中；并且每个叠层包括具有侧壁和顶表面的多个电极，最上面的电极比该叠层内的任何其他电极延伸到连接区域中更小的距离，其中由每个叠层中的最上面的电极的侧壁和顶表面的交叉点限定的线与基板形成一角度，该角度小于由该叠层内的电极的侧壁和顶部的交叉点限定的线与基板形成的角度。
在示例实施方式中，一种3D半导体器件包括穿过单元阵列区域中的叠层的多个竖直结构以及设置在每个竖直结构与叠层之间的数据存储层。
在示例实施方式中，一种3D半导体器件包括垂直NAND(VNAND)器件。
在示例实施方式中，一种半导体器件包括叠层结构，该叠层结构包括两个阶梯式结构，该两个阶梯式结构包括第一阶梯结构和第二阶梯结构，该第一阶梯结构由该叠层结构内的各个叠层的台阶限定，并具有与其相关的关于基板的较小角度，第二阶梯结构由各个叠层内的各个电极的台阶限定并具有与其相关的关于基板的较大角度。
在示例实施方式中，一种3D半导体器件包括：填充绝缘层，形成在基板上以覆盖叠层结构；导线，形成在填充绝缘层之上；以及接触插塞，将导线连接到与每个叠层内的电极相关的垫。
附图说明
考虑到附图以及伴随的详细描述，本发明构思将变得更加明显。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体器件的截面图。
图2是图1的部分‘A’的放大图。
图3至7是示出根据本发明构思的一些实施方式的3D半导体器件的部分的截面图。
图8是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图9是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图10是图9的部分‘A’的放大图。
图11是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图12是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图13是图12的部分‘A’的放大图。
图14是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图15是图14的部分‘A’的放大图。
图16是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图17是图16的部分‘A’的放大图。
图18是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图19是图18的部分‘A’的放大图。
图20和21是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图22和23是示出根据本发明构思的一些实施方式的3D半导体器件的截面图。
图24至28是示出根据本发明构思的一些实施方式的形成3D半导体器件的叠层结构的方法的截面图。
图29是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性框图。
图30是示出根据本发明构思的一些实施方式的3D半导体存储器件的平面图。
图31是沿图30的线I-I'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。
图32是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性框图。
图33是示出根据本发明构思的一些实施方式的参照图32描述的3D半导体存储器件的截面图。
具体实施方式
图1是示出根据本发明构思的示例实施方式的三维(3D)半导体器件的截面图。图2是图1的部分‘A’的放大图。
包括竖直层叠结构的集成电路，诸如VNAND器件，可以包括单元阵列区域CAR和连接区域CNR。在一示例实施方式中，叠层结构ST包括从单元阵列区域CAR延伸到连接区域CNR中的多个叠层STR。每个随后更高的叠层STR(也就是，“更高”的意思是它离叠层存在于其上的基板10更远)比其下面的叠层STR延伸更小的距离到连接区域CNR中。每个叠层STR包括多个电极，其中上电极比它下面的电极延伸到连接区域CNR中更小的距离。例如，在每个叠层STR包括两个电极EL1和EL2(上电极和下电极)的实施方式中，上电极EL2比下电极EL1更少地延伸到连接区域中。
沿叠层结构内的不同叠层中的最短的电极的侧壁和顶部的交叉点绘出的线与基板形成一角度，该角度不同于(例如小于)基板和沿叠层内的电极的侧壁和顶部的交叉点绘出的线之间的角度。例如，在每个叠层STR包括两个电极(EL2(上)和EL1(下))并且在叠层结构ST内有五个叠层STR的示例实施方式中，其中每个电极可以被看作叠层STR中的台阶的梯面(顶表面)和竖板(riser)(侧壁)，沿叠层结构ST内的不同叠层中的最短的电极(EL2)的侧壁和顶部的交叉点绘出的线与基板形成一角度，该角度不同于(例如小于)基板10(或紧接在下面的叠层中的顶电极)和沿叠层内的电极的侧壁和顶部的交叉点(也就是，沿电极EL2和EL1的侧壁和顶部的交叉点)绘出的线之间的角度。在示例实施方式中，电极的侧壁可以以相对基板10的一角度倾斜。
叠层结构ST可以看作两个阶梯式结构：第一阶梯式结构，由叠层结构内的各个叠层的“台阶”限定(具有与其相关的较小角度)；以及第二阶梯式结构，由各个叠层内的各个电极的“台阶”限定(具有与其相关的较大的角度)。
填充绝缘层110可以形成在基板10上以覆盖叠层结构ST，其中导线CL形成在上面。接触插塞PLG可以将导线CL连接到设置在每个叠层STR内的最上面的电极(例如EL2)上或由最上面的电极(例如EL2)构成的垫(pad)。在根据本发明构思的原理的示例实施方式中，各个叠层STR的第二阶梯式结构可能影响填充绝缘层110的更好的填充使得填充绝缘层110在没有空隙或气隙的情况下被填充。
在示例实施方式中，叠层STR内的电极的端部之间的距离D2可以小于不同的叠层STR内的对应电极(例如EL2)之间的距离D1。不同的叠层STR内的对应电极(例如EL2)之间的距离P1可以大于叠层STR内的电极之间的距离P2或电极的厚度。
参照图1和图2，基板10可以包括单元阵列区域CAR和连接区域CNR。叠层结构ST可以设置在单元阵列区域CAR和连接区域CNR的基板10上并可以在远离单元阵列区域CAR的一个方向上延伸。叠层结构ST可以具有在连接区域CNR的基板10上的阶梯式结构。换句话说，连接区域CNR的叠层结构ST的高度可以随着从单元阵列区域CAR到连接区域CNR中的水平距离增大而阶梯式地减小。也就是，在示例实施方式中，叠层结构ST延伸到连接区域CNR中，同时到连接区域CNR中的延伸部随着每个叠层结构STR随后叠置在之前的叠层STR上而减小。
叠层结构ST可以包括竖直地层叠在基板10上的多个叠层STR。每个叠层STR可以包括竖直地层叠的多个电极EL1和EL2以及设置在电极EL1和EL2之间的绝缘层ILD。电极EL1和EL2可以由导电材料(例如掺杂的半导体材料或金属)形成。在一些实施方式中，每个叠层STR可以包括第一电极EL1和设置在第一电极EL1上的第二电极EL2。
在示例实施方式中，每个叠层STR可以包括在连接区域CNR中的垫(pad)部分PAD。在示例实施方式中，每个叠层STR的第一电极EL1和第二电极EL2的端部EP1和EP2可以构成连接区域CNR中的垫部分PAD。在示例实施方式中，每个第一电极EL1可以具有通过设置在其上的第二电极EL2暴露(也就是，保持未覆盖)的第一端部EP1，每个第二电极EL2可以具有通过设置在其上的第一电极EL1而暴露的第二端部EP2。每个垫部分PAD可以包括第一电极EL1的第一端部EP1和第二电极EL2的第二端部EP2。如图2所示，第一端部EP1可以具有第一宽度W1，第二端部EP2可以具有第二宽度W2。在示例实施方式中，第一宽度W1可以小于第二宽度W2的一半。
叠层STR的长度可以随着从基板10起的高度增大而顺序地减小。因而，竖直地彼此相邻的叠层STR中的上面一个的垫部分PAD可以暴露竖直地彼此相邻的叠层STR中的下面一个的垫部分PAD。换句话说，叠层STR的垫部分PAD可以在连接区域CNR中在基板10上构成阶梯式结构(也就是说，“竖板和梯面”)。
换句话说，包括多个叠层STR的叠层结构ST可以包括在连接区域CNR中设置在竖直地和水平地彼此不同的位置处的多个垫部分PAD。垫部分PAD的顶表面的端部可以以相等的距离彼此水平地间隔开。在示例实施方式中，每个垫部分PAD可以包括顺序地层叠的多个电极。
在示例实施方式中，叠层结构ST的垫部分PAD的顶表面的端部可以彼此水平地间隔开第一距离D1，垫部分PAD的顶表面可以彼此竖直地间隔开第一竖直节距P1，如图2所示。在示例实施方式中，第一竖直节距P1指的是竖直地彼此相邻的垫部分PAD的顶表面之间的高度差。第一竖直节距P1可以根据包括在每个垫部分PAD中的电极的数目而改变。在一些实施方式中，第一竖直节距P1可以等于或大于第一电极EL1的顶表面和第二电极EL2的顶表面之间的第二竖直节距P2的两倍。
在示例实施方式中，接触插塞PLG可以分别连接到叠层结构ST的垫部分PAD。每个接触插塞PLG可以与每个垫部分PAD的最上面的电极(例如第二电极EL2)接触。在每个垫部分PAD中，最下面的电极(例如第一电极EL1)的侧壁可以与最上面的电极(例如第二电极EL2)的侧壁水平地间隔开。每个垫部分PAD的第一电极EL1和第二电极EL2的侧壁可以设置在彼此相邻的接触插塞PLG之间。
在示例实施方式中，在每个垫部分PAD中，对应于最上面的电极的第二电极EL2可以与接触插塞PLG接触，对应于最下面的电极的第一电极EL1的侧壁可以与第二电极EL2的侧壁水平地间隔开。如图2所示，与第一电极EL1的侧壁和第二电极EL2的侧壁之间的水平距离对应的第二距离D2可以小于第一距离D1的约一半。此外，第二距离D2可以小于接触插塞PLG的宽度W。
由于垫部分PAD，叠层结构ST可以具有第一阶梯式结构的侧壁轮廓。由于每个垫部分PAD的第一电极EL1和第二电极EL2的侧壁彼此水平地间隔开，所以每个垫部分PAD可以具有第二阶梯式结构的侧壁轮廓。第一阶梯式结构可以具有相对于基板10的顶表面的第一倾斜角θ1，第一倾斜角θ1可以小于90度。第二阶梯式结构可以具有相对于基板10的顶表面的第二倾斜角θ2，第二倾斜角θ2可以大于第一倾斜角θ1并且小于90度。
填充绝缘层110可以设置在基板10上以覆盖叠层结构ST并可以具有平坦化的顶表面。导线CL可以设置在连接区域CNR的填充绝缘层110上并可以分别连接到接触插塞PLG。
由于单元阵列区域CAR的叠层结构ST和连接区域CNR的叠层结构ST之间的高度差，填充绝缘层110可以随着从单元阵列区域CAR起的水平距离增大而逐渐地变厚。填充绝缘层110可以填充空间SR(在下文，被称为“台阶区域SR”)，其每个被限定在竖直地彼此相邻的垫部分PAD之间。
在示例实施方式中，随着单元阵列区域CAR的叠层结构ST的高度(即层叠的电极EL1和EL2的数目)增大，每个垫部分PAD的电极EL1和EL2的数目也可以增加。由于每个垫部分PAD具有第二阶梯式结构的侧壁轮廓(该第二阶梯式结构的侧壁轮廓通过其电极EL1和EL2而具有第二倾斜角θ2)，所以即使垫部分PAD的第一竖直节距P1增大，填充绝缘层110也可以容易地填充台阶区域SR。
图3至图7是示出根据本发明构思的示例实施方式的3D半导体器件的叠层结构的部分的截面图。为了说明的容易和方便，对与图1和2的实施方式中相同的元件或技术特征的描述将省略或仅简要地提及。
参照图3至7，叠层结构ST可以包括竖直地层叠的多个叠层STR，每个叠层STR可以包括设置在连接区域CNR中的垫部分PAD。因此，叠层结构ST可以包括设置在竖直地和水平地彼此不同的位置处的垫部分PAD。在示例实施方式中，竖直地彼此相邻的垫部分PAD的顶表面的端部可以彼此水平地间隔开第一距离D1，相邻的垫部分PAD的顶表面可以彼此竖直地间隔开第一竖直节距P1。
在示例实施方式中，每个叠层STR可以包括竖直地层叠的多个电极EL1、EL2、EL3和EL4，电极EL1、EL2、EL3和EL4的第二竖直节距P2可以小于第一竖直节距P1的一半。在一些实施方式中，每个叠层STR可以包括顺序地层叠的第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4，每个垫部分PAD可以包括第一至第四电极EL1、EL2、EL3和EL4的端部。第一至第四电极EL1、EL2、EL3和EL4可以具有基本上相同的厚度并可以以相等的第二竖直节距P2层叠。在每个垫部分PAD中，对应于最上面的电极的第四电极EL4可以与接触插塞PLG接触，对应于最下面的电极的第一电极EL1的侧壁可以与第四电极EL4的侧壁水平地间隔开第二距离D2。在示例实施方式中，第二距离D2可以小于第一距离D1的约一半。
这种叠层结构ST可以具有由垫部分PAD形成的第一阶梯式结构和由每个垫部分PAD的第一至第四电极EL1、EL2、EL3和EL4形成的第二阶梯式结构。在示例实施方式中，第一阶梯式结构可以具有第一倾斜角θ1，第二阶梯式结构可以具有不同于第一倾斜角θ1的第二倾斜角θ2，如参照图1和2所述的。
参照图3和4，第二电极EL2和第三电极EL3的侧壁可以在第一电极EL1和第四电极EL4的侧壁之间彼此水平地间隔开。在示例实施方式中，第一至第四电极EL1、EL2、EL3和EL4的侧壁可以基本上垂直于第一至第四电极EL1、EL2、EL3和EL4的顶表面。备选地，如图4所示，第一至第四电极EL1、EL2、EL3和EL4可以分别具有关于第一至第四电极EL1、EL2、EL3和EL4的顶表面倾斜的侧壁。
参照图5，设置在最上面的第四电极EL4下面的第三电极EL3的侧壁可以与最上面的第四电极EL4的侧壁对准。此外，设置在最下面的第一电极EL1上的第二电极EL2的侧壁可以与最下面的第一电极EL1的侧壁对准。
在示例实施方式中，如图6所示，第二电极EL2和第三电极EL3的侧壁可以与最下面的第一电极EL1的侧壁对准。在其它示例实施方式中，如图7所示，第二电极EL2和第三电极EL3的侧壁可以与最上面的第四电极EL4的侧壁对准。
图8是示出根据本发明构思的示例实施方式的3D半导体器件的截面图。
参照图8，基板10可以包括第一连接区域CNR1、第二连接区域CNR2以及设置在第一连接区域CNR1和第二连接区域CNR2之间的单元阵列区域CAR。叠层结构ST可以设置在基板10上。叠层结构ST可以包括竖直地层叠在基板10上的多个叠层STR。叠层结构ST可以从单元阵列区域CAR延伸到第一连接区域CNR1和第二连接区域CNR2中，并可以具有在第一连接区域CNR1和第二连接区域CNR2中的阶梯式结构。换句话说，叠层STR的长度可以随着从基板10起的竖直距离增大而连续地减小。
在示例实施方式中，每个叠层STR可以包括竖直层叠的电极EL1和EL2以及设置在电极EL1和EL2之间的绝缘层ILD。在示例实施方式中，每个叠层STR可以包括第一电极EL1和第二电极EL2以及设置在第一电极EL1和第二电极EL2之间的绝缘层ILD。换句话说，包括多个叠层STR的叠层结构ST可以包括交替地且重复地层叠的第一电极EL1和第二电极EL2。每个第一电极EL1可以具有分别设置在第一连接区域CNR1和第二连接区域CNR2中的第一端部，每个第二电极EL2可以具有分别设置在第一连接区域CNR1和第二连接区域CNR2中的第二端部。
根据本发明构思的一些示例实施方式，叠层结构ST可以包括在第一连接区域CNR1中设置在竖直地彼此不同的位置处的第一垫部分PAD1。第一垫部分PAD1的顶表面的端部可以以相等的距离彼此水平地间隔开。此外，叠层结构ST可以包括在第二连接区域CNR2中设置在竖直地彼此不同的位置处的第二垫部分PAD2。第二垫部分PAD2的顶表面的端部可以以相等的距离彼此水平地间隔开。
在示例实施方式中，第一垫部分PAD1和第二垫部分PAD2的每个可以包括层叠的第一电极EL1和第二电极EL2的端部。具体地，每个第一垫部分PAD1可以包括设置在第一连接区域CNR1中的第一电极EL1的第一端部和设置在第一电极EL1上的第二电极EL2的第二端部。每个第二垫部分PAD2可以包括设置在第二连接区域CNR2中的第二电极EL2的第二端部和设置在第二电极EL2上的第一电极EL1的第一端部。
在示例实施方式中，在第一连接区域CNR1中，彼此相邻的第一垫部分PAD1的顶表面的端部可以彼此水平地间隔开第一距离D1。在第一连接区域CNR1中，彼此相邻的第一垫部分PAD1的顶表面可以彼此竖直地间隔开第一竖直节距(图2的P1)。第一竖直节距P1可以等于或大于第一电极EL1和第二电极EL2的竖直节距(图2的P2)的两倍。同样地，在第二连接区域CNR2中，彼此相邻的第二垫部分PAD2的顶表面的端部可以彼此水平地间隔开第三距离D3。在第二连接区域CNR2中，彼此相邻的第二垫部分PAD2的顶表面可以彼此竖直地间隔开第一竖直节距(图1的P1)。在一些实施方式中，第三距离D3可以等于第一距离D1。备选地，第三距离D3可以不同于第一距离D1。此外，第二垫部分PAD2可以设置在与第一垫部分PAD1不同的水平处。第一垫部分PAD1的竖直厚度可以基本上彼此相等。至少一个第二垫部分PAD2的竖直厚度可以不同于其它第二垫部分PAD2的竖直厚度。例如，第二垫部分PAD2中的最下面的一个的竖直厚度可以小于其它的第二垫部分PAD2的竖直厚度。
在示例实施方式中，第一接触插塞PLG1可以分别连接到第一垫部分PAD1的第二电极EL2，第二接触插塞PLG2可以分别连接到第二垫部分PAD2的第一电极EL1。
在第一连接区域CNR1中，第一垫部分PAD1的顶表面的端部可以彼此水平地间隔开第一距离D1，如上所述。在示例实施方式中，第一距离D1可以基本上等于第一连接区域CNR1中的彼此相邻的第一电极EL1的侧壁之间的水平距离和彼此相邻的第二电极EL2的侧壁之间的水平距离。
在每个第一垫部分PAD1中，第二电极EL2的侧壁和第一电极EL1的侧壁可以设置在彼此水平地不同的位置，第二电极EL2的侧壁可以与第一电极EL1的侧壁水平地间隔开第二距离D2。在示例实施方式中，第二距离D2可以小于第一距离D1的一半，第一距离D1对应于彼此相邻的第一垫部分PAD1的顶表面的端部之间的水平距离。此外，第二距离D2可以小于第一接触插塞PLG1的宽度。每个第一垫部分PAD1的第一电极EL1和第二电极EL2的侧壁可以设置在彼此相邻的第一接触插塞PLG1之间。
在第二连接区域CNR2中，第二垫部分PAD2的顶表面的端部可以彼此水平地间隔开第三距离D3，如上所述。在示例实施方式中，第三距离D3可以基本上等于第二连接区域CNR2中的彼此相邻的第一电极EL1的侧壁之间的水平距离和彼此相邻的第二电极EL2的侧壁之间的水平距离。
在每个第二垫部分PAD2中，第一电极EL1的侧壁和第二电极EL2的侧壁可以设置在水平地彼此不同的位置，第二电极EL2的侧壁可以与第一电极EL1的侧壁水平地间隔开第四距离D4。在示例实施方式中，第四距离D4可以小于第三距离D3的一半，第三距离D3对应于彼此相邻的第二垫部分PAD2的顶表面的端部之间的水平距离。此外，第四距离D4可以小于第二接触插塞PLG2的宽度。在示例实施方式中，第四距离D4可以基本上等于第二距离D2。备选地，第四距离D4可以不同于第二距离D2。每个第二垫部分PAD2的第一电极EL1和第二电极EL2的侧壁可以设置在彼此相邻的第二接触插塞PLG2之间。
叠层结构ST可以具有通过第一连接区域CNR1中的第一垫部分PAD1实现的第一阶梯式结构，每个第一垫部分PAD1可以具有通过包括在其中的第一电极EL1和第二电极EL2实现的第二阶梯式结构。第一阶梯式结构可以具有相对于基板10的顶表面的第一倾斜角θ1，第一倾斜角θ1可以小于90度。第二阶梯式结构可以具有相对于基板10的顶表面的第二倾斜角θ2，第二倾斜角θ2可以大于第一倾斜角θ1并小于90度。叠层结构ST还可以包括在第二连接区域CNR2中的第一阶梯式结构和第二阶梯式结构。
填充绝缘层110可以设置在基板10的整个顶表面上以覆盖叠层结构ST并可以具有平坦化的顶表面。第一导线CL1可以设置在第一连接区域CNR1的填充绝缘层110上从而分别连接到第一接触插塞PLG1，第二导线CL2可以设置在第二连接区域CNR2的填充绝缘层110上从而分别连接到第二接触插塞PLG2。
图9是示出根据本发明构思的示例实施方式的3D半导体器件的截面图。图10是图9的部分‘A’的放大图。在图9和10的实施方式中，为了说明的容易和方便，与图8的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图9，叠层结构ST可以包括竖直地层叠的多个叠层STR，每个叠层STR可以包括竖直地层叠的第一电极EL1和第二电极EL2。
叠层结构ST可以包括在第一连接区域CNR1中设置在水平地和竖直地彼此不同的位置处的第一垫部分PAD1。此外，叠层结构ST可以包括在第二连接区域CNR2中设置在水平地和竖直地彼此不同的位置处的第二垫部分PAD2。
在示例实施方式中，叠层结构ST的第一垫部分PAD1的顶表面的端部可以彼此水平地间隔开第一距离D1，第一垫部分PAD1的顶表面可以彼此竖直地间隔开第一竖直间距P1，如图10所示。这里，第一竖直节距P1可以等于或大于约第一电极EL1和第二电极EL2的高度差P2(或第二竖直节距P2)的约两倍。同样地，第二垫部分PAD2的顶表面的端部可以在第二连接区域CNR2中彼此水平地间隔开第三距离。第二垫部分PAD2的顶表面可以在第二连接区域CNR2中彼此竖直地间隔开第一竖直节距P1。
在示例实施方式中，第一接触插塞PLG1可以分别连接到第一垫部分PAD1的第二电极EL2，第二接触插塞PLG2可以分别连接到第二垫部分PAD2的第一电极EL1。
在示例实施方式中，在第一垫部分EL1的至少一个中，第一电极EL1和第二电极EL2的侧壁可以彼此对准。此外，在第一垫部分PAD1的至少另一个中，第二电极EL2的侧壁和第一电极EL1的侧壁可以设置在竖直地和水平地彼此不同的位置。在示例实施方式中，与第一电极EL1的侧壁和第二电极EL2的侧壁之间的水平距离对应的第二距离D2可以小于与第一垫部分PAD1的顶表面的端部之间的水平距离对应的第一距离D1的一半。同样地，第二垫部分PAD2的至少一个的第一电极EL1和第二电极EL2的侧壁可以彼此对准，第二垫部分PAD2的至少另一个的第一电极EL1和第二电极EL2的侧壁可以设置在彼此竖直地和水平地不同的位置处。
每个第一垫部分PAD1的第一电极EL1和第二电极EL2的侧壁可以设置在彼此相邻的第一接触插塞PLG1之间，每个第二垫部分PAD2的第一电极EL1和第二电极EL2的侧壁可以设置在彼此相邻的第二接触插塞PLG2之间。
根据本示例实施方式，叠层结构ST可以在第一连接区域CNR1中具有通过第一垫部分PAD1实现的第一阶梯式结构，第一垫部分PAD1中的至少一个可以具有通过竖直地彼此相邻的第一电极EL1和第二电极EL2实现的第二阶梯式结构。第一阶梯式结构和第二阶梯式结构也可以提供在第二连接区域CNR2中。
图11是示出根据本发明构思的示例实施方式的3D半导体器件的截面图。在本示例实施方式中，为了说明的容易和方便，与图8的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图11，如上所述，叠层结构ST可以包括第一连接区域CNR1的第一垫部分PAD1和第二连接区域CNR2的第二垫部分PAD2。如上所述，第一垫部分PAD1可以设置在第一连接区域CNR1中的水平地和竖直地彼此不同的位置处，第二垫部分PAD2可以设置在第二连接区域CNR2中的水平地和竖直地彼此不同的位置处。
第一垫部分PAD1和第二垫部分PAD2的每个可以包括竖直地彼此相邻的第一电极EL1和第二电极EL2，第一电极EL1和第二电极EL2可以具有相对于第一电极EL1和第二电极EL2的顶表面倾斜的侧壁。换句话说，第一垫部分PAD1和第二垫部分PAD2的每个可以具有倾斜的侧壁轮廓。
在示例实施方式中，叠层结构ST可以在第一连接区域CNR1中具有通过第一垫部分PAD1实现的第一阶梯式结构，每个第一垫部分PAD1可以具有倾斜的侧壁轮廓。同样地，叠层结构ST可以在第二连接区域CNR2中具有通过第二垫部分PAD2实现的第二阶梯式结构，每个第二垫部分PAD2可以具有倾斜的侧壁轮廓。在示例实施方式中，第一阶梯式结构可以具有相对于基板10的顶表面的小于90度的第一倾斜角(见图3的θ1)，垫部分PAD1和PAD2的每个的侧壁可以具有大于第一倾斜角(见图3的θ1)并且小于90度的第二倾斜角(见图3的θ2)。
图12是示出根据本发明构思的示例实施方式的3D半导体器件的截面图，图13是图12的部分‘A’的放大图。在本示例实施方式中，为了说明的容易和方便，与图8的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图12和13，叠层结构ST可以设置在基板10上，基板10包括第一连接区域CNR1和第二连接区域CNR2以及设置在第一连接区域CNR1和第二连接区域CNR2之间的单元阵列区域CAR。叠层结构ST可以包括层叠在基板10上的多个叠层STR，叠层STR的长度可以随着从基板10起的距离增大而顺序地减小。在示例实施方式中，每个叠层STR可以包括顺序地层叠的第一电极EL1、第二电极EL2和第三电极EL3。第一至第三电极EL1、EL2和EL3的每个可以具有分别设置在第一连接区域CNR1和第二连接区域CNR2中的端部。
叠层结构ST可以包括在第一连接区域CNR1中设置在水平地和竖直地彼此不同的位置处的第一垫部分PAD1。此外，叠层结构ST还可以包括在第二连接区域CNR2中设置在水平地和竖直地彼此不同的位置处的第二垫部分PAD2。叠层结构ST可以通过第一连接区域CNR1和第二连接区域CNR2中的第一垫部分PAD1和第二垫部分PAD2而具有阶梯式的侧壁轮廓。
在第一连接区域CNR1中，彼此相邻的第一垫部分PAD1的顶表面的端部可以彼此水平地间隔开第一距离D1，并可以设置在基于基板10的顶表面的彼此不同的水平。同样地，在第二连接区域CNR2中，彼此相邻的第二垫部分PAD2的顶表面的端部可以彼此水平地间隔开第三距离D3，并可以设置在基于基板10的顶表面的彼此不同的水平。第一垫部分PAD1可以设置在基于基板10的顶表面的与第二垫部分PAD2不同的水平。
在示例实施方式中，第一垫部分PAD1中的至少一个可以具有竖直地彼此相邻的第一至第三电极EL1、EL2和EL3的端部，第二垫部分PAD2的至少一个可以具有竖直地彼此相邻的第一至第三电极EL1、EL2和EL3的端部。第一垫部分PAD1的最下面的一个可以具有竖直地层叠的第一电极EL1和第二电极EL2的端部。第二垫部分PAD2的最下面的一个可以具有叠层结构ST的最下面的第一电极EL1的端部。
在示例实施方式中，在每个第一垫部分PAD1中，最上面的电极可以与第一接触插塞PLG1接触，最下面的电极的侧壁可以与最上面的电极的侧壁水平地间隔开。在示例实施方式中，与最上面的电极的侧壁和最下面的电极的侧壁之间的水平距离对应的第二距离D2可以小于与第一垫部分PAD1的顶表面的端部之间的水平距离对应的第一距离D1的约一半。
在示例实施方式中，在第一垫部分PAD1的至少一个中，第二电极EL2可以对应于最上面的电极，第三电极EL3可以对应于最下面的电极，第一电极EL1可以设置在第二电极EL2和第三电极EL3之间。在示例实施方式中，第一电极EL1的端部可以通过第二电极EL2暴露，第三电极EL3的端部可以通过第一电极EL1暴露。
对应于最上面的电极的第二电极EL2的端部可以与第一接触插塞PLG1接触。与最下面的第三电极EL3的侧壁和最上面的第二电极EL2的侧壁之间的水平距离对应的第二距离D2可以小于与第一垫部分PAD1的顶表面的端部之间的水平距离对应的第一距离D1的一半。设置在第二电极EL2和第三电极EL3之间的第一电极EL1的侧壁可以与第二电极EL2和第三电极EL3的侧壁水平地间隔开。
在示例实施方式中，在每个第二垫部分PAD2中，最上面的电极可以与第二接触插塞PLG2接触，最下面的电极的侧壁可以与最上面的电极的侧壁水平地间隔开。在示例实施方式中，与每个第二垫部分PAD2的最上面的电极的侧壁和最下面的电极的侧壁之间的水平距离对应的第四距离D4可以小于第三距离D3的约一半。
在示例实施方式中，在第二垫部分PAD2的至少一个中，第一电极EL1可以对应于最上面的电极，第二电极EL2可以对应于最下面的电极。此外，在第二垫部分PAD2的至少一个中，第三电极EL3可以设置在第一电极EL1和第二电极EL2之间。在示例实施方式中，第三电极EL3的端部可以通过第一电极EL1暴露，第二电极EL2的端部可以通过第三电极EL3暴露。
第二接触插塞PLG2可以连接到对应于最上面的电极的第一电极EL1。最上面的第一电极EL1的侧壁和最下面的第二电极EL2的侧壁之间的第四距离D4可以小于第三距离D3的一半。此外，第四距离D4可以小于第二接触插塞PLG2的宽度。设置在第一电极EL1和第二电极EL2之间的第三电极EL3的侧壁可以与第一电极EL1和第二电极EL2的侧壁水平地间隔开。
叠层结构ST可以在第一连接区域CNR1中具有通过第一垫部分PAD1实现的第一阶梯式结构，每个第一垫部分PAD1可以具有通过竖直地彼此相邻的第一至第三电极EL1、EL2和EL3实现的第二阶梯式结构。第一阶梯式结构可以具有相对于基板10的顶表面的小于90度的第一倾斜角θ1，第二阶梯式结构可以具有大于第一倾斜角θ1并且小于90度的第二倾斜角θ2。叠层结构ST还可以在第二连接区域CNR2中包括第一阶梯式结构和第二阶梯式结构。
当填充绝缘层110沉积在竖直地彼此相邻的第一垫部分PAD1之间的台阶区域中时，台阶区域可以由于第一垫部分PAD1的第二阶梯式结构而容易地用填充绝缘层110填充。
图14是示出根据本发明构思的示例实施方式的3D半导体器件的截面图，图15是图14的部分‘A’的放大图。在本示例实施方式中，为了说明的容易和方便，与图12和13的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图14和15，叠层结构ST可以包括层叠在基板10上的多个叠层STR，每个叠层STR可以包括顺序地层叠的第一电极EL1、第二电极EL2和第三电极EL3。
叠层结构ST的第一垫部分PAD1可以设置在第一连接区域CNR1的基板10上，叠层结构ST的第二垫部分PAD2可以设置在第二连接区域CNR2的基板10上。如上所述，第一垫部分PAD1和第二垫部分PAD2的每个可以包括竖直地彼此相邻的第一至第三电极EL1至EL3的端部。
在示例实施方式中，在第一垫部分PAD1的至少一个中，第二电极EL2可以对应于最上面的电极，第三电极EL3可以对应于最下面的电极。此外，在第一垫部分PAD1的至少一个中，第一电极EL1可以设置在第二电极EL2和第三电极EL3之间。在第二垫部分PAD2的至少一个中，第一电极EL1可以对应于最上面的电极，第二电极EL2可以对应于最下面的电极。此外，在第二垫部分PAD2的至少一个中，第三电极EL3可以设置在第一电极EL1和第二电极EL2之间。
在这些示例实施方式中，第一接触插塞PLG1可以分别连接到第一连接区域CNR1中的第一垫部分PAD1的第二电极EL2，第二接触插塞PLG2可以分别连接到第二连接区域CNR2中的第二垫部分PAD2的第一电极EL1。
此外，在第一垫部分PAD1的至少一个中，对应于最上面的电极的第二电极EL2的侧壁可以与对应于最下面的电极的第三电极EL3的侧壁水平地间隔开。在示例实施方式中，第二电极EL2和第三电极EL3的侧壁之间的第二距离D2可以小于第一距离D1的一半。此外，当从平面图看时，设置在第二电极EL2和第三电极EL3之间的第一电极EL1的侧壁可以设置在第二电极EL2和第三电极EL3的侧壁之间。
在示例实施方式中，在第一垫部分PAD1的另一个中，第一至第三电极EL1、EL2和EL3的侧壁可以竖直地彼此对准。换句话说，另一个第一垫部分PAD1的第一至第三电极EL1、EL2和EL3的侧壁可以彼此竖直地共面。
同样地，在第二垫部分PAD2的至少一个中，对应于最上面的电极的第一电极EL1的侧壁可以与对应于最下面的电极的第二电极EL2的侧壁水平地间隔开。在示例实施方式中，第一电极EL1的侧壁和第二电极EL2的侧壁之间的水平距离可以小于第二垫部分PAD2的顶表面的端部之间的水平距离的一半。此外，当从平面图看时，设置在第一电极EL1和第二电极EL2之间的第三电极EL3的侧壁可以设置在第一电极EL1和第二电极EL2的侧壁之间。
在示例实施方式中，在第二垫部分PAD2的另一个中，第一至第三电极EL1、EL2和EL3的侧壁可以竖直地彼此对准。换句话说，另一个第二垫部分PAD2的第一至第三电极EL1、EL2和EL3的侧壁可以彼此竖直地共面。
图16是示出根据本发明构思的示例实施方式的3D半导体器件的截面图，图17是图16的部分‘A’的放大图。在本示例实施方式中，为了说明的容易和方便，与图12和13的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图16和17，第一垫部分PAD1中的一些的每个可以包括竖直地彼此相邻的第一至第三电极EL1、EL2和EL3。在第一垫部分PAD1的一些的每个中，对应于最上面的电极的第二电极EL2的侧壁可以与对应于最下面的电极的第三电极EL3的侧壁水平地间隔开，第一电极EL1的侧壁可以与对应于最上面的电极的第二电极EL2的侧壁竖直地对准，如图17所示。在示例实施方式中，第二电极EL2的侧壁和第三电极EL3的侧壁之间的第二距离D2可以小于第一垫部分PAD1的顶表面的端部之间的第一距离D1的一半。
同样地，在第二垫部分PAD2的一些的每个中，对应于最上面的电极的第一电极EL1的侧壁可以与对应于最下面的电极的第二电极EL2的侧壁水平地间隔开，第三电极EL3的侧壁可以与对应于最上面的电极的第一电极EL1的侧壁竖直地对准。
图18是示出根据本发明构思的示例实施方式的3D半导体器件的截面图，图19是图18的部分‘A’的放大图。在本实施方式中，为了说明的容易和方便，与图12和13的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图18和19，第一垫部分PAD1中的一些的每个可以包括竖直地彼此相邻的第一至第三电极EL1、EL2和EL3。在第一垫部分PAD1的一些的每个中，对应于最上面的电极的第二电极EL2的侧壁可以与对应于最下面的电极的第三电极EL3的侧壁水平地间隔开，第一电极EL1的侧壁可以与对应于最下面的电极的第三电极EL3的侧壁竖直地对准，如图19所示。在示例实施方式中，第二电极EL2的侧壁和第三电极EL3的侧壁之间的第二距离D2可以小于第一垫部分PAD1的顶表面的端部之间的第一距离D1的一半。
同样地，在第二垫部分PAD2的一些的每个中，对应于最上面的电极的第一电极EL1的侧壁可以与对应于最下面的电极的第二电极EL2的侧壁水平地间隔开，第三电极EL3的侧壁可以与对应于最下面的电极的第二电极EL2的侧壁竖直地对准。
图20和21是示出根据本发明构思的示例实施方式的3D半导体器件的截面图。在下文，为了说明的容易和方便，与图12和13的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图20，叠层结构ST可以在第一连接区域CNR1中包括设置在水平地和竖直地彼此不同的位置处的第一垫部分PAD1。在示例实施方式中，第一垫部分PAD1中的一个或一些可以具有第一竖直厚度，第一垫部分PAD1中的另一个或其它可以具有第二竖直厚度。例如，包括在第一垫部分PAD1的至少一个中的电极的数目可以不同于包括在第一垫部分PAD1的至少另一个中的电极的数目。
在示例实施方式中，第一垫部分PAD1可以包括第一垫PAD1a和第二垫PAD1b，如图20所示。每个第一垫PAD1a可以具有一个电极，每个第二垫PAD1b可以具有顺序地层叠的多个电极。在示例实施方式中，第一垫PAD1a可以设置于在第一连接区域CNR1中竖直地彼此相邻的第二垫PAD1b之间。在每个第二垫PAD1b中，最上面的电极的侧壁可以与最下面的电极的侧壁水平地间隔开。在示例实施方式中，最上面的电极的侧壁和最下面的电极的侧壁之间的水平距离可以小于彼此相邻的第一垫部分PAD1的顶表面的端部之间的水平距离的一半。
此外，叠层结构ST可以在第二连接区域CNR2中包括设置在水平地和竖直地彼此不同的位置处的第二垫部分PAD2。像第一垫部分PAD1一样，第二垫部分PAD2可以具有彼此不同的竖直厚度。换句话说，第二垫部分PAD2可以包括每个具有一个电极的第一垫PAD2a以及每个具有顺序地层叠的多个电极的第二垫PAD2b。在示例实施方式中，第一垫PAD2a可以设置于在第二连接区域CNR2中的竖直地彼此相邻的第二垫PAD2b之间。
参照图21，第一连接区域CNR1的第一垫部分PAD1的竖直厚度可以不同于第二连接区域CNR2的第二垫部分PAD2的竖直厚度。此外，第一连接区域CNR1的第一垫部分PAD1可以包括其竖直厚度彼此不同的第一垫PAD1a和第二垫PAD1b。在示例实施方式中，第一垫PAD1a可以具有顺序地层叠的两个电极的端部，第二垫PAD1b可以具有顺序地层叠的三个电极的端部。在第一垫PAD1a和第二垫PAD1b的每个中，最上面的电极的侧壁和最下面的电极的侧壁之间的水平距离可以小于第一垫部分PAD1的顶表面的端部之间的水平距离的一半。
第二连接区域CNR2的第二垫部分PAD2可以包括其竖直厚度彼此不同的第一垫PAD2a和第二垫PAD2b。在示例实施方式中，第一垫PAD2a可以具有一个电极的端部，第二垫PAD2b可以具有顺序地层叠的两个电极的端部。第二垫PAD2b中层叠的电极的侧壁之间的水平距离可以小于彼此相邻的第二垫部分PAD2的顶表面的端部之间的水平距离的一半。
图22和23是示出根据本发明构思的示例实施方式的3D半导体器件的截面图。在本示例实施方式中，为了说明的容易和方便，与图8的实施方式中相同的元件或技术特征的描述将被省略或仅被简要地提及。
参照图22和23，叠层结构ST可以包括层叠在基板10上的多个叠层，叠层的长度可以随着从基板10起的距离增大而顺序地减小。因此，叠层结构ST可以在第一连接区域CNR1和第二连接区域CNR2中具有阶梯式结构。
具体地，叠层结构ST可以包括在第一连接区域CNR1中设置在水平地和竖直地彼此不同的位置处的第一垫部分PAD1。此外，叠层结构ST还可以包括在第二连接区域CNR2中设置在水平地和竖直地彼此不同的位置处的第二垫部分PAD2。
在示例实施方式中，每个叠层STR可以包括顺序地层叠的第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4。每个第一垫部分PAD1可以包括竖直地彼此相邻的第一至第四电极EL1、EL2、EL3和EL4的端部。每个第二垫部分PAD2可以包括竖直地彼此相邻的第一至第四电极EL1、EL2、EL3和EL4的端部。在每个第一垫部分PAD1中，最上面的电极可以是第四电极EL4。在每个第二垫部分PAD2中，最上面的电极可以是第一电极EL1。
在示例实施方式中，第一垫部分PAD1的顶表面的端部可以彼此水平地间隔开第一距离D1。在每个第一垫部分PAD1中，最下面的电极的侧壁和最上面的电极的侧壁可以彼此水平地间隔开第二距离D2。第二距离D2可以小于第一距离D1的一半。第二垫部分PAD2可以类似于第一垫部分PAD1。
在每个第一垫部分PAD1中，对应于最上面的电极的第四电极EL4的侧壁可以与对应于最下面的电极的第一电极EL1的侧壁水平地间隔开第二距离D2。此外，在每个第一垫部分PAD1中，第二电极EL2和第三电极EL3的侧壁可以在第一电极EL1的侧壁和第四电极EL4的侧壁之间彼此水平地间隔开，如图22所示。备选地，在每个第一垫部分PAD1中，第二电极EL2的侧壁可以与第一电极EL1的侧壁和第三电极EL3的侧壁水平地间隔开，第三电极EL3的侧壁可以与第四电极EL4的侧壁竖直地对准，如图23所示。此外，第一垫部分PAD1的第二电极EL2和第三电极EL3的侧壁的位置可以如参照图4至7所述地被各种各样地修改。
每个第一垫部分PAD1可以通过第一至第四电极EL1至EL4而具有阶梯式的侧壁轮廓。换句话说，叠层结构ST可以通过第一垫部分PAD1具有第一阶梯式结构的侧壁轮廓，每个第一垫部分PAD1可以通过第一至第四电极EL1至EL4而具有第二阶梯式结构的侧壁轮廓。在示例实施方式中，第一阶梯式结构可以具有小于90度的第一倾斜角(见图3的θ1)，第二阶梯式结构可以具有大于第一倾斜角(见图3的θ1)并小于90度的第二倾斜角(见图3的θ2)。此外，叠层结构ST还可以在第二连接区域CNR2中具有第一阶梯式结构和第二阶梯式结构的侧壁轮廓。
在下文，将参照图24至28描述根据本发明构思的示例实施方式的形成3D半导体器件的叠层结构的方法。
图24至28是示出根据本发明构思的示例实施方式的形成3D半导体器件的叠层结构的示例方法的截面图。
参照图24，薄层结构可以形成在包括单元阵列区域CAR和连接区域CNR的基板10上。薄层结构可以包括竖直地层叠在基板10上的多个叠层STR，每个叠层STR可以包括交替地层叠的多个水平层HL和多个绝缘层ILD。在示例实施方式中，每个叠层STR可以包括两个水平层HL。
在示例实施方式中，薄层结构可以被图案化以在连接区域CNR的基板10上形成具有阶梯式形状的叠层结构ST。换句话说，形成叠层结构ST可以包括对薄层结构多次重复地进行蚀刻工艺。
在示例实施方式中，形成叠层结构ST的工艺可以包括用于形成叠层结构ST的垫部分的垫蚀刻工艺和用于减小每个垫部分的侧壁轮廓相对于基板10的顶表面的倾斜度的辅助蚀刻工艺。垫蚀刻工艺和辅助蚀刻工艺可以被交替地且重复地进行。
在示例实施方式中，如图24所示，覆盖单元阵列区域CAR和部分的连接区域CNR的掩模图案MP1可以形成在薄层结构上，可以使用掩模图案MP1作为蚀刻掩模对该薄层结构进行垫蚀刻工艺。此时，垫蚀刻工艺可以蚀刻多个水平层HL。在示例实施方式中，垫蚀刻工艺的蚀刻深度可以对应于垫部分的竖直节距。例如，垫蚀刻工艺的蚀刻深度可以为水平层HL的竖直节距的约两倍。
接下来，参照图25，掩模图案MP1可以被蚀刻以使得掩模图案MP1的侧壁被横向地移动小于第一距离的一半的第二距离，从而形成辅助掩模图案MP2。辅助蚀刻工艺可以使用辅助掩模图案MP2作为蚀刻掩模对该薄层结构进行。这里，辅助蚀刻工艺的蚀刻深度可以基本上等于水平层HL的竖直节距。
在辅助蚀刻工艺之后，辅助掩模图案MP2可以被蚀刻以使得辅助掩模图案MP2的侧壁移动第一距离，从而形成缩小的掩模图案MP1。接下来，垫蚀刻工艺可以使用缩小的掩模图案MP1作为蚀刻掩模再次对薄层结构进行。
由于垫蚀刻工艺和辅助蚀刻工艺如上所述交替地并且重复地进行，所以包括垫部分的叠层结构ST可以如图26所示地形成。垫部分可以在基板10上在连接区域CNR中设置在水平地和竖直地彼此不同的位置处。如上所述，叠层结构ST可以具有第一阶梯式结构和第二阶梯式结构，该第一阶梯式结构具有通过垫部分实现的第一倾斜角θ1，第二阶梯式结构具有通过每个垫部分的水平层HL实现的第二倾斜角θ2。
另外，参照图27和28，具有第二阶梯式结构的侧壁轮廓的垫部分可以通过多次重复地进行垫蚀刻工艺而形成。垫蚀刻工艺的蚀刻深度可以等于或大于水平层HL的竖直节距的两倍。在示例实施方式中，可以交替地且重复地进行使用掩模图案MP1作为蚀刻掩模的垫蚀刻工艺和横向地移动掩模图案MP1的侧壁达第一距离D1的工艺。
具体地，当多个水平层HL在使用掩模图案MP1作为蚀刻掩模的垫蚀刻工艺期间被蚀刻时，随着水平层HL的数目增大，相对于每个叠层STR的最下面的水平层HL的蚀刻选择性可以减小。因而，层叠的水平层HL的侧壁的位置可以彼此不同，并且通过垫蚀刻工艺暴露的水平层HL的侧壁可以设置在彼此水平地间隔开的位置或可以如图28所示地倾斜。
图29是示出根据本发明构思的示例实施方式的3D半导体存储器件的示意性框图。
参照图29，半导体存储器件可以包括单元阵列区域CAR和周边电路区域。周边电路区域可以包括行解码器区ROW DCR、页缓冲区PBR和列解码器区COL DCR。此外，连接区域CNR可以设置在单元阵列区域CAR和行解码器区域ROW DCR之间。
存储单元阵列可以设置在单元阵列区域CAR中。存储单元阵列可以包括被三维地布置的多个存储单元。存储单元阵列可以包括多个存储单元、多条字线和多条位线。字线和位线可以电连接到存储单元。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区ROW DCR中。用于电连接存储单元阵列到行解码器的互连结构可以设置在连接区域CNR中。响应于地址信号，行解码器可以选择存储单元阵列的存储块当中的一个，并可以选择被选择的存储块的字线当中的一条。行解码器可以响应于控制电路(未示出)的控制信号而分别提供从电压产生电路(未示出)产生的第一字线电压和第二字线电压到被选择的字线和未被选择的字线。
用于感测存储在存储单元中的数据的页缓冲器可以设置在页缓冲器区域PBR中。根据一示例操作方式，页缓冲器可以临时地存储将被存储在存储单元中的数据或可以读出存储在存储单元中的数据。页缓冲器可以在编程操作模式中作为写驱动器电路运行，并可以在读操作模式中作为读放大电路运行。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区COLDCR中。列解码器可以提供页缓冲器和外部装置(例如存储器控制器)之间的数据传输通道。
图30是示出根据本发明构思的示例实施方式的3D半导体存储器件的平面图。图31是沿图30的线I-I'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。
参照图30和31，基板10可以包括单元阵列区域CAR和连接区域CNR。例如，基板10可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或具有通过进行选择性外延生长(SEG)工艺而获得的外延薄层的基板。基板10可以由半导体材料形成。例如，基板10可以例如包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种。
叠层结构ST可以在基板10上沿第一方向D1彼此平行地延伸，并可以在第二方向D2上彼此间隔开。每个叠层结构ST可以包括竖直地层叠在基板10上的电极EL和设置在电极EL之间的绝缘层ILD。在示例实施方式中，每个叠层结构ST可以包括交替地并且重复地层叠的第一电极EL1和第二电极EL2。叠层结构ST的绝缘层的厚度可以根据半导体存储器件的特性而改变。在示例实施方式中，最下面的绝缘层ILD的厚度可以小于其它的绝缘层ILD的厚度，其它的绝缘层ILD的厚度可以基本上彼此相等。在示例实施方式中，绝缘层ILD中的一个或一些可以比其它的绝缘层ILD厚。
在示例实施方式中，每个叠层结构ST可以包括在连接区域CNR中的第一垫部分PAD1和第二垫部分PAD2。在示例实施方式中，第一垫部分PAD1和第二垫部分PAD2的每个可以包括竖直地彼此相邻的第一电极EL1和第二电极EL2的端部。
当从平面图看时，第一垫部分PAD1可以在连接区域CNR中沿第一方向D1布置。当从平面图看时，第二垫部分PAD2可以沿第一方向D1布置并在第二方向D2上邻近于第一垫部分PAD1。
彼此相邻的第一垫部分PAD1的顶表面的端部可以在叠层结构ST的纵向方向上(即，在第一方向D1上)彼此间隔开第一距离。第一垫部分PAD1的竖直节距可以根据每个第一垫部分PAD1中包括的电极的数目而改变。第二垫部分PAD2可以类似于第一垫部分PAD1。
第一接触插塞PLG1可以与每个第一垫部分PAD1的最上面的电极接触，第二接触插塞PLG2可以与每个第二垫部分PAD2的最上面的电极接触。
在示例实施方式中，在第一垫部分PAD1和第二垫部分PAD2的每个中，最下面的电极的侧壁可以与最上面的电极的侧壁水平地间隔开。此外，第一垫部分PAD1和第二垫部分PAD2的每个的电极EL的侧壁可以在彼此相邻的第一接触插塞PLG1之间或在彼此相邻的第二接触插塞PLG2之间彼此水平地间隔开。第一垫部分PAD1和第二垫部分PAD2的每个的最上面的电极的侧壁和最下面的电极的侧壁之间的水平距离可以小于第一距离的一半。
在示例实施方式中，竖直结构VS可以穿过叠层结构ST从而电连接到单元阵列区域CAR中的基板10。竖直结构VS可以包括半导体材料或导电材料。穿过每个叠层结构ST的竖直结构VS可以在一个方向(例如第一方向D1)上布置成一行。备选地，穿过每个叠层结构ST的竖直结构VS可以在一个方向(例如第一方向D1)上布置成Z字形形式。在示例实施方式中，竖直结构VS可以包括半导体材料。在示例实施方式中，竖直结构VS的底表面可以设置在基板10的顶表面和底表面之间的水平处。接触垫可以设置在每个竖直结构VS的顶端上，位线接触插塞BPLG可以连接到接触垫。
在示例实施方式中，数据存储层DS可以设置在叠层结构ST和竖直结构VS之间。在示例实施方式中，数据存储层DS可以包括穿过叠层结构ST的竖直绝缘图案以及从竖直绝缘图案和每个电极EL之间延伸到每个电极EL的顶表面和底表面上的水平绝缘图案。
在示例实施方式中，3D半导体器件可以是NAND快闪存储器件。例如，设置在叠层结构ST和竖直结构VS之间的数据存储层DS可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。存储在数据存储层DS中的数据可以使用由包括半导体材料的竖直结构VS与叠层结构ST的电极EL之间的电压差引起的福勒-诺得海姆(Fowler-Nordheim)隧穿来改变。
每个公共源极区CSR可以设置在基板10中在彼此相邻的叠层结构ST之间。公共源极区CSR可以沿第一方向D1平行于叠层结构ST延伸。公共源极区CSR可以通过用掺杂剂掺杂部分基板10而形成。公共源极区CSR的导电类型可以不同于基板10的导电类型。例如，公共源极区CSR可以包括N型掺杂剂(例如砷(As)或磷(P))。
公共源极插塞CSP可以连接到每个公共源极区CSR，侧壁绝缘间隔物SP可以设置在公共源极插塞CSP和叠层结构ST之间。在示例实施方式中，公共源极插塞CSP可以具有实质上均一的上宽度并可以在第一方向D1上延伸。
上填充绝缘层120可以设置在基板10的整个顶表面上以覆盖所述多个叠层结构ST。上填充绝缘层120可以具有平坦化的顶表面，上填充绝缘层120的厚度可以从单元阵列区域CAR到连接区域CNR中逐渐地变大。换句话说，上填充绝缘层120可以覆盖连接区域CNR中的叠层结构ST的第一垫部分PAD1和第二垫部分PAD2。
在示例实施方式中，如以上的实施方式中所述，叠层结构ST可以具有有第一倾斜角(见图3的θ1)并通过第一垫部分PAD1实现的第一阶梯式结构的侧壁轮廓，第一垫部分PAD1和第二垫部分PAD2的每个可以具有有第二倾斜角(见图3的θ2)并通过其竖直地相邻的电极实现的第二阶梯式结构的侧壁轮廓。第二倾斜角(见图3的θ2)可以大于第一倾斜角(见图3的θ1)并小于90度。因而，即使第一垫部分PAD1和第二垫部分PAD2的每个的电极的数目增大，上填充绝缘层120也可以容易地填充彼此相邻的第一垫部分PAD1之间和/或彼此相邻的第二垫部分PAD2之间的台阶区域。
覆盖绝缘层125可以设置在上绝缘层120上，位线BL可以设置在覆盖绝缘层125上。位线BL可以在第二方向D2上延伸以交叉叠层结构ST。位线BL可以通过位线接触插塞BPLG电连接到竖直结构VS。此外，第一导线CL1和第二导线CL2可以设置在覆盖绝缘层125上。第一导线CL1可以分别连接到第一接触插塞PLG1，第二导线CL2可以分别连接到第二接触插塞PLG2。
图32是示出根据本发明构思的示例实施方式的3D半导体存储器件的示意性框图。
参照图32，根据示例实施方式的3D半导体存储器件可以包括周边逻辑结构PS和层叠在周边逻辑结构PS上的单元阵列结构CS。换句话说，当从平面图看时，单元阵列结构CS可以交叠周边逻辑结构PS。
在示例实施方式中，周边逻辑结构PS可以包括行解码器和列解码器、页缓冲器和控制电路。单元阵列结构CS可以包括多个存储块BLK1至BLKn，其每个对应于数据擦除单元。存储块BLK1至BLKn可以包括设置在由第一方向D1和第二方向D2限定的平面上并沿第三方向D3层叠的结构。存储块BLK1至BLKn的每个可以包括具有三维结构或竖直结构的存储单元阵列。存储单元阵列可以包括三维布置的多个存储单元、多条字线和多条位线。字线和位线可以电连接到存储单元。
图33是示出根据本发明构思的示例实施方式的参照图32描述的3D半导体存储器件的截面图。在下文，为了说明的容易和方便，将省略或仅简要地提及与以上实施方式中相同的技术特征的描述。
参照图33，周边逻辑结构PS和单元阵列结构CS可以顺序地层叠在半导体基板10上。换句话说，当从截面图看时，周边逻辑结构PS可以设置在半导体基板10和单元阵列结构CS之间，并且当从平面图看时，单元阵列结构CS可以交叠周边逻辑结构PS。
半导体基板10可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或具有通过进行选择性外延生长(SEG)工艺而获得的外延薄层的基板。
周边逻辑结构PS可以包括行解码器和列解码器、页缓冲器和控制电路。换句话说，周边逻辑结构PS可以包括电连接到单元阵列结构CS的NMOS和PMOS晶体管、电阻器和电容器。周边逻辑结构PS可以形成在半导体基板10的整个顶表面上。此外，半导体基板10可以包括用N型掺杂剂掺杂的N阱区NW和用P型掺杂剂掺杂的P阱区PW。有源区ACT可以通过器件隔离层11被限定在N阱区NW和P阱区PW中。
周边逻辑结构PS可以包括周边栅电极PG、在每个周边栅电极PG的两侧的源极和漏极掺杂区、周边电路互连ICL和覆盖周边电路的下填充绝缘层90。具体地，PMOS晶体管可以形成在N阱区NW上，NOMS晶体管可以形成在P阱区PW上。周边电路互连ICL可以通过周边电路插塞CP电连接到周边电路。例如，周边电路插塞CP和周边电路互连ICL可以电连接到NMOS和PMOS晶体管。
下填充绝缘层90可以覆盖周边电路、周边电路插塞CP和周边电路互连ICL。下填充绝缘层90可以包括多个层叠的绝缘层。
单元阵列结构CS可以设置在下填充绝缘层90上并可以包括水平半导体层100、叠层结构ST和竖直结构VS。
水平半导体层100可以形成在覆盖周边电路的下填充绝缘层90的顶表面上。换句话说，水平半导体层100的底表面可以与下填充绝缘层90接触。水平半导体层100可以包括单元阵列区域CAR和邻近于单元阵列区域CAR的连接区域，如参照图1所述的。
水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少之一。水平半导体层100可以包括用第一导电类型的掺杂剂掺杂的半导体材料和/或没有用掺杂剂掺杂的本征半导体材料。此外，水平半导体层100可以具有包括单晶结构、非晶结构和多晶结构中的至少之一的晶体结构。
叠层结构ST可以在水平半导体层100上沿第一方向D1彼此平行地延伸，并可以在第二方向D2上彼此间隔开，如参照图30所述的。每个叠层结构ST可以包括竖直地层叠在水平半导体层100上的电极EL以及设置在电极EL之间的绝缘层ILD。
每个叠层结构ST可以在连接区域CNR中具有用于电连接电极EL到周边逻辑结构PS的阶梯式结构，如上所述。换句话说，每个叠层结构ST可以包括在连接区域CNR中设置在彼此竖直地和水平地不同的位置处的垫部分，每个垫部分可以包括顺序地层叠的多个电极的端部。
上填充绝缘层120可以设置在水平半导体层100上以覆盖构成垫部分的电极的端部。此外，覆盖绝缘层125可以覆盖叠层结构ST和上填充绝缘层120。此外，位线BL可以设置在覆盖绝缘层125上并可以在第二方向D2上延伸以交叉叠层结构ST。位线BL可以通过位线接触插塞BPLG电连接到竖直结构VS。
竖直结构VS可以穿过叠层结构ST从而电连接到水平半导体层100。每个竖直结构VS可以包括电连接到水平半导体层100的半导体图案。
数据存储层DS可以设置在叠层结构ST和竖直结构VS之间。
每个公共源极区(未示出)可以设置在水平半导体层100中在彼此相邻的叠层结构ST之间。公共源极区可以沿第一方向D1平行于叠层结构ST延伸。公共源极区可以通过用其导电类型与水平半导体层100的导电类型相反的掺杂剂掺杂水平半导体层100的部分而形成。
用于电连接单元阵列结构CS到周边逻辑结构PS的互连结构可以设置在叠层结构ST的具有阶梯式结构的端部上。覆盖叠层结构ST的端部的上填充绝缘层120可以设置在水平半导体层100上。互连结构可以包括穿过上填充绝缘层120从而连接到电极EL的端部的接触插塞PLG以及设置在上填充绝缘层120上从而连接到接触插塞PLG的导线CL。接触插塞PLG的竖直长度可以随着从单元阵列区域CAR起的水平距离减小而顺序地减小。
拾取接触插塞PPLG可以穿过上填充绝缘层120从而连接到形成在水平半导体层100中的拾取区域(未示出)。拾取区域可以包括其导电类型与水平半导体层100的导电类型相同的掺杂剂。在示例实施方式中，拾取区域的掺杂剂浓度可以比水平半导体层100的掺杂剂浓度高。
拾取接触插塞PPLG的顶表面可以与接触插塞PLG的顶表面基本上共面。拾取接触插塞PPLG可以通过阱导电线PCL和连接插塞CPLG电连接到周边逻辑结构PS。
连接插塞CPLG可以电连接单元阵列结构CS到周边逻辑结构PS。连接插塞CPLG可以穿过上填充绝缘层120和水平半导体层100从而连接到周边逻辑结构PS的周边电路互连ICL。
随着包括竖直地层叠的电极的叠层结构的高度增大，包括在叠层结构的每个垫部分中的电极的数目可以增大。然而，根据本发明构思的示例实施方式，每个垫部分可以具有由包括在每个垫部分中的电极限定的第二阶梯式结构的侧壁轮廓。因此，即使垫部分之间的高度差增大，填充绝缘层也可以容易地填充限定在竖直地彼此相邻的垫部分之间的台阶区域。
虽然已经参照示例实施方式描述了本发明构思，但是对于本领域技术人员将是明显的，可以进行各种改变和修改而没有背离本发明构思的精神和范围。因此，应当理解，以上实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由以下权利要求及其等同物的最宽可允许解释来确定，而不应被以上描述限制或限定。
本申请要求于2015年12月18日在韩国知识产权局提交的韩国专利申请第10-2015-0182062号的优先权，该韩国专利申请的公开通过引用整体结合于此。

Claims (20)

1.一种三维半导体器件，包括：
基板，包括单元阵列区域和连接区域；和
叠层结构，从所述单元阵列区域延伸到所述连接区域中，所述叠层结构包括第一叠层和在所述第一叠层上的第二叠层，所述第一叠层和所述第二叠层的每个包括第一电极和在所述第一电极上的第二电极，
其中在所述连接区域中，所述第一叠层的所述第二电极的侧壁与所述第二叠层的所述第二电极的侧壁水平地间隔开第一距离，
其中在所述第一叠层和所述第二叠层的每个中，所述第一电极的侧壁与所述第二电极的侧壁水平地间隔开第二距离，以及
其中所述第二距离小于所述第一距离的一半。
2.如权利要求1所述的三维半导体器件，还包括：
接触插塞，分别连接到所述第一叠层和所述第二叠层的所述第二电极。
3.如权利要求2所述的三维半导体器件，其中每个所述接触插塞具有大于所述第二距离的宽度。
4.如权利要求2所述的三维半导体器件，其中所述第一电极的侧壁和所述第二电极的侧壁设置在彼此相邻的所述接触插塞之间。
5.如权利要求1所述的三维半导体器件，其中所述第一叠层和第二叠层的每个还包括设置在所述第一电极和所述第二电极之间的第三电极，以及
其中所述第三电极的侧壁与所述第一电极的侧壁和所述第二电极的侧壁水平地间隔开。
6.如权利要求1所述的三维半导体器件，其中第一叠层和所述第二叠层的每个还包括设置在所述第一电极和所述第二电极之间的第三电极，以及
其中所述第三电极的侧壁与所述第一电极的侧壁或所述第二电极的侧壁竖直地对准。
7.如权利要求1所述的三维半导体器件，其中在所述第一叠层和所述第二叠层的每个中，所述第一电极的侧壁和所述第二电极的侧壁分别相对于所述第一电极和所述第二电极的顶表面倾斜。
8.如权利要求1所述的三维半导体器件，其中所述第一叠层和所述第二叠层的每个包括设置在所述连接区域中的垫部分，
其中所述第一叠层和所述第二叠层的所述垫部分设置在垂直地和水平地彼此不同的位置处，
其中所述叠层结构具有由所述第一叠层和所述第二叠层的所述垫部分限定的第一阶梯式结构的侧壁轮廓，
其中所述第一叠层和所述第二叠层的每个的所述垫部分具有由所述第一电极和所述第二电极限定的第二阶梯式结构的侧壁轮廓，
其中所述第一阶梯式结构具有相对于所述基板的顶表面的第一倾斜角，
其中所述第一倾斜角小于90度，
其中所述第二阶梯式结构具有相对于所述基板的所述顶表面的第二倾斜角，以及
其中所述第二倾斜角大于所述第一倾斜角并小于90度。
9.如权利要求1所述的三维半导体器件，还包括：
多个竖直结构，穿过所述单元阵列区域中的所述叠层结构；和
数据存储层，设置在所述叠层结构和每个所述竖直结构之间。
10.一种三维半导体器件，包括：
基板，包括单元阵列区域和连接区域；和
多个叠层，竖直地层叠在所述基板上，每个所述叠层具有设置在所述连接区域中的垫部分，每个所述叠层包括竖直地层叠的多个电极，
其中所述叠层的所述垫部分的顶表面的端部彼此水平地间隔开第一距离，
其中，在所述叠层的所述垫部分的至少一个中，最上面的电极的侧壁与最下面的电极的侧壁水平地间隔开第二距离，以及
其中所述第二距离小于所述第一距离的一半。
11.如权利要求10所述的三维半导体器件，还包括：
接触插塞，分别连接到所述叠层的所述垫部分，
其中所述接触插塞分别与所述垫部分的最上面的电极的顶表面接触。
12.如权利要求11所述的三维半导体器件，其中每个所述接触插塞具有大于所述第二距离的宽度。
13.如权利要求11所述的三维半导体器件，其中每个所述垫部分的所述电极的侧壁设置在彼此相邻的所述接触插塞之间。
14.如权利要求10所述的三维半导体器件，其中，在所述垫部分的另一个中，最下面的电极的侧壁与最上面的电极的侧壁竖直地对准。
15.如权利要求10所述的三维半导体器件，其中所述垫部分的至少一个包括顺序地层叠的第一电极、第二电极和第三电极，
其中所述第一电极的侧壁与所述第三电极的侧壁水平地间隔开所述第二距离，以及
其中所述第二电极的侧壁与所述第一电极的侧壁和所述第三电极的侧壁水平地间隔开。
16.如权利要求10所述的三维半导体器件，其中所述垫部分的至少一个包括顺序地层叠的第一电极、第二电极和第三电极，
其中所述第一电极的侧壁与所述第三电极的侧壁水平地间隔开所述第二距离，以及
其中所述第二电极的侧壁与所述第一电极的侧壁或所述第三电极的侧壁竖直地对准。
17.如权利要求10所述的三维半导体器件，其中所述垫部分包括第一垫部分和第二垫部分，
其中每个所述第二垫部分中包括的电极的数目小于每个所述第一垫部分中包括的电极的数目，以及
其中在所述第一垫部分或所述第二垫部分中，最上面的电极的侧壁与最下面的电极的侧壁水平地间隔开所述第二距离。
18.一种三维半导体器件，包括：
基板，包括单元阵列区域和连接区域；和
叠层结构，在所述基板上在一个方向上延伸，所述叠层结构包括交替地且竖直地层叠在所述基板上且使绝缘层插设在其间的第一电极和第二电极，
其中在所述连接区域中，每个所述第一电极具有通过设置在每个所述第一电极上的所述第二电极暴露的第一端部，
其中在所述连接区域中，每个所述第二电极具有通过设置在每个所述第二电极上的所述第一电极暴露的第二端部，
其中所述第一电极的所述第一端部具有在所述一个方向上的第一宽度，
其中所述第二电极的所述第二端部具有在所述一个方向上的第二宽度，以及
其中所述第一宽度小于所述第二宽度的一半。
19.如权利要求18所述的三维半导体器件，还包括：
接触插塞，分别连接到所述第二电极的所述第二端部。
20.如权利要求19所述的三维半导体器件，其中每个所述接触插塞具有大于所述第一宽度并且小于所述第二宽度的宽度。
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