CN107039457B - 三维半导体存储器件及其制造方法 - Google Patents

三维半导体存储器件及其制造方法 Download PDF

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Abstract

提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。

Description

三维半导体存储器件及其制造方法
技术领域
本公开涉及三维(3D)半导体器件以及制造该3D半导体器件的方法。
背景技术
半导体器件已经被高度地集成以提供优良性能和低制造成本。半导体器件的集成度会影响半导体器件的制造成本，因而高集成的半导体器件可以在半导体器件的制造成本方面是有益的。传统的二维(2D)半导体器件或平面半导体器件的集成度可以由单位存储单元占据的面积确定。因此，传统的2D半导体器件的集成度可以受形成精细图案的技术影响。然而，因为昂贵的装置可以用于形成精细图案，所以2D半导体器件的集成度会受到限制。因而，三维(3D)半导体存储器件已经被发展以进一步增加半导体器件的集成度。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施方式提供了具有高集成度的三维(3D)半导体存储器件以及制造该半导体存储器件的方法。
一种3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构可以包括竖直地层叠的多个中间电极并且可以在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构可以暴露设置在其下面的中间层叠结构的第三阶梯结构。
一种3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；以及电极结构，在第一方向上从单元阵列区延伸到连接区上。电极结构可以包括包含竖直地层叠在基板上的下电极的下层叠结构以及竖直地层叠在下层叠结构上以组成在第一方向上的阶梯结构的多个中间层叠结构。每个中间层叠结构可以包括竖直地层叠的中间电极，每个下电极可以具有在连接区上通过下电极中的紧接着设置在其上的一个下电极而暴露的下焊盘区。每个中间电极可以具有在连接区上通过中间电极中的紧接着设置在其上的一个中间电极而暴露的中间焊盘区。中间焊盘区在第一方向上的长度可以基本上彼此相等，并且中间焊盘区在基本上垂直于第一方向的第二方向上的宽度可以基本上彼此相等。下焊盘区可以具有在第一方向上的长度和在第二方向上的宽度，下焊盘区的长度和宽度可以随着从基板起的竖直距离增加而减小。
一种制造3D半导体存储器件的方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，该上结构在连接区上具有在第一方向上延伸的第一阶梯结构以及在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；形成暴露上结构的第一和第二阶梯结构的部分以及薄层结构在连接区上的一部分的掩模图案；以及使用掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻上结构和薄层结构。
一种制造3D半导体存储器件的方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构的上部分上重复地进行第一图案化工艺以形成包括竖直地层叠的多个上水平图案的上结构，该上结构在连接区上具有在第一方向上延伸的第一阶梯结构以及在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及在上结构的一部分上以及薄层结构的下部分上重复地进行第二图案化工艺以形成在上结构下面的多个中间结构。中间结构可以组成在第一方向上的阶梯结构。每个中间结构可以包括水平层中的至少两个，并且可以具有在第二方向上延伸的第三阶梯结构。
一种集成电路器件可以包括在基板上的电极结构。电极结构可以包括竖直地层叠在基板上的多个电极。所述多个电极可以包括竖直地层叠在基板上的多个中间电极。所述多个中间电极的每个可以在第一水平方向上纵长地延伸并且可以包括在第一水平方向上延伸的第一和第二长侧壁以及在基本上垂直于第一水平方向的第二水平方向上从第一长侧壁朝向第二长侧壁延伸的短侧壁。所述多个中间电极的短侧壁可以基本上竖直地彼此对准，所述多个中间电极中的第一个可以包括通过所述多个中间电极中的紧接在所述多个中间电极的所述第一个上的第二个而暴露的第一中间焊盘区，并且在平面图中，第一中间焊盘区可以在第二水平方向上突出超过所述多个中间电极中的所述第二个的第二长侧壁。所述多个电极还可以包括竖直地层叠在基板上的多个下电极。所述多个下电极可以在基板和所述多个中间电极之间。所述多个下电极的每个可以在第一水平方向上纵长地延伸并且可以包括在第一水平方向上延伸的第三和第四长侧壁以及在第二水平方向上从第三长侧壁朝向第四长侧壁延伸的短侧壁。所述多个下电极中的第一个可以包括通过所述多个下电极中紧接在所述多个下电极的所述第一个上的第二个而暴露的第一下焊盘区，并且在平面图中，第一下焊盘区可以在第一水平方向上突出超过所述多个下电极的第二个的短侧壁并且可以在第二水平方向上突出超过所述多个下电极的第二个的第四长侧壁。
附图说明
鉴于附图以及伴随的详细说明，本发明构思将变得更明显。
图1是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性框图。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性框图。
图3是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性电路图。
图4和5是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的视图。
图6和图7A至7D是示出根据本发明构思的一些实施方式的电极结构的下层叠结构的视图。
图8和图9A至9D是示出根据本发明构思的一些实施方式的电极结构的中间层叠结构的视图。
图10是示出根据本发明构思的一些实施方式的电极结构的中间层叠结构的透视图。
图11和图12A至12C是示出根据本发明构思的一些实施方式的电极结构的上层叠结构的视图。
图13是示出根据本发明构思的一些实施方式的电极结构的透视图。
图14是示出在图13中示出的电极结构的中间层叠结构的视图。
图15、16和17是示出根据本发明构思的一些实施方式的电极结构的透视图。
图18是示出连接到根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的接触插塞的平面图。
图19是沿图18的线I-I'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。
图20是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的平面图。
图21和22分别是沿图20的线I-I'和II-II'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。
图23是图21的部分‘A’的放大图。
图24是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的截面图。
图25是图24的部分‘A’的放大图。
图26是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的截面图。
图27至35是示出根据本发明构思的一些实施方式的制造3D半导体存储器件的电极结构的方法的透视图。
图36至41是示出根据本发明构思的一些实施方式的制造3D半导体存储器件的电极结构的方法的透视图。
图42、43和44是示出电连接到根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的互连线的视图。
图45、46和47是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的视图。
具体实施方式
在下文中，将参考附图详细地描述本发明构思的实施方式。
图1是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性框图。
参考图1，3D半导体存储器件可以包括单元阵列区CAR和外围电路区。外围电路区可以包括行解码器区ROW DCR、页缓冲区PBR、列解码器区COL DCR和控制电路区(未示出)。在一些实施方式中，连接区CNR可以设置在单元阵列区CAR和行解码器区ROW DCR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区CAR中。在一些实施方式中，存储单元阵列可以包括三维布置的存储单元、字线和位线。字线和位线可以电连接到存储单元。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区ROW DCR中，互连结构可以设置在连接区CNR中。互连结构可以包括将存储单元阵列电连接到行解码器的接触插塞和互连线。行解码器可以响应于地址信号而选择存储单元阵列的字线当中的其中之一。响应于控制电路的控制信号，行解码器可以分别提供第一字线电压和第二字线电压到被选择的字线和未被选择的字线。
用于感测在存储单元中存储的数据的页缓冲器可以设置在页缓冲区PBR中。根据操作模式，页缓冲器可以暂时地存储将被存储在存储单元中的数据，或可以感测已存储在存储单元中的数据。页缓冲器可以在编程操作模式中作为写驱动器电路操作，并且可以在读操作模式中作为读出放大器电路操作。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区COL DCR中。列解码器可以在页缓冲器和外部装置(例如存储器控制器)之间提供数据传输通道。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列的示意性框图。
参考图2，单元阵列可以包括多个单元阵列块BLK1至BLKn。每个单元阵列块BLK1至BLKn可以包括包含沿第三方向D3层叠在由彼此交叉的第一和第二方向D1和D2限定的平面上的电极的电极结构。电极结构可以联接到多个竖直结构(例如半导体柱)以组成三维布置的存储单元。此外，每个单元阵列块BLK1至BLKn还可以包括电连接到存储单元的位线。
图3是示出根据本发明构思的一些实施方式的3D半导体存储器件的示意性电路图。
参考图3，根据一些实施方式的3D半导体存储器件的单元阵列可以包括公共源线CSL、多条位线BL0至BL2以及设置在公共源线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可以二维地布置且多个单元串CSTR可以并联连接到每条位线BL0至BL2。单元串CSTR可以共同连接到公共源线CSL。换言之，多个单元串CSTR可以设置在一条公共源线CSL与所述多个位线BL0至BL2之间。公共源线CSL可以包括多条公共源线CSL，并且所述多条公共源线CSL可以二维地布置。在一些实施方式中，相同的电压可以被施加到所述多条公共源线CSL。在一些实施方式中，公共源线CSL可以被彼此独立地电控制。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元MCT以及地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的第一和第二串选择晶体管SST1和SST2。第二串选择晶体管SST2可以连接到位线BL0至BL2的其中之一，并且地选择晶体管GST可以连接到公共源线CSL。存储单元MCT可以在第一串选择晶体管SST1和地选择晶体管GST之间串联连接。
此外，每个单元串CSTR还可以包括连接在第一串选择晶体管SST1和存储单元MCT之间的虚设单元DMC。尽管在图中未示出，但是额外的虚设单元可以连接在地选择晶体管GST与邻近地选择晶体管GST的存储单元MCT之间。
在一些实施方式中，在每个单元串CSTR中，类似于第一和第二串选择晶体管SST1和SST2，地选择晶体管GST可以包括彼此串联连接的多个MOS晶体管。在一些实施方式中，每个单元串CSTR可以包括单个串选择晶体管。
在一些实施方式中，第一串选择晶体管SST1可以被第一串选择线SSL1控制，第二串选择晶体管SST2可以被第二串选择线SSL2控制。存储单元MCT可以被多条字线WL0至WLn控制，并且虚设单元DMC可以被虚设字线DWL控制。地选择晶体管GST可以被地选择线GSL控制。公共源线CSL可以共同连接到地选择晶体管GST的源极。
一个单元串CSTR可以包括分别设置在与公共源线CSL不同的距离/高度处的所述多个存储单元MCT。字线WL0至WLn和DWL可以设置在公共源线CSL与位线BL0至BL2之间。
设置在从公共源线CSL起的实质上相同高度处的存储单元MCT(或虚设单元DWC)的栅电极可以共同连接到字线WL0至WLn和DWL的其中之一，从而处于等电势状态。备选地，即使存储单元MCT的栅电极设置在从公共源线CSL起的实质上相同的高度(例如距离/高度)，组成一行(或一列)的栅电极可以与组成另一行(或另一列)的栅电极无关地控制。
图4和5是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的视图。图6和图7A至7D是示出根据本发明构思的一些实施方式的电极结构的下层叠结构的视图。图8、图9A至9D以及图10是示出根据本发明构思的一些实施方式的电极结构的中间层叠结构的视图。图11和图12A至12C是示出根据本发明构思的一些实施方式的电极结构的上层叠结构的视图。
参考图4和5，基板1可以包括单元阵列区CAR和连接区CNR。例如，基板1可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)的至少之一或其任何组合。基板1可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或具有通过执行选择性外延生长(SEG)工艺而获得的外延薄层的基板。在一些实施方式中，基板1可以由绝缘材料形成并且可以包括单层或多个薄层。例如，基板1可以包括硅氧化物层、硅氮化物层或低k电介质层中的至少之一。
在一些实施方式中，多个电极结构ST1和ST2可以设置在基板1上。电极结构ST1和ST2可以在第一方向D1上从单元阵列区CAR延伸到连接区CNR上，并且可以在实质上垂直于第一方向D1的第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以实质上平行于基板1的顶表面。
在一些实施方式中，第一和第二电极结构ST1和ST2可以在基板1上在第二方向D2上彼此间隔开。第一和第二电极结构ST1和ST2可以在连接区CNR上具有阶梯结构。第一和第二电极结构ST1和ST2的每个可以包括交替地层叠在基板1上的绝缘层(未示出)以及电极10a至10d、20a至20d和30a至30d。换言之，绝缘层以及电极10a至10d、20a至20d和30a至30d可以在实质上垂直于基板1的顶表面的第三方向D3上交替地层叠。电极10a至10d、20a至20d和30a至30d可以包括导电材料。例如，电极10a至10d、20a至20d和30a至30d可以包括掺杂的半导体材料(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)或过渡金属(例如钛或钽)的至少之一。绝缘层可以包括绝缘材料，例如硅氧化物。
详细地，如图5所示，第一和第二电极结构ST1和ST2的每个可以包括下层叠结构10、上层叠结构30以及层叠在下层叠结构10和上层叠结构30之间的多个中间层叠结构20。
在一些实施方式中，下层叠结构10可以包括竖直地层叠的多个(即两个或更多个)下电极10a至10d，其中绝缘层(未示出)插置在其间。在连接区CNR上，下层叠结构10的端部分可以通过中间层叠结构20暴露。换言之，在连接区CNR上，下电极10a至10d的部分可以通过中间层叠结构20暴露。
详细地，下电极10a至10d的每个可以具有通过下电极中紧接着设置在其上的一个下电极暴露的下焊盘区LP。将理解，第二最下面的下电极10b紧接着在最下面的下电极10a上，并且在第三方向D3上紧邻最下面的下电极10a，因为在第二最下面的下电极10b和最下面的下电极10a之间没有下电极。还将理解，紧接着在最下面的下电极10a上的第二最下面的下电极10b在第三方向D3上与最下面的下电极10a间隔开并且不接触(例如直接接触)最下面的下电极10a。在一些实施方式中，下焊盘区LP的面积(例如表面面积)可以随着下电极10a至10d的从基板1起的距离/高度增加而减小(例如单调地减小)。换言之，下电极10a至10d在第一方向D1上的最长长度以及下电极10a至10d在第二方向D2上的最长宽度可以随着下电极10a至10d的从基板1起的距离/高度增加而减小(例如单调地减小)。此外，彼此竖直地相邻的下电极的第一侧壁之间在第一方向D1上的水平距离可以实质上等于彼此竖直地相邻的下电极的第二侧壁在第二方向D2上的水平距离。
下电极10a至10d的第一部分可以在第一方向D1上组成第一阶梯结构，下电极10a至10d的第二部分可以在第二方向D2上组成第二阶梯结构。也就是，下层叠结构10可以具有沿第一方向D1形成的第一阶梯结构以及沿第二方向D2形成的第二阶梯结构。换言之，下层叠结构10可以在连接区CNR上具有金字塔形状的阶梯结构。第一阶梯结构的斜坡(slope)与基板1的顶表面之间的角度可以实质上等于第二阶梯结构的斜坡与基板1的顶表面之间的角度。换言之，第一和第二阶梯结构的每个斜坡可以相对于基板1的顶表面形成第一倾斜角θ1，如在图5中示出的。
在一些实施方式中，中间层叠结构20可以竖直地层叠在下层叠结构10上。每个中间层叠结构20可以包括竖直地层叠的多个中间电极20a至20d。中间层叠结构20的数目可以取决于下电极10a至10d、中间电极20a至20d和上电极30a至30d的数目之和而变化，并且还可以取决于在每个中间层叠结构20中包括的中间电极20a至20d的数目而变化。例如，在每个中间层叠结构20中包括的中间电极20a至20d的数目可以是n，并且“n”表示等于或大于2的自然数。在一些实施方式中，每个中间层叠结构20可以包括四个中间电极20a至20d。
所述多个中间层叠结构20可以在连接区CNR上层叠以具有在第一方向D1上的阶梯结构。换言之，每个中间层叠结构20可以暴露设置在其下的中间层叠结构20的端部分。
因为每个中间层叠结构20可以包括所述多个中间电极20a至20d，所以通过中间层叠结构20在第一方向D1上形成的阶梯结构的斜坡可以相对于基板1的顶表面形成大于第一倾斜角θ1的第二倾斜角θ2。
在每个中间层叠结构20中，中间电极20a至20d的端部分可以在连接区CNR上暴露。每个中间电极20a至20d可以具有通过中间电极中的紧接着设置在其上的一个而暴露的中间焊盘区MP。将理解，第二个中间电极20b紧接着在第一个中间电极20a上并且在第三方向D3上紧邻第一个中间电极20a，因为在第二个中间电极20b和第一个中间电极20a之间没有中间电极。还将理解，第二个中间电极20b，其紧接着在第一个中间电极20a上，在第三方向D3上与第一个中间电极20a间隔开并且不接触(例如直接接触)第一个中间电极20a。在一些实施方式中，中间电极20a至20d的中间焊盘区MP的面积(例如表面面积)可以基本上彼此相等，并且中间焊盘区MP的面积可以小于下焊盘区LP的面积。换言之，中间电极20a至20d的中间焊盘区MP可以具有在第一方向D1上的长度L和在第二方向D2上的宽度W。中间焊盘区MP的长度L可以基本上彼此相等，并且中间焊盘区MP的宽度W可以基本上彼此相等。在一些实施方式中，在每个中间焊盘区MP中，长度L可以基本上等于宽度W。在一些实施方式中，如图10所示，每个中间焊盘区MP可以具有彼此不同的长度L和宽度W。例如，长度L可以大于宽度W。
在每个中间层叠结构20中，中间电极20a至20d的部分可以组成在第二方向D2上的第三阶梯结构。第三阶梯结构的斜坡可以相对于基板1的顶表面形成第一倾斜角θ1，像第一和第二阶梯结构一样。
此外，在平行于第二方向D2的方向上，每个中间电极20a至20d可以具有与设置在其上的另一中间电极的侧壁基本上竖直地对准的侧壁。换言之，中间电极20a至20d的平行于第二方向D2的侧壁可以基本上彼此共面。也就是，中间电极20a至20d在第一方向D1上的最大长度可以在每个中间层叠结构20中基本上彼此相等。
在一些实施方式中，上层叠结构30可以包括在中间层叠结构20的最上面一个上竖直地层叠的多个上电极30a至30d。上层叠结构30可以在连接区CNR上暴露中间层叠结构20的端部分和下层叠结构10的端部分。此外，上电极30a至30d的端部分可以在连接区CNR上暴露。换言之，每个上电极30a至30d可以具有通过上电极30a至30d中的紧接着设置在其上的一个上电极暴露的上焊盘区UP。将理解，第二个上电极30b紧接着在第一个上电极30a上并且在第三方向D3上紧邻第一个上电极30a，因为在第二个上电极30b与第一个上电极30a之间没有上电极。还将理解，第二个上电极30b，其紧接着在第一个上电极30a上，在第三方向D3上与第一个上电极30a间隔开并且不接触(例如直接接触)第一个上电极30a。在平面图中，上焊盘区UP可以在第一方向D1上布置。上焊盘区UP的面积(例如表面面积)可以大于中间焊盘区MP的面积。
上电极30a至30d的部分可以组成在第一方向D1上的第四阶梯结构。在一些实施方式中，第四阶梯结构的斜坡可以相对于基板1的顶表面形成第一倾斜角θ1，像第一和第二阶梯结构一样。
此外，上层叠结构30中最下面的上电极30a可以具有与设置在其下的中间电极20d的侧壁基本上竖直地对准的侧壁。设置在上层叠结构30的上部区域中的两个上电极30d可以具有如图5所示的线形状。
此外，上虚设层叠结构40可以设置在最下面的上电极30a上。上虚设层叠结构40可以包括竖直地层叠的上虚设电极40a至40c。上虚设层叠结构40的一个侧壁可以基本上与设置在上虚设层叠结构40下面的中间层叠结构20的一个侧壁竖直地对准。上虚设电极40a至40c可以在第一方向D1上与一些上电极30b至30d横向地间隔开。上虚设电极40a至40c的第一部分可以沿第一方向D1暴露，并且上虚设电极40a至40c的第二部分可以沿第二方向D2暴露。因而，上虚设层叠结构40可以具有沿第一方向D1形成的第一阶梯结构以及沿第二方向D2形成的第二阶梯结构。此外，上虚设层叠结构40的第一阶梯结构可以与上层叠结构30的第四阶梯结构相反。在一些实施方式中，上虚设层叠结构40的第一阶梯结构可以面对上层叠结构30的第四阶梯结构，如图5所示。
在一些实施方式中，第一和第二电极结构ST1和ST2可以相对于在第一和第二电极结构ST1和ST2之间的沿第一方向D1延伸的假想线对称。
更详细地，参考图6以及图7A至7D，下层叠结构10可以包括顺序层叠在基板1上的第一至第四下电极10a至10d。第一至第四下电极10a至10d的每个可以包括多个电极部分EP、电极连接部分ECP以及一个或更多个延伸部分EXP1和EXP2。在一些实施方式中，第一至第四下电极10a至10d的每个可以包括第一和第二延伸部分EXP1和EXP2。
电极部分EP可以在第一方向D1上在单元阵列区CAR的基板1上延伸，并且可以在基本上垂直于第一方向D1的第二方向D2上彼此间隔开。换言之，电极部分EP可以横向地彼此间隔开。每个电极部分EP可以具有在第二方向D2上的第一宽度w1。在下层叠结构10中，第一至第四下电极10a至10d的电极部分EP可以在平面图中彼此交叠。
电极连接部分ECP可以在第二方向D2上在邻近单元阵列区CAR的连接区CNR上水平地延伸，因而电极连接部分ECP可以使电极部分EP水平地彼此连接。换言之，在每个电极结构ST1和ST2中，设置在从基板1起的相同距离/高度(或水平)处的电极部分EP可以通过电极连接部分ECP而处于等电势状态。在下层叠结构10中，第一至第四下电极10a至10d的电极连接部分ECP可以在平面图中彼此交叠。
第一和第二延伸部分EXP1和EXP2可以在第一方向D1上从电极连接部分ECP延伸到连接区CNR上并且可以彼此间隔开。第一和第二延伸部分EXP1和EXP2的每个可以在第二方向D2上具有第一宽度w1。换言之，第一和第二延伸部分EXP1和EXP2在第二方向D2上的宽度w1可以基本上等于电极部分EP在第二方向D2上的宽度w1。此外，在第二方向D2上在第一延伸部分EXP1和第二延伸部分EXP2之间的距离可以基本上等于在第二方向D2上在电极部分EP之间的距离。
在一些实施方式中，第一下电极10a的第一和第二延伸部分EXP1和EXP2可以在第一方向D1上从电极连接部分ECP延伸第一长度d11a，如图7A所示。第一下电极10a的第一延伸部分EXP1和第一下电极10a的第二延伸部分EXP2二者均可以具有第一长度d11a。此外，第一下电极10a可以具有对应于其第一和第二延伸部分EXP1和EXP2的端部分的下焊盘区LP。
参考图6和7B，第二下电极10b的第一和第二延伸部分EXP1和EXP2可以在第一方向D1上从电极连接部分ECP延伸，并且可以具有彼此不同的长度。例如，第二下电极10b的第一延伸部分EXP1的第二长度d12可以小于第二下电极10b的第二延伸部分EXP2的第三长度d11b。此外，第二下电极10b可以包括在第一方向D1上从第一延伸部分EXP1突出的突出部分PP。这里，突出部分PP可以具有小于第一延伸部分EXP1的第一宽度w1的第二宽度w2。第二下电极10b可以具有对应于突出部分PP以及第二延伸部分EXP2的端部分的下焊盘区LP。
参考图6和7C，第三下电极10c的第一延伸部分EXP1的第二长度d12可以小于第三下电极10c的第二延伸部分EXP2的第四长度d11c。第三下电极10c的第一延伸部分EXP1可以暴露第二下电极10b的突出部分PP。第三下电极10c可以具有对应于其第二延伸部分EXP2的一部分的下焊盘区LP。
参考图6和7D，第四下电极10d的第一延伸部分EXP1可以暴露第二下电极10b的突出部分PP。第四下电极10d可以包括在第一方向D1上从第二延伸部分EXP2突出的突出部分PP。这里，第四下电极10d的突出部分PP可以具有小于第四下电极10d的第二延伸部分EXP2的宽度w1的宽度w2。第四下电极10d可以具有对应于其突出部分PP的下焊盘区LP。
包括四个下电极10a至10d的下层叠结构10被描述为一示例。然而，本发明构思不限于此。在一些实施方式中，下层叠结构10的下电极10a至10d的数目可以大于4。此外，在每个下电极10a至10d中电极部分EP的数目和延伸部分EXP1和EXP2的数目可以变化。此外，在一些实施方式中，在每个下电极10a至10d中，电极部分EP的数目可以不同于延伸部分EXP1和EXP2的数目。
参考图8和图9A至9D，中间层叠结构20可以包括顺序层叠的第一至第四中间电极20a至20d。第一至第四中间电极20a至20d的每个可以包括多个电极部分EP、电极连接部分ECP以及一个或更多个延伸部分EXP1和EXP2。
在一些实施方式中，在平行于第二方向D2的方向上，第一至第四中间电极20a至20d可以具有在连接区CNR上基本上竖直地彼此对准的侧壁。这里，基本上竖直地彼此对准的侧壁可以通过一个蚀刻工艺限定或形成。换言之，第一至第四中间电极20a至20d的基本上竖直地彼此对准的侧壁可以基本上彼此共面。
在一些实施方式中，第一至第四中间电极20a至20d的每个可以包括第一和第二延伸部分EXP1和EXP2。在一些实施方式中，第一至第四中间电极20a至20d的电极部分EP和电极连接部分ECP可以具有与第一至第四下电极10a至10d的电极部分EP和电极连接部分ECP相同的形状。因而，在平面图中，第一至第四中间电极20a至20d的电极部分EP和电极连接部分ECP可交叠第一至第四下电极10a至10d的电极部分EP和电极连接部分ECP。
参考图8和9A，第一中间电极20a可以具有基本上与第一下电极10a相同的结构。然而，第一中间电极20a的第一和第二延伸部分EXP1和EXP2在第一方向D1上的第五长度d21可以小于第一下电极10a的第一和第二延伸部分EXP1和EXP2在第一方向D1上的第一长度d11a。第一中间电极20a可以具有设置在其第一延伸部分EXP1的端部分处的中间焊盘区MP。
参考图8和9B，第二中间电极20b可以包括具有彼此不同的第五长度d21和第六长度d22的第一和第二延伸部分EXP1和EXP2。第二中间电极20b可以包括在第一方向D1上从第一延伸部分EXP1突出的突出部分PP。换言之，第二中间电极20b可以具有基本上与第二下电极10b相同的结构。然而，第二中间电极20b的突出部分PP在第一方向D1上的长度可以小于第二下电极10b的突出部分PP在第一方向D1上的长度。第二中间电极20b可以具有对应于其突出部分PP的中间焊盘区MP。
参考图8和9C，第三中间电极20c可以具有基本上与第三下电极10c相同的结构。然而，第三中间电极20c的第一和第二延伸部分EXP1和EXP2在第一方向D1上的第五和第六长度d21和d22可以分别小于第三下电极10c的第一和第二延伸部分EXP1和EXP2在第一方向D1上的第四和第二长度d11c和d12。第三中间电极20c的第一延伸部分EXP1可以暴露第二中间电极20b的突出部分PP。第三中间电极20c可以具有设置在其第二延伸部分EXP2的端部分处的中间焊盘区MP。
参考图8和9D，第四中间电极20d可以包括具有基本上彼此相等的长度的第一和第二延伸部分EXP1和EXP2。此外，第四中间电极20d还可以包括在第一方向D1上从第二延伸部分EXP2突出的突出部分PP。第四中间电极20d可以具有基本上与图7D的第四下电极10d相同的结构。然而，第四中间电极20d的突出部分PP在第一方向D1上的长度可以小于图7D的第四下电极10d的突出部分PP在第一方向D1上的长度。第四中间电极20d可以具有对应于其突出部分PP的中间焊盘区MP。
在一些实施方式中，中间层叠结构20可以包括如参考图8和图9A至9D描述的四个中间电极20a至20d。然而，本发明构思不限于此。中间层叠结构20的中间电极20a至20d的数目可以改变。此外，在中间电极20a至20d的每个中，电极部分EP的数目和延伸部分EXP1和EXP2的数目可以改变。
参考图11和图12A至12C，上层叠结构30可以包括顺序层叠的第一至第四上电极30a至30d。在平面图中，第一至第四上电极30a至30d的基本上平行于例如第二方向D2的侧壁可以在第一方向D1上水平地彼此间隔开。此外，第一上电极30a的侧壁和第二上电极30b的侧壁之间在第一方向D1上的水平距离可以大于第二上电极30b的侧壁和第三上电极30c的侧壁之间在第一方向D1上的水平距离，如图11所示。
参考图11和12A，第一上电极30a可以包括多个电极部分EP、电极连接部分ECP以及第一和第二延伸部分EXP1和EXP2，像以上描述的第一下电极10a和第一中间电极20a一样。此外，第一上电极30a的第一和第二延伸部分EXP1和EXP2的第七长度d31可以基本上彼此相等。
在一些实施方式中，图5的上虚设电极40a至40c可以设置在第一上电极30a的第一和第二延伸部分EXP1和EXP2上，如参考图5描述的。图5的上虚设电极40a至40c可以具有与第一上电极30a的侧壁基本上竖直地对准的侧壁。图5的上虚设电极40a至40c可以暴露第一上电极30a的第一和第二延伸部分EXP1和EXP2的部分。换言之，第一上电极30a可以具有对应于部分第一和第二延伸部分EXP1和EXP2的上焊盘区UP。在平面图中，第一上电极30a的上焊盘区UP可以设置在第二上电极30b与图5的上虚设电极40a至40c之间。
参考图11和12B，第二上电极30b可以包括多个第一和第二子电极部分SEP1和SEP2、电极连接部分ECP以及延伸部分EXP1和EXP2。
第二上电极30b的第一和第二子电极部分SEP1和SEP2可以在第一方向D1上在单元阵列区CAR上延伸，并且可以在平面图中交叠第一上电极30a的电极部分EP。第一和第二子电极部分SEP1和SEP2的每个的宽度可以等于或小于第一上电极30a的每个电极部分EP的宽度w1的大约一半。
第二上电极30b的电极连接部分ECP可以在第二方向D2上在连接区CNR上延伸以使第一子电极部分SEP1和第二子电极部分SEP2水平地彼此连接。第二上电极30b可以具有设置在第一和第二延伸部分EXP1和EXP2处的上焊盘区UP。
第二上电极30b的第一和第二延伸部分EXP1和EXP2可以在第一方向D1上在连接区CNR上延伸。
在一些实施方式中，第二上电极30b可以包括其宽度基本上等于第一和第二延伸部分EXP1和EXP2的宽度的电极部分EP，如图12C中示出的。
如图11所示，两个最上的上电极30d可以具有在第一方向D1上延伸的线形状，并且两个最上的上电极30d的每个的宽度可以小于第一上电极30a的电极部分EP的宽度的大约一半。在平面图中，第三上电极30c可以分别交叠第二上电极30b的第一和第二子电极部分SEP1和SEP2。第四上电极30d可以具有与第三上电极30c基本上相同的结构。然而，第四上电极30d可以暴露第三上电极30c在连接区CNR上的端部分。
图13是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的透视图。图14是示出在图13中示出的电极结构的中间层叠结构的视图。在下文，与在图4至12C的实施方式中描述的相同元件将通过相同的附图标记或相同的参考符号表示，并且为了说明的容易和方便，关于其的描述将被省略或被简要地提及。
根据图13和14中示出的实施方式，每个电极10a至10d、20a至20d和30a至30d可以包括多个电极部分EP、多个延伸部分EXP1和EXP2以及电极连接部分ECP，如上所述。根据本实施方式，延伸部分EXP1和EXP2可以在第二方向D2上具有均一的宽度，并且可以在第一方向D1上延伸。在一些实施方式中，在每个电极10a至10d、20a至20d和30a至30d中，电极部分EP的数目可以等于延伸部分EXP1和EXP2的数目。
如图14所示，中间电极20b至20d的至少之一可以包括在第一方向D1上具有第一长度的第一延伸部分EXP1以及在第一方向D1上具有第二长度的第二延伸部分EXP2。这里，第二长度可以大于第一长度。在每个中间层叠结构20中，中间电极20a至20d的第二延伸部分EXP2的数目可以随着中间电极20a至20d的从基板1起的距离/高度顺序地增加而顺序地减小。在每个中间层叠结构20中的最下面的中间电极20a的延伸部分可以在第一方向D1上具有基本上彼此相等的长度，如图13所示。
图15、16和17是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的透视图。在下文，与在图4至12C的实施方式中描述的相同元件将通过相同的附图标记或相同的参考符号表示，并且为了说明的容易和方便，关于其的描述将被省略或被简要地提及。
参考图15、16和17，第一和第二电极结构ST1和ST2的每个可以包括下层叠结构10、上层叠结构30以及层叠在下层叠结构10和上层叠结构30之间的多个中间层叠结构20，如上所述。
根据图15的实施方式，中间层叠结构20可以竖直地层叠在下层叠结构10上并且可以沿第一方向D1组成阶梯结构。换言之，每个中间层叠结构20可以暴露设置在其下的中间层叠结构20的端部分。每个中间层叠结构20可以通过中间电极20a至20d而具有沿第二方向D2形成的第三阶梯结构。这里，每个中间层叠结构20可以与设置在其下的中间层叠结构20的一个侧壁间隔开第一水平距离L1或大于第一水平距离L1的第二水平距离L2，如图15所示。在每个中间层叠结构20中包括的每个中间电极20a至20d可以具有通过中间电极中紧接着设置在其上的一个中间电极而暴露的中间焊盘区MP，如参考图4描述的。在一些实施方式中，其中一个中间层叠结构20的中间焊盘区MP的长度L2可以大于另一个中间层叠结构20的中间焊盘区MP的长度L1。
根据一些实施方式，每个下层叠结构10、中间层叠结构20和上层叠结构30的电极的数目可以变化。
根据图16的实施方式，每个下层叠结构10、中间层叠结构20和上层叠结构30可以包括顺序层叠的六个电极。在每个层叠结构10、20和30中沿第二方向D2布置的焊盘区LP、MP或UP的数目可以随着每个层叠结构10、20和30的电极的数目增加而增加。例如，每个中间层叠结构20可以包括六个中间焊盘区MP。
根据图17的实施方式，每个下层叠结构10、中间层叠结构20和上层叠结构30可以包括顺序层叠的八个电极。在本实施方式中，每个中间层叠结构20可以包括在平面图中布置在第二方向D2上的八个中间焊盘区MP。
图18是示出连接到根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的接触插塞的平面图。图19是沿图18的线I-I'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。
参考图18和19，基板1可以包括单元阵列区CAR和连接区CNR。第一和第二电极结构ST1和ST2可以设置在基板1上。每个第一和第二电极结构ST1和ST2可以包括下层叠结构10、多个中间层叠结构20和上层叠结构30，如参考图4至12C描述的。下层叠结构10可以包括多个下电极10a至10d，并且在连接区CNR上可以具有沿第一方向D1形成的第一阶梯结构以及沿第二方向D2形成的第二阶梯结构。每个下电极10a至10d可以在连接区CNR上具有下焊盘区LP，如参考图4描述的。
中间层叠结构20可以暴露下层叠结构10的端部分并且可以层叠为具有沿第一方向D1形成的阶梯结构。每个中间层叠结构20可以包括多个中间电极20a至20d，并且可以在连接区CNR上具有沿第二方向D2形成的第三阶梯结构。在每个中间层叠结构20中，每个中间电极20a至20d可以在连接区CNR上具有中间焊盘区MP，如参考图4描述的。
上层叠结构30可以暴露中间层叠结构20的端部分和下层叠结构10的端部分。上层叠结构30可以包括多个上电极30a至30d并且可以在连接区CNR上具有沿第一方向D1形成的第四阶梯结构。每个上电极30a至30d可以在连接区CNR上具有上焊盘区UP，如参考图4描述的。此外，包括多个上虚设电极40a至40c的上虚设层叠结构40可以与上层叠结构30横向地间隔开，并且可以设置在连接区CNR上。在一些实施方式中，上虚设电极40a至40c可以电浮置(例如与其它元件电分离)。
第一和第二电极结构ST1和ST2的技术特征可以与参考图4至12C描述的第一和第二电极结构ST1和ST2的技术特征基本上相同。因而，在本实施方式中，与在图4至12C的实施方式中相同的元件将通过相同的附图标记或相同的参考符号表示，并且为了说明的容易和方便，关于其的描述将被省略或被简要地提及。
在一些实施方式中，下层叠结构10的下电极10a至10d中的最下面一个下电极可以对应于参考图2描述的连接到地选择晶体管GST的地选择线GSL。在上层叠结构30中，上电极30a至30d中的具有线形状的较高者可以对应于参考图2描述的连接到串选择晶体管SST1和SST2的串选择线SSL1和SSL2。在一些实施方式中，两个最上的上电极30d可以被用作串选择线SSL1和SSL2。在上层叠结构30中，设置在具有线形状的上电极(例如30d)下面的上电极(例如第二上电极30c)可以对应于参考图2描述的连接到虚设单元DMC的虚设字线DWL。设置在第二上电极30b和最下面的下电极10a之间的下电极10b至10d、中间电极20a至20d以及至少一个上电极30a可以对应于参考图2描述的连接到存储单元MCT的字线WL0至WLn。
在一些实施方式中，隔离绝缘图案50可以设置在彼此水平地间隔开的最上面的上电极30d之间。此外，隔离绝缘图案50可以向下延伸以设置在第三上电极30c之间并且穿透第二上电极30b。隔离绝缘图案50可以在第一方向D1上从单元阵列区CAR延伸到连接区CNR上。隔离绝缘图案50在第一方向D1上的长度可以大于具有线形状的上电极(例如最上面的上电极30d或第三和第四上电极30c和30d)在第一方向D1上的长度。
多个层间绝缘层60、70和80可以覆盖在单元阵列区CAR和连接区CNR的基板1上的第一和第二电极结构ST1和ST2。
下接触插塞LCP、中间接触插塞MCP和上接触插塞UCP可以穿透在连接区CNR上的一些层间绝缘层60和70从而连接到第一和第二电极结构ST1和ST2。在一些实施方式中，接触插塞LCP、MCP和UCP可以一一对应地连接到在每个第一和第二电极结构ST1和ST2中的竖直层叠的电极10a至10d、20a至20d和30a至30d。
参考图18，更详细地，下接触插塞LCP可以分别连接到参考图4描述的下电极10a至10d的下焊盘区LP。在每个第一和第二电极结构ST1和ST2中，下接触插塞LCP可以设置在下层叠结构10的第一和第二阶梯结构上。换言之，下接触插塞LCP可以在平面图中沿第一方向D1和第二方向D2布置。因为下接触插塞LCP设置在第一和第二阶梯结构上，所以下接触插塞LCP的底表面可以设置在从基板1起的不同距离/高度(或水平)处。下接触插塞LCP的顶表面可以基本上彼此共面，如图19所示。
互连线可以分别连接到下接触插塞LCP，该下接触插塞LCP连接到设置在彼此不同的水平处的下电极10a至10d。在一些实施方式中，多个下接触插塞LCP可以在连接区CNR上连接到下电极10a至10d的其中之一。在这种情形下，所述多个下接触插塞LCP可以共同连接到一条互连线。
中间接触插塞MCP可以分别连接到参考图4描述的中间电极20a至20d的中间焊盘区MP。在每个第一和第二电极结构ST1和ST2中，中间接触插塞MCP可以设置在每个中间层叠结构20的第三阶梯结构上。第三阶梯结构可以沿第二方向D2形成，因而连接到每个中间层叠结构20的中间接触插塞MCP可以在平面图中布置在第二方向D2上。因为中间层叠结构20的侧壁在第一方向D1上彼此水平地间隔开，所以中间层叠结构20的中间接触插塞MCP也可以布置在第一方向D1上。
因为中间接触插塞MCP分别连接到设置在彼此不同的水平(例如距离/高度)处的中间电极20a至20d，所以中间接触插塞MCP的竖直长度(即，在第三方向D3上的长度)可以彼此不同。例如，中间接触插塞MCP的底表面可以设置在从基板1起的不同水平(例如距离/高度)处，并且中间接触插塞MCP的顶表面可以如图19所示地基本上彼此共面。互连线可以分别连接到中间接触插塞MCP。
上接触插塞UCP可以分别连接到参考图4描述的上电极30a至30d的上焊盘区UP。在一些实施方式中，一对上接触插塞UCP可以连接到每个上焊盘区UP。上接触插塞UCP可以设置在上层叠结构30的第四阶梯结构上。因为第四阶梯结构沿第一方向D1形成，所以具有彼此不同的竖直长度的上接触插塞UCP可以如图19所示地布置在第一方向D1上。上接触插塞UCP的底表面可以设置在从基板1起的不同水平(例如距离/高度)处，并且上接触插塞UCP的顶表面可以基本上彼此共面。互连线可以分别连接到上接触插塞UCP。
此外，虚设接触插塞DCP可以分别连接到参考图5描述的上虚设电极40a至40c。同时，下接触插塞LCP、中间接触插塞MCP和上接触插塞UCP的位置不限于图18的实施方式，而是能够不同地变化。
在一些实施方式中，垂直沟道VS和虚设垂直沟道DVS可以设置为穿透在单元阵列区CAR的基板1上的第一和第二电极结构ST1和ST2。垂直沟道VS和虚设垂直沟道DVS可以在基本上垂直于基板1的顶表面的第三方向D3上延伸。在第二方向D2上延伸的位线BL可以设置在单元阵列区CAR上。位线BL可以电连接到垂直沟道VS。根据一些实施方式的3D半导体存储器件的单元阵列区CAR的结构将参考图20至26被更详细地描述。
图20是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的平面图。图21和22分别是沿图20的线I-I'和II-II'截取的截面图，用于示出根据本发明构思的一些实施方式的3D半导体存储器件。图23是图21的部分‘A’的放大图。
参考图20、21和22，垂直沟道VS1至VS4和虚设垂直沟道DVS可以设置在单元阵列区CAR的基板1上并且可以在第三方向D3上延伸。垂直沟道VS1至VS4和虚设垂直沟道DVS可以穿透以上描述的每个第一和第二电极结构ST1和ST2。
详细地，第一至第四垂直沟道VS1至VS4可以穿透每个最上面的上电极30d。在一些实施方式中，在平面图中，第一至第四垂直沟道VS1至VS4可以在第一方向D1上布置成锯齿形。虚设垂直沟道DVS可以在最上面的上电极30d之间穿透每个第一和第二电极结构ST1和ST2。换言之，虚设垂直沟道DVS可以在平面图中沿第一方向D1布置。
在一些实施方式中，第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以穿透参考图7A至7D和图9A至9D描述的下电极10a至10d和中间电极20a至20d的每个电极部分EP。此外，虚设垂直沟道DVS可以穿透在单元阵列区CAR上的隔离绝缘图案50。
在一些实施方式中，第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以包括基本上彼此相同的材料，并且可以具有基本上彼此相同的结构。例如，第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以具有空心管形状或中空通心粉形状。在一些实施方式中，第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以具有圆柱形形状。
第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以包括半导体材料或导电材料。在一些实施方式中，第一至第四垂直沟道VS1至VS4的底表面可以设置在基板1的顶表面和底表面之间的水平处。接触垫可以设置在每个第一至第四垂直沟道VS1至VS4的顶端，并且可以电连接到位线接触插塞BPLG。
在一些实施方式中，每个第一至第四垂直沟道VS1至VS4和虚设垂直沟道DVS可以包括如图23所示的下半导体图案LSP和上半导体图案USP。在一些实施方式中，下半导体图案LSP和上半导体图案USP可以包括硅(Si)、锗(Ge)或其混合物，并且可以具有彼此不同的晶体结构。每个下半导体图案LSP和上半导体图案USP可以具有包括单晶结构、非晶结构或多晶结构的至少之一的晶体结构。下半导体图案LSP和上半导体图案USP可以是未掺杂的，或者可以掺杂有与基板1的掺杂剂具有相同导电类型的掺杂剂。
参考图23，更详细地，下半导体图案LSP可以与基板1直接接触并且可以穿透最下面的电极10a。上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以连接到下半导体图案LSP，并且可以具有有封闭底端的管或通心粉形状。第一半导体图案SP1的内部可以用填充绝缘图案VI填充。第一半导体图案SP1可以与第二半导体图案SP2的内侧壁和下半导体图案LSP的顶表面接触。换言之，第一半导体图案SP1可以电连接第二半导体图案SP2至下半导体图案LSP。第二半导体图案SP2可以具有其顶端和底端被打开的管或通心粉形状。第二半导体图案SP2可以不与下半导体图案LSP接触，而是可以与下半导体图案LSP间隔开。
在一些实施方式中，数据存储层DS可以设置在每个电极结构ST1和ST2与每个垂直沟道VS1至VS4之间。数据存储层DS可以包括穿透每个电极结构ST1和ST2的垂直绝缘层VL以及从垂直绝缘层VL与每个电极10a和10b之间延伸到每个电极10a和10b的顶表面和底表面上的水平绝缘层HL，如图23所示。热氧化物层13可以设置在最下面的电极10a和下半导体图案LSP之间。
在一些实施方式中，根据本发明构思的一些实施方式的3D半导体存储器件可以是NAND快闪存储器件。在这种情形下，数据存储层DS可以包括隧道绝缘层、电荷储存层和阻挡绝缘层。在数据存储层DS中存储的数据可以使用由每个垂直沟道VS1至VS4与每个电极结构ST1和ST2的每个电极之间的电压差引起的Fowler-Nordheim隧穿而改变。
再次参考图20、21和23，在平面图中，公共源区CSR可以提供在设置于所述电极的电极部分之间的基板1中。公共源区CSR可以平行于第一和第二电极结构ST1和ST2在第一方向D1上延伸。公共源区CSR可以通过用掺杂剂掺杂部分基板1而形成。公共源区CSR的导电类型可以不同于基板1的导电类型。例如，公共源区CSR可以包括N型掺杂剂(例如砷(As)或磷(P))。
公共源极插塞CSP可以连接到每个公共源区CSR，侧壁绝缘间隔物SP可以设置在公共源极插塞CSP与每个电极结构ST1和ST2之间。在一些实施方式中，公共源极插塞CSP可以具有基本上均一的上宽度，并且可以在第一方向D1上延伸。
第一层间绝缘层60和第二层间绝缘层70可以覆盖电极结构ST1和ST2，辅助互连线SBL可以设置在第二层间绝缘层70上。一些辅助互连线SBL可以交叉隔离绝缘图案50，其它辅助互连线SBL可以交叉公共源极插塞CSP。每条辅助互连线SBL可以电连接在第二方向D2上彼此相邻的垂直沟道VS1、VS2、VS3或VS4。辅助互连线SBL可以在第二方向D2上纵长地延伸。一些辅助互连线SBL的长度可以不同于其它辅助互连线SBL的长度。
第三层间绝缘层80可以设置在第二层间绝缘层70上以覆盖辅助互连线SBL，位线BL可以设置在第三层间绝缘层80上。位线BL可以在第二方向D2上延伸并且可以通过位线接触插塞BPLG电连接到辅助互连线SBL。
图24是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的截面图，图25是图24的部分‘A’的放大图。在本实施方式中，与参考图20至22描述的相同元件将通过相同的附图标记或相同的参考符号表示，并且为了说明的容易和方便，关于其的描述将被省略或被简要地提及。
参考图24和25，垂直沟道VS可以穿透单元阵列区CAR上的第一和第二电极结构ST1和ST2。垂直沟道VS可以穿透电极结构ST1和ST2从而电连接到基板1。
在一些实施方式中，每个垂直沟道VS可以包括穿透所述电极结构从而与基板1接触的第一半导体图案SP1以及设置在所述电极结构和第一半导体图案SP1之间的第二半导体图案SP2。
详细地，第一半导体图案SP1可以具有空心管形状或中空通心粉形状。第一半导体图案SP1的底端可以处于封闭状态，第一半导体图案SP1的内部空间可以用填充绝缘图案VI填充。在一些实施方式中，第一半导体图案SP1可以具有有圆形水平截面的柱形状。第一半导体图案SP1可以与第二半导体图案SP2的内侧壁和基板1接触。换言之，第一半导体图案SP1可以电连接第二半导体图案SP2至基板1。第一半导体图案SP1的底表面可以设置在比基板1的顶表面低的水平。
第二半导体图案SP2可以具有其顶端和底端被打开的管或通心粉形状。第二半导体图案SP2的底表面可以高于第一半导体图案SP1的底表面并且可以与基板1间隔开。在一些实施方式中，第二半导体图案SP2可以与基板1直接接触。
第一和第二半导体图案SP1和SP2可以是未掺杂的，或者可以掺杂有与基板1具有相同导电类型的掺杂剂。第一和第二半导体图案SP1和SP2可以处于多晶态或单晶态。
图26是示出根据本发明构思的一些实施方式的3D半导体存储器件的单元阵列区的截面图。在本实施方式中，与参考图20至22描述的相同元件将通过相同的附图标记或相同的参考符号表示，并且为了说明的容易和方便，关于其的描述将被省略或被简要地提及。
参考图26，沟道结构CHS可以穿透单元阵列区CAR上的第一和第二电极结构ST1和ST2。
在一些实施方式中，每个沟道结构CHS可以包括穿透电极结构ST1的第一和第二垂直沟道VSa和VSb以及设置在电极结构ST1下面以使第一和第二垂直沟道VSa和VSb彼此连接的水平沟道HS。第一和第二垂直沟道VSa和VSb可以提供在穿透电极结构ST1的竖直孔中。水平沟道HS可以提供在形成于基板1的上部分中的凹陷区域中。水平沟道HS可以设置在基板1和电极结构ST1之间以使第一和第二垂直沟道VSa和VSb彼此电连接。
在一些实施方式中，水平沟道HS可以具有连续地连接到垂直沟道VSa和VSb的空心管或通心粉形状。换言之，垂直沟道VSa和VSb以及水平沟道HS可以组成一体的管形状。也就是，垂直沟道VSa和VSb以及水平沟道HS可以组成连续地延伸而在其中没有界面的一个半导体层。这里，半导体层可以由具有包括单晶结构、非晶结构或多晶结构的至少之一的晶体结构的半导体材料形成。此外，数据存储层DS可以设置在每个沟道结构CHS与所述电极之间，如上所述。
根据一些实施方式，在每个沟道结构CHS中，第一垂直沟道VSa可以连接到位线BL并且第二垂直沟道VSb可以连接到公共源线CSL。沟道结构CHS可以彼此电隔离，并且包括半导体材料的沟道结构CHS的电势可以被电极结构ST1和ST2控制。因而，电流路径可以通过每个沟道结构CHS形成在位线BL与公共源线CSL之间。
图27至35是示出根据本发明构思的一些实施方式的制造3D半导体存储器件的电极结构的方法的透视图。根据一些实施方式，参考图1至26描述的电极结构可以使用以下描述的图案化方法制造。换言之，参考图1至26描述的下电极10a至10d、中间电极20a至20d和上电极30a至30d可以是使用以下描述的图案化方法形成的所得结构。
参考图27，薄层结构100可以形成在包括单元阵列区CAR和连接区CNR的基板1上。薄层结构100可以包括竖直地交替层叠在基板1上的水平层HL和绝缘层ILD。换言之，水平层HL和绝缘层ILD可以在第三方向D3上交替地层叠。
水平层HL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，每个绝缘层ILD可以是硅氧化物层，每个水平层HL可以包括硅氮化物层、硅氮氧化物层、多晶硅层或金属层的至少之一。在一些实施方式中，水平层HL可以由相同的材料形成。
参考图27至29，上结构UST和多个上虚设结构DST可以形成在薄层结构100上。
在一些实施方式中，形成上结构UST和上虚设结构DST可以包括：形成包括竖直地层叠在薄层结构100上的上水平层UHL的上薄层结构；在上薄层结构上形成第一掩模图案MP1；使用第一掩模图案MP1作为蚀刻掩模执行第一蚀刻工艺以蚀刻一部分上薄层结构；以及执行减小第一掩模图案MP1的面积(例如表面面积)的第一修整工艺。这里，第一蚀刻工艺和第一修整工艺可以交替地重复一次或多次。
详细地，参考图27，上薄层结构可以包括交替地层叠在薄层结构100上的绝缘层ILD和上水平层UHL。上水平层UHL可以由与水平层HL相同的材料形成，并且可以以与水平层HL相同的竖直节距层叠。这里，水平层HL的竖直节距可以指的是彼此竖直地紧邻的水平层HL的顶表面之间的竖直距离。换言之，水平层HL的竖直节距可以指的是彼此竖直地紧邻的水平层HL的顶表面之间在第三方向D3上的距离。将理解，在彼此竖直地紧邻的水平层HL之间没有水平层HL。在一些实施方式中，当图5的中间层叠结构20的每个中包括的电极的数目是n并且“n”是等于或大于2的自然数时，上水平层UHL的数目可以是n-1。
第一掩模图案MP1可以暴露在连接区CNR上的上薄层结构的一部分。在一些实施方式中，第一掩模图案MP1可以包括第一部分MP1a和第二部分MP1b。第一部分MP1a可以覆盖单元阵列区CAR和一部分连接区CNR。第二部分MP1b可以与第一部分MP1a间隔开并且可以分别覆盖连接区CNR的其它部分。第二部分MP1b可以具有在上薄层结构上的岛形状并且可以在第二方向D2上彼此间隔开。根据一些实施方式，第二部分MP1b的宽度和距离可以取决于参考图4和5描述的电极结构的焊盘区的竖直节距和水平节距而被确定。焊盘区的竖直节距可以指的是相邻的焊盘区之间的竖直距离，焊盘区的水平节距可以指的是相邻的焊盘区之间的水平距离。例如，形成第一掩模图案MP1可以包括用第一光致抗蚀剂层涂覆上薄层结构的整个顶表面以及在第一光致抗蚀剂层上执行曝光工艺和显影工艺。
参考图28，第一蚀刻工艺可以使用第一掩模图案MP1作为蚀刻掩模进行以蚀刻一部分上薄层结构。例如，第一蚀刻工艺可以蚀刻上薄层结构达到与上水平层UHL的竖直节距对应的第一蚀刻深度。这里，上水平层UHL的竖直节距可以指的是在彼此竖直地紧邻的上水平层UHL的顶表面之间的竖直距离。换言之，上水平层UHL的竖直节距可以指的是彼此竖直地紧邻的上水平层UHL的顶表面之间在第三方向D3上的距离。
例如，一个上水平层UHL可以通过第一蚀刻工艺被蚀刻，因而可以形成上水平图案UHP和上虚设图案DHP。上水平图案UHP可以覆盖单元阵列区CAR和一部分连接区CNR。上虚设图案DHP可以与上水平图案UHP间隔开并且可以设置在连接区CNR上。此外，上虚设图案DHP可以在连接区CNR上彼此间隔开。
参考图28，可以进行第一修整工艺以减小第一掩模图案MP1的面积。第一修整工艺可以扩大通过第一掩模图案MP1暴露的区域，因而，在上述工艺中形成的上水平图案UHP的部分和上虚设图案DHP的部分可以被暴露。
第一修整工艺可以在第一方向D1和第二方向D2上横向地移动第一掩模图案MP1的第一和第二部分MP1a和MP1b的侧壁达到一预定距离。这里，第一掩模图案MP1的侧壁的横向移动距离可以对应于以上参考图5描述的中间电极20a至20d的中间焊盘区MP在第二方向D2上的宽度。例如，第一修整工艺可以使用各向同性干蚀刻方法或湿蚀刻方法进行。此外，因为第一掩模图案MP1的整个表面在第一修整工艺期间被蚀刻，所以第一掩模图案MP1的顶表面可以凹进。换言之，第一掩模图案MP1的面积和厚度可以通过第一修整工艺减小。
随后，可以交替且重复地进行第一蚀刻工艺和第一修整工艺。第一蚀刻工艺和第一修整工艺的重复数目可以取决于层叠在基板1上的水平层HL的数目而变化。例如，第一蚀刻工艺和第一修整工艺的重复数目可以根据组成以上参考图5描述的中间层叠结构20的中间电极20a至20d的数目而变化。例如，当每个中间层叠结构20的中间电极20a至20d的数目是n，其中“n”是等于或大于2的自然数时，重复数目可以是n-1。
因为第一蚀刻工艺和第一修整工艺交替地重复，所以上水平层UHL可以如图29所示地被顺序地蚀刻。因而，上结构UST和所述多个上虚设结构DST可以形成在薄层结构100上。在一些实施方式中，上结构UST可以包括竖直地层叠的上水平图案UHP。每个上虚设结构DST可以包括竖直地层叠的上虚设图案DHP。修整后的第一掩模图案MP1t可以在形成上结构UST和上虚设结构DST之后被去除。
详细地，上水平图案UHP可以覆盖单元阵列区CAR并且可以具有在连接区CNR的薄层结构100上沿第一方向D1形成的阶梯结构。上水平图案UHP在第一方向D1上的长度可以随着从基板1起的竖直距离增加而顺序地减小。上水平图案UHP的端部分可以在连接区CNR上暴露。水平距离，其每个对应于彼此竖直地紧邻的上水平图案UHP的侧壁之间的水平距离，可以基本上彼此相等。因而，上结构UST可以具有沿第一方向D1形成的阶梯结构，并且上结构UST的阶梯结构的阶梯的高度可以对应于水平层HL的竖直节距。
上虚设图案DHP可以具有在第一方向D1上的长度和在第二方向D2上的宽度。在每个上虚设结构DST中，上虚设图案DHP的长度和宽度可以随着从基板1起的竖直距离增加而顺序地减小。在一些实施方式中，在上虚设图案DHP的第一侧壁之间在第一方向D1上的水平距离可以基本上等于在上虚设图案DHP的第二侧壁之间在第二方向D2上的水平距离。每个上虚设图案DHP在第一方向D1上的长度可以大于每个上虚设图案DHP在第二方向D2上的宽度。
上虚设结构DST可以具有实质上金字塔形状。因而，每个上虚设结构DST可以在连接区CNR上具有在第一方向D1上形成的第一阶梯结构S1以及在第二方向D2上形成的第二阶梯结构S2。第一和第二阶梯结构S1和S2的阶梯的高度可以对应于水平层HL的竖直节距。
参考图30，第二掩模图案MP2可以形成为暴露上虚设结构DST的部分以及薄层结构100的一部分。第二掩模图案MP2可以暴露上虚设结构DST在第一方向D1和第二方向D2上的部分。换言之，在上虚设结构DST中，在第一方向D1上形成的第一阶梯结构的一部分和在第二方向D2上形成的第二阶梯结构的一部分可以通过第二掩模图案MP2暴露。在一些实施方式中，形成第二掩模图案MP2可以包括形成覆盖在基板1上形成的结构的整个表面的第二光致抗蚀剂层以及在第二光致抗蚀剂层上进行曝光工艺和显影工艺。
随后，可以使用第二掩模图案MP2作为蚀刻掩模进行第二蚀刻工艺以蚀刻上虚设结构DST和薄层结构100达第二刻蚀深度。第二蚀刻工艺的第二刻蚀深度可以等于或大于水平层HL的竖直节距的两倍。换言之，至少两个上虚设图案DHP的部分和至少两个水平层HL的部分可以通过第二蚀刻工艺被蚀刻。例如，当每个中间层叠结构20的中间电极20a至20d的数目是n，其中“n”是等于或大于2的自然数时，n个水平层HL可以通过第二蚀刻工艺被蚀刻。例如，四个水平层HL可以通过第二蚀刻工艺被蚀刻。
如图31所示，上虚设结构DST的端部分可以通过第二蚀刻工艺被蚀刻，因而上虚设结构DST在第一方向D1上的长度可以减小。结果，在每个上虚设结构DST中，上虚设图案DHP可以具有基本上竖直地彼此对准的侧壁。换言之，在第二蚀刻工艺期间，上虚设结构DST在第一方向D1上的第一阶梯结构可以被蚀刻并且可以被转移到一部分薄层结构100。因而，具有在第一方向D1和第二方向D2上的阶梯结构的下结构LST可以形成在上虚设结构DST下面。下结构LST可以包括多个下水平图案LHP，下水平图案LHP的端部分可以在第一方向D1和第二方向D2上组成阶梯结构。
在第二蚀刻工艺之后，可以在第二掩模图案MP2上进行第二修整工艺。第二修整工艺可以扩大通过第二掩模图案MP2暴露的区域，因而，在上述工艺中形成的下结构LST的部分和上虚设结构DST的部分可以被暴露。换言之，修整后的第二掩模图案MP2t可以暴露上虚设结构DST的第二阶梯结构的部分，如图31所示。
第二修整工艺可以在第一方向D1上横向地移动第二掩模图案MP2的侧壁达预定距离，因而第二掩模图案MP2的面积(例如表面面积)可以减小。这里，第二掩模图案MP2的侧壁的横向移动距离可以对应于以上描述的中间电极20a至20d的中间焊盘区MP在第一方向D1上的长度。例如，第二修整工艺可以使用各向同性干蚀刻方法或湿蚀刻方法进行。此外，因为第二掩模图案MP2的整个表面在第二修整工艺期间被蚀刻，所以第二掩模图案MP2的顶表面可以凹进。换言之，第二掩模图案MP2的面积和厚度可以通过第二修整工艺减小。
第二蚀刻工艺可以使用修整后的第二掩模图案MP2t作为蚀刻掩模进行以蚀刻部分下结构LST和部分上虚设结构DST。因而，如图32所示，上虚设结构DST的第二阶梯结构的一部分可以被转移到之前的下结构LST以形成中间结构MST，并且下结构LST可以形成在中间结构MST下面。中间结构MST可以包括多个中间水平图案MHP。中间水平图案MHP的端部分可以在平面图中在第二方向D2上布置，并且可以被暴露。此外，中间结构MST的中间水平图案MHP的基本上平行于第二方向D2的侧壁可以通过第二蚀刻工艺而基本上竖直地彼此对准。换言之，中间结构MST可以具有在第二方向D2上形成的第二阶梯结构。形成在中间结构MST下面的下结构LST的下水平图案LHP的端部分可以组成在第一方向D1和第二方向D2上的阶梯结构。
随后，可以进行第二修整工艺。接着，第二蚀刻工艺和第二修整工艺可以交替且重复地进行。第二蚀刻工艺和第二修整工艺的重复数目可以取决于层叠在基板1上的水平层HL的数目而变化。例如，第二蚀刻工艺和第二修整工艺的重复数目可以对应于在每个电极结构ST1和ST2中包括的中间层叠结构20的数目。
因为第二蚀刻工艺和第二修整工艺交替地重复，所以上虚设结构DST在第一方向D1上的长度可以减小，如图33所示。多个中间结构MST可以形成在上虚设结构DST下面，并且下结构LST可以形成在中间结构MST中的最下面一个中间结构的下面。换言之，层叠结构200可以形成为在连接区CNR上具有阶梯结构。层叠结构200可以包括下结构LST、所述多个中间结构MST和上结构UST。在形成层叠结构200之后，修整后的第二掩模图案MP2t可以被去除以暴露上结构UST。
在一些实施方式中，下结构LST的下水平图案LHP的端部分可以在连接区CNR上组成在第一方向上的第一阶梯结构以及在第二方向上的第二阶梯结构。在每个中间结构MST中，中间水平图案MHP的端部分可以组成在第二方向D2上的第三阶梯结构。上结构UST的上水平图案UHP的端部分可以组成在第一方向D1上的第四阶梯结构。此外，层叠结构200可以包括与上结构UST间隔开并且形成在中间结构MST中的最上面一个中间结构上的上虚设图案DHP。
参考图34，第三掩模图案MP3可以形成在具有第一至第四阶梯结构的层叠结构200上。每个第三掩模图案MP3可以包括线部分MP3a和连接部分MP3b。线部分MP3a可以在平面图中在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。连接部分MP3b可以在第二方向D2上延伸以使线部分MP3a彼此连接。在一些实施方式中，第三掩模图案MP3的连接部分MP3b可以位于上结构UST上。
层叠结构200可以使用第三掩模图案MP3作为蚀刻掩模被蚀刻以形成第一沟槽T1、第二沟槽T2和第三沟槽T3。第一沟槽T1可以将层叠结构200划分为多个电极结构ST1和ST2。第二沟槽T2可以在单元阵列区CAR上在第一方向D1上延伸并且可以比第一沟槽T1短。第三沟槽T3可以与第二沟槽T2间隔开并且可以在连接区CNR上在第一方向D1上延伸。因而，电极结构ST1和ST2可以如图35所示地形成。电极结构ST1和ST2可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。当水平图案UHP、MHP和LHP由导电材料形成时，水平图案UHP、MHP和LHP可以对应于电极。在一些实施方式中，当水平图案UHP、MHP和LHP由绝缘材料形成时，可以进行置换工艺以用由导电材料形成的电极代替水平图案UHP、MHP和LHP。在这时候，上虚设图案DHP可以用导电图案替换。电极结构ST1和ST2的每个电极可以在平面图中具有H形状。
图36至41是示出根据本发明构思的一些实施方式的用于制造电极结构的方法的透视图。
参考图36和37，薄层结构100可以形成在包括单元阵列区CAR和连接区CNR的基板1上，并且上结构可以形成为暴露薄层结构100在连接区CNR上的部分。薄层结构100可以包括在第三方向D3上交替地层叠的绝缘层ILD和水平层HL，如上所述。
在一些实施方式中，形成上结构可以包括：形成包括竖直地层叠在薄层结构100上的上水平层UHL的上薄层结构；在上薄层结构上形成第一掩模图案MP1；使用第一掩模图案MP1作为蚀刻掩模执行第一蚀刻工艺以蚀刻一部分上薄层结构；以及执行减小第一掩模图案MP1的面积(例如表面面积)的第一修整工艺。这里，第一蚀刻工艺和第一修整工艺可以交替地重复一次或更多次。
在一些实施方式中，第一掩模图案MP1可以具有暴露上水平层UHL在连接区CNR上的一部分的开口OP。第一掩模图案MP1的开口OP的宽度和长度可以根据参考图4和5描述的电极结构的焊盘区的竖直节距和水平节距被确定。
随后，可以使用第一掩模图案MP1作为蚀刻掩模进行第一蚀刻工艺以蚀刻上薄层结构的一部分达第一蚀刻深度，如上所述。例如，第一蚀刻深度可以基本上等于水平层HL的竖直节距。在连接区CNR上具有开口的上水平图案UHP可以通过执行第一蚀刻工艺形成。
第一修整工艺可以在第一蚀刻工艺之后在第一掩模图案MP1上进行，因而上水平层UHL的通过第一掩模图案MP1暴露的面积(例如表面面积)可以增加。也就是，开口OP的宽度和长度可以通过第一修整工艺增加。换言之，开口OP的侧壁可以通过第一修整工艺在第一方向D1和第二方向D2上水平地移动。结果，上水平图案UHP的一部分可以通过修整后的第一掩模图案MP1t的开口OP暴露。
接着，第一蚀刻工艺和第一修整工艺可以在上薄层结构上交替且重复地进行。因而，包括多个上水平图案UHP的上结构UST可以形成在薄层结构100上，如图37所示。上水平图案UHP可以在连接区CNR上具有开口101。如上所述，第一蚀刻工艺和第一修整工艺的重复数目可以取决于层叠在基板1上的水平层HL的数目而变化。例如，第一蚀刻工艺和第一修整工艺的重复数目可以根据组成以上参考图4和5描述的中间层叠结构20的中间电极20a至20d的数目而变化。例如，当每个中间层叠结构20的中间电极20a至20d的数目是n，其中“n”是等于或大于2的自然数时，重复数目可以是n-1。
上水平图案UHP的开口101的宽度和长度可以随着从基板1起的竖直距离增加而顺序地增加。换言之，每个上水平图案UHP可以暴露设置在其下的上水平图案UHP或水平层HL的一部分。因而，上结构UST可以在连接区CNR上具有沿第一方向D1形成的第一阶梯结构以及沿第二方向D2形成的第二阶梯结构。
参考图38，第二掩模图案MP2可以形成为暴露上结构UST的一部分。第二掩模图案MP2可以暴露上结构UST在连接区CNR上的第一和第二阶梯结构的部分。换言之，第二掩模图案MP2可以填充在每个上水平图案UHP中形成的开口的一部分。
参考图39，可以使用第二掩模图案MP2作为蚀刻掩模进行第二蚀刻工艺以蚀刻上结构UST和薄层结构100达第二刻蚀深度。第二蚀刻工艺的第二刻蚀深度可以等于或大于水平层HL的竖直节距的两倍，如上所述。换言之，至少两个上水平图案UHP的部分和至少两个水平层HL的部分可以通过第二蚀刻工艺被蚀刻。在一些实施方式中，当每个中间层叠结构20的中间电极20a至20d的数目是n，其中“n”是等于或大于2的自然数时，n个水平层HL可以通过第二蚀刻工艺被蚀刻。例如，四个水平层HL可以如图39所示地通过第二蚀刻工艺被蚀刻。
上结构UST的第一和第二阶梯结构的暴露部分可以通过第二蚀刻工艺被蚀刻，因而上水平图案UHP可以具有基本上竖直地彼此对准并且基本上平行于第二方向D2的侧壁，如图39所示。此外，第一和第二阶梯结构的暴露部分可以通过第二蚀刻工艺被转移到水平层HL，因而下结构LST可以形成在上结构UST下面。下结构LST可以包括多个下水平图案LHP，并且每个下水平图案LHP可以具有在连接区CNR上的开口103。每个下水平图案LHP的开口103可以暴露设置在其下的下水平图案LHP或水平层HL的一部分。换言之，开口103的宽度和长度可以随着从基板1起的竖直距离增加而顺序地增加。
随后，可以进行第二修整工艺以减小第二掩模图案MP2的面积(例如表面面积)。第二掩模图案MP2的侧壁可以在第二修整工艺期间在第一方向D1上被横向地移动预定距离。这里，第二掩模图案MP2的侧壁的横向移动距离可以对应于以上描述的中间电极20a至20d的中间焊盘区MP在第一方向D1上的长度。修整后的第二掩模图案MP2t可以暴露上结构UST的第二阶梯结构的一部分以及下结构LST的一部分。
接着，第二蚀刻工艺可以使用修整后的第二掩模图案MP2作为蚀刻掩模进行以蚀刻部分上结构UST和部分下结构LST。因而，如图40所示，上结构UST的在第二方向D2上的第二阶梯结构的暴露部分可以被转移到之前的下结构LST以形成中间结构MST，并且下结构LST可以形成在中间结构MST下面。如上所述，中间结构MST可以包括多个中间水平图案MHP。中间水平图案MHP的端部分可以在平面图中在第二方向D2上布置，并且可以被暴露。换言之，中间水平图案MHP可以具有在第二方向D2上形成的阶梯结构。此外，中间结构MST的中间水平图案MHP的基本上平行于第二方向D2的侧壁可以通过第二蚀刻工艺而基本上竖直地彼此对准。形成在中间结构MST下面的下结构LST的下水平图案LHP的端部分可以组成在第一方向D1和第二方向D2上的阶梯结构。
随后，可以在修整后的第二掩模图案MP2t上进行第二修整工艺。接着，第二蚀刻工艺和第二修整工艺可以交替地重复至少两次或更多次。第二蚀刻工艺和第二修整工艺的重复数目可以取决于层叠在基板1上的水平层HL的数目而变化。
因为第二蚀刻工艺和第二修整工艺交替地重复，所以上结构UST在第一方向D1上的长度可以减小(例如单调地减小或逐渐减小)并且多个中间结构MST可以形成在上结构UST下面，如图40所示。此外，下结构LST可以形成在中间结构MST中的所述最下面一个中间结构的下面。
在一些实施方式中，所述最下面的下水平图案LHP可以具有暴露基板1的开口。
基板1的通过所述最下面的下水平图案LHP的开口暴露的顶表面可以通过第二蚀刻工艺凹进。因而，连接区CNR的基板1可以具有凹陷区域。
接着，图34的第三掩模图案MP3可以形成在包括下结构LST、中间结构MST和上结构UST的层叠结构上，并且层叠结构可以使用第三掩模图案MP3作为蚀刻掩模被蚀刻以形成在第二方向D2上彼此间隔开的电极结构ST1和ST2，如图41所示。
图42、43和44是示出电连接到根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的互连线的视图。在下文，为了说明的容易和方便，将省略或简要地提及对于与以上实施方式相同的技术特征的描述。
参考图42、43和44，基板1可以包括在第一方向D1上彼此间隔开的第一和第二连接区CNR1和CNR2以及设置在第一和第二连接区CNR1和CNR2之间的单元阵列区CAR。
第一和第二电极结构ST1和ST2可以设置在基板1上。第一和第二电极结构ST1和ST2可以在第一方向D1上延伸并且可以沿第二方向D2交替地布置。第一和第二电极结构ST1和ST2可以在第二方向D2上彼此间隔开并且可以彼此电绝缘。
在一些实施方式中，第一和第二电极结构ST1和ST2的每个可以具有在第一和第二连接区CNR1和CNR2的每个上的阶梯结构。在一些实施方式中，第一和第二电极结构ST1和ST2可以关于基本上平行于第一方向D1的假想线镜像对称。换言之，第一和第二电极结构ST1和ST2可以包括在第一和第二连接区CNR1和CNR2的每个上的参考图4和5描述的下焊盘区LP、中间焊盘区MP和上焊盘区UP。
在一些实施方式中，包括接触插塞CP和互连线CL1或CL2的互连结构可以连接到第一和第二电极结构ST1和ST2的每个。接触插塞CP和互连线CL1或CL2可以连接到每个电极结构ST1和ST2的每个电极。
在一些实施方式中，一些接触插塞CP可以设置于第二电极结构ST2的在第一连接区CNR1上的焊盘区(见图4的LP、MP和UP)上，并且其它接触插塞CP可以设置在第一电极结构ST1的在第二连接区域CNR2上的焊盘区(见图4的LP、MP和UP)上。换言之，所述一些接触插塞CP可以分别连接到在第一连接区CNR1上组成第二电极结构ST2的电极。所述其它接触插塞CP可以分别连接到在第二连接区域CNR2上组成第一电极结构ST1的电极。
此外，第二互连线CL2可以通过在第一连接区CNR1上的接触插塞CP电连接到第二电极结构ST2，并且第一互连线CL1可以通过在第二连接区域CNR2上的接触插塞CP电连接到第一电极结构ST1。
在一些实施方式中，第一互连线CL1和第二互连线CL2可以设置在从基板1起的相同距离/高度(或相同水平)处。在一些实施方式中，第一互连线CL1可以被分成多个第一线组，并且第一线组可以设置在彼此不同的水平。同样地，第二互连线CL2可以被分成多个第二线组，并且第二线组可以设置在彼此不同的水平。
在一些实施方式中，第一和第二互连线CL1和CL2的每个可以包括在第一方向D1上延伸的第一部分以及在第二方向D2上延伸的第二部分。第一和第二互连线CL1和CL2的第一部分可以在第二方向D2上以一定间隔布置，并且第一和第二互连线CL1和CL2的第二部分可以分别与接触插塞CP接触。然而，本发明构思不限于第一和第二互连线CL1和CL2的上述形状和布置。在一些实施方式中，互连线CL1和CL2的形状和布置可以不同地改变。
连接到第一电极结构ST1的第一互连线CL1可以在平面图中交叠第二电极结构ST2的一部分。连接到第二电极结构ST2的第二互连线CL2可以在平面图中交叠第一电极结构ST1的一部分。
图45、46和47是示出根据本发明构思的一些实施方式的3D半导体存储器件的电极结构的视图。在下文，为了说明的容易和方便，将省略或简要地提及对于与以上实施方式相同的技术特征的描述。
参考图45和46，基板1可以包括第一和第二连接区CNR1和CNR2以及设置在第一和第二连接区CNR1和CNR2之间的单元阵列区CAR。在一些实施方式中，多个第一单元阵列块BLK1和多个第二单元阵列块BLK2可以设置在基板1上。第一和第二单元阵列块BLK1和BLK2可以在第二方向D2上交替地布置。第一和第二单元阵列块BLK1和BLK2的每个可以包括一对电极结构ST1和ST2，即，第一电极结构ST1和第二电极结构ST2。
第一和第二电极结构ST1和ST2可以在基板1上在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。如上所述，第一和第二电极结构ST1和ST2的每个可以包括下层叠结构10、上层叠结构30以及层叠在下层叠结构10和上层叠结构30之间的多个中间层叠结构20。
在一些实施方式中，第一连接区CNR1的电极结构ST1和ST2的每个以及第二连接区域CNR2的电极结构ST1和ST2的每个可以关于单元阵列区CAR不对称。详细地，第一和第二电极结构ST1和ST2的每个可以具有在第一和第二连接区CNR1和CNR2的每个上在第一方向D1上形成的第一阶梯结构S1，并且可以具有在第一和第二连接区CNR1和CNR2的其中之一上在第二方向D2上形成的第二阶梯结构S2。彼此相邻的第一和第二电极结构ST1和ST2的第二阶梯结构S2可以关于基本上平行于第一方向D1的假想线镜像对称。
例如，第一单元阵列块BLK1的第一和第二电极结构ST1和ST2可以具有在第二连接区域CNR2上在第二方向D2上形成的第二阶梯结构S2。第二单元阵列块BLK2的第一和第二电极结构ST1和ST2可以具有在第一连接区CNR1上在第二方向D2上形成的第二阶梯结构S2。
根据本实施方式，在第二连接区域CNR2上设置在基本上相同的水平处的第一单元阵列块BLK1的第二阶梯结构S2可以在第二方向D2上横向地彼此间隔开。同样地，在第一连接区CNR1上设置在基本上相同的水平处的第二单元阵列块BLK2的第二阶梯结构S2可以在第二方向D2上横向地彼此间隔开。
在一些实施方式中，在每个第一单元阵列块BLK1中，第一和第二电极结构ST1和ST2的下层叠结构10可以具有通过下电极在第二连接区域CNR2上的端部分而分别在第一和第二方向D1和D2上形成的第一和第二阶梯结构S1和S2。此外，在第一连接区CNR1上，第一单元阵列块BLK1的下层叠结构10的至少两个下电极可以具有基本上竖直地彼此对准的侧壁。
在每个第一单元阵列块BLK1中，第一和第二电极结构ST1和ST2的中间层叠结构20可以具有在第二连接区域CNR2上通过中间电极在第二方向D2上的端部分而形成的第三阶梯结构S3。此外，在第一连接区CNR1上，第一单元阵列块BLK1的至少两个中间电极可以具有基本上竖直地彼此对准的侧壁。
在第一和第二单元阵列块BLK1和BLK2的每个中，第一和第二电极结构ST1和ST2的上层叠结构30可以具有在第一方向D1上形成的阶梯结构。此外，第一连接区CNR1的上层叠结构30的阶梯结构和第二连接区域CNR2的上层叠结构30的阶梯结构可以关于单元阵列区CAR对称。此外，上虚设层叠结构40可以设置在上层叠结构30的上电极中的最下面一个上电极的端部分上。
在一些实施方式中，因为电极结构ST1和ST2的第二阶梯结构S2在第一连接区CNR1上横向地彼此间隔开，所以可以增加形成连接到电极结构ST1和ST2的接触插塞和互连线的工艺的工艺裕度。
根据图47中示出的实施方式，第一单元阵列块BLK1的第一和第二电极结构ST1和ST2可以在第二连接区域CNR2上具有在第一方向D1上的第一阶梯结构S1、在第二方向D2上的第二阶梯结构S2、在第二方向D2上的第三阶梯结构S3。第二单元阵列块BLK2的第一和第二电极结构ST1和ST2可以具有关于第一单元阵列块BLK1的第一和第二电极结构ST1和ST2的形状反转的形状。
第一和第二电极结构ST1和ST2的每个可以具有分别设置在第一和第二连接区CNR1和CNR2上并且不对称的阶梯结构。在一些实施方式中，第一和第二电极结构ST1和ST2的每个可以在第一和第二连接区CNR1和CNR2上包括在第一方向D1上形成的第一阶梯结构S1、在第二方向D2上形成的第二阶梯结构S2以及在第二方向D2上形成的第三阶梯结构S3，并且组成第一连接区CNR1的第二阶梯结构S2的电极的数目可以不同于组成第二连接区域CNR2的第二阶梯结构S2的电极的数目。
根据本发明构思的一些实施方式，在连接区上具有金字塔形状的阶梯结构的上结构可以形成在包括竖直地层叠的多个水平层的薄层结构上，并且该薄层结构可以使用该上结构作为蚀刻掩模被图案化。因而，可以容易地在连接区上形成具有阶梯结构的电极结构。
虽然已经参考示例实施方式描述了本发明构思，但是对于本领域的技术人员来说显然地是，可以进行各种改变和变形而不脱离本发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求书及其等效物的最宽可允许解释确定，而不应受上述描述约束或限制。
本申请要求享有2016年1月8日在美国专利商标局提交的第62/276,356号美国临时专利申请以及2016年6月20日在韩国知识产权局提交的第10-2016-0076700号韩国专利申请的优先权，所有上述两个申请的公开通过引用被整体合并于此。

Claims (24)

1.一种三维(3D)半导体存储器件，包括：
基板，包括单元阵列区和连接区；
下层叠结构，包括竖直地层叠在所述基板上的多个下电极，所述下层叠结构包括在所述连接区上在第一方向上延伸的第一阶梯结构以及在所述连接区上在第二方向上延伸的第二阶梯结构，所述第二方向基本上垂直于所述第一方向；以及
多个中间层叠结构，竖直地层叠在所述下层叠结构上，所述多个中间层叠结构的每个包括竖直地层叠在所述基板上的多个中间电极，所述多个中间层叠结构的每个包括在所述连接区上在所述第二方向上延伸的第三阶梯结构，
其中所述多个中间层叠结构中的第一个中间层叠结构暴露所述多个中间层叠结构中的第二个中间层叠结构的所述第三阶梯结构，所述第二个中间层叠结构在所述多个中间层叠结构中的所述第一个中间层叠结构与所述基板之间，
其中所述多个下电极的每个和所述多个中间电极的每个包括：
在所述单元阵列区上在所述第一方向上延伸的多个电极部分，所述多个电极部分在所述第二方向上彼此间隔开；
电极连接部分，在所述连接区上在所述第二方向上延伸以使所述多个电极部分水平地彼此连接；以及
多个延伸部分，在所述第一方向上从所述电极连接部分延伸到所述连接区上，所述多个延伸部分在所述第二方向上彼此间隔开。
2.根据权利要求1所述的3D半导体存储器件，其中所述多个中间层叠结构的每个的所述多个中间电极包括平行于所述第二方向的基本上彼此共面的侧壁。
3.根据权利要求1所述的3D半导体存储器件，其中所述多个中间层叠结构暴露所述下层叠结构的在所述连接区上的所述第一阶梯结构和所述第二阶梯结构。
4.根据权利要求1所述的3D半导体存储器件，其中所述多个下电极的每个包括通过所述多个下电极中的紧接着设置在其上的一个下电极暴露的下焊盘区，
其中所述多个中间电极的每个包括通过所述多个中间电极中的紧接着设置在其上的一个中间电极暴露的中间焊盘区，以及
其中所述下焊盘区在所述第一方向上的长度大于所述中间焊盘区在所述第一方向上的长度。
5.根据权利要求4所述的3D半导体存储器件，其中所述中间焊盘区的表面面积基本上彼此相等，以及
其中所述多个中间层叠结构的每个的所述中间焊盘区在平面图中在所述第二方向上布置。
6.根据权利要求4所述的3D半导体存储器件，其中所述下焊盘区的表面面积随着从所述基板起的竖直距离增加而减小。
7.根据权利要求4所述的3D半导体存储器件，其中所述下焊盘区在所述第二方向上的宽度大于所述中间焊盘区在所述第二方向上的宽度。
8.根据权利要求1所述的3D半导体存储器件，其中所述多个中间电极的每个暴露所述多个中间电极中的紧接着设置在其下的一个中间电极的所述多个延伸部分的其中之一的一部分。
9.根据权利要求1所述的3D半导体存储器件，其中所述多个下电极的每个暴露所述多个下电极中的紧接着设置在其下的一个下电极的所述多个延伸部分的部分。
10.根据权利要求1所述的3D半导体存储器件，还包括：
上层叠结构，设置在所述多个中间层叠结构中的最上面的一个中间层叠结构上，
其中所述上层叠结构包括竖直地层叠在所述多个中间层叠结构中的最上面的一个中间层叠结构上的多个上电极，以及
其中所述上层叠结构包括在所述连接区上在所述第一方向上延伸的第四阶梯结构。
11.根据权利要求10所述的3D半导体存储器件，其中所述多个中间电极的每个包括通过所述多个中间电极中的紧接着设置在其上的一个中间电极暴露的中间焊盘区，
其中所述多个上电极的每个包括通过所述多个上电极中的紧接着设置在其上的一个上电极暴露的上焊盘区，以及
其中所述上焊盘区的表面面积大于所述中间焊盘区的表面面积。
12.根据权利要求10所述的3D半导体存储器件，还包括：
上虚设层叠结构，与所述上层叠结构水平地间隔开并且设置在所述连接区上，
其中所述上虚设层叠结构包括竖直地层叠的多个上虚设电极，以及
其中所述多个上虚设电极包括与所述多个中间层叠结构中的最上面的一个中间层叠结构的侧壁基本上竖直地对准的侧壁。
13.根据权利要求12所述的3D半导体存储器件，其中所述多个上虚设电极具有在所述第一方向上的相应长度和在所述第二方向上的相应宽度，以及
其中所述多个上虚设电极的所述长度和所述宽度随着从所述基板起的竖直距离增加而减小。
14.根据权利要求1所述的3D半导体存储器件，还包括：
多个垂直沟道，在所述单元阵列区上竖直地延伸穿过所述多个中间层叠结构和所述下层叠结构；以及
数据存储层，设置在所述多个垂直沟道的每个与所述多个下电极之间以及在所述多个垂直沟道的每个与所述多个中间电极之间。
15.一种三维(3D)半导体存储器件，包括：
基板，包括单元阵列区和连接区；以及
电极结构，在第一方向上从所述单元阵列区延伸到所述连接区上，所述电极结构包括下层叠结构和多个中间层叠结构，所述下层叠结构包括竖直地层叠在所述基板上的多个下电极，所述多个中间层叠结构竖直地层叠在所述下层叠结构上以包括在所述第一方向上的阶梯结构，
其中所述多个中间层叠结构的每个包括竖直地层叠的多个中间电极，
其中所述多个下电极的每个包括在所述连接区上通过所述多个下电极中的紧接着设置在其上的一个下电极而暴露的下焊盘区，
其中所述多个中间电极的每个包括在所述连接区上通过所述多个中间电极中的紧接着设置在其上的一个中间电极而暴露的中间焊盘区，
其中所述中间焊盘区在所述第一方向上的相应长度基本上彼此相等，
其中所述中间焊盘区在基本上垂直于所述第一方向的第二方向上的相应宽度基本上彼此相等，
其中所述下焊盘区具有在所述第一方向上的相应长度和在所述第二方向上的相应宽度，以及
其中所述下焊盘区的所述长度和所述宽度随着从所述基板起的竖直距离增加而减小，
其中所述多个下电极的每个和所述多个中间电极的每个包括：
在所述单元阵列区上在所述第一方向上延伸的多个电极部分，所述多个电极部分在所述第二方向上彼此间隔开；
电极连接部分，在所述连接区上在所述第二方向上延伸以使所述多个电极部分水平地彼此连接；以及
多个延伸部分，在所述第一方向上从所述电极连接部分延伸到所述连接区上，所述多个延伸部分在所述第二方向上彼此间隔开。
16.根据权利要求15所述的3D半导体存储器件，其中所述多个中间层叠结构的每个的所述多个中间电极的所述中间焊盘区在平面图中在所述第二方向上布置。
17.根据权利要求15所述的3D半导体存储器件，还包括：
上层叠结构，包括竖直地层叠在所述电极结构上的多个上电极，
其中所述多个上电极的每个包括通过所述多个上电极中的紧接着设置在其上的一个上电极而暴露的上焊盘区，以及
其中所述上焊盘区在平面图中在所述第一方向上布置。
18.根据权利要求17所述的3D半导体存储器件，还包括：
上虚设层叠结构，包括与所述上层叠结构水平地间隔开并且竖直地层叠在所述电极结构上的多个上虚设电极，
其中所述多个上虚设电极包括在所述连接区上与所述多个中间层叠结构中的最上面一个中间层叠结构的侧壁基本上共面的侧壁，
所述多个上虚设电极具有在所述第一方向上的相应长度和在所述第二方向上的相应宽度，以及
其中所述多个上虚设电极的所述长度和所述宽度随着从所述基板起的竖直距离增加而减小。
19.一种集成电路器件，包括：
在基板上的电极结构，所述电极结构包括竖直地层叠在所述基板上的多个电极，并且所述多个电极包括：
竖直地层叠在所述基板上的多个中间电极，其中所述多个中间电极的每个在第一水平方向上纵长地延伸并且包括在所述第一水平方向上延伸的第一和第二长侧壁以及在基本上垂直于所述第一水平方向的第二水平方向上从所述第一长侧壁朝向所述第二长侧壁延伸的短侧壁，其中所述多个中间电极的所述短侧壁基本上竖直地彼此对准，并且其中所述多个中间电极中的第一个包括通过所述多个中间电极中的第二个而暴露的第一中间焊盘区，其中所述多个中间电极中的所述第二个紧接在所述多个中间电极的所述第一个上，并且在平面图中，所述第一中间焊盘区在所述第二水平方向上突出超过所述多个中间电极中的所述第二个的所述第二长侧壁；以及
竖直地层叠在所述基板上的多个下电极，其中所述多个下电极在所述基板与所述多个中间电极之间，其中所述多个下电极的每个在所述第一水平方向上纵长地延伸并且包括在所述第一水平方向上延伸的第三长侧壁和第四长侧壁以及在所述第二水平方向上从所述第三长侧壁朝向所述第四长侧壁延伸的短侧壁，以及其中所述多个下电极中的第一个包括通过所述多个下电极中的第二个暴露的第一下焊盘区，其中所述多个下电极中的所述第二个紧接在所述多个下电极的所述第一个上，并且在所述平面图中，所述第一下焊盘区在所述第一水平方向上突出超过所述多个下电极的所述第二个的所述短侧壁并且在所述第二水平方向上突出超过所述多个下电极的所述第二个的所述第四长侧壁。
20.根据权利要求19所述的器件，其中所述第一中间焊盘区在所述平面图中具有正方形或矩形形状，并且所述第一下焊盘区在所述平面图中具有“L”形状。
21.根据权利要求19所述的器件，其中所述多个中间电极包括所述多个中间电极中的第三个，所述多个中间电极中的所述第三个紧接在所述多个中间电极的所述第二个上并且暴露所述多个中间电极中的所述第二个的第二中间焊盘区，并且在所述平面图中，所述第二中间焊盘区在所述第二水平方向上突出超过所述多个中间电极中的所述第三个的所述第二长侧壁，
其中所述多个下电极包括所述多个下电极中的第三个，所述多个下电极中的所述第三个紧接在所述多个下电极中的所述第二个上并且暴露所述多个下电极中的所述第二个的第二下焊盘区，并且在所述平面图中，所述第二下焊盘区在所述第一水平方向上突出超过所述多个下电极中的所述第三个的所述短侧壁并且在所述第二水平方向上突出超过所述多个下电极中的所述第三个的所述第四长侧壁，以及
其中所述第一中间焊盘区和所述第二中间焊盘区具有基本上相等的表面面积，并且所述第一下焊盘区的表面面积大于所述第二下焊盘区的表面面积。
22.根据权利要求21所述的器件，其中所述多个中间电极的所述第一长侧壁基本上竖直地彼此对准，以及
其中所述多个下电极的所述第三长侧壁基本上竖直地彼此对准。
23.根据权利要求19所述的器件，其中在所述平面图中，所述多个中间电极不交叠所述多个下电极的所述短侧壁。
24.根据权利要求19所述的器件，其中所述基板包括单元阵列区和连接区，
其中所述电极结构从所述单元阵列区延伸到所述连接区上，并且所述多个中间电极的所述短侧壁和所述多个下电极的所述短侧壁在所述连接区上，以及
其中所述器件还包括在所述单元阵列区上延伸穿过所述电极结构的多个垂直沟道。
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