CN109935595A

CN109935595A - 一种3d nand存储器件及其制造方法

Info

Publication number: CN109935595A
Application number: CN201910252214.0A
Authority: CN
Inventors: 肖莉红; 周玉婷; 李思晢; 汤召辉; 许健
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-03-29
Filing date: 2019-03-29
Publication date: 2019-06-25

Abstract

本发明提供一种3D NAND存储器件及其制造方法，衬底上形成有堆叠层，堆叠层包括核心存储区和台阶区，核心存储区中形成有存储单元串，台阶区形成有分区台阶，且沿核心存储区延伸的方向，分区台阶中的台阶长度呈渐进变化。这样，可以降低接触塞无法可靠形成于台阶上的风险，保证栅线正常引出。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成串存储单元，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触结构引出，从而实现堆叠式的3D NAND存储器件。

随着3D NAND存储器件集成度的不断提高，堆叠层的层数不断增加，分区台阶(SDS，Staircase Divide Scheme)结构应运而生，其是在沿堆叠层侧壁的双向方向甚至三维方向形成复合台阶，可以减小台阶的占用面积。然而，随着台阶区深度的不断增加，在台阶的形成工艺中，随着台阶层数的增加，会造成台阶尺寸偏离设计尺寸，这会导致后续接触塞无法可靠形成于台阶上，进而导致栅线无法正常引出。

发明内容

有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，降低接触塞无法可靠形成于台阶上的风险。

为实现上述目的，本发明有如下技术方案：

一种3D NAND存储器件，包括：

衬底；

所述衬底上由栅极层和栅极间介电层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述第一轴为所述衬底表面所在平面内沿所述核心存储区延伸的轴；

所述核心存储区中的沟道孔，所述沟道孔中形成有存储单元串；

所述台阶区的分区台阶，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化。

可选地，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化为：沿第一轴方向所述分区台阶中各台阶的长度逐级呈渐进变化。

可选地，沿第一轴方向所述分区台阶划分为多个区域，每个区域中的台阶具有基本相同的长度，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化为：沿第一轴方向所述分区台阶中各区域间台阶的长度呈渐进变化。

可选地，所述多个区域分别为顶部区域、中部区域和底部区域。

可选地，所述渐进变化为从顶层台阶至底层台阶长度依次递增。

可选地，所述渐进变化为从顶层台阶至底层台阶长度依次递减。

可选地，所述分区台阶包括的n个分区，第1分区位于中心，第2分区至第n分区沿第二轴的两个方向依次排布，且沿所述第一轴朝向所述核心存储区方向，各分区的台阶依次递增n级，沿所述第二轴的两个方向，每一层的台阶从第n分区至第1分区依次递增1级，n为大于1的自然数，所述第二轴为所述衬底表面所在平面内与所述第一轴正交的轴。

可选地，还包括：所述分区台阶的台阶上的接触结构。

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括核心存储区以及台阶区；

在所述台阶区形成分区台阶，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化，所述第一轴为所述衬底表面所在平面内沿所述核心存储区延伸的轴；

在所述核心存储区中形成存储单元串。

本发明实施例提供的3D NAND存储器件及其制造方法，衬底上垂直生长形成交替堆叠的栅极层及栅极间介电层，芯片的堆叠层包括核心存储区和台阶区，核心存储区中形成有存储单元串，台阶区形成有分区台阶，且沿核心存储区延伸的方向，分区台阶中的台阶的长度呈渐进变化。这样，可以降低接触塞无法可靠形成于台阶上的风险，保证栅线正常引出。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了根据本发明实施例3D NAND存储器件的分区板示意图；

图2示出了根据本发明实施例的3D NAND存储器件的分区台阶的立体结构示意图；

图3示出了根据本发明一实施例的3D NAND存储器件沿第一轴方向的剖面结构示意图；

图4示出了根据本发明另一实施例的3D NAND存储器件沿第一轴方向的剖面结构示意图；

图5示出了根据本发明实施例的3D NAND存储器件制造方法的流程示意图；

图6-8示出了根据本发明实施例的制造方法形成存储器件的过程中的器件剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，随着3D NAND存储器件的集成度的不断提高，堆叠层的层数不断增加，在分区台阶的形成工艺中，沿台阶延伸方向会造成台阶尺寸的变化，随着台阶层数的增加，形成接触时的对准错位会越来越严重，这会导致后续接触塞无法可靠形成于台阶上，进而导致栅线无法正常引出。

为此，本申请提出了一种3D NAND存储器件，参考图1-图4所示，该存储器件包括：

衬底100；

所述衬底100上由栅极层102和栅极间介电层104交替层叠的堆叠层110，所述堆叠层110包括核心存储区以及台阶区，所述衬底100表面所在平面包括正交的第一轴X和第二轴Y，所述第一轴X为沿所述台阶区延伸的轴；

所述核心存储区中的沟道孔，所述沟道孔中形成有存储单元串152；

所述台阶区的分区台阶130，沿第一轴X方向所述分区台阶130中台阶的长度呈渐进变化。

在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。

衬底100中可以形成有阱区，阱区为核心存储区中存储器件的阵列共源区(ArrayCommon Source)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在核心存储区及台阶区之外的区域。

堆叠层110由栅极层102和栅极间介电层104交替层叠形成，栅极层104为存储单元串152的栅线，每一层的栅极层102与该层处的存储单元串152构成存储单元，栅极间介电层104用于将相邻层的栅线隔离开。栅极层102可以选择合适的栅极材料形成，栅极间介电层104可以选择合适的绝缘材料形成，在本申请一个应用中，栅极层102可以为钨(W)，栅极间介电层104可以为氧化硅(SiO₂)。

该堆叠层110可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，堆叠层中栅极间介电层104和栅极层102的叠层的层数越多，存储单元串152形成的存储单元越多，器件的集成度越高。堆叠层中的栅极层可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(Source SelectionGate，SSG)和/或漏极选择栅(Drain Selection Gate,DSG)，其中，存储单元栅极层的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。

参考图1所示，在堆叠层110包括核心存储区和台阶区，核心存储区通常在堆叠层的中部区域，台阶区通常在核心存储区的四周，其中一个方向上核心存储区两侧的台阶用于形成栅极接触，另外一个方向上的台阶并不用于形成接触，为伪台阶。核心存储区将用于形成存储单元串，台阶区将用于栅极层的接触(Contact)。

在本申请中，为了便于描述，将(3D)方向分别定义为第一轴X、第二轴Y和第三轴，其中，第一轴X和第二轴Y为衬底100表面所在平面中正交的两个轴，第一轴X为沿所述核心存储区延伸的轴，核心存储区延伸的轴也即核心存储区向用于形成栅极接触(GatelineContact)的阶梯延伸方向所在的轴，所述第二轴Y为沿所述伪台阶区延伸的轴，第三轴Z为垂直于衬底100表面所在平面的轴。

台阶区中形成有分区台阶130，参考图2所示，分区台阶130在第一轴X和第二轴Y方向上都形成有台阶，从而，可以减小台阶占地面积，提高器件集成度，根据不同的需要，分区台阶130可以具有不同的分区，例如3分区、4分区或者更多分区等。在本申请的实施例中，形成的分区台阶中，第1分区130-1位于中心，第2分区至第n分区(130-2—130-n)沿第二轴Y的两个方向(Y1、Y2)依次排布，且沿所述第一轴X朝向所述核心存储区方向，各分区(130-1—130-n)的台阶依次递增n级，沿所述第二轴Y的两个方向(Y1、Y2)，每一层130c的台阶从第n分区至第1分区依次递增1级。在其他实施例中，分区方式和数量不做限定。

在具体的应用中，采用不同的分区方式形成的分区台阶130的形貌会略有不同，但都在第一轴X和第二轴Y方向上都形成有递增的台阶，具体来说，在第一轴X方向上，各层台阶依次递增，而在同一层台阶中，在第二轴Y方向上，不同分区的台阶依次递增。其中，分区台阶中的同一层130c是指不同分区的同一相对层级，例如：如果是三分区，则分区台阶中的第4层，对于第1分区至第n分区都是相对于初始层递增了3次后的层，但该层中不同分区之间台阶130t的级数不同，其中，一级台阶130t的厚度包括一层栅极层和一层绝缘层，一个台阶130t的台阶面用于形成一个接触，以将该级台阶所在的栅极层引出。依此类推，如果是四分区，则分区台阶中的第5层，对于第1分区至第n分区都是相对于初始层递增了4次后的层。

参考图2-4所示，本申请实施例中，沿第一轴X方向分区台阶130中台阶的长度呈渐进变化，台阶130t的长度是指沿第一轴X方向的台阶尺寸(d1/d2..)，台阶长度的渐进变化方式可以为从顶层至底层依次递增Xub或者从底层至顶层依次递增Xbu的变化方式，渐进变化时，可以是各台阶逐级变化，也可以是按区域逐渐变化。

参考图3所示，在本申请一些实施例中，台阶的长度按区域呈渐进变化，也就是说，沿第一轴X方向，分区台阶130划分为了多个区域(130-1、130-2、130-3)，每个区域中的台阶具有基本相同的长度，沿第一轴X方向分区台阶130中各区域(130-1、130-2、130-3)间台阶的长度呈渐进变化，渐进变化的方式可以是区域中台阶的长度从顶层至底层依次递增，也可以是，区域中台阶的长度从顶层至底层依次递减。在一个具体的示例中，如图3所示，分区台阶130划分为三个区域，分别是顶部区域130-1、中部区域130-2和底部区域130-3，在顶部区域130-1中台阶具有第一长度d1，中部区域130-1中台阶具有第二长度d2，底部区域130-3中台阶具有第三长度d3，具体的，渐进方式可以为d1＜d2＜d3，或者d1＞d2＞d3。更优的示例中，渐进方式可以为d1＜d2＜d3，这样，可以节省台阶区的面积，同时，当随着台阶层数不断增加后，接触工艺中对准偏移会越来越严重，这样，可以在保持台阶总面积不变的前提下，通过增加台阶长度为接触工艺提供更大的工艺窗口，提高接触的工艺质量。需要说明的是，每个区域中的台阶具有基本相同的长度，其中基本相同的长度是指在工艺允许的误差范围内的大致相同。在其他实施例中，分区台阶130划分的区域个数不受限制。

参考图4所示，在本申请另一些实施例中，渐进变化时，可以是各台阶逐级变化，也就是说，沿第一轴方向分区台阶130中各台阶的长度(d1…di)逐级呈渐进变化，若从顶层第一级台阶至底层最后一级台阶的长度依次记为d1、d2….di，i为大于2的自然数，具体的，渐进方式可以为d1＜d2＜….＜di，或者d1＞d2＞…＞di，同前一实施例，更优的示例中，渐进方式可以为d1＜d2＜….＜di。

核心存储区中形成有存储单元串152，存储单元串152为沿第三轴Z方向上存储单元层，在牺牲层被替换为栅极层之后，其中的每一层栅极层与存储单元串构成一个存储单元。在本申请实施例中，存储单元串152下还形成有外延结构150，该外延结构150通过衬底外延生长形成，作为存储单元串152的下选通管器件的沟道，底层牺牲层1021替换后的底层栅极作为选通管器件的栅极，此外，存储单元串152上还形成有多晶硅层156，以用于形成存储单元串152的上选通管器件。

其中，存储单元串152包括依次形成于沟道孔中的存储功能层和沟道层，存储功能层起到电荷存储的作用，包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，与外延结构150接触，沟道层之间还可以形成有绝缘材料的填充层，本实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。

此外，该存储器还可以进一步包括其他的部件，如分区台阶的分区台阶的台阶上的接触结构，以及其他互连结构等。

以上对本申请实施例的3D NAND存储器件的结构进行了详细的描述，此外，本申请还提供了实现上述存储器件的制造方法，以下将结合流程图对具体的实施例进行详细的描述。

参考图5所示，在步骤S20，提供衬底100，所述衬底100上形成有堆叠层110，所述堆叠层110包括核心存储区1101以及台阶区1102，参考图6所示。

在后栅工艺中，堆叠层110可以由交替层叠的栅极间介电层和牺牲层形成。具体的，在垂直于衬底方向的沟道孔的通孔刻蚀时，牺牲层和栅极间介电层具有几乎1:1的干法刻蚀选择比；在将平行于衬底方向的牺牲层替代为栅极层时，牺牲层和栅极间介电层具有很高的湿法刻蚀选择比，例如可以为30:1甚至更高，堆叠层的层数可以根据具体的需要来确定。在本实施例中，牺牲层例如可以为氮化硅(Si₃N₄)，栅极间介电层例如可以为氧化硅(SiO₂)。

在前栅工艺中，堆叠层110可以由交替层叠的栅极层102和栅极间介电层104形成。具体的，可以交替沉积绝缘层材料和栅极层材料。

堆叠层110包括核心存储区1101和台阶区1102，核心存储区1101通常在堆叠层110的中部区域，台阶区1102通常在核心存储区的四周，其中一个方向上核心存储区1101两侧的台阶可以用于形成栅极接触，另外一个方向上的台阶可以并不用于形成接触，为伪台阶。核心存储区1101将用于形成存储单元串，台阶区1102将用于栅极层的接触(Contact)。需要说明的是，在本申请实施例的附图中，仅图示出堆叠层110一侧的分区台阶，以及与该侧台阶结构120相接的部分核心存储区1101。

在步骤S21，在所述台阶区1101形成分区台阶130，沿第一轴X方向所述分区台阶130中台阶的长度呈渐进变化，所述衬底100表面所在平面包括正交的第一轴X和第二轴Y，所述第一轴X为沿所述核心存储区延伸的轴，所述第二轴Y为所述衬底100表面所在平面内与所述第一轴X正交的轴，参考图2和图7所示。

在具体的应用中，可以采用不同的分区板，通过在X方向和Y方向上光刻胶的多次修剪(Trim)，每一次修剪后紧跟一次堆叠层110的刻蚀，从而，形成分区台阶130，由于分区板的不同，最终形成的分区台阶130的形貌会略有不同，但都在第一轴X和第二轴Y方向上都形成有递增的台阶。

在具体的分区台阶的形成工艺中，通过特定的分区模板，可以通过掩膜版设计、光学临近效应修正(OPC,Optical Proximity Critical)和/或台阶形成工艺中的工艺控制，形成长度呈渐进变化的分区台阶。通过采用不同的设计和/或不同的工艺控制，可以形成台阶长度依次递增或依次递减的分区台阶。

同前所述，渐进变化时，可以是各台阶逐级变化，也可以是按区域逐渐变化。在该示例中，参考图7所示，分区台阶130划分为三个区域，分别是顶部区域130-1、中部区域130-2和底部区域130-3，在顶部区域130-1中台阶具有第一长度d1，中部区域130-1中台阶具有第二长度d2，底部区域130-3中台阶具有第三长度d3，具体的，渐进方式可以为d1＜d2＜d3。

在步骤S22，在所述核心存储区中形成存储单元串152，参考图8所示。

在本实施例中，具体的，首先，可以先在台阶区上形成覆盖层140，覆盖层140可以通过多次工艺形成，可以先通过HDP或ALD等可实现良好台阶覆盖的方法形成第一覆盖层，而后，采用具有更快填充速度方法形成第二覆盖层，例如通过以TEOS为前驱体的化学气相沉积的方式并进行平坦化后形成，覆盖层140的材料例如可以为氧化硅。

而后，在核心存储区中形成沟道孔，可以通过刻蚀技术进行核心存储区的堆叠层110的刻蚀，直到暴露出衬底100的表面，形成沟道孔。接着，在沟道孔底部的衬底100表面上生长外延结构150，可以通过选择性外延生长(Selective Epitaxial Growth)，先在沟道孔底部原位生长出外延结构150。

而后，在沟道孔中形成存储单元串152，存储单元串152包括依次形成于沟道孔中的存储功能层和沟道层，存储功能层包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，本实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。之后，在存储单元串152上形成多晶硅层156，并填充氧化硅层154。

之后，可以根据需要，完成其他的加工工艺，其他加工工艺包括：在分区台阶130的台阶上形成接触。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于制造方法实施例而言，与存储器件实施例相同的部分没有再做描述，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种3D NAND存储器件，其特征在于，包括：

衬底；

2.根据权利要求2所述的存储器件，其特征在于，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化为：沿第一轴方向所述分区台阶中各台阶的长度逐级呈渐进变化。

3.根据权利要求1所述的存储器件，其特征在于，沿第一轴方向所述分区台阶划分为多个区域，每个区域中的台阶具有基本相同的长度，沿第一轴方向所述分区台阶中台阶的长度呈渐进变化为：沿第一轴方向所述分区台阶中各区域间台阶的长度呈渐进变化。

4.根据权利要求3所述的存储器件，其特征在于，所述多个区域分别为顶部区域、中部区域和底部区域。

5.根据权利要求1-4中任一项所述的存储器件，其特征在于，所述渐进变化为从顶层台阶至底层台阶长度依次递增。

6.根据权利要求1-4中任一项所述的存储器件，其特征在于，所述渐进变化为从顶层台阶至底层台阶长度依次递减。

7.根据权利要求1所述的存储器件，其特征在于，所述分区台阶包括的n个分区，第1分区位于中心，第2分区至第n分区沿第二轴的两个方向依次排布，且沿所述第一轴朝向所述核心存储区方向，各分区的台阶依次递增n级，沿所述第二轴的两个方向，每一层的台阶从第n分区至第1分区依次递增1级，n为大于1的自然数，所述第二轴为所述衬底表面所在平面内与所述第一轴正交的轴。

8.根据权利要求1所述的存储器件，还包括：所述分区台阶的台阶上的接触结构。

9.一种3D NAND存储器件的制造方法，其特征在于，包括：

在所述核心存储区中形成存储单元串。

10.根据权利要求9所述的制造方法，其特征在于，所述分区台阶包括的n个分区，第1分区位于中心，第2分区至第n分区沿第二轴的两个方向依次排布，且沿所述第一轴朝向所述核心存储区方向，各分区的台阶依次递增n级，沿所述第二轴的两个方向，每一层的台阶从第n分区至第1分区依次递增1级，n为大于1的自然数，所述第二轴为所述衬底表面所在平面内与所述第一轴正交的轴。