CN103871994A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，其通过使用分离地形成在第一焊盘结构和第二焊盘结构中的非对称阶梯形状来形成字线的焊盘部分从而至少局部实现了接触区面积减小。与本领域已知的制造工艺相比，接触区面积减小。这使得器件集成度提高、制造工艺复杂性减小。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年12月11日提交的申请号为10-2012-0143588的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明主要涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维半导体器件及其制造方法。
背景技术
非易失性存储器件是一种即使移去电源也可以保留其中储存的数据的存储器件。近来，响应于认识到二维存储器件在接近器件集成度的极限，开发了其中存储器单元被垂直层叠在硅衬底上的三维非易失性存储器件。存储器单元形成为二维存储器件的硅衬底上的一层。
通过将适当的偏压施加至层叠在衬底上的字线，三维非易失性存储器件访问期望的存储器单元。当制造存储器单元时，通过将层叠的字线的接触区图案化成阶梯形结构、然后将接触插塞连接至字线的焊盘部分，来限定各个字线的焊盘部分。在制造中，通过减小一个掩膜来重复执行刻蚀工艺，以便将层叠字线图案化成期望的阶梯形结构。结果，制造存储器件的工艺较为复杂且难以顺利实施。由于存储器件内的接触区面积较大，难以提高存储器件的集成度。具体来说，难以在保持高水平的性能和可靠性的同时提高存储容量。
发明内容
本发明的示例实施例涉及一种半导体器件，特征在于提高了器件集成度以及简化了制造工艺。
根据本发明实施例的半导体器件包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间。在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层。在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。
根据本发明实施例的存储系统包括：存储器控制器；以及包括半导体器件的非易失性存储器件，所述半导体器件包括：n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；以及在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。
根据本发明的半导体器件可以通过减小接触区面积来提高集成度。制造半导体器件的方法可以被简化，其中可以容易地形成下选择线、上选择线和字线的焊盘部分。
附图说明
当结合附图考虑时，通过参考以下的详细描述，本发明的上述和其他的特征以及优势将变得易于理解，在附图中：
图1是示出根据本发明一个实施例的半导体器件的立体图；
图2a至4c是示出制造根据本发明一个实施例的半导体器件的工艺的视图；
图5是示出根据本发明另一个实施例的半导体器件的立体图；
图6a至9d是示出制造根据本发明另一个实施例的半导体器件的工艺的视图；
图10是示出根据本发明一个实施例的存储系统的配置的框图；以及
图11是示出根据本发明一个实施例的计算系统的视图。
具体实施方式
此后，将参考附图更为详细地描述本发明的实施例。然而，本发明可以以不同形式来实施且不应限于本文描述的实施例。
图1是示出根据本发明一个实施例的半导体器件的立体图。为了便于描述，图1仅示出了单元结构和焊盘结构。
如图1所示，半导体器件可以包括形成在衬底（未示出）上的单元结构C以及第一和第二焊盘结构P11～P22。在衬底中，限定了单元区CR以及位于单元区CR两侧的第一和第二接触区CT1-1～CT1-3和CT2-1～CT2-3。
第一接触区CT1-1～CT1-3应被解释为表示要形成第一焊盘结构P11和P12的区域。例如，第一接触区CT1-1～CT1-3可以包括上选择线的接触区CT1-1、字线的接触区CT1-2以及下选择线的接触区CT1-3。第二接触区CT2-1～CT2-3应被解释为表示要形成第二焊盘结构P21和P22的区域。例如，第二接触区CT2-1～CT2-3可以包括上选择线的接触区CT2-1、字线的接触区CT2-2以及下选择线的接触区CT2-3。单元区CR表示要形成单元结构C的区域，且可以设置在第一接触区CT1-1～CT1-3和第二接触区CT2-1～CT2-3之间。
可以通过选择性地刻蚀一个层叠结构来形成单元结构C和第一至第二焊盘结构P11～P22。例如，单元结构C和第一至第二焊盘结构P11～P22可以相互连接。下文中，假设将一个层叠结构分成单元结构C和第一至第二焊盘结构P11～P22。
第一焊盘结构P11和P12包括第一层叠层，且连接至单元结构C的一侧。例如，n个第一焊盘结构P11和P12形成在第一接触区CT1-1～CT1-3中，n例如为2（n必须为大于或等于1的自然数）。在第一焊盘结构P11和P12中的每个中，可以利用一个第一层叠层来分别形成至少一个最上台阶和至少一个最下台阶，而利用2n个第一层叠层形成其他台阶，n例如为2。结果，各个第一焊盘结构P11和P12设置成阶梯形结构。可以利用2n个或更少的第一层叠层来分别形成第一焊盘结构P11和P12中的其他台阶的最上台阶和最下台阶。在这个示例中，n为2。
第二焊盘结构P21和P22包括第二层叠层，且连接至单元结构C的另一侧。具体来说，第二焊盘结构P21和P22设置在第一焊盘结构P11和P12的对侧。n个第二焊盘结构P21和P22形成在第二接触区CT2-1～CT2-3中，n例如为2。在第二焊盘结构P21和P22中的每个中，可以利用一个第二层叠层来分别形成至少一个最上台阶和至少一个最下台阶，而利用2n个第二层叠层形成其他台阶，n例如为2。结果，各个第二焊盘结构P21和P22被设置成阶梯形结构。可以利用2n个或更少的第二层叠层来分别形成第二焊盘结构P21和P22中的其他台阶的最上台阶和最下台阶。例如，n为2。
单元结构C形成在单元区CR中，且设置在第一焊盘结构P11和P12与第二焊盘结构P21和P22之间。单元结构C可以包括第三层叠层和在第三层叠层的层叠方向上穿通第三层叠层的沟道层（未示出）。
第一层叠层至第三层叠层各自可以包括层间绝缘层和导电层。例如，第一层叠层可以包括第一层间绝缘层和第一导电层，第二层叠层可以包括第二层间绝缘层和第二导电层，且第三层叠层可以包括第三层间绝缘层和第三导电层。形成在相同水平上的第一导电层至第三导电层相互连接，形成在相同水平上的第一层间绝缘层至第三层间绝缘层相互连接。第一导电层至第三导电层的至少一个最上导电层可以是上选择线，第一导电层至第三导电层的至少一个最下导电层可以是下选择线，第一导电层至第三导电层中的其他层可以是字线。
第一和第二焊盘结构P11～P22在与单元结构相对的方向上延伸，且被设置成阶梯形结构。即，第一和第二焊盘结构P11～P22在第一方向I-I'上延伸。第二焊盘结构P21～P22在与第一焊盘结构P11和P12的延伸方向相对的方向上延伸。
在布置成阶梯形结构的第一和第二焊盘结构P11～P22中，层叠层的端部在相应台阶的上表面处暴露。下文中，在相应台阶的上表面处暴露的部分将被定义为层叠层的焊盘部分。例如，在层叠结构中的层叠层的至少一个最上层叠层包括上选择线、层叠层的至少一个最下层叠层包括下选择线、以及其他的层叠层包括字线的情况下，焊盘部分分别被限定在层叠的下选择线、字线和上选择线的端部。
具体来说，在第二方向II-II'相邻的第一焊盘结构P11和P12具有一级台阶差，并且在第二方向II-II'相邻的第二焊盘结构P21和P22具有一级台阶差。彼此面对的成对第一与第二焊盘结构P11/P21和P12/P22具有n级台阶差，n例如为2。因而，第一焊盘结构P11和P12是不对称的，且第二焊盘结构P21和P22是不对称的。彼此面对的第一焊盘结构P11和P12与第二焊盘结构P21和P22是不对称的。
在第一和第二焊盘结构P11～P22中，最上台阶和最下台阶中的至少一种具有对称的阶梯形状，而其他台阶具有非对称的阶梯形状。上选择线和下选择线的通过使用对称阶梯形状形成的焊盘部分具有基本相同的高度，而没有台阶差。因而，可以容易地控制包括在同一个存储块中的存储串的下选择晶体管和上选择晶体管。由于字线的通过使用非对称阶梯形状而形成的焊盘部分分离地形成在第一和第二焊盘结构P11～P22中，所以根据本发明的接触区的面积比现有技术的小。
在图1中，刻蚀的层叠层的标号被写在焊盘部分上，以示出焊盘部分之间的台阶差。例如，通过刻蚀接触区CT1-3和CT2-3中的十三个层叠层来限定下选择线的焊盘部分，且在没有刻蚀接触区CT1-1和CT2-1中的任何层叠层的情况下限定上选择线的焊盘部分。通过选择性地刻蚀接触区CT1-2和CT2-2中的层叠层来限定用于字线的十二个焊盘部分。
图1中层叠层的数目是14，但是层叠层的数目不限于14。一个层叠结构中的层叠层的数目可以根据一个存储串中的选择晶体管和存储器单元的数目而改变。
图2a至4c是示出制造根据本发明一个实施例的半导体器件的工艺的视图。图2a、图3a和图4a示出了布局，图2b、图3b、图4b和图4c示出了沿着线A-A'或线B-B'截得的截面。
如图2a和图2b所示，层叠层11至36形成在衬底上（未示出），单元区CR、和第一接触区CT1-1～CT1-3与第二接触区CT2-1～CT2-3（位于单元区CR的两侧）被限定在衬底中。
层叠层11至36的至少一个最上层叠层36是用于形成上选择线的层，层叠层11至36的至少一个最下层叠层11是用于形成下选择线的层，而其他的层叠层12-35是用于形成字线的层。
层叠层11至36各自可以包括第一材料层1和第二材料层2。例如，第二材料层2和形成在第二材料层2之下的第一材料层形成一个层叠层11至36，或者第二材料层2和形成在第二材料层2上的第一材料层1形成一个层叠层11至36。层叠结构可以包括交替层叠的第一材料层1和第二材料层2。
第一材料层1是用于形成字线或选择线的层，第二材料层2是用于划分层叠的导电层的层。第一材料层1的厚度可以根据用途而变化。用于选择线的导电层可以形成为厚度与用于字线的导电层的厚度基本相同。选择线的导电层可以形成为厚度与用于字线的导电层的厚度不同，例如，厚度大于用于字线的导电层的厚度。
利用相对第二材料层2具有高刻蚀选择性的材料来形成第一材料层1，利用相对第一材料层1具有高刻蚀选择性的材料来形成第二材料层2。例如，可以利用诸如多晶硅层等的导电层来形成第一材料层1，可以利用诸如氧化物层等的绝缘层来形成第二材料层2。另一个例子，可以利用诸如掺杂多晶硅层、掺杂非晶硅层等的导电层来形成第一材料层1，利用诸如非掺杂多晶硅层、非掺杂非晶硅层等的牺牲层来形成第二材料层2。另一个例子，可以利用诸如氮化物层等的牺牲层来形成第一材料层，利用诸如氧化物层等的绝缘层形成第二材料层2。
随后，可以执行形成单元结构C中的存储器单元的工艺（未示出）。例如，孔穿通单元结构C而形成，然后在孔中形成存储层。存储层可以包括电荷阻挡层、数据储存层和隧道绝缘层中的至少一种。数据储存层可以包括用于储存电荷的浮栅（诸如多晶硅层）、用于俘获电荷的陷阱层（诸如氮化物）、纳米点和相变材料层中的至少一种。沟道层形成在存储层上。
接着，在层叠层11至36上形成第一掩膜图案37，然后通过使用第一掩膜图案37作为刻蚀阻挡物来第一刻蚀层叠层36。例如，第一掩膜图案37被形成为暴露第一接触区CT1-1～CT1-3和第二接触区CT2-1～CT2-3中的下选择线的接触区CT1-3和CT2-3。
执行第一刻蚀以便形成非易失性存储器件中的下选择线的焊盘部分。在一个存储串包括多个下选择晶体管的情况下，重复执行减小第一掩膜图案37且然后使用减小的第一掩膜图案37来第一刻蚀一个层叠层的工艺，以形成下选择线的焊盘部分。
随后，减小第一掩膜图案37，然后通过使用减小的第一掩膜图案37作为刻蚀阻挡物来第二刻蚀2n个层叠层32至35，例如n为2。在这个操作中，与层叠层32至35一起来刻蚀先前被刻蚀的层叠层36，由此保持了层叠层36与层叠层32至35之间的台阶差。接着，重复执行减小第一掩膜图案37且然后使用减小的第一掩膜图案37来刻蚀2n个层叠层28至31的工艺，n例如为2。
随后，减小第一掩膜图案37，然后通过使用减小的第一掩膜图案37作为刻蚀阻挡物来第三刻蚀层叠层35。例如，第一掩膜图案37被减小至覆盖单元区CR和上选择线的接触区CT1-1和CT2-1，并暴露下选择线的接触区CT1-3和CT2-3。
执行第三刻蚀以便形成非易失性存储器件中的上选择线的焊盘部分。在一个存储串包括多个上选择晶体管的情况下，重复执行减小第一掩膜图案37且然后使用减小的第一掩膜图案37来第三刻蚀一个层叠层35的工艺，以形成上选择线的焊盘部分。
通过执行第一刻蚀至第三刻蚀将层叠结构图案化成阶梯形结构，使得下选择线的焊盘部分和上选择线的焊盘部分形成。可以重复执行第一刻蚀至第三刻蚀中的至少一种。字线的焊盘部分没有通过上述工艺完成，而是通过以下描述的进一步将层叠结构图案化来完成。
层叠结构中的各个台阶可以具有基本相同或不同的宽度。例如，考虑到通过以下工艺形成的接触插塞与焊盘部分之间的对准裕度（alignment margin），下台阶可以比上台阶宽。每当第一掩膜图案37减小，第一掩膜图案37的减小幅度可以减小或增大，且因而可以调整焊盘部分的宽度。
如图3a至3c所示，在层叠结构上形成第二掩膜图案38，然后通过使用第二刻蚀掩膜38作为刻蚀阻挡物来刻蚀层叠层15、19、23、27、31和35。第二掩膜图案38用于形成相邻的第一焊盘结构P11和P12之间的台阶差和相邻的第二焊盘结构P21和P22之间的台阶差。因而，第二掩膜图案38可以被形成为暴露彼此面对的成对第一与第二焊盘结构P11和P21，并覆盖单元结构C以及另一第一与第二焊盘结构P12和P22。在图3a中，在第一和第二焊盘结构P11～P22上示出了刻蚀的层叠结构的标号。
应想到，第二掩膜图案38可以被形成为进一步覆盖彼此面对的成对第一与第二焊盘结构P11和P12的端部。所述端部可以是上选择线的接触区CT1-1和CT2-1以及下选择线的接触区CT1-3和CT2-3。即，在使用第二掩膜图案38覆盖端部的情况下执行刻蚀工艺，因而预先形成的上选择线和下选择线的焊盘部分被刻蚀。结果，焊盘部分之间可以不形成台阶差。
第二掩膜图案38的覆盖端部的区域的宽度可以比上选择线和下选择线的接触区CT1-1、CT2-1、CT1-3和CT2-3的宽度更宽，如图3a中的正对的箭头所示，以确保刻蚀裕度（etch margin）。在这种情况下，层叠结构的最下台阶的层叠层15可以被不完全地刻蚀，且如图3b所示地形成了虚设结构（dummy structure）D。
如图4a至4c所示，在层叠结构上形成第三掩膜图案39，然后通过使用第三掩膜图案39作为刻蚀阻挡物来刻蚀n个层叠层，n例如为2。第三掩膜图案39用于形成彼此面对的第一焊盘结构P11和P12与第二焊盘结构P21和P22之间的台阶差。因而，第三掩膜图案39可以被形成为暴露第二焊盘结构P21和P22，且覆盖单元结构C和第一焊盘结构P11和P12。在可替选实施例中，第三掩膜图案39可以被形成为暴露第一焊盘结构P11和P12、且覆盖单元结构C和第二焊盘结构P21和P22。
在本例中，第三掩膜图案39可以被形成为进一步覆盖暴露的第一焊盘结构P11和P12的端部，或者覆盖暴露的第二焊盘结构P21和P22的端部。所述端部可以是上选择线的接触区CT1-1或CT2-1和下选择线的接触区CT1-3或CT2-3。即，在使用第三掩膜图案39覆盖端部的条件下执行刻蚀工艺，因而预先形成的上选择性和下选择线的焊盘部分被刻蚀。结果，焊盘部分之间可以不形成台阶差。
第三掩膜图案39的覆盖端部的区域的宽度可以比上选择线和下选择线的接触区CT1-1、CT2-1、CT1-3和CT2-3的宽度更宽，如图4a中的正对的箭头所示，以确保刻蚀裕度。在这种情况下，层叠结构的最下台阶的层叠层13/14/15和14/15可以被不完全地刻蚀，且如图4b和4c所示地形成了虚设结构D。虚设结构D出现在第一和第二焊盘结构P11～P22中其它台阶的最下台阶上。
结果，在第一和第二焊盘结构P11～P22之间形成了台阶差。即，在第二方向II-II'上的相邻的第一和第二焊盘结构P11～P22之间形成了台阶差，并且在第一方向I-I'上面对的第一和第二焊盘结构P11～P22之间形成了台阶差。
在实施例中，可以通过使用第三掩膜图案39在面对的第一和第二焊盘结构P11～P22之间形成台阶差，然后通过使用第二掩膜图案38在第二方向II-II'上的相邻的第一和第二焊盘结构P11～P22之间形成台阶差。
因而，形成了具有非对称阶梯形形状的第一和第二焊盘结构P11～P22。具体来说，在第一和第二焊盘结构P11～P22中，用于字线的层叠层12～35可以具有非对称阶梯形状，而下选择线的层叠层11和上选择线的层叠层36可以具有对称的阶梯形状。
随后，可以进一步执行形成存储器单元的工艺（未示出）。下文中，将描述根据第一材料层1和第二材料层2的性质而执行的工艺。
在一个实施例中，可以利用导电层来形成第一材料层1，并且可以利用绝缘层来形成第二材料层2。至少一个狭缝穿通层叠层11～36而形成，然后将透过狭缝而暴露的第一材料层1硅化。随后，利用绝缘层来填充狭缝。在这个工艺步骤期间，视沉积绝缘层的方法而定在狭缝中可以形成气隙。
在另一个实施例中，可以利用导电层来形成第一材料层1，利用牺牲层来形成第二材料层2。至少一个狭缝穿通层叠层11～36而形成，然后将狭缝中暴露的第二材料层2去除。随后，利用绝缘层来填充去除了第二材料层2的区域和所述狭缝。在这种情况下，视沉积绝缘层的方法而定在狭缝中或者在去除了第二材料层2的区域中可以形成气隙。
在又一个实施例中，可以利用牺牲层来形成第一材料层1，利用绝缘层来形成第二材料层2。至少一个狭缝穿通层叠层11～36而形成，然后将狭缝中暴露的第一材料层1去除。随后，通过利用诸如钨W等的导电层填充去除了第一材料层1的区域来形成字线和选择线等。接着，利用绝缘层40来填充狭缝。在这个工艺步骤中，视沉积绝缘层的方法而定在狭缝中可以形成气隙。
如上所述，由于其中2n个层叠层形成一个台阶的层叠结构被图案化为具有阶梯形形状、或者被设置成阶梯形结构，与传统技术相比可以简化形成焊盘部分的工艺，其中n例如为2。可以对称地形成上选择线的焊盘部分和下选择线的焊盘部分，然后可以非对称地形成字线的焊盘部分。结果，焊盘部分可以有效地形成在减小的面积内。
图5是示出根据本发明另一个实施例的半导体器件的立体图。为便于描述，图5仅示出了单元结构和焊盘结构。下文中，将省略与图1中相同的元件有关的进一步描述。
如图5所示，根据实施例的半导体器件可以包括位于单元区CR中的单元结构以及位于第一接触区CT1-1～CT1-3和第二接触区CT2-1～CT2-3中的第一和第二焊盘结构P11～P23。这里，n个第一焊盘结构P11～P13被设置在第一接触区CT1-1～CT1-3中，n例如为3。n个第二焊盘结构P21～P23被设置在第二接触区CT2-1～CT2-3中，n例如为3。在第一和第二焊盘结构P11～P23中的每个中，至少一个最上台阶和至少一个最下台阶分别形成为一个层叠层，而其他台阶分别形成为2n个层叠层，n例如为3。第一和第二焊盘结构P11～P23设置成阶梯形结构。其他台阶中的最上台阶和最下台阶可以形成为2n个或更少的层叠层，n例如为3。
例如，通过刻蚀接触区CT1-3和CT2-3中的十九个叠层来形成下选择线的焊盘部分，在没有刻蚀接触区CT1-1和CT2-1中的任何层叠层的情况下来限定上选择线的焊盘部分。通过选择性地刻蚀接触区CT1-2和CT2-2中的层叠层来限定字线的十八个焊盘部分。
图6a至9d是示出制造根据本发明另一个实施例的半导体器件的工艺的视图。图6a、7a、8a和9a示出了布局图，图6b、7b和7c、图8b至8d、以及图9b至9d示出了沿着线A-A'、B-B'或C-C'获得的截面图。
如图6a和6b所示，层叠层61～86形成在衬底上（未示出）。在衬底中限定了单元区CR、以及第一接触区CT1-1～CT1-3与第二接触区CT2-1～CT2-3（设置在单元区CR的两侧）。
第一掩膜图案87形成在层叠层61～86上，然后使用第一掩膜图案87作为刻蚀阻挡物来第一刻蚀层叠层86。随后，减小第一掩膜图案87，然后通过使用减小的第一掩膜图案87作为刻蚀阻挡物来第二刻蚀2n个层叠层80～85，n例如为3。然后，减小第一掩膜图案87，然后使用第一掩膜图案87作为刻蚀阻挡物来第三刻蚀层叠层62。结果，限定了上选择线和下选择线的焊盘部分。
如图7a至7c所示，第二掩膜图案88形成在层叠层上，然后通过使用第二掩膜图案88作为刻蚀阻挡物来刻蚀层叠层85。结果，在第一焊盘结构P11/P12与第二焊盘结构P21/P22之间形成了一层的台阶差。
这里，第二焊盘图案88可以被形成为暴露彼此面对的成对第一与第二焊盘结构P11和P21，并覆盖单元结构C以及其他的第一和第二焊盘结构P12、P13、P22和P23。第二掩膜图案88可以被形成为进一步覆盖暴露的成对第一与第二焊盘结构P11和P21的端部。
第二掩膜图案88的覆盖端部的区域的宽度可以比上选择线和下选择线的接触区CT1-1、CT2-1、CT1-3和CT2-3宽。结果，层叠结构的最下台阶的层叠层67被不完全地刻蚀，所以形成了虚设结构D。
如图8a至8d所示，第二掩膜图案88A在第二方向II-II'上减小，以进一步暴露面对的第一焊盘结构P12和第二焊盘结构P22，然后通过使用减小的第二掩膜图案88A作为刻蚀阻挡物来刻蚀层叠层84和85。
结果，在第二方向II-II'上相邻的第一焊盘结构P11～P13之间形成一层的台阶差，并且在第二方向II-II'相邻的第二焊盘结构P21～P23之间形成一层的台阶差。重复执行减小第二掩膜图案88A和使用减小的第二掩膜图案88A来刻蚀层叠层的工艺，直到同一个接触区中的每个焊盘结构P11/P12/P13和P21/P22/P23之间形成台阶差。例如，在第一接触区CT1-1～CT1-3和第二接触区CT2-1～CT2-3各自包括n个第一或第二焊盘结构P11～P23的情况下，结合减小第二掩膜图案88A（n-1）次来执行刻蚀工艺。
可以通过形成新的掩膜图案而不是减小第二掩膜图案88A来重复执行刻蚀工艺。
如图9a至9d所示，在层叠结构上形成第三掩膜图案89，然后通过使用第三掩膜图案89作为刻蚀阻挡物来刻蚀n个层叠层，n例如为3。这里，第三掩膜图案89可以被形成为暴露第二焊盘结构P21～P23、且覆盖单元结构C和第一焊盘结构P11～P13。
第三掩膜图案89可以被形成为进一步覆盖暴露的第二焊盘结构P21～P23的进一步的端部。第三掩膜图案89的覆盖端部的区域的宽度可以比上选择线和下选择线的接触区CT1-1、CT2-1、CT1-3和CT2-3更宽。结果，可以不完全地刻蚀层叠结构的最下台阶的层叠层65～67，所以可以形成虚设结构D。
结果，在每个第一和第二焊盘结构P11～P23之间形成台阶差。
在上述描述中，层叠结构中的一些台阶包括四个或六个层叠层。然而，本发明不限于上述描述中记载的结构。层叠结构中的一些台阶可以包括2n个层叠层，例如，2个层叠层、或者八个或更多个层叠层。
图10是示出根据本发明一个实施例的存储系统的配置的视图。
在图10中，本发明实施例的存储系统100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可以具有上述结构。非易失性存储器件120可以是具有多个闪存存储芯片的多芯片封装。
存储器控制器110控制非易失性存储器件120，且可以包括SRAM111、CPU112、主机接口113、ECC114和存储器接口115。SRAM111用作CPU112的操作存储器。CPU112执行针对存储器控制器110的数据交换的控制操作，主机接口113具有访问存储系统100的主机的数据交换协议。另外，ECC114检测和纠正从非易失性存储器件120读取的数据中的错误，存储器接口115与非易失性存储器件120接口。存储器控制器110还可以包括存储用于与主机接口的数据的ROM等。
通过非易失性存储器件120与存储器控制器110的组合存储系统100可以被用作固态硬盘（SSD）或存储卡。当存储系统100是SSD时，存储器控制器110可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等的接口协议中的一种来与外部设备（例如主机）通信。
图11是示出本发明一个实施例的计算系统的配置的图。
在图11中，本实施例的计算系统200可以包括电连接至系统总线260的CPU220、RAM230、用户接口240、调制解调器250和存储系统210。当计算系统200是移动设备时，可以进一步提供向计算系统200供应操作电压的电池。本发明的计算系统200还可以包括应用芯片组、CMOS图像处理器（CIS）和移动DRAM。
如图10中所描述的，存储系统210可以包括非易失性存储器件212和存储器控制器211。
尽管已经描述了具体实施例，但本领域技术人员将理解到所述实施例仅仅是示例。在不脱离本发明的精神和范围的情况下，各种修改、添加和替换也是可以的。因而，这里描述的半导体器件不应基于所描述的实施例来限定。相反，这里描述的半导体器件只应该结合上述描述和附图依据权利要求来进行限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；
n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及
单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；
其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；以及
在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。
技术方案2.如技术方案1所述的半导体器件，其中面对的第一与第二焊盘结构之间形成n层的台阶差。
技术方案3.如技术方案1所述的半导体器件，其中，相邻的第一焊盘结构之间形成一层的台阶差，相邻的第二焊盘结构之间形成一层的台阶差。
技术方案4.如技术方案1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构中的至少一个最上台阶是上选择线，所述第一焊盘结构和所述第二焊盘结构中的至少一个最下台阶是下选择线，其他台阶是字线。
技术方案5.如技术方案1所述的半导体器件，其中所述第一焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第一层叠层形成，所述第二焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第二层叠层形成。
技术方案6.如技术方案1所述的半导体器件，还包括：
至少一个虚设结构，所述虚设结构位于所述第一焊盘结构和所述第二焊盘结构中的其他台阶的最下台阶上。
技术方案7.如技术方案1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构在与所述单元结构相对的方向上延伸。
技术方案8.如技术方案1所述的半导体器件，其中所述单元结构包括：
第三层叠层；以及
穿通所述第三层叠层的沟道层。
技术方案9.如技术方案8所述的半导体器件，其中，每个所述第一层叠层包括第一层间绝缘层和第一导电层，每个所述第二层叠层包括第二层间绝缘层和第二导电层，且每个所述第三层叠层包括第三层间绝缘层和第三导电层。
技术方案10.如技术方案9所述的半导体器件，其中形成在相同水平的所述第一导电层至所述第三导电层相互连接，且形成在相同水平的所述第一层间绝缘层至所述第三层间绝缘层相互连接。
技术方案11.如技术方案9所述的半导体器件，其中所述第一导电层至所述第三导电层中的至少一个最上导电层是上选择线，所述第一导电层至所述第三导电层中的至少一个最下导电层是下选择线，而其他导电层是字线。
技术方案12.如技术方案9所述的半导体器件，其中所述第一层间绝缘层至所述第三层间绝缘层由基本相同的材料形成，所述第一导电层至所述第三导电层由基本相同的材料形成。
技术方案13.一种存储系统，包括：
存储器控制器；以及
包括半导体器件的非易失性存储器件，所述半导体器件包括：
n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；
n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及
单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；
其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；以及
在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。
技术方案14.如技术方案13所述的存储系统，其中，面对的第一与第二焊盘结构之间形成n层的台阶差。
技术方案15.如技术方案13所述的存储系统，其中，相邻的第一焊盘结构之间形成一层的台阶差，相邻的第二焊盘结构之间形成一层的台阶差。
技术方案16.如技术方案13所述的半导体器件，其中，所述第一焊盘结构和所述第二焊盘结构中的至少一个最上台阶是上选择线，所述第一焊盘结构和所述第二焊盘结构中的至少一个最下台阶是下选择线，其他台阶是字线。
技术方案17.如技术方案13所述的存储系统，其中，所述第一焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第一层叠层形成，所述第二焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第二层叠层形成。
技术方案18.如技术方案13所述的存储系统，还包括：
至少一个虚设结构，所述虚设结构位于所述第一焊盘结构和第二焊盘结构中的其他台阶的最下台阶上。
技术方案19.如技术方案13所述的存储系统，其中所述单元结构包括：
第三层叠层；以及
穿通所述第三层叠层的沟道层。
技术方案20.如技术方案19所述的存储系统，其中，每个所述第一层叠层包括第一层间绝缘层和第一导电层，每个所述第二层叠层包括第二层间绝缘层和第二导电层，且每个所述第三层叠层包括第三层间绝缘层和第三导电层。

Claims (10)

1.一种半导体器件，包括：
n个第一焊盘结构，所述第一焊盘结构包括设置成阶梯形结构的第一层叠层，所述第一焊盘结构之间形成有台阶差，且n为大于或等于1的自然数；
n个第二焊盘结构，所述第二焊盘结构包括设置成阶梯形结构的第二层叠层，所述第二焊盘结构之间形成有台阶差；以及
单元结构，所述单元结构设置在所述第一焊盘结构与所述第二焊盘结构之间；
其中，在第一焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第一层叠层，而其他台阶包括2n个第一层叠层；以及
在所述第二焊盘结构中，至少一个最上台阶和至少一个最下台阶分别包括一个第二层叠层，而其他台阶包括2n个第二层叠层。
2.如权利要求1所述的半导体器件，其中面对的第一与第二焊盘结构之间形成n层的台阶差。
3.如权利要求1所述的半导体器件，其中，相邻的第一焊盘结构之间形成一层的台阶差，相邻的第二焊盘结构之间形成一层的台阶差。
4.如权利要求1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构中的至少一个最上台阶是上选择线，所述第一焊盘结构和所述第二焊盘结构中的至少一个最下台阶是下选择线，其他台阶是字线。
5.如权利要求1所述的半导体器件，其中所述第一焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第一层叠层形成，所述第二焊盘结构中的其他台阶的最上台阶或最下台阶以2n个或更少的第二层叠层形成。
6.如权利要求1所述的半导体器件，还包括：
至少一个虚设结构，所述虚设结构位于所述第一焊盘结构和所述第二焊盘结构中的其他台阶的最下台阶上。
7.如权利要求1所述的半导体器件，其中所述第一焊盘结构和所述第二焊盘结构在与所述单元结构相对的方向上延伸。
8.如权利要求1所述的半导体器件，其中所述单元结构包括：
第三层叠层；以及
穿通所述第三层叠层的沟道层。
9.如权利要求8所述的半导体器件，其中，每个所述第一层叠层包括第一层间绝缘层和第一导电层，每个所述第二层叠层包括第二层间绝缘层和第二导电层，且每个所述第三层叠层包括第三层间绝缘层和第三导电层。
10.如权利要求9所述的半导体器件，其中形成在相同水平的所述第一导电层至所述第三导电层相互连接，且形成在相同水平的所述第一层间绝缘层至所述第三层间绝缘层相互连接。
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