CN110473879A - 竖直存储器件 - Google Patents

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金成勋
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Abstract

一种竖直存储器件包括：栅线结构，其包括其中形成有竖直沟道结构的单元区；以及第一连接区和第二连接区，它们在第一方向上分别布置在单元区的第一端和第二端。第一连接区和第二连接区中的每一个包括第一栅线的第一突起和第二栅线的第二突起，所述第一突起和所述第二突起与衬底的顶表面平行并且在垂直于第一方向的第二方向上布置为台阶。第二连接区的第一突起和第一连接区的第一突起关于单元区的中心线对角地布置，所述中心线平行于第一方向。

Description

竖直存储器件
相关申请的交叉引用
本申请要求在2018年5月9日向韩国知识产权局提交的韩国专利申请No.10-2018-0053203的优先权，其全部内容通过引用合并于此。
技术领域
本文中的本发明构思涉及竖直存储器件，更具体地，涉及包括在竖直方向上层叠的栅线的竖直存储器件。
背景技术
对包括存储器件的大容量、高集成度电路器件的需求持续增加。最近关注于竖直存储器件，其包括竖直布置在三维上的存储器单元，作为提供更高集成度的方式。由于竖直存储器件具有其中每个存储器单元在竖直方向上层叠的结构，因此通常需要焊盘结构来将电信号施加到在竖直方向上层叠的每个存储器单元。
发明内容
本发明构思的各实施例提供包括在竖直方向上层叠的栅线的竖直存储器件。
本发明构思的各实施例提供一种竖直存储器件，该竖直存储器件包括：栅线结构，其包括第一栅线和第二栅线，第一栅线和第二栅线顺序层叠在衬底上并在平行于所述衬底的顶表面的第一方向上延伸；以及竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构。栅线结构包括其中形成有所述竖直沟道结构的单元区以及沿所述第一方向分别布置在所述单元区的第一端和第二端的第一连接区和第二连接区。第一连接区和第二连接区中的每一个包括第一栅线的第一突起和第二栅线的第二突起，所述第一栅线的第一突起和所述第二栅线的第二突起平行于所述衬底的顶表面并且在垂直于第一方向的第二方向上布置为台阶。第二连接区的第一突起和第一连接区的第一突起关于所述第一方向对角地布置。
本发明构思的各实施例还提供一种竖直存储器件，该竖直存储器件包括：栅线结构，其包括多条栅线，所述多条栅线顺序层叠在衬底上并在第一方向上平行于所述衬底的顶表面延伸；以及竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构。栅线结构包括：其中形成有竖直沟道结构的单元区，以及沿所述第一方向分别布置在所述单元区的第一端和第二端的第一连接区和第二连接区。第一连接区和第二连接区中的每一个包括多条栅线的多个突起，所述多个突起在所述第一方向和垂直于所述第一方向的第二方向上布置为台阶。第一连接区的多个突起中的每一个沿所述第一方向平行于第二连接区的多个突起之中位于多条栅线的不同层上的突起布置。
本发明构思的各实施例又提供一种竖直存储器件，该竖直存储器件包括：栅线结构，其包括多条栅线，所述多条栅线顺序层叠在衬底上并在平行于所述衬底的顶表面的第一方向上延伸；竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构；以及多个传输晶体管，其电连接到所述多条栅线。栅线结构包括其中形成有竖直沟道结构的单元区以及分别在所述第一方向上布置在所述单元区的第一端和第二端的第一连接区和第二连接区。第一连接区和第二连接区中的每一个包括多条栅线的多个突起，所述多个突起在所述第一方向上和垂直于所述第一方向的第二方向上布置为台阶。多个突起之中的位于多条栅线的同一层上的突起被布置成在所述第二方向上彼此未对准。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1示出了根据本发明构思的实施例的竖直存储器件的框图；
图2示出了图1中的行解码器的示例实施方式的框图；
图3示出了根据本发明构思的实施例的竖直存储器件的存储器单元区中包括的单元块的等效电路图；
图4A示出了根据本发明构思的实施例的竖直存储器件的俯视图；
图4B示出了沿图4A中的线A-A'截取的剖视图；
图4C示出了图4A中所示的第一栅线结构的透视图；
图5示出了根据本发明构思的实施例的竖直存储器件中包括的栅线结构的透视图；
图6示出了根据本发明构思的另一实施例的竖直存储器件中包括的栅线结构的透视图；
图7A示出了根据本发明构思的另一实施例的竖直存储器件的俯视图；
图7B示出了图7A中的第一栅线结构的透视图；
图8示出了图7A中的竖直存储器件的部分B的放大俯视图；
图9示出了根据本发明构思的实施例的竖直存储器件中包括的存储器单元阵列的框图；以及
图10示出了根据本发明构思的实施例的包括竖直存储器件的计算系统的示图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。相同的附图标记用于附图中相同的构成元件，并且将省略其重复描述。
作为在本发明构思的领域中的惯例，可以根据执行所描述的一个或多个功能的块来描述和说明实施例。这些块(这里可称为单元或模块等)在物理上由模拟电路和/或数字电路(例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子元件、有源电子元件、光学组件、硬连线电路等)实现，并且可选地可以由固件和/或软件驱动。例如，电路可以实现在一个或多个半导体芯片中，或者实现在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程微处理器和相关电路)实现，或者由执行所述块的一些功能的专用硬件和执行所述块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以在物理上分成两个或更多个交互的和离散的块。同样地，在不脱离本发明构思的范围的情况下，可以将实施例的各块物理地组合成更复杂的块。
图1示出了根据本发明构思的实施例的竖直存储器件100的框图。
参照图1，竖直存储器件100包括存储器单元阵列110、行解码器120、页缓冲器130、输入/输出(I/O)缓冲器140、控制逻辑150和电压发生器160。根据一个实施例，竖直存储器件100可以是易失性存储器，包括例如闪存器件、磁阻随机存取存储器(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)等。根据一个实施例，竖直存储器件100可以用包括行解码器的各种存储器件来实现，所述行解码器驱动包括字线的行线。
存储器单元阵列110经由第一字线WL1至第n字线WLn连接至行解码器120。另外，存储器单元阵列110经由第一位线BL1至第m位线BLm连接至页缓冲器130。页缓冲器130可以根据操作模式作为写驱动器或感测放大器操作。例如，在编程操作中，页缓冲器130可以将与待编程的数据相对应的电压发送到第一位线BL1至第m位线BLm。另外，在读取操作中，页缓冲器130可以经由第一位线BL1至第m位线BLm感测存储在选中存储器单元中的数据，并且可以将感测的数据发送到I/O缓冲器140。I/O缓冲器140可以将输入数据发送到页缓冲器130，或者可以将从页缓冲器130提供的数据输出到外部。I/O缓冲器140处的输入数据和输出数据通常表示为I/O。随后将参照图3描述包括在存储器单元阵列110中的多个单元块的电路图。此外，随后将参照图9描述包括在存储器单元阵列110中的多个单元块的构造。
控制逻辑150可以控制设置在竖直存储器件100中的各种组件。例如，控制逻辑150可以根据诸如从外部提供的命令(例如，程序操作命令和读取操作命令)生成内部控制信号。例如，控制逻辑150可以控制电压发生器160产生用于编程操作和读取操作的各种电平的电压，并产生各种其他电压。另外，控制逻辑150可以通过控制I/O缓冲器140来控制数据的I/O时序。另外，根据本发明构思的实施例，控制逻辑150可以生成控制行解码器120的控制信号CTRL_row。行解码器120可以基于控制信号CTRL_row对存储器单元阵列110的各单元块和第一字线WL1至第n字线WLn执行选择操作。
电压发生器160可以基于控制逻辑150的控制而产生要供应给第一字线WL1至第n字线WLn中的每一个的各种类型的字线电压，以及要供应给由存储器单元形成的存储体(bulk)(例如，阱区)的存储体电压。例如，在编程操作期间，电压发生器160可以产生提供给选中字线的编程电压和提供给未选中字线的通过电压。另外，在读取操作期间，电压发生器160可以产生选中字线电压和未选中字线电压，它们具有彼此不同的电平。而且，电压发生器160可以向其中形成有在擦除操作中选中的存储器单元阵列110的存储体提供高的擦除电压。
存储器单元阵列110可包括多个单元块。在图1中，示出了一个存储器单元阵列110和一个行解码器120，但这仅是为了说明方便。在本发明构思的一些实施例中，可以为存储器单元阵列110的每个单元块布置一个行解码器120。可替换地，在其他实施例中，一个行解码器120可以由存储器单元阵列110的至少两个单元块共享。在这种情况下，竖直存储器件100中的行解码器120的数量可以小于单元块的数量。
例如，行解码器120可以根据从主机接收到的地址ADD来执行与对应单元块的选择有关的操作。例如，行解码器120可以将字线电压提供给选中单元块的第一字线WL1至第n字线WLn，并且可以阻止将字线电压提供给未选中单元块的第一字线WL1至第n字线WLn。随后将参照图2描述行解码器120的构造。
根据本发明构思的实施例的竖直存储器件100可以包括闪存器件，并且存储器单元阵列110可以包括多个与非(NAND)单元串。每个单元串可以包括竖直方向上的沟道。竖直存储器件100可以包括其中层叠多条栅线的栅线结构，并且单元串可以形成为在竖直方向上穿透栅线结构。一个单元块可以形成在一个栅线结构中。可以通过从行解码器120提供的高电压对在每个单元串中形成的存储器单元进行编程或擦除。
另外，除了经由第一字线WL1至第n字线WLn之外，存储器单元阵列110还可以经由其他线连接至行解码器120。例如，存储器单元阵列110可以经由一个或多个串选择线SSL和地选择线GSL连接到行解码器120。在这种情况下，串选择线SSL、第一字线WL1至第n字线WLn和地选择线GSL可以被称为行线。另外，行线中提供的电压可以称为行线电压。
图2示出了图1中的行解码器120的示例实施方式的框图。图2示出了图1的竖直存储器件100是闪存器件和行解码器121驱动闪存存储器单元的示例。图2中示出的单元块111可以是包括在图1中的存储器单元阵列110中的多个单元块中的任意一个。行解码器121可以对应于图1中的行解码器120的构造的一部分。另外，即使在图2中示出了两个串选择线SSL和一个地选择线GSL，根据本发明构思的其他实施例，也可以布置各种数量的串选择线SSL和地选择线GSL。
参照图2，行解码器121包括串选择线(SSL)驱动器122、字线驱动器123、地选择线(GSL)驱动器124和块选择器125。块选择器125可以解码接收到的地址ADD(参见图1)的至少一些位，并从多个相应的单元块中选择单元块111。在一个实施例中，块选择器125可以布置在SSL驱动器122、字线驱动器123、GSL驱动器124和多个单元块之间。
SSL驱动器122经由块选择器125连接到串选择线SSL，并且可以经由块选择器125驱动串选择线SSL。例如，在擦除操作期间，SSL驱动器122可以浮置串选择线SSL，并且在编程操作期间，SSL驱动器122可以经由串选择线SSL提供高的串选择电压(例如，电源电压)。
字线驱动器123经由块选择器125连接到第一字线WL1到第n字线WLn，并且可以经由块选择器125驱动第一字线WL1到第n字线WLn。例如，在擦除操作期间，可以将高的擦除电压施加到其中形成有单元块111的存储体，并且字线驱动器123可以将相对低电平的字线电压(例如，地电压)施加到第一字线WL1到第n字线WLn。另外，在编程操作期间，字线驱动器123可以向选中字线提供高电平的编程电压，并且向未选中字线提供通过电压。
GSL驱动器124可以经由块选择器125驱动地选择线GSL。例如，在擦除操作期间，GSL驱动器124可以浮置地选择线GSL，并且在编程操作期间，GSL驱动器124可以将低电平的地选择电压(例如，地电压)提供至地选择线GSL。
块选择器125可以包括多个传输晶体管TR_P，所述多个传输晶体管TR_P连接在SSL驱动器122、字线驱动器123、GSL驱动器124和行线(串选择线SSL、第一字线WL1到第n字线WLn和地选择线GSL)之间。可以基于多个传输晶体管TR_P的切换操作来控制被施加到行线(串选择线SSL、第一字线WL1到第n字线WLn、地选择线GSL)的行线电压。例如，竖直存储器件100可以包括其中多条栅线层叠的栅线结构，并且多个传输晶体管TR_P中的每一个可以切换被施加到构成一个单元块的多条栅线的行线电压。
在本发明构思的实施例中，一个传输晶体管TR_P可以电连接到与一个单元块对应的一个栅线结构中包括的一个栅线。随后将参照图4A描述栅线和传输晶体管TR_P之间的连接关系。
可替换地，在一些实施例中，单元块111可包括第一子单元块和第二子单元块。一个传输晶体管TR_P可以电连接到与一个子单元块对应的一个总线-栅线结构中包括的一个栅线。然而，本发明构思的实施例不限于此，并且在其他实施例中，一个传输晶体管TR_P可以电连接到与一个子单元块对应的一个子栅线结构中包括的多个栅线。
图3示出了根据本发明构思的实施例的包括在竖直存储器件100的存储器单元区中的单元块111的等效电路图。图3示出了具有竖直沟道结构的竖直NAND闪存器件的等效电路图。
参照图3，包括在存储器单元阵列110中的单元块111包括多个存储器单元串MS。单元块111可以包括第一位线至第m位线BL1、BL2至BLm(也统称为BL)、第一字线至第n字线WL1、WL2至WLn-2、WLn-1和WLn、第一串选择线至第m串选择线SSL1、SSL2到SSLm(也统称为SSL)、至少一条地选择线GSL和公共源极线CSL。多个存储器单元串MS可以形成在第一位线BL1至第m位线BLm(BL)与公共源极线CSL之间。
多个存储器单元串MS中的每一个可以包括串选择晶体管SST、地选择晶体管GST、以及第一存储器单元晶体管至第n存储器单元晶体管MC1、MC2至MCn-2、MCn-1和MCn。串选择晶体管SST的漏极区可以连接到各位线BL中的相应一个，并且地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区彼此共同连接的区域。
分别包括在多个存储器单元串MS中的串选择晶体管SST可以连接到彼此不同的串选择线，使得独立地控制多个存储器单元串MS中的每一个。例如，串选择晶体管SST可以连接到一个串选择线(例如，第一串选择线SSL1、第二串选择线SSL2和第三串选择线SSL3中的一个)。
地选择晶体管GST可以连接到地选择线GSL。在一个实施例中，包括在单元块111的多个存储器单元串MS中不同的地选择晶体管GST可以连接到相同的地选择线GSL。然而，本发明构思的实施例不限于此，并且不同的地选择晶体管GST可以连接到不同的地选择线GSL。
第一存储器单元晶体管MC1至第n存储器单元晶体管MCn可以分别连接至多条字线WL。
构成单元块111中的存储器单元串MS的第一存储器单元晶体管MC1至第n存储器单元晶体管MCn可以具有在衬底的主表面上在竖直方向上串联连接的结构。在单元块111中，至少一个串选择线SSL、至少一个地选择线GSL和多个字线WL可以在与衬底的主表面平行的水平方向上延伸，并且可以布置成在与衬底的主表面垂直的竖直方向上彼此重叠。
图4A示出了根据本发明构思的实施例的竖直存储器件100a的俯视图。图4B示出了沿图4A中的线A-A'截取的剖视图。图4C示出了图4A中所示的第一栅线结构GS1的透视图。图4B示出了第一栅线结构GS1的截面，对第一栅线结构GS1的描述也可以应用于第二栅线结构GS2。另外，虽然图4C仅示出了第一栅线结构GS1，但是第一栅线结构GS1的描述也可以应用于第二栅线结构GS2。
参照图4A和图4B，竖直存储器件100a可以在半导体芯片中实现，并且包括存储器单元区CR，以及布置在存储器单元区CR两端(例如，第一端和第二端)的第一连接区PR1和第二连接区PR2。存储器单元区CR沿第一方向(X)位于第一连接区PR1和第二连接区PR2之间的中间位置。另外，竖直存储器件100a包括第一行解码器区RR1和第二行解码器区RR2。第一行解码器区RR1在与第一方向(X)相反的方向上与第一连接区PR1相邻地布置，第二行解码器区RR2在第一方向(X)上与第二连接区PR2相邻地布置。
竖直存储器件100a包括第一栅线结构GS1和第二栅线结构GS2。尽管在图4A中竖直存储器件100a被示为包括两个栅线结构，但是该图示仅是为了便于解释。在其他实施例中，竖直存储器件100a可以包括多于三个的栅线结构，并且本发明构思不限于栅线结构的数量。
竖直存储器件100a包括多个字线切割区。多个字线切割区可以包括第一字线切割区WLC1和第二字线切割区WLC2。
第一字线切割区WLC1在平行于衬底101的顶表面的第一方向(X)上延伸。第一字线切割区WLC1可以在第二方向(Y)上限制第一栅线116_1至第十六栅线116_16的宽度，所述第二方向(Y)垂直于第一方向(X)并且平行于衬底101的顶表面。因此，第一栅线116_1至第十六栅线116_16可以被多个第一字线切割区WLC1以规则间隔重复地彼此间隔开，第一栅线结构GS1和第二栅线结构GS2可以被第一字线切割区WLC1分开。由第一字线切割区WLC1分开的第一栅线结构GS1和第二栅线结构GS2可以分别对应于一个单元块。例如，第一栅线结构GS1可以构成第一单元块，第二栅线结构GS2可以构成第二单元块。
第二字线切割区WLC2形成在一个单元块内。因此，第二字线切割区WLC2在平行于衬底101的顶表面的第一方向(X)上延伸，但是与第一字线切割区WLC1不同，第二字线切割区WLC2可以包括一些断开区。
第一栅线结构GS1和第二栅线结构GS2中的每一个包括第一栅线116_1至第十六栅线116_16，所述第一栅线116_1至第十六栅线116_16在第三方向(Z)上从衬底101的顶表面顺序层叠。
衬底101可以包括半导体材料，例如硅和锗等。在一个实施例中，衬底101可以包括单晶硅。绝缘层102可以布置在衬底101上。
第一栅线116_1至第十六栅线116_16可以包括金属(例如钨、镍、钴和钽等)、金属硅化物(例如硅化钨、硅化镍、硅化钴和硅化钽等)、掺杂有杂质的多晶硅或它们的组合。第一栅线116_1至第十六栅线116_16的每一个可以被称为字线WL、串选择线SSL或地选择线GSL。例如，底层上的第一栅线116_1可以被设置为地选择线GSL，并且顶层上的第十六栅线116_16可以被设置为串选择线SSL。地选择线GSL和串选择线SSL之间的第二栅线116_2至第十五栅线116_15可以被设置为字线WL。
第一栅极绝缘层118_1至第十六栅极绝缘层118_16分别布置在第一栅线116_1至第十六栅线116_16之下或之上。例如，第一栅极绝缘层118_1布置在第二栅线116_2下方并且布置在第一栅线116_1上(上方)。第一栅极绝缘层118_1至第十六栅极绝缘层118_16可以包括例如氧化硅、氮化硅或氮氧化硅等。
第一栅线结构GS1和第二栅线结构GS2包括其中形成竖直沟道结构CH的存储器单元区CR。通过在垂直于衬底101的顶表面的第三方向(Z)上穿透第一栅线结构GS1或第二栅线结构GS2而形成竖直沟道结构CH。多个存储器单元MC形成在存储器单元区CR中，并且可以具有参照图3中的第一存储器单元晶体管MC1至第n存储器单元晶体管MCn描述的电路结构。
竖直沟道结构CH包括栅极电介质层112、沟道区113、掩埋绝缘层114和漏极区119。在一些实施例中，可以在栅极电介质层112与第一栅线116_1至第十六栅线116_16之间形成阻挡金属膜。在一个实施例中，半导体图案115还包括在衬底101的顶表面与竖直沟道结构CH之间。半导体图案115可以接触衬底101的顶表面。半导体图案170可以具有柱形，并且竖直沟道结构CH可以形成在半导体图案115的顶表面上。
沟道区113可以包括掺杂的多晶硅和/或未掺杂的多晶硅。沟道区113可以例如具有圆柱形状。可以用掩埋绝缘层114填充沟道区113的内部空间。
栅极电介质层112可以包括隧道绝缘层、电荷存储层和阻挡电介质层。隧道绝缘层、电荷存储层和阻挡电介质层可以顺序地层叠在沟道区113的外壁上，并且可以形成为围绕沟道区113的外壁。隧道绝缘层可以包括例如氧化硅等的氧化物。电荷存储层可以包括例如氮化硅。阻挡电介质层可包括例如氧化硅或金属氧化物(例如氧化铪或氧化铝)。
掩埋绝缘层114可以包括绝缘材料。例如，掩埋绝缘层114可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，可以省略掩埋绝缘层114，在这种情况下，沟道区113可以具有柱结构而没有其内部空间。
漏极区119可以包括掺杂有杂质的多晶硅层。
第一栅线结构GS1和第二栅线结构GS2中的每一个包括分别布置在存储器单元区CR两端的第一连接区PR1和第二连接区PR2。存储器单元区CR沿第一方向(X)位于第一连接区PR1和第二连接区PR2之间的中间位置。第一栅线结构GS1和第二栅线结构GS2的形成为焊盘结构或提供焊盘结构的第一突起P1至第十六突起P16布置在第一连接区PR1和第二连接区PR2中。突起应该被理解为该层(例如，层L1至层L16)中的延伸(即，突出)超出设置在该层上方的相应层的区域。换句话说，突起是在一层中的其上不具有(例如，层L1至层L16中的)另一对应层或多个对应层的区域。多个传输晶体管TR_P可以经由第一连接区PR1和第二连接区PR2的焊盘结构连接到第一栅线结构GS1和第二栅线结构GS2中的每一个的第一栅线116_1至第十六栅线116_16。随后将参照图4C描述第一连接区PR1和第二连接区PR2的第一突起P1至第十六突起P16的形状。
在本发明构思的实施例中，包括在第一栅线结构GS1中的第一栅线116_1至第十六栅线116_16中的每一个可以连接至一个传输晶体管TR_P，以及包括在第二栅线结构GS2中的第一栅线116_1至第十六栅线116_16中的每一个可以连接到一个传输晶体管TR_P。
参照图3、图4A和图4B，图3中的n值可以是16，第一字线WL1至第十六字线WL16可以连接到图4A、图4B和图4C中的第一栅线116_1至第十六栅线116_16。例如，第一字线WL1可以连接到第一栅线116_1，第二字线WL2可以连接到第二栅线116_2。在图4A和图4B中，第一栅线116_1至第十六栅线116_16被示出为包括总共16层，但是本发明构思不限于此。换句话说，在其他实施例中，图3中的n值可以小于或大于16。第一栅线116_1至第十六栅线116_16的数量可以根据存储器单元阵列110中包括的单元串的结构而变化。根据本发明构思的实施例的竖直存储器件100不限于第一栅线116_1至第十六栅线116_16的数量(例如，16)。
更多栅线可以进一步形成在第一栅线116_1至第十六栅线116_16上或上方，并且可以连接至串选择线SSL。这里，在图4A和图4B所示的实施例中，连接到一个块(例如，第一栅线结构GS1或第二栅线结构GS2)的串选择线SSL的数量是4，但是不限于此，并且在其他实施例中，基于第二字线切割区WLC2的数量，串选择线的数量可以大于或小于4。
参照图4A至图4C，第一栅线116_1和第一栅极绝缘层118_1形成一个第一层L1，第二栅线116_2和第二栅极绝缘层118_2形成一个第二层L2。第三栅线116_3至第十六栅线116_16以及分别与其对应的第三栅极绝缘层118_3至第十六栅极绝缘层118_16形成第三层L3至第十六层L16。第一层L1至第十六层L16的暴露部分分别构成第一突起P1至第十六突起P16。
第一栅线116_1至第十六栅线116_16中的每一个分别包括第一突起P1至第十六突起P16，以用于形成或提供焊盘结构。这里，第一栅线116_1至第十六栅线116_16中的每一个可以包括第一连接区PR1中的一个突起和第二连接区PR2中的一个突起。例如，第一栅线116_1可以包括布置在第一连接区PR1中的第一突起P1和布置在第二连接区PR2中的第一突起P1。第二栅线116_2可以包括布置在第一连接区PR1中的第二突起P2和布置在第二连接区PR2中的第二突起P2。第一栅线116_1的第一突起P1和第二栅线116_2的第二突起P2的描述可以相同地应用于第三栅线116_3至第十六栅线116_16的第三突起P3至第十六突起P16。
第一连接区PR1的第一突起P1至第十六突起P16在第一方向(X)和第二方向(Y)上具有台阶形状(即，布置)。换句话说，突起P1至P19布置为沿第一方向(X)和垂直于第一方向(X)的第二方向(Y)上的台阶。例如，如图4C所示，沿第一方向(X)顺序布置的突起P13、P9、P5和P1相对于彼此设置为台阶式，由此突起P13设置在比突起P9相对高(即，在其上方)的层处，突起P9设置在比突起P5相对高的层处，突起P5设置在比突起P1相对高的层处。例如，如图4C所示，在第二方向(Y)上顺序布置的突起P13、P14、P15和P16相对于彼此设置成台阶式，由此突起P13设置在比突起P14相对低(即，在其下方)的层处，突起P14设置在比突起P15相对低的层处，突起P15设置在比突起P16相对低的层处。另外，第二连接区PR2的第一突起P1至第十六突起P16在第一方向(X)和第二方向(Y)上具有台阶形状(即，布置)。在图4A和图4B中，在第一连接区PR1和第二连接区PR2中的每一个中，沿第一方向(X)布置四个突起，并且沿第二方向(Y)布置四个突起。然而，根据本发明构思的竖直存储器件100a不限于图4A和图4B所示的情况，并且在其他实施例中，第一连接区PR1和第二连接区PR2中的每一个中的第一突起P1至第十六突起P16可以以各种方式布置。
在第一栅线116_1至第十六栅线116_16中的每一个中的第一突起P1至第十六突起P16之中包括在同一层中的突起在第一方向(X)上相对于彼此对角布置。换句话说，布置在同一层上的突起在第一方向(X)上没有彼此平行布置，或者换言之，布置在同一层上的突起在第一方向(X)上彼此不共线，并且在第二方向(Y)上相对于彼此未对准。例如，如图4A的俯视图所示，第一连接区PR1的第一突起P1位于第一连接区PR1的最左边界处，并且作为沿第二方向(Y)距离第一字线切割区WLC1的第四突起。另一方面，第二连接区PR2的第一突起P1位于第二连接区PR2的最右边界处，并且作为沿第二方向(Y)的距离第一字线切割区WLC1的第一突起。因此，第一栅线结构GS1内的第一连接区PR1和第二连接区PR2的第一突起P1相对于与存储器单元区(即，单元区)的中心线CL彼此对角地定位，所述中心线CL平行于如图4C所示的第一方向(X)。换句话说，例如，第一连接区PR1的第一突起P1形成或布置成在第一方向(X)上与第二连接区PR2中的形成在各层L1至L16之中的除了第一层L1之外的(不同)层中的突起(或多个突起)平行。第一连接区PR1中的突起P2至P16分别相对于第二连接区PR2中的突起P2和P16对角地定位。
因此，第一连接区PR1的第一突起P1至第十六突起P16中的每一个可以在第一方向(X)中与形成在第二连接区PR2的第一突起P1至第十六突起P16之中的不同层上的突起并排布置。例如，第一连接区PR1的第一突起P1、第五突起P5、第九突起P9和第十三突起P13可以在第一方向(X)上与第二连接区PR2的第十六突起P16、第十二突起P12、第八突起P8和第四突起P4并排布置。
在本发明构思的实施例中，在第一栅线116_1至第十六栅线116_16中的每一个中包括的第一突起P1至第十六突起P16之中，布置在同一层上的突起在相对于中心线CL彼此相反的方向上布置，所述中心线CL与第一方向(X)平行并且穿过第一栅线结构GS1在第二方向(Y)上的宽度的中心。换句话说，在布置在同一层上的突起之中，一个突起可以相对于中心线CL在第二方向(Y)上布置，而另一个突起可以在与第二方向(Y)相反的方向上布置。例如，如图4C所示，第一连接区PR1的第十六突起P16位于中心线CL的第一侧，而第二连接区PR2的第十六突起P16位于中心线CL的与第一侧相对的第二侧上。
在本发明构思的实施例中，第一连接区PR1的第一突起P1至第十六突起P16沿第二方向(Y)顺序地布置在相应的更低的层处，并且第二连接区PR2的第一突起P1至第十六突起P16沿第二方向(Y)顺序地布置在相应的更高的层处。例如，包括在第一连接区PR1中的第一突起P1至第十六突起P16之中的与第一字线切割区WLC1接触的各突起中的一个突起可以被布置为比沿第二方向(Y)顺序布置的其他突起(例如，距离衬底101)更高。而且，包括在第二连接区PR2中的第一突起P1至第十六突起P16之中的与第一字线切割区WLC1接触的各突起中的一个突起可以布置为比在第二方向(Y)上顺序布置的其他突起(例如，距离衬底101)更低。
在一个实施例中，第一连接区PR1的第一突起P1至第十六突起P16与第二连接区PR2的第一突起P1至第十六突起P16相对于存储器单元区CR的中心线CL(或中心点)对称地布置。例如，在图4C中，第二连接区PR2中的突起P1、P2、P3和P4沿第二方向(Y)从第一字线切割区WLC1顺序布置，而在第一连接区PR1中，突起P4、P3、P2和P1沿第二方向从第一字线切割区WLC1顺序布置。
用于提供与传输晶体管TR_P的电连接的焊盘结构形成在第一连接区PR1和第二连接区PR2中的每一个的第一突起P1至第十六突起P16上。通过从相应的第一突起P1至第十六突起P16移除第一栅极绝缘层118_1至第十六栅极绝缘层118_16中的每一个的一部分，将焊盘结构形成为第一栅线116_1至第十六栅线116_16的暴露于外部的部分。
通过在存储器单元区CR两端形成能形成焊盘结构的第一突起P1至第十六突起P16，根据本发明构思的实施例的竖直存储器件100a可以包括：布置在竖直存储器件100a的两侧以与第一连接区PR1和第二连接区PR2中的每一个相邻的多个传输晶体管TR_P。因此可以容易地形成用于将多个传输晶体管TR_P连接到第一栅线116_1至第十六栅线116_16的导线，并且可以减小第一连接区PR1的面积和第二连接区PR2的面积。
图5示出了根据本发明构思的实施例的竖直存储器件100a中包括的栅线结构GS1a的透视图。图6示出了根据本发明构思的另一实施例的竖直存储器件100a中包括的栅线结构GS1b的透视图。下文可以省略图5和图6中的与图4A至图4C中相同的附图标记的描述。
参照图5，与图4A中的第一栅线结构GS1相比，根据所示实施例的竖直存储器件100a中包括的栅线结构GS1a包括第一连接区PR1和第二连接区PR2中包括的第一突起P1至第十六突起P16之中的至少一个突起(例如，第一连接区PR1和第二连接区PR2中的第四突起P4、第八突起P8、第十二突起P12和第十六突起P16中的至少一个)，该至少一个突起与第一字线切割区(例如，图4A中的WLC1)分离，并且布置得比沿第二方向(Y)布置的其他突起(距离衬底101)更高。换句话说，第二连接区PR2的第一突起P1至第十六突起P16在第二方向(Y)并不是相对于彼此全部呈台阶式使得台阶的高度沿第二方向(Y)顺序地增加。而且，第一连接区PR1的第一突起P1至第十六突起P16在第二方向(Y)并不是相对于彼此全部呈台阶式使得台阶的高度沿第二方向(Y)顺序地减小。例如，与图4C相比，图5中的第十六突起P16的位置与第十五突起P15的位置互换。在图5的实施例中，在第二方向(Y)上顺序布置的突起P13、P14、P16和P15相对于彼此设置成台阶式，由此突起P13设置在比突起P14相对低(即，在其下方)的层处，突起P14设置在比突起P16相对低的层处，突起P16设置在比突起P15相对高(即，在其上方)的层处。
参照图6，与图4A中的第一栅线结构GS1和图5的栅线结构GS1a相比，根据示例实施例的竖直存储器件100a中包括的栅线结构GS1b包括第一连接区PR1的第一突起P1至第十六突起P16，所述第一连接区PR1的第一突起P1至第十六突起P16与第二连接区PR2的第一突起P1至第十六突起P16不对称地布置。例如，在图6中，第二连接区PR2中的突起P13、P14、P15和P16沿第二方向(Y)从第一字线切割区WLC1顺序布置，而在第一连接区PR1中，突起P15、P16、P14和P13沿第二方向从第一字线切割区WLC1顺序布置。
根据本发明构思的竖直存储器件100a可以包括图4C的第一栅线结构GS1、图5的栅线结构GS1a和图6的栅线结构GS1b中的至少一个。另外，根据本发明构思的竖直存储器件100a中包括的栅线结构不限于图4C的第一栅线结构GS1、图5的栅线结构GS1a和图6的栅线结构GS1b。在其他实施例中，多个突起可以具有各种不同的布置。
根据本发明构思的实施例的竖直存储器件100a可以包括在单元区CR的每个端部处的第一突起P1至第十六突起P16，以及在竖直存储器件100a两侧上、与第一连接区PR1和第二连接区PR2中的每一个相邻的多个传输晶体管TR_P。因此，可以容易地形成用于将多个传输晶体管TR_P连接到第一栅线116_1至第十六栅线116_16的导线。
图7A示出了根据本发明构思的实施例的竖直存储器件100b的俯视图。图7B示出了图7A所示的第一栅线结构GS1'的透视图。下文可以省略图7A和图7B中的与图4A至图4C相同的附图标记的描述。
参照图7A和图7B，竖直存储器件100b包括第一栅线结构GS1'和第二栅线结构GS2。第一栅线结构GS1'和第二栅线结构GS2中的每一个包括第一栅线116_1至第十六栅线116_16，所述第一栅线116_1至第十六栅线116_16在第三方向(Z)上从衬底101的顶表面顺序层叠。
第一栅线结构GS1'和第二栅线结构GS2包括其中形成有竖直沟道结构CH的存储器单元区CR。第一栅线结构GS1'和第二栅线结构GS2包括分别布置在存储器单元区CR的两端(例如，第一端和第二端)的第一连接区PR1和第二连接区PR2。存储器单元区CR沿第一方向(X)位于第一连接区PR1和第二连接区PR2之间的中间位置。第一栅线结构GS1'和第二栅线结构GS2的用于提供焊盘结构的第一突起P1至第十六突起P16布置在第一连接区PR1和第二连接区PR2中。
竖直存储器件100b包括第一行解码器区RR1和第二行解码器区RR2。第一行解码器区RR1在与第一方向(X)相反的方向上与第一连接区PR1相邻地布置，第二行解码器区RR2在第一方向(X)上与第二连接区PR2相邻地布置。多个传输晶体管TR_P形成在第一行解码器区RR1和第二行解码器区RR2中。
竖直存储器件100b包括多个字线切割区，该多个字线切割区包括第一字线切割区WLC1和第二字线切割区WLC2。图4A中的第一字线切割区WLC1的描述可以应用于图7A和图7B中的第一字线切割区WLC1，并且图4A中的第二字线切割区WLC2的描述可以应用于图7A和图7B中的第二字线切割区WLC2。
竖直存储器件100b包括子字线切割区WLC_S。子字线切割区WLC_S可以形成在第一栅线结构GS1'内。例如，子字线切割区WLC_S可以形成为穿过第一栅线结构GS1'在第二方向(Y)上的宽度的中心并且在与第一方向(X)平行的方向上延伸。
因此，通过子字线切割区WLC_S将第一栅线结构GS1'划分为第一子栅线结构SGS1和第二子栅线结构SGS2。第一字线切割区WLC1和子字线切割区WLC_S可以限制第一子栅线结构SGS1和第二子栅线结构SGS2在第二方向(Y)上的宽度。
第一子栅线结构SGS1和第二子栅线结构SGS2中的每一个可以对应于一个子单元块。例如，第一子栅线结构SGS1可以构成第一子单元块，第二子栅线结构SGS2可以构成第二子单元块。第一子单元块和第二子单元块可以作为不同的单元块操作，因此，控制逻辑(图1中的150)可以控制行解码器(图1中的120)分别控制第一子单元块和第二子单元块。与由第二栅线结构GS2形成的第二单元块相比，第一子单元块和第二子单元块可以在第二方向(Y)上具有较小的宽度并且在其中包括较少数量的存储器单元。
随后将参考图8描述第一子栅线结构SGS1、第二子栅线结构SGS2和传输晶体管TR_P之间的连接关系。
类似于关于图4A至图4C所述的布置，第一连接区PR1的第一突起P1至第十六突起P16在第一方向(X)和第二方向(Y)上具有台阶形状(即，布置)。另外，也类似于关于图4A至图4C所述的布置，第二连接区PR2的第一突起P1至第十六突起P16在第一方向(X)和第二方向(Y)上具有台阶形状(即，布置)。换句话说，突起P1至P16布置为沿第一方向(X)和垂直于第一方向(X)的第二方向(Y)上的台阶。第一子栅线结构SGS1包括布置在第一栅线结构GS1'的第一连接区PR1和第二连接区PR2中的每一个中的第一突起P1至第十六突起P16中的8个突起，并且第二子栅线结构SGS2包括布置在第一栅线结构GS1'的第一连接区PR1和第二连接区PR2中的每一个中的第一突起P1至第十六突起P16中的其余8个突起。
与关于图4A至图4C所述的类似，在多个突起P1至P16之中的布置在同一层上的各突起在第一方向(X)上相对于彼此对角布置。因此，第一栅线结构GS1'内的第一连接区PR1和第二连接区PR2的第一突起P1相对于第一方向(X)(例如，存储器单元区(即，单元区)的沿子字线切割区WLC_S的中心线，所述存储器单元区的中心线与第一方向(X)平行)彼此对角地放置。布置在同一层上的各突起在第一方向(X)上彼此不平行地布置，或者换句话说，布置在同一层上的突起在第一方向(X)上彼此不共线，并且在第二个方向(Y)上相对于彼此未对准。换句话说，第一连接区PR1的第一突起P1例如形成或布置成在第一方向(X)上与第二连接区PR2中的形成在各层L1至L16之中的除了第一层L1之外的(不同)层上的突起(或多个突起)平行。例如，第一子栅线结构SGS1的第一突起P1布置在第一连接区PR1中，第二子栅线结构SGS2的第一突起P1布置在第二连接区PR2中。
在本发明构思的实施例中，在第一栅线116_1至第十六栅线116_16中的每一个中包括的第一突起P1至第十六突起P16之中，布置在同一层上的各突起可以相对于中心线(例如，沿子字线切割区WLC_S的中心线)在彼此相反的方向上布置，所述中心线平行于第一方向(X)并且穿过第一栅线结构GS1'在第二方向(Y)上的宽度的中心。因此，即使子字线切割区WLC_S形成在第一栅线结构GS1'的中心，并且第一子栅线结构SGS1和第二子栅线结构SGS2彼此分离，第一子栅线结构SGS1和第二子栅线结构SGS2中的每一个也可以包括第一突起P1至第十六突起P16中的至少一个。
与关于图4A至图4C所述的类似，在本发明构思的实施例中，第一连接区PR1的第一突起P1至第十六突起P16沿第二方向(Y)布置为顺序地在低于相应的层处，第二连接区PR2的第一突起P1至第十六突起P16沿第二方向(Y)布置为顺序地在高于相应的层处。例如，包括在第一连接区PR1中的第一突起P1至第十六突起P16之中各突起中的与第一字线切割区WLC1接触的一个突起可以被布置为比沿第二方向(Y)顺序布置的其他突起(例如，距离衬底101)更高。而且，包括在第二连接区PR2中的第一突起P1至第十六突起P16之中各突起中的与第一字线切割区WLC1接触的一个突起可以布置为比在第二方向(Y)上顺序布置的其他突起更低。然而，根据本发明构思的竖直存储器件100b不限于此，并且在如图5和图6所示的其他实施例中，包括在第一连接区PR1和第二连接区PR2中的第一突起P1至第十六突起P16之中，与第一字线切割区WLC1间隔开的至少一个突起可以布置得比沿第二方向(Y)布置的其他突起距离衬底101更高。
在图7A中，竖直存储器件100b被示出为包括具有第一子栅线结构SGS1和第二子栅线结构SGS2的第一栅线结构GS1'以及未被划分为子栅线结构的第二栅线结构GS2。然而，本发明构思不限于此，并且在其他实施例中，竖直存储器件100b可以包括被划分为多个子栅线结构的至少一个栅线结构。
根据本发明构思的实施例的竖直存储器件100b包括被划分为多个子栅线结构的栅线结构，使得竖直存储器件100b可以包括容量小于一般单元块(例如，与第二栅线结构GS2相对应的第二单元块)的子单元块(例如，分别与第一子栅线结构SGS1和第二子栅线结构SGS2相对应的第一子单元块和第二子单元块)。在这些对应的实施例中，当一般单元块的仅一些存储器单元就足够时，竖直存储器件100b可以使用子单元块，而不使用一般单元块。因此，可以减少使用一般单元块的全部部分的浪费。因此，可以减小其中实现竖直存储器件100b的半导体芯片的尺寸。
图8示出了根据图7A的实施例的竖直存储器件100b的部分B的放大俯视图。图8是用于说明第一突起P1至第十六突起P16与传输晶体管TR_P之间的连接关系的示图。下文可以省略图8中的与图7A和图7B中的附图标记相同的附图标记的描述。
参照图8，电连接到第一子栅线结构SGS1的第一传输晶体管TR11和电连接到第二子栅线结构SGS2的第二传输晶体管TR12形成在第一行解码器区RR1中。电连接到第二子栅线结构SGS2的第一传输晶体管TR21和电连接到第一子栅线结构SGS1的第二传输晶体管TR22形成在第二行解码器区RR2中。
第一行解码器区RR1的第一传输晶体管TR11和第二传输晶体管TR12以及第二行解码器区RR2的第一传输晶体管TR21和第二传输晶体管TR22中的至少一个传输晶体管可以电连接到多个不同的突起。
例如，第一连接区PR1的第一突起P1和第二突起P2可以彼此电连接，并且因此可以电连接到同一个传输晶体管TR_P。第二连接区PR2的第三突起P3和第四突起P4可以彼此电连接，因此可以电连接到同一个传输晶体管TR_P。另外，第一连接区PR1的第九突起P9、第十突起P10、第十三突起P13和第十四突起P14可以彼此电连接，并且因此可以电连接到同一个传输晶体管TR_P。第二连接区PR2的第十一突起P11、第十二突起P12、第十五突起P15和第十六突起P16可以彼此电连接，并且因此可以电连接到同一个传输晶体管TR_P。因此，第一子栅线结构SGS1中的第五突起P5、第六突起P6、第七突起P7和第八突起P8中的每一个可以连接到各个不同的对应的传输晶体管。
第一子栅线结构SGS1的第一突起P1至第十六突起P16的描述也可以应用于第二子栅线结构SGS2的第一突起P1至第十六突起P16。
在根据本发明构思的竖直存储器件100b中，第一子栅线结构SGS1可以对应于第一子单元块，第二子栅线结构SGS2可以对应于第二子单元块。在使用第一子单元块和第二子单元块的仅一些存储器单元时，栅线和传输晶体管可以以一对一的方式彼此连接，使得被施加至栅线(在该栅线中，仅形成有所使用的一些存储器单元(例如，图4B中的116_5、116_6、116_7和116_8))的行线电压(例如，字线电压)分别得到控制。另一方面，其上形成未使用的存储器单元的层的各栅线可以彼此电连接，并且一个传输晶体管TR_P可以切换被施加到彼此连接的多个栅线的行线电压(例如，字线电压、地选择线电压或串选择线电压)。
竖直存储器件100b可以包括数量比与第一子栅线结构SGS1中包括的多条栅线的数量和第二子栅线结构SGS2中包括的多条栅线的数量相对应的数量更少的传输晶体管TR_P。因此，根据本发明构思的竖直存储器件100b可以包括数量减少的传输晶体管TR_P，并且可以同时控制未使用的存储器单元的操作。
图9示出了根据本发明构思的实施例的竖直存储器件100b中包括的存储器单元阵列110的框图。
参照图9，存储器单元阵列110包括第一单元块至第n单元块BLK1、BLK2至BLKn。图2中的单元块111可以是第一单元块BLK1至第n单元块BLKn中的一个。
第一单元块BLK1至第k单元块BLKk可以包括用于存储数据的第一数据块BLK1至第(k-1)数据块BLKk-1和至少一个备用块BLKk。这里，k可以是3或更大的自然数。在一个实施例中，备用块BLKk可以是在第一数据块BLK1至第(k-1)数据块BLKk-1之中生成坏块时用于替换该坏块的单元块。在一个实施例中，备用块BLKk可以用于将纠错码(ECC)解码处理失败之后恢复的数据存储在第一数据块BLK1至第(k-1)数据块BLKk-1中。
由于备用块BLKk的使用目的不同于第一数据块BLK1至第(k-1)数据块BLKk-1的使用目的，因此通过增加单元块的数量而不是通过增加单元块的存储容量来不同地利用单元块可能是重要的。因此，备用块BLKk可以被实现为包括第一子单元块和第二子单元块，诸如利用图7A中的第一栅线结构GS1'实现的第一单元块。当备用块BLKk包括多个子单元块时，可以减小其中实现竖直存储器件100b的整个半导体芯片的尺寸。
根据本发明构思的竖直存储器件100b不仅限于包括多个子单元块的备用块BLKk，并且在其他实施例中，第一数据块BLK1至第(k-1)数据块BLKk-1中的至少一个数据块可以包括多个子单元块。
图10示出了根据本发明构思的实施例的包括竖直存储器件的计算系统设备1000的示图。
参照图10，计算系统设备1000包括电连接到总线1060的中央处理单元(CPU)1030、用户接口1050、以及包括存储器控制器1012和非易失性存储器件1011的非易失性存储器设备1010。
非易失性存储器件1011可以包括图1中所示的竖直存储器件100、在图4A中所示的竖直存储器件100a或图7A中所示的竖直存储器件100b。因此，可以减小其中实现非易失性存储器件1011的存储器芯片的尺寸，并且可以有利于其制造工艺。
计算系统设备1000还可以包括RAM 1040和电源1020。
当计算系统设备1000是移动设备时，可以另外提供用于供应其工作电压的电池和诸如基带芯片组的调制解调器。此外，本领域普通技术人员应该理解，计算系统设备1000还可以包括例如应用芯片组、相机图像处理器(CIS)、移动动态RAM(DRAM)以及各种其他组件，并且省略其详细描述。
存储器控制器1012和非易失性存储器件1011可以构成例如使用非易失性存储器来存储数据的的固态驱动器/固态盘(SSD)。
尽管已经参考本发明构思的示例实施例具体示出和描述了本发明构思，但是本发明构思不限于示例实施例，并且本领域普通技术人员可以在不脱离本发明构思的精神和范围的情况下，进行各种改变和修改。

Claims (20)

1.一种竖直存储器件，包括：
栅线结构，其包括第一栅线和第二栅线，所述第一栅线和所述第二栅线顺序层叠在衬底上并在平行于所述衬底的顶表面的第一方向上延伸；以及
竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构，
其中，所述栅线结构包括其中形成有所述竖直沟道结构的单元区以及沿所述第一方向分别布置在所述单元区的第一端和第二端的第一连接区和第二连接区，
所述第一连接区和第二连接区中的每一个包括所述第一栅线的第一突起和所述第二栅线的第二突起，所述第一栅线的第一突起和所述第二栅线的第二突起平行于所述衬底的顶表面并且在垂直于所述第一方向的第二方向上布置为台阶，并且
所述第二连接区的第一突起和所述第一连接区的第一突起关于所述第一方向对角地布置。
2.根据权利要求1所述的竖直存储器件，其中，所述第一连接区的第一突起和第二突起和所述第二连接区的第一突起和第二突起关于所述单元区的中心点对称地布置。
3.根据权利要求1所述的竖直存储器件，其中，所述第一连接区的第一突起和第二突起和所述第二连接区的第一突起和第二突起不对称地布置。
4.根据权利要求1所述的竖直存储器件，其中，所述栅线结构还包括第三栅线，所述第三栅线层叠在所述第二栅线上并且在与所述衬底的顶表面平行的所述第一方向上延伸，其中，所述第一连接区和所述第二连接区中的每一个包括所述第三栅线的第三突起，所述第三突起与所述第一突起和所述第二突起在所述第二方向上布置为台阶，并且所述第二连接区的第三突起与所述第一连接区的第三突起关于所述第一方向对角地布置。
5.根据权利要求4所述的竖直存储器件，其中，在第一连接区中，所述第一突起、所述第二突起和所述第三突起在所述第二方向上顺序布置。
6.根据权利要求4所述的竖直存储器件，其中，在第一连接区中，所述第一突起、所述第三突起和所述第二突起在所述第二方向上顺序布置。
7.根据权利要求1所述的竖直存储器件，其中，所述第一连接区的第一突起和所述第二连接区的第一突起关于所述单元区的平行于所述第一方向的中心线布置在相对的区中。
8.根据权利要求7所述的竖直存储器件，还包括沿所述中心线延伸的字线切割区，其中，所述栅线结构包括由所述字线切割区分开的第一子栅线结构和第二子栅线结构。
9.一种竖直存储器件，包括：
栅线结构，其包括多条栅线，所述多条栅线顺序层叠在衬底上并在第一方向上平行于所述衬底的顶表面延伸；以及
竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构，
其中，所述栅线结构包括：其中形成有所述竖直沟道结构的单元区，以及沿所述第一方向分别布置在所述单元区的第一端和第二端的第一连接区和第二连接区，
所述第一连接区和第二连接区中的每一个包括所述多条栅线的多个突起，所述多个突起在所述第一方向和垂直于所述第一方向的第二方向上布置为台阶，并且
所述第一连接区的所述多个突起中的每一个沿所述第一方向平行于所述第二连接区的所述多个突起之中位于所述多条栅线的不同层上的突起布置。
10.根据权利要求9所述的竖直存储器件，其中，所述第一连接区的所述多个突起与所述第二连接区的所述多个突起关于所述单元区的中心点对称地布置。
11.根据权利要求9所述的竖直存储器件，其中，所述第一连接区的所述多个突起被布置为沿所述第二方向高度减小的台阶。
12.根据权利要求9所述的竖直存储器件，其中，所述多个突起之中位于所述多条栅线的同一层上的突起包括所述第一连接区的第一突起和所述第二连接区的第二突起，其中，所述第一突起和所述第二突起关于中心线在彼此相反的方向上布置，所述中心线与所述第一方向平行并且穿过所述栅线结构在所述第二方向上的宽度的中心。
13.根据权利要求12所述的竖直存储器件，还包括沿所述中心线延伸的字线切割区，其中，所述栅线结构包括由所述字线切割区分开的第一子栅线结构和第二子栅线结构。
14.一种竖直存储器件，包括：
栅线结构，其包括多条栅线，所述多条栅线顺序层叠在衬底上并在平行于所述衬底的顶表面的第一方向上延伸；
竖直沟道结构，其构造为在垂直于所述衬底的顶表面的方向上穿透所述栅线结构；以及
多个传输晶体管，其电连接到所述多条栅线，
其中，所述栅线结构包括其中形成有所述竖直沟道结构的单元区以及分别在所述第一方向上布置在所述单元区的第一端和第二端的第一连接区和第二连接区，
所述第一连接区和所述第二连接区中的每一个包括所述多条栅线的多个突起，所述多个突起在所述第一方向上和垂直于所述第一方向的第二方向上布置为台阶，并且
所述多个突起中的位于所述多条栅线的同一层上的突起被布置成在所述第二方向上彼此未对准。
15.根据权利要求14所述的竖直存储器件，其中，所述多条栅线中的每一条经由所述多个突起之中位于所述多条栅线的同一层上的至少一个突起连接至所述多个传输晶体管之中的一个传输晶体管。
16.根据权利要求14所述的竖直存储器件，还包括：字线切割区，所述字线切割区被构造为穿过所述栅线结构在所述第二方向上的宽度的中心，并且被构造为沿平行于所述第一方向的中心线延伸，其中，所述栅线结构包括由所述字线切割区分开的第一子栅线结构和第二子栅线结构。
17.根据权利要求16所述的竖直存储器件，其中，所述第一子栅线结构中的所述多个突起之中位于所述多条栅线的不同层上的一些突起彼此电连接，并且所述一些突起电连接至所述多个传输晶体管中的一个传输晶体管。
18.根据权利要求16所述的竖直存储器件，其中，所述多个传输晶体管包括：多个第一传输晶体管，其连接到所述多个突起中的位于所述第一子栅线结构中的突起；以及多个第二传输晶体管，其连接到所述多个突起中的位于所述第二子栅线结构中的突起。
19.根据权利要求18所述的竖直存储器件，其中，所述多个第一传输晶体管中的一些第一传输晶体管布置在与所述第一连接区相邻的第一行解码器区中，并且所述多个第一传输晶体管中的其他第一传输晶体管布置在与所述第二连接区相邻的第二行解码器区，并且
其中，所述多个第二传输晶体管中的一些第二传输晶体管布置在所述第一行解码器区中，并且所述多个第二传输晶体管中的其他第二传输晶体管布置在所述第二行解码器区中。
20.根据权利要求14所述的竖直存储器件，其中，所述第一连接区的多个突起与所述第二连接区的多个突起关于所述单元区的中心点对称地布置。
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