JP2022191630A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チップ面積の増加を抑制する。【解決手段】実施形態によれば、半導体記憶装置は、第１メモリセルアレイ１１＿１と、第２メモリセルアレイ１１＿２とを含む。第１メモリセルアレイは、第１メモリセルＭＣ及び第１選択トランジスタＳＴ１が接続された第１半導体１２３と、第１ワード線ＷＬと、第１選択ゲート線ＳＧＤと、第１半導体に接続された第１ビット線ＢＬとを含む。第２メモリセルアレイは、第１方向に延伸し、第２メモリセルＭＣ及び第２選択トランジスタＳＴ１が接続された第２半導体１２３と、第２ワード線ＷＬと、第２選択ゲート線ＳＧＤと、第２半導体に接続された第２ビット線ＢＬとを含む。第１ワード線と第２ワード線とは電気的に接続される。第１選択ゲート線と第２選択ゲート線とは電気的に接続されない。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第１０７４１５２７号明細書 米国特許出願公開第２０２０／０２０３３２９号明細書 米国特許第１０６５１１５３号明細書 米国特許出願公開第２０２０／０２９４９５８号明細書 米国特許出願公開第２０２０／０２９４９７１号明細書
本発明の一実施形態では、チップ面積の増加を抑制できる半導体記憶装置を提供できる。
実施形態に係る半導体記憶装置は、第１メモリセルアレイと、第１方向において、第１メモリセルアレイの上方に配置された第２メモリセルアレイとを含む。第１メモリセルアレイは、第１方向に延伸し、第１メモリセル及び第１選択トランジスタが接続された第１半導体と、第１メモリセルのゲートに接続された第１ワード線と、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第１半導体に接続された第１ビット線とを含む。第２メモリセルアレイは、第１方向に延伸し、第２メモリセル及び第２選択トランジスタが接続された第２半導体と、第２メモリセルのゲートに接続された第２ワード線と、第２選択トランジスタのゲートに接続された第２選択ゲート線と、第２半導体に接続された第２ビット線とを含む。第１ワード線と第２ワード線とは電気的に接続される。第１選択ゲート線と第２選択ゲート線とは電気的に接続されない。
第１実施形態に係る半導体記憶装置を示すブロック図である。 第１実施形態に係るメモリセルアレイの回路図である。 第１実施形態に係るメモリセルアレイ及び回路チップの配置を示す概念図である。 第１実施形態に係るメモリセルアレイ１１＿２の平面図である。 第１実施形態に係るメモリセルアレイ１１＿１の平面図である。 図４及び図５のＡ１－Ａ２線に沿った断面図である。 図４及び図５のＢ１－Ｂ２線に沿った断面図である。 図４及び図５のＣ１－Ｃ２線に沿った断面図である。 図４及び図５のＤ１－Ｄ２線に沿った断面図である。 第２実施形態に係る半導体記憶装置を示すブロック図である。 第２実施形態に係るメモリセルアレイの回路図である。 第２実施形態に係るメモリセルアレイ及び回路チップの配置を示す概念図である。 第３実施形態に係る半導体記憶装置を示すブロック図である。 第３実施形態に係るメモリセルアレイ及びＢＬ選択回路の回路図である。 第３実施形態に係るメモリセルアレイ及び回路チップの配置を示す概念図である。 第４実施形態の第１例に係る回路チップと、メモリセルアレイのコア部とを斜視で示した概念図である。 第４実施形態の第１例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。 第４実施形態の第２例に係る回路チップと、メモリセルアレイのコア部とを斜視で示した概念図である。 第４実施形態の第２例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。 第４実施形態の第３例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。 第４実施形態の第３例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。 第４実施形態の第４例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。 第４実施形態の第４例に係る回路チップと、メモリセルアレイのコア部とを平面で示した概念図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
図１に示すように、半導体記憶装置１は、複数のアレイチップ１０と、回路チップ２０とを含む。アレイチップ１０は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。回路チップ２０は、アレイチップ１０を制御する回路が設けられたチップである。本実施形態の半導体記憶装置１は、複数のアレイチップ１０と、回路チップ２０とを貼り合わせて形成される。以下、アレイチップ１０と回路チップ２０とのいずれかを限定しない場合は、単に「チップ」と表記する。
図１の例では、半導体記憶装置１は、２つのアレイチップ１０＿１及び１０＿２を含む。なお、アレイチップ１０の個数は、３個以上であってもよい。
アレイチップ１０は、メモリセルアレイ１１を含む。メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配列された領域である。以下、アレイチップ１０＿１のメモリセルアレイ１１を限定する場合は、メモリセルアレイ１１＿１と表記する。アレイチップ１０＿２のメモリセルアレイ１１を限定する場合は、メモリセルアレイ１１＿２と表記する。
メモリセルアレイ１１は、複数のブロックＢＬＫを備える。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。図１の例では、メモリセルアレイ１１は、ＢＬＫ０、ＢＬＫ１、及びＢＬＫ２を含む。以下、メモリセルアレイ１１＿１のブロックＢＬＫを限定する場合は、ブロックＢＬＫ０＿１、ＢＬＫ１＿１、及びＢＬＫ２＿１と表記する。メモリセルアレイ１１＿２のブロックＢＬＫを限定する場合は、ブロックＢＬＫ０＿２、ＢＬＫ１＿２、及びＢＬＫ２＿２と表記する。
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングＮＳの集合である。図１の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。
ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合を含む。
なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１１の回路構成については後述する。
次に、回路チップ２０について説明する。回路チップ２０は、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５を含む。
シーケンサ２１は、半導体記憶装置１の制御を行う回路である。シーケンサ２１は、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５に接続される。そして、シーケンサ２１は、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５を制御する。また、シーケンサ２１は、外部コントローラの制御に基づいて、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作等に用いられる電圧を発生させる回路である。電圧発生回路２２は、ロウドライバ２３及びセンスアンプ２５等に接続される。電圧発生回路２２は、電圧を、ロウドライバ２３及びセンスアンプ２５等に供給する。
ロウドライバ２３は、ロウデコーダ２４に電圧を供給するドライバである。ロウドライバ２３は、ロウデコーダ２４に接続される。ロウドライバ２３は、例えばロウアドレス（ページアドレス等）に基づいて、電圧発生回路２２から印加された電圧を、ロウデコーダ２４に供給する。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレス信号である。ページアドレスは、後述するページを指定するアドレス信号である。アドレス信号は、外部コントローラから供給される。
ロウデコーダ２４は、ロウアドレスのデコードを行う回路である。ロウデコーダ２４は、ロウアドレス（ブロックアドレス等）のデコード結果に基づいて、メモリセルアレイ１１内のいずれかのブロックＢＬＫを選択する。ブロックアドレスは、ブロックＢＬＫを指定するアドレス信号である。
より具体的には、ロウデコーダ２４は、複数のワード線ＷＬ並びに複数の選択ゲート線ＳＧＤ及びＳＧＳを介して、メモリセルアレイ１１に接続される。ワード線ＷＬは、メモリセルトランジスタの制御に用いられる配線である。選択ゲート線ＳＧＤ及びＳＧＳは、ストリングユニットＳＵの選択に用いられる配線である。ロウデコーダ２４は、選択したブロックＢＬＫに対応するワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに、ロウドライバ２３から供給された電圧を印加する。
本実施形態では、メモリセルアレイ１１＿１のワード線ＷＬと、メモリセルアレイ１１＿２のワード線ＷＬとは、ロウデコーダ２４に共通に接続される。同様に、メモリセルアレイ１１＿１の選択ゲート線ＳＧＳと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＳとは、ロウデコーダ２４に共通に接続される。また、メモリセルアレイ１１＿１の選択ゲート線ＳＧＤと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＤとは、それぞれ独立して、ロウデコーダ２４に接続される。すなわち、メモリセルアレイ１１＿１の選択ゲート線ＳＧＤと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＤとは、電気的に接続されていない。換言すれば、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有する。そして、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、選択ゲート線ＳＧＤを共有しない。
センスアンプ２５は、データの書き込み及び読み出しを行う回路である。センスアンプ２５は、読み出し動作時に、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵから読み出されたデータをセンスする。また、センスアンプ２５は、書き込み動作時に、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
センスアンプ２５は、複数のビット線ＢＬを介して、メモリセルアレイ１１に接続される。ビット線ＢＬは、メモリセルアレイ１１内の各ストリングユニットＳＵの１つのＮＡＮＤストリングＮＳに共通に接続される。本実施形態では、メモリセルアレイ１１＿１及び１１＿２のビット線ＢＬは、センスアンプ２５に共通に接続される。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、ビット線ＢＬを共有する。
１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１＿１及び１１＿２の回路構成の一例について説明する。
図２に示すように、メモリセルアレイ１１＿１及び１１＿２の各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、５個のメモリセルトランジスタＭＣ０～ＭＣ４を含む。なお、メモリセルトランジスタＭＣの個数は、任意である。
メモリセルトランジスタＭＣは、データを不揮発に保持する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。図２の例では、紙面下側から上側に向かって、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、及びＭＣ４、並びに選択トランジスタＳＴ１の順に、各々の電流経路は直列に接続される。選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬに接続される。図２の例では、ストリングユニットＳＵ内のｎ＋１個（ｎは０以上の整数）の選択トランジスタＳＴ１のドレインが、ｎ＋１本のビット線ＢＬ０～ＢＬｎにそれぞれ接続される。そして、メモリセルアレイ１１＿１及び１１＿２の各ストリングユニットＳＵ内の１つの選択トランジスタＳＴ１のドレインが、１つのビット線ＢＬに共通に接続される。すなわち、メモリセルアレイ１１＿１及び１１＿２は、ビット線ＢＬを共有する。
メモリセルアレイ１１＿１の１つのブロックＢＬＫ及びメモリセルアレイ１１＿２の１つブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＣ０～ＭＣ４の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ４に共通に接続される。より具体的には、メモリセルアレイ１１＿１のブロックＢＬＫ０＿１は、複数のメモリセルトランジスタＭＣ０を含む。同様に、メモリセルアレイ１１＿２のブロックＢＬＫ０＿２は、複数のメモリセルトランジスタＭＣ０を含む。ブロックＢＬＫ０＿１及びＢＬＫ０＿２内のこれら複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ４も同様にワード線ＷＬ１～ＷＬ４にそれぞれ接続される。すなわち、ブロックＢＬＫ０＿１とＢＬＫ０＿２とは、ワード線ＷＬを共有する。同様に、ブロックＢＬＫ１＿１とＢＬＫ１＿２とは、ワード線ＷＬを共有する。ブロックＢＬＫ２＿１とＢＬＫ２＿２とは、ワード線ＷＬを共有する。
メモリセルアレイ１１＿１の１つのブロックＢＬＫ及びメモリセルアレイ１１＿２の１つブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、例えば、ブロックＢＬＫ０＿１及びＢＬＫ０＿２は、複数の選択トランジスタＳＴ２をそれぞれ含む。ブロックＢＬＫ０＿１及びＢＬＫ０＿２内のこれら複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。すなわち、ブロックＢＬＫ０＿１とＢＬＫ０＿２とは、選択ゲート線ＳＧＳを共有する。同様に、ブロックＢＬＫ１＿１とＢＬＫ１＿２とは、選択ゲート線ＳＧＳを共有する。ブロックＢＬＫ２＿１とＢＬＫ２＿２とは、選択ゲート線ＳＧＳを共有する。なお、ブロックＢＬＫ０＿１～ＢＬＫ２＿１及びＢＬＫ０＿２～ＢＬＫ２＿２が選択ゲート線ＳＧＳを共有してもよい。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、メモリセルアレイ１１＿１のブロックＢＬＫ０＿１内のストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１をそれぞれ含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０＿１に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１＿１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２＿１に共通に接続される。ブロックＢＬＫ１＿１及びＢＬＫ２＿１も同様である。
メモリセルアレイ１１＿２のブロックＢＬＫ０＿２内のストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１をそれぞれ含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０＿２に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１＿２に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２＿２に共通に接続される。ブロックＢＬＫ１＿２及びＢＬＫ２＿２も同様である。
ワード線ＷＬ０～ＷＬ４、選択ゲート線ＳＧＳ、並びに選択ゲート線ＳＧＤ０＿１～ＳＧＤ２＿１及びＳＧＤ０＿２～２＿２は、ロウデコーダ２４にそれぞれ接続される。
ビット線ＢＬは、センスアンプ２５に接続される。
ソース線ＳＬは、例えば、メモリセルアレイ１１＿１及び１１＿２の複数のブロックＢＬＫ間で共有される。
以下、１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記する。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。
１．３ チップ間における各種配線の接続
次に、図３を参照して、チップ間における各種配線の接続について説明する。図３は、メモリセルアレイ１１＿１及び１１＿２並びに回路チップ２０の配置を示す概念図である。
図３に示すように、回路チップ２０の上に、メモリセルアレイ１１＿１が配置されている。そして、メモリセルアレイ１１＿１の上に、メモリセルアレイ１１＿２が配置されている。換言すれば、回路チップ２０の上に、アレイチップ１０＿１及び１０＿２が積層されている。
メモリセルアレイ１１＿１及び１１＿２は、セル部及びプラグ接続部を含む。セル部は、メモリセルトランジスタが配置されている領域である。プラグ接続部は、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ接続された複数のコンタクトプラグが設けられている領域である。
メモリセルアレイ１１＿１及び１１＿２のセル部に配置されたビット線ＢＬは、回路チップ２０のセンスアンプ２５に共通に接続される。
メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ及び選択ゲート線ＳＧＳは、回路チップ２０のロウデコーダ２４に共通に接続される。
メモリセルアレイ１１＿１の選択ゲート線ＳＧＤは、回路チップ２０のロウデコーダ２４に接続される。メモリセルアレイ１１＿２の選択ゲート線ＳＧＤは、回路チップ２０のロウデコーダ２４に接続される。メモリセルアレイ１１＿１の選択ゲート線ＳＧＤと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＤとは、電気的に接続されていない。
１．４ メモリセルアレイの平面構成
次に、図４及び図５を参照して、メモリセルアレイ１１の構成について説明する。図４は、メモリセルアレイ１１＿２の平面図である。図５は、メモリセルアレイ１１＿１の平面図である。なお、図４及び図５の例では、説明を簡略化するため、各メモリセルアレイ１１が４つのブロックＢＬＫ０～ＢＬＫ３を含み且つ各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合について説明する。また、図４及び図５の例では、絶縁層が省略されている。
以下の説明において、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、Ｘ方向と交差する。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、Ｘ方向及びＹ方向と交差する方向に対応している。
まず、メモリセルアレイ１１＿２の平面構成について説明する。
図４に示すように、４つのブロックＢＬＫ０～ＢＬＫ３が、紙面上側から下側に向かって、Ｙ方向に並んで配置されている。各ブロックＢＬＫでは、複数の配線層１０２が、Ｚ方向に離間して積層されている。例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ４、及び選択ゲート線ＳＧＤとしてそれぞれ機能する７層の配線層１０２が積層されている。各配線層１０２のＹ方向を向いた２つの側面にはスリットＳＬＴがそれぞれ設けられている。スリットＳＬＴは、Ｘ方向及びＺ方向に延伸する。スリットＳＬＴは、配線層１０２をブロックＢＬＫ毎に分離する。
ブロックＢＬＫは、セル部及びプラグ接続部を含む。
セル部には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応するピラーである。メモリピラーＭＰの構造の詳細については後述する。メモリピラーＭＰは、Ｚ方向に延伸する。メモリピラーＭＰは、Ｚ方向に積層された複数の配線層１０２を貫通（通過）する。
図４の例では、ブロックＢＬＫ内の複数のメモリピラーＭＰは、Ｘ方向に向かって４列に千鳥配置されている。なお、メモリピラーＭＰの配列は任意に設計可能である。メモリピラーＭＰの配列は、例えば、８列の千鳥配置であってもよい。また、メモリピラーＭＰの配列は、千鳥配置でなくてもよい。
メモリピラーＭＰの上方には、複数のビット線ＢＬがＸ方向に並んで配置されている。ビット線ＢＬは、Ｙ方向に延伸する。メモリピラーＭＰは、いずれかのビット線ＢＬと、電気的に接続されている。
メモリセルアレイ１１＿２のプラグ接続部は、ＣＰ１領域を含む。
ＣＰ１領域は、複数のコンタクトプラグＣＰ１が設けられている領域である。コンタクトプラグＣＰ１は、Ｚ方向に延伸する。コンタクトプラグＣＰ１は、配線層１０２のいずれか１つと接続される。そして、コンタクトプラグＣＰ１は、他の配線層１０２とは電気的に接続されない。図４の例では、１つのＣＰ１領域内に７個のコンタクトプラグＣＰ１が設けられている。７個のコンタクトプラグＣＰ１は、７層の配線層１０２にそれぞれ接続される。以下、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続されるコンタクトプラグＣＰ１を限定する場合、コンタクトプラグＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、及びＣＰ１＿ｗ４と表記する。選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ接続されるコンタクトプラグＣＰ１を限定する場合、コンタクトプラグＣＰ１＿ｄ及びＣＰ１＿ｓと表記する。図４の例では、メモリセルアレイ１１＿２のＸ方向の端部からセル部に向かって、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、ＣＰ１＿ｗ４、ＣＰ１＿ｄが順に１列に配置されている。なお、コンタクトプラグＣＰ１の配置は、任意である。例えば、コンタクトプラグＣＰ１の配置は、Ｘ方向に沿って２列の千鳥配置であってもよい。
コンタクトプラグＣＰ１の上には、配線層１１１が設けられている。配線層１１１は、コンタクトプラグＣＰ１との接続位置から隣り合うブロックＢＬＫの上方までＹ方向に延伸する。より具体的には、ブロックＢＬＫ０のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ１の上方まで延伸する。ブロックＢＬＫ１のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ０の上方まで延伸する。ブロックＢＬＫ２のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ３の上方まで延伸する。ブロックＢＬＫ３のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ２の上方まで延伸する。
配線層１１１の上には、電極パッドＰＤが設けられる。電極パッドＰＤは、他のチップとの電気的接続に用いられる。
次に、メモリセルアレイ１１＿１の平面構成について説明する。以下では、メモリセルアレイ１１＿２の平面構成と異なる点を中心に説明する。
図５に示すように、セル部の構成は、メモリセルアレイ１１＿２と同様である。
メモリセルアレイ１１＿１のプラグ接続部は、ＣＰ１領域及びＣＰ２領域を含む。
ＣＰ１領域の構成は、メモリセルアレイ１１＿２と同様である。
ＣＰ２領域は、複数のコンタクトプラグＣＰ２が設けられている領域である。コンタクトプラグＣＰ２は、Ｚ方向に延伸する。コンタクトプラグＣＰ２は、メモリセルアレイ１１＿１を貫通する。コンタクトプラグＣＰ２は、メモリセルアレイ１１＿１の配線層１０２とは電気的に接続されない。コンタクトプラグＣＰ２は、図４で説明したアレイチップ１０＿２の電極パッドＰＤ及び配線層１１１を介して、メモリセルアレイ１１＿２のコンタクトプラグＣＰ１と電気的に接続される。
より具体的には、例えば、ブロックＢＬＫ０のコンタクトプラグＣＰ２は、メモリセルアレイ１１＿２のブロックＢＬＫ１のコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ１のコンタクトプラグＣＰ２は、メモリセルアレイ１１＿２のブロックＢＬＫ０のコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ２のコンタクトプラグＣＰ２は、メモリセルアレイ１１＿２のブロックＢＬＫ３のコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ３のコンタクトプラグＣＰ２は、メモリセルアレイ１１＿２のブロックＢＬＫ２のコンタクトプラグＣＰ１に電気的に接続される。
図５の例では、１つのＣＰ２領域内に７個のコンタクトプラグＣＰ２が設けられる。７個のコンタクトプラグＣＰ２は、メモリセルアレイ１１＿２の７個のコンタクトプラグＣＰ１にそれぞれ対応する。以下、メモリセルアレイ１１＿２のコンタクトプラグＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、及びＣＰ１＿ｗ４にそれぞれ接続されるコンタクトプラグＣＰ２を限定する場合、コンタクトプラグＣＰ２＿ｗ０、ＣＰ２＿ｗ１、ＣＰ２＿ｗ２、ＣＰ２＿ｗ３、ＣＰ２＿ｗ４と表記する。メモリセルアレイ１１＿２のコンタクトプラグＣＰ１＿ｄ及びＣＰ１＿ｓにそれぞれ接続されるコンタクトプラグＣＰ２を限定する場合、コンタクトプラグＣＰ２＿ｄ及びＣＰ２＿ｓと表記する。
コンタクトプラグＣＰ１及びＣＰ２の上には、配線層１１１が設けられている。コンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４及びＣＰ１＿ｓは、配線層１１１を介して、隣り合うブロックＢＬＫのコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４及びＣＰ２＿ｓとそれぞれ接続される。また、コンタクトプラグＣＰ１＿ｄは、隣り合うブロックＢＬＫのコンタクトプラグＣＰ２＿ｄとは、接続されない。すなわち、コンタクトプラグＣＰ１＿ｄとＣＰ２＿ｄの上には、それぞれ異なる配線層１１１が設けられている。
より具体的には、例えば、ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｓは、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｓと電気的に接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ０は、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ０と電気的に接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ１は、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ１と電気的に接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ２は、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ２と電気的に接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ３は、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ３と電気的に接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ４は、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ４に電気的と接続される。ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｄは、ブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｄと電気的に接続されない。他のブロックＢＬＫも同様である。
すなわち、メモリセルアレイ１１＿１のブロックＢＬＫ０のワード線ＷＬ０～ＷＬ４及び選択ゲート線ＳＧＳは、メモリセルアレイ１１＿２のブロックＢＬＫ０のワード線ＷＬ０～ＷＬ４及び選択ゲート線ＳＧＳとそれぞれ電気的に接続される。そして、メモリセルアレイ１１＿１のブロックＢＬＫ０の選択ゲート線ＳＧＤは、メモリセルアレイ１１＿２のブロックＢＬＫ０の選択ゲート線ＳＧＤＳと電気的に接続されない。他のブロックＢＬＫも同様である。
配線層１１１の上には、電極パッドＰＤが設けられる。コンタクトプラグＣＰ１＿ｄとコンタクトプラグＣＰ２＿ｄとの上には、それぞれ異なる配線層１１１が設けられている。そして、それぞれの配線層１１１の上に、電極パッドＰＤが設けられている。
１．５ 半導体記憶装置の断面構成
次に、半導体記憶装置１の断面構成について説明する。
１．５．１ Ａ１－Ａ２断面の構成
まず、図６を参照して、半導体記憶装置１のＡ１－Ａ２断面の構成の一例について説明する。図６は、図４及び図５のＡ１－Ａ２線に沿った断面図である。以下の説明において、アレイチップ１０から回路チップ２０に向かうＺ方向を限定する場合は、Ｚ１方向と表記する。回路チップ２０からアレイチップ１０に向かうＺ方向を限定する場合は、Ｚ２方向と表記する。
図６に示すように、半導体記憶装置１は、アレイチップ１０＿１及び１０＿２と回路チップ２０とが貼り合された構成を有する。各々のチップは、各々のチップに設けられた電極パッドＰＤを介して、互いに電気的に接続されている。
まず、アレイチップ１０＿１の内部構成について説明する。
アレイチップ１０＿１は、メモリセルアレイ１１＿１、並びにアレイチップ１０＿２及び回路チップ２０に接続するための各種配線層を含む。
アレイチップ１０＿１は、絶縁層１０１、１０５、１０７、１１０、１１２、及び１１４、配線層１０２、１０３、１０４、及び１１１、並びに導電体１０６、１０８、１０９、１１３、及び１１５を含む。
メモリセルアレイ１１＿１内では、複数の絶縁層１０１と複数の配線層１０２とが、１層ずつ交互に積層されている。図６の例では、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ４、及び選択ゲート線ＳＧＤとして機能する７層の配線層１０２が、Ｚ１方向に向かって順に積層されている。以下、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４としてそれぞれ機能する配線層１０２を限定する場合は、配線層１０２＿ｗ０、１０２＿ｗ１、１０２＿ｗ２、１０２＿ｗ３、及び１０２＿ｗ４と表記する。選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する配線層１０２を限定する場合は、配線層１０２＿ｄ及び１０２＿ｓと表記する。
絶縁層１０１には、例えばシリコンと酸素とを含む酸化シリコン（ＳｉＯ）が用いられる。配線層１０２は、導電性材料を含む。導電性材料には、例えば、金属材料、ｎ型半導体、またはｐ型半導体が用いられる。配線層１０２の導電性材料として、例えば、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。この場合、ＴｉＮは、Ｗを覆うように形成される。なお、配線層１０２は、酸素とアルミニウムを含む酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電性材料を覆うように形成される。
複数の配線層１０２は、Ｘ方向に延伸するスリットＳＬＴにより、ブロックＢＬＫ毎に分離されている。スリットＳＬＴ内は、絶縁層１０５により埋め込まれている。絶縁層１０５には、例えばＳｉＯが用いられる。
Ｚ２方向において、配線層１０２＿ｓの上方に、配線層１０３が設けられている。配線層１０２と配線層１０３との間には、絶縁層１０１が設けられている。配線層１０３は、ソース線ＳＬとして機能する。Ｚ２方向において、配線層１０３の上に、配線層１０４が設けられている。配線層１０４は、配線層１０３と回路チップ２０とを電気的に接続するための配線層として用いられる。配線層１０３及び１０４は、導電性材料を含む。導電性材料には、例えば、金属材料、ｎ型半導体、またはｐ型半導体が用いられる。
Ｚ１方向において、各配線層１０２の上にコンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１は、例えば、円柱形状を有している。コンタクトプラグＣＰ１は、導電体１０６及び絶縁層１０７を含む。導電体１０６は、例えば、円柱形状を有する。導電体１０６の一端は、配線層１０２に接する。絶縁層１０７は、導電体１０６の側面（外周）を覆うように設けられている。絶縁層１０７は、例えば、円筒形状を有する。絶縁層１０７により導電体１０６の側面は、配線層１０２と電気的に接続されない。導電体１０６には、例えば、Ｃｕ（銅）またはＡｌ（アルミニウム）等を含む金属材料が用いられる。絶縁層１０７には、例えば、ＳｉＯが用いられる。
図６の例では、コンタクトプラグＣＰ１＿ｗ４が設けられている。コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄを貫通する。そして、コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｗ４と電気的に接続される。
複数の配線層１０２を貫通するコンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、例えば、円柱形状を有している。コンタクトプラグＣＰ２は、導電体１０９及び絶縁層１１０を含む。導電体１０９は、例えば、円柱形状を有する。絶縁層１１０は、導電体１０９の側面（外周）を覆うように設けられている。絶縁層１１０は、例えば、円筒形状を有する。絶縁層１１０により導電体１０９は、配線層１０２と電気的に接続されない。
コンタクトプラグＣＰ２が設けられるＣＰ２領域には、配線層１０３及び配線層１０４が設けられていない。そして、Ｚ２方向において、配線層１０２＿ｓの上方に、導電体１０８が設けられている。配線層１０２と導電体１０８との間には、絶縁層１０１が設けられている。導電体１０８は、コンタクトプラグＣＰ２の一端に接する。
Ｚ１方向において、配線層１０２＿ｄの上方に、配線層１１１が設けられている。配線層１１１は、Ｙ方向に延伸する。配線層１０２と配線層１１１との間には、絶縁層１０１が設けられている。配線層１１１は、導電性材料を含む。導電性材料には、例えば、ＣｕまたはＡｌ等を含む金属材料が用いられる。
配線層１１１には、コンタクトプラグＣＰ１の他端と、Ｙ方向に隣り合うブロックＢＬＫに設けられたコンタクトプラグＣＰ２の他端とが接続される。配線層１１１に接続されるコンタクトプラグＣＰ１及びＣＰ２は、Ｙ方向に沿って並んで配置されている。図６の例では、ブロックＢＬＫ０とＢＬＫ１とを跨ぐように配置された配線層１１１に、ブロックＢＬＫ０のコンタクトプラグＣＰ１＿ｗ４とブロックＢＬＫ１のコンタクトプラグＣＰ２＿ｗ４とが接続されている。また、ブロックＢＬＫ２とＢＬＫ３とを跨ぐように配置された配線層１１１に、ブロックＢＬＫ２のコンタクトプラグＣＰ１＿ｗ４とブロックＢＬＫ３のコンタクトプラグＣＰ２＿ｗ４とが接続されている。
Ｚ１方向において、配線層１１１及び絶縁層１０１の上に、絶縁層１１２が設けられている。絶縁層１１２には、例えば、ＳｉＯが用いられる。
絶縁層１１２内には、複数の導電体１１３が設けられている。導電体１１３は、電極パッドＰＤとして機能する。例えば、１つの配線層１１１の上に、１つの導電体１１３が設けられている。導電体１１３には、例えばＣｕを含む金属材料が用いられる。
Ｚ２方向において、配線層１０４、絶縁層１０１、及び導電体１０８の上に、絶縁層１１４が設けられている。絶縁層１１４には、例えば、ＳｉＯが用いられる。
絶縁層１１４内には、複数の導電体１１５が設けられている。導電体１１５は電極パッドＰＤとして機能する。例えば、１つの導電体１０８の上に、１つの導電体１１５が設けられている。導電体１１５には、例えばＣｕを含む金属材料が用いられる。
次に、アレイチップ１０＿２の内部構成について説明する。以下では、アレイチップ１０＿１と異なる点を中心に説明する。
アレイチップ１０＿２では、アレイチップ１０＿１の構成で説明したコンタクトプラグＣＰ２、導電体１０８、絶縁層１１４、及び導電体１１５が廃されている。他の構成は、アレイチップ１０＿１と同様である。アレイチップ１０＿２の導電体１１３は、アレイチップ１０＿１の導電体１１５と接続される。
例えば、アレイチップ１０＿２の配線層１０２は、アレイチップ１０＿２のコンタクトプラグＣＰ１、アレイチップ１０＿２の配線層１１１、アレイチップ１０＿２の導電体１１３、アレイチップ１０＿１の導電体１１５、アレイチップ１０＿１の導電体１０８、アレイチップ１０＿１のコンタクトプラグＣＰ２、アレイチップ１０＿１の配線層１１１、及びアレイチップ１０＿１のコンタクトプラグＣＰ１を介して、アレイチップ１０＿１の配線層１０２に電気的に接続される。
図６の例では、アレイチップ１０＿２のブロックＢＬＫ０の配線層１０２＿ｗ４と、アレイチップ１０＿１のブロックＢＬＫ０の配線層１０２＿ｗ４とが、電気的に接続されている。換言すれば、メモリセルアレイ１１＿２のワード線ＷＬ４と、Ｚ１方向において上方に配置されたメモリセルアレイ１１＿１のワード線ＷＬ４とが、電気的に接続されている。このとき、メモリセルアレイ１１＿２のコンタクトプラグＣＰ１＿ｗ４と、Ｚ１方向において上方に配置されたメモリセルアレイ１１＿１のコンタクトプラグＣＰ１＿ｗ４とが、電気的に接続されている。他のワード線ＷＬも同様である。なお、メモリセルアレイ１１＿２内に、コンタクトプラグＣＰ２及び導電体１０８が設けられていてもよい。
次に、回路チップ２０について説明する。
回路チップ２０は、複数のトランジスタＴｒ、並びに各種配線層を含む。複数のトランジスタＴｒは、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５等に用いられる。
より具体的には、回路チップ２０は、半導体基板２００、絶縁層２０１、２０２、及び２０９、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、並びに配線層２０５及び２０７を含む。
半導体基板２００の表面近傍には、素子分離領域が設けられている。素子分離領域は、例えば、半導体基板２００の表面近傍に設けられたｎ型ウェル領域とｐ型ウェル領域とを電気的に分離する。素子分離領域内は、絶縁層２０１により埋め込まれている。絶縁層２０１には、例えばＳｉＯが用いられる。
半導体基板２００の上には、絶縁層２０２が設けられている。絶縁層２０２には、例えばＳｉＯが用いられる。
トランジスタＴｒは、半導体基板２００上に設けられた図示せぬゲート絶縁膜、ゲート絶縁膜上に設けられたゲート電極２０３、半導体基板２００に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、導電体２０４を介して、配線層２０５に電気的にそれぞれ接続される。導電体２０４は、Ｚ２方向に延伸する。導電体２０４は、コンタクトプラグとして機能する。配線層２０５上には、導電体２０６が設けられる。導電体２０６は、Ｚ２方向に延伸する。導電体２０６は、コンタクトプラグとして機能する。導電体２０６の上には、配線層２０７が設けられている。配線層２０７の上には、導電体２０８が設けられている。導電体２０８は、Ｚ２方向に延伸する。なお、回路チップ２０に設けられる配線層の層数は、任意である。導電体２０８は、コンタクトプラグとして機能する。配線層２０５及び２０７は、導電性材料により構成される。導電体２０４、２０６、及び２０８、並びに配線層２０５及び２０７には、例えば、金属材料、ｐ型半導体、またはｎ型半導体が用いられる。
Ｚ２方向において、絶縁層２０２の上には、絶縁層２０９が設けられている。絶縁層２０９には、例えば、ＳｉＯが用いられる。
絶縁層２０９内には、複数の導電体２１０が設けられている。導電体２１０は、電極パッドＰＤとして機能する。例えば、１つの導電体２０８の上に、１つの導電体２１０が設けられている。導電体２１０には、例えばＣｕを含む金属材料が用いられる。回路チップ２０の導電体２１０は、アレイチップ１０＿１の導電体１１３と接続される。
１．５．２ Ｂ１－Ｂ２断面の構成
次に、図７を参照して、半導体記憶装置１のＢ１－Ｂ２断面の構成の一例について説明する。図７は、図４及び図５のＢ１－Ｂ２線に沿った断面図である。以下では、コンタクトプラグＣＰ１の構成に着目して説明する。
図７に示すように、アレイチップ１０＿１及び１０＿２には、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄが、それぞれ設けられている。図７の例では、紙面右側から左側に向かって、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄが順に配置されている。コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄの一端は、配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄにそれぞれ接する。また、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄの他端は、それぞれ異なる配線層１１１に接する。このため、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄのＺ方向の長さは、それぞれ異なる。
より具体的には、コンタクトプラグＣＰ１＿ｓは、６層の配線層１０２＿ｗ０～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｓは、６層の配線層１０２＿ｗ０～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｓの一端は、配線層１０２＿ｓに電気的に接続される。
コンタクトプラグＣＰ１＿ｗ０は、５層の配線層１０２＿ｗ１～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ０は、５層の配線層１０２＿ｗ１～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｗ０の一端は、配線層１０２＿ｗ０に電気的に接続される。
コンタクトプラグＣＰ１＿ｗ１は、４層の配線層１０２＿ｗ２～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ１は、４層の配線層１０２＿ｗ２～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｗ１の一端は、配線層１０２＿ｗ１に電気的に接続される。
コンタクトプラグＣＰ１＿ｗ２は、３層の配線層１０２＿ｗ３、１０２＿ｗ４、及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ２は、３層の配線層１０２＿ｗ３、１０２＿ｗ４、及び１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｗ２の一端は、配線層１０２＿ｗ２に電気的に接続される。
コンタクトプラグＣＰ１＿ｗ３は、２層の配線層１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ３は、２層の配線層１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｗ３の一端は、配線層１０２＿ｗ３に電気的に接続される。
コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄとは電気的に接続されない。そして、コンタクトプラグＣＰ１＿ｗ４の一端は、配線層１０２＿ｗ４に電気的に接続される。
コンタクトプラグＣＰ１＿ｄの一端は、配線層１０２＿ｄに電気的に接続される。
１．５．３ Ｃ１－Ｃ２断面の構成
次に、図８を参照して、半導体記憶装置１のＣ１－Ｃ２断面の構成の一例について説明する。図８は、図４及び図５のＣ１－Ｃ２線に沿った断面図である。以下では、コンタクトプラグＣＰ２の構成に着目して説明する。
図８に示すように、アレイチップ１０＿１には、コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄが設けられている。図８の例では、紙面右側から左側に向かって、コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄが順に配置されている。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、概略同じ形状（同じ長さ）を有する。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、７層の配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄを貫通する。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、７層の配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄとは電気的に接続されない。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄの一端は、それぞれ異なる導電体１０８に接続される。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄの他端は、それぞれ異なる配線層１１１に接続される。
１．５．４ Ｄ１－Ｄ２断面の構成
次に、図９を参照して、半導体記憶装置１のＤ１－Ｄ２断面の構成の一例について説明する。図９は、図４及び図５のＤ１－Ｄ２線に沿った断面図である。以下では、メモリピラーＭＰ及びビット線ＢＬの構成に着目して説明する。
図９に示すように、アレイチップ１０＿１及び１０＿２には、メモリピラーＭＰが設けられている。
メモリピラーＭＰは、複数の配線層１０２を貫通する。メモリピラーＭＰは、Ｚ方向に延伸する。メモリピラーＭＰの一端は、配線層１０３に接する。Ｚ１方向において、メモリピラーＭＰの他端の上には、導電体１２６が設けられている。導電体１２６は、コンタクトプラグＣＰ３として機能する。導電体１２６の上には、導電体１２７が設けられている。導電体１２７は、コンタクトプラグＣＰ４として機能する。Ｚ１方向において、メモリピラーＭＰの上方には、複数の配線層１２８が設けられている。複数の配線層１２８は、Ｘ方向に並んで配置されている。配線層１２８は、Ｙ方向に延伸する。配線層１２８は、ビット線ＢＬとして機能する。配線層１２８は、コンタクトプラグＣＰ３及びＣＰ４を介して、いずれかのメモリピラーＭＰに接続される。
アレイチップ１０＿１において、配線層１２８の一端は、導電体１３０を介して導電体１１５に接続されている。更に、配線層１２８の一端は、導電体１３１を介して導電体１１３に接続されている。導電体１３０及び１３１は、Ｙ方向に延伸する。導電体１３０及び１３１は、コンタクトプラグＣＰ５及びＣＰ６として機能する。
アレイチップ１０＿２において、配線層１２８の一端は、導電体１３１を介して導電体１１３に接続されている。従って、メモリセルアレイ１１＿２の配線層１２８と、Ｚ１方向において上方に配置されたメモリセルアレイ１１＿１の配線層１２８とが、電気的に接続されている。換言すれば、メモリセルアレイ１１＿２のメモリピラーＭＰと、Ｚ１方向において上方に配置されたメモリセルアレイ１１＿１のメモリピラーＭＰとが、電気的に接続されている。
導電体１２６、１２７、１３０、及び１３１、並びに配線層１２８には、例えば、Ｗ、Ａｌ、またはＣｕ等の金属材料が用いられる。
次に、メモリピラーＭＰの内部構成について説明する。
メモリピラーＭＰは、ブロック絶縁膜１２０、電荷蓄積層１２１、トンネル絶縁膜１２２、半導体層１２３、コア層１２４、及びキャップ層１２５を含む。
より具体的には、複数の配線層１０２を貫通するホールＭＨが設けられている。ホールＭＨは、メモリピラーＭＰに対応する。ホールＭＨのＺ２方向の端部は、配線層１０３に達する。ホールＭＨの側面には、外側から順に、ブロック絶縁膜１２０、電荷蓄積層１２１、及びトンネル絶縁膜１２２が積層されている。例えば、ホールＭＨが円筒形状の場合、ブロック絶縁膜１２０、電荷蓄積層１２１、及びトンネル絶縁膜１２２は、それぞれ円筒形状を有する。トンネル絶縁膜１２２の側面に接するように半導体層１２３が設けられている。半導体層１２３のＺ２方向の端部は、配線層１０３に接する。半導体層１２３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層１２３は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層１２３の内部は、コア層１２４により埋め込まれている。半導体層１２３及びコア層１２４のＺ１方向の端部の上には、側面がトンネル絶縁膜１２２に接するキャップ層１２５が設けられている。すなわち、メモリピラーＭＰは、複数の配線層１０２の内部を通過し、Ｚ方向に延伸する半導体層１２３を含む。なお、キャップ層１２５は、廃されてもよい。
ブロック絶縁膜１２０、トンネル絶縁膜１２２、及びコア層１２４には、例えば、ＳｉＯが用いられる。電荷蓄積層１２１には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層１２３及びキャップ層１２５には、例えば、ポリシリコンが用いられる。
メモリピラーＭＰと、配線層１０２＿ｗ０～１０２＿ｗ４とがそれぞれ組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ４がそれぞれ構成される。同様に、メモリピラーＭＰと、配線層１０２＿ｄとが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、配線層１０２＿ｓとが組み合わされることにより、選択トランジスタＳＴ２が構成される。
１．６ 本実施形態に係る効果
本実施形態に係る構成であれば、チップ面積の増加を抑制できる半導体記憶装置を提供できる。本効果につき詳述する。
例えば、半導体記憶装置を高集積化するために、複数のアレイチップを積層する方法が知られている。各アレイチップのワード線ＷＬが、別々に回路チップに接続されると、ロウデコーダに接続されるワード線ＷＬの本数が増加する。このため、ロウデコーダの回路規模は、アレイチップの個数に応じて大きくなる。換言すれば、回路チップの面積が増加する。
これに対し、本実施形態に係る構成であれば、複数のアレイチップにおいて、ワード線ＷＬを共通に接続することができる。従って、アレイチップの個数、すなわち積層されるワード線ＷＬの層数が増加しても、ロウデコーダに接続されるワード線ＷＬの本数の増加を抑制できる。これにより、回路チップの面積増加を抑制できる。
更に、本実施形態に係る構成であれば、複数のアレイチップにおいて、ビット線ＢＬを共通に接続することができる。従って、アレイチップの個数が増加しても、センスアンプに接続されるビット線ＢＬの本数の増加を抑制できる。これにより、回路チップの面積増加を抑制できる。
更に、本実施形態に係る構成であれば、複数のアレイチップにおいて、選択ゲート線ＳＧＤを独立して制御できる。従って、複数のアレイチップの異なるストリングユニットＳＵを独立して制御できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるビット線ＢＬ及び選択ゲート線ＳＧＤの接続について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 半導体記憶装置の全体構成
まず、図１０を参照して、半導体記憶装置１の全体構成の一例について説明する。図１０は、半導体記憶装置１の全体構成を示すブロック図の一例である。なお、図１０では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１０に示すように、回路チップ２０は、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、センスアンプ２５、及びＢＬ選択回路２６を含む。
シーケンサ２１、電圧発生回路２２、ロウドライバ２３、及びセンスアンプ２５の構成は、第１実施形態と同様である。
本実施形態では、メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳは、ロウデコーダ２４に共通に接続される。すなわち、メモリセルアレイ１１＿１及び１１＿２は、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳを共有する。
ＢＬ選択回路２６は、メモリセルアレイ１１＿１及びメモリセルアレイ１１＿２のいずれかを選択する回路である。以下、ＢＬ選択回路２６とメモリセルアレイ１１＿１とを接続するビット線ＢＬを、ビット線ＢＬ＿１と表記する。ＢＬ選択回路２６とメモリセルアレイ１１＿２とを接続するビット線ＢＬを、ビット線ＢＬ＿２と表記する。
ＢＬ選択回路２６は、複数のビット線ＢＬを介して、センスアンプ２５に接続される。ＢＬ選択回路２６は、複数のビット線ＢＬ＿１を介してメモリセルアレイ１１＿１に接続される。ＢＬ選択回路２６は、複数のビット線ＢＬ＿２を介してメモリセルアレイ１１＿２に接続される。ＢＬ選択回路２６は、ビット線ＢＬと、ビット線ＢＬ＿１及びＢＬ＿２のいずれかとを電気的に接続する。換言すれば、ＢＬ選択回路２６は、センスアンプ２５と、メモリセルアレイ１１＿１及び１１＿２のいずれかとを電気的に接続する。なお、ビット線ＢＬ＿１と、ビット線ＢＬ＿２とは、電気的に接続されない。
２．２ メモリセルアレイ及びＢＬ選択回路の回路構成
次に、図１１を参照して、メモリセルアレイ１１＿１及び１１＿２並びにＢＬ選択回路２６の回路構成の一例について説明する。
図１１に示すように、メモリセルアレイ１１＿１及び１１＿２の回路構成は、第１実施形態の図２と同様である。
図２と同様に、１つのワード線ＷＬに、メモリセルアレイ１１＿１及び１１＿２が共通に接続される。また、１つの選択ゲート線ＳＧＳに、メモリセルアレイ１１＿１及び１１＿２が共通に接続される。
本実施形態では、メモリセルアレイ１１＿１のブロックＢＬＫ０＿１のストリングユニットＳＵ０及びメモリセルアレイ１１＿２のブロックＢＬＫ０＿２のストリングユニットＳＵ０の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。メモリセルアレイ１１＿１のブロックＢＬＫ０＿１のストリングユニットＳＵ１及びメモリセルアレイ１１＿２のブロックＢＬＫ０＿２のストリングユニットＳＵ１の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。メモリセルアレイ１１＿１のブロックＢＬＫ０＿１のストリングユニットＳＵ２及びメモリセルアレイ１１＿２のブロックＢＬＫ０＿２のストリングユニットＳＵ２の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。すなわち、１つの選択ゲート線ＳＧＤに、メモリセルアレイ１１＿１及び１１＿２が共通に接続される。ブロックＢＬＫ１＿１とＢＬＫ１＿２との場合、並びにブロックＢＬＫ２＿１とＢＬＫ２＿２との場合も同様である。
図１１の例では、メモリセルアレイ１１＿１のストリングユニットＳＵ内のｎ＋１個の選択トランジスタＳＴ１のドレインは、ｎ＋１本のビット線ＢＬ０＿１～ＢＬｎ＿１にそれぞれ接続される。また、メモリセルアレイ１１＿２のストリングユニットＳＵ内のｎ＋１個の選択トランジスタＳＴ１のドレインは、ｎ＋１本のビット線ＢＬ０＿２～ＢＬｎ＿２にそれぞれ接続される。
ＢＬ選択回路２６は、複数のセレクタＳＥＬを含む。１つのビット線ＢＬに対して、１つのセレクタＳＥＬが設けられている。セレクタＳＥＬには、ビット線ＢＬ、ＢＬ＿１、及びＢＬ＿２が接続される。セレクタＳＥＬは、制御信号ＢＳ１及びＢＳ２に基づいて、ビット線ＢＬと、ビット線ＢＬ＿１及びビット線ＢＬ＿２のいずれかとを電気的に接続する。換言すれば、セレクタＳＥＬは、制御信号ＢＳ１及びＢＳ２に基づいて、センスアンプ２５と、メモリセルアレイ１１＿１及び１１＿２のいずれかとを電気的に接続する。制御信号ＢＳ１及びＢＳ２は、例えばシーケンサ２１から供給される。
セレクタＳＥＬの内部構成について説明する。以下の説明において、トランジスタのソースまたはドレインのいずれか一方を、トランジスタの一端と表記する。また、トランジスタのソースまたはドレインのいずれか他方を、トランジスタの他端と表記する。
セレクタＳＥＬは、トランジスタＴ１及びＴ２を含む。トランジスタＴ１の一端及びトランジスタＴ２の一端は、ビット線ＢＬに共通に接続される。トランジスタＴ１の他端は、ビット線ＢＬ＿１に接続される。トランジスタＴ１のゲートには、制御信号ＢＳ１が入力される。トランジスタＴ２の他端は、ビット線ＢＬ＿２に接続される。トランジスタＴ２のゲートには、制御信号ＢＳ２が入力される。例えば、制御信号ＢＳ１がＨｉｇｈ（“Ｈ”）レベルの場合、トランジスタＴ１は、オン状態とされる。また、例えば、制御信号ＢＳ２が“Ｈ”レベルの場合、トランジスタＴ２は、オン状態とされる。
より具体的には、例えば、ビット線ＢＬ０に対応するセレクタＳＥＬの場合、トランジスタＴ１の一端及びトランジスタＴ２の一端は、ビット線ＢＬ０に接続される。トランジスタＴ１の他端は、ビット線ＢＬ０＿１に接続される。トランジスタＴ２の他端は、ビット線ＢＬ０＿２に接続される。他のビット線ＢＬ１～ＢＬｎに対応するセレクタＳＥＬも同様である。この状態において、例えば、制御信号ＢＳ１が“Ｈ”レベルであり且つ制御信号ＢＳ２がＬｏｗ（“Ｌ”）レベルである場合、ビット線ＢＬ０～ＢＬｎは、セレクタＳＥＬを介して、ビット線ＢＬ０＿１～ＢＬｎ＿１にそれぞれ電気的に接続される。また、例えば、制御信号ＢＳ１が“Ｌ”レベルであり且つ制御信号ＢＳ２が“Ｈ”レベルである場合、ビット線ＢＬ０～ＢＬｎは、セレクタＳＥＬを介して、ビット線ＢＬ０＿２～ＢＬｎ＿２にそれぞれ電気的に接続される。
２．３ チップ間における各種配線の接続
次に、図１２を参照して、チップ間における各種配線の接続について説明する。図１２は、メモリセルアレイ１１＿１及び１１＿２並びに回路チップ２０の配置を示す概念図である。
図１２に示すように、メモリセルアレイ１１＿１のビット線ＢＬ＿１及びメモリセルアレイ１１＿２のビット線ＢＬ＿２は、回路チップ２０のＢＬ選択回路２６にそれぞれ接続される。
メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳは、回路チップ２０のロウデコーダ２４に共通に接続される。
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に本実施形態に係る構成であれば、半導体記憶装置１は、ＢＬ選択回路２６を含む。ＢＬ選択回路２６を用いてビット線ＢＬ、すなわちアレイチップを選択することにより、アレイチップの個数が増加しても、センスアンプに接続されるビット線ＢＬの本数の増加を抑制できる。これにより、回路チップの面積増加を抑制できる。
更に、本実施形態に係る構成であれば、複数のアレイチップにおいて、選択ゲート線ＳＧＤを共有することができる。従って、アレイチップの個数、すなわちストリングユニットＳＵの個数が増加しても、ロウデコーダに接続される選択ゲート線ＳＧＤの本数の増加を抑制できる。これにより、回路チップの面積増加を抑制できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態と異なるビット線ＢＬ及び選択ゲート線ＳＧＤの接続について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ 半導体記憶装置の全体構成
まず、図１３を参照して、半導体記憶装置１の全体構成の一例について説明する。図１３は、半導体記憶装置１の全体構成を示すブロック図の一例である。なお、図１３では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１３に示すように、第１実施形態の図２と同様に、メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ及び選択ゲート線ＳＧＳは、ロウデコーダ２４に共通に接続される。換言すれば、メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ及び選択ゲート線ＳＧＳは、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有する。そして、メモリセルアレイ１１＿１の選択ゲート線ＳＧＤと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＤとは、それぞれ独立して、ロウデコーダ２４に接続される。
また、第２実施形態の図１０と同様に、回路チップ２０にＢＬ選択回路２６が設けられている。ＢＬ選択回路２６は、センスアンプ２５と、メモリセルアレイ１１＿１及び１１＿２のいずれかとを電気的に接続する。
３．２ メモリセルアレイ及びＢＬ選択回路の回路構成
次に、図１４を参照して、メモリセルアレイ１１＿１及び１１＿２並びにＢＬ選択回路２６の回路構成の一例について説明する。
図１４に示すように、第１実施形態の図２と同様に、ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、メモリセルアレイ１１＿１のストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０＿１に共通に接続される。他のストリングユニットＳＵも同様である。
ビット線ＢＬ、ＢＬ＿１、及びＢＬ＿２、並びにＢＬ選択回路２６の構成は、第２実施形態の図１１と同様である。
３．３ チップ間における各種配線の接続
次に、図１５を参照して、チップ間における各種配線の接続について説明する。図１５は、メモリセルアレイ１１＿１及び１１＿２並びに回路チップ２０の配置を示す概念図である。
図１５に示すように、メモリセルアレイ１１＿１のビット線ＢＬ＿１及びメモリセルアレイ１１＿２のビット線ＢＬ＿２は、回路チップ２０のＢＬ選択回路２６にそれぞれ接続される。
メモリセルアレイ１１＿１及び１１＿２のワード線ＷＬ並びに選択ゲート線ＳＧＳは、回路チップ２０のロウデコーダ２４に共通に接続される。
メモリセルアレイ１１＿１の選択ゲート線ＳＧＤは、回路チップ２０のロウデコーダ２４に接続される。メモリセルアレイ１１＿２の選択ゲート線ＳＧＤは、回路チップ２０のロウデコーダ２４に接続される。メモリセルアレイ１１＿１の選択ゲート線ＳＧＤと、メモリセルアレイ１１＿２の選択ゲート線ＳＧＤとは、電気的に接続されていない。
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、ビット線ＢＬのレイアウトの例を４つ説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。なお、以下の説明では、説明を簡略するため、ビット線ＢＬと表記する場合、ビット線ＢＬは、配線層１２８、並びに配線層１２８とセンスアンプ２５またはＢＬ選択回路２６とを接続する各種配線層、コンタクトプラグ、及び電極パッド等を含む。
４．１ 第１例
まず、図１６及び図１７を参照して、第１例について説明する。第１例では、第２及び第３実施形態に適用できるビット線ＢＬのレイアウトについて説明する。図１６は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを斜視で示した概念図である。図１７は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを平面で示した概念図である。図１６及び図１７の例では、ビット線ＢＬ及びＢＬ選択回路２６以外は省略されている。以下、メモリセルアレイ１１＿１及び１１＿２並び回路チップ２０において、Ｙ方向における一方の端部を端部ＹＬと表記する。Ｙ方向における他方の端部を端部ＹＲと表記する。端部ＹＬと端部ＹＲとは、Ｙ方向において互いに向かい合う。
図１６に示すように、メモリセルアレイ１１＿１のビット線ＢＬ＿１とメモリセルアレイ１１＿２のビット線ＢＬ＿２とは、電気的に接続されていない。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、ビット線ＢＬを共有していない。メモリセルアレイ１１＿１の複数のビット線ＢＬ＿１は、端部ＹＬ側と端部ＹＲ側とに、１本毎に交互に引き出されている。メモリセルアレイ１１＿２の複数のビット線ＢＬ＿２も同様である。回路チップ２０では、Ｙ方向の両端、すなわち端部ＹＬ及び端部ＹＲの近傍に、ＢＬ選択回路２６がそれぞれ配置されている。そして、メモリセルアレイ１１＿１のビット線ＢＬ＿１及びメモリセルアレイ１１＿２のビット線ＢＬ＿２は、ＢＬ選択回路２６内のセレクタＳＥＬに接続されている。セレクタＳＥＬは、対応するビット線ＢＬ＿１及びＢＬ＿２の下方に配置されている方が好ましい。これにより、各ビット線ＢＬ＿１の長さを、概略等しくできる。同様に、各ビット線ＢＬ＿２の長さを、概略等しくできる。
より具体的には、図１７に示すように、例えば、メモリセルアレイ１１＿１において、偶数ビット線ＢＬ０＿１、ＢＬ２＿１、ＢＬ４＿１、及びＢＬ６＿１は、メモリセルアレイ１１＿１の端部ＹＬ側（紙面左側）に引き出されている。また、例えば、奇数ビット線ＢＬ１＿１、ＢＬ３＿１、ＢＬ５＿１、及びＢＬ７＿１は、メモリセルアレイ１１＿１の端部ＹＲ側（紙面右側）に引き出されている。
同様に、メモリセルアレイ１１＿２において、偶数ビット線ＢＬ０＿２、ＢＬ２＿２、ＢＬ４＿２、及びＢＬ６＿２は、メモリセルアレイ１１＿２の端部ＹＬ側に引き出されている。また、例えば、奇数ビット線ＢＬ１＿２、ＢＬ３＿２、ＢＬ５＿２、及びＢＬ７＿２は、メモリセルアレイ１１＿２の端部ＹＲに引き出されている。
回路チップ２０において、偶数ビット線ＢＬに対応するＢＬ選択回路２６は、回路チップ２０の端部ＹＬ側に配置されている。そして、奇数ビット線ＢＬに対応するＢＬ選択回路２６は、回路チップ２０の端部ＹＲ側に配置されている。
端部ＹＬ側のビット線ＢＬ０が接続されたセレクタＳＥＬに、ビット線ＢＬ０＿１及びＢＬ０＿２が接続される。ビット線ＢＬ２が接続されたセレクタＳＥＬに、ビット線ＢＬ２＿１及びＢＬ２＿２が接続される。ビット線ＢＬ４が接続されたセレクタＳＥＬに、ビット線ＢＬ４＿１及びＢＬ４＿２が接続される。ビット線ＢＬ６が接続されたセレクタＳＥＬに、ビット線ＢＬ６＿１及びＢＬ６＿２が接続される。
端部ＹＲ側のビット線ＢＬ１が接続されたセレクタＳＥＬに、ビット線ＢＬ１＿１及びＢＬ１＿２が接続される。ビット線ＢＬ３が接続されたセレクタＳＥＬに、ビット線ＢＬ３＿１及びＢＬ３＿２が接続される。ビット線ＢＬ５が接続されたセレクタＳＥＬに、ビット線ＢＬ５＿１及びＢＬ５＿２が接続される。ビット線ＢＬ７が接続されたセレクタＳＥＬに、ビット線ＢＬ７＿１及びＢＬ７＿２が接続される。
なお、本例では、複数のビット線ＢＬ＿１が、端部ＹＬ側と端部ＹＲ側に、１本毎に交互に引き出されている場合について説明したが、これに限定されてない。例えば、複数のビット線ＢＬ＿１は、２本以上毎に交互に引き出されてもよい。ビット線ＢＬ＿２も同様である。
４．２ 第２例
次に、図１８及び図１９を参照して、第２例について説明する。第２例では、第１実施形態に適用できるビット線ＢＬのレイアウトについて説明する。図１８は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを斜視で示した概念図である。図１９は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを平面で示した概念図である。図１８及び図１９の例では、ビット線ＢＬ及びセンスアンプ２５以外は省略されている。
図１８に示すように、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、ビット線ＢＬを共有している。すなわち、メモリセルアレイ１１＿１のビット線ＢＬとメモリセルアレイ１１＿２のビット線ＢＬとは電気的に接続されている。メモリセルアレイ１１＿１及び１１＿２において、ビット線ＢＬは、端部ＹＬ側に引き出されている。そして、端部ＹＬ側において、メモリセルアレイ１１＿２のビット線ＢＬと、メモリセルアレイ１１＿１のビット線ＢＬとが電気的に接続されている。
なお、本例では、メモリセルアレイ１１＿１及び１１＿２において、全てのビット線ＢＬが端部ＹＬ側に引き出されているが、これに限定されない。例えば、ビット線ＢＬが、端部ＹＬ側とＹＲ側とに、１本毎に交互に引き出されていてもよい。
回路チップ２０では、ビット線ＢＬ毎にセンスアンプ２５が独立して配置されている。回路チップ２０における各センスアンプ２５の配置は、任意に設計可能である。なお、センスアンプ２５は、ビット線ＢＬの配線長を最小とするために、Ｚ方向において、対応するビット線ＢＬの下方に配置されている方が好ましい。メモリセルアレイ１１＿１に配置されたビット線ＢＬは、対応するセンスアンプ２５に接続される。このとき、メモリセルアレイ１１＿１とセンスアンプ２５とを接続する部分のビット線ＢＬの配線長が最小となるように、メモリセルアレイ１１＿１において、ビット線ＢＬの中間部分に、センスアンプ２５との接続部分が設けられてもよい。
より具体的には、図１９に示すように、例えば、メモリセルアレイ１１＿１及び１１＿２において、ビット線ＢＬ０～ＢＬ７は、それぞれ端部ＹＬ側に引き出されている。そして、端部ＹＬ側において、メモリセルアレイ１１＿１のビット線ＢＬ０～ＢＬ７と、メモリセルアレイ１１＿２のビット線ＢＬ０～ＢＬ７とが、それぞれ接続される。回路チップ２０では、８個のセンスアンプ２５が、例えば、回路チップ２０の中央付近に、配置されている。８個のセンスアンプ２５は、ビット線ＢＬ０～ＢＬ７にそれぞれ対応する。８個のセンスアンプ２５は、Ｚ方向において、対応するビット線ＢＬの下方に配置されている。メモリセルアレイ１１＿１において、ビット線ＢＬの中間部分に、センスアンプ２５との接続部分が設けられている。
４．３ 第３例
次に、図２０及び図２１を参照して、第３例について説明する。第３例では、第２及び第３実施形態に適用できるビット線ＢＬのレイアウトについて説明する。図２０は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを斜視で示した概念図である。図２１は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを平面で示した概念図である。図２０及び図２１の例では、ビット線ＢＬ及びＢＬ選択回路２６以外は省略されている。
図２０に示すように、メモリセルアレイ１１＿１及び１１＿２において、各ビット線ＢＬがＹ方向において２つに分割されている。以下、端部ＹＬ側に引き出されているビット線ＢＬを限定する場合は、ビット線ＢＬａと表記する。端部ＹＲ側に引き出されているビット線ＢＬを限定する場合は、ビット線ＢＬｂと表記する。メモリセルアレイ１１内の各ストリングユニットＳＵは、ビット線ＢＬａ及びＢＬｂのいずれかに接続される。なお、ビット線ＢＬａ及びＢＬｂとストリングユニットＳＵとの接続の組み合わせは任意に設計可能である。メモリセルアレイ１１＿１及び１１＿２は、ビット線ＢＬａ及びＢＬｂを共有している。
回路チップ２０では、Ｙ方向における中央付近にＢＬ選択回路２６が配置されている。１つのビット線ＢＬに対応するビット線ＢＬａ及びＢＬｂは、１つのセレクタＳＥＬに接続される。従って、本例におけるセレクタＳＥＬは、ビット線ＢＬａまたはビット線ＢＬｂを選択する回路として機能する。
ビット線ＢＬａ及びＢＬｂは、メモリセルアレイ１１＿１のＹ方向における中央付近において、回路チップ２０に向かって引き出されている。ビット線ＢＬａの配線長とビット線ＢＬｂの配線長とが同じとなるように、セレクタＳＥＬは、対応するビット線ＢＬａ及びＢＬｂの下方に配置されている方が好ましい。
より具体的には、図２１に示すように、メモリセルアレイ１１＿１及び１１＿２において、例えば、ビット線ＢＬ０は、ビット線ＢＬａ０及びＢＬｂ０に分割されている。ビット線ＢＬ１は、ビット線ＢＬａ１及びＢＬｂ１に分割されている。ビット線ＢＬ２は、ビット線ＢＬａ２及びＢＬｂ２に分割されている。ビット線ＢＬ３は、ビット線ＢＬａ３及びＢＬｂ３に分割されている。ビット線ＢＬ４は、ビット線ＢＬａ４及びＢＬｂ４に分割されている。ビット線ＢＬ５は、ビット線ＢＬａ５及びＢＬｂ５に分割されている。ビット線ＢＬ６は、ビット線ＢＬａ６及びＢＬｂ６に分割されている。ビット線ＢＬ７は、ビット線ＢＬａ７及びＢＬｂ７に分割されている。
メモリセルアレイ１１＿１のビット線ＢＬａ０及びメモリセルアレイ１１＿２のビット線ＢＬａ０は、端部ＹＬ側において接続されている。他のビット線ＢＬａ１～ＢＬａ７も同様である。
メモリセルアレイ１１＿１のビット線ＢＬｂ０及びメモリセルアレイ１１＿２のビット線ＢＬｂ０は、端部ＹＲ側において接続されている。他のビット線ＢＬｂ１～ＢＬｂ７も同様である。
メモリセルアレイ１１＿１のビット線ＢＬａ０の長さ及びビット線ＢＬｂ０の長さを、それぞれＬａ＿１及びＬｂ＿１とする。同様に、メモリセルアレイ１１＿２のビット線ＢＬａ０の長さ及びビット線ＢＬｂの長さをＬａ＿２及びＬｂ＿２とする。本例では、長さＬａ＿１と、長さＬａ＿２と、長さＬｂ＿１と、長さＬｂ＿２とは、概略等しい。このため、ビット線ＢＬａ０の長さとビット線ＢＬｂ０の長さとは、概略等しい。他のビット線ＢＬａ及びＢＬｂも同様である。すなわち、ビット線ＢＬａ０～ＢＬａ７及びビット線ＢＬｂ０～ＢＬｂ７の長さは概略等しい。
メモリセルアレイ１１＿１のＹ方向における中央付近において、ビット線ＢＬａ０～ＢＬａ７及びＢＬｂ０～ＢＬｂ７は、回路チップ２０に向かって引き出されている。
回路チップ２０において、ＢＬ選択回路２６は、Ｙ方向における中央付近に配置されている。そして、例えば、複数のセレクタＳＥＬがＸ方向に並んで配置されている。セレクタＳＥＬは、対応するビット線ＢＬａ及びＢＬｂの下方に配置されている。セレクタＳＥＬは、メモリセルアレイ１１＿１から引き出されたビット線ＢＬａ及びＢＬｂに接続される。
より具体的には、ビット線ＢＬ０が接続されたセレクタＳＥＬには、ビット線ＢＬａ０及びＢＬｂ０が接続される。ビット線ＢＬ１が接続されたセレクタＳＥＬには、ビット線ＢＬａ１及びＢＬｂ１が接続される。ビット線ＢＬ２が接続されたセレクタＳＥＬには、ビット線ＢＬａ２及びＢＬｂ２が接続される。ビット線ＢＬ３が接続されたセレクタＳＥＬには、ビット線ＢＬａ３及びＢＬｂ３が接続される。ビット線ＢＬ４が接続されたセレクタＳＥＬには、ビット線ＢＬａ４及びＢＬｂ４が接続される。ビット線ＢＬ５が接続されたセレクタＳＥＬには、ビット線ＢＬａ５及びＢＬｂ５が接続される。ビット線ＢＬ６が接続されたセレクタＳＥＬには、ビット線ＢＬａ６及びＢＬｂ６が接続される。ビット線ＢＬ７が接続されたセレクタＳＥＬには、ビット線ＢＬａ７及びＢＬｂ７が接続される。
ビット線ＢＬａ０～ＢＬａ７及びＢＬｂ０～ＢＬｂ７は、メモリセルアレイ１１＿２の中央付近における一端からセレクタＳＥＬに接続される他端までの全体の長さが概略等しい。
４．４ 第４例
次に、図２２及び図２３を参照して、第４例について説明する。第４例では、第２及び第３実施形態に適用できるビット線ＢＬのレイアウトについて説明する。図２２は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを斜視で示した概念図である。図２３は、回路チップ２０と、メモリセルアレイ１１＿１のコア部と、メモリセルアレイ１１＿２のコア部とを平面で示した概念図である。図２２及び図２３の例では、ビット線ＢＬ及びＢＬ選択回路２６以外は省略されている。
図２２に示すように、第３例と同様に、メモリセルアレイ１１＿１及び１１＿２において、各ビット線ＢＬがＹ方向においてビット線ＢＬａ及びＢＬｂの２つに分割されている。
回路チップ２０では、ビット線ＢＬ毎にＢＬ選択回路２６、すなわちセレクタＳＥＬが独立して配置されている。なお、回路チップ２０におけるセレクタＳＥＬの配置は、任意に設計可能である。セレクタＳＥＬは、対応するビット線ＢＬａ及びＢＬｂの下方に配置されている方が好ましい。セレクタＳＥＬは、メモリセルアレイ１１＿１から引き出されたビット線ＢＬａ及びＢＬｂの端部にそれぞれ接続される。
本例では、メモリセルアレイ１１内におけるビット線ＢＬａとＢＬｂとの分割位置が、ビット線ＢＬ毎に異なる。換言すれば、１つのメモリセルアレイ内において、複数のビット線ＢＬａの長さはそれぞれ異なる。同様に、１つのメモリセルアレイ内において、複数のビット線ＢＬｂの長さはそれぞれ異なる。但し、ビット線ＢＬａ及びＢＬｂは、全体の長さが同じになるように、メモリセルアレイ１１＿１及び１１＿２における分割位置が決定される。換言すれば、メモリセルアレイ１１＿２における一端からセレクタＳＥＬに接続されている他端までのビット線ＢＬａ及びＢＬｂの長さは、概略等しい。このため、セレクタＳＥＬの配置に基づいて、ビット線ＢＬａとビット線ＢＬｂとの分割位置が決定される。
より具体的には、図２３に示すように、例えば、メモリセルアレイ１１＿１におけるビット線ＢＬａ０の長さ及びビット線ＢＬｂ０の長さを、それぞれＬａ０＿１及びＬｂ０＿１とする。同様に、メモリセルアレイ１１＿１におけるビット線ＢＬａ１～ＢＬａ３の長さ及びビット線ＢＬｂ１～ＢＬｂ３の長さを、それぞれＬａ１＿１～Ｌａ３＿１及びＬｂ１＿１～Ｌｂ３＿１とする。また、メモリセルアレイ１１＿２におけるビット線ＢＬａ０～ＢＬａ３の長さ及びビット線ＢＬｂ０～ＢＬｂ３の長さを、それぞれＬｂａ０＿２～Ｌａ３＿２及びＬｂ０＿２～Ｌｂ３＿２とする。
例えば、長さＬａ０＿１～Ｌａ３＿１は、それぞれ異なる。長さＬａ０＿２～Ｌａ３＿２は、それぞれ異なる。長さＬｂ０＿１～Ｌｂ３＿１は、それぞれ異なる。長さＬｂ０＿２～Ｌｂ３＿２は、それぞれ異なる。このような関係にある場合でも、長さ（Ｌａ０＿１＋Ｌａ０＿２）、長さ（Ｌａ１＿１＋Ｌａ１＿２）、長さ（Ｌａ２＿１＋Ｌａ２＿２）、長さ（Ｌａ３＿１＋Ｌａ３＿２）、長さ（Ｌｂ０＿１＋Ｌｂ０＿２）、長さ（Ｌｂ１＿１＋Ｌｂ１＿２）、長さ（Ｌｂ２＿１＋Ｌｂ２＿２）、及び長さ（Ｌｂ３＿１＋Ｌｂ３＿２）は、概略等しい。
４．５ 本実施形態に係る効果
本実施形態に係る構成は、第１乃至第３実施形態に適用できる。
本実施形態に係る構成であれば、各ビット線ＢＬの配線長を概略等しくできる。このため、ビット線ＢＬの配線抵抗のばらつきを低減できる。
更に、第２例及び第４例に係る構成であれば、センスアンプ２５またはＢＬ選択回路２６を任意の位置に配置できる。従って、回路チップ２０において、ロウデコーダ２４等の他の回路も含めたレイアウトの最適化が容易にできる。
５．変形例等
上記実施形態に係る半導体記憶装置は、第１メモリセルアレイ（１１＿１）と、第１方向（Ｚ方向）において、第１メモリセルアレイの上方に配置された第２メモリセルアレイ（１１＿２）とを含む。第１メモリセルアレイは、第１方向に延伸し、第１メモリセル（ＭＣ）及び第１選択トランジスタ（ＳＴ１）が接続された第１半導体（１２３）と、第１メモリセルのゲートに接続された第１ワード線（ＷＬ）と、第１選択トランジスタのゲートに接続された第１選択ゲート線（ＳＧＤ）と、第１半導体に接続された第１ビット線（ＢＬ）とを含む。第２メモリセルアレイは、第１方向に延伸し、第２メモリセル（ＭＣ）及び第２選択トランジスタ（ＳＴ１）が接続された第２半導体（１２３）と、第２メモリセルのゲートに接続された第２ワード線（ＷＬ）と、第２選択トランジスタのゲートに接続された第２選択ゲート線（ＳＧＤ）と、第２半導体に接続された第２ビット線（ＢＬ）とを含む。第１ワード線と第２ワード線とは電気的に接続される。第１選択ゲート線と第２選択ゲート線とは電気的に接続されない。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
例えば、上記実施形態は可能な限り組み合わせることができる。
例えば、上記実施形態では、回路チップ２０と２つのアレイチップ１０＿１及び１０＿２を貼り合わせた場合について説明したが、１つの半導体基板上に、これらの構成が形成されてもよい。
例えば、第２実施形態、第３実施形態、並びに第４実施形態の第１例、第３例、及び第４例において、ＢＬ選択回路が廃されていてもよい。この場合、メモリセルアレイ１１＿１及び１１＿２に設けられたビット線ＢＬは、センスアンプ２５に接続される。
例えば、上記実施形態において、複数の配線層１０２は、プラグ接続部において、階段状に引き出されてもよい。この場合、配線層１０２の階段部分にコンタクトプラグＣＰ１は、接続される。
更に、上記実施形態における「概略等しい」とは、例えば製造ばらつきによる誤差を含み得る。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含み得る。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１…半導体記憶装置
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウドライバ
２４…ロウデコーダ
２５…センスアンプ
２６…ＢＬ選択回路
１０１、１０５、１０７、１１０、１１２、１１４、２０１、２０２、２０９…絶縁層
１０２～１０４、１１１、１２８、２０５、２０７…配線層
１０６、１０８、１０９、１１３、１１５、１２６、１２７、１３０、１３１、２０４、２０６、２０８、２１０…導電体
１２０…ブロック絶縁膜
１２１…電荷蓄積層
１２２…トンネル絶縁膜
１２３…半導体層
１２４…コア層
１２５…キャップ層
２００…半導体基板
２０３…ゲート電極
ＢＬ、ＢＬ０～ＢＬｎ、ＢＬ０＿１～ＢＬ７＿１、ＢＬ０＿２～ＢＬ７＿２、ＢＬａ、ＢＬａ０～ＢＬａ７、ＢＬｂ、ＢＬｂ０～ＢＬｂ７…ビット線
ＣＰ１～ＣＰ４…コンタクトプラグ
ＭＣ、ＭＣ０～ＭＣ４…メモリセルトランジスタ
ＳＧＤ、ＳＧＤ０～ＳＧＤ２、ＳＧＤ０＿１～ＳＧＤ２＿１、ＳＧＤ０＿２～ＳＧＤ２＿２、ＳＧＳ…選択ゲート線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ０～ＳＵ３…ストリングユニット
Ｔ１、Ｔ２、Ｔｒ…トランジスタ
ＷＬ０～ＷＬ４…ワード線

Claims (9)

  1. 第１メモリセルアレイと、
    第１方向において、前記第１メモリセルアレイの上方に配置された第２メモリセルアレイと
    を備え、
    前記第１メモリセルアレイは、
    前記第１方向に延伸し、第１メモリセル及び第１選択トランジスタが接続された第１半導体と、
    前記第１メモリセルのゲートに接続された第１ワード線と、
    前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
    前記第１半導体に接続された第１ビット線と
    を含み、
    前記第２メモリセルアレイは、
    前記第１方向に延伸し、第２メモリセル及び第２選択トランジスタが接続された第２半導体と、
    前記第２メモリセルのゲートに接続された第２ワード線と、
    前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
    前記第２半導体に接続された第２ビット線と
    を含み、
    前記第１ワード線と前記第２ワード線とは電気的に接続され、
    前記第１選択ゲート線と前記第２選択ゲート線とは電気的に接続されない、
    半導体記憶装置。
  2. 前記第１ビット線及び前記第２ビット線は電気的に接続される、
    請求項１に記載の半導体記憶装置。
  3. 第１メモリセルアレイと、
    第１方向において、前記第１メモリセルアレイの上方に配置された第２メモリセルアレイと
    を備え、
    前記第１メモリセルアレイは、
    前記第１方向に延伸し、第１メモリセル及び第１選択トランジスタが接続された第１半導体と、
    前記第１メモリセルのゲートに接続された第１ワード線と、
    前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
    前記第１半導体に接続された第１ビット線と
    を含み、
    前記第２メモリセルアレイは、
    前記第１方向に延伸し、第２メモリセル及び第２選択トランジスタが接続された第２半導体と、
    前記第２メモリセルのゲートに接続された第２ワード線と、
    前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
    前記第２半導体に接続された第２ビット線と
    を含み、
    前記第１ワード線と前記第２ワード線とは電気的に接続され、
    前記第１ビット線と前記第２ビット線とは電気的に接続されない、
    半導体記憶装置。
  4. センスアンプと、
    前記センスアンプに接続された選択回路と
    を更に備え、
    前記選択回路は、前記第１ビット線及び前記第２ビット線の１つを選択して、前記センスアンプに接続する、
    請求項１または３に記載の半導体記憶装置。
  5. 前記第１ビット線は、第１配線部と第２配線部の２つに分割され、
    前記第２ビット線は、第３配線部と第４配線部の２つに分割され、
    前記第１配線部と前記第３配線部とは接続され、
    前記第２配線部と前記第４配線部とは接続される、
    請求項１または３に記載の半導体記憶装置。
  6. 前記第１配線部の配線長と前記第３配線部の配線長を加算した長さは、前記第２配線部の配線長と前記第４配線部の配線長を加算した長さに等しい、
    請求項５に記載の半導体記憶装置。
  7. センスアンプと、
    前記センスアンプに接続された選択回路と
    を更に備え、
    前記選択回路は、前記第１配線部及び前記第２配線部の１つを選択して、前記センスアンプに接続する、
    請求項５または６に記載の半導体記憶装置。
  8. 前記第１方向において、前記第２半導体は、前記第１半導体の上方に配置される、
    請求項１または３に記載の半導体記憶装置。
  9. 前記第１方向において、前記第２ビット線は、前記第１ビット線の上方に配置される、
    請求項１または３に記載の半導体記憶装置。


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