TWI771611B - 電阻式記憶體 - Google Patents

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Abstract

本發明提供一種可實現高集成化的電阻式記憶體。本發明的電阻式記憶體包括：形成在基板表面的多個電晶體、以及沿垂直方向層疊在基板表面上的多個可變電阻元件。多個可變電阻元件的各者的其中一個電極共同地電性連接於一個電晶體的其中一個電極，在多個可變電阻元件的各者的另一個電極分別電性連接位元線，在多個電晶體的各者的另一個電極電性連接源極線，在列方向上的電晶體的各閘極共同地連接字元線。

Description

電阻式記憶體
本發明涉及一種利用了可變電阻元件的電阻式記憶體，特別是涉及一種記憶體陣列的三維結構。
電阻式隨機存取記憶體可依照行位址及列位址隨機地選擇記憶體單元，並從選定記憶體單元中讀取資料，或者對選定記憶體單元寫入資料。一個記憶體單元MC包括：一個可變電阻元件及與其串聯連接的一個電晶體。電晶體的閘極電性連接於字元線，汲極區域電性連接於可變電阻元件的其中一個電極，源極區域電性連接於源極線，可變電阻元件的另一個電極電性連接於位元線。一般而言，將可變電阻元件寫入成低電阻狀態稱為設置（SET），寫入成高電阻狀態稱為重置（RESET）。
電阻式記憶體存在單極（unipolar）型及雙極（bipolar）型。在單極型中，設置時與重置時施加至可變電阻元件的寫入電壓的極性相同，通過改變寫入電壓的大小來進行設置或重置。另一方面，在雙極型中，使設置時與重置時施加至可變電阻元件的寫入電壓的極性反轉。而且，在對可變電阻元件的材料使用了氧化鉿等過渡金屬氧化物的情況下，作為初始設定，必須對過渡金屬氧化物進行形成（forming）操作。形成操作是通過將比對可變電阻元件進行寫入時稍大的電壓施加至薄膜而使過渡金屬氧化膜從絕緣狀態轉換為可變電阻的狀態（如日本專利第5748877號）。
在雙極型的電阻式記憶體中，需要像將位元線與跟所述位元線在同方向上延伸的專用的源極線以一對一的關係進行配置，能夠調換位元線與源極線的對稱性。然而，此種佈局可能成為記憶體陣列（memory array）的高集成化的阻礙。
因此，對實現由多個記憶體單元對源極線進行共用的記憶體陣列的高集成化進行了研究。圖1A對包括共用位元線的記憶體陣列的一部分進行例示，圖1B為X1-X1線剖面的概略圖。如圖1A所示，共用位元線S_BL1、S_BL2與字元線WL1、WL2在同方向上延伸，源極線SL1、SL2在與其正交的方向上延伸。共用位元線S_BL1共同地連接於記憶體單元MC1、MC3，共用位元線S_BL2共同地連接於記憶體單元MC2、MC4。共用位元線S_BL1、共用位元線S_BL2的端部分別連接於未圖示的位元線BL1與位元線BL2，位元線BL1、位元線BL2與源極線SL在同方向上延伸。
如圖1B所示，在矽基板上的p型的阱W內，形成記憶體單元MC3及MC4的兩個電晶體。兩個電晶體的閘極分別連接於字元線WL1及WL2，源極區域則共用一個n型擴散區域，源極區域經由對基板的接點CT11、通孔V1、通孔V2、中繼金屬IM1及中繼金屬IM2而電性連接於源極線SL2。兩個的電晶體的汲極區域則分別經由對基板的接點CT12及中繼金屬IM1而連接於對應的可變電阻元件RE3及RE4，可變電阻元件RE3經由通孔接點V1而連接於共用位元線S_BL1。可變電阻元件RE4的汲極區域也同樣地連接於共用位元線S_BL2。
採用了共用源極線的記憶體陣列雖可提供經改善的高集成化，但仍受到電晶體的間距（pitch）的限制。因此，為了實現進一步的高集成化，必須進一步對電晶體尺寸進行微細化，但電晶體的微細化正趨於界限。
本發明是為了解決所述課題而成，目的在於提供一種與以往相比，更可實現高集成化的電阻式隨機存取記憶體。
本發明的電阻式記憶體在可逆性且非易失性的可變電阻元件中儲存資料，包括：多個電晶體，形成在基板表面；以及多個可變電阻元件，沿垂直方向層疊在基板表面上，並且各所述多個可變電阻元件的其中一個電極共同地電性連接於一個電晶體的其中一個電極，各所述多個可變電阻元件的另一個電極電性連接位元線，在所述多個電晶體的各者的另一個電極電性連接源極線，在列方向上的電晶體的各閘極共同地連接字元線。
根據本發明，將多個可變電阻元件沿垂直方向層疊在基板表面上，因此可實現記憶體陣列的高集成化、高密度化。並且，由多個可變電阻元件共用一個電晶體，因此與以1T×1R來構成記憶體單元相比，可實現記憶體陣列的高集成化、高密度化。此外，通過將二極體與可變電阻元件同時集成化，可有效地抑制讀取或寫入的干擾以及潛行電流的問題。
接著，參照圖式對本發明的實施方式進行詳細說明。在本發明的優選的實施方式中，電阻式記憶體具有沿垂直方向層疊可變電阻元件而成的三維結構的記憶體陣列。
圖2是表示本發明的實施例的電阻式隨機存取記憶體的概略構成的框圖。本實施例的電阻式記憶體100包括：將包括可變電阻元件及電晶體的多個記憶體單元呈矩陣狀地排列而成的記憶體陣列110；行解碼器及驅動電路120，基於行位址X-Add進行字元線WL的選擇及驅動；列解碼器及驅動電路130，生成用以基於列位址Y-Add來選擇全域位元線GBL及全域源極線GSL的選擇信號SSL/SBL；列選擇電路140，基於選擇信號SSL/SBL，對全域位元線GBL與位元線BL間的連接、及全域源極線GSL與源極線SL間的連接分別進行選擇；控制電路150，基於從外部接收到的指令CMD及資料DQ等對各部進行控制；感測放大器160，經由GBL/BL而讀出記憶體單元的被讀取的資料；以及寫入驅動器與讀取偏壓電路170，經由GBL/BL而施加讀取動作時的偏壓電壓或施加與寫入動作時的設置、重置相應的電壓。
記憶體陣列110包括被分割為m個的子陣列110-1~110-m，各自相對應地與列選擇電路140的m個列選擇器YMUX連接。m個列選擇器YMUX分別連接感測放大器160及寫入驅動器與讀取偏壓電路170。各感測放大器160經由內部資料匯流排DO而連接於控制電路150，感測放大器160所讀出的結果被經由內部資料匯流排DO而輸出至控制電路150。而且，各寫入驅動器與讀取偏壓電路170經由內部資料匯流排DI而連接於控制電路150，各寫入驅動器與讀取偏壓電路170經由內部資料匯流排DI而接收寫入資料。
接著，對本發明的第1實施例的電阻式記憶體的三維陣列結構進行說明。圖3A示出本實施例的三維結構的記憶體陣列的一部分的電路圖，圖3B示出其X2-X2線的概略剖面圖。
如圖3A所示，字元線WL1~WL2與位元線BL1~BL8彼此平行地延伸，源極線SL1~SL2在與其正交的方向上延伸。字元線WL1連接於電晶體Q1及Q3的閘極，字元線WL2連接於電晶體Q2及Q4的閘極。本實施例中，四個可變電阻元件係共同連接於一個電晶體。可變電阻元件RE1~RE4的其中一個電極共同連接於電晶體Q1的其中一個電極，可變電阻元件RE1~RE4的另一個電極分別連接於位元線BL1~BL4。連接於電晶體Q3的四個可變電阻元件也同樣地構成。
可變電阻元件RE5~RE8的其中一個電極共同連接於電晶體Q2的其中一個電極，可變電阻元件RE5~RE8的另一個電極分別連接於位元線BL5~BL8。連接於電晶體Q4的四個可變電阻元件也同樣地構成。而且，電晶體Q1與電晶體Q2的另一個電極共同地連接，其連接節點連接於源極線SL1，電晶體Q3與電晶體Q4的另一個電極共同地連接，其連接節點連接於源極線SL2。
本發明的記憶體陣列結構例如是在矽基板上利用多層配線結構而構成。如圖3B所示，在矽基板上的P型的阱W內，形成用以作為電晶體的源極/汲極電極的n型擴散區域。連接於電晶體的閘極的字元線WL1~WL2例如是由多晶矽層形成。共同連接於一個電晶體的四個可變電阻元件是利用五層的金屬配線沿垂直方向層疊於矽基板上。
在形成字元線WL1~WL2的多晶矽層上形成層間絕緣膜，在其上形成第一層的金屬配線。第一層的金屬配線構成源極線SL2及中繼金屬IM1，電晶體Q3及Q4的共用的n型擴散區域經由形成於層間絕緣膜的對基板的接點CT11而電性連接於源極線SL2。另一方面，電晶體Q3及Q4個別的另一n型擴散區域則經由形成於層間絕緣膜的對基板的接點CT12而電性連接於對應的中繼金屬IM1。
在第一層的金屬配線上形成層間絕緣膜，在層間絕緣膜上形成第二層的金屬配線。第二層的金屬配線構成位元線BL1及中繼金屬IM2。此處應注意的是，中繼金屬IM2與中繼金屬IM1具有相同形狀，並形成於中繼金屬IM1上方與其部分錯開的位置，位元線BL1形成在中繼金屬IM1上。在中繼金屬IM1與中繼金屬IM2之間的層間絕緣膜內，形成有接點V11。在中繼金屬IM1與位元線BL1之間的層間絕緣膜內，形成有可變電阻元件RE1及接點V12。可變電阻元件例如包括氧化鉿等過渡金屬氧化物（TMO：transition metal oxide）。
在第二層的金屬配線上形成層間絕緣膜，在層間絕緣膜上形成第三層的金屬配線。第三層的金屬配線構成位元線BL2及中繼金屬IM3，中繼金屬IM3與中繼金屬IM1具有相同形狀，並形成於對應中繼金屬IM1上方的位置，位元線BL2形成在中繼金屬IM2上。在中繼金屬IM2與中繼金屬IM3之間的層間絕緣膜內，形成有接點V21。在中繼金屬IM2與位元線BL2之間的層間絕緣膜內，形成有可變電阻元件RE2及接點V22。
之後，類似地，第四層的金屬配線構成位元線BL3及中繼金屬IM4，第五層的金屬配線構成位元線BL4。如此，對一個電晶體來說，形成從半導體基板的表面沿垂直方向堆疊的四個可變電阻元件RE1~RE4。例如，在進行可變電阻元件RE3的讀取的情況下，經由字元線WL1使電晶體Q3接通，對位元線BL3施加讀取電壓，對源極線SL2施加GND。若可變電阻元件RE3為高電阻狀態，則少許的電流從位元線BL3流動至源極線SL2，若可變電阻元件RE3為低電阻狀態，則大的電流從位元線BL3流動至源極線SL2。後續將說明讀取或寫入的詳細動作。
根據本實施例，可將多個可變電阻元件沿垂直方向層疊在半導體基板表面，且使經層疊的多個可變電阻元件共用一個電晶體，所以可實現記憶體陣列的高集成化、高密度化。
另外，在上述實施例中，示出了將四個可變電阻元件共同地連接於一個電晶體的示例，但本發明不限於此，例如，可將兩個或三個可變電阻元件共同地連接於一個電晶體，也可共同地連接五個以上可變電阻元件。此時，根據所層疊的可變電阻元件的數量，所層疊的金屬配線的數量也變化。
接著，對本發明的第2實施例的記憶體陣列的構成進行說明。圖4示出第2實施例的記憶體陣列的構成，此處，示出了八個電晶體及與其連接的32個可變電阻元件。本實施例與第1實施例的不同點在於：位元線與源極線平行，字元線在與其正交的方向上延伸。此種構成中，因位元線與源極線平行，所以與第1實施例相比，佈局更容易。在第2實施例中，也對一個電晶體連接四個可變電阻元件，並且四個可變電阻元件利用五層的金屬配線從半導體基板的表面起沿垂直方向層疊。
接著，對第1實施例的記憶體陣列構成的動作進行說明。圖5表示在第1實施例的記憶體陣列中，從位元線側進行讀取時的偏壓。對選擇字元線WL1施加讀取電壓VWLREAD，使得連接於選擇字元線WL1的電晶體成為導通狀態。對非選擇字元線WL2施加0 V，使得連接於非選擇字元線WL2的電晶體成為非導通狀態。對連接於選定的電晶體的選定的可變電阻元件的位元線BL1施加讀取電壓VBLREAD，對共同連接於選定的電晶體的其它非選定的可變電阻元件的位元線BL2~BL4施加禁止電壓INHIBIT。在對二極體進行集成的情況下，經由二極體而施加禁止電壓INHIBIT以抑制潛行電流。對選擇源極線SL3施加0 V。連接於非選定的電晶體的非選定的可變電阻元件的位元線BL5~BL8被施加0V或被設為浮動（floating）狀態F，非選擇源極線SL1~SL2及SL4被設為浮動狀態F或被施加電壓VBLREAD。
此處，施加至連接於選定的電晶體的其餘三個非選定的可變電阻元件的位元線BL2~BL4的禁止電壓INHIBIT為低於讀取電壓VBLREAD且高於施加至源極線的0 V大的中間電壓。由此，不會從非選擇位元線BL2~BL4對非選定的三個可變電阻元件施加讀取所需的偏壓。此外，當選定的可變電阻元件為低電阻狀態時，從選定的可變電阻元件向非選定的可變電阻元件施加大的偏壓或在非選定的可變電阻元件為低電阻狀態時，確保電流不流向其中。
如此，從位元線側對選定的可變電阻元件施加讀取電壓VBLREAD，感測放大器160讀出與選定的可變電阻元件的高電阻狀態或低電阻狀態相應的電壓或電流。
圖6表示在第1實施例的記憶體陣列中自源極線側進行讀取時的偏壓。對選擇字元線WL1施加讀取電壓VWLREAD，對非選擇字元線WL2施加0 V。對連接於選定的電晶體的選定的可變電阻元件的位元線BL1施加0 V，對共同連接於選定的電晶體的其它非選定的可變電阻元件的位元線BL2~BL4施加禁止電壓INHIBIT。在對二極體進行集成的情況下，經由二極體而施加禁止電壓INHIBIT以抑制潛行電流。對選擇源極線SL3施加讀取電壓VSLREAD。連接於非選定的電晶體的非選定的可變電阻元件的位元線BL5~BL8被施加0V或被設為浮動狀態F，對非選擇源極線SL1~SL2及SL4施加0 V。
如此，感測放大器160讀出與選定的可變電阻元件的高電阻狀態或低電阻狀態相應的電壓或電流。
接著，將在第1實施例的記憶體陣列中進行SET寫入時的偏壓示於圖7。對選擇字元線WL1施加寫入電壓VWLSET，使得連接於選擇字元線WL1的電晶體成為導通狀態。對非選擇字元線WL2施加0 V，使得連接於非選擇字元線WL2的電晶體成為非導通狀態。對連接於選定的電晶體的選定的可變電阻元件的位元線BL1施加寫入電壓VBLSET，共同連接於選定的電晶體的其它非選定的可變電阻元件的位元線BL2~BL4被設為浮動狀態F或被施加寫入禁止電壓INHIBIT。對選擇源極線SL3施加0 V。連接於非選定的電晶體的非選定的可變電阻元件的位元線BL5~BL8被設為浮動狀態F或被施加0V，非選擇源極線SL1~SL2及SL4被施加電壓VBLSET或被設為浮動狀態F。
在本實施例中，共同地連接於選定的電晶體的非選定的可變電阻元件的位元線BL2~BL4被設為浮動狀態F或被施加禁止電壓INHIBIT，藉此，不對非選定的可變電阻元件施加SET寫入偏壓，僅對選定的可變電阻元件施加SET寫入偏壓，選定的可變電阻元件成為低電阻狀態。同時，由於禁止電壓INHIBIT為低於寫入電壓VBLSET且高於0 V的中間電壓。因此，可抑制非選定的可變電阻元件受到施加SET寫入偏壓影響。
接著，將在第1實施例的記憶體陣列中進行RESET寫入時的偏壓示於圖8。對選擇字元線WL1施加寫入電壓VWLRESET，使得連接於選擇字元線WL1的電晶體成為導通狀態。對非選擇字元線WL2施加0 V，使得連接於非選擇字元線WL2的電晶體成為非導通狀態。對連接於選定的電晶體的選定的可變電阻元件的位元線BL1施加0 V，共同連接於選定的電晶體的其它非選定的可變電阻元件的位元線BL2~BL4被設為浮動狀態F或被施加禁止電壓INHIBIT。對選定的源極線SL3施加寫入電壓VSLRESET。連接於非選定的電晶體的非選定的可變電阻元件的位元線BL5~BL8被設為浮動狀態F或被施加0V，對非選定的源極線SL1~SL2及SL4被施加0 V。
在本實施例中，共同地連接於選定的電晶體的非選定的可變電阻元件的位元線BL2~BL4被設為浮動狀態F或被施加禁止電壓INHIBIT，藉此，不對非選定的可變電阻元件施加RESET寫入偏壓，僅對選定的可變電阻元件施加RESET寫入偏壓，選定的可變電阻元件成為高電阻狀態。同時，由於禁止電壓INHIBIT為低於寫入電壓VSLRESET且高於0 V的中間電壓。因此，可抑制非選定的可變電阻元件受到施加RESET寫入偏壓影響。
在第1實施例中，為了防止對共同連接於選定的電晶體的其它非選定的可變電阻元件的干擾，對非選定的位元線施加了禁止電壓INHIBIT，但隨著記憶體陣列的高集成化發展，偏置電壓的控制可能不足以防止干擾。因此，在另一實施例中，可通過對所有的可變電阻元件集成二極體SEL，以防止不期望的電流流向非選定的可變電阻元件。
如圖9A所示，二極體SEL例如是在形成於層間絕緣膜的下部電極的通孔（via hole）內形成可變電阻元件RE時同時形成。詳細而言，可在通孔內，依序形成可變電阻元件RE的第一電極、可變電阻元件RE的過渡金屬氧化物、可變電阻元件RE的第二電極、二極體SEL、以及金屬插塞（plug）。其中，二極體SEL例如包括p型半導體層及n型半導體層的層疊。如此，位元線與中繼金屬經由通孔內的可變電阻元件RE、二極體SEL及金屬插塞而電性連接。在一實施例中，也可在可變電阻元件的第二電極兩側或同時在第一電極及第二電極兩側形成二極體SEL。
圖9B是表示二極體SEL的I-V特性的圖。如圖所示，二極體SEL具有在正向偏壓大於一閾值時正向流動電流，而且，在反向偏壓大於一閾值時反向流動電流的特性。因此，通過對非選定的可變電阻元件的位元線施加使二極體SEL流動正向/反向電流的閾值電壓以下的禁止電壓，可更有效地抑制讀取或寫入時的干擾或潛行電流。
接著，對本發明的第2實施例的電阻式記憶體的動作進行說明。圖10示出自位元線側的讀取動作時的偏壓，圖11示出自源極側的讀取動作時的偏壓，圖12示出SET寫入動作時的偏壓，圖13示出RESET寫入動作時的偏壓。此外，在第2實施例中，以可將二極體與可變電阻元件同時集成，以更有效地抑制讀取及寫入時對非選定的可變電阻元件的干擾。
接著，參照圖14A~圖14J對本發明的第1實施例的電阻式記憶體的製造步驟進行說明。圖14A是在基板上形成了八個電晶體時的平面圖。在半導體基板的P阱內形成n型擴散區域AA，並以與其對準的方式，經由閘極氧化膜在列方向上形成包括導電性多晶矽的字元線WL。在基板上全面性地形成層間絕緣膜，並在層間絕緣膜中形成用以露出n型擴散區域AA的接觸孔CS。
接著，如圖14B所示，在層間絕緣膜上形成第一層的金屬配線M1（圖中以實線表示）。第一層的金屬配線M1包括：在行方向上延伸且經由接觸孔CS而電性連接於兩字元線間的n型擴散區域（源極）的源極線SL、以及在列方向上與源極線SL間隔並在列方向上延伸一定長度且經由接觸孔CS而電性連接於兩字元線外側的n型擴散區域（汲極）的矩形中繼金屬IM1。源極線SL及中繼金屬IM1可直接電性連接於n型擴散區域，也可在接觸孔內經由阻障金屬（barrier metal）等而電性連接於n型擴散區域。
接著，如圖14C所示，在基板上全面性地形成層間絕緣膜，並在層間絕緣膜中形成露出中繼金屬IM1的兩個通孔。在其中一個通孔內埋入用以與第二層的金屬配線M2電性連接的金屬插塞進而形成通孔V11。在一實施例中，在另一個通孔內埋入可變電阻元件RE1及通孔V12。在將二極體與可變電阻元件RE1同時集成的實施例中，在另一個通孔內的依序埋入可變電阻元件RE1、二極體及通孔V12。其中，二極體例如可通過在可變電阻元件RE1上層疊p型多晶矽層與n型多晶矽層而形成。
接著，如圖14D所示，形成第二層的金屬配線M2（圖中以實線表示）。第二層的金屬配線M2包括：在中繼金屬IM1上沿行方向延伸的位元線BL1、以及在列方向上與位元線BL1間隔並在列方向上延伸一定長度的中繼金屬IM2。位元線BL1經由通孔V12而電性連接於可變電阻元件RE1。中繼金屬IM2經由通孔V11而電性連接於中繼金屬IM1，其與中繼金屬IM1為同形狀，但在列方向上自中繼金屬IM1錯開少許。
接著，如圖14E所示，在基板上全面性地形成層間絕緣膜，並在層間絕緣膜中形成露出中繼金屬IM2的兩個通孔。在其中一個通孔內埋入用以與第三層的金屬配線M3電性連接的金屬插塞進而形成通孔V21。在一實施例中，在另一個通孔內埋入可變電阻元件RE2及通孔V22。在將二極體與可變電阻元件RE2同時集成的實施例中，在另一個通孔內依序埋入可變電阻元件RE2、二極體及通孔V22。特別說明的是，可變電阻元件RE2例如是配置在列方向上將可變電阻元件RE1以通孔V21為中心反轉的180度的位置（在行方向上線對稱的位置）。
接著，如圖14F所示，形成具有與第一層的金屬配線M1同樣配線圖案的第三層的金屬配線M3（圖中以實線表示），由金屬配線M3構成中繼金屬IM3及位元線BL2。位元線BL2經由通孔V22而電性連接於可變電阻元件RE2，中繼金屬IM3經由通孔V21而電性連接於中繼金屬IM2。並且，如圖14G所示，在中繼金屬IM3上形成可變電阻元件RE3及通孔V32，並形成通孔V31。
接著，如圖14H所示，形成具有與第二層的金屬配線M2同樣配線圖案的第四層的金屬配線M4（圖中以實線表示），由金屬配線M4構成中繼金屬IM4及位元線BL3。位元線BL3經由通孔V32而電性連接於可變電阻元件RE3，中繼金屬IM4經由通孔V31而電性連接於中繼金屬IM3。並且，如圖14I所示，在中繼金屬IM4上形成可變電阻元件RE4及通孔V42。
接著，如圖14J所示，形成第五層的金屬配線M5（圖中以實線表示）。由金屬配線M5形成位元線BL4。位元線BL4經由通孔V42而電性連接於可變電阻元件RE4。如此，通過五層的多層金屬配線而形成包含八個電晶體及32個可變電阻元件的第1實施例的電阻式記憶體。
上述實施例中示出了在中繼金屬上的通孔內形成可變電阻元件的示例，但不限於此。在其他實施例中，也可在中繼金屬上先通過圖案化的方式形成可變電阻元件，之後，再於可變電阻元件上形成與其電性連接的通孔。此時，可變電阻元件的大小不受通孔的大小的限制。同樣地，針對二極體，也可通過圖案化的方式形成二極體，之後，再於二極體上形成與其電性連接的通孔。
圖15A~圖15G示出本發明第2實施例的電阻式記憶體的製造步驟。圖15A是形成了兩個電晶體時的平面圖。在半導體基板的P型阱W內形成n型擴散區域AA，並以與其對準的方式經由閘極氧化膜沿行方向形成包含導電性多晶矽的字元線WL。接者在基板上全面性地形成層間絕緣膜，並在層間絕緣膜中形成用以露出n型擴散區域AA的接觸孔CS。
圖15B是第一層的金屬配線M1的平面圖。第一層的金屬配線M1包括：在列方向上延伸並具有一突出於行方向的突出部的源極線SL、以及在行方向上與源極線SL間隔並在列方向延伸一定長度的矩形中繼金屬IM1。源極線SL的突出部經由接觸孔CS而電性連接於相鄰二字元線間的兩個n型擴散區域（源極），中繼金屬IM1經由接觸孔CS而電性連接於相鄰二字元線外側的n型擴散區域（汲極）。而且，在中繼金屬IM1上形成可變電阻元件RE1、通孔V12及通孔V11。
圖15C是第二層的金屬配線M2的平面圖。第二層的金屬配線M2包括：在行方向上延伸的位元線BL1、以及在列方向上與位元線BL1間隔並在列方向上延伸一定長度的中繼金屬IM2。位元線BL1經由通孔V12而電性連接於可變電阻元件RE1。中繼金屬IM2經由通孔V11而電性連接於中繼金屬IM1，其與中繼金屬IM1為同形狀，但在列方向上與中繼金屬IM1錯開少許。並且，在中繼金屬IM2上形成可變電阻元件RE2、通孔V22及通孔V21。
圖15D是第三層的金屬配線M3的平面圖。第三層的金屬配線M3包括：在行方向上延伸的位元線BL2、以及在列方向上與位元線BL2間隔並在列方向上延伸一定長度的中繼金屬IM3。位元線BL2經由通孔V22而電性連接於可變電阻元件RE2。中繼金屬IM3經由通孔V21而電性連接於中繼金屬IM2。並且，在中繼金屬IM3上形成可變電阻元件RE3、通孔V32及通孔V31。中繼金屬IM3、可變電阻元件RE3、通孔V32及通孔V31大致與中繼金屬IM1、可變電阻元件RE1及通孔V12及通孔V11配置的位置相符。
圖15E是第四層的金屬配線M4的平面圖。第四層的金屬配線M4與第二層的金屬配線M2具有相同圖案，其包括：位元線BL3以及中繼金屬IM4。位元線BL3經由通孔V32而電性連接於可變電阻元件RE3。並且，在中繼金屬IM4上形成可變電阻元件RE4及通孔V42。
圖15F是第五層的金屬配線M5的平面圖。第五層金屬配線M5形成位元線BL4，並通過通孔V42而電性連接於可變電阻元件RE4。如此，通過五層的多層金屬配線而形成包括兩個電晶體及八個可變電阻元件的第2實施例的電阻式記憶體。
在一些實施例中，理想的是在實現記憶體陣列的高集成化的基礎上，盡可能減小電晶體的閘極寬度，但另一方面，為了進行向可變電阻元件的寫入，需要對可變電阻元件施加一定以上的電流。因此，也可如圖15G的示例，與利用設計規則可製造的最小的閘極寬度相比，將電晶體的閘極寬度加大。換言之，因記憶體單元的大小受到配線的限制，所以將更合適的值設定為存取電晶體的閘極寬度。
以上對本發明的優選的實施方式進行了詳述，但本發明並不限於此，本領域人員可在權利要求所記載的本發明的範圍內進行各種變形或變更。
100:電阻式記憶體 110:記憶體陣列 110-1~100-m:子陣列 120:行解碼器及驅動電路 130:列解碼器及驅動電路 140:列選擇電路 150:控制電路 160:感測放大器 170:寫入驅動器與讀取偏壓電路 AA:源極/汲極擴散區域 BL、BL1~BL8:位元線 CS:接觸孔 CT:對基板的接點 DI、DO:內部資料匯流排 DQ:資料 F:浮動狀態 VBLREAD:讀取電壓 IM1~IM4:中繼金屬 INHIBIT:禁止電壓 Isel:電流 GBL:全域位元線 GSL:全域源極線 M1~M5:金屬配線 MC1~MC4:記憶體單元 Q1~Q8:電晶體 RE、RE1~RE4:可變電阻元件 SBL、SSL:選擇信號 SEL:二極體 SL、SL1~SL4:源極線 S_BL1、S_BL2:共用位元線 V11、V12、V21、V22、V31、V32、V42、VC:通孔接點 VBLREAD、VSLREAD、VWLREAD:讀取電壓 VBLSET、VSLRESET、VWLRESET、VWLSET:寫入電壓: W:阱 WL、WL1～WL4:字元線 X-Add:行地址 X1-X1、X2-X2：線 Y-Add：列地址
圖1A是以往的電阻式記憶體的包括共用位元線的記憶體陣列的一部分的電路圖，圖1B示出其X1-X1線的概略剖面圖。 圖2是表示本發明的實施例的電阻式隨機存取記憶體的概略構成的框圖。 圖3A是本發明的第1實施例的垂直堆疊的記憶體陣列的一部分的電路圖，圖3B示出其X2-X2線的概略剖面圖。 圖4是本發明的第2實施例的垂直堆疊的記憶體陣列的一部分的電路圖。 圖5是表示本發明的第1實施例的電阻式記憶體的自位元線側的讀取動作時的偏壓的圖。 圖6是表示本發明的第1實施例的電阻式記憶體的自源極線側的讀取動作時的偏壓的圖。 圖7是表示本發明的第1實施例的電阻式記憶體的SET寫入動作時的偏壓的圖。 圖8是表示本發明的第1實施例的電阻式記憶體的RESET寫入動作時的偏壓的圖。 圖9A示出本發明的優選的實施態樣中的、對電阻式記憶體的可變電阻元件集成二極體的示例，圖9B是表示二極體的電流-電壓（I-V）特性的圖表。 圖10是表示本發明的第2實施例的電阻式記憶體的自位元線側的讀取動作時的偏壓的圖。 圖11是表示本發明的第2實施例的電阻式記憶體的自源極線側的讀取動作時的偏壓的圖。 圖12是表示本發明的第2實施例的電阻式記憶體的SET寫入動作時的偏壓的圖。 圖13是表示本發明的第2實施例的電阻式記憶體的RESET寫入動作時的偏壓的圖。 圖14A至圖14J是對本發明的第1實施例的電阻式記憶體的製造步驟進行說明的圖。 圖15A至圖15G是對本發明的第2實施例的電阻式記憶體的製造步驟進行說明的圖。
BL1~BL8:位元線
Q1~Q4:電晶體
RE1~RE4:可變電阻元件
SL1、SL2:源極線
WL1、WL2:字元線
X2-X2:線

Claims (9)

  1. 一種電阻式記憶體，用於在可逆性且非易失性的可變電阻元件中儲存資料，其中所述電阻式記憶體的多個記憶體單元包括：多個電晶體，形成在基板表面；以及多個可變電阻元件，沿垂直方向層疊在所述基板表面上，各所述多個可變電阻元件的其中一個電極共同地電性連接於所述多個電晶體中的一個電晶體的其中一個電極，其中各所述多個可變電阻元件的另一個電極電性連接位元線，各所述多個電晶體的另一個電極電性連接源極線，在列方向上的電晶體的各閘極共同地連接字元線，其中在所述多個記憶體單元的一者中，對應於共同連接各所述多個電晶體的所述多個可變電阻元件被層疊於不同的層間絕緣膜中，所述多個可變電阻元件中的第一可變電阻元件形成於第一位元線以及第一中繼金屬之間，且所述多個可變電阻元件中的第二可變電阻元件形成於第二位元線以及第二中繼金屬之間，且所述第二中繼金屬以及所述第一位元線形成金屬配線。
  2. 如申請專利範圍第1項所述的電阻式記憶體，其中各所述多個可變電阻元件分別連接一對應的二極體，其中所述二極體係設置在各所述多個可變電阻元件的至少其中一個電極的一側。
  3. 如申請專利範圍第2項所述的電阻式記憶體，其中所述二極體在被施加正向偏壓時流動正向的電流，在被施加反向偏壓時流動反向的電流。
  4. 如申請專利範圍第2項或第3項所述的電阻式記憶體，其中所述可變電阻元件以及所述二極體被層疊在通孔接點內。
  5. 如申請專利範圍第1項至第2項中任一項所述的電阻式記憶體，其中所述多個可變電阻元件分別被形成在多層配線結構的各層的配線上。
  6. 如申請專利範圍第1項所述的電阻式記憶體，其中所述多個可變電阻元件被形成在各層中互不相同的位置。
  7. 如申請專利範圍第1項至第2項中任一項所述的電阻式記憶體，其中所述可變電阻元件包括過渡金屬氧化物。
  8. 如申請專利範圍第1項所述的電阻式記憶體，其中所述多個位元線與所述多個源極線在記憶體陣列上平行。
  9. 如申請專利範圍第1項所述的電阻式記憶體，其中所述多個位元線與所述多個源極線在記憶體陣列上正交。
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