JP3887272B2 - 磁気ランダムアクセスメモリの読み出し方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗（Magneto Resistive）効果を利用して“１”，“０”−データを記憶する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（Tunneling Magneto Resistive：以後、ＴＭＲと表記する。）効果を利用して“１”，“０”−データを記憶する磁気ランダムアクセスメモリがある。
【０００３】
磁気ランダムアクセスメモリの提案としては、例えば、Roy Scheuerlein et.alによる、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」が知られている。
【０００４】
磁気ランダムアクセスメモリは、ＴＭＲ素子により、“１”，“０”−データを記憶する。ＴＭＲ素子の基本構造は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟み込んだ構造である。但し、ＴＭＲ素子の構造については、ＭＲ（Magneto Resistive）比の最適化などのため、種々の構造が提案されている（ＭＲ比及びＴＭＲ素子の構造については、例えば、特願２０００−２９６０８２号、特願２００１−３７１４０号を参照）。
【０００５】
ＴＭＲ素子に記憶されるデータは、２つの磁性層の磁化状態が平行か、又は反平行かによって判断される。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００６】
通常、２つの磁性層のうちの１つ（固定層）には、反強磁性層が付設される。反強磁性層は、固定層の磁化の向きを固定するための部材である。従って、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、ＴＭＲ素子に記憶されるデータ（“１”又は“０”）が決定される。
【０００７】
ＴＭＲ素子の磁化状態が平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。例えば、この状態を“１”−状態とする。また、ＴＭＲ素子の磁化状態が反平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。例えば、この状態を“０”−状態とする。
【０００８】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリのセルアレイ構造については、現在、メモリ容量の大容量化、書き込み／読み出し動作の安定化などの観点から、種々の構造が検討されている。
【０００９】
例えば、現在では、１つのメモリセルを１つのＭＯＳトランジスタと１つのＴＭＲ素子（又はＭＴＪ(Magnetic Tunnel Junction)素子）から構成するセルアレイ構造が知られている。また、読み出し動作の安定化を実現するため、このようなセルアレイ構造を有すると共に、１ビットデータを２つのメモリセルアレイを用いて記憶する磁気ランダムアクセスメモリも知られている。
【００１０】
しかし、これらの磁気ランダムアクセスメモリでは、メモリ容量の増大を図ることが難しい。なぜなら、これらのセルアレイ構造では、１つのＴＭＲ素子に１つのＭＯＳトランジスタが対応しているためである。
【００１１】
ところで、例えば、特願２０００−２９６０８２号及び特願２００１−３５００１３号には、複数のＴＭＲ素子を並列に接続したアレイ構造が提案されている。このセルアレイ構造によれば、複数のＴＭＲ素子に１つのＭＯＳトランジスタが対応しているため、１つのメモリセルが１つのＴＭＲ素子と１つのＭＯＳトランジスタとから構成されるセルアレイ構造に比べて、メモリ容量の増大を図ることができる。
【００１２】
しかし、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される技術においても、ＴＭＲ素子は、一平面内に二次元的に配置されるため、ＴＭＲ素子を高密度に集積することが十分にできない。
【００１３】
そこで、この問題を解決するために提案された技術が、ＴＭＲ素子を半導体基板上に三次元的に配置する技術である。即ち、この技術では、半導体基板の表面領域に形成される１つのＭＯＳトランジスタ（選択トランジスタ）に対して直列又は並列接続される複数のＴＭＲ素子を対応させ、かつ、これらの複数のＴＭＲ素子をその１つのＭＯＳトランジスタ上に複数段に積み重ねる。
【００１４】
この技術に関しては、例えば、特願２００１−３６５２３６号に詳細に開示されている。この技術によれば、複数のＴＭＲ素子が１つのＭＯＳトランジスタ上に複数段に積み重ねられるため、メモリセルアレイのメモリ容量を増大させるのに都合がよい。
【００１５】
ところで、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される技術では、読み出し動作に関して、いわゆる破壊読み出し動作原理が適用される。破壊読み出し動作原理は、これらの文献において詳細に説明したように、１回の読み出し動作が、基本的に、２回の読み出しステップと２回の書き込みステップから構成されるため、読み出し時間が長くなる、という問題がある。
【００１６】
これに対し、特願２００１−３６５２３６号に開示される技術では、読み出しブロック内の直列又は並列接続される複数のＴＭＲ素子の抵抗比を互いに異なる値とすることにより、１回の読み出しステップのみで、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【００１７】
しかし、特願２００１−３６５２３６号に開示される技術では、読み出しブロック内の直列又は並列接続される複数のＴＭＲ素子の抵抗比を互いに異なる値としなければならないため、ＴＭＲ素子の構造やその製造方法が複雑になる。また、読み出しデータは、複数のＴＭＲ素子のデータが混在したものとなっているため、その読み出しデータから各ＴＭＲ素子のデータを取り出すＡ／Ｄ変換回路やロジック回路が必要となり、読み出し回路が複雑になる。
【００１８】
本発明は、このような問題を考慮してなされたものであり、その目的は、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提案すること、その新規なセルアレイ構造に適した高速読み出しが可能な新規な読み出し動作原理を提案すること、並びに、その新規な読み出し動作原理を実現するための読み出し回路を提案することにある。
【００１９】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの読み出し方法は、磁気抵抗効果を利用してデータを記憶する複数のメモリセルからなる読み出しブロックと、複数のメモリセルの各々に１つずつ独立に接続される複数のビット線と、複数のビット線の各々に１つずつ独立に接続される複数のバイアス回路とを有する磁気ランダムアクセスメモリに適用され、複数のバイアス回路により複数のビット線にバイアス電位を与えた状態で、複数のメモリセルに同時かつ独立に読み出し電流を流すステップと、読み出し電流に基づいて複数のメモリセルのデータを検出するステップとを備える。
【００６０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００６１】
１． 概要
本発明の磁気ランダムアクセスメモリの第一の特徴は、メモリセルアレイのセルアレイ構造にある。
【００６２】
本発明の磁気ランダムアクセスメモリでは、複数のＴＭＲ素子（又はＭＴＪ素子）を、半導体基板の表面に対して垂直な方向（縦方向）に複数段に積み重ねたセルアレイ構造を採用する。また、読み出しブロックを構成するこれら複数段に積み重ねられた複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ独立に読み出しビット線に接続される。即ち、読み出しブロック内のＴＭＲ素子と読み出しビット線とは、一対一に対応している。
【００６３】
本発明の磁気ランダムアクセスメモリの第二の特徴は、読み出し動作原理にある。
【００６４】
磁気ランダムアクセスメモリの読み出し動作原理としては、現在、特願２０００−２９６０８２号及び特願２００１−３５００１３号に開示される破壊読み出し動作原理、特願２００１−３６５２３６号に開示される一括読み出し動作原理も知られている。本発明では、これらの読み出し動作原理とは異なる上述の第一の特徴を有する磁気ランダムアクセスメモリに最適な読み出し動作原理について提案する。
【００６５】
本発明の磁気ランダムアクセスメモリの第三の特徴は、読み出し回路の構成にある。
第一の特徴を有する磁気ランダムアクセスメモリにおいて、第二の特徴である読み出し動作原理を採用した場合、その読み出し動作原理を実行するための読み出し回路が必要になる。そこで、本発明では、第二の特徴である読み出し動作原理を実行するための読み出し回路の具体例について提案する。
【００６６】
本発明の磁気ランダムアクセスメモリの第四の特徴は、磁気ランダムアクセスメモリの製造方法にある。
第一の特徴を有する磁気ランダムアクセスメモリでは、読み出しブロックを構成する複数のＴＭＲ素子は、複数段に積み重ねられ、かつ、複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ独立に読み出しビット線に接続される。本発明では、このようなセルアレイ構造を実現するための製造方法について提案する。
【００６７】
２． セルアレイ構造
まず、本発明の磁気ランダムアクセスメモリのセルアレイ構造について説明する。
【００６８】
本発明に関わるセルアレイ構造の特徴は、第一に、複数のＴＭＲ素子（又はＭＴＪ素子）を、半導体基板の表面に対して垂直な方向（縦方向）に複数段に積み重ねた点、第二に、１つの読み出しブロックを構成するこれら複数段に積み重ねられた複数のＴＭＲ素子の一端を共通接続し、その他端をそれぞれ独立に読み出しビット線に接続した点にある。即ち、読み出しブロック内のＴＭＲ素子と読み出しビット線とは、一対一に対応している。
【００６９】
このようなセルアレイ構造にすれば、ＴＭＲ素子は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【００７０】
また、読み出しブロックを構成する複数段に積み重ねられた複数のＴＭＲ素子の他端をそれぞれ独立に読み出しビット線に接続しているため、破壊読み出し動作原理や一括読み出し動作原理などによらない簡単な読み出し動作原理により、高速に、ＴＭＲ素子のデータを読み出すことができる。
【００７１】
(1) 構造例１
構造例１は、１つの読み出しブロックが４つのＴＭＲ素子から構成される場合の例を示している。
【００７２】
▲１▼ 回路構造
まず、回路構造について説明する。
図１は、本発明の構造例１としての磁気ランダムアクセスメモリの主要部を示している。図２は、図１のカラム選択スイッチの一例を示している。
【００７３】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいうものとする。
【００７４】
本例では、メモリセルアレイ１１は、Ｘ方向に配置されるｊ個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子（ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４）１２とからなるセルアレイ構造を有する。
【００７５】
Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【００７６】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，２，・・・ｊ、ｋ＝１，２，・・・ｎ）を構成している。読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【００７７】
本例では、Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ個のカラムを有する。
【００７８】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、ソース線ＳＬｉ（ｉ＝１，２，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【００７９】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチ２９Ｃを経由して、接地点ＶＳＳに接続される。
【００８０】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態になる。また、選択されたカラムでは、カラム選択スイッチ２９Ｃがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【００８１】
なお、読み出し時、非選択のカラムでは、カラム選択スイッチ２９Ｃがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【００８２】
この場合、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【００８３】
読み出し動作時、非選択のロウでは、ブロック選択スイッチＲＳＷがオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【００８４】
ここで、選択されたカラム及び非選択のロウに属する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の短絡は、選択されたロウ及びカラムに属する選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の読み出し動作に影響を与えることも考えられる。
【００８５】
従って、例えば、図３に示すように、各々の読み出しブロックＢＫｉｋ内に、新たに、ＭＯＳトランジスタから構成されるブロック選択スイッチＢＳＷを設け、選択されたロウ及びカラムに属する選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４を電気的に接続し、かつ、これらＴＭＲ素子のみに読み出し電流を流すようにしてもよい。
【００８６】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、１つのカラム内には、４本の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４が配置される。
【００８７】
読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【００８８】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬｉ（ｉ＝０，１，・・・ｊ）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｉを出力する。
【００８９】
本例では、読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、書き込みビット線としても機能する。
【００９０】
即ち、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【００９１】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【００９２】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、４本）の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４が配置される。但し、ｎは、ロウの番号であり、ｎ＝１，２，・・・である。
【００９３】
本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内の１つの段に１本の書き込みワード線を配置している。即ち、選択された読み出しブロックＢＫｉｋ内の１つのＴＭＲ素子に対しては、１本の書き込みワード線を対応させている。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【００９４】
なお、図９５及び図９６に示すように、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【００９５】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、デバイス構造の項目において詳述する。
【００９６】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【００９７】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【００９８】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【００９９】
ところで、１つの読み出しブロックＢＫｊｋを、図３に示すような回路構造にした場合、読み出しワード線ＲＷＬｎは、ブロック選択スイッチ（ＭＯＳトランジスタ）ＢＳＷのゲートにも接続される。
【０１００】
つまり、図３に示すような回路構造を採用した場合、選択されたロウ、即ち、読み出しワード線ＲＷＬｎの電位が“Ｈ”レベルになったロウに存在するブロックＢＫｊｋ内の読み出し選択スイッチＲＳＷ及びブロック選択スイッチＢＳＷのみがオン状態となる。
【０１０１】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０１０２】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０１０３】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数の読み出しブロックから構成され、各読み出しブロック内の複数のＴＭＲ素子は、それぞれ異なる読み出しビット線に接続されている。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０１０４】
また、読み出しブロック内の複数のＴＭＲ素子は、半導体基板上に複数段に積み重ねられ、また、読み出しビット線は、書き込みビット線としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に設ける必要がないため、セルアレイ構造を簡略化できる。
【０１０５】
また、読み出しブロック内には、読み出し選択スイッチＲＳＷとブロック選択スイッチ（図３の場合）が設けられ、かつ、ソース線と接地点の間には、カラム選択スイッチが接続されている。従って、読み出し動作時に、非選択の読み出しブロック内のＴＭＲ素子が読み出し動作に影響を与えることがなくなり、読み出し動作を安定化させることができる。
【０１０６】
▲２▼ デバイス構造１
次に、デバイス構造について説明する。
図４及び図５は、本発明の構造例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０１０７】
図４は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図５は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図４及び図５に示される要素には、図１乃至図３の回路の要素と対応がとれるように、図１乃至図３と同じ符号が付してある。
【０１０８】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介してソース線ＳＬｉに接続される。ソース線ＳＬｉは、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部に設けられたカラム選択スイッチを経由して、接地点に接続される。
【０１０９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。
【０１１０】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０１１１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、上端）は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０１１２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０１１３】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１１４】
本例では、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設けられている。
【０１１５】
なお、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０１１６】
しかし、ＴＭＲ素子に対する読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の位置関係は、これに限定されるものではない。
【０１１７】
例えば、図９７及び図９８に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４を配置するようにしてもよい。
【０１１８】
また、図９９及び図１００に示すように、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０１１９】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０１２０】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板４１上に複数段に積み重ねられ、また、Ｙ方向に延びる配線は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のみである。このため、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の積み重ね段数を多くしても、セルアレイ構造が複雑になることがない。
【０１２１】
図６は、図４及び図５のデバイス構造において、ＴＭＲ素子、書き込みワード線及び読み出し／書き込みビット線の位置関係を示している。
図４及び図５のデバイス構造では、複数段に積み重ねられたＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４及び読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置される。
【０１２２】
これらのレイアウトは、例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、同じに設定される。
【０１２３】
下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、例えば、方形パターンを有し、その一部分に、コンタクトプラグ４２Ａ〜４２Ｅに対するコンタクト領域が設けられている。また、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄの他の部分には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０１２４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４と読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の交点に配置される。
【０１２５】
▲３▼ ＴＭＲ素子の構造例
図７乃至図９は、ＴＭＲ素子の構造例を示している。
図７の例に示すＴＭＲ素子は、最も基本的な構造であり、２つの強磁性層とこれらに挟まれるトンネルバリア層を有する。
【０１２６】
２つの強磁性層のうち、磁化の向きが固定される固定層（ピン層）には、磁化の向きを固定するための反強磁性層が付加される。２つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、書き込みワード線と書き込みビット線によって作られる合成磁界により、磁化の向きが決定される。
【０１２７】
図８の例に示すＴＭＲ素子は、図７の例のＴＭＲ素子に比べて、バイアス電圧を増大させることを目的に、ＴＭＲ素子内に２つのトンネルバリア層を設けたものである。
【０１２８】
図８のＴＭＲ素子は、図７のＴＭＲ素子を２個直列接続した構造（ダブルジャンクション構造）を有する、と言うこともできる。
【０１２９】
本例では、ＴＭＲ素子は、３つの強磁性層を有し、それらの間には、トンネルバリア層が配置される。両端の２つの強磁性層（ピン層）には、それぞれ反強磁性層が付加されている。３つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、真ん中の強磁性層となっている。
【０１３０】
図９の例に示すＴＭＲ素子は、図７の例のＴＭＲ素子に比べて、記憶層としての強磁性層内における磁力線を閉じ易くしたものである。
【０１３１】
本例のＴＭＲ素子は、図７のＴＭＲ素子の記憶層を、２つの強磁性層とそれらの間に挟まれる非磁性金属層（例えば、アルミニウム）とから構成される記憶層に代えたものと言うことができる。
【０１３２】
ＴＭＲ素子の記憶層が、２つの強磁性層と、それらの間に挟まれる非磁性金属層とからなる３層構造を有することにより、記憶層を構成する２つの強磁性層内で磁力線が閉じ易くなる。即ち、記憶層を構成する２つの強磁性層内に反磁界成分が発生することを防止できるため、ＭＲ比の向上などを実現できる。
【０１３３】
以上、ＴＭＲ素子の構造例について説明したが、本発明（回路構造、デバイス構造、読み出し動作原理、読み出し回路及び製造方法）に関しては、ＴＭＲ素子の構造は、特に、限定されるものではない。上述した３つの構造例は、単に、ＴＭＲ素子の構造の代表例として、示したに過ぎない。
【０１３４】
(2) 構造例２
構造例２は、構造例１の変形例である。構造例２の特徴は、構造例１と比べると、読み出し選択スイッチの向きにある。即ち、構造例２では、構造例１の読み出し選択スイッチを９０°回転させた構造を有している。
【０１３５】
▲１▼ 回路構造
まず、回路構造について説明する。
図１０は、本発明の構造例２としての磁気ランダムアクセスメモリの主要部を示している。なお、図１０の回路図は、図２の回路図に対応している。構造例２におけるメモリセルアレイ及びその周辺部の概要は、図１と同じとなる。
【０１３６】
ブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、ソース線ＳＬ１に接続される。
【０１３７】
読み出し選択スイッチＲＳＷは、そのソースとドレインを結ぶ線がＸ方向に平行となっている。即ち、読み出し選択スイッチＲＳＷのチャネル長は、読み出し選択スイッチＲＳＷのチャネルのＸ方向の長さとなっており、そのチャネル幅は、読み出し選択スイッチＲＳＷのチャネルのＹ方向の幅となっている。
【０１３８】
読み出し選択スイッチＲＳＷのゲートは、Ｙ方向に延び、所定の箇所で、Ｘ方向に延びる読み出しワード線ＲＷＬ１に結合される。
【０１３９】
ソース線ＳＬ１は、Ｙ方向に延び、例えば、１カラム内に１本だけ配置される。ソース線ＳＬ１は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチ２９Ｃを経由して、接地点に接続される。
【０１４０】
読み出し動作時、読み出しブロックＢＫ１１が選択されたとすると、読み出しブロック１１内の読み出し選択スイッチＲＳＷがオン状態になる。また、カラム選択スイッチ２９Ｃがオン状態となるため、ソース線ＳＬ１の電位は、接地電位になる。即ち、読み出しブロックＢＫ１１内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に読み出し電流が流れる。
【０１４１】
読み出しブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端は、それぞれ独立に読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、読み出しブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応して、４本の読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置される。
【０１４２】
読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０１４３】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬ１が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬ１を出力する。
【０１４４】
本例では、読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、書き込みビット線としても機能する。
【０１４５】
即ち、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０１４６】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０１４７】
読み出しブロックＢＫ１１を構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、４本）の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０１４８】
本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内の１つの段に１本の書き込みワード線を配置している。即ち、読み出しブロックＢＫ１１内の１つのＴＭＲ素子に対しては、１本の書き込みワード線を対応させている。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ねる段数と同じとなる。
【０１４９】
なお、図１０１に示すように、書き込みワード線については、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０１５０】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０１５１】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬ１に接続される。読み出しワード線ＲＷＬ１は、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックに共通となっている。
【０１５２】
ロウデコーダ２５−１は、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択されたロウ内の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカーに吸収される。
【０１５３】
ロウデコーダ２５−１は、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−１は、選択されたロウ内の読み出しワード線ＲＷＬ１に読み出し電圧（＝“Ｈ”）を供給する。
【０１５４】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数の読み出しブロックから構成され、各読み出しブロック内の複数のＴＭＲ素子は、それぞれ異なる読み出しビット線に接続されている。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０１５５】
また、読み出しブロック内の複数のＴＭＲ素子は、半導体基板上に複数段に積み重ねられ、また、読み出しビット線は、書き込みビット線としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に設ける必要がないため、セルアレイ構造を簡略化できる。
【０１５６】
また、読み出しブロック内には、読み出し選択スイッチＲＳＷが設けられ、かつ、ソース線と接地点の間には、カラム選択スイッチが接続されている。従って、読み出し動作時に、非選択の読み出しブロック内のＴＭＲ素子が読み出し動作に影響を与えることが少なく、読み出し動作を安定化できる。
【０１５７】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図１１及び図１２は、本発明の構造例２としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０１５８】
図１１は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図１２は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図１１及び図１２に示される要素には、図９の回路の要素と対応がとれるように、図９と同じ符号が付してある。
【０１５９】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介してソース線ＳＬｉに接続される。ソース線ＳＬｉは、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部に設けられたカラム選択スイッチを経由して、接地点に接続される。
【０１６０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。
【０１６１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０１６２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、上端）は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０１６３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０１６４】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１６５】
本例では、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設けられている。
【０１６６】
なお、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０１６７】
しかし、ＴＭＲ素子に対する読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の位置関係は、これに限定されるものではない。
【０１６８】
例えば、図１０２及び図１０３に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４を配置するようにしてもよい。
【０１６９】
また、図１０４及び図１０５に示すように、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０１７０】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０１７１】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板４１上に複数段に積み重ねられ、また、Ｙ方向に延びる配線は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のみである。このため、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の積み重ね段数を多くしても、セルアレイ構造が複雑になることがない。
【０１７２】
(3) 構造例３
構造例３は、構造例１の変形例である。構造例３の特徴は、構造例１と比べると、読み出し選択スイッチのゲートとソースに接続される配線にある。
【０１７３】
即ち、構造例３では、読み出し選択スイッチのゲートは、デコード線に接続され、そのソースは、読み出しワード線に接続される。読み出しブロック内の読み出し選択スイッチは、カラムアドレス信号により選択される。
【０１７４】
▲１▼ 回路構造
まず、回路構造について説明する。
図１３は、本発明の構造例３としての磁気ランダムアクセスメモリの主要部を示している。図１４は、図１３のカラム選択スイッチの一例を示している。
【０１７５】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいうものとする。
【０１７６】
メモリセルアレイ１１は、Ｘ方向に配置されるｊ個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０１７７】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０１７８】
本例では、Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０１７９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、例えば、１ロウ内に１本だけ設けられる。
【０１８０】
読み出し選択スイッチＲＳＷのゲートは、デコード線ＤＬｉ（ｉ＝１，２，・・・ｊ）に接続される。デコード線ＤＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。デコード線ＤＬｉの一端は、カラムデコーダ３２に接続される。
【０１８１】
なお、本例では、デコード線ＤＬｉは、カラムデコーダ３２に接続される。即ち、同一のカラムに存在するカラム選択スイッチと読み出しブロック内の読み出し選択スイッチは、同じ動作を行う。
【０１８２】
例えば、カラムデコーダ３２がカラム選択信号ＣＳＬ１を“Ｈ”レベルにしたとき、読み出しブロックＢＫ１１，・・・ＢＫ１ｎが属するカラムのカラム選択スイッチがオン状態となると共に、読み出しブロックＢＫ１１，・・・ＢＫ１ｎ内の読み出し選択スイッチＲＳＷがオン状態となる。
【０１８３】
本例では、カラムデコーダ３２から出力されるカラム選択信号ＣＳＬｉ（ｉ＝１，２，・・・ｊ）を用いて、カラム選択スイッチ２９Ｃと読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷの双方を制御するようにしている。
【０１８４】
但し、これに代えて、例えば、図１５に示すように、カラム選択スイッチ２９Ｃを制御する信号と読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷを制御する信号を異なるものとしてもよい。
【０１８５】
即ち、図１５の例では、カラム選択スイッチ２９Ｃは、カラムデコーダ３２Ａから出力されるカラム選択信号ＣＳＬ１により制御され、読み出しブロックＢＫ１１内の読み出し選択スイッチＲＳＷは、カラムデコーダ３２Ｂから出力されるブロック選択信号ＢＳＬ１により制御される。
【０１８６】
なお、読み出し回路の項目で説明するが、カラムデコーダ３２Ａとカラムデコーダ３２Ｂは、全く同じ構成となる。
【０１８７】
読み出し動作時、選択されたロウでは、読み出しワード線ＲＷＬｎの電位が“Ｌ”レベルとなる。また、選択されたカラムでは、上述したように、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態になる。
【０１８８】
従って、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０１８９】
なお、読み出し時、非選択のカラムでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０１９０】
この場合、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０１９１】
読み出し動作時、選択されたカラム、非選択のロウでは、例えば、読み出しワード線ＲＷＬｎが、フローティング状態（固定電位、例えば、選択されたビット線と同電位でもよい。）に設定される。この場合、選択されたカラム、非選択のロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態であるため、ブロックＢＫｉｋ内のＴＭＲ素子１２の他端が、互いに短絡された状態となる。
【０１９２】
ここで、選択されたカラム及び非選択のロウに属する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の短絡は、選択されたロウ及びカラムに属する選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の読み出し動作に影響を与えることも考えられる。
【０１９３】
従って、例えば、図１６に示すように、各々の読み出しブロックＢＫｉｋ内に、新たに、ＭＯＳトランジスタから構成されるブロック選択スイッチＢＳＷを設け、選択されたロウ及びカラムに属する選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４を電気的に接続し、かつ、これらＴＭＲ素子のみに読み出し電流を流すようにしてもよい。
【０１９４】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、１つのカラム内には、４本の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４が配置される。
【０１９５】
読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０１９６】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬｉ（ｉ＝１，２，・・・ｊ）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｉを出力する。
【０１９７】
本例では、読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、書き込みビット線としても機能する。
【０１９８】
即ち、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０１９９】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０２００】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、４本）の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４が配置される。但し、ｎは、ロウの番号であり、ｎ＝１，２，・・・である。
【０２０１】
本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内の１つの段に１本の書き込みワード線を配置している。即ち、選択された読み出しブロックＢＫｉｋ内の１つのＴＭＲ素子に対しては、１本の書き込みワード線を対応させている。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０２０２】
なお、図１０６及び図１０７に示すように、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０２０３】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、デバイス構造の項目において詳述する。
【０２０４】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２０５】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのソースは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０２０６】
ところで、１つの読み出しブロックＢＫｊｋを、図１６に示すような回路構造にした場合、読み出しワード線ＲＷＬｎは、例えば、インバータを経由して、ブロック選択スイッチ（ＭＯＳトランジスタ）ＢＳＷのゲートにも接続される。
【０２０７】
つまり、図１６に示すような回路構造を採用した場合、選択されたロウ、即ち、読み出しワード線ＲＷＬｎの電位が“Ｌ”レベルになったロウに存在するブロックＢＫｊｋ内のブロック選択スイッチＢＳＷがオン状態となる。
【０２０８】
また、選択されたロウの読み出しワード線ＲＷＬｎの電位が“Ｌ”レベル、選択されたカラムの読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態となるため、選択されたロウ及びカラムに属する選択された読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４が電気的に接続され、かつ、これらＴＭＲ素子のみに読み出し電流が流れる。
【０２０９】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０２１０】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｌ”）を供給する。
【０２１１】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数の読み出しブロックから構成され、各読み出しブロック内の複数のＴＭＲ素子は、それぞれ異なる読み出しビット線に接続されている。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０２１２】
また、読み出しブロック内の複数のＴＭＲ素子は、半導体基板上に複数段に積み重ねられ、また、読み出しビット線は、書き込みビット線としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に設ける必要がないため、セルアレイ構造を簡略化できる。
【０２１３】
また、読み出しブロック内には、読み出し選択スイッチＲＳＷとブロック選択スイッチ（図１６の場合）が設けられ、かつ、読み出し選択スイッチは、カラムデコーダの出力信号により制御され、ブロック選択スイッチは、ロウデコーダの出力信号により制御される。従って、読み出し動作時に、非選択の読み出しブロック内のＴＭＲ素子が読み出し動作に影響を与えることがなくなり、読み出し動作を安定化させることができる。
【０２１４】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図１７及び図１８は、本発明の構造例３としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２１５】
図１７は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図１８は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図１７及び図１８に示される要素には、図１３乃至図１６の回路の要素と対応がとれるように、図１３乃至図１６と同じ符号が付してある。
【０２１６】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介して読み出しワード線ＲＷＬｎに接続される。読み出しワード線ＲＷＬｎは、例えば、Ｘ方向（ロウ方向）に一直線に延び、メモリセルアレイ領域の周辺部に設けられた読み出しワード線ドライバに接続される。
【０２１７】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、デコード線ＤＬｊとなっている。デコード線ＤＬｊは、図示する断面以外の部分においてＹ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。
【０２１８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０２１９】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、上端）は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０２２０】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０２２１】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０２２２】
本例では、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設けられている。
【０２２３】
なお、本例では、ＴＭＲ素子に対して、その上部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０２２４】
しかし、ＴＭＲ素子に対する読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の位置関係は、これに限定されるものではない。
【０２２５】
例えば、ＴＭＲ素子に対して、その下部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４を配置するようにしてもよい。
【０２２６】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０２２７】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板４１上に複数段に積み重ねられ、また、Ｙ方向に延びる配線は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のみである。このため、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の積み重ね段数を多くしても、セルアレイ構造が複雑になることがない。
【０２２８】
図１９は、図１７及び図１８のデバイス構造において、ＴＭＲ素子、書き込みワード線及び読み出し／書き込みビット線の位置関係を示している。
図１７及び図１８のデバイス構造では、複数段に積み重ねられたＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４及び読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置される。
【０２２９】
これらのレイアウトは、例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、同じに設定される。
【０２３０】
下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、例えば、方形パターンを有し、その一部分に、コンタクトプラグ４２Ａ〜４２Ｅに対するコンタクト領域が設けられている。また、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄの他の部分には、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０２３１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４と読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の交点に配置される。
【０２３２】
(4) 構造例４
構造例４は、構造例３の変形例である。構造例４の特徴は、構造例３と比べると、読み出し選択スイッチの向きにある。即ち、構造例４では、構造例３の読み出し選択スイッチを９０°回転させた構造を有している。
【０２３３】
▲１▼ 回路構造
まず、回路構造について説明する。
図２０は、本発明の構造例４としての磁気ランダムアクセスメモリの主要部を示している。なお、図２０の回路図は、図１４の回路図に対応している。構造例４におけるメモリセルアレイ及びその周辺部の概要は、図１３と同じとなる。
【０２３４】
ブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、読み出しワード線ＲＷＬ１に接続される。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。
【０２３５】
読み出し選択スイッチＲＳＷは、そのソースとドレインを結ぶ線がＸ方向に平行となっている。即ち、読み出し選択スイッチＲＳＷのチャネル長は、読み出し選択スイッチＲＳＷのチャネルのＸ方向の長さとなっており、そのチャネル幅は、読み出し選択スイッチＲＳＷのチャネルのＹ方向の幅となっている。
【０２３６】
読み出し選択スイッチＲＳＷのゲートは、デコード線ＤＬ１に接続される。デコード線ＤＬ１は、Ｙ方向に延びている。デコード線ＤＬ１は、カラムデコーダ３２に接続される。即ち、読み出し選択スイッチＲＳＷは、カラムアドレス信号をデコードすることにより得られるデコード信号ＣＳＬ１により制御される。
【０２３７】
読み出し動作時、読み出しブロックＢＫ１１が選択されたとすると、ＣＳＬ１が“Ｈ”になるため、読み出しブロック１１内の読み出し選択スイッチＲＳＷがオン状態になる。また、読み出しワード線ＲＷＬ１が“Ｌ（接地電位ＶＳＳ）”になる。さらに、カラム選択スイッチ２９Ｃがオン状態となる。
【０２３８】
従って、読み出しブロックＢＫ１１内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に読み出し電流が流れる。
【０２３９】
読み出しブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端は、それぞれ独立に読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、読み出しブロックＢＫ１１内の４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応して、４本の読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置される。
【０２４０】
読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０２４１】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬ１が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬ１を出力する。
【０２４２】
本例では、読み出しビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、書き込みビット線としても機能する。
【０２４３】
即ち、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０２４４】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０２４５】
読み出しブロックＢＫ１１を構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、４本）の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０２４６】
本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内の１つの段に１本の書き込みワード線を配置している。即ち、読み出しブロックＢＫ１１内の１つのＴＭＲ素子に対しては、１本の書き込みワード線を対応させている。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ねる段数と同じとなる。
【０２４７】
なお、図１１２に示すように、書き込みワード線については、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０２４８】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２４９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬ１に接続される。読み出しワード線ＲＷＬ１は、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックに共通となっている。
【０２５０】
ロウデコーダ２５−１は、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択されたロウ内の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカーに吸収される。
【０２５１】
ロウデコーダ２５−１は、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−１は、選択されたロウ内の読み出しワード線ＲＷＬ１に読み出し電圧（＝“Ｌ”）を供給する。
【０２５２】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数の読み出しブロックから構成され、各読み出しブロック内の複数のＴＭＲ素子は、それぞれ異なる読み出しビット線に接続されている。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子のデータを一度に読み出すことができる。
【０２５３】
また、読み出しブロック内の複数のＴＭＲ素子は、半導体基板上に複数段に積み重ねられ、また、読み出しビット線は、書き込みビット線としても機能する。即ち、書き込みビット線としてのみ機能する配線をセルアレイ内に設ける必要がないため、セルアレイ構造を簡略化できる。
【０２５４】
また、読み出しブロック内には、読み出し選択スイッチＲＳＷが設けられ、かつ、読み出し選択スイッチＲＳＷは、カラムアドレス信号をデコードしたことにより得られるデコード信号ＣＳＬ１により制御される。また、読み出し選択スイッチＲＳＷのソースは、読み出しワード線に接続される。従って、簡易な構成により、読み出し動作を安定して行うことができる。
【０２５５】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図２１及び図２２は、本発明の構造例４としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２５６】
図２１は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図２２は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図２１及び図２２に示される要素には、図２０の回路の要素と対応がとれるように、図２０と同じ符号が付してある。
【０２５７】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介して読み出しワード線ＲＷＬｎに接続される。読み出しワード線ＲＷＬｎは、例えば、Ｘ方向（ロウ方向）に延び、メモリセルアレイ領域の周辺部に配置さる読み出しワード線ドライバに接続される。
【０２５８】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、デコード線ＤＬｊとなっている。デコード線ＤＬｊは、Ｙ方向に延びている。デコード線ＤＬ１は、メモリセルアレイの周辺部に配置されるカラムデコーダに接続される。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。
【０２５９】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０２６０】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、上端）は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０２６１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０２６２】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０２６３】
本例では、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設けられている。
【０２６４】
なお、本例では、ＴＭＲ素子に対して、その上部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０２６５】
しかし、ＴＭＲ素子に対する読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の位置関係は、これに限定されるものではない。
【０２６６】
例えば、図１１３及び図１１４に示すように、ＴＭＲ素子に対して、その下部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４を配置するようにしてもよい。
【０２６７】
また、図１１５及び図１１６に示すように、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０２６８】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。従って、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことができる。
【０２６９】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板４１上に複数段に積み重ねられ、また、Ｙ方向に延びる配線は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のみである。このため、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の積み重ね段数を多くしても、セルアレイ構造が複雑になることがない。
【０２７０】
(5) 構造例５，６，７，８
▲１▼ 構造例５
構造例５は、構造例１，２，３，４の変形例である。
【０２７１】
図２３、図２４及び図２５は、構造例５を示している。
図２３の回路図は、図１又は図１３の回路図に対応し、また、図２４のデバイス構造の断面図は、図４、図１１、図１７及ぶ図２１のデバイス構造の断面図に対応し、図２５のデバイス構造の断面図は、図５、図１２、図１８及ぶ図２２のデバイス構造の断面図に対応している。
【０２７２】
構造例５が構造例１，２，３，４と異なる点は、読み出し選択スイッチを実現する素子にある。
【０２７３】
即ち、構造例１，２，３，４では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、構造例５では、読み出し選択スイッチは、ダイオードＤＩから構成される。
【０２７４】
ダイオードＤＩのアノードは、読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端に接続され、ダイオードＤＩのカソードは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。
【０２７５】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｎを“Ｌ”、即ち、接地電位に設定する。これにより、選択されたロウのブロックを構成するＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に、読み出し電流を流すことができる。
【０２７６】
構造例５のデバイス構造に関しては、半導体基板４１の表面領域に形成される素子がダイオードＤＩである点を除けば、実質的に、構造例１，２，３，４と同じであると考えてよい。
【０２７７】
▲２▼ 構造例６
構造例６も、構造例１，２，３，４の変形例である。
【０２７８】
図２６、図２７及び図２８は、構造例６を示している。
図２６の回路図は、図１又は図１３の回路図に対応し、また、図２７のデバイス構造の断面図は、図４、図１１、図１７及ぶ図２１のデバイス構造の断面図に対応し、図２８のデバイス構造の断面図は、図５、図１２、図１８及ぶ図２２のデバイス構造の断面図に対応している。
【０２７９】
構造例６は、構造例１，２，３，４と比べると、読み出し選択スイッチを実現する素子に特徴を有する。具体的には、構造例６は、構造例５のダイオードＤＩの向きを変えたものである。
【０２８０】
即ち、構造例６では、ダイオードＤＩのカソードは、読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端に接続され、ダイオードＤＩのアノードは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。
【０２８１】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｎを“Ｈ”に設定する。これにより、選択されたロウのブロックを構成するＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に、読み出し電流を流すことができる。
【０２８２】
なお、構造例５では、読み出し電流は、読み出し回路２９ＢからＴＭＲ素子を経由してダイオードＤＩに向って流れるが、構造例６では、読み出し電流は、ダイオードＤＩからＴＭＲ素子を経由して読み出し回路２９Ｂに向って流れる
構造例１，２，３，４では、特に、読み出し電流の向きについては、説明しなかった。これは、これらの構造例では、読み出し電流は、読み出し回路２９Ｂから放出される方向に流しても、また、読み出し回路２９Ｂに吸収される方向に流しても、どちらでもよいからである。
【０２８３】
▲３▼ 構造例７
構造例７は、構造例１，２の変形例である。
【０２８４】
図２９及び図３０は、構造例７を示している。
図２９の回路図は、図１の回路図に対応し、また、図３０のデバイス構造の断面図は、図４及び図１１のデバイス構造の断面図に対応している。
【０２８５】
構造例７は、構造例１，２と比べると、読み出し選択スイッチを実現する素子に特徴を有する。
【０２８６】
即ち、構造例１，２では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、構造例７では、読み出し選択スイッチは、バイポーラトランジスタＢＴから構成される。
【０２８７】
構造例７では、バイポーラトランジスタＢＴのコレクタは、読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端に接続され、バイポーラトランジスタＢＴのエミッタは、ソース線ＳＬｉ（ｉ＝１，２，・・・ｊ）に接続される。バイポーラトランジスタＢＴのベースは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。
【０２８８】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｎを“Ｈ”に設定する。これにより、選択されたロウのブロックを構成するＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に、読み出し電流を流すことができる。
【０２８９】
構造例７のデバイス構造に関しては、半導体基板４１の表面領域に形成される素子がバイポーラトランジスタＢＴである点を除けば、実質的に、構造例１，２と同じであると考えてよい。
【０２９０】
本例の構造の場合、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの全てをバイポーラトランジスタにしてもよいし、その一部をバイポーラトランジスタにしてもよい。
【０２９１】
▲４▼ 構造例８
構造例８は、構造例３，４の変形例である。
【０２９２】
図３１及び図３２は、構造例８を示している。
図３１の回路図は、図１３の回路図に対応し、また、図３２のデバイス構造の断面図は、図１７及び図２１のデバイス構造の断面図に対応している。
【０２９３】
構造例８は、構造例３，４と比べると、読み出し選択スイッチを実現する素子に特徴を有する。
【０２９４】
即ち、構造例３，４では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、構造例８では、読み出し選択スイッチは、バイポーラトランジスタＢＴから構成される。
【０２９５】
構造例８では、バイポーラトランジスタＢＴのコレクタは、読み出しブロックＢＫｉｋ内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端に接続され、バイポーラトランジスタＢＴのエミッタは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。バイポーラトランジスタＢＴのベースは、デコード線ＤＬｉ（ｉ＝１，２，・・・ｊ）に接続される。
【０２９６】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｎを“Ｌ”に設定する。これにより、選択されたロウのブロックを構成するＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に、読み出し電流を流すことができる。
【０２９７】
構造例８のデバイス構造に関しても、半導体基板４１の表面領域に形成される素子がバイポーラトランジスタＢＴである点を除けば、実質的に、構造例３，４と同じであると考えてよい。
【０２９８】
本例の構造の場合、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの全てをバイポーラトランジスタにしてもよいし、その一部をバイポーラトランジスタにしてもよい。
【０２９９】
(6) その他
構造例１〜８では、読み出しビット線と書き込みビット線を１つにまとめて、読み出し／書き込みビット線とした例について説明したが、本発明は、読み出しブロック内のＴＭＲ素子がそれぞれ異なる読み出しビット線に接続されていれば、このような構造に限定されない。
【０３００】
例えば、構造例１〜８において、読み出しビット線と書き込みビット線をそれぞれ個別に設けてもよいし、書き込みワード線を、読み出しワード線として使用するようにしてもよい。
【０３０１】
３． 書き込み／読み出し動作原理
本発明の磁気ランダムアクセスメモリの書き込み／読み出し動作原理について簡単に説明する。
(1) 書き込み動作原理
ＴＭＲ素子に対する書き込みは、ランダムに行われる。例えば、ロウアドレス信号により１つのロウが選択され、上位カラムアドレス信号により１つのカラムが選択される。また、選択されたロウ内の読み出しブロック内の複数のＴＭＲ素子のうちの１つが下位カラムアドレス信号により選択される。
【０３０２】
選択されたＴＭＲ素子に対してデータを書き込むため、選択されたＴＭＲ素子の直下に配置される書き込みワード線に書き込み電流を流す。また、選択されたＴＭＲ素子上に配置される読み出し／書き込みビット線に書き込み電流を流す。読み出し／書き込みビット線に流す書き込み電流の向きは、書き込みデータに応じて決定される。
【０３０３】
書き込みワード線に流れる書き込み電流及び読み出し／書き込みビット線に流れる書き込み電流により発生する合成磁界により、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きを決定し、ＴＭＲ素子に“１”／“０”情報を記憶させる。
【０３０４】
(2) 読み出し動作原理
ＴＭＲ素子に対する読み出しは、読み出しブロック単位で行われる。例えば、ロウアドレス信号により１つのロウが選択され、上位カラムアドレス信号により１つのカラムが選択される。
【０３０５】
選択されたロウ及びカラムに存在する選択された読み出しブロック内の複数のＴＭＲ素子のデータを読み出すため、選択されたカラムに配置される複数本の読み出し／書き込みビット線に読み出し電流を流す。読み出し／書き込みビット線に流す読み出し電流の向きは、特に、限定されない。
【０３０６】
この時、選択されたカラムに配置される複数本の読み出し／書き込みビット線は、選択された読み出しブロックのみに電気的に接続されているのが好ましい（例えば、図３の回路例）。
【０３０７】
複数本の読み出し／書き込みビット線の電位は、読み出しブロック内の複数のＴＭＲ素子のデータに応じた値となる。この電位をセンスアンプによりセンスする。
【０３０８】
選択された読み出しブロック内の複数のＴＭＲ素子のデータは、センスアンプによりセンスされた後、磁気ランダムアクセスメモリの外部に出力される。ここで、複数のＴＭＲ素子のデータは、１ビットずつ、出力してもよいし、また、同時に、出力してもよい。
【０３０９】
複数のＴＭＲ素子のデータを１ビットずつシーケンシャルに出力する場合、例えば、下位カラムアドレス信号を用いて、複数のＴＭＲ素子のデータのうちの１つを選択する。
【０３１０】
４． 周辺回路の回路例
以下、書き込みワード線ドライバ／シンカーの回路例、書き込みビット線ドライバ／シンカーの回路例、読み出しワード線ドライバの回路例、カラムデコーダの回路例、及び、読み出し回路（センスアンプを含む）の回路例について、順次、説明する。
【０３１１】
(1) 書き込みワード線ドライバ／シンカー
図３３は、書き込みワード線ドライバ／シンカーの回路例を示している。
本例では、読み出しブロックは、４段に積み重ねされた４つのＴＭＲ素子から構成され、読み出しブロック内の４つのＴＭＲ素子は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１により選択されるものと仮定する。同図では、書き込みワード線ドライバ／シンカーの１ロウ分のみを示している。
【０３１２】
書き込みワード線ドライバ２３Ａ−１は、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４及びＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４を含んでいる。書き込みワード線シンカー２４−１は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４から構成される。
【０３１３】
ＰチャネルＭＯＳトランジスタＱＰ１は、電源端子ＶＤＤと最下段（１段目）の書き込みワード線ＷＷＬ１の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１は、最下段の書き込みワード線ＷＷＬ１の他端と接地端子ＶＳＳの間に接続される。
【０３１４】
ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”のとき、書き込みワード線ＷＷＬ１に書き込み電流が流れる。
【０３１５】
ＰチャネルＭＯＳトランジスタＱＰ２は、電源端子ＶＤＤと２段目の書き込みワード線ＷＷＬ２の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ２は、２段目の書き込みワード線ＷＷＬ２の他端と接地端子ＶＳＳの間に接続される。
【０３１６】
ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”のとき、書き込みワード線ＷＷＬ２に書き込み電流が流れる。
【０３１７】
ＰチャネルＭＯＳトランジスタＱＰ３は、電源端子ＶＤＤと３段目の書き込みワード線ＷＷＬ３の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ３の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ３のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ３は、３段目の書き込みワード線ＷＷＬ３の他端と接地端子ＶＳＳの間に接続される。
【０３１８】
ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”のとき、書き込みワード線ＷＷＬ３に書き込み電流が流れる。
【０３１９】
ＰチャネルＭＯＳトランジスタＱＰ４は、電源端子ＶＤＤと最上段（４段目）の書き込みワード線ＷＷＬ４の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ４の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ４のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ４は、最上段の書き込みワード線ＷＷＬ４の他端と接地端子ＶＳＳの間に接続される。
【０３２０】
ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”のとき、書き込みワード線ＷＷＬ４に書き込み電流が流れる。
【０３２１】
書き込みワード線ＷＷＬ１，ＷＷ２，ＷＷＬ３，ＷＷＬ４は、同一ロウに属しているため、ＮＡＮＤゲート回路ＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４には、同一のロウアドレス信号が入力される。選択されたロウでは、ロウアドレス信号の全てのビットは、“Ｈ”となる。
【０３２２】
また、ＮＡＮＤゲート回路ＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４には、書き込み信号が入力される。書き込み信号は、書き込み動作時に“Ｈ”となる。さらに、ＮＡＮＤゲート回路ＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４には、それぞれ異なる下位カラムアドレス信号が入力される。
【０３２３】
即ち、本例では、カラムアドレス信号ｂＣＡ０，ｂＣＡ１は、最下段（１段目）の書き込みワード線ＷＷＬ１を選択するために用いられ、ＮＡＮＤ回路ＮＤ１に入力される。
【０３２４】
同様に、カラムアドレス信号ＣＡ０，ｂＣＡ１は、２段目の書き込みワード線ＷＷＬ１を選択するためにＮＡＮＤ回路ＮＤ２に入力され、カラムアドレス信号ｂＣＡ０，ＣＡ１は、３段目の書き込みワード線ＷＷＬ３を選択するためにＮＡＮＤ回路ＮＤ３に入力され、カラムアドレス信号ＣＡ０，ＣＡ１は、最上段（４段目）の書き込みワード線ＷＷＬ４を選択するためにＮＡＮＤ回路ＮＤ４に入力される。
【０３２５】
なお、ｂＣＡ０及びｂＣＡ１は、ＣＡ０及びＣＡ１のレベルを反転したレベルを有する反転信号である。
【０３２６】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“１”になり、例えば、４つのＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４のうちの１つの出力信号が“Ｌ”となる。
【０３２７】
例えば、ＣＡ０及びＣＡ１が共に“０”の場合、ＮＡＮＤゲート回路ＮＤ１の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ１がオン状態となり、書き込みワード線ＷＷＬ１に書き込み電流が流れる。
【０３２８】
また、ＣＡ０が“１”、ＣＡ１が“０”の場合、ＮＡＮＤゲート回路ＮＤ２の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となり、書き込みワード線ＷＷＬ２に書き込み電流が流れる。
【０３２９】
また、ＣＡ０が“０”、ＣＡ１が“１”の場合、ＮＡＮＤゲート回路ＮＤ３の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ３がオン状態となり、書き込みワード線ＷＷＬ３に書き込み電流が流れる。
【０３３０】
また、ＣＡ０及びＣＡ１が共に“１”の場合、ＮＡＮＤゲート回路ＮＤ４の入力信号が全て“１”となり、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となる。その結果、ＰチャネルＭＯＳトランジスタＱＰ４がオン状態となり、書き込みワード線ＷＷＬ４に書き込み電流が流れる。
【０３３１】
(2) 書き込みビット線ドライバ／シンカー
図３４及び図３５は、書き込みビット線ドライバ／シンカーの回路例を示している。
本例では、読み出しブロックは、４段に積み重ねされた４つのＴＭＲ素子から構成され、読み出しブロック内の４つのＴＭＲ素子は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１により選択されるものと仮定する。また、メモリセルアレイのカラムは、上位カラムアドレス信号、即ち、カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号により選択される。
【０３３２】
なお、同図では、書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０３３３】
書き込みビット線ドライバ／シンカー２９Ａは、ＰチャネルＭＯＳトランジスタＱＰ５，ＱＰ６，ＱＰ７，ＱＰ８、ＮチャネルＭＯＳトランジスタＱＮ５，ＱＮ６，ＱＮ７，ＱＮ８、ＮＡＮＤゲート回路ＮＤ５，ＮＤ６，ＮＤ７，ＮＤ８、ＡＮＤゲート回路ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４及びインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４から構成される。
【０３３４】
ＰチャネルＭＯＳトランジスタＱＰ５は、電源端子ＶＤＤと最下段（１段目）の書き込みビット線ＢＬ１の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ５は、最下段の書き込みビット線ＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ５のゲートに供給される。
【０３３５】
ＰチャネルＭＯＳトランジスタＱＰ６は、電源端子ＶＤＤと２段目の書き込みビット線ＢＬ２の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ６の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ６のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ６は、２段目の書き込みビット線ＢＬ２の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ６のゲートに供給される。
【０３３６】
ＰチャネルＭＯＳトランジスタＱＰ７は、電源端子ＶＤＤと３段目の書き込みビット線ＢＬ３の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ７の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ７のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ７は、３段目の書き込みビット線ＢＬ３の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ７のゲートに供給される。
【０３３７】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤと最上段（４段目）の書き込みビット線ＢＬ４の一端との間に接続される。ＮＡＮＤゲート回路ＮＤ８の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ８は、最上段の書き込みビット線ＢＬ４の一端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ４の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０３３８】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ９，ＱＰ１０，ＱＰ１１，ＱＰ１２、ＮチャネルＭＯＳトランジスタＱＮ９，ＱＮ１０，ＱＮ１１，ＱＮ１２、ＮＡＮＤゲート回路ＮＤ９，ＮＤ１０，ＮＤ１１，ＮＤ１２、ＡＮＤゲート回路ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８及びインバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７，ＩＮＶ８から構成される。
【０３３９】
ＰチャネルＭＯＳトランジスタＱＰ９は、電源端子ＶＤＤと最下段（１段目）の書き込みビット線ＢＬ１の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ９の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ９は、最下段の書き込みビット線ＢＬ１の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ５の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ９のゲートに供給される。
【０３４０】
ＰチャネルＭＯＳトランジスタＱＰ１０は、電源端子ＶＤＤと２段目の書き込みビット線ＢＬ２の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１０の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１０は、２段目の書き込みビット線ＢＬ２の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ６の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１０のゲートに供給される。
【０３４１】
ＰチャネルＭＯＳトランジスタＱＰ１１は、電源端子ＶＤＤと３段目の書き込みビット線ＢＬ３の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１１のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１１は、３段目の書き込みビット線ＢＬ３の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ７の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１１のゲートに供給される。
【０３４２】
ＰチャネルＭＯＳトランジスタＱＰ１２は、電源端子ＶＤＤと最上段（４段目）の書き込みビット線ＢＬ４の他端との間に接続される。ＮＡＮＤゲート回路ＮＤ１２の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１２のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１２は、最上段の書き込みビット線ＢＬ４の他端と接地端子ＶＳＳの間に接続される。ＡＮＤゲート回路ＡＤ８の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１２のゲートに供給される。
【０３４３】
このような構成を有する書き込みビット線ドライバ／シンカー２９Ａ，３１において、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ５の出力信号が“１”のとき、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３４４】
また、ＮＡＮＤゲート回路ＮＤ９の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３４５】
また、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”、ＡＮＤゲート回路ＡＤ６の出力信号が“１”のとき、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３４６】
また、ＮＡＮＤゲート回路ＮＤ１０の出力信号が“０”、ＡＮＤゲート回路ＡＤ２の出力信号が“１”のとき、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３４７】
また、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ７の出力信号が“１”のとき、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３４８】
また、ＮＡＮＤゲート回路ＮＤ１１の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３４９】
また、ＮＡＮＤゲート回路ＮＤ８の出力信号が“０”、ＡＮＤゲート回路ＡＤ８の出力信号が“１”のとき、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３５０】
また、ＮＡＮＤゲート回路ＮＤ１２の出力信号が“０”、ＡＮＤゲート回路ＡＤ４の出力信号が“１”のとき、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３５１】
書き込みビット線ドライバ／シンカー２９Ａ，３１においては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、上位カラムアドレス信号の全てのビット、即ち、カラムアドレス信号のうち下位２ビットＣＡ０，ＣＡ１を除いたカラムアドレス信号の全てのビットが“１”となる。
【０３５２】
下位カラムアドレス信号ＣＡ０，ＣＡ１は、選択されたカラム内の４本の書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうちの１本を選択するための信号である。選択されたビット線には、書き込みデータＤＡＴＡの値に応じた向きを有する書き込み電流が流れる。
【０３５３】
選択されたカラム内の選択された書き込みビット線に流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０３５４】
例えば、書き込みビット線ＢＬ１が選択されているとき（ＣＡ０＝“０”，ＣＡ１＝“０”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ５の出力信号が“１”となる。その結果、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３５５】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ９の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＢＬ１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３５６】
また、書き込みビット線ＢＬ２が選択されているとき（ＣＡ０＝“１”，ＣＡ１＝“０”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ６の出力信号が“１”となる。その結果、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３５７】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１０の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ２には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３５８】
また、書き込みビット線ＢＬ３が選択されているとき（ＣＡ０＝“０”，ＣＡ１＝“１”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ７の出力信号が“１”となる。その結果、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３５９】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１１の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＢＬ３には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３６０】
また、書き込みビット線ＢＬ４が選択されているとき（ＣＡ０＝“１”，ＣＡ１＝“１”のとき）、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ８の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ８の出力信号が“１”となる。その結果、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０３６１】
逆に、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ１２の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ４には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０３６２】
(3) 読み出しワード線ドライバ
図３６及び図３７は、読み出しワード線ドライバの回路例を示している。
読み出しワード線ドライバは、構造例１，２，６，７に適用する場合と構造例３，４，５，８に適用する場合とで回路構造が異なる。
【０３６３】
図３６は、構造例１，２，６，７に適用される読み出しワード線ドライバの一例を示している。
読み出しワード線ドライバ２３Ｂ−１は、ＡＮＤゲート回路ＡＤ９から構成される。ＡＮＤゲート回路ＡＤ９には、読み出し信号ＲＥＡＤ及びロウアドレス信号が入力される。
【０３６４】
読み出し信号は、読み出し動作時に、“１”となる信号である。ロウアドレス信号は、書き込みワード線ドライバ／シンカー（図３３）におけるロウアドレス信号と同じである。
【０３６５】
読み出し動作時、選択されたロウでは、ロウアドレス信号の全ビットは、“１”となるため、読み出しワード線ＲＷＬ１の電位は、“１”となる。
【０３６６】
図３７は、構造例３，４，５，８に適用される読み出しワード線ドライバの一例を示している。
読み出しワード線ドライバ２３Ｂ−１は、ＮＡＮＤゲート回路ＮＤ１３から構成される。ＮＡＮＤゲート回路ＮＤ１３には、読み出し信号ＲＥＡＤ及びロウアドレス信号が入力される。
【０３６７】
読み出し信号は、読み出し動作時に、“１”となる信号である。ロウアドレス信号は、書き込みワード線ドライバ／シンカー（図３３）におけるロウアドレス信号と同じである。
【０３６８】
読み出し動作時、選択されたロウでは、ロウアドレス信号の全ビットは、“１”となるため、読み出しワード線ＲＷＬ１の電位は、“０”となる。
【０３６９】
(4) カラムデコーダ
図３８及び図３９は、カラムデコーダの回路例を示している。
カラムデコーダ３２，３２Ａ，３２Ｂは、ＡＮＤゲート回路ＡＤ１０から構成される。ＡＮＤゲート回路ＡＤ１０には、読み出し信号ＲＥＡＤ及び上位カラムアドレス信号が入力される。読み出し信号は、読み出し動作時に、“１”となる信号である。また、選択されたカラムでは、上位カラムアドレス信号の全ビットは、“１”となる。
【０３７０】
従って、カラムデコーダ３２，３２Ａは、その出力信号であるカラム選択信号ＣＳＬｊの電位を“１”とし、カラムデコーダ３２Ｂは、その出力信号であるデコード信号ＤＬ１の電位を“１”とする。
【０３７１】
(5) 読み出し回路
図４０は、読み出し回路の回路例を示している。
本例では、１カラム内において、読み出しブロック内には、４つのＴＭＲ素子が配置され、かつ、ＴＭＲ素子は、それぞれ独立に読み出しビット線に接続されることを前提とする。つまり、１カラム内には、４本の読み出しビット線が配置され、これら読み出しビット線は、カラム選択スイッチを経由して、読み出し回路２９Ｂに接続される。
【０３７２】
本例の読み出し回路２９Ｂは、読み出しデータを１ビットずつ出力する１ビットタイプ磁気ランダムアクセスメモリに適用される。
【０３７３】
従って、読み出し回路２９Ｂは、４つのセンスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４と、セレクタ２９Ｂ２と、出力バッファ２９Ｂ３とを有している。
【０３７４】
読み出し動作時、選択された読み出しブロックの４つのＴＭＲ素子から同時に読み出しデータが読み出される。これら４つの読み出しデータは、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に入力され、センスされる。
【０３７５】
セレクタ２９Ｂ２は、カラムアドレス信号の下位２ビットＣＡ０，ＣＡ１に基づいて、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４から出力される４つの読み出しデータのうちの１つを選択する。選択された読み出しデータは、出力バッファ２９Ｂ３を経由し、出力データとして、磁気ランダムアクセスメモリから出力される。
【０３７６】
ところで、本例では、読み出し回路２９Ｂを１ビットタイプ磁気ランダムアクセスメモリに適用することを前提とした。
【０３７７】
しかし、例えば、読み出し回路２９Ｂを、読み出しデータを４ビットずつ出力する４ビットタイプ磁気ランダムアクセスメモリに適用する場合には、セレクタ２９Ｂ２は、不要となる。反面、出力バッファ２９Ｂ３については、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に対応させて、４つ必要となる。
【０３７８】
図４１は、４ビットタイプ磁気ランダムアクセスメモリに適用される読み出し回路の回路例を示している。
読み出し回路２９Ｂは、４つのセンスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４と、４つの出力バッファ２９Ｂ３１，２９Ｂ３２，２９Ｂ３３，２９Ｂ３４とを有している。
【０３７９】
読み出し動作時、選択された読み出しブロックの４つのＴＭＲ素子から同時に読み出しデータが読み出される。これら４つの読み出しデータは、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４に入力され、センスされる。
【０３８０】
そして、センスアンプ＆バイアス回路２９Ｂ１１，２９Ｂ１２，２９Ｂ１３，２９Ｂ１４の出力データは、出力バッファ２９Ｂ３１，２９Ｂ３２，２９Ｂ３３，２９Ｂ３４を経由し、磁気ランダムアクセスメモリから出力される。
【０３８１】
図４２は、センスアンプ＆バイアス回路の回路例を示している。
このセンスアンプ＆バイアス回路は、図４０及び図４１の４つのセンスアンプ＆バイアス回路のうちの１つに対応している。
【０３８２】
センスアンプＳ／Ａは、例えば、差動アンプから構成される。
【０３８３】
電源端子ＶＤＤとカラム選択スイッチ２９Ｃとの間には、ＰチャネルＭＯＳトランジスタＱＰ１４とＮチャネルＭＯＳトランジスタＱＮ１３とが直列に接続される。オペアンプＯＰのマイナス側入力端子は、ノードｎ２に接続され、その出力端子は、ＮチャネルＭＯＳトランジスタＱＮ１３のゲートに接続され、そのプラス側入力端子には、クランプ電位ＶＣが入力される。
【０３８４】
オペアンプＯＰは、ノードｎ２の電位をクランプ電位ＶＣに等しくする役割を果たす。クランプ電位ＶＣの値は、所定の正の値に設定される。
【０３８５】
定電流源Ｉｓは、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ１３，ＱＰ１４からなるカレントミラー回路を経由して、ビット線ＢＬｉに流れる。例えば、差動アンプからなるセンスアンプは、読み出し電流Ｉｒｅａｄが流れているときのノードｎ１の電位に基づいて、メモリセル（ＴＭＲ素子）のデータをセンスする。
【０３８６】
図４３は、センスアンプの回路例を示している。図４４は、センスアンプのリファレンス電位生成回路の回路例を示している。
センスアンプＳ／Ａは、例えば、差動アンプから構成される。センスアンプＳ／Ａは、ノードｎ１の電位Ｖｎ１とリファレンス電位Ｖｒｅｆとを比較する。
【０３８７】
リファレンス電位Ｖｒｅｆは、“１”データを記憶するＴＭＲ素子と“０”データを記憶するＴＭＲ素子とから生成される。
【０３８８】
電源端子ＶＤＤと“１”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ１６及びＮチャネルＭＯＳトランジスタＱＮ１４，ＱＮ１５が直列に接続される。また、電源端子ＶＤＤと“０”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ１７及びＮチャネルＭＯＳトランジスタＱＮ１６，ＱＮ１７が直列に接続される。
【０３８９】
ＰチャネルＭＯＳトランジスタＱＰ１６，ＱＰ１７のドレインは、互いに接続され、また、ＮチャネルＭＯＳトランジスタＱＮ１５，ＱＮ１７のドレインも、互いに接続される。
【０３９０】
オペアンプＯＰは、ノードｎ４の電位をクランプ電位ＶＣに等しくする役割を果たす。定電流源Ｉｓ２は、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ１５，ＱＰ１６からなるカレントミラー回路を経由して、“１”データを記憶するＴＭＲ素子及び“０”データを記憶するＴＭＲ素子に流れる。
【０３９１】
リファレンス電位Ｖｒｅｆは、ノードｎ３から出力される。
【０３９２】
ここで、Ｉｓ１＝Ｉｓ２、トランジスタＱＰ１３，ＱＰ１４，ＱＰ１５，ＱＰ１６，ＱＰ１７を同一サイズ、トランジスタＱＮ１３，ＱＮ１４，ＱＮ１６を同一サイズ、並びに、トランジスタＱＮ１５，ＱＮ１７及びＣＳＬ１，ＣＳＬ２，・・・が入力されるＮチャネルＭＯＳトランジスタを同一サイズとすると、Ｖｒｅｆは、“１”データを出力するときのＶｎ１の電位と“０”データを出力するときのＶｎ１の電位のちょうど中間の値にすることができる。
【０３９３】
図４５は、図４２及び図４４のオペアンプＯＰの回路例を示している。
オペアンプＯＰは、ＰチャネルＭＯＳトランジスタＱＰ１８，ＱＰ１９及びＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９、ＱＮ２０から構成される。イネーブル信号Ｅｎａｂｌｅが“Ｈ”になると、オペアンプＯＰは、動作状態となる。
【０３９４】
５． 製造方法
本発明の磁気ランダムアクセスメモリのセルアレイ構造、読み出し動作原理、及び、読み出し回路については、上述した通りである。そこで、最後に、本発明の磁気ランダムアクセスメモリを実現するための製造方法について説明する。
【０３９５】
以下に説明する製造方法は、構造例１に関するものである。但し、構造例２〜８についても、以下の製造方法を使用して簡単に形成することができる。
【０３９６】
即ち、構造例２は、構造例１に対して、読み出し選択スイッチの向きが異なるだけであり、また、構造例３，４は、構造例１に対して、読み出し選択スイッチに接続される配線の種類
（目的）が異なるだけだからである。また、構造例５〜８は、構造例１に対して、読み出し選択スイッチを構成する素子が異なるに過ぎない。
【０３９７】
(1) 対象となるセルアレイ構造
まず、本発明の製造方法により完成されるセルアレイ構造について簡単に説明する。その後、そのセルアレイ構造の製造方法について説明する。
【０３９８】
図４６は、構造例１に関するセルアレイ構造を示している。
このセルアレイ構造では、縦積みされた４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４により、１つの読み出しブロックが構成される。
【０３９９】
半導体基板５１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。カラム方向に隣接する２つの読み出しブロック内の読み出し選択スイッチＲＳＷは、１つのソースを互いに共有している。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬに接続される。ソース線ＳＬは、例えば、Ｙ方向に一直線に延び、１カラム内に配置される複数の読み出しブロックの読み出し選択スイッチＲＳＷに共通に接続される。
【０４００】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬ１，ＲＷＬ２，ＲＷＬ３となっている。読み出しワード線ＲＷＬ１，ＲＷＬ２，ＲＷＬ３は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、それぞれ、４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられている。
【０４０１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、例えば、図７、図８又は図９に示すような構造を有する。ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上下方向の向きは、例えば、自由層（記憶層）がなるべく書き込みワード線と読み出し／書き込みビット線から等距離となるように設定し、その容易軸は、例えば、Ｘ方向に平行となるようにし設定する。
【０４０２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の下面は、下部電極に接続される。下部電極は、コンタクトプラグにより、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。
【０４０３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下には、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上面は、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接触している。
【０４０４】
半導体基板５１の上部からセルアレイ構造を見た場合に、例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、互いにオーバーラップするようにレイアウトされる。また、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４についても、互いにオーバーラップするようにレイアウトされる。さらに、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４についても、互いにオーバーラップするようにレイアウトされる。
【０４０５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端を読み出し選択スイッチＲＳＷのドレインに接続するためのコンタクトプラグは、書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４や読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とオーバーラップしないような位置にレイアウトされる。
【０４０６】
(2) 製造方法の各ステップ
以下、図４６のセルアレイ構造を実現するための製造方法について説明する。ここでは、具体化された製造方法（例えば、デュアルダマシンプロセスの採用など）を説明するので、図４６のセルアレイ構造にない要素についても説明されることに留意する。但し、最終的に完成するセルアレイ構造の概略は、図４６のセルアレイ構造とほぼ同じとなる。
【０４０７】
[1] 素子分離ステップ
まず、図４７に示すように、半導体基板５１内に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５２を形成する。
【０４０８】
素子分離絶縁層５２は、例えば、以下のようなプロセスにより形成できる。
【０４０９】
ＰＥＰ（Photo Engraving Process）により、半導体基板５１上にマスクパターン（窒化シリコンなど）を形成する。このマスクパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板５１をエッチングし、半導体基板５１にトレンチを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、このトレンチ内に絶縁層（酸化シリコンなど）を満たす。
【０４１０】
この後、必要ならば、例えば、イオン注入法により、半導体基板内に、Ｐ型不純物（Ｂ、ＢＦ_２など）又はＮ型不純物（Ｐ，Ａｓなど）を注入し、Ｐ型ウェル領域又はＮ型ウェル領域を形成する。
【０４１１】
[2] ＭＯＳＦＥＴの形成ステップ
次に、図４８に示すように、半導体基板５１の表面領域に、読み出し選択スイッチとして機能するＭＯＳトランジスタを形成する。
【０４１２】
ＭＯＳトランジスタは、例えば、以下のようなプロセスにより形成できる。
【０４１３】
素子分離絶縁層５２に取り囲まれた素子領域内のチャネル部に、ＭＯＳトランジスタの閾値を制御するための不純物をイオン注入する。熱酸化法により、素子領域内にゲート絶縁膜（酸化シリコンなど）５３を形成する。ＣＶＤ法により、ゲート絶縁膜５３上に、ゲート電極材料（不純物を含むポリシリコンなど）及びキャップ絶縁膜（窒化シリコンなど）５５を形成する。
【０４１４】
ＰＥＰにより、キャップ絶縁膜５５をパターニングした後、このキャップ絶縁膜５５をマスクにして、ＲＩＥにより、ゲート電極材料及びゲート絶縁膜５３を加工（エッチング）する。その結果、半導体基板５１上に、Ｘ方向に延びるゲート電極５４が形成される。
【０４１５】
キャップ絶縁膜５５及びゲート電極５４をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。そして、半導体基板内に、低濃度の不純物領域（ＬＤＤ領域又はエクステンション領域）を形成する。
【０４１６】
ＣＶＤ法により、半導体基板５１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングし、ゲート電極５４及びキャップ絶縁膜５５の側壁に、サイドウォール絶縁層５７を形成する。キャップ絶縁膜５５、ゲート電極５４及びサイドウォール絶縁層５７をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。その結果、半導体基板５１内には、ソース領域５６Ａ及びドレイン領域５６Ｂが形成される
この後、ＣＶＤ法により、半導体基板５１上の全体に、ＭＯＳトランジスタを完全に覆う層間絶縁膜（例えば、酸化シリコンなど）５８を形成する。また、ＣＭＰ技術を利用することによって、層間絶縁膜５８の表面を平坦化する。
【０４１７】
[3] コンタクトホールの形成ステップ
次に、図４９及び図５０に示すように、半導体基板５１上の層間絶縁膜５８に、ＭＯＳトランジスタのソース領域５６Ａ及びドレイン領域５６Ｂに到達するコンタクトホール５９を形成する。
【０４１８】
コンタクトホール５９は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４１９】
[4] 配線溝の形成ステップ
次に、図５１に示すように、半導体基板５１上の層間絶縁膜５８に、配線溝６０を形成する。本例では、配線溝６０は、Ｙ方向に延びているが、同一断面（Ｙ方向に延びる直線によりデバイスを切断した場合の断面）内に、ソース領域５６Ａ上のコンタクトホール５９とドレイン領域５６Ｂ上のコンタクトホール５９と配線溝６０とが同時に表れることはない。
【０４２０】
そこで、図５１では、配線溝６０を破線で表している。
【０４２１】
配線溝６０は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４２２】
[5] 第１配線層の形成ステップ
次に、図５２に示すように、例えば、スパッタ法を用いて、層間絶縁膜５８上、コンタクトホール５９の内面上及び配線溝６０の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）６１を形成する。続けて、例えば、スパッタ法により、バリアメタル層６１上に、コンタクトホール５９及び配線溝６０を完全に満たす金属層（Ｗなど）６２を形成する。
【０４２３】
この後、図５３に示すように、例えば、ＣＭＰ法を用いて、金属層６２を研磨し、金属層６２を、コンタクトホール５９内及び配線溝６０内のみに残す。コンタクトホール５９内に残存した金属層６２は、コンタクトプラグ６２Ａとなり、配線溝６０内に残存した金属層６２は、第１配線層（ソース線、デコード線など）６２Ｂとなる。また、ＣＶＤ法により、層間絶縁膜５８上に、層間絶縁膜（酸化シリコンなど）６３を形成する。
【０４２４】
コンタクトホールの形成ステップ、配線溝の形成ステップ及び第１配線層の形成ステップからなるステップは、デュアルダマシンプロセスと呼ばれる。
【０４２５】
なお、実際は、同一断面（Ｙ方向に延びる直線によりデバイスを切断した場合の断面）内に、コンタクトプラグ６２Ａと第１配線６２Ｂが同時に表れることはない。しかし、図５３及びこれから述べる図５４以降の図においては、コンタクトプラグ６２Ａに加えて、実際には、断面として表れない第１配線６２Ｂも示すことにする。
【０４２６】
[6] 配線溝の形成ステップ
次に、図５４に示すように、層間絶縁膜６３に、配線溝６４を形成する。本例では、配線溝６４は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝６４の側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）６５が形成される。
【０４２７】
配線溝６４は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４２８】
サイドウォール絶縁層６５は、ＣＶＤ法により、層間絶縁膜６３上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４２９】
[7] 第２配線層の形成ステップ
次に、図５５に示すように、例えば、スパッタ法を用いて、層間絶縁膜６３上、配線溝６４の内面上及びサイドウォール絶縁層６５上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）６６を形成する。続けて、例えば、スパッタ法により、バリアメタル層６６上に、配線溝６４を完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合は、スパッタ法に代えて電解メッキ法を使用する。）６７を形成する。
【０４３０】
この後、図５６に示すように、例えば、ＣＭＰ法を用いて、金属層６７を研磨し、金属層６７を、配線溝６４内のみに残す。配線溝６４内に残存した金属層６７は、書き込みワード線として機能する第２配線層となる。
【０４３１】
また、ＣＶＤ法により、層間絶縁膜６３上に絶縁層（窒化シリコンなど）６８を形成する。また、ＣＭＰ法により、この絶縁層６８を研磨し、この絶縁層６８を、第２配線層としての金属層６７上に残存させる。また、層間絶縁膜６３上に、第２配線層としての金属層６７を完全に覆う層間絶縁膜（酸化シリコンなど）６９を形成する。
【０４３２】
配線溝の形成ステップ及び第２配線層の形成ステップからなるステップは、ダマシンプロセスと呼ばれる。
【０４３３】
[8] 第１ＭＴＪ素子の下部電極の形成ステップ
次に、図５７及び図５８に示すように、層間絶縁膜６９に、第１配線層としての金属層６２Ａ，６２Ｂに到達するコンタクトホールを形成する。
【０４３４】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜６９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３，６９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４３５】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）７０を形成する。続けて、例えば、スパッタ法により、バリアメタル層７０上に、コンタクトホールを完全に満たす金属層（Ｗなど）７１を形成する。
【０４３６】
この後、例えば、ＣＭＰ法を用いて、金属層７１を研磨し、金属層７１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層７１は、コンタクトプラグとなる。また、ＣＶＤ法により、層間絶縁膜６９上に、第１ＭＴＪ素子の下部電極となる金属層（Ｔａなど）７２を形成する。
【０４３７】
[9] 第１ＭＴＪ素子の形成ステップ
次に、図５９及び図６０に示すように、金属層７２上に、第１ＭＴＪ素子７３を形成する。第１ＭＴＪ素子７３は、トンネルバリア及びこれを挟み込む２つの強磁性層を主要部として構成され、例えば、図７に示すような構造を有している。
【０４３８】
また、第１ＭＴＪ素子７３の下部電極７２をパターニングする。
【０４３９】
第１ＭＴＪ素子７３の下部電極７２のパターニングは、ＰＥＰにより、下部電極７２上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極７２をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０４４０】
この後、ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜７５を形成する。
【０４４１】
[10] 配線溝の形成ステップ
次に、図６１に示すように、層間絶縁膜７５に、配線溝７５Ａを形成する。本例では、配線溝７５Ａは、読み出し／書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝７５Ａの側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０４４２】
配線溝７５Ａは、例えば、ＰＥＰにより、層間絶縁膜７５上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４４３】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜７５上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４４４】
[11] 第３配線層の形成ステップ
次に、図６２に示すように、例えば、スパッタ法を用いて、層間絶縁膜７５上、配線溝７５Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）７６を形成する。続けて、例えば、スパッタ法により、バリアメタル層７６上に、配線溝７５Ａを完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合は、スパッタ法に代えて電解メッキ法を使用する。）７７を形成する。
【０４４５】
この後、図６３に示すように、例えば、ＣＭＰ法を用いて、金属層７７を研磨し、金属層７７を、配線溝７５Ａ内のみに残す。配線溝７５Ａ内に残存した金属層７７は、読み出し／書き込みビット線として機能する第３配線層となる。
【０４４６】
また、ＣＶＤ法により、層間絶縁膜７５上に絶縁層（窒化シリコンなど）７８を形成する。また、ＣＭＰ法により、この絶縁層７８を研磨し、この絶縁層７８を、第３配線層としての金属層７７上に残存させる。また、層間絶縁膜７５上に、第３配線層としての金属層７７を完全に覆う層間絶縁膜（酸化シリコンなど）７９を形成する。
【０４４７】
[12] 配線溝の形成ステップ
次に、図６４に示すように、層間絶縁膜７９に、配線溝８７を形成する。本例では、配線溝８７は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝８７の側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）８８が形成される。
【０４４８】
配線溝８７は、例えば、ＰＥＰにより、層間絶縁膜８６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４４９】
サイドウォール絶縁層８８は、ＣＶＤ法により、層間絶縁膜８６上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４５０】
[13] 第４配線層の形成ステップ
次に、図６５に示すように、例えば、スパッタ法を用いて、層間絶縁膜７９上、配線溝８７の内面上及びサイドウォール絶縁層８８上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）８９を形成する。続けて、例えば、スパッタ法により、バリアメタル層８９上に、配線溝８７を完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合は、スパッタ法に代えて電解メッキ法を使用する。）９１を形成する。
【０４５１】
この後、図６６に示すように、例えば、ＣＭＰ法を用いて、金属層９１を研磨し、金属層９１を、配線溝８７内のみに残す。配線溝８７内に残存した金属層９１は、書き込みワード線として機能する第４配線層となる。
【０４５２】
また、ＣＶＤ法により、層間絶縁膜８６上に絶縁層（窒化シリコンなど）９２を形成する。また、ＣＭＰ法により、この絶縁層９２を研磨し、この絶縁層９２を、第４配線層としての金属層９１上に残存させる。また、層間絶縁膜８６上に、第４配線層としての金属層９１を完全に覆う層間絶縁膜（酸化シリコンなど）９３を形成する。
【０４５３】
[14] 第２ＭＴＪ素子の下部電極の形成ステップ
次に、図６７及び図６８に示すように、層間絶縁膜７９，９３に、第１ＭＴＪ素子の下部電極７２に到達するコンタクトホールを形成する。
【０４５４】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜９３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７９，９３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４５５】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）９４を形成する。続けて、例えば、スパッタ法により、バリアメタル層９４上に、コンタクトホールを完全に満たす金属層（Ｗなど）９５を形成する。
【０４５６】
この後、例えば、ＣＭＰ法を用いて、金属層９５を研磨し、金属層９５を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層９５は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜９３上に、第２ＭＴＪ素子の下部電極となる金属層（Ｔａなど）９６を形成する。
【０４５７】
[15] 第２ＭＴＪ素子の形成ステップ
次に、図６９及び図７０に示すように、金属層９６上に、第２ＭＴＪ素子９７を形成する。第２ＭＴＪ素子９７は、トンネルバリア及びこれを挟み込む２つの強磁性層を主要部として構成され、例えば、図７に示すような構造を有している。
【０４５８】
また、第２ＭＴＪ素子９７の下部電極９６をパターニングする。
【０４５９】
第２ＭＴＪ素子９７の下部電極９６のパターニングは、ＰＥＰにより、下部電極９６上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極９６をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０４６０】
この後、ＣＶＤ法を用いて、第２ＭＴＪ素子９７を完全に覆う層間絶縁膜１００を形成する。
【０４６１】
[16] 配線溝の形成ステップ
次に、図７１に示すように、層間絶縁膜１００に、配線溝１００Ａを形成する。本例では、配線溝１００Ａは、読み出し／書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝１００Ａの側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０４６２】
配線溝１００Ａは、例えば、ＰＥＰにより、層間絶縁膜１００上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４６３】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１００上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４６４】
[17] 第５配線層の形成ステップ
次に、図７２に示すように、例えば、スパッタ法を用いて、層間絶縁膜１００上、配線溝１００Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１０１を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０１上に、配線溝１００Ａを完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合は、スパッタ法に代えて電解メッキ法を使用する。）１０２を形成する。
【０４６５】
この後、図７３に示すように、例えば、ＣＭＰ法を用いて、金属層１０２を研磨し、金属層１０２を、配線溝１００Ａ内のみに残す。配線溝１００Ａ内に残存した金属層１０２は、読み出し／書き込みビット線として機能する第５配線層となる。
【０４６６】
また、ＣＶＤ法により、層間絶縁膜１００上に絶縁層（窒化シリコンなど）１０３を形成する。また、ＣＭＰ法により、この絶縁層１０３を研磨し、この絶縁層１０３を、第５配線層としての金属層１０２上に残存させる。また、層間絶縁膜１００上に、第５配線層としての金属層１０２を完全に覆う層間絶縁膜（酸化シリコンなど）１０４を形成する。
【０４６７】
[18] 配線溝の形成ステップ
次に、図７４に示すように、層間絶縁膜１０４に、配線溝１１２を形成する。本例では、配線溝１１２は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝１１２の側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）１１３が形成される。
【０４６８】
配線溝１１２は、例えば、ＰＥＰにより、層間絶縁膜１０４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１０４をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４６９】
サイドウォール絶縁層１１３は、ＣＶＤ法により、層間絶縁膜１０４上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４７０】
[19] 第６配線層の形成ステップ
次に、図７５に示すように、例えば、スパッタ法を用いて、層間絶縁膜１０４上、配線溝１１２の内面上及びサイドウォール絶縁層１１３上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１１４を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１４上に、配線溝１１２を完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合は、スパッタ法に代えて、電解メッキ法を使用する。）１１５を形成する。
【０４７１】
この後、図７６に示すように、例えば、ＣＭＰ法を用いて、金属層１１５を研磨し、金属層１１５を、配線溝１１２内のみに残す。配線溝１１２内に残存した金属層１１５は、書き込みワード線として機能する第６配線層となる。
【０４７２】
また、ＣＶＤ法により、層間絶縁膜１０４上に絶縁層（窒化シリコンなど）１１６を形成する。また、ＣＭＰ法により、この絶縁層１１６を研磨し、この絶縁層１１６を、第６配線層としての金属層１１５上に残存させる。また、層間絶縁膜１０４上に、第６配線層としての金属層１１５を完全に覆う層間絶縁膜（酸化シリコンなど）１１７を形成する。
【０４７３】
[20] 第３ＭＴＪ素子の下部電極の形成ステップ
次に、図７７及び図７８に示すように、層間絶縁膜１００，１０４に、第２ＭＴＪ素子の下部電極９６に到達するコンタクトホールを形成する。
【０４７４】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４７５】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）１１８を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１８上に、コンタクトホールを完全に満たす金属層（Ｗなど）１１９を形成する。
【０４７６】
この後、例えば、ＣＭＰ法を用いて、金属層１１９を研磨し、金属層１１９を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層１１９は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１１７上に、第３ＭＴＪ素子の下部電極となる金属層（Ｔａなど）１２０を形成する。
【０４７７】
[21] 第３ＭＴＪ素子の形成ステップ
次に、図７９及び図８０に示すように、金属層１２０上に、第３ＭＴＪ素子１２１を形成する。第３ＭＴＪ素子１２１は、トンネルバリア及びこれを挟み込む２つの強磁性層を主要部として構成され、例えば、図７に示すような構造を有している。
【０４７８】
また、第３ＭＴＪ素子１２１の下部電極１２０をパターニングする。
【０４７９】
第３ＭＴＪ素子１２１の下部電極１２０のパターニングは、ＰＥＰにより、下部電極１２０上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極１２０をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０４８０】
この後、ＣＶＤ法を用いて、第３ＭＴＪ素子１２１を完全に覆う層間絶縁膜１２２を形成する。
【０４８１】
[22] 配線溝の形成ステップ
次に、図８１に示すように、層間絶縁膜１２２に、配線溝１２２Ａを形成する。本例では、配線溝１２２Ａは、読み出し／書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝１２２Ａの側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０４８２】
配線溝１２２Ａは、例えば、ＰＥＰにより、層間絶縁膜１２２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１２２をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４８３】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１２２上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４８４】
[23] 第７配線層の形成ステップ
次に、図８２に示すように、例えば、スパッタ法を用いて、層間絶縁膜１２２上、配線溝１２２Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１２３を形成する。続けて、例えば、スパッタ法により、バリアメタル層１２３上に、配線溝１２２Ａを完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合には、スパッタ法に代えて電解メッキ法を使用する。）１２４を形成する。
【０４８５】
この後、図８３に示すように、例えば、ＣＭＰ法を用いて、金属層１２４を研磨し、金属層１２４を、配線溝１２２Ａ内のみに残す。配線溝１２２Ａ内に残存した金属層１２４は、読み出し／書き込みビット線として機能する第７配線層となる。
【０４８６】
また、ＣＶＤ法により、層間絶縁膜１２２上に絶縁層（窒化シリコンなど）１２５を形成する。また、ＣＭＰ法により、この絶縁層１２５を研磨し、この絶縁層１２５を、第７配線層としての金属層１２４上に残存させる。また、層間絶縁膜１２２上に、第７配線層としての金属層１２４を完全に覆う層間絶縁膜（酸化シリコンなど）１２６を形成する。
【０４８７】
[24] 配線溝の形成ステップ
次に、図８４に示すように、層間絶縁膜１２６に、配線溝１２７を形成する。本例では、配線溝１２７は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝１２７の側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）１２８が形成される。
【０４８８】
配線溝１２７は、例えば、ＰＥＰにより、層間絶縁膜１２６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１２６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４８９】
サイドウォール絶縁層１２８は、ＣＶＤ法により、層間絶縁膜１２６上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０４９０】
[25] 第８配線層の形成ステップ
次に、図８５に示すように、例えば、スパッタ法を用いて、層間絶縁膜１２６上、配線溝１２７の内面上及びサイドウォール絶縁層１２８上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１２９を形成する。続けて、例えば、スパッタ法により、バリアメタル層１２９上に、配線溝１２７を完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合には、スパッタ法に代えて電解メッキ法を使用する。）１３０を形成する。
【０４９１】
この後、図８６に示すように、例えば、ＣＭＰ法を用いて、金属層１３０を研磨し、金属層１３０を、配線溝１２７内のみに残す。配線溝１２７内に残存した金属層１３０は、書き込みワード線として機能する第８配線層となる。
【０４９２】
また、ＣＶＤ法により、層間絶縁膜１２６上に絶縁層（窒化シリコンなど）１３１を形成する。また、ＣＭＰ法により、この絶縁層１３１を研磨し、この絶縁層１３１を、第８配線層としての金属層１３０上に残存させる。また、層間絶縁膜１２６上に、第８配線層としての金属層１３０を完全に覆う層間絶縁膜（酸化シリコンなど）１３２を形成する。
【０４９３】
[26] 第４ＭＴＪ素子の下部電極の形成ステップ
次に、図８７及び図８８に示すように、層間絶縁膜１２２，１２６に、第３ＭＴＪ素子の下部電極１２０に到達するコンタクトホールを形成する。
【０４９４】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１２６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１２２，１２６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０４９５】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）１３３を形成する。続けて、例えば、スパッタ法により、バリアメタル層１３３上に、コンタクトホールを完全に満たす金属層（Ｗなど）１３４を形成する。
【０４９６】
この後、例えば、ＣＭＰ法を用いて、金属層１３４を研磨し、金属層１３４を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層１３４は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１３２上に、第４ＭＴＪ素子の下部電極となる金属層（Ｔａなど）１３５を形成する。
【０４９７】
[27] 第４ＭＴＪ素子の形成ステップ
次に、図８９及び図９０に示すように、金属層１３５上に、第４ＭＴＪ素子１３６を形成する。第４ＭＴＪ素子１３６は、トンネルバリア及びこれを挟み込む２つの強磁性層を主要部として構成され、例えば、図７に示すような構造を有している。
【０４９８】
また、第４ＭＴＪ素子１３６の下部電極１３５をパターニングする。
【０４９９】
第４ＭＴＪ素子１３６の下部電極１３５のパターニングは、ＰＥＰにより、下部電極１３５上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極１３５をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０５００】
この後、ＣＶＤ法を用いて、第４ＭＴＪ素子１３６を完全に覆う層間絶縁膜１３７を形成する。
【０５０１】
[28] 配線溝の形成ステップ
次に、図９１に示すように、層間絶縁膜１３７に、配線溝１３７Ａを形成する。本例では、配線溝１３７Ａは、読み出し／書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線金属として銅（Ｃｕ）を用いた場合、配線溝１３７Ａの側面には、銅の拡散防止と酸化防止のためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０５０２】
配線溝１３７Ａは、例えば、ＰＥＰにより、層間絶縁膜１３７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１３７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０５０３】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１３７上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０５０４】
[29] 第９配線層の形成ステップ
次に、図９２に示すように、例えば、スパッタ法を用いて、層間絶縁膜１３７上、配線溝１３７Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１３８を形成する。続けて、例えば、スパッタ法により、バリアメタル層１３８上に、配線溝１３７Ａを完全に満たす金属層（Ａｌ，Ｃｕなど。Ｃｕの場合には、スパッタ法に代えて電解メッキ法を使用する。）１３９を形成する。
【０５０５】
この後、図９３及び図９４に示すように、例えば、ＣＭＰ法を用いて、金属層１３９を研磨し、金属層１３９を、配線溝１３７Ａ内のみに残す。配線溝１３７Ａ内に残存した金属層１３９は、読み出し／書き込みビット線として機能する第９配線層となる。
【０５０６】
また、ＣＶＤ法により、層間絶縁膜１３７上に絶縁層（窒化シリコンなど）１４０を形成する。また、ＣＭＰ法により、この絶縁層１４０を研磨し、この絶縁層１４０を、第９配線層としての金属層１３９上に残存させる。
【０５０７】
最後に、例えば、層間絶縁膜１３７上に、第９配線層としての金属層１３９を完全に覆う層間絶縁膜（酸化シリコンなど）を形成する。
【０５０８】
(3) まとめ
この製造方法によれば、読み出しブロックが複数段に積み重ねられた複数のＴＭＲ素子から構成され、かつ、これら複数のＴＭＲ素子がそれぞれ独立に読み出しビット線に接続されるセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を実現することができる。
【０５０９】
なお、本例では、配線層を形成するに当たって、ダマシンプロセス及びデュアルダマシンプロセスを採用したが、これに代えて、例えば、配線層の加工をエッチングにより行うプロセスを採用してもよい。
【０５１０】
６． その他
上述の説明では、磁気ランダムアクセスメモリのメモリセルとして、ＴＭＲ素子を用いることを前提としたが、メモリセルがＧＭＲ（Giant Magneto Resistance）素子である場合にも、本発明、即ち、各種のセルアレイ構造、読み出し動作原理、読み出し回路の具体例などを適用することができる。
【０５１１】
また、ＴＭＲ素子やＧＭＲ素子の構造や、これらを構成する材料などについても、本発明の適用に当たって、特に、限定されることはない。
【０５１２】
磁気ランダムアクセスメモリの読み出し選択スイッチとしては、ＭＯＳトランジスタ、バイポーラトランジスタ及びダイオードの場合について説明したが、これ以外のスイッチ素子、例えば、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタなどを、読み出し選択スイッチとして用いることもできる。
【０５１３】
【発明の効果】
以上、説明したように、本発明によれば、第一に、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提供できる。また、第二に、その新規なセルアレイ構造に適した高速読み出しが可能な新規な読み出し動作原理を提供できる。さらに、第三に、その新規な読み出し動作原理を実現するための読み出し回路を実現できる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの構造例１に関わる回路図。
【図２】本発明の磁気ランダムアクセスメモリの構造例１に関わる回路図。
【図３】本発明の磁気ランダムアクセスメモリの構造例１の変形例に関わる回路図。
【図４】本発明の磁気ランダムアクセスメモリの構造例１に関わる断面図。
【図５】本発明の磁気ランダムアクセスメモリの構造例１に関わる断面図。
【図６】構造例１のＴＭＲ素子及びその近傍のレイアウトを示す平面図。
【図７】ＴＭＲ素子の構造例を示す図。
【図８】ＴＭＲ素子の構造例を示す図。
【図９】ＴＭＲ素子の構造例を示す図。
【図１０】本発明の磁気ランダムアクセスメモリの構造例２に関わる回路図。
【図１１】本発明の磁気ランダムアクセスメモリの構造例２に関わる断面図。
【図１２】本発明の磁気ランダムアクセスメモリの構造例２に関わる断面図。
【図１３】本発明の磁気ランダムアクセスメモリの構造例３に関わる回路図。
【図１４】本発明の磁気ランダムアクセスメモリの構造例３に関わる回路図。
【図１５】本発明の磁気ランダムアクセスメモリの構造例３の変形例に関わる回路図。
【図１６】本発明の磁気ランダムアクセスメモリの構造例３の変形例に関わる回路図。
【図１７】本発明の磁気ランダムアクセスメモリの構造例３に関わる断面図。
【図１８】本発明の磁気ランダムアクセスメモリの構造例３に関わる断面図。
【図１９】構造例３のＴＭＲ素子及びその近傍のレイアウトを示す平面図。
【図２０】本発明の磁気ランダムアクセスメモリの構造例４に関わる回路図。
【図２１】本発明の磁気ランダムアクセスメモリの構造例４に関わる断面図。
【図２２】本発明の磁気ランダムアクセスメモリの構造例４に関わる断面図。
【図２３】本発明の磁気ランダムアクセスメモリの構造例５に関わる回路図。
【図２４】本発明の磁気ランダムアクセスメモリの構造例５に関わる断面図。
【図２５】本発明の磁気ランダムアクセスメモリの構造例５に関わる断面図。
【図２６】本発明の磁気ランダムアクセスメモリの構造例６に関わる回路図。
【図２７】本発明の磁気ランダムアクセスメモリの構造例６に関わる断面図。
【図２８】本発明の磁気ランダムアクセスメモリの構造例６に関わる断面図。
【図２９】本発明の磁気ランダムアクセスメモリの構造例７に関わる回路図。
【図３０】本発明の磁気ランダムアクセスメモリの構造例７に関わる断面図。
【図３１】本発明の磁気ランダムアクセスメモリの構造例８に関わる回路図。
【図３２】本発明の磁気ランダムアクセスメモリの構造例８に関わる断面図。
【図３３】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図３４】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図３５】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図３６】読み出しワード線ドライバの回路例を示す図。
【図３７】読み出しワード線ドライバの回路例を示す図。
【図３８】カラムデコーダの回路例を示す図。
【図３９】カラムデコーダの回路例を示す図。
【図４０】読み出し回路の回路例を示す図。
【図４１】読み出し回路の回路例を示す図。
【図４２】センスアンプ＆バイアス回路の回路例を示す図。
【図４３】センスアンプの回路例を示す図。
【図４４】リファレンス電位生成回路の回路例を示す図。
【図４５】オペアンプの回路例を示す図。
【図４６】本発明の製造方法が適用されるデバイス構造を示す図。
【図４７】本発明の製造方法の１ステップを示す断面図。
【図４８】本発明の製造方法の１ステップを示す断面図。
【図４９】本発明の製造方法の１ステップを示す平面図。
【図５０】図４９のＬ−Ｌ線に沿う断面図。
【図５１】本発明の製造方法の１ステップを示す断面図。
【図５２】本発明の製造方法の１ステップを示す断面図。
【図５３】本発明の製造方法の１ステップを示す断面図。
【図５４】本発明の製造方法の１ステップを示す断面図。
【図５５】本発明の製造方法の１ステップを示す断面図。
【図５６】本発明の製造方法の１ステップを示す断面図。
【図５７】本発明の製造方法の１ステップを示す平面図。
【図５８】図５７のＬＶＩＩＩ−ＬＶＩＩＩ線に沿う断面図。
【図５９】本発明の製造方法の１ステップを示す平面図。
【図６０】図５９のＬＸ−ＬＸ線に沿う断面図。
【図６１】本発明の製造方法の１ステップを示す断面図。
【図６２】本発明の製造方法の１ステップを示す断面図。
【図６３】本発明の製造方法の１ステップを示す断面図。
【図６４】本発明の製造方法の１ステップを示す断面図。
【図６５】本発明の製造方法の１ステップを示す断面図。
【図６６】本発明の製造方法の１ステップを示す断面図。
【図６７】本発明の製造方法の１ステップを示す平面図。
【図６８】図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う断面図。
【図６９】本発明の製造方法の１ステップを示す平面図。
【図７０】図６９のＬＸＸ−ＬＸＸ線に沿う断面図。
【図７１】本発明の製造方法の１ステップを示す断面図。
【図７２】本発明の製造方法の１ステップを示す断面図。
【図７３】本発明の製造方法の１ステップを示す断面図。
【図７４】本発明の製造方法の１ステップを示す断面図。
【図７５】本発明の製造方法の１ステップを示す断面図。
【図７６】本発明の製造方法の１ステップを示す断面図。
【図７７】本発明の製造方法の１ステップを示す平面図。
【図７８】図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。
【図７９】本発明の製造方法の１ステップを示す平面図。
【図８０】図７９のＬＸＸＸ−ＬＸＸＸ線に沿う断面図。
【図８１】本発明の製造方法の１ステップを示す断面図。
【図８２】本発明の製造方法の１ステップを示す断面図。
【図８３】本発明の製造方法の１ステップを示す断面図。
【図８４】本発明の製造方法の１ステップを示す断面図。
【図８５】本発明の製造方法の１ステップを示す断面図。
【図８６】本発明の製造方法の１ステップを示す断面図。
【図８７】本発明の製造方法の１ステップを示す平面図。
【図８８】図８７のＬＸＸＸＶＩＩＩ−ＬＸＸＸＶＩＩＩ線に沿う断面図。
【図８９】本発明の製造方法の１ステップを示す平面図。
【図９０】図８９のＸＬ−ＸＬ線に沿う断面図。
【図９１】本発明の製造方法の１ステップを示す断面図。
【図９２】本発明の製造方法の１ステップを示す断面図。
【図９３】本発明の製造方法の１ステップを示す平面図。
【図９４】図９３のＸＣＩＶ−ＸＣＩＶ線に沿う断面図。
【図９５】構造例１に関わるメモリの回路構造の変形例を示す図。
【図９６】構造例１に関わるメモリの回路構造の変形例を示す図。
【図９７】構造例１に関わるメモリのデバイス構造の変形例を示す図。
【図９８】構造例１に関わるメモリのデバイス構造の変形例を示す図。
【図９９】構造例１に関わるメモリのデバイス構造の変形例を示す図。
【図１００】構造例１に関わるメモリのデバイス構造の変形例を示す図。
【図１０１】構造例２に関わるメモリの回路構造の変形例を示す図。
【図１０２】構造例２に関わるメモリのデバイス構造の変形例を示す図。
【図１０３】構造例２に関わるメモリのデバイス構造の変形例を示す図。
【図１０４】構造例２に関わるメモリのデバイス構造の変形例を示す図。
【図１０５】構造例２に関わるメモリのデバイス構造の変形例を示す図。
【図１０６】構造例３に関わるメモリの回路構造の変形例を示す図。
【図１０７】構造例３に関わるメモリの回路構造の変形例を示す図。
【図１０８】構造例３に関わるメモリのデバイス構造の変形例を示す図。
【図１０９】構造例３に関わるメモリのデバイス構造の変形例を示す図。
【図１１０】構造例３に関わるメモリのデバイス構造の変形例を示す図。
【図１１１】構造例３に関わるメモリのデバイス構造の変形例を示す図。
【図１１２】構造例４に関わるメモリの回路構造の変形例を示す図。
【図１１３】構造例４に関わるメモリのデバイス構造の変形例を示す図。
【図１１４】構造例４に関わるメモリのデバイス構造の変形例を示す図。
【図１１５】構造例４に関わるメモリのデバイス構造の変形例を示す図。
【図１１６】構造例４に関わるメモリのデバイス構造の変形例を示す図。
【符号の説明】
１１ ：メモリセルアレイ、
１２ ：ＴＭＲ素子、
２３Ａ−１，・・・２３Ａ−ｎ ：書き込みワード線ドライバ、
２４−１，・・・２４−ｎ ：書き込みワード線シンカー、
２５−１，・・・２５−ｎ ：ロウデコーダ、
２９Ａ ：書き込みビット線ドライバ／シンカー、
２９Ｂ ：読み出し回路、
２９Ｂ１１，・・・２９Ｂ１４ ：センスアンプ＆バイアス回路、
２９Ｂ２ ：セレクタ、
２９Ｂ３ ：出力バッファ、
２９Ｃ ：カラム選択スイッチ、
３０ ：共通データ線、
３１ ：書き込みビット線ドライバ／シンカー、
３２ ：カラムデコーダ、
４１，５１ ：半導体基板、
４２Ａ，・・・４２Ｅ ：コンタクトプラグ、
４３ ：中間層、
４４Ａ，・・・４４Ｄ ：下部電極、
５２ ：素子分離絶縁層、
５３ ：ゲート絶縁膜、
５４ ：ゲート電極、
５５ ：キャップ絶縁膜、
５６Ａ ：ソース領域、
５６Ｂ ：ドレイン領域、
５７，６５，８８ ：サイドウォール絶縁層、
５８，６３，６９，７５，７９，９３，１００，１０４，１２２，１２６，１３７ ：層間絶縁膜、
５９ ：コンタクトホール、
６０，６４，７５Ａ，８７，１００Ａ，１１２，１２２Ａ，１２７，１３７Ａ：配線溝、
６１，６６，７０，７６，８０，８９，９４，１１４，１１８，１２３，１２９，１３８ ：バリアメタル層、
６２，６７，７１，７７，８１，９０，９５，１１５，１１９，１２４，１３０，１３９ ：金属層、
６８，７８，９２，１０３，１１６，１２５，１３１，１４０ ：絶縁層、
７３，９７，１０８，１２０，１３６ ：ＭＴＪ素子、
７２，９６，１２１，１３５ ：下部電極、
ＭＴＪ１，・・・ＭＴＪ４ ：ＴＭＲ素子（ＭＴＪ素子）、
ＢＫ１１，・・・ＢＫｊｎ ：読み出しブロック、
ＷＷＬ４（ｎ−１）＋１，・・・ＷＷＬ４（ｎ−１）＋４ ：書き込みワード線、
ＲＷＬ１，・・・ＲＷＬｎ ：読み出しワード線、
ＢＬ１，・・・ＢＬｊ ：読み出し／書き込みビット線、
ＱＰ１，・・・ＱＰ１９ ：ＰチャネルＭＯＳトランジスタ、
ＱＮ１，・・・ＱＮ２０ ：ＮチャネルＭＯＳトランジスタ、
ＡＤ１，・・・ＡＤ１０ ：ＡＮＤ回路、
ＮＤ１，・・・ＮＤ１２ ：ＮＡＮＤ回路、
ＩＮＶ１，・・・ＩＮＶ８ ：インバータ回路、
ＯＰ ：オペアンプ、
Ｉｓ１，Ｉｓ２ ：定電流源、
ＲＳＷ ：読み出し選択スイッチ、
ＢＳＷ ：ブロック選択スイッチ。

Claims (5)

1. 磁気抵抗効果を利用してデータを記憶する複数のメモリセルからなる読み出しブロックと、前記複数のメモリセルの一端に１つずつ独立に接続される複数のビット線と、前記複数のビット線の各々に１つずつ独立に接続される複数のバイアス回路と、前記複数のメモリセルの他端に共通に接続される読み出し選択スイッチとを有する磁気ランダムアクセスメモリの読み出し方法において、前記複数のバイアス回路により前記複数のビット線にバイアス電位を与えた状態で、前記複数のメモリセルに同時に読み出し電流を流すステップと、前記読み出し電流に基づいて前記複数のメモリセルのデータを検出するステップとを具備することを特徴とする磁気ランダムアクセスメモリの読み出し方法。
2. 前記複数のメモリセルのデータは、複数のセンスアンプにより同時に検出されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの読み出し方法。
3. 前記複数のメモリセルの状態にかかわらず、前記複数のビット線に同一のバイアス電位を与えることを特徴とする請求項１又は２に記載の磁気ランダムアクセスメモリの読み出し方法。
4. 前記データの検出は、前記読み出し電流から生成される読み出し電位とリファレンス電位を比較することにより行い、前記リファレンス電位は、前記複数のメモリセルと同じ構造を有する抵抗素子を用いて生成されることを特徴とする請求項１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリの読み出し方法。
5. 前記複数のメモリセルは、半導体基板上に積み重ねられていることを特徴とする請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリの読み出し方法。

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