JP4146170B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗（Mangeto Resistive）効果を利用する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（Tunneling Mangeto Resistive：以後、ＴＭＲと表記する。）効果を利用する磁気ランダムアクセスメモリがある。
【０００３】
磁気ランダムアクセスメモリの提案としては、例えば、Roy Scheuerlein et.alによる、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」が知られている。
【０００４】
磁気ランダムアクセスメモリは、ＴＭＲ素子により、“１”，“０”−データを記憶する。ＴＭＲ素子の基本構造は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟み込んだ構造である。但し、ＴＭＲ素子の構造については、ＭＲ（Magneto Resistive）比の最適化などのため、種々の構造が提案されている（ＭＲ比及びＴＭＲ素子の構造については、例えば、特願２０００−２９６０８２号、特願２００１−３７１４０号を参照）。
【０００５】
ＴＭＲ素子に記憶されるデータは、２つの磁性層の磁化状態が平行か、又は反平行かによって判断される。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００６】
通常、２つの磁性層のうちの１つ（固定層）には、反強磁性層が付設される。反強磁性層は、固定層の磁化の向きを固定するための部材である。従って、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、ＴＭＲ素子に記憶されるデータ（“１”又は“０”）が決定される。
【０００７】
ＴＭＲ素子の磁化状態が平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。例えば、この状態を“１”−状態とする。また、ＴＭＲ素子の磁化状態が反平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。例えば、この状態を“０”−状態とする。
【０００８】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリのセルアレイ構造については、現在、メモリ容量の大容量化、書き込み／読み出し動作の安定化などの観点から、種々の構造が検討されている。
【０００９】
例えば、現在では、１つのメモリセルを１つのＭＯＳトランジスタと１つのＴＭＲ素子（又はＭＴＪ(Magnetic Tunnel Junction)素子）から構成するセルアレイ構造が知られている。また、読み出し動作の安定化を実現するため、このようなセルアレイ構造を有すると共に、１ビットデータを２つのメモリセルアレイを用いて記憶する磁気ランダムアクセスメモリも知られている。
【００１０】
しかし、これらの磁気ランダムアクセスメモリでは、メモリ容量の増大を図ることが難しい。なぜなら、これらのセルアレイ構造では、１つのＴＭＲ素子に１つのＭＯＳトランジスタが対応しているためである。
【００１１】
ところで、例えば、特願２０００−２９６０８２号には、複数のＴＭＲ素子を並列に接続したアレイ構造が提案されている。このセルアレイ構造によれば、複数のＴＭＲ素子に１つのＭＯＳトランジスタが対応しているため、１つのメモリセルが１つのＴＭＲ素子と１つのＭＯＳトランジスタとから構成されるセルアレイ構造に比べて、メモリ容量の増大を図ることができる。
【００１２】
しかし、特願２０００−２９６０８２号に開示される技術においても、ＴＭＲ素子は、一平面内に二次元的に配置されるため、ＴＭＲ素子を高密度に集積することが十分にできない。
【００１３】
本発明の目的は、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提案すること、その新規なセルアレイ構造に適した新規な読み出し動作原理を提案すること、並びに、その新規な読み出し動作原理を実現するための読み出し回路を提案することにある。
【００１４】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、半導体基板上に積み重ねられ、かつ、直列接続される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、前記読み出しビット線に接続される読み出し回路と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを備える。前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続される。前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有される。
【００１６】
本発明の磁気ランダムアクセスメモリは、半導体基板上に積み重ねられ、かつ、直列接続と並列接続の組み合わせにより構成される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、前記読み出しビット線に接続される読み出し回路と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを備える。前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続と並列接続の組み合わせにより接続される。前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有される。
【００４５】
本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板上に積み重ねられ、かつ、直列接続される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、前記読み出しビット線に接続される読み出し回路と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを備え、前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続され、前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有される磁気ランダムアクセスメモリに適用される。その製造方法は、前記半導体基板の表面領域に読み出し選択スイッチを形成するステップと、前記読み出し選択スイッチ上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第１の書き込みワード線を形成するステップと、前記第１の書き込みワード線の直上に第１のメモリセルを形成するステップと、前記第１のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第１の書き込みビット線を形成するステップと、前記第１の書き込みビット線の直上に、前記第１の書き込みビット線に対して前記第１のメモリセルと対称となる第２のメモリセルを形成するステップと、前記第２のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第２の書き込みワード線を形成するステップと、前記第２の書き込みワード線の直上に、前記第２の書き込みワード線に対して前記第２のメモリセルと対称となる第３のメモリセルを形成するステップと、前記第３のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第２の書き込みビット線を形成するステップと、前記第２の書き込みビット線の直上に、前記第２の書き込みビット線に対して前記第３のメモリセルと対称となる第４のメモリセルを形成するステップと、前記第４のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第３の書き込みワード線を形成するステップと、前記第３の書き込みワード線上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる前記読み出しビット線を形成するステップとから構成される。
【００４６】
本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板上に積み重ねられ、かつ、直列接続と並列接続の組み合わせにより構成される磁気抵抗効果を利用する複数のメモリセルと、前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、前記読み出しビット線に接続される読み出し回路と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを備え、前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続と並列接続の組み合わせにより接続され、前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有される磁気ランダムアクセスメモリに適用される。その製造方法は、前記半導体基板の表面領域に読み出し選択スイッチを形成するステップと、前記読み出し選択スイッチ上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第１の書き込みワード線を形成するステップと、前記第１の書き込みワード線の直上に第１のメモリセルを形成するステップと、前記第１のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第１の書き込みビット線を形成するステップと、前記第１の書き込みビット線の直上に、前記第１の書き込みビット線に対して前記第１のメモリセルと対称となる第２のメモリセルを形成するステップと、前記第２のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第２の書き込みワード線を形成するステップと、前記第２の書き込みワード線の直上に、前記第２の書き込みワード線に対して前記第２のメモリセルと対称となる第３のメモリセルを形成するステップと、前記第３のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第２の書き込みビット線を形成するステップと、前記第２の書き込みビット線の直上に、前記第２の書き込みビット線に対して前記第３のメモリセルと対称となる第４のメモリセルを形成するステップと、前記第４のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第３の書き込みワード線を形成するステップと、前記第３の書き込みワード線上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる前記読み出しビット線を形成するステップとから構成される。
【００５２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００５３】
１． 概要
本発明の磁気ランダムアクセスメモリの第一の特徴は、メモリセルアレイのセルアレイ構造にある。
【００５４】
磁気ランダムアクセスメモリのメモリセルの高集積化を図るための構造としては、例えば、特願２００１−３５００１３号や、特願２００１−３６５２３６号などに開示されたメモリセルアレイ構造がある。
【００５５】
本発明は、これらの文献に開示されるメモリセルアレイ構造を変形したメモリセルアレイ構造について提案する。即ち、本発明の磁気ランダムアクセスメモリでは、複数のＴＭＲ素子（又はＭＴＪ素子）により読み出しブロックを構成し、その読み出しブロックを、読み出しビット線とソース線との間に接続する。
【００５６】
本発明の磁気ランダムアクセスメモリの第二の特徴は、読み出し動作原理にある。
【００５７】
上述の第一の特徴に関わるセルアレイ構造を採用した場合、読み出し動作原理についても、工夫する必要がある。
【００５８】
その読み出し動作原理については、特願２０００−２９６０８２号、特願２００１−３５００１３号や、特願２００１−３６５２３６号などに詳細に開示されている。本願では、これらの読み出し動作原理を、本発明の第一の特徴であるメモリセルアレイ構造に適用した場合をについて説明する。
【００５９】
本発明の磁気ランダムアクセスメモリの第三の特徴は、ＴＭＲ素子の構造にある。
【００６０】
上述の第二の特徴に関わる新たな読み出し動作原理を適用する場合には、読み出しブロック内の複数のＴＭＲ素子の構造を工夫しなければならない場合がある。そこで、本発明では、本発明の第二の特徴であるメモリセルアレイ構造を採用した場合におけるＴＭＲ素子の構造について説明する。
【００６１】
本発明の磁気ランダムアクセスメモリの第四の特徴は、読み出し回路の構成にある。
【００６２】
本発明では、上述の第二及び第三の特徴により実現される読み出し動作原理を実行するために、新規な読み出し回路が必要となる。そこで、本発明の磁気ランダムアクセスメモリの読み出し回路の具体例について提案する。
【００６３】
本発明の磁気ランダムアクセスメモリの第五の特徴は、磁気ランダムアクセスメモリの製造方法にある。
【００６４】
本発明では、上述の第一の特徴に関わるセルアレイ構造を実現するために、新規な読み出し方法が必要となる。そこで、本発明では、上述の第一の特徴に関わるメモリセルアレイ構造を実現するための製造方法について提案する。
【００６５】
２． セルアレイ構造
まず、本発明の磁気ランダムアクセスメモリのセルアレイ構造について説明する。本発明に関わるセルアレイ構造の特徴は、複数のＴＭＲ素子（又はＭＴＪ素子）を、半導体基板の表面に対して垂直な方向（縦方向）に複数段に積み重ねた点にある。つまり、本発明のセルアレイ構造では、複数のＴＭＲ素子は、半導体基板上に三次元的に配置される。
【００６６】
また、複数段に積み重ねられた複数のＴＭＲ素子は、読み出しビット線とソース線との間に直列、並列又はそれらの組み合せ（直並列）に接続される。
【００６７】
このようなセルアレイ構造にすれば、ＴＭＲ素子は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【００６８】
(1) 構造例１
構造例１は、複数段に積み重ねられた複数のＴＭＲ素子を直列接続したセルアレイ構造に関する。
【００６９】
▲１▼ 回路構造
まず、回路構造について説明する。
図１は、本発明の構造例１としての磁気ランダムアクセスメモリの主要部を示している。
【００７０】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいうものとする。
【００７１】
本例では、メモリセルアレイ１１は、Ｘ方向に配置されるｊ＋１個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ＋１個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【００７２】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、互いに直列接続され、１つのブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【００７３】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷを経由して、接地点に接続される。
【００７４】
本例では、Ｘ方向に配置されるｊ＋１個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ＋１個のロウを有する。また、Ｙ方向に配置されるｎ＋１個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ＋１個のカラムを有する。
【００７５】
ブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、３本）の書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２が配置される。但し、ｎは、ロウの番号であり、ｎ＝０，１，２，・・・である。
【００７６】
Ｘ方向に延びる書き込みワード線に関しては、例えば、図２１７に示すように、１ロウ内の１つの段に１本の書き込みワード線を配置することができる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、４本（ＷＷＬ４ｎ，ＷＷＬ４ｎ＋１，ＷＷＬ４ｎ＋２，ＷＷＬ４ｎ＋３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【００７７】
また、Ｙ方向に延びる書き込みビット線に関しても、例えば、図２１７に示すように、１カラム内の１つの段に１本の書き込みビット線を配置することができる。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、４本（ＢＬｊ０，ＢＬｊ１，ＢＬｊ２，ＢＬｊ３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【００７８】
しかし、本例では、Ｘ方向に延びる１ロウ内の書き込みワード線の少なくとも１本を２つのＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で共有するようにしている。具体的には、本例では、書き込みワード線ＷＷＬ３ｎ＋１が二段目と三段目のＴＭＲ素子に共有される。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数が減少し、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下を実現できる。
【００７９】
ブロック構造から考えると、例えば、図２１８に示すように、一段目と二段目のＴＭＲ素子で１本の書き込みワード線を共有し、三段目と四段目のＴＭＲ素子で１本の書き込みワード線を共有することもできる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、２本（ＷＷＬ２ｎ，ＷＷＬ２ｎ＋１）にすることができる。
【００８０】
それにもかかわらず、本例で、Ｘ方向に延びる１ロウ内の書き込みワード線の数を３本としたのは、Ｙ方向に延びる１カラム内の書き込みビット線の位置を考慮したためである。
【００８１】
即ち、本例では、一段目のＴＭＲ素子１２と二段目のＴＭＲ素１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子１２と四段目のＴＭＲ素子１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ１が配置される。
【００８２】
その結果、Ｙ方向に延びる１カラム内の書き込みビット線に関しては、一段目と二段目のＴＭＲ素子で１本の書き込みビット線が共有され、三段目と四段目のＴＭＲ素子で１本の書き込みビット線が共有される。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、２本となる。
【００８３】
なお、図１では、ＴＭＲ素子１２を立体的に描けないという理由から、２本の書き込みビット線ＢＬｊ０，ＢＬｊ１は、ブロックＢＫｊｎ内の４つのＴＭＲ素子１２を挟み込むように描かれているが、実際は、上述のように、一段目のＴＭＲ素子と二段目のＴＭＲ素の間に１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子と四段目のＴＭＲ素子の間に１本の書き込みワード線ＢＬｊ１が配置される。
【００８４】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、後述するデバイス構造の説明で明らかになる。
【００８５】
Ｘ方向に延びる書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【００８６】
読み出し選択スイッチＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝０，１，２，・・・）に接続される。１本の読み出しワード線ＲＷＬｎは、１つのカラム内の１つのブロックＢＫｊｋに対応し、かつ、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【００８７】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【００８８】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２のうちの１本を選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択された書き込みワード線に書き込み電流を供給する。書き込み電流は、選択されたワード線を流れ、書き込みワード線シンカー２４−ｎに吸収される。
【００８９】
ロウデコーダ２５−ｎは、読み出し動作時、例えば、上位ロウアドレス信号に基づいて、１ロウ内のブロックを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたブロックＢＫに接続される読み出しワード線ＲＷＬｎに読み出しワード線電圧を供給する。選択されたブロックＢＫでは、読み出し選択スイッチＲＳＷがオン状態となるため、読み出し電流は、選択されたブロックＢＫ内の複数のＴＭＲ素子を経由して、接地点に向かって流れる。
【００９０】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＳＷＡを経由して、共通データ線２８に接続される。共通データ線２８は、読み出し回路（センスアンプを含む）２９Ｂに接続される。
【００９１】
書き込みビット線ＢＬｊ０，ＢＬｊ１の一端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック２９Ａに接続される。
【００９２】
書き込みビット線ＢＬｊ０，ＢＬｊ１の他端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック３１に接続される。
【００９３】
カラム選択スイッチＳＷＡのゲートには、カラム選択線信号ＣＳＬｊ（ｊ＝０，１，・・・）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｊを出力する。
【００９４】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数のブロックから構成され、ブロック単位で読み出しを行う。また、１つのブロックは、複数段に積み重ねられ、互いに直列接続される複数のＴＭＲ素子から構成される。
【００９５】
このようなセルアレイ構造にすれば、ＴＭＲ素子は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【００９６】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図２及び図３は、本発明の構造例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【００９７】
図２は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図３は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図２及び図３に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【００９８】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地点に接続される。ソース線ＳＬは、例えば、Ｘ方向に一直線に延びている。
【００９９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられている。
【０１００】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各々は、下部電極４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４と上部電極４１Ｂ１，４１Ｂ２，４１Ｂ３，４１Ｂ４の間に配置されている。コンタクトプラグ４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆは、４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を互いに直列接続する。
【０１０１】
最も下段のＴＭＲ素子ＭＴＪ１の下部電極４１Ａ１は、コンタクトプラグ４２Ａ，４２Ｂ及び中間層４３を経由して、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子ＭＴＪ４の上部電極４１Ｂ４は、コンタクトプラグ４２Ｆを経由して、Ｙ方向に延びる読み出しビット線ＢＬｊに接続される。
【０１０２】
書き込みワード線ＷＷＬ３ｎは、ＴＭＲ素子ＭＴＪ１の直下に配置され、書き込みワード線ＷＷＬ３ｎ＋１は、ＴＭＲ素子ＭＴＪ２とＴＭＲ素子ＭＴＪ３との間に配置され、書き込みワード線ＷＷＬ３ｎ＋２は、ＴＭＲ素子ＭＴＪ４の直上に配置される。書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２は、Ｘ方向に延びている。
【０１０３】
書き込みビット線ＢＬｊ０は、ＴＭＲ素子ＭＴＪ１とＴＭＲ素子ＭＴＪ２との間に配置され、書き込みビット線ＢＬｊ１は、ＴＭＲ素子ＭＴＪ３とＴＭＲ素子ＭＴＪ４との間に配置される。書き込みビット線ＢＬｊ０，ＢＬｊ１は、Ｙ方向に延びている。
【０１０４】
このようなデバイス構造によれば、１つの読み出し選択スイッチＲＳＷに対して、複数（本例では、４個）のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を設けている。また、これらのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、読み出し選択スイッチＲＳＷ上に積み重ねられ、互いに直列に接続される。
【０１０５】
また、この場合、読み出しビット線ＢＬｊは、例えば、最上層に１本のみ設ければよい。また、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２及び書き込みビット線ＢＬｊ０，ＢＬｊ１の少なくとも１本については、２つのＴＭＲ素子で共有させることが可能である。
【０１０６】
従って、このようなデバイス構造によれば、ＴＭＲ素子を半導体基板上に高密度に配置することができるようになるため、メモリ容量の増大に貢献できる。また、ＴＭＲ素子のアレイ内に配置される配線（書き込みワード線、書き込みビット線、読み出しビット線など）の数を減らすことができるため、ＴＭＲ素子の直下の絶縁膜の平坦化を実現でき、ＴＭＲ素子の特性を向上できる。
【０１０７】
▲３▼ 変形例
構造例１の変形例について説明する。
【０１０８】
図４及び図５は、構造例１の第１変形例を示している。
図４の回路図は、図１の回路図に対応し、また、図５のデバイス構造の断面図は、図２のデバイス構造の断面図に対応している。本例の構造が図１乃至図３の構造と異なる点は、読み出し選択スイッチを実現する素子にある。
【０１０９】
即ち、図１乃至図３の構造では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、本例の構造では、読み出し選択スイッチは、ダイオードＤＩから構成される。これに伴い、読み出しワード線ＲＷＬ０，・・・ＲＷＬｎは、ダイオードＤＩのカソードに接続される。
【０１１０】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｉを“Ｌ”、即ち、接地電位に設定する。この時、選択されたロウのブロックを構成する直列接続された複数のＴＭＲ素子に、読み出し電流を流すことができる。
【０１１１】
図６及び図７は、構造例１の第２変形例を示している。
図６の回路図は、図１の回路図に対応し、また、図７のデバイス構造の断面図は、図２のデバイス構造の断面図に対応している。本例の構造が図１乃至図３の構造と異なる点は、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの種類にある。
【０１１２】
即ち、図１乃至図３の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、ＭＯＳトランジスタであった。これに対し、本例の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、バイポーラトランジスタとなっている。
【０１１３】
本例の構造の場合、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの全てをバイポーラトランジスタにしてもよいし、その一部をバイポーラトランジスタにしてもよい。
【０１１４】
(2) 構造例２
構造例２は、複数段に積み重ねられた複数のＴＭＲ素子を並列接続したセルアレイ構造に関する。
【０１１５】
▲１▼ 回路構造
まず、回路構造について説明する。
図８は、本発明の構造例２としての磁気ランダムアクセスメモリの主要部を示している。
【０１１６】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいう。
【０１１７】
メモリセルアレイ１１は、Ｘ方向に配置されるｊ＋１個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ＋１個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０１１８】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、互いに並列接続され、１つのブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０１１９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷを経由して、接地点に接続される。
【０１２０】
本例では、Ｘ方向に配置されるｊ＋１個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ＋１個のロウを有する。また、Ｙ方向に配置されるｎ＋１個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ＋１個のカラムを有する。
【０１２１】
ブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、３本）の書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２が配置される。但し、ｎは、ロウの番号であり、ｎ＝０，１，２，・・・である。
【０１２２】
Ｘ方向に延びる書き込みワード線に関しては、例えば、図２１９に示すように、１ロウ内の１つの段に１本の書き込みワード線を配置することができる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、４本（ＷＷＬ４ｎ，ＷＷＬ４ｎ＋１，ＷＷＬ４ｎ＋２，ＷＷＬ４ｎ＋３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０１２３】
また、Ｙ方向に延びる書き込みビット線に関しても、例えば、図２１９に示すように、１カラム内の１つの段に１本の書き込みビット線を配置することができる。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、４本（ＢＬｊ０，ＢＬｊ１，ＢＬｊ２，ＢＬｊ３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０１２４】
しかし、本例では、Ｘ方向に延びる１ロウ内の書き込みワード線の少なくとも１本を２つのＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で共有するようにしている。具体的には、本例では、書き込みワード線ＷＷＬ３ｎ＋１が二段目のＴＭＲ素子と三段目のＴＭＲ素子に共有される。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数が減少し、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下を実現できる。
【０１２５】
ブロック構造から考えると、例えば、図２２０に示すように、一段目と二段目のＴＭＲ素子で１本の書き込みワード線を共有し、三段目と四段目のＴＭＲ素子で１本の書き込みワード線を共有することもできる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、２本（ＷＷＬ２ｎ，ＷＷＬ２ｎ＋１）にすることができる。
【０１２６】
それにもかかわらず、本例で、Ｘ方向に延びる１ロウ内の書き込みワード線の数を３本としたのは、Ｙ方向に延びる１カラム内の書き込みビット線の位置を考慮したためである。
【０１２７】
即ち、本例では、一段目のＴＭＲ素子１２と二段目のＴＭＲ素１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子１２と四段目のＴＭＲ素子１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ１が配置される。
【０１２８】
その結果、Ｙ方向に延びる１カラム内の書き込みビット線に関しては、一段目と二段目のＴＭＲ素子で１本の書き込みビット線が共有され、三段目と四段目のＴＭＲ素子で１本の書き込みビット線が共有される。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、２本となる。
【０１２９】
なお、図８では、ＴＭＲ素子１２を立体的に描けないという理由から、２本の書き込みビット線Ｂｊ０，ＢＬｊ１は、ブロックＢｊｎ内の４つのＴＭＲ素子１２に交差するように描かれているが、実際は、上述のように、一段目のＴＭＲ素子と二段目のＴＭＲ素の間に１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子と四段目のＴＭＲ素子の間に１本の書き込みワード線ＢＬｊ１が配置される。
【０１３０】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、後述するデバイス構造の説明で明らかにする。
【０１３１】
Ｘ方向に延びる書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０１３２】
読み出し選択スイッチＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝０，１，２，・・・）に接続される。１本の読み出しワード線ＲＷＬｎは、１つのカラム内の１つのブロックＢＫｊｋに対応し、かつ、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０１３３】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【０１３４】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２のうちの１本を選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択された書き込みワード線に書き込み電流を供給する。書き込み電流は、選択されたワード線を流れ、書き込みワード線シンカー２４−ｎに吸収される。
【０１３５】
ロウデコーダ２５−ｎは、読み出し動作時、例えば、上位ロウアドレス信号に基づいて、１ロウ内のブロックを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたブロックＢＫに接続される読み出しワード線ＲＷＬｎに読み出しワード線電圧を供給する。選択されたブロックＢＫでは、読み出し選択スイッチＲＳＷがオン状態となるため、読み出し電流は、選択されたブロックＢＫ内の複数のＴＭＲ素子を経由して、接地点に向かって流れる。
【０１３６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＳＷＡを経由して、共通データ線２８に接続される。共通データ線２８は、読み出し回路（センスアンプを含む）２９Ｂに接続される。
【０１３７】
書き込みビット線ＢＬｊ０，ＢＬｊ１の一端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック２９Ａに接続される。
【０１３８】
書き込みビット線ＢＬｊ０，ＢＬｊ１の他端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック３１に接続される。
【０１３９】
カラム選択スイッチＳＷＡのゲートには、カラム選択線信号ＣＳＬｊ（ｊ＝０，１，・・・）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｊを出力する。
【０１４０】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数のブロックから構成され、ブロック単位で読み出しを行う。また、１つのブロックは、複数段に積み重ねられ、互いに並列接続される複数のＴＭＲ素子から構成される。
【０１４１】
このようなセルアレイ構造にすれば、ＴＭＲ素子は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【０１４２】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図９及び図１０は、本発明の構造例２としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０１４３】
図９は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図１０は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図９及び図１０に示される要素には、図８の回路の要素と対応がとれるように、図８と同じ符号が付してある。
【０１４４】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地点に接続される。ソース線ＳＬは、例えば、Ｘ方向に一直線に延びている。
【０１４５】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられている。
【０１４６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各々は、下部電極４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４と上部電極４１Ｂ１，４１Ｂ２，４１Ｂ３，４１Ｂ４の間に配置されている。コンタクトプラグ４２Ｃ１，４２Ｃ２，４２Ｄ１，４２Ｄ２，４２Ｅ１，４２Ｅ２は、４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を互いに並列接続する。
【０１４７】
最も下段のＴＭＲ素子ＭＴＪ１の下部電極４１Ａ１は、コンタクトプラグ４２Ａ，４２Ｂ及び中間層４３を経由して、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子ＭＴＪ４の上部電極４１Ｂ４は、コンタクトプラグ４２Ｆを経由して、Ｙ方向に延びる読み出しビット線ＢＬｊに接続される。
【０１４８】
書き込みワード線ＷＷＬ３ｎは、ＴＭＲ素子ＭＴＪ１の直下に配置され、書き込みワード線ＷＷＬ３ｎ＋１は、ＴＭＲ素子ＭＴＪ２とＴＭＲ素子ＭＴＪ３との間に配置され、書き込みワード線ＷＷＬ３ｎ＋２は、ＴＭＲ素子ＭＴＪ４の直上に配置される。書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２は、Ｘ方向に延びている。
【０１４９】
書き込みビット線ＢＬｊ０は、ＴＭＲ素子ＭＴＪ１とＴＭＲ素子ＭＴＪ２との間に配置され、書き込みビット線ＢＬｊ１は、ＴＭＲ素子ＭＴＪ３とＴＭＲ素子ＭＴＪ４との間に配置される。書き込みビット線ＢＬｊ０，ＢＬｊ１は、Ｙ方向に延びている。
【０１５０】
このようなデバイス構造によれば、１つの読み出し選択スイッチＲＳＷに対して、複数（本例では、４個）のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を設けている。また、これらのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、読み出し選択スイッチＲＳＷ上に積み重ねられ、互いに並列に接続される。
【０１５１】
また、この場合、読み出しビット線ＢＬｊは、例えば、最上層に１本のみ設ければよい。また、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２及び書き込みビット線ＢＬｊ０，ＢＬｊ１の少なくとも１本については、２つのＴＭＲ素子で共有させることが可能である。
【０１５２】
従って、このようなデバイス構造によれば、ＴＭＲ素子を半導体基板上に高密度に配置することができるようになるため、メモリ容量の増大に貢献できる。また、ＴＭＲ素子のアレイ内に配置される配線（書き込みワード線、書き込みビット線、読み出しビット線など）の数を減らすことができるため、ＴＭＲ素子の直下の絶縁膜の平坦化を実現でき、ＴＭＲ素子の特性を向上できる。
【０１５３】
▲３▼ 変形例
構造例２の変形例について説明する。
【０１５４】
図１１は、構造例２の第１変形例を示している。
同図は、図９に対応している。本例のデバイス構造が図９のデバイス構造と異なる点は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられる位置にある。
【０１５５】
即ち、図９のデバイス構造では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲート電極、即ち、読み出しワード線ＲＷＬｎの直上に積み重ねられた。
【０１５６】
この場合、下部電極４１Ａ１，４１Ａ３及び上部電極４１Ｂ２，４１Ｂ４は、ＴＭＲ素子から一方側に広がり、下部電極４１Ａ２，４１Ａ４及び上部電極４１Ｂ１，４１Ｂ３は、ＴＭＲ素子から他方側に広がる。また、ＴＭＲ素子の両側に、下部電極及び上部電極に対するコンタクト部が設けられる。
【０１５７】
これに対して、本例のデバイス構造では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのソースに接続されるソース線ＳＬの直上に積み重ねられる。
【０１５８】
この場合、下部電極４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４及び上部電極４１Ｂ１，４１Ｂ２，４１Ｂ３，４１Ｂ４は、共に、ＴＭＲ素子から一方側に広がる。また、ＴＭＲ素子の一方側のみに、下部電極及び上部電極に対するコンタクト部が設けられる。
【０１５９】
図１２は、図１１のデバイス構造において、ＴＭＲ素子、下部電極及び上部電極の位置関係を平面図で表したものである。
本例では、下部電極４１Ａ１，４１Ａ３及び上部電極４１Ｂ２，４１Ｂ４の形状は、下部電極４１Ａ２，４１Ａ４及び上部電極４１Ｂ１，４１Ｂ３の形状とは異なっている。また、下部電極４１Ａ１，４１Ａ３及び上部電極４１Ｂ２，４１Ｂ４の一部、即ち、下部電極４１Ａ２，４１Ａ４及び上部電極４１Ｂ１，４１Ｂ３にオーバーラップする部分は、取り除かれている。
【０１６０】
図１３及び図１４は、構造例２の第２変形例を示している。
図１３の回路図は、図８の回路図に対応し、また、図１４のデバイス構造の断面図は、図９のデバイス構造の断面図に対応している。本例の構造が図８乃至図１０の構造と異なる点は、読み出し選択スイッチを実現する素子にある。
【０１６１】
即ち、図８乃至図１０の構造では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、本例の構造では、読み出し選択スイッチは、ダイオードＤＩから構成される。これに伴い、読み出しワード線ＲＷＬ０，・・・ＲＷＬｎは、ダイオードＤＩのカソードに接続される。
【０１６２】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｉを“Ｌ”、即ち、接地電位に設定する。この時、選択されたロウのブロックを構成する直列接続された複数のＴＭＲ素子に、読み出し電流を流すことができる。
【０１６３】
図１５及び図１６は、構造例２の第３変形例を示している。
図１５の回路図は、図８の回路図に対応し、また、図１６のデバイス構造の断面図は、図９のデバイス構造の断面図に対応している。本例の構造が図８乃至図１０の構造と異なる点は、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの種類にある。
【０１６４】
即ち、図８乃至図１０の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、ＭＯＳトランジスタであった。これに対し、本例の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、バイポーラトランジスタとなっている。
【０１６５】
本例の構造の場合、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの全てをバイポーラトランジスタにしてもよいし、その一部をバイポーラトランジスタにしてもよい。
【０１６６】
(3) 構造例３
構造例３は、複数段に積み重ねられた複数のＴＭＲ素子を直並列接続したセルアレイ構造に関する。
【０１６７】
▲１▼ 回路構造
まず、回路構造について説明する。
図１７は、本発明の構造例３としての磁気ランダムアクセスメモリの主要部を示している。
【０１６８】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいう。
【０１６９】
メモリセルアレイ１１は、Ｘ方向に配置されるｊ＋１個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ＋１個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０１７０】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、互いに直並列接続され、１つのブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０１７１】
ここで、本例では、ブロックＢＫｉｋ内の４つのＴＭＲ素子１２を第１乃至第４ＴＭＲ素子とした場合、第１及び第２ＴＭＲ素子が並列接続され、第３及び第４ＴＭＲ素子が並列接続される。そして、並列接続された第１及び第２ＴＭＲ素子と並列接続された第１及び第２ＴＭＲ素子とは、互いに直列接続される。
【０１７２】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷを経由して、接地点に接続される。
【０１７３】
本例では、Ｘ方向に配置されるｊ＋１個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ＋１個のロウを有する。また、Ｙ方向に配置されるｎ＋１個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ＋１個のカラムを有する。
【０１７４】
ブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、３本）の書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２が配置される。但し、ｎは、ロウの番号であり、ｎ＝０，１，２，・・・である。
【０１７５】
Ｘ方向に延びる書き込みワード線に関しては、例えば、図２２１に示すように、１ロウ内の１つの段に１本の書き込みワード線を配置することができる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、４本（ＷＷＬ４ｎ，ＷＷＬ４ｎ＋１，ＷＷＬ４ｎ＋２，ＷＷＬ４ｎ＋３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０１７６】
また、Ｙ方向に延びる書き込みビット線に関しても、例えば、図２２１に示すように、１カラム内の１つの段に１本の書き込みビット線を配置することができる。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、４本（ＢＬｊ０，ＢＬｊ１，ＢＬｊ２，ＢＬｊ３）、即ち、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０１７７】
しかし、本例では、Ｘ方向に延びる１ロウ内の書き込みワード線の少なくとも１本を２つのＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で共有するようにしている。具体的には、本例では、書き込みワード線ＷＷＬ３ｎ＋１が二段目のＴＭＲ素子と三段目のＴＭＲ素子に共有される。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数が減少し、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下を実現できる。
【０１７８】
ブロック構造から考えると、例えば、図２２２に示すように、一段目と二段目のＴＭＲ素子で１本の書き込みワード線を共有し、三段目と四段目のＴＭＲ素子で１本の書き込みワード線を共有することもできる。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、２本（ＷＷＬ２ｎ，ＷＷＬ２ｎ＋１）にすることができる。
【０１７９】
それにもかかわらず、本例で、Ｘ方向に延びる１ロウ内の書き込みワード線の数を３本としたのは、Ｙ方向に延びる１カラム内の書き込みビット線の位置を考慮したためである。
【０１８０】
即ち、本例では、一段目のＴＭＲ素子１２と二段目のＴＭＲ素１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子１２と四段目のＴＭＲ素子１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ１が配置される。
【０１８１】
その結果、Ｙ方向に延びる１カラム内の書き込みビット線に関しては、一段目と二段目のＴＭＲ素子で１本の書き込みビット線が共有され、三段目と四段目のＴＭＲ素子で１本の書き込みビット線が共有される。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、２本となる。
【０１８２】
なお、図１７では、ＴＭＲ素子１２を立体的に描けないという理由から、２本の書き込みビット線Ｂｊ０，ＢＬｊ１は、ブロックＢｊｎ内の４つのＴＭＲ素子１２に交差するように描かれているが、実際は、上述のように、一段目のＴＭＲ素子と二段目のＴＭＲ素の間に１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子と四段目のＴＭＲ素子の間に１本の書き込みワード線ＢＬｊ１が配置される。
【０１８３】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、後述するデバイス構造の説明で明らかにする。
【０１８４】
Ｘ方向に延びる書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０１８５】
読み出し選択スイッチＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝０，１，２，・・・）に接続される。１本の読み出しワード線ＲＷＬｎは、１つのカラム内の１つのブロックＢＫｊｋに対応し、かつ、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０１８６】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【０１８７】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２のうちの１本を選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択された書き込みワード線に書き込み電流を供給する。書き込み電流は、選択されたワード線を流れ、書き込みワード線シンカー２４−ｎに吸収される。
【０１８８】
ロウデコーダ２５−ｎは、読み出し動作時、例えば、上位ロウアドレス信号に基づいて、１ロウ内のブロックを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたブロックＢＫに接続される読み出しワード線ＲＷＬｎに読み出しワード線電圧を供給する。選択されたブロックＢＫでは、読み出し選択スイッチＲＳＷがオン状態となるため、読み出し電流は、選択されたブロックＢＫ内の複数のＴＭＲ素子を経由して、接地点に向かって流れる。
【０１８９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＳＷＡを経由して、共通データ線２８に接続される。共通データ線２８は、読み出し回路（センスアンプを含む）２９Ｂに接続される。
【０１９０】
書き込みビット線ＢＬｊ０，ＢＬｊ１の一端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック２９Ａに接続される。
【０１９１】
書き込みビット線ＢＬｊ０，ＢＬｊ１の他端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック３１に接続される。
【０１９２】
カラム選択スイッチＳＷＡのゲートには、カラム選択線信号ＣＳＬｊ（ｊ＝０，１，・・・）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｊを出力する。
【０１９３】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数のブロックから構成され、ブロック単位で読み出しを行う。また、１つのブロックは、複数段に積み重ねられ、互いに直並列接続される複数のＴＭＲ素子から構成される。
【０１９４】
このようなセルアレイ構造にすれば、ＴＭＲ素子は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子に１つのＭＯＳトランジスタ（読み出し選択スイッチ）を対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【０１９５】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図１８は、本発明の構造例３としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０１９６】
図１８は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図１８に示される要素には、図１７の回路の要素と対応がとれるように、図１７と同じ符号が付してある。
【０１９７】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地点に接続される。ソース線ＳＬは、例えば、Ｘ方向に一直線に延びている。
【０１９８】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が積み重ねられている。
【０１９９】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各々は、下部電極４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４と上部電極４１Ｂ１，４１Ｂ２，４１Ｂ３，４１Ｂ４の間に配置されている。コンタクトプラグ４２Ｃ１，４２Ｃ２，４２Ｄ１，４２Ｅ１，４２Ｅ２は、４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を互いに直並列接続する。
【０２００】
最も下段のＴＭＲ素子ＭＴＪ１の下部電極４１Ａ１は、コンタクトプラグ４２Ａ，４２Ｂ及び中間層４３を経由して、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子ＭＴＪ４の上部電極４１Ｂ４は、コンタクトプラグ４２Ｆを経由して、Ｙ方向に延びる読み出しビット線ＢＬｊに接続される。
【０２０１】
書き込みワード線ＷＷＬ３ｎは、ＴＭＲ素子ＭＴＪ１の直下に配置され、書き込みワード線ＷＷＬ３ｎ＋１は、ＴＭＲ素子ＭＴＪ２とＴＭＲ素子ＭＴＪ３との間に配置され、書き込みワード線ＷＷＬ３ｎ＋２は、ＴＭＲ素子ＭＴＪ４の直上に配置される。書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２は、Ｘ方向に延びている。
【０２０２】
書き込みビット線ＢＬｊ０は、ＴＭＲ素子ＭＴＪ１とＴＭＲ素子ＭＴＪ２との間に配置され、書き込みビット線ＢＬｊ１は、ＴＭＲ素子ＭＴＪ３とＴＭＲ素子ＭＴＪ４との間に配置される。書き込みビット線ＢＬｊ０，ＢＬｊ１は、Ｙ方向に延びている。
【０２０３】
このようなデバイス構造によれば、１つの読み出し選択スイッチＲＳＷに対して、複数（本例では、４個）のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を設けている。また、これらのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、読み出し選択スイッチＲＳＷ上に積み重ねられ、互いに直並列に接続される。
【０２０４】
また、この場合、読み出しビット線ＢＬｊは、例えば、最上層に１本のみ設ければよい。また、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２及び書き込みビット線ＢＬｊ０，ＢＬｊ１の少なくとも１本については、２つのＴＭＲ素子で共有させることが可能である。
【０２０５】
従って、このようなデバイス構造によれば、ＴＭＲ素子を半導体基板上に高密度に配置することができるようになるため、メモリ容量の増大に貢献できる。また、ＴＭＲ素子のアレイ内に配置される配線（書き込みワード線、書き込みビット線、読み出しビット線など）の数を減らすことができるため、ＴＭＲ素子の直下の絶縁膜の平坦化を実現でき、ＴＭＲ素子の特性を向上できる。
【０２０６】
▲３▼ 変形例
構造例３の変形例について説明する。
【０２０７】
図１９及び図２０は、構造例３の第１変形例を示している。
図１９の回路図は、図１７の回路図に対応し、また、図２０のデバイス構造の断面図は、図１８のデバイス構造の断面図に対応している。本例の構造が図１７及び図１８の構造と異なる点は、読み出し選択スイッチを実現する素子にある。
【０２０８】
即ち、図１７及び図１８の構造では、読み出し選択スイッチは、ＭＯＳトランジスタから構成されていた。これに対し、本例の構造では、読み出し選択スイッチは、ダイオードＤＩから構成される。これに伴い、読み出しワード線ＲＷＬ０，・・・ＲＷＬｎは、ダイオードＤＩのカソードに接続される。
【０２０９】
本例の構造を採用した場合、読み出し動作時には、選択されたロウの読み出しワード線ＲＷＬｉを“Ｌ”、即ち、接地電位に設定する。この時、選択されたロウのブロックを構成する直列接続された複数のＴＭＲ素子に、読み出し電流を流すことができる。
【０２１０】
図２１及び図２２は、構造例３の第２変形例を示している。
図２１の回路図は、図１７の回路図に対応し、また、図２２のデバイス構造の断面図は、図１８のデバイス構造の断面図に対応している。本例の構造が図１７及び図１８の構造と異なる点は、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの種類にある。
【０２１１】
即ち、図１７及び図１８の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、ＭＯＳトランジスタであった。これに対し、本例の構造では、メモリセルアレイ１１及びその周辺回路を構成するトランジスタは、バイポーラトランジスタとなっている。
【０２１２】
本例の構造の場合、メモリセルアレイ１１及びその周辺回路を構成するトランジスタの全てをバイポーラトランジスタにしてもよいし、その一部をバイポーラトランジスタにしてもよい。
【０２１３】
(4) 構造例４
構造例４は、構造例１〜３の改良例である。構造例４は、構造例１〜３と組み合せて用いることができる。
【０２１４】
構造例４は、メモリセルアレイのＹ方向に延びる１ロウ内の書き込み線を、折り返し構造（蛇行構造）又は並列接続構造にすることにより、１ロウ内の書き込み線の数を実質的に１本とした点に特徴を有する。
【０２１５】
このような構造によれば、１ロウ内の書き込み線に接続される書き込みドライバ／シンカーの数を減らすことができるため、チップ面積の縮小による製造コストの低下を図ることができる。
【０２１６】
▲１▼ 回路構造
まず、回路構造について説明する。
図２３乃至図２５は、本発明の構造例４としての磁気ランダムアクセスメモリの主要部を示している。
図２３は、構造例４を図１の構造例１に適用した例であり、図２４は、構造例４を図８の構造例２に適用した例であり、図２５は、構造例４を図１７の構造例３に適用した例である。
【０２１７】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいう。
【０２１８】
メモリセルアレイ１１は、Ｘ方向に配置されるｊ＋１個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ＋１個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０２１９】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、互いに直列（図２３）、並列（図２４）又は直並列（図２５）に接続され、１つのブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０２２０】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷを経由して、接地点に接続される。
【０２２１】
本例では、Ｘ方向に配置されるｊ＋１個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ＋１個のロウを有する。また、Ｙ方向に配置されるｎ＋１個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ＋１個のカラムを有する。
【０２２２】
ブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数の書き込みワード線が配置される。また、これら複数の書き込みワード線は、メモリセルアレイ１１の端部で、互いに直列接続され、１つの書き込みワード線ＷＷＬｎを構成している。全体的には、書き込みワード線ＷＷＬｎは、メモリセルアレイ１１の内部を縫うように、曲がりくねって配置される。
【０２２３】
このような書き込みワード線の構造を、折り返し構造（又は蛇行構造）と呼ぶことにする。
【０２２４】
折り返し構造（又は蛇行構造）によれば、１ロウ内には、実質的に、１本の書き込みワード線ＷＷＬｎのみが配置されるため、１ロウ内の書き込みワード線ＷＷＬｎに接続される書き込みドライバ／シンカー２３Ａ−ｎ，２４−ｎを構成する素子数を減らすことができる。従って、チップ面積の縮小による製造コストの低下を図ることができる。
【０２２５】
ブロック構造から考えると、図２２３乃至図２２５に示すように、一段目と二段目のＴＭＲ素子の間、及び、三段目と四段目のＴＭＲ素子の間に、それぞれ、書き込みワード線ＷＷＬｎを配置すれば、書き込みワード線ＷＷＬｎの長さを短くすることができる。
【０２２６】
しかし、本例では、折り返し構造を有する書き込みワード線ＷＷＬｎは、最下段のＴＭＲ素子の直下、二段目のＴＭＲ素子と三段目のＴＭＲ素子の間、及び、最上段のＴＭＲ素子の直上に、それぞれ配置される。
【０２２７】
このような構造としたのは、Ｙ方向に延びる１カラム内の書き込みビット線の位置を考慮したためである。
【０２２８】
即ち、一段目のＴＭＲ素子１２と二段目のＴＭＲ素１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子１２と四段目のＴＭＲ素子１２の間にＹ方向に延びる１本の書き込みビット線ＢＬｊ１が配置される。
【０２２９】
その結果、Ｙ方向に延びる１カラム内の書き込みビット線に関しては、一段目と二段目のＴＭＲ素子で１本の書き込みビット線が共有され、三段目と四段目のＴＭＲ素子で１本の書き込みビット線が共有される。この場合、Ｙ方向に延びる１カラム内の書き込みビット線の数は、２本となる。
【０２３０】
なお、図２３乃至図２５では、ＴＭＲ素子１２を立体的に描けないという理由から、２本の書き込みビット線Ｂｊ０，ＢＬｊ１は、ブロックＢｊｎ内の４つのＴＭＲ素子１２に平行又は交差するように描かれているが、実際は、上述のように、一段目のＴＭＲ素子と二段目のＴＭＲ素の間に１本の書き込みビット線ＢＬｊ０が配置され、三段目のＴＭＲ素子と四段目のＴＭＲ素子の間に１本の書き込みワード線ＢＬｊ１が配置される。
【０２３１】
Ｘ方向に延びる書き込みワード線ＷＷＬｎの一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２３２】
読み出し選択スイッチＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝０，１，２，・・・）に接続される。１本の読み出しワード線ＲＷＬｎは、１つのカラム内の１つのブロックＢＫｊｋに対応し、かつ、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０２３３】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【０２３４】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、書き込みワード線ＷＷＬ０，・・・ＷＷＬｎのうちの１本を選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択された書き込みワード線に書き込み電流を供給する。書き込み電流は、選択されたワード線を流れ、書き込みワード線シンカー２４−ｎに吸収される。
【０２３５】
ロウデコーダ２５−ｎは、読み出し動作時、例えば、上位ロウアドレス信号に基づいて、１ロウ内のブロックを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたブロックＢＫに接続される読み出しワード線ＲＷＬｎに読み出しワード線電圧を供給する。選択されたブロックＢＫでは、読み出し選択スイッチＲＳＷがオン状態となるため、読み出し電流は、選択されたブロックＢＫ内の複数のＴＭＲ素子を経由して、接地点に向かって流れる。
【０２３６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＳＷＡを経由して、共通データ線２８に接続される。共通データ線２８は、読み出し回路（センスアンプを含む）２９Ｂに接続される。
【０２３７】
書き込みビット線ＢＬｊ０，ＢＬｊ１の一端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック２９Ａに接続される。
【０２３８】
書き込みビット線ＢＬｊ０，ＢＬｊ１の他端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック３１に接続される。
【０２３９】
カラム選択スイッチＳＷＡのゲートには、カラム選択線信号ＣＳＬｊ（ｊ＝０，１，・・・）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｊを出力する。
【０２４０】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数のブロックから構成され、ブロック単位で読み出しを行う。また、１つのブロックは、複数段に積み重ねられ、互いに直列、並列、又は、直並列接続される複数のＴＭＲ素子から構成される。
【０２４１】
このようなセルアレイ構造にすれば、ＴＭＲ素子１２は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子１２に１つのＭＯＳトランジスタ（読み出し選択スイッチ）ＲＳＷを対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【０２４２】
また、本例の磁気ランダムアクセスメモリでは、書き込みワード線ＷＷＬｎを、折り返し構造（又は蛇行構造）にしているため、１ロウ内には、実質的に、１本の書き込みワード線ＷＷＬｎのみが配置される。
【０２４３】
従って、１ロウ内の書き込みワード線ＷＷＬｎに接続される書き込みドライバ／シンカー２３Ａ−ｎ，２４−ｎを構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０２４４】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図２６は、本発明の構造例４としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２４５】
図２６は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図２６に示される要素には、図２３乃至図２５の回路の要素と対応がとれるように、図図２３乃至２５と同じ符号が付してある。
【０２４６】
同図においては、構造例４の特徴を明確にするため、メモリセルアレイ１１においては、書き込みワード線ＷＷＬｎ以外の部材を全て省略している。
【０２４７】
メモリセルアレイ１１上には、書き込みワード線ＷＷＬｎを構成する配線が３段に積み重ねられている。これら配線は、メモリセルアレイ１１の端部で、コンタクトプラグにより互いに接続されている。結果として、書き込みワード線ＷＷＬｎは、メモリセルアレイ１１上において、折り返し構造（又は、蛇行構造）を有している。
【０２４８】
書き込みワード線ＷＷＬｎの一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２４９】
本例では、書き込みワード線ＷＷＬｎを構成する配線が３段（奇数段）に積み重ねられているため、書き込みワード線ドライバ２３Ａ−ｎの位置と書き込みワード線シンカー２４−ｎの位置は、メモリセルアレイ１１を挟んで、互いに対向した位置となる。
【０２５０】
仮に、書き込みワード線ＷＷＬｎを構成する配線が４段（複数段）に積み重ねられているとすると、書き込みワード線ドライバ２３Ａ−ｎと書き込みワード線シンカー２４−ｎは、メモリセルアレイ１１に対して同じ方向に配置される。
【０２５１】
このようなデバイス構造によれば、書き込みワード線ＷＷＬｎを、折り返し構造（又は蛇行構造）にしているため、１ロウ内には、実質的に、１本の書き込みワード線ＷＷＬｎのみが配置される。
【０２５２】
従って、１ロウ内の書き込みワード線ＷＷＬｎに接続される書き込みワード線ドライバ／シンカー２３Ａ−ｎ，２４−ｎを構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０２５３】
▲３▼ 変形例
構造例４のデバイス構造の変形例について説明する。
【０２５４】
図２７は、本発明の構造例４としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２５５】
図２７は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図２７に示される要素には、図２３乃至図２５の回路の要素と対応がとれるように、図２３乃至図２５と同じ符号が付してある。
【０２５６】
同図においては、構造例４の特徴を明確にするため、メモリセルアレイ１１においては、書き込みワード線ＷＷＬｎ以外の部材を全て省略している。
【０２５７】
メモリセルアレイ１１上には、書き込みワード線ＷＷＬｎを構成する配線が３段に積み重ねられている。これら配線は、メモリセルアレイ１１の端部で、コンタクトプラグにより互いに接続されている。結果として、書き込みワード線ＷＷＬｎは、メモリセルアレイ１１上において、並列に接続された構造（並列接続構造）を有している。
【０２５８】
書き込みワード線ＷＷＬｎの一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２５９】
本例では、書き込みワード線ＷＷＬｎを構成する配線が３段に積み重ねられているが、複数段（２段以上）であれば、書き込みワード線ＷＷＬｎを構成する配線を積み重ねる段数は、何段であっても、全く構わない。
【０２６０】
このようなデバイス構造によれば、書き込みワード線ＷＷＬｎを、並列接続構造にしているため、１ロウ内には、実質的に、１本の書き込みワード線ＷＷＬｎのみが配置される。
【０２６１】
従って、１ロウ内の書き込みワード線ＷＷＬｎに接続される書き込みワード線ドライバ／シンカー２３Ａ−ｎ，２４−ｎを構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０２６２】
(4) 構造例５
構造例５は、構造例１〜３の改良例である。構造例５は、構造例１〜３と組み合せて用いることができる。
【０２６３】
構造例５は、メモリセルアレイのＸ方向に延びる１カラム内の書き込み線を、折り返し構造（蛇行構造）又は並列接続構造にすることにより、１カラム内の書き込み線の数を実質的に１本とした点に特徴を有する。
【０２６４】
このような構造によれば、１カラム内の書き込み線に接続される書き込みドライバ／シンカーの数を減らすことができるため、チップ面積の縮小による製造コストの低下を図ることができる。
【０２６５】
▲１▼ 回路構造
まず、回路構造について説明する。
図２８乃至図３０は、本発明の構造例５としての磁気ランダムアクセスメモリの主要部を示している。
図２８は、構造例５を図１の構造例１に適用した例であり、図２９は、構造例５を図８の構造例２に適用した例であり、図３０は、構造例５を図１７の構造例３に適用した例である。
【０２６６】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいう。
【０２６７】
メモリセルアレイ１１は、Ｘ方向に配置されるｊ＋１個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ＋１個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子１２とからなるセルアレイ構造を有する。Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０２６８】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、互いに直列（図２８）、並列（図２９）又は直並列（図３０）に接続され、１つのブロックＢＫｉｋ（ｉ＝０，１，・・・ｊ、ｋ＝０，１，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０２６９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷを経由して、接地点に接続される。
【０２７０】
本例では、Ｘ方向に配置されるｊ＋１個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ＋１個のロウを有する。また、Ｙ方向に配置されるｎ＋１個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ＋１個のカラムを有する。
【０２７１】
ブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数の書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２が配置される。
【０２７２】
書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２は、最下段のＴＭＲ素子の直下、二段目のＴＭＲ素子と三段目のＴＭＲ素子の間、及び、最上段のＴＭＲ素子の直上に、それぞれ配置される。
【０２７３】
ブロック構造から考えると、図２２６乃至図２２８に示すように、一段目と二段目のＴＭＲ素子の間、及び、三段目と四段目のＴＭＲ素子の間に、それぞれ、書き込みワード線を配置すれば、書き込みワード線の長さを短くすることができる。
【０２７４】
しかし、本例では、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２は、最下段のＴＭＲ素子の直下、二段目のＴＭＲ素子と三段目のＴＭＲ素子の間、及び、最上段のＴＭＲ素子の直上に、それぞれ配置される。
【０２７５】
このような構造としたのは、Ｙ方向に延びる１カラム内の書き込みビット線の位置を考慮したためである。
【０２７６】
即ち、一段目のＴＭＲ素子１２と二段目のＴＭＲ素１２の間にＹ方向に延びる書き込みビット線が配置され、三段目のＴＭＲ素子１２と四段目のＴＭＲ素子１２の間にＹ方向に延びる書き込みビット線が配置される。
【０２７７】
また、これら複数の書き込みビット線は、メモリセルアレイ１１の端部で、互いに直列接続され、１つの書き込みビット線ＢＬｊ１を構成している。全体的には、書き込みビット線ＢＬｊ１は、メモリセルアレイ１１の内部を縫うように、曲がりくねって配置される。
【０２７８】
このような書き込みビット線の構造を、折り返し構造（又は蛇行構造）と呼ぶことにする。
【０２７９】
折り返し構造（又は蛇行構造）によれば、１カラム内には、実質的に、１本の書き込みビット線ＢＬｊ１のみが配置されるため、１カラム内の書き込みビット線ＢＬｊ１に接続される書き込みドライバ／シンカー３１を構成する素子数を減らすことができる。従って、チップ面積の縮小による製造コストの低下を図ることができる。
【０２８０】
なお、図２８乃至図３０では、ＴＭＲ素子１２を立体的に描けないという理由から、折り返し構造の書き込みビット線Ｂｊ１は、ブロックＢｊｎ内の４つのＴＭＲ素子１２に平行又は交差するように描かれているが、実際は、上述のように、一段目のＴＭＲ素子と二段目のＴＭＲ素の間、及び、三段目のＴＭＲ素子と四段目のＴＭＲ素子の間に、書き込みビット線ＢＬｊ１が配置される。
【０２８１】
Ｘ方向に延びる書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０２８２】
読み出し選択スイッチＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝０，１，２，・・・）に接続される。１本の読み出しワード線ＲＷＬｎは、１つのカラム内の１つのブロックＢＫｊｋに対応し、かつ、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０２８３】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【０２８４】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、書き込みワード線ＷＷＬ３ｎ，ＷＷＬ３ｎ＋１，ＷＷＬ３ｎ＋２のうちの１本を選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択された書き込みワード線に書き込み電流を供給する。書き込み電流は、選択されたワード線を流れ、書き込みワード線シンカー２４−ｎに吸収される。
【０２８５】
ロウデコーダ２５−ｎは、読み出し動作時、例えば、上位ロウアドレス信号に基づいて、１ロウ内のブロックを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたブロックＢＫに接続される読み出しワード線ＲＷＬｎに読み出しワード線電圧を供給する。選択されたブロックＢＫでは、読み出し選択スイッチＲＳＷがオン状態となるため、読み出し電流は、選択されたブロックＢＫ内の複数のＴＭＲ素子を経由して、接地点に向かって流れる。
【０２８６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの一端は、カラム選択スイッチ（ＭＯＳトランジスタ）ＳＷＡを経由して、共通データ線２８に接続される。共通データ線２８は、読み出し回路（センスアンプを含む）２９Ｂに接続される。
【０２８７】
書き込みビット線ＢＬｊ１の一端及び他端は、書き込みビット線ドライバ及び書き込みビット線シンカーを含む回路ブロック３１に接続される。
【０２８８】
カラム選択スイッチＳＷＡのゲートには、カラム選択線信号ＣＳＬｊ（ｊ＝０，１，・・・）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｊを出力する。
【０２８９】
本例の磁気ランダムアクセスメモリでは、１つのカラムは、複数のブロックから構成され、ブロック単位で読み出しを行う。また、１つのブロックは、複数段に積み重ねられ、互いに直列、並列、又は、直並列接続される複数のＴＭＲ素子から構成される。
【０２９０】
このようなセルアレイ構造にすれば、ＴＭＲ素子１２は、半導体基板上に三次元的に配置されると共に、複数のＴＭＲ素子１２に１つのＭＯＳトランジスタ（読み出し選択スイッチ）ＲＳＷを対応させればよいため、結果として、メモリ容量の増大に貢献することができる。
【０２９１】
また、本例の磁気ランダムアクセスメモリでは、書き込みビット線ＢＬｊ１を、折り返し構造（又は蛇行構造）にしているため、１カラム内には、実質的に、１本の書き込みビット線ＢＬｊ１のみが配置される。
【０２９２】
従って、１カラム内の書き込みビットＢＬｊ１に接続される書き込みドライバ／シンカー３１を構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０２９３】
▲２▼ デバイス構造
次に、デバイス構造について説明する。
図３１は、本発明の構造例５としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０２９４】
図３１は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図３１に示される要素には、図２８乃至図３０の回路の要素と対応がとれるように、図２８乃至図３０と同じ符号が付してある。
【０２９５】
同図においては、構造例５の特徴を明確にするため、メモリセルアレイ１１においては、書き込みビット線ＢＬｊ１及び読み出しビット線ＢＬｊ以外の部材を全て省略している。
【０２９６】
メモリセルアレイ１１上には、書き込みビット線ＢＬｊ１を構成する配線が２段に積み重ねられている。これら配線は、メモリセルアレイ１１の端部で、コンタクトプラグにより互いに接続されている。結果として、書き込みビット線ＢＬｊ１は、メモリセルアレイ１１上において、折り返し構造（又は、蛇行構造）を有している。
【０２９７】
書き込みビット線ＢＬｊ１の一端及び他端は、それぞれ、書き込みビット線ドライバ／シンカー３１に接続される。
【０２９８】
本例では、書き込みビット線ＢＬｊ１を構成する配線が２段（偶数段）に積み重ねられているため、書き込みビット線ドライバ／シンカーは、メモリセルアレイ１１の一端側のみに配置される。
【０２９９】
仮に、書き込みビット線ＢＬｊ１を構成する配線が３段（奇数段）に積み重ねられているとすると、書き込みビット線ドライバ／シンカーは、メモリセルアレイ１１の両端側にそれぞれ配置される。
【０３００】
このようなデバイス構造によれば、書き込みビット線ＢＬｊ１を、折り返し構造（又は蛇行構造）にしているため、１カラム内には、実質的に、１本の書き込みビット線ＢＬｊ１のみが配置される。
【０３０１】
従って、１カラム内の書き込みビット線ＢＬｊ１に接続される書き込みビット線ドライバ／シンカー３１を構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０３０２】
▲３▼ 変形例
構造例５のデバイス構造の変形例について説明する。
【０３０３】
図３２は、本発明の構造例５としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０３０４】
図３２は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図３２に示される要素には、図２８乃至図３０の回路の要素と対応がとれるように、図２８乃至図３０と同じ符号が付してある。
【０３０５】
同図においては、構造例５の特徴を明確にするため、メモリセルアレイ１１においては、書き込みビット線ＢＬｊ１以外の部材を全て省略している。
【０３０６】
メモリセルアレイ１１上には、書き込みビット線ＢＬｊ１を構成する配線が２段に積み重ねられている。これら配線は、メモリセルアレイ１１の端部で、コンタクトプラグにより互いに接続されている。結果として、書き込みビット線ＢＬｊ１は、メモリセルアレイ１１上において、並列に接続された構造（並列接続構造）を有している。
【０３０７】
書き込みビット線ＢＬｊ１の一端及び他端は、共に、書き込みビット線ドライバ／シンカー３１に接続される。
【０３０８】
本例では、書き込みビット線ＢＬｊ１を構成する配線が２段に積み重ねられているが、複数段（２段以上）であれば、書き込みビット線ＢＬｊ１を構成する配線を積み重ねる段数は、何段であっても、全く構わない。
【０３０９】
このようなデバイス構造によれば、書き込みビット線ＢＬｊ１を、並列接続構造にしているため、１カラム内には、実質的に、１本の書き込みビット線ＢＬｊ１のみが配置される。
【０３１０】
従って、１カラム内の書き込みビット線ＢＬｊ１に接続される書き込みビット線ドライバ／シンカー３１を構成する素子数を減らすことができ、チップ面積の縮小による製造コストの低下を図ることができる。
【０３１１】
３． ＴＭＲ素子の構造
上述したセルアレイ構造では、１ブロック内の複数のＴＭＲ素子は、直列、並列又は直並列に接続される。
【０３１２】
このようなセルアレイ構造を前提とする場合、１ブロック内の複数のＴＭＲ素子の構造が同じであるときには、破壊読み出し動作原理などの読み出し動作原理を採用する必要がある（例えば、特願２００１−３５００１３号）。また、１ブロック内の複数のＴＭＲ素子の構造を異なるものとし、破壊読み出し動作原理によらない一括読み出し動作原理を採用することもできる（例えば、特願２００１−３６５２３６号）。
【０３１３】
これら読み出し動作原理については、後に詳述することにして、ここでは、これらの読み出し動作原理を実現するためのＴＭＲ素子の構造例を説明する。
【０３１４】
(1) 読み出し動作時の等価回路
まず、読み出し動作時における１ブロック内のＴＭＲ素子（メモリセル）の等価回路について説明する。
【０３１５】
図３３乃至図３５は、セルアレイ構造の構造例１における読み出し動作時の等価回路を示している。
【０３１６】
４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、互いに直列接続され、その一端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの電位は、例えば、電源電位ＶＤＤに設定される。直列接続されたＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端とソース線ＳＬとの間には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが接続される。
【０３１７】
読み出し選択スイッチＲＳＷがＭＯＳトランジスタの場合（図３３）、そのゲート、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３１８】
読み出し選択スイッチＲＳＷがダイオードの場合（図３４）、そのカソード、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｌ（＝ＶＳＳ）”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。
【０３１９】
読み出し選択スイッチＲＳＷがバイポーラトランジスタの場合（図３５）、そのベース、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３２０】
図３６乃至図３８は、セルアレイ構造の構造例２における読み出し動作時の等価回路を示している。
【０３２１】
４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、互いに並列接続され、その一端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの電位は、例えば、電源電位ＶＤＤに設定される。並列接続されたＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端とソース線ＳＬとの間には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが接続される。
【０３２２】
読み出し選択スイッチＲＳＷがＭＯＳトランジスタの場合（図３６）、そのゲート、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３２３】
読み出し選択スイッチＲＳＷがダイオードの場合（図３７）、そのカソード、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｌ（＝ＶＳＳ）”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。
【０３２４】
読み出し選択スイッチＲＳＷがバイポーラトランジスタの場合（図３８）、そのベース、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３２５】
図３９乃至図４１は、セルアレイ構造の構造例３における読み出し動作時の等価回路を示している。
【０３２６】
４個のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、互いに直並列接続され、その一端は、読み出しビット線ＢＬｊに接続される。読み出しビット線ＢＬｊの電位は、例えば、電源電位ＶＤＤに設定される。直並列接続されたＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端とソース線ＳＬとの間には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが接続される。
【０３２７】
読み出し選択スイッチＲＳＷがＭＯＳトランジスタの場合（図３９）、そのゲート、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３２８】
読み出し選択スイッチＲＳＷがダイオードの場合（図４０）、そのカソード、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｌ（＝ＶＳＳ）”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。
【０３２９】
読み出し選択スイッチＲＳＷがバイポーラトランジスタの場合（図４１）、そのベース、即ち、読み出しワード線ＲＷＬｎの電位は、“Ｈ”に設定される。このため、読み出し選択スイッチＲＳＷは、オン状態となる。ソース線ＳＬは、例えば、接地電位ＶＳＳに設定される。
【０３３０】
(2) ＴＭＲ素子の構造
▲１▼ 破壊読み出し動作原理を適用する場合
この場合、ブロックＢＫｊｎ内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の構造は、全て同じでよい。
【０３３１】
図４２乃至図４４は、ＴＭＲ素子の構造例を示している。
図４２の例に示すＴＭＲ素子は、最も基本的な構造であり、２つの強磁性層とこれらに挟まれるトンネルバリア層を有する。
【０３３２】
２つの強磁性層のうち、磁化の向きが固定される固定層（ピン層）には、磁化の向きを固定するための反強磁性層が付加される。２つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、書き込みワード線と書き込みビット線によって作られる合成磁界により、磁化の向きが決定される。
【０３３３】
図４３の例に示すＴＭＲ素子は、図４２の例のＴＭＲ素子に比べて、バイアス電圧を増大させることを目的に、ＴＭＲ素子内に２つのトンネルバリア層を設けたものである。
【０３３４】
図４３のＴＭＲ素子は、図４２のＴＭＲ素子を２個直列接続した構造（ダブルジャンクション構造）を有する、と言うこともできる。
【０３３５】
本例では、ＴＭＲ素子は、３つの強磁性層を有し、それらの間には、トンネルバリア層が配置される。両端の２つの強磁性層（ピン層）には、それぞれ反強磁性層が付加されている。３つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、真ん中の強磁性層となっている。
【０３３６】
図４４の例に示すＴＭＲ素子は、図４２の例のＴＭＲ素子に比べて、書き込み反転磁場を削減しつつ、記憶保持特性を落とさないようにしたものである。
【０３３７】
本例のＴＭＲ素子は、図４２のＴＭＲ素子の記憶層を、２つの強磁性層とそれらの間に挟まれる非磁性金属層（例えば、アルミニウム）とから構成される記憶層に代えたものと言うことができる。
【０３３８】
ＴＭＲ素子の記憶層が、２つの強磁性層と、それらの間に挟まれる非磁性金属層とからなる３層構造を有することにより、書き込み反転磁場を削減しつつ、記憶保持特性を落とさないようにすることが可能になる。即ち、記憶層を構成する２つの強磁性層の厚さを薄くすることにより、書き込み反転磁場を下げることが可能になる。
【０３３９】
単層構造の場合には、熱揺らぎに弱くなり、誤書き込みを起こし易くなるが、３層構造の場合には、非磁性金属を挟む２つの強磁性層の磁気的な結合により、熱揺らぎに強くなるため、誤書き込みを起こし難い優れた記憶保持特性のＴＭＲ構造を実現できる。
【０３４０】
▲２▼ 一括読み出し動作原理を適用する場合
この場合、ブロック内の直列、並列又は直並列に接続された複数のＴＭＲ素子の構造は、互いに異なるものとなる。
【０３４１】
具体的には、ブロック内の複数のＴＭＲ素子の磁化状態が全て平行（平行及び反平行の定義は、従来技術の欄を参照）である場合の各ＴＭＲ素子の抵抗値がそれぞれ異なる値となるように、複数のＴＭＲ素子の構造を決定する。
【０３４２】
・ 構造例１
図４５は、ＴＭＲ素子ＭＴＪ１の例を示している。
ＴＭＲ素子ＭＴＪ１は、基本ユニットから構成される。基本ユニットとは、トンネルバリアと、トンネルバリアの一方側に配置される強磁性層（記憶層）と、トンネルバリアの他方側に配置される強磁性層及び反強磁性層とからなるユニットのことである。
【０３４３】
トンネルバリアの他方側に配置される強磁性層は、反強磁性層に接触しているため、その磁化の向きが固定されている。トンネルバリアの他方側に配置される強磁性層とそれに接触する反強磁性層は、ピン層を構成する。
【０３４４】
この構造により実現されるＴＭＲ素子ＭＴＪ１の抵抗値は、Ｒとする。
【０３４５】
図４６は、ＴＭＲ素子ＭＴＪ２の例を示している。
ＴＭＲ素子ＭＴＪ２は、２つの基本ユニットから構成される。但し、２つの基本ユニット間で、１つの強磁性層（記憶層）が共有される。つまり、記憶層としての強磁性層の一方側には、トンネルバリアを経由して、強磁性層及び反強磁性層からなるピン層が配置され、記憶層としての強磁性層の他方側にも、トンネルバリアを経由して、強磁性層及び反強磁性層からなるピン層が配置される。
【０３４６】
ＴＭＲ素子ＭＴＪ２は、記憶層としての強磁性層に対して、トンネルバリアとピン層（強磁性層及び反強磁性層）が対称的に配置された構造を有する。
【０３４７】
この構造により実現されるＴＭＲ素子ＭＴＪ２の抵抗値は、２×Ｒとなる。
【０３４８】
図４７は、ＴＭＲ素子ＭＴＪ３の例を示している。
ＴＭＲ素子ＭＴＪ３は、４つの基本ユニットから構成される。また、ＴＭＲ素子ＭＴＪ３は、２つのＴＭＲ素子ＭＴＪ２を直列に接続したということもできる。即ち、ＴＭＲ素子ＭＴＪ３は、２つのＴＭＲ素子ＭＴＪ２を直列に接続すると共に、その接続部の反強磁性層を２つのＴＭＲ素子ＭＴＪ２で共有した構造を有する。
【０３４９】
ＴＭＲ素子ＭＴＪ３では、２つの記憶層が存在するが、当然に、これらの２つの記憶層には、同一データが記憶される。即ち、ＴＭＲ素子ＭＴＪ３には、２つの記憶層により、１ビットデータが記憶される。
【０３５０】
この構造により実現されるＴＭＲ素子ＭＴＪ３の抵抗値は、４×Ｒとなる。
【０３５１】
図４８は、ＴＭＲ素子ＭＴＪ４の例を示している。
ＴＭＲ素子ＭＴＪ４は、８つの基本ユニットから構成される。また、ＴＭＲ素子ＭＴＪ４は、２つのＴＭＲ素子ＭＴＪ３を直列に接続したということもできる。即ち、ＴＭＲ素子ＭＴＪ４は、２つのＴＭＲ素子ＭＴＪ３を直列に接続すると共に、その接続部の反強磁性層を２つのＴＭＲ素子ＭＴＪ３で共有した構造を有する。
【０３５２】
ＴＭＲ素子ＭＴＪ４では、４つの記憶層が存在するが、当然に、これらの４つの記憶層には、同一データが記憶される。即ち、ＴＭＲ素子ＭＴＪ４には、４つの記憶層により、１ビットデータが記憶される。
【０３５３】
この構造により実現されるＴＭＲ素子ＭＴＪ４の抵抗値は、８×Ｒとなる。
【０３５４】
・ 構造例２
構造例１では、基本ユニット（ＭＴＪ素子）の数によりトンネルバリアの数を変え、ＴＭＲ素子の抵抗値を変える技術を説明した。しかし、この場合、１ブロック内では、ＴＭＲ素子ごとに、基本ユニットの数が異なるため、その厚さも、まちまちとなる。
【０３５５】
そこで、構造例２では、１ブロック内の各ＴＭＲ素子の厚さが異なるという問題を解決するため、１ブロック内の全てのＴＭＲ素子を、同一数のユニットから構成し、それらの厚さを同じにする。
【０３５６】
例えば、１ブロックが４つのＴＭＲ素子から構成される場合には、各ＴＭＲ素子は、８つのユニットにより構成する。
【０３５７】
また、ＴＭＲ素子の抵抗値の調整については、そのＴＭＲ素子を構成する複数のユニットのうちのいくつかをダミーユニットにすることにより行う。ダミーユニットとは、基本ユニットのトンネルバリアを非磁性金属に変えたユニットをいうものとする。
【０３５８】
このようにすれば、例えば、１つの基本ユニットの抵抗値をＲとした場合、８つの基本ユニットからなるＴＭＲ素子の抵抗値は、８×Ｒ（８つのトンネルバリア）となる。また、８つのユニットのうちの４つが基本ユニットで、他の４つがダミーユニットであるＴＭＲ素子の抵抗値は、４×Ｒ（４つのトンネルバリア）となる。
【０３５９】
さらに、８つのユニットのうちの２つが基本ユニットで、他の６つがダミーユニットであるＴＭＲ素子の抵抗値は、２×Ｒ（２つのトンネルバリア）となり、８つのユニットのうちの１つが基本ユニットで、他の７つがダミーユニットであるＴＭＲ素子の抵抗値は、Ｒ（１つのトンネルバリア）となる。
【０３６０】
非磁性金属を挟んだ２つの強磁性層間の抵抗値は、トンネルバリアを挟んだ２つの強磁性層間の抵抗値よりも十分に小さい。このため、ＴＭＲ素子を構成するユニット（基本ユニット及びダミーユニットの合計）の数を同じにして、全てのＴＭＲ素子の厚さを同じにすると共に、１ブロック内のＴＭＲ素子の抵抗値の比を、例えば、１：２：４：８にすることができる。
【０３６１】
基本ユニットのトンネルバリアは、例えば、アルミナから構成される。アルミナは、アルミニウムを酸化することにより形成されるものである。
【０３６２】
よって、アルミニウムを形成した後、このアルミニウムを酸化することなく、ユニットを形成すれば、そのユニットは、ダミーユニットとなる。また、アルミニウムを形成した後、このアルミニウムを酸化してアルミナとすれば、最終的に完成するユニットは、抵抗値Ｒの基本ユニットとなる。
【０３６３】
図４９は、ＴＭＲ素子ＭＴＪ１の例を示している。
ＴＭＲ素子ＭＴＪ１は、８つのユニットから構成される。８つのユニットのうちの１つは、トンネルバリアを有する基本ユニットであり、残りの７つは、トンネルバリアを有しない（非磁性金属を有する）ダミーユニットである。
【０３６４】
よって、この構造により実現されるＴＭＲ素子ＭＴＪ１の抵抗値は、ユニット（又はトンネルバリア）１つ分の抵抗値Ｒとなる。
【０３６５】
図５０は、ＴＭＲ素子ＭＴＪ２の例を示している。
ＴＭＲ素子ＭＴＪ２は、８つのユニットから構成される。８つのユニットのうちの２つは、トンネルバリアを有する基本ユニットであり、残りの６つは、トンネルバリアを有しない（非磁性金属を有する）ダミーユニットである。
【０３６６】
よって、この構造により実現されるＴＭＲ素子ＭＴＪ２の抵抗値は、ユニット（又はトンネルバリア）２つ分の抵抗値２×Ｒとなる。
【０３６７】
図５１は、ＴＭＲ素子ＭＴＪ３の例を示している。
ＴＭＲ素子ＭＴＪ３は、８つのユニットから構成される。８つのユニットのうちの４つは、トンネルバリアを有する基本ユニットであり、残りの４つは、トンネルバリアを有しない（非磁性金属を有する）ダミーユニットである。
【０３６８】
よって、この構造により実現されるＴＭＲ素子ＭＴＪ３の抵抗値は、ユニット（又はトンネルバリア）４つ分の抵抗値４×Ｒとなる。
【０３６９】
図５２は、ＴＭＲ素子ＭＴＪ４の例を示している。
ＴＭＲ素子ＭＴＪ４は、８つのユニットから構成される。８つのユニットの全ては、トンネルバリアを有する基本ユニットである。
【０３７０】
よって、この構造により実現されるＴＭＲ素子ＭＴＪ４の抵抗値は、ユニット（又はトンネルバリア）８つ分の抵抗値８×Ｒとなる。
【０３７１】
・ その他
本例では、ブロック内の複数のＴＭＲ素子の磁化状態を全て同じとした場合に、そのブロック内の複数のＴＭＲ素子の抵抗値を、トンネルバリアの数を変えることにより、互いに異なるものとした。
【０３７２】
但し、この構造は、一例であり、種々の変更が可能である。例えば、図４９乃至図５２のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３に関しては、トンネルバリアの数が変わらなければ、トンネルバリアを有する基本ユニットの位置や非磁性金属を有するダミーユニットの位置は、任意に変えることができる。
【０３７３】
(3) まとめ
以上、ＴＭＲ素子の構造例について説明したが、本発明（回路構造、デバイス構造、読み出し動作原理、読み出し回路及び製造方法）に関しては、ＴＭＲ素子の構造は、特に、限定されるものではない。上述した構造例は、単に、ＴＭＲ素子の構造の代表例として、示したに過ぎない。
【０３７４】
４． 読み出し動作原理
磁気ランダムアクセスメモリでは、選択されたＴＭＲ素子のデータのみを読み出せる場合には、▲１▼ 読み出しデータをセンスアンプにより検出する通常の読み出し動作原理が適用される。また、ブロック内の全てのＴＭＲ素子のデータが混在した形で読み出される場合（読み出しビット線を共有する場合）には、▲２▼ いわゆる破壊読み出し動作原理、又は、▲３▼ 一括読み出し動作原理が適用される。
【０３７５】
なお、破壊読み出し動作原理を適用できる磁気ランダムアクセスメモリについては、例えば、特願２００１−３５００１３号に詳細に記載されている。一括読み出し動作原理を適用できる磁気ランダムアクセスメモリについては、例えば、特願２００１−３６５２３６号に詳細に記載されている。
【０３７６】
５． 読み出し回路
本発明の読み出し動作原理を実現するための読み出し回路の回路例について説明する。
【０３７７】
(1) 破壊読み出し動作原理を適用する場合
▲１▼ 回路例１
図５３は、磁気ランダムアクセスメモリの読み出し回路の回路例１を示している。
複数のＴＭＲ素子は、互いに並列接続され、その一端は、接地点に接続され、その他端は、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＮ７（ＳＷ）を経由して、ノードｎ１に接続される。図示するＴＭＲ素子のグループは、参考例、改良例１，２，５では、１カラム分に相当し、改良例３，４，６では、１カラム内の１ブロック分に相当する。
【０３７８】
ノードｎ１の電位は、クランプ回路によりクランプ電位Ｖｃｌａｍｐに設定される。クランプ回路は、オペアンプＯＰ１とＮチャネルＭＯＳトランジスタＮ８とから構成される。
【０３７９】
ＮチャネルＭＯＳトランジスタＮ８は、ノードｎ１とカレントミラー回路Ｍ１との間に配置される。オペアンプＯＰ１は、例えば、ノードｎ１の電位がクランプ電位Ｖｃｌａｍｐに等しくなるように、ＮチャネルＭＯＳトランジスタＮ８のゲート電位を制御する。
【０３８０】
クランプ回路の役割は、１カラム内又は１ブロック内のＴＭＲ素子の両端の間の電圧を調整することにある。
【０３８１】
即ち、例えば、ＴＭＲ素子の一端に接地電位が与えられている場合に、ＴＭＲ素子の他端の電位が大きくなり過ぎると、ＴＭＲ素子のＭＲ比が小さくなる。ＴＭＲ素子のＭＲ比が小さいということは、“１”状態のＴＭＲ素子の抵抗値と“０”状態のＴＭＲ素子の抵抗値との差が小さいことを意味する。つまり、読み出し時の“１”、“０”判定のためのマージンが小さくなる。
【０３８２】
これを防ぐため、本例では、クランプ回路を用いて、ＴＭＲ素子の他端の電位、即ち、ＴＭＲ素子の両端の間の電圧を調整し、ＴＭＲ素子のＭＲ比が小さくならないようにする。
【０３８３】
カレントミラー回路Ｍ１は、複数のＴＭＲ素子に流れる読み出し電流の合計値に等しい電流を、ＮチャネルＭＯＳトランジスタＮ９に流す役割を果たす。この時のノードｎ２の電位（例えば、イニシャルデータ）は、トランスファゲート回路ＴＧ１により、記憶回路４３に記憶される。
【０３８４】
トランスファゲート回路ＴＧ１のオン／オフは、制御信号ＲＥＡＤ１Ｓ，ｂＲＥＡＤ１Ｓにより制御される。制御信号ＲＥＡＤ１Ｓは、１回目の読み出し動作時（イニシャルデータの読み出し時）に“Ｈ”となる信号である。なお、制御信号ｂＲＥＡＤ１Ｓは、制御信号ＲＥＡＤ１Ｓの値と逆の値を有する反転信号である。
【０３８５】
制御信号ＲＥＡＤ１Ｓが“Ｈ”の時（１回目の読み出し動作時）、ノードｎ２の電位は、トランスファゲート回路ＴＧ１を経由して、インバータ回路Ｉ７に入力される。インバータ回路Ｉ７の出力信号は、オペアンプＯＰ２のマイナス側入力端子に入力される。オペアンプＯＰ２の出力信号は、インバータ回路Ｉ８に入力され、インバータ回路Ｉ８の出力信号は、オペアンプＯＰ２のプラス側入力端子に入力される。
【０３８６】
オペアンプＯＰ２は、そのマイナス側入力端子に入力される入力電位とそのプラス側入力端子に入力される入力電位とが互いに等しくなるように、例えば、インバータ回路Ｉ８内のＮチャネルＭＯＳトランジスタのゲート電位を制御する。従って、結果として、オペアンプＯＰ２の出力信号を受けるインバータ回路Ｉ８に流れる電流が、イニシャルデータ（セルデータ）となる。
【０３８７】
トランスファゲート回路ＴＧ２は、オペアンプＯＰ２の出力端子とインバータ回路Ｉ７の入力端子との間に接続される。１回目の読み出し動作が終わると、制御信号ＲＥＡＤ１Ｓは、“Ｌ”となり、制御信号ｂＲＥＡＤ１Ｓは、“Ｈ”となる。その結果、イニシャルデータは、記憶回路４３内にラッチされる。
【０３８８】
センスアンプＳＡのプラス側入力端子は、ノードｎ２に接続され、そのマイナス側入力端子は、オペアンプＯＰ２の出力端子ｎ３に接続される。選択されたＴＭＲ素子のデータを判定するとき、センスアンプＳＡは、ノードｎ２の電位とオペアンプＯＰ２の出力端子ｎ３の電位とを比較する。
【０３８９】
即ち、ノードｎ１の電位は、２回目の読み出し結果（比較データ）を表し、オペアンプＯＰ２の出力端子ｎ３の電位は、１回目読み出し結果（イニシャルデータ）を表している。
【０３９０】
ところで、１カラム内又は１ブロック内の並列接続されるＴＭＲ素子の数が多くなると、読み出し電流の値に対する信号電流の値が非常に小さくなり、センスアンプによりこの微小な信号電流を検出することが困難となる。
【０３９１】
そこで、本例では、付加電流生成部４２を設けている。
【０３９２】
付加電流生成部４２は、電流源Ｉｓを有する。この電流源Ｉｓにより発生した定電流は、カレントミラー回路Ｍ２により、ＴＭＲ素子に供給される。
【０３９３】
つまり、回路例６では、１カラム内又は１ブロック内の並列接続されるＴＭＲ素子に流れるセル電流をＩｃｅｌｌとすると、カレントミラー回路Ｍ１に流れる電流、即ち、ＮチャネルＭＯＳトランジスタＮ９に流れる電流Ｉｓｅｎｓｅは、Ｉｓｅｎｓｅ ＝ Ｉｃｅｌｌ−Ｉｓとなる。
【０３９４】
これにより、読み出し電流の値に対する信号電流の値を大きくすることができるため、センスアンプによる信号電流の検出感度を向上できる。
【０３９５】
▲２▼ 回路例２
図５４は、磁気ランダムアクセスメモリの読み出し回路の回路例２を示している。
この回路例２は、回路例１の変形例である。回路例２は、回路例１と比較すると、記憶回路４３に特徴を有する。即ち、回路例１では、記憶回路４３は、２つのインバータ回路Ｉ７，Ｉ８とオペアンプＯＰ２を有していたが、回路例２では、記憶回路４３は、オペアンプを有しておらず、４段のカレントミラー回路Ｉ９，Ｉ９’，Ｉ１０，Ｉ１１を有している。
【０３９６】
即ち、回路例２では、オペアンプを用いることなく、カレントミラー回路を用いて、記憶回路４３にイニシャルデータをラッチしている。
【０３９７】
例えば、１回目の読み出し動作時（イニシャルデータの読み出し時）、制御信号ＲＥＡＤ１Ｓは、“Ｈ”となるため、ノードｎ１の電位（イニシャルデータ）は、４段のカレントミラー回路Ｉ９，Ｉ９’，Ｉ１０，Ｉ１１からなる記憶回路４３に転送される。
【０３９８】
即ち、Ｉ９，Ｉ９’，Ｉ１０，Ｉ１１は、カレントミラー回路を構成しているため、各段において電源端子から接地端子へ流れる電流は、同じ値となる。従って、カレントミラー回路Ｉ９，Ｉ９’，Ｉ１０，Ｉ１１を構成するＭＯＳトランジスタが飽和領域で動作するように設計すれば、カレントミラー回路Ｉ９内のＮチャネルＭＯＳトランジスタのゲート電位、即ち、ノードｎ１の電位は、ノードｎ３に転送される。
【０３９９】
１回目の読み出し動作が終わると、制御信号ＲＥＡＤ１Ｓは、“Ｌ”となり、制御信号ｂＲＥＡＤ１Ｓは、“Ｈ”となるため、ノードｎ３に転送されたイニシャルデータは、記憶回路４３内にラッチされる。
【０４００】
▲３▼ 回路例３
図５５は、磁気ランダムアクセスメモリの読み出し回路の回路例３を示している。
この回路例３も、回路例１の変形例であり、回路例１と比較すると、記憶回路４３に特徴を有する。即ち、回路例３では、記憶回路４３は、キャパシタＣ１から構成される。
【０４０１】
本例では、例えば、ノードｎ２の電位（イニシャルデータ）をキャパシタＣ１にダイナミックに記憶する。このため、例えば、１回目の読み出しから２回目の読み出しまでの期間を、キャパシタＣ１がデータを保持し続ける期間よりも短くする必要がある。
【０４０２】
キャパシタＣ１がデータを保持し続ける期間は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の分野で十分に研究されているように、例えば、数ｍ秒である。従って、１回目の読み出しから２回目の読み出しまでの期間を数ｍ秒よりも短くすれば、記憶回路４３にキャパシタＣ１を使用することもできる。
【０４０３】
▲４▼ センスアンプの具体例
回路例１，２，３に使用されるセンスアンプＳＡの具体例について述べる。センスアンプＳＡの構成は、破壊読み出し動作時に、選択されたＴＭＲ素子に書き込む試行データの値によって決定される。
【０４０４】
・ 試行データが“１”の場合
図５６は、試行データが“１”の場合のセンスアンプの一例を示している。 センスアンプＳＡは、例えば、３つの差動アンプＤＩ１，ＤＩ２，ＤＩ３とＮＡＮＤ回路ＮＤ５とから構成される。
【０４０５】
初段の差動アンプＤＩ１は、図５３乃至図５５のノードｎ２の電位（例えば、比較データ）とノードｎ３の電位（例えば、イニシャルデータ）とを比較する。差動アンプＤＩ１は、２つの入力電位に基づいて、２つの出力電位を出力する。差動アンプＤＩ１の２つの出力電位の差は、２つの入力電位の差に基づいて決定される。
【０４０６】
差動アンプＤＩ２のプラス側入力端子には、ノードｎ２の電位に基づく電位が入力され、そのマイナス側入力端子には、基準電位ＶｒｅｆＨが入力される。差動アンプＤＩ２は、プラス側入力端子に入力される電位が基準電位ＶｒｅｆＨよりも大きいときは、“Ｈ”を出力し、それよりも小さいときは、“Ｌ”を出力する。
【０４０７】
差動アンプＤＩ３のマイナス側入力端子には、ノードｎ３の電位に基づく電位が入力され、そのプラス側入力端子には、基準電位ＶｒｅｆＬが入力される。差動アンプＤＩ３は、マイナス側入力端子に入力される電位が基準電位ＶｒｅｆＬよりも小さいときは、“Ｈ”を出力し、それよりも大きいときは、“Ｌ”を出力する。
【０４０８】
例えば、選択されたＴＭＲ素子のデータが“０”、試行データが“１”のときには、２回目の読み出し動作で読み出された比較データ、即ち、ノードｎ２の電位は、１回目の読み出し動作で読み出されたイニシャルデータ、即ち、ノードｎ３の電位よりも高くなる。
【０４０９】
この時、差動アンプＤＩ２のプラス側入力端子に入力される電位は、そのマイナス側入力端子に入力される基準電位ＶｒｅｆＨよりも高くなるため、差動アンプＤＩ２の出力信号は、“Ｈ”となる。また、差動アンプＤＩ３のマイナス側入力端子に入力される電位は、そのプラス側入力端子に入力される基準電位ＶｒｅｆＬよりも低くなるため、差動アンプＤＩ３の出力信号も、“Ｈ”となる。
【０４１０】
従って、ＮＡＮＤ回路ＮＤ５の出力信号は、“Ｌ”、即ち、センスアンプＳＡの出力信号は、“０”となる（“Ｌ”＝“０”）。つまり、選択されたＴＭＲ素子のデータが“０”であると判断される。
【０４１１】
また、例えば、選択されたＴＭＲ素子のデータが“１”、試行データが“１”のときには、２回目の読み出し動作で読み出された比較データ、即ち、ノードｎ２の電位と、１回目の読み出し動作で読み出されたイニシャルデータ、即ち、ノードｎ３の電位とは、実質的に、同じとなる。
【０４１２】
この時、差動アンプＤＩ１は、ノードｎ２，ｎ３の微小な電位差に基づいて、２つの出力電位を出力する。
【０４１３】
しかし、差動アンプＤＩ２のプラス側入力端子に入力される電位は、そのマイナス側入力端子に入力される基準電位ＶｒｅｆＨよりも高くなることはないため、差動アンプＤＩ２の出力信号は、“Ｌ”となる。また、差動アンプＤＩ３のマイナス側入力端子に入力される電位は、そのプラス側入力端子に入力される基準電位ＶｒｅｆＬよりも低くなることはないため、差動アンプＤＩ３の出力信号も、“Ｌ”となる。
【０４１４】
従って、ＮＡＮＤ回路ＮＤ５の出力信号は、“Ｈ”、即ち、センスアンプＳＡの出力信号は、“１”となる（“Ｈ”＝“１”）。つまり、選択されたＴＭＲ素子のデータが“１”であると判断される。
【０４１５】
図５７は、図５６のセンスアンプの初段の差動アンプの一例を示している。
【０４１６】
この差動アンプＤＩ１の特徴は、２つの出力端子の間に適当な抵抗値を有する抵抗Ｒｒを接続した点にある。
【０４１７】
このように、差動アンプＤＩ１の２つの出力端子の間に抵抗を接続することにより、選択されたＴＭＲ素子のデータと試行データとが同じである場合、即ち、２つの入力電位にほとんど差がないような場合には、差動アンプＤＩ１は、その差を増幅して出力しない。差動アンプＤＩ１は、２つの入力電位に明らかな差がある場合のみに、その差を増幅して出力する。
【０４１８】
図５８は、図５６のセンスアンプの初段の差動アンプの他の例を示している。
【０４１９】
この差動アンプＤＩ１の特徴は、２つの出力端子の間にデプレッションタイプＭＯＳトランジスタＱＤを接続した点にある。
【０４２０】
デプレッションタイプＭＯＳトランジスタＱＤは、図４６の抵抗Ｒｒと同じ機能を有する。つまり、選択されたＴＭＲ素子のデータと試行データとが同じである場合、即ち、２つの入力電位にほとんど差がないような場合には、差動アンプＤＩ１は、その差を増幅して出力しない。差動アンプＤＩ１は、２つの入力電位に明らかな差がある場合のみに、その差を増幅して出力する。
【０４２１】
・ 試行データが“０”の場合
図５９は、試行データが“０”の場合のセンスアンプの一例を示している。 センスアンプＳＡは、例えば、３つの差動アンプＤＩ１，ＤＩ２，ＤＩ３とＮＯＲ回路ＮＲ３とから構成される。
【０４２２】
初段の差動アンプＤＩ１は、図５３乃至図５５のノードｎ２の電位（例えば、比較データ）とノードｎ３の電位（例えば、イニシャルデータ）とを比較する。差動アンプＤＩ１は、２つの入力電位に基づいて、２つの出力電位を出力する。差動アンプＤＩ１の２つの出力電位の差は、２つの入力電位の差に基づいて決定される。
【０４２３】
差動アンプＤＩ２のプラス側入力端子には、ノードｎ２の電位に基づく電位が入力され、そのマイナス側入力端子には、基準電位ＶｒｅｆＬが入力される。差動アンプＤＩ２は、プラス側入力端子に入力される電位が基準電位ＶｒｅｆＬよりも小さいときは、“Ｌ”を出力し、それよりも大きいときは、“Ｈ”を出力する。
【０４２４】
差動アンプＤＩ３のマイナス側入力端子には、ノードｎ３の電位に基づく電位が入力され、そのプラス側入力端子には、基準電位ＶｒｅｆＨが入力される。差動アンプＤＩ３は、マイナス側入力端子に入力される電位が基準電位ＶｒｅｆＨよりも大きいときは、“Ｌ”を出力し、それよりも小さいときは、“Ｈ”を出力する。
【０４２５】
例えば、選択されたＴＭＲ素子のデータが“１”、試行データが“０”のときには、２回目の読み出し動作で読み出された比較データ、即ち、ノードｎ２の電位は、１回目の読み出し動作で読み出されたイニシャルデータ、即ち、ノードｎ３の電位よりも低くなる。
【０４２６】
この時、差動アンプＤＩ２のプラス側入力端子に入力される電位は、そのマイナス側入力端子に入力される基準電位ＶｒｅｆＬよりも低くなるため、差動アンプＤＩ２の出力信号は、“Ｌ”となる。また、差動アンプＤＩ３のマイナス側入力端子に入力される電位は、そのプラス側入力端子に入力される基準電位ＶｒｅｆＨよりも高くなるため、差動アンプＤＩ３の出力信号も、“Ｌ”となる。
【０４２７】
従って、ＮＯＲ回路ＮＲ３の出力信号は、“Ｈ”、即ち、センスアンプＳＡの出力信号は、“１”となる（“Ｈ”＝“１”）。つまり、選択されたＴＭＲ素子のデータが“１”であると判断される。
【０４２８】
また、例えば、選択されたＴＭＲ素子のデータが“０”、試行データが“０”のときには、２回目の読み出し動作で読み出された比較データ、即ち、ノードｎ２の電位と、１回目の読み出し動作で読み出されたイニシャルデータ、即ち、ノードｎ３の電位とは、実質的に、同じとなる。
【０４２９】
この時、差動アンプＤＩ１は、ノードｎ２，ｎ３の微小な電位差に基づいて、２つの出力電位を出力する。
【０４３０】
しかし、差動アンプＤＩ２のプラス側入力端子に入力される電位は、そのマイナス側入力端子に入力される基準電位ＶｒｅｆＬよりも低くなることはないため、差動アンプＤＩ２の出力信号は、“Ｈ”となる。また、差動アンプＤＩ３のマイナス側入力端子に入力される電位は、そのプラス側入力端子に入力される基準電位ＶｒｅｆＨよりも高くなることはないため、差動アンプＤＩ３の出力信号も、“Ｈ”となる。
【０４３１】
従って、ＮＡＮＤ回路ＮＤ５の出力信号は、“Ｌ”、即ち、センスアンプＳＡの出力信号は、“０”となる（“Ｌ”＝“０”）。つまり、選択されたＴＭＲ素子のデータが“０”であると判断される。
【０４３２】
なお、図５９のセンスアンプの初段の差動アンプＤＩ１に関しても、図５７又は図５８に示すような構成を有する差動アンプＤＩ１を用いることができる。
【０４３３】
これにより、選択されたＴＭＲ素子のデータと試行データとが同じである場合、即ち、２つの入力電位にほとんど差がないような場合には、センスアンプは、その差を増幅して出力しない。センスアンプは、２つの入力電位に明らかな差がある場合のみに、その差を増幅して出力する。
【０４３４】
▲５▼ オペアンプの具体例
図６０は、図５３乃至図５５のオペアンプＯＰ１の具体例を示している。
【０４３５】
オペアンプＯＰ１のプラス側入力端子には、クランプ電位Ｖｃｌａｍｐが入力され、そのマイナス側入力端子には、ノードｎ１の電位が入力される。イネーブル信号Ｅｎａｂｌｅが“Ｈ”になると、ノードｎ１の電位がクランプ電位Ｃｌａｍｐに等しくなるような出力信号Ｏｕｔが出力される。
【０４３６】
図６１は、図５３のオペアンプＯＰ２の具体例を示している。
【０４３７】
オペアンプＯＰ２のプラス側入力端子には、図５３のインバータ回路Ｉ８の出力信号が入力され、そのマイナス側入力端子には、インバータ回路Ｉ７の出力信号が入力される。イネーブル信号Ｅｎａｂｌｅが“Ｈ”になると、インバータ回路Ｉ７の出力信号がインバータ回路Ｉ８の出力信号に等しくなるような出力信号Ｏｕｔが出力される。
【０４３８】
▲６▼ 付加電流生成部の電流源の具体例
図６２は、付加電流生成部の電流源の一例を示している。
付加電流生成部４２の電流源Ｉｓは、例えば、メモリセルアレイ部と同じ構成にすることができる。即ち、電流源Ｉｓは、並列接続された複数のＴＭＲ素子、クランプ回路及びＮチャネルＭＯＳトランジスタから構成できる。
【０４３９】
ここで、電流源Ｉｓ内のＴＭＲ素子の数は、メモリセルアレイの１カラム内又は１ブロック内の並列接続されるＴＭＲ素子の数よりも少なくしておくことが好ましい。
【０４４０】
なお、本例では、付加電流生成部４２を構成するに当たって、ＴＭＲ素子を利用したが、例えば、これに代えて、ＢＧＲ回路などを利用してもよい。
【０４４１】
▲７▼ 回路例１，２，３の動作
・ １回目の読み出し動作
１回目の読み出し動作では、イニシャルデータの読み出しが行われる。
【０４４２】
カラムアドレス信号が入力され、カラム選択スイッチＮ７（ＳＷ）がオン状態になる。また、オペアンプＯＰ１は、ノードｎ１の電位がクランプ電位Ｖｃｌａｍｐに等しくなるように、ＮチャネルＭＯＳトランジスタＮ８のゲート電位を制御する。
【０４４３】
この時、読み出し電流は、電源端子ＶＤＤから、トランジスタＭ７，Ｍ８及び複数のＴＭＲ素子を経由して、接地点に流れ込む。カレントミラー回路Ｍ１は、この読み出し電流に等しい電流を、ＮチャネルＭＯＳトランジスタＮ９に流す役割を果たす。
【０４４４】
従って、複数のＴＭＲ素子の合成抵抗に応じた電位（イニシャルデータ）がノードｎ２に表れる。
【０４４５】
また、制御信号ＲＥＡＤ１Ｓは、１回目の読み出し動作時においては、“Ｈ”となっている。つまり、トランスファゲート回路ＴＧ１は、オン状態、トランスファゲート回路ＴＧ２は、オフ状態となっている。このため、ノードｎ２の電位は、トランスファゲート回路ＴＧ１を経由して、記憶回路４３に入力される。
【０４４６】
図５３の例では、オペアンプＯＰ２は、そのマイナス側入力電位とそのプラス側入力電位とが互いに等しくなるように、インバータ回路Ｉ８内のＮチャネルＭＯＳトランジスタのゲート電位を制御する。結果として、インバータ回路Ｉ８に流れる電流が、イニシャルデータ（セルデータ）となる。
【０４４７】
図５４の例では、インバータ回路Ｉ１１の出力ノードｎ３の電位が、イニシャルデータ（セルデータ）となる。図５５の例では、キャパシタＣ１の一端ｎ３の電位が、イニシャルデータ（セルデータ）となる。
【０４４８】
１回目の読み出し動作が終わると、制御信号ＲＥＡＤ１Ｓは、“Ｌ”となり、制御信号ｂＲＥＡＤ１Ｓは、“Ｈ”となる。その結果、イニシャルデータは、記憶回路４３内にラッチされる。
【０４４９】
・ ２回目の読み出し動作及びデータ判定動作
選択されたＴＭＲ素子に試行データを書き込んだ後（通常の破壊読み出し動作）又は書き込むと同時に（改良された破壊読み出し動作）、２回目の読み出し動作が行われ、比較データが読み出される。
【０４５０】
カラムアドレス信号が入力され、カラム選択スイッチＮ７（ＳＷ）がオン状態になる。また、オペアンプＯＰ１は、ノードｎ１の電位がクランプ電位Ｖｃｌａｍｐに等しくなるように、ＮチャネルＭＯＳトランジスタＮ８のゲート電位を制御する。
【０４５１】
この時、読み出し電流は、電源端子ＶＤＤから、トランジスタＭ７，Ｍ８及び複数のＴＭＲ素子を経由して、接地点に流れ込む。カレントミラー回路Ｍ１は、この読み出し電流に等しい電流を、ＮチャネルＭＯＳトランジスタＮ９に流す役割を果たす。
【０４５２】
従って、複数のＴＭＲ素子の合成抵抗に応じた電位（比較データ）がノードｎ２に表れる。
【０４５３】
この時、センスアンプＳＡのプラス側入力端子には、ノードｎ２の電位が入力され、そのマイナス側入力端子には、記憶回路４３のノードｎ３の電位が入力される。その結果、センスアンプＳＡは、ノードｎ２の電位とノードｎ３の電位とに基づいて、選択されたＴＭＲ素子のデータの値を判定する。
【０４５４】
(2) 一括読み出し動作原理を適用する場合
一括読み出し動作原理では、読み出し動作時に、読み出しブロック内の複数のＴＭＲ素子の合成抵抗値に応じた読み出し電位Ｖｔｏｔａｌが読み出しビット線ＢＬｊに現れる。この合成抵抗値は、読み出しブロック内のＴＭＲ素子の数がＮ（Ｎは、複数）個の場合に、ＴＭＲ素子のデータ値の組合せ数に相当する２^Ｎ 通りだけ存在する。
【０４５５】
従って、読み出しビット線ＢＬｊに現れた読み出し電位Ｖｔｏｔａｌを読み出し回路（センスアンプを含む）で検出すれば、読み出しブロック内のＴＭＲ素子のデータを、一度に、かつ、容易に、読み出すことができる。
【０４５６】
▲１▼ センスアンプ
図６３は、本発明に関わる読み出し回路の回路例を示している。
この読み出し回路は、センスアンプとしてのアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）から構成される。
【０４５７】
直列接続された４つのＴＭＲ素子からなるブロックＢＫｊｎの一端は、ＮチャネルＭＯＳトランジスタＳＷＡ及びＰチャネルＭＯＳトランジスタＰｘ２を経由して電源端子に接続され、他端は、接地端子に接続される。ブロックＢＫｊｎ内の４つのＴＭＲ素子は、直列接続に代えて、並列接続してもよい。
【０４５８】
第１電流経路は、電源端子から、ＭＯＳトランジスタＰｘ２，ＳＷＡ及び複数のＴＭＲ素子を経由して、接地端子までの経路をいうものとする。
【０４５９】
抵抗値ΔＲを有する１４個の抵抗素子の一端は、ＰチャネルＭＯＳトランジスタＰｘ３を経由して電源端子に接続され、他端は、抵抗値１５Ｒ＋ΔＲ／２を有する抵抗素子を経由して、接地端子に接続される。第２電流経路は、電源端子から、ＭＯＳトランジスタＰｘ３及び複数の抵抗素子を経由して、接地端子までの経路をいうものとする。
【０４６０】
ここで、Ｒ及びΔＲは、読み出し動作原理の欄で説明したＲ及びΔＲと同じ意味を有するものとする。
【０４６１】
ＰチャネルＭＯＳトランジスタＰｘ１，Ｐｘ２，Ｐｘ３は、カレントミラー回路を構成している。このため、定電流源Ｉｘにより生成される定電流は、上述の第１及び第２電流経路に流れる。
【０４６２】
第１電流経路に流れる電流は、読み出し電流となり、この読み出し電流は、複数のＴＭＲ素子に流れる。その結果、ノードｎｒには、ブロックＢＫｊｎ内のＴＭＲ素子のデータ値（合成抵抗値）に応じた読み出し電位Ｖｔｏｔａｌが現れる。一方、第２電流経路に電流が流れると、各抵抗素子の接続点ｎｘ０，ｎｘ１，・・・ｎｘ１３，ｎｘ１４に所定の基準電位が現れる。
【０４６３】
差動アンプＤＩ０，ＤＩ２，・・・ＤＩ１３，ＤＩ１４は、ノードｎｒの読み出し電位Ｖｔｏｔａｌと所定の基準電位とを比較し、その比較結果を出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５として出力する。
【０４６４】
例えば、差動アンプＤＩ０のプラス側入力端子には、ノードｎｘ０の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。同様に、差動アンプＤＩ１のプラス側入力端子には、ノードｎｘ１の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力され、差動アンプＤＩ１４のプラス側入力端子には、ノードｎｘ１４の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。
【０４６５】
なお、センスアンプの詳しい動作については、特願２００１−３６５２３６号に開示されているので、ここでは、省略する。
【０４６６】
▲２▼ ロジック回路
次に、センスアンプ（Ａ／Ｄコンバータ）の出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５に基づいて、実際に、読み出しブロック内のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータ値を判定するロジック回路について説明する。
【０４６７】
図６４は、Ａ／Ｄコンバータの出力信号に基づいてＴＭＲ素子ＭＴＪ４のデータ値を判定するロジック回路の一例を示している。
【０４６８】
ＴＭＲ素子ＭＴＪ４のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ７ｂ８に基づいて判断される。
【０４６９】
ＴＭＲ素子ＭＴＪ４のデータ値は、上述したように、出力信号Ｏ７ｂ８の値のみから判断できるため、ＴＭＲ素子ＭＴＪ４のデータ値を判定するロジック回路は、直列接続されたインバータＩＶ１，ＩＶ２から構成される。
【０４７０】
図６５は、Ａ／Ｄコンバータの出力信号に基づいてＴＭＲ素子ＭＴＪ３のデータ値を判定するロジック回路の一例を示している。
【０４７１】
ＴＭＲ素子ＭＴＪ３のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２に基づいて判断される。
【０４７２】
ＴＭＲ素子ＭＴＪ３のデータ値は、上述したように、出力信号Ｏ３ｂ４，Ｏ７ｂ８，Ｏ１１ｂ１２の値から判断できるため、ＴＭＲ素子ＭＴＪ３のデータ値を判定するロジック回路は、インバータＩＶ３，ＩＶ４及びＮＯＲゲート回路ＮＲ１，ＮＲ２から構成される。
【０４７３】
例えば、Ｏ３ｂ４＝“１”のときは、ＴＭＲ素子ＭＴＪ３のデータ値は、“１”と判断される。また、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“１”のときは、ＴＭＲ素子ＭＴＪ３のデータ値は、“０”と判断され、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“０”，Ｏ１１ｂ１２＝“１”のときは、ＴＭＲ素子ＭＴＪ３のデータ値は、“１”と判断され、Ｏ３ｂ４＝“０”，Ｏ７ｂ８＝“０”，Ｏ１１ｂ１２＝“０”のときは、ＴＭＲ素子ＭＴＪ３のデータ値は、“０”と判断される。
【０４７４】
図６６は、Ａ／Ｄコンバータの出力信号に基づいてＴＭＲ素子ＭＴＪ２のデータ値を判定するロジック回路の一例を示している。
【０４７５】
ＴＭＲ素子ＭＴＪ２のデータ値は、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５のうち、出力信号Ｏ１ｂ２，Ｏ３ｂ４，Ｏ５ｂ６，Ｏ７ｂ８，Ｏ９ｂ１０，Ｏ１１ｂ１２，Ｏ１３ｂ１４に基づいて判断される。
【０４７６】
ＴＭＲ素子ＭＴＪ２のデータ値を判定するロジック回路は、インバータＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８及びＮＯＲゲート回路ＮＲ３，ＮＲ４，ＮＲ５，ＮＲ６から構成される。
【０４７７】
例えば、Ｏ１ｂ２＝“１”のときは、ＴＭＲ素子ＭＴＪ２のデータ値は、“１”と判断される。また、Ｏ１ｂ２＝“０”，Ｏ３ｂ４＝“１”のときは、ＴＭＲ素子ＭＴＪ２のデータ値は、“０”と判断され、Ｏ１ｂ２＝“０”，Ｏ３ｂ４＝“０”，Ｏ５ｂ６＝“１”のときは、ＴＭＲ素子ＭＴＪ２のデータ値は、“１”と判断される。
【０４７８】
図６７は、Ａ／Ｄコンバータの出力信号に基づいてＴＭＲ素子ＭＴＪ１のデータ値を判定するロジック回路の一例を示している。
【０４７９】
ＴＭＲ素子ＭＴＪ１のデータ値は、Ａ／Ｄコンバータの全ての出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５に基づいて判断される。
【０４８０】
ＴＭＲ素子ＭＴＪ１のデータ値を判定するロジック回路は、インバータＩＶ９，ＩＶ１０，ＩＶ１１，ＩＶ１２，ＩＶ１３，ＩＶ１４，ＩＶ１５，ＩＶ１６及びＮＯＲゲート回路ＮＲ７，ＮＲ８，ＮＲ９，ＮＲ１０，ＮＲ１１，ＮＲ１２，ＮＲ１３，ＮＲ１４から構成される。
【０４８１】
例えば、Ｏ０ｂ１＝“１”のときは、ＴＭＲ素子ＭＴＪ１のデータ値は、“１”と判断される。また、Ｏ０ｂ１＝“０”，Ｏ１ｂ２＝“１”のときは、ＴＭＲ素子ＭＴＪ１のデータ値は、“０”と判断され、Ｏ０ｂ１＝“０”，Ｏ１ｂ２＝“０”，Ｏ２ｂ３＝“１”のときは、ＴＭＲ素子ＭＴＪ１のデータ値は、“１”と判断される。
【０４８２】
なお、Ａ／Ｄコンバータの出力信号Ｏ０ｂ１，Ｏ１ｂ２，・・・Ｏ１３ｂ１４，Ｏ１４ｂ１５の出力信号のパターンは、全て“１”の場合、全て“０”の場合、及び、“０”と“１”が存在する場合の３通りとなる。
【０４８３】
また、“０”と“１”が存在する場合には、常に、“０”と“１”の境界が存在し、その境界の一方側の出力信号は、全て、“０”、他方側の出力信号は、全て、“１”となる。
【０４８４】
６． 読み出し回路以外の回路例
読み出し回路以外の回路例、即ち、書き込みワード線ドライバ／シンカーの回路例、書き込みビット線ドライバ／シンカーの回路例、読み出しワード線ドライバの回路例、及び、カラムデコーダの回路例について説明する。
【０４８５】
(1) 書き込みワード線ドライバ／シンカー
図６８は、書き込みワード線ドライバ／シンカーの回路例を示している。
本例では、「２．セルアレイ構造」の欄で説明したように、１ロウ内には、４段に積み重ねされたＴＭＲ素子と３本の書き込みワード線が存在することを前提とする。同図では、書き込みワード線ドライバ／シンカーの１ロウ分のみを示している。
【０４８６】
書き込みワード線ドライバ２３Ａ−０は、ＰチャネルＭＯＳトランジスタＱＰ１５，ＱＰ１６，ＱＰ１７及びＮＡＮＤゲート回路ＮＤ１，ＮＤ２，ＮＤ３を含んでいる。書き込みワード線シンカー２４−０は、ＮチャネルＭＯＳトランジスタＱＮ１５，ＱＮ１６，ＱＮ１７から構成される。
【０４８７】
ＰチャネルＭＯＳトランジスタＱＰ１５は、電源端子と上段の書き込みワード線ＷＷＬ２との間に接続される。ＮＡＮＤゲート回路ＮＤ１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１５は、上段の書き込みワード線ＷＷＬ２と接地端子の間に接続される。
【０４８８】
ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”のとき、書き込みワード線ＷＷＬ２に書き込み電流が流れる。
【０４８９】
ＰチャネルＭＯＳトランジスタＱＰ１６は、電源端子と中段の書き込みワード線ＷＷＬ１との間に接続される。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１６のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１６は、中段の書き込みワード線ＷＷＬ１と接地端子の間に接続される。
【０４９０】
ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”のとき、書き込みワード線ＷＷＬ１に書き込み電流が流れる。
【０４９１】
ＰチャネルＭＯＳトランジスタＱＰ１７は、電源端子と下段の書き込みワード線ＷＷＬ０との間に接続される。ＮＡＮＤゲート回路ＮＤ３の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１７のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１７は、下段の書き込みワード線ＷＷＬ０と接地端子の間に接続される。
【０４９２】
ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”のとき、書き込みワード線ＷＷＬ０に書き込み電流が流れる。
【０４９３】
ＮＯＲゲート回路ＮＲ１５及びエクスクルーシブＯＲゲート回路Ｅｘ−ＯＲ１には、それぞれ複数ビットのロウアドレス信号のうちの下位２ビットが入力される。この下位２ビットは、選択されたロウ内の３本の書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２のうちの１本を選択するために使用される。
【０４９４】
ＮＯＲゲート回路ＮＲ１５の出力信号は、ＮＡＮＤゲート回路ＮＤ１に入力され、エクスクルーシブＯＲゲート回路Ｅｘ−ＯＲ１の出力信号は、ＮＡＮＤゲート回路ＮＤ２に入力される。
【０４９５】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、複数ビットのロウアドレス信号のうち、下位２ビットを除く、上位ロウアドレス信号に基づいて、複数のロウのうちの１つが選択される。選択されたロウでは、上位ロウアドレス信号の全てのビットは、“１”となる。
【０４９６】
選択されたロウでは、複数ビットのロウアドレス信号のうち、下位２ビットＲＡ０，ＲＡ１に基づいて、書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２に書き込み電流を流すか否を決定する。
【０４９７】
例えば、書き込み動作時、選択されたロウでは、ＲＡ０＝“０”，ＲＡ１＝“０”となると、ＮＡＮＤゲート回路ＮＤ１の入力信号は、全て“１”となる。その結果、ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”となり、ＰチャネルＭＯＳトランジスタＱＰ１５がオン状態となり、書き込みワード線ＷＷＬ２に書き込み電流が流れる。
【０４９８】
また、ＲＡ０＝“１”，ＲＡ１＝“１”となると、ＮＡＮＤゲート回路ＮＤ３の入力信号は、全て“１”となる。その結果、ＮＡＮＤゲート回路ＮＤ３の出力信号が“０”となり、ＰチャネルＭＯＳトランジスタＱＰ１７がオン状態となり、書き込みワード線ＷＷＬ０に書き込み電流が流れる。
【０４９９】
また、ＲＡ０とＲＡ１が異なる値（一方が“０”で、他方が“１”）になると、ＮＡＮＤゲート回路ＮＤ２の入力信号は、全て“１”となる。その結果、ＮＡＮＤゲート回路ＮＤ２の出力信号が“０”となり、ＰチャネルＭＯＳトランジスタＱＰ１６がオン状態となり、書き込みワード線ＷＷＬ１に書き込み電流が流れる。
【０５００】
(2) 書き込みビット線ドライバ／シンカー
図６９は、書き込みビット線ドライバ／シンカーの回路例を示している。
本例では、１カラム内には、４段に積み重ねされたＴＭＲ素子と２本の書き込みビット線が存在することを前提とする。同図では、書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０５０１】
書き込みビット線ドライバ／シンカー２９Ａは、ＰチャネルＭＯＳトランジスタＱＰ１８，ＱＰ１９、ＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９、ＮＡＮＤゲート回路ＮＤ４，ＮＤ５、ＡＮＤゲート回路ＡＤ１，ＡＤ２、ＮＯＲゲート回路ＮＲ１６及びインバータＩＶ１７，ＩＶ１８から構成される。
【０５０２】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ２０，ＱＰ２１、ＮチャネルＭＯＳトランジスタＱＮ２０，ＱＮ２１、ＮＡＮＤゲート回路ＮＤ６，ＮＤ７、ＡＮＤゲート回路ＡＤ３，ＡＤ４、ＮＯＲゲート回路ＮＲ１７及びインバータＩＶ１９，ＩＶ２０から構成される。
【０５０３】
ＰチャネルＭＯＳトランジスタＱＰ１８は、電源端子と下段の書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ１８は、下段の書き込みビット線ＢＬ００と接地端子との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２０は、電源端子と下段の書き込みビット線ＢＬ００との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ２０は、下段の書き込みビット線ＢＬ００と接地端子との間に接続される。
【０５０４】
ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５０５】
ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５０６】
ＰチャネルＭＯＳトランジスタＱＰ１９は、電源端子と上段の書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ１９は、上段の書き込みビット線ＢＬ０１と接地端子との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２１は、電源端子と上段の書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ２１は、上段の書き込みビット線ＢＬ０１と接地端子との間に接続される。
【０５０７】
ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ４の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５０８】
ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ２の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５０９】
このような書き込みビット線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、複数ビットのカラムアドレス信号の全ビットが“１”となる。
【０５１０】
また、本例では、複数ビットのロウアドレス信号のうちの１ビットＲＡ１を用いて、１カラム内の２つの書き込みビット線ＢＬ００，ＢＬ０１のうちの１つを選択する。例えば、ＲＡ１が“１”のときは、書き込みビット線ＢＬ００が選択され、ＲＡ１が“０”のときは、書き込みビット線ＢＬ００が選択される。
【０５１１】
また、選択されたカラム内の選択された書き込みビット線に流す書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０５１２】
例えば、書き込みビット線ＢＬ０１が選択されているとき（ＲＡ１＝“１”のとき）は、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１に、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５１３】
また、書き込みビット線ＢＬ０１が選択されているとき（ＲＡ１＝“１”のとき）は、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１に、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５１４】
また、書き込みビット線ＢＬ００が選択されているとき（ＲＡ１＝“０”のとき）は、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００に、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０５１５】
また、書き込みビット線ＢＬ００が選択されているとき（ＲＡ１＝“０”のとき）は、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００に、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０５１６】
なお、図２及び図３に示すようなデバイス構造を採用した場合、例えば、書き込みビット線ＢＬｊ０は、２つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２に共用される。ここで、ＴＭＲ素子ＭＴＪ１から見ると、書き込みビット線ＢＬｊ０は、その上方にあり、ＴＭＲ素子ＭＴＪ２から見ると、書き込みビット線ＢＬｊ０は、その下方にある。
【０５１７】
従って、例えば、書き込み電流の向きが、図１の書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向かう方向である場合、この書き込み電流により、ＴＭＲ素子ＭＴＪ１が受ける磁場とＴＭＲ素子ＭＴＪ２が受ける磁場とは、互いに逆向きとなる。
【０５１８】
このように、１つの書き込みビット線を２つのＴＭＲ素子で共有する場合には、その書き込みビット線に流す書き込み電流の向きが同じであっても、２つのＴＭＲ素子に作用する磁場は、逆向きとなり、磁化方向も、互いに逆になる点に注意する必要がある。
【０５１９】
これは、例えば、図２及び図３のデバイス構造における２つのＴＭＲ素子ＭＴＪ３，ＭＴＪ４についても言えることである。
【０５２０】
各ＴＭＲ素子ＭＴＪ１，ＭＴＪ２．ＭＴＪ３，ＭＴＪ４に関して、ピン層の磁化の向きを個別に設定し得る場合には、例えば、書き込みビット線ＢＬｊ０の下方に存在するＴＭＲ素子ＭＴＪ１のピン層の磁化の向きと、書き込みビット線ＢＬｊ０の上方に存在するＴＭＲ素子ＭＴＪ２のピン層の磁化の向きとを、互いに逆向きにすることにより、上述の読み出し動作原理及び読み出し回路で説明した論理をそのまま適用できる。
【０５２１】
即ち、ピン層の磁化方向と記憶層の磁化方向が同じ場合を“１”とし、ピン層の磁化方向と記憶層の磁化方向が異なる場合を“０”とすることができる。
【０５２２】
各ＴＭＲ素子ＭＴＪ１，ＭＴＪ２．ＭＴＪ３，ＭＴＪ４に関して、ピン層の磁化の向きが全て同じである場合には、上述の読み出し動作原理及び読み出し回路で説明した論理をそのまま適用しようとすると、書き込み動作又は読み出し動作について、さらなる工夫が必要となる。
【０５２３】
例えば、書き込み動作時に、書き込みビット線の下方のＴＭＲ素子に対する書き込みと、書き込みビット線の上方のＴＭＲ素子に対する書き込みとを、時間をずらして別々に行うことにより、ピン層の磁化方向と記憶層の磁化方向が同じ場合を“１”とし、ピン層の磁化方向と記憶層の磁化方向が異なる場合を“０”とすることができる。
【０５２４】
書き込みビット線の下方のＴＭＲ素子の“１”／“０”の条件（ピン層の磁化方向と記憶層の磁化方向との関係）と、書き込みビット線の上方のＴＭＲ素子の“１”／“０”の条件が逆の場合には、読み出し動作時におけるデータを判定する論理を変える必要がある。
【０５２５】
(3) 読み出しワード線ドライバ
図７０は、読み出しワード線ドライバの回路例を示している。
読み出しワード線ドライバ２３Ｂ−０は、ＡＮＤゲート回路ＡＤ５から構成される。ＡＮＤゲート回路ＡＤ５には、読み出し信号ＲＥＡＤ及び上位ロウアドレス信号が入力される。
【０５２６】
読み出し信号は、読み出し動作時に、“１”となる信号である。上位ロウアドレス信号は、書き込みワード線ドライバ／シンカー（図６８）における上位ロウアドレス信号と同じである。即ち、複数ビットのロウアドレス信号のうち、カラムの選択に使用する上位ロウアドレス信号に基づいて、読み出しワード線ＲＷＬ０の電位を決定する。
【０５２７】
選択されたロウでは、上位ロウアドレス信号の全ビットは、“１”となるため、読み出しワード線ＲＷＬ０の電位は、“１”となる。
【０５２８】
(4) カラムデコーダ
図７１は、カラムデコーダの回路例を示している。
カラムデコーダ３２は、ＡＮＤゲート回路ＡＤ６から構成される。ＡＮＤゲート回路ＡＤ６には、読み出し信号ＲＥＡＤ及びカラムアドレス信号が入力される。読み出し信号は、読み出し動作時に、“１”となる信号である。また、選択されたカラムでは、カラムアドレス信号の全ビットは、“１”となるため、カラム選択信号ＣＳＬｊの電位は、“１”となる。
【０５２９】
(5) 構造例４，５の場合
▲１▼ 書き込みワード線ドライバ／シンカー
図７２は、書き込みワード線ドライバ／シンカーの回路例を示している。
同図は、図６８に対応させて、書き込みワード線ドライバ／シンカーの１ロウ分のみを示している。
【０５３０】
図６８と図７２を比較すれば分かるように、構造例４，５を採用した場合には、書き込みワード線ドライバ／シンカーが簡略化される。
【０５３１】
具体的には、図６８の場合には、１ロウ内には、３本の書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２を駆動するための３つのドライバ／シンカーが必要であったが、図７２の場合には、１ロウ内には、１本の書き込みワード線ＷＷＬ０を駆動するための１つのドライバ／シンカーを設ければ足りる。
【０５３２】
書き込みワード線ドライバ２３Ａ−０は、ＰチャネルＭＯＳトランジスタＱＰ１５及びＮＡＮＤゲート回路ＮＤ１から構成される。書き込みワード線シンカー２４−０は、ＮチャネルＭＯＳトランジスタＱＮ１５から構成される。
【０５３３】
ＰチャネルＭＯＳトランジスタＱＰ１５は、電源端子と書き込みワード線ＷＷＬ０との間に接続される。ＮＡＮＤゲート回路ＮＤ１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１５のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１５は、書き込みワード線ＷＷＬ０と接地端子の間に接続される。
【０５３４】
ＮＡＮＤゲート回路ＮＤ１の出力信号が“０”のとき、書き込みワード線ＷＷＬ０に書き込み電流が流れる。
【０５３５】
このような書き込みワード線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、複数ビットのロウアドレス信号に基づいて、複数のロウのうちの１つが選択される。選択されたロウでは、上位ロウアドレス信号の全てのビットは、“１”となる。選択されたロウでは、書き込みワード線に書き込み電流が流れる。
【０５３６】
▲２▼ 書き込みビット線ドライバ／シンカー
図７３は、書き込みビット線ドライバ／シンカーの回路例を示している。
同図は、図６９に対応させて、書き込みワード線ドライバ／シンカーの１ロウ分のみを示している。
【０５３７】
図６９と図７３を比較すれば分かるように、構造例４，５を採用した場合には、書き込みビット線ドライバ／シンカーが簡略化される。
【０５３８】
具体的には、図６９の場合には、１カラム内には、２本の書き込みビット線ＢＬ００，ＢＬ０１を駆動するための２つのドライバ／シンカーが必要であったが、図７３の場合には、１カラム内には、１本の書き込みビット線ＢＬ０１を駆動するための１つのドライバ／シンカーを設ければ足りる。
【０５３９】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ１９，ＱＰ２１、ＮチャネルＭＯＳトランジスタＱＮ１９，ＱＮ２１、ＮＡＮＤゲート回路ＮＤ５，ＮＤ７、ＡＮＤゲート回路ＡＤ２，ＡＤ４及びインバータＩＶ１８，ＩＶ２０から構成される。
【０５４０】
ＰチャネルＭＯＳトランジスタＱＰ１９は、電源端子と書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ１９は、書き込みビット線ＢＬ０１と接地端子との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２１は、電源端子と書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ２１は、書き込みビット線ＢＬ０１と接地端子との間に接続される。
【０５４１】
ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ４の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、ＰチャネルＭＯＳトランジスタＱＰ１９からＮチャネルＭＯＳトランジスタＱＮ２１へ向う書き込み電流が流れる。
【０５４２】
ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ２の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、ＰチャネルＭＯＳトランジスタＱＰ２１からＮチャネルＭＯＳトランジスタＱＮ１９へ向う書き込み電流が流れる。
【０５４３】
このような書き込みビット線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、複数ビットのカラムアドレス信号の全ビットが“１”となる。
【０５４４】
また、選択されたカラム内の選択された書き込みビット線に流す書き込み電流の向きは、書き込みデータＤＡＴＡの値に応じて決定される。
【０５４５】
例えば、書き込みデータＤＡＴＡが“１”であると、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１に、ＰチャネルＭＯＳトランジスタＱＰ１９からＮチャネルＭＯＳトランジスタＱＮ２１へ向う書き込み電流が流れる。
【０５４６】
また、書き込みデータＤＡＴＡが“０”であると、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１に、ＰチャネルＭＯＳトランジスタＱＰ２１からＮチャネルＭＯＳトランジスタＱＮ１９へ向う書き込み電流が流れる。
【０５４７】
７． 各ＴＭＲ素子のピン層と記憶層の位置関係
構造例１〜６のように、例えば、書き込み線（書き込みワード線又は書き込みビット線）に対して、その上部と下部に、それぞれＴＭＲ素子を配置し、かつ、その書き込み線に流れる書き込み電流により発生する磁界を用いて、その上部又は下部にあるＴＭＲ素子にデータを書き込む場合、各ＴＭＲ素子のピン層（固定層）と記憶層（自由層）の位置関係や、ピン層の磁化の向きなどについて検討する必要がある。
【０５４８】
なぜなら、各ＴＭＲ素子のピン層と記憶層の位置関係や、書き込み線に流れる電流の向きなどによって、書き込み動作原理又は書き込み回路の構成が変わってくるためである。
【０５４９】
(1) 各ＴＭＲ素子のピン層と記憶層の位置関係
図７４に示すように、各ＴＭＲ素子（ＭＴＪ素子）のピン層と記憶層の位置関係（相対関係）は、使用する書き込み線に対して対称となっていることが望ましい。
【０５５０】
例えば、書き込み線（書き込みワード線又は書き込みビット線）に対して、その上部と下部に、それぞれＴＭＲ素子を配置し、かつ、その書き込み線に流れる書き込み電流により発生する磁界を用いて、その上部又は下部にあるＴＭＲ素子にデータを書き込む場合、各ＴＭＲ素子のピン層と記憶層の位置関係は、その書き込み線に対して対称となるように設定する。
【０５５１】
具体的には、書き込み線の下部のＴＭＲ素子の構造が、書き込み配線に近い側に記憶層が存在し、それに遠い側にピン層が存在する構造である場合には、書き込み線の上部のＴＭＲ素子の構造についても、書き込み配線に近い側に記憶層が存在し、それに遠い側にピン層が存在する構造となるようにする。
【０５５２】
同様に、書き込み線の下部のＴＭＲ素子の構造が、書き込み配線に近い側にピン層が存在し、それに遠い側に記憶層が存在する構造である場合には、書き込み線の上部のＴＭＲ素子の構造についても、書き込み配線に近い側にピン層が存在し、それに遠い側に記憶層が存在する構造となるようにする。
【０５５３】
なお、このような位置関係は、メモリセルアレイ内の全てのＴＭＲ素子に対して成立するようにする。また、メモリセルアレイ内の全ての書き込み線に対して、その上部に配置されるＴＭＲ素子とその下部に配置されるＴＭＲ素子は、互いに対称に配置されるようにする。
【０５５４】
このような位置関係にすれば、書き込み線から記憶層までの距離は、全てのＴＭＲ素子で実質的に等しくなる。つまり、書き込み線に流れる書き込み電流により発生する磁界の影響が全てのＴＭＲ素子で同じとなるため、全てのＴＭＲ素子の書き込み特性を同じにすることができる。
【０５５５】
ところで、この場合、書き込み線に対して下部（又は上部）に配置されるＴＭＲ素子の向きと、その書き込み線に対して上部（又は下部）に配置されるＴＭＲ素子の向きとは、互いに逆となる。
【０５５６】
但し、このようなメモリセルアレイ内のＴＭＲ素子が全て同じ方向を向いておらず、例えば、複数段に積み重ねられたＴＭＲ素子に関して、各段ごとに、ＴＭＲ素子の向きが異なることは、何ら、本発明にとって、デメリットとはならない（ここでいう向きとは、上向き及び下向きの２種類のみである。また、上及び下の定義としては、半導体基板側を下と定義する。）。
【０５５７】
なぜなら、ＴＭＲ素子を形成するときに、ＴＭＲ素子を構成する各層を形成する順番を変えるだけで、容易に、ＴＭＲ素子の向きを変えることができるからである。
【０５５８】
(2) ＴＭＲ素子のピン層の磁化の向き
書き込み線（書き込みワード線又は書き込みビット線）に対して、その上部と下部に、それぞれＴＭＲ素子を配置し、かつ、その書き込み線に流れる書き込み電流により発生する磁界を用いて、その上部又は下部にあるＴＭＲ素子にデータを書き込む場合、ＴＭＲ素子のピン層の磁化の向きによって、書き込み動作原理や読み出し動作原理を変える必要がある。
【０５５９】
なぜなら、書き込み線に流れる電流の向きが一定でも、その上部に配置されるＴＭＲ素子に与えられる磁界の向きと、その下部に配置されるＴＭＲ素子に与えられる磁界の向きとは、逆向きになるためである。
【０５６０】
▲１▼ ピン層の磁化の向きを個別に設定する場合
ピン層の磁化の向きを個別に設定し得る場合には、書き込み線（書き込みワード線、書き込みビット線）の下部に存在するＴＭＲ素子のピン層の磁化の向きと、書き込み線の上部に存在するＴＭＲ素子のピン層の磁化の向きとを、互いに逆向きにすることにより、通常通りに、読み出し動作原理及び書き込み動作原理を適用できる。
【０５６１】
即ち、ピン層の磁化方向と記憶層の磁化方向が同じ場合を“１”とし、ピン層の磁化方向と記憶層の磁化方向が異なる場合を“０”とすることができる。
【０５６２】
以下、具体例について述べる。
前提条件として、図７５及び図７６に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸は、Ｘ方向（書き込みワード線が延びる方向）を向き、かつ、書き込みビット線ＢＬ００の下部に配置されるＴＭＲ素子ＭＴＪ１のピン層の磁化の向きは、左側、書き込みビット線ＢＬ００の上部に配置されるＴＭＲ素子ＭＴＪ２のピン層の磁化の向きは、右側であるものとする。
【０５６３】
また、書き込みビット線ＢＬ００に流れる書き込み電流の向きにより書き込みデータが決定され、書き込みワード線ＷＷＬ０，ＷＷＬ１には、一方向に向かう書き込み電流のみが流れるものとする。
【０５６４】
・ 書き込みビット線の下部のＴＭＲ素子にデータを書き込む場合
［“１”−書き込み］
図７５に示すように、書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０５６５】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、左向きとなる。
【０５６６】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、平行となり、データ“１”が書き込まれる。
【０５６７】
［“０”−書き込み］
書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０５６８】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、右向きとなる。
【０５６９】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、反平行となり、データ“０”が書き込まれる。
【０５７０】
・ 書き込みビット線の上部のＴＭＲ素子にデータを書き込む場合
書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２に対しては、ＴＭＲ素子ＭＴＪ１に対する書き込み条件と同じ条件で、同じデータを書き込むことができれば、２つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２に対しては、同一の書き込み回路（書き込みビット線ドライバ／シンカー）及び同一の読み出し回路を用いて、書き込み／読み出し動作を実行することができる。
【０５７１】
［“１”−書き込み］
図７６に示すように、書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。
【０５７２】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“１”−書き込みの条件と同じである。この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０５７３】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、右向きとなる。
【０５７４】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、平行となり、データ“１”が書き込まれる。
【０５７５】
このように、ＴＭＲ素子ＭＴＪ，ＭＴＪ２のピン層の磁化の向きを異なるものとすることで、ＴＭＲ素子ＭＴＪ，ＭＴＪ２には、同じ書き込み条件で、同じデータを書き込むことができる。
【０５７６】
［“０”−書き込み］
書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。
【０５７７】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“０”−書き込みの条件と同じである。この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０５７８】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、左向きとなる。
【０５７９】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、反平行となり、データ“０”が書き込まれる。
【０５８０】
このように、ＴＭＲ素子ＭＴＪ，ＭＴＪ２のピン層の磁化の向きを異なるものとすることで、ＴＭＲ素子ＭＴＪ，ＭＴＪ２には、同じ書き込み条件で、同じデータを書き込むことができる。
【０５８１】
▲２▼ 全てのＴＭＲ素子のピン層の磁化の向きが同じ場合
全てのＴＭＲ素子のピン層の磁化の向きを同じにする場合、例えば、ウェハプロセスを終了した後、全てのＴＭＲ素子のピン層に一度に同じ方向の磁界を与えて、瞬時に、全てのＴＭＲ素子のピン層の磁化の向きを決定できる。
【０５８２】
特に、磁界を与えるときに、ウェハの温度を上昇させることにより、全てのＴＭＲ素子のピン層の磁化の向きを容易に決定できる。
【０５８３】
しかし、この場合、書き込み線の下部に配置されるＴＭＲ素子とその上部に配置されるＴＭＲ素子に関しては、同じ書き込み条件で、同じデータを書き込むことができない。
【０５８４】
従って、対応策としては、Ａ． 書き込み回路（書き込みビット線ドライバ／シンカー）の構成、即ち、書き込み条件を変えないで、読み出し回路の構成を変える対応策と、Ｂ． 書き込み回路（書き込みビット線ドライバ／シンカー）の構成、即ち、書き込み条件を変えて、読み出し回路の構成を変えない対応策の２つがある。
【０５８５】
以下、具体例について述べる。
前提条件として、図７７及び図７９に示すように、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２の磁化容易軸は、Ｘ方向（書き込みワード線が延びる方向）を向き、かつ、書き込みビット線ＢＬ００の下部に配置されるＴＭＲ素子ＭＴＪ１のピン層の磁化の向き、及び、書き込みビット線ＢＬ００の上部に配置されるＴＭＲ素子ＭＴＪ２のピン層の磁化の向きは、共に、左側であるものとする。
【０５８６】
また、書き込みビット線ＢＬ００に流れる書き込み電流の向きにより書き込みデータが決定され、書き込みワード線ＷＷＬ０，ＷＷＬ１には、一方向に向かう書き込み電流のみが流れるものとする。
【０５８７】
Ａ． 書き込み条件を変えない場合
・ 書き込みビット線の下部のＴＭＲ素子にデータを書き込む場合
［“１”−書き込み］
図７７に示すように、書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０５８８】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、左向きとなる。
【０５８９】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、平行となり、データ“１”が書き込まれる。
【０５９０】
［“０”−書き込み］
書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０５９１】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、右向きとなる。
【０５９２】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、反平行となり、データ“０”が書き込まれる。
【０５９３】
・ 書き込みビット線の上部のＴＭＲ素子にデータを書き込む場合
書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２に対しては、ＴＭＲ素子ＭＴＪ１に対する書き込み条件と同じ条件、即ち、同一の書き込み回路（書き込みビット線ドライバ／シンカー）を用いて書き込み動作を実行する。
【０５９４】
［“１”−書き込み］
図７８に示すように、書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。
【０５９５】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“１”−書き込みの条件と同じである。この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０５９６】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、右向きとなる。
【０５９７】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、反平行、即ち、データ“０”が記憶された状態となる。
【０５９８】
ここで、ＴＭＲ素子ＭＴＪ２に対する書き込みデータは、“１”であったのであるから、読み出し時には、ＴＭＲ素子ＭＴＪ２に記憶された“０”−データは、“０”ではなく、“１”として、読み出さなければならない。
【０５９９】
そこで、読み出し回路の構成を多少変更する。
【０６００】
基本的には、書き込みビット線の上部に存在するＴＭＲ素子に対して、書き込みデータが反転した状態で記憶されるため、書き込みビット線の上部に存在するＴＭＲ素子のデータを読み出すための読み出し回路の出力部（最終段）に、１つのインバータを追加すればよい。
【０６０１】
例えば、構造例１〜６では、２段目のＴＭＲ素子ＭＴＪ２と４段目のＴＭＲ素子ＭＴＪ４が書き込みビット線の上部に配置される。
そこで、例えば、いわゆる一括読み出し動作原理を適用する場合には、図６４及び図６６のロジック回路の出力部に、さらに、１つのインバータを追加すればよい。
【０６０２】
このように、ＴＭＲ素子ＭＴＪ，ＭＴＪ２のピン層の磁化の向きが同じ場合には、書き込み線の上部に配置されるＴＭＲ素子とその下部に配置されるＴＭＲ素子のいずれか一方には、書き込みデータと逆のデータが記憶される。
【０６０３】
従って、逆のデータが記憶されたＴＭＲ素子のデータを読み出す読み出し回路の出力部（最終段）に、１つのインバータを追加すれば、書き込み回路（書き込みビット線ドライバ／シンカー）の構成を変えることなく、書き込み動作を行うことができる。
【０６０４】
［“０”−書き込み］
書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。
【０６０５】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“０”−書き込みの条件と同じである。この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０６０６】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、左向きとなる。
【０６０７】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、平行、即ち、データ“１”が記憶された状態となる。
【０６０８】
ここで、ＴＭＲ素子ＭＴＪ２に対する書き込みデータは、“０”であったのであるから、読み出し時には、ＴＭＲ素子ＭＴＪ２に記憶された“１”−データは、“１”ではなく、“０”として、読み出さなければならない。
【０６０９】
そこで、上述したように、書き込みビット線の上部に存在するＴＭＲ素子のデータを読み出すための読み出し回路の出力部（最終段）に、１つのインバータが追加されていれば、問題なく、データを読み出すことができる。
【０６１０】
Ｂ． 書き込み条件を変える場合
書き込み条件を変えれば、例えば、書き込みデータが“１”のときは、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２の状態を、共に、平行にすることができ、書き込みデータが“０”のときは、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２の状態を、共に、反平行にすることができる。
【０６１１】
つまり、読み出し回路を変更する必要はない。
【０６１２】
・ 書き込みビット線の下部のＴＭＲ素子にデータを書き込む場合
［“１”−書き込み］
図７７に示すように、書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０６１３】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、左向きとなる。
【０６１４】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、平行となり、データ“１”が書き込まれる。
【０６１５】
［“０”−書き込み］
書き込みワード線ＷＷＬ０には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０６１６】
この場合、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の向きは、右向きとなる。
【０６１７】
従って、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１の磁化の状態は、反平行となり、データ“０”が書き込まれる。
【０６１８】
・ 書き込みビット線の上部のＴＭＲ素子にデータを書き込む場合
［“１”−書き込み］
図７９に示すように、書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面から吐き出される方向に書き込み電流を流す。
【０６１９】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“１”−書き込みの条件とは異なっている。つまり、書き込みデータを同じと仮定した場合、ＴＭＲ素子が書き込み線の上部に存在するか又は下部に存在するかによって、書き込み線に流す書き込み電流の向きが変わってくる。
【０６２０】
なお、このような動作を実現する書き込み回路（書き込みビット線ドライバ／シンカーについては、後述する。
【０６２１】
この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、左回りの円を描くようになる。
【０６２２】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、左向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、左向きとなる。
【０６２３】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、平行、即ち、データ“１”が記憶された状態となる。
【０６２４】
［“０”−書き込み］
書き込みワード線ＷＷＬ１には、一方向に向かう書き込み電流を流し、書き込みビット線ＢＬ００には、紙面に吸い込まれる方向に書き込み電流を流す。
【０６２５】
この書き込み条件は、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１に対する“０”−書き込みの条件とは異なっている。つまり、書き込みデータを同じと仮定した場合、ＴＭＲ素子が書き込み線の上部に存在するか又は下部に存在するかによって、書き込み線に流す書き込み電流の向きが変わってくる。
【０６２６】
この時、書き込みビット線ＢＬ００に流れる書き込み電流により発生する磁界は、書き込みビット線ＢＬ００を中心に、右回りの円を描くようになる。
【０６２７】
この場合、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２には、右向きの磁界が与えられる。このため、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の向きは、右向きとなる。
【０６２８】
従って、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２の磁化の状態は、反平行、即ち、データ“０”が記憶された状態となる。
【０６２９】
▲３▼ 全てのＴＭＲ素子のピン層の磁化の向きが同じ場合の書き込み回路（書き込みビット線ドライバ／シンカー）の構成
図８０は、書き込みビット線ドライバ／シンカーの回路例を示している。
図８０の回路は、図６９の回路の変形例となっている。即ち、図８０の回路は、図６９に回路に新機能、即ち、ＴＭＲ素子の位置情報に基づいて書き込み電流の向きを変える機能を持たせた点に特徴を有する。
【０６３０】
この書き込みビット線ドライバ／シンカーは、構造例１〜６の磁気ランダムアクセスメモリのセルアレイ構造に対応している。
【０６３１】
読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、４段に積み重ねられ、ＴＭＲ素子ＭＴＪ１とＴＭＲ素子ＭＴＪ２の間に、書き込みビット線ＢＬ００が配置され、ＴＭＲ素子ＭＴＪ３とＴＭＲ素子ＭＴＪ４の間に、書き込みビット線ＢＬ０１が配置されるものとする。
【０６３２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ３は、書き込みビット線ＢＬ００，ＢＬ０１の下部に配置され、ＴＭＲ素子ＭＴＪ２，ＭＴＪ４は、書き込みビット線ＢＬ００，ＢＬ０１の上部に配置される。
【０６３３】
同図では、書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０６３４】
書き込みビット線ドライバ／シンカー２９Ａは、ＰチャネルＭＯＳトランジスタＱＰ１８，ＱＰ１９、ＮチャネルＭＯＳトランジスタＱＮ１８，ＱＮ１９、ＮＡＮＤゲート回路ＮＤ４，ＮＤ５、ＡＮＤゲート回路ＡＤ１，ＡＤ２、ＮＯＲゲート回路ＮＲ１６、インバータＩＶ１７、エクスクルーシブオア回路Ｅｘ−ＯＲ１，Ｅｘ−ＯＲ２，Ｅｘ−ＯＲ５及びエクスクルーシブノア回路Ｅｘ−ＮＲ１から構成される。
【０６３５】
書き込みビット線ドライバ／シンカー３１は、ＰチャネルＭＯＳトランジスタＱＰ２０，ＱＰ２１、ＮチャネルＭＯＳトランジスタＱＮ２０，ＱＮ２１、ＮＡＮＤゲート回路ＮＤ６，ＮＤ７、ＡＮＤゲート回路ＡＤ３，ＡＤ４、ＮＯＲゲート回路ＮＲ１７、インバータＩＶ１９、エクスクルーシブオア回路Ｅｘ−ＯＲ３，Ｅｘ−ＯＲ４，Ｅｘ−ＯＲ６及びエクスクルーシブノア回路Ｅｘ−ＮＲ２から構成される。
【０６３６】
ＰチャネルＭＯＳトランジスタＱＰ１８は、電源端子と下段の書き込みビット線ＢＬ００との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ１８は、下段の書き込みビット線ＢＬ００と接地端子との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２０は、電源端子と下段の書き込みビット線ＢＬ００との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ２０は、下段の書き込みビット線ＢＬ００と接地端子との間に接続される。
【０６３７】
ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”、ＡＮＤゲート回路ＡＤ３の出力信号が“１”のとき、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６３８】
ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”、ＡＮＤゲート回路ＡＤ１の出力信号が“１”のとき、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６３９】
ＰチャネルＭＯＳトランジスタＱＰ１９は、電源端子と上段の書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ１９は、上段の書き込みビット線ＢＬ０１と接地端子との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２１は、電源端子と上段の書き込みビット線ＢＬ０１との間に接続され、ＮチャネルＭＯＳトランジスタＱＮ２１は、上段の書き込みビット線ＢＬ０１と接地端子との間に接続される。
【０６４０】
ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”、ＡＮＤゲート回路ＡＤ４の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６４１】
ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”、ＡＮＤゲート回路ＡＤ２の出力信号が“１”のとき、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６４２】
このような書き込みビット線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥは、“１”となる。また、選択されたカラムでは、複数ビットのカラムアドレス信号の全ビットが“１”となる。
【０６４３】
また、本例では、複数ビットのロウアドレス信号のうちの１ビットＲＡ１を用いて、１カラム内の２つの書き込みビット線ＢＬ００，ＢＬ０１のうちの１つを選択する。例えば、ＲＡ１が“０”のときは、書き込みビット線ＢＬ００が選択され、ＲＡ１が“１”のときは、書き込みビット線ＢＬ０１が選択される。
【０６４４】
また、選択されたカラム内の選択された書き込みビット線に流す書き込み電流の向きは、書き込みデータＤＡＴＡ及びＲＡ０の値に応じて決定される。
【０６４５】
ここで、ＲＡ０の値とは、書き込みビット線ＢＬ００，ＢＬ０１の下部のＴＭＲ素子ＭＴＪ１，ＭＴＪ３を選択するか、又は、書き込みビット線ＢＬ００，ＢＬ０１の上部のＴＭＲ素子ＭＴＪ２，ＭＴＪ４を選択するかを決定する信号である。
【０６４６】
・ ＢＬ００が選択されているとき
例えば、書き込みビット線ＢＬ００が選択されているとき（ＲＡ１＝“０”のとき）、ＲＡ０＝０であると、書き込みビット線ＢＬ００の下部のＴＭＲ素子ＭＴＪ１が選択される。
【０６４７】
この時、書き込みデータＤＡＴＡが“１”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ１〜Ｅｘ−ＯＲ４の出力信号は、全て、“１”となる。また、ＮＯＲゲート回路ＮＲ１６，ＮＲ１７の出力信号は、共に、“０”となる。
【０６４８】
従って、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６４９】
また、書き込みデータＤＡＴＡが“０”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ１〜Ｅｘ−ＯＲ４の出力信号は、全て、“０”となる。また、ＮＯＲゲート回路ＮＲ１６，ＮＲ１７の出力信号は、共に、“１”となる。
【０６５０】
従って、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６５１】
また、例えば、書き込みビット線ＢＬ００が選択されているとき（ＲＡ１＝“０”のとき）、ＲＡ０＝１であると、書き込みビット線ＢＬ００の上部のＴＭＲ素子ＭＴＪ２が選択される。
【０６５２】
この時、書き込みデータＤＡＴＡが“１”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ１〜Ｅｘ−ＯＲ４の出力信号は、全て、“０”となる。また、ＮＯＲゲート回路ＮＲ１６，ＮＲ１７の出力信号は、共に、“１”となる。
【０６５３】
従って、ＮＡＮＤゲート回路ＮＤ６の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ１の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６５４】
また、書き込みデータＤＡＴＡが“０”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ１〜Ｅｘ−ＯＲ４の出力信号は、全て、“１”となる。また、ＮＯＲゲート回路ＮＲ１６，ＮＲ１７の出力信号は、共に、“０”となる。
【０６５５】
従って、ＮＡＮＤゲート回路ＮＤ４の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ３の出力信号が“１”となる。その結果、書き込みビット線ＢＬ００には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６５６】
・ ＢＬ０１が選択されているとき
例えば、書き込みビット線ＢＬ０１が選択されているとき（ＲＡ１＝“１”のとき）、ＲＡ０＝０であると、書き込みビット線ＢＬ０１の下部のＴＭＲ素子ＭＴＪ３が選択される。
【０６５７】
この時、書き込みデータＤＡＴＡが“１”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ５，Ｅｘ−ＯＲ６の出力信号は、共に、“１”となる。また、エクスクルーシブノア回路Ｅｘ−ＮＲ１，Ｅｘ−ＮＲ２の出力信号は、共に、“０”となる。
【０６５８】
従って、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６５９】
また、書き込みデータＤＡＴＡが“０”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ５，Ｅｘ−ＯＲ６の出力信号は、共に、“０”となる。また、エクスクルーシブノア回路Ｅｘ−ＮＲ１，Ｅｘ−ＮＲ２の出力信号は、共に、“１”となる。
【０６６０】
従って、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６６１】
また、例えば、書き込みビット線ＢＬ０１が選択されているとき（ＲＡ１＝“１”のとき）、ＲＡ０＝１であると、書き込みビット線ＢＬ０１の上部のＴＭＲ素子ＭＴＪ４が選択される。
【０６６２】
この時、書き込みデータＤＡＴＡが“１”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ５，Ｅｘ−ＯＲ６の出力信号は、共に、“０”となる。また、エクスクルーシブノア回路Ｅｘ−ＮＲ１，Ｅｘ−ＮＲ２の出力信号は、共に、“１”となる。
【０６６３】
従って、ＮＡＮＤゲート回路ＮＤ７の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ２の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー３１から書き込みビット線ドライバ／シンカー２９Ａへ向う書き込み電流が流れる。
【０６６４】
また、書き込みデータＤＡＴＡが“０”であると、エクスクルーシブオア回路Ｅｘ−ＯＲ５，Ｅｘ−ＯＲ６の出力信号は、共に、“１”となる。また、エクスクルーシブノア回路Ｅｘ−ＮＲ１，Ｅｘ−ＮＲ２の出力信号は、共に、“０”となる。
【０６６５】
従って、ＮＡＮＤゲート回路ＮＤ５の出力信号が“０”となり、ＡＮＤゲート回路ＡＤ４の出力信号が“１”となる。その結果、書き込みビット線ＢＬ０１には、書き込みビット線ドライバ／シンカー２９Ａから書き込みビット線ドライバ／シンカー３１へ向う書き込み電流が流れる。
【０６６６】
８． 製造方法
本発明の磁気ランダムアクセスメモリのセルアレイ構造、読み出し動作原理、ＴＭＲ素子の構造、読み出し回路を含む周辺回路、及び、書き込み線に対するピン層と記憶層の位置関係については、上述した通りである。
【０６６７】
そこで、最後に、本発明の磁気ランダムアクセスメモリを実現するための製造方法について説明する。
【０６６８】
(1) 製造方法１
この製造方法１は、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に直列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を有する磁気ランダムアクセスメモリに適用される。
【０６６９】
まず、本発明の製造方法により完成されるセルアレイ構造について簡単に説明する。その後、そのセルアレイ構造の製造方法について説明する。
【０６７０】
▲１▼ 製造方法１に関するセルアレイ構造
図８１は、１ブロックが直列接続された複数のＴＭＲ素子から構成される磁気ランダムアクセスメモリのセルアレイ構造の一例を示している。
このセルアレイ構造の特徴は、１カラム（Ｙ方向）内に、１本の読み出しビット線が配置され、その直下に、直列接続された複数のＴＭＲ素子が配置される点にある。複数のＴＭＲ素子は、１つの読み出しブロックを構成しており、読み出しビット線と接地端子との間に接続される。
【０６７１】
半導体基板の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地端子に接続される。ソース線ＳＬは、カラム方向に隣接する２つの読み出しブロックで共有される。ソース線ＳＬは、例えば、Ｘ方向（紙面に垂直な方向）に一直線に延びている。
【０６７２】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、それぞれ、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）が積み重ねられている。
【０６７３】
ＴＭＲ素子の各々は、下部電極と上部電極の間に配置され、かつ、コンタクトプラグにより、互いに直列に接続される。最も下段のＴＭＲ素子の下部電極は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子の上部電極は、コンタクトプラグにより、Ｙ方向に延びる読み出しビット線ＢＬ０に接続される。
【０６７４】
１ロウ内には、Ｘ方向に延びる３本の書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２が存在し、１カラム内には、Ｙ方向に延びる２本の書き込みビット線ＢＬ００，ＢＬ０１が存在する。
【０６７５】
半導体基板の上部からセルアレイ構造を見た場合に、例えば、積み重ねられた複数のＴＭＲ素子は、互いにオーバーラップするようにレイアウトされる。また、３本の書き込みワード線についても、互いにオーバーラップするようにレイアウトされる。さらに、読み出しビット線及び２本の書き込みビット線についても、互いにオーバーラップするようにレイアウトされる。
【０６７６】
複数のＴＭＲ素子を直列接続するためのコンタクトプラグは、書き込みワード線や書き込みビット線とオーバーラップしないような位置にレイアウトされる。ＴＭＲ素子の上部電極及び下部電極は、コンタクトプラグとコンタクトし易いようなパターンで形成される。
【０６７７】
▲２▼ 製造方法１の各ステップ
以下、図８１のセルアレイ構造を実現するための製造方法について説明する。ここでは、具体化された製造方法（例えば、デュアルダマシンプロセスの採用など）を説明するので、図８１のセルアレイ構造にない要素についても説明されることに留意する。但し、最終的に完成するセルアレイ構造の概略は、図８１のセルアレイ構造とほぼ同じとなる。
【０６７８】
・ 素子分離ステップ
まず、図８２に示すように、半導体基板５１内に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５２を形成する。
【０６７９】
素子分離絶縁層５２は、例えば、以下のようなプロセスにより形成できる。
【０６８０】
ＰＥＰ（Photo Engraving Process）により、半導体基板５１上にマスクパターン（窒化シリコンなど）を形成する。このマスクパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板５１をエッチングし、半導体基板５１にトレンチを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、このトレンチ内に絶縁層（酸化シリコンなど）を満たす。
【０６８１】
この後、必要ならば、例えば、イオン注入法により、半導体基板内に、Ｐ型不純物（Ｂ、ＢＦ_２など）又はＮ型不純物（Ｐ，Ａｓなど）を注入し、Ｐ型ウェル領域又はＮ型ウェル領域を形成する。
【０６８２】
・ ＭＯＳＦＥＴの形成ステップ
次に、図８３に示すように、半導体基板５１の表面領域に、読み出し選択スイッチとして機能するＭＯＳトランジスタを形成する。
【０６８３】
ＭＯＳトランジスタは、例えば、以下のようなプロセスにより形成できる。
【０６８４】
素子分離絶縁層５２に取り囲まれた素子領域内のチャネル部に、ＭＯＳトランジスタの閾値を制御するための不純物をイオン注入する。熱酸化法により、素子領域内にゲート絶縁膜（酸化シリコンなど）５３を形成する。ＣＶＤ法により、ゲート絶縁膜５３上に、ゲート電極材料（不純物を含むポリシリコンなど）及びキャップ絶縁膜（窒化シリコンなど）５５を形成する。
【０６８５】
ＰＥＰにより、キャップ絶縁膜５５をパターニングした後、このキャップ絶縁膜５５をマスクにして、ＲＩＥにより、ゲート電極材料及びゲート絶縁膜５３を加工（エッチング）する。その結果、半導体基板５１上に、Ｘ方向に延びるゲート電極５４が形成される。
【０６８６】
キャップ絶縁膜５５及びゲート電極５４をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。そして、半導体基板内に、低濃度の不純物領域（ＬＤＤ領域又はエクステンション領域）を形成する。
【０６８７】
ＣＶＤ法により、半導体基板５１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングし、ゲート電極５４及びキャップ絶縁膜５５の側壁に、サイドウォール絶縁層５７を形成する。キャップ絶縁膜５５、ゲート電極５４及びサイドウォール絶縁層５７をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。その結果、半導体基板５１内には、ソース領域５６Ａ及びドレイン領域５６Ｂが形成される
この後、ＣＶＤ法により、半導体基板５１上の全体に、ＭＯＳトランジスタを完全に覆う層間絶縁膜（例えば、酸化シリコンなど）５８を形成する。また、ＣＭＰ技術を利用することによって、層間絶縁膜５８の表面を平坦化する。
【０６８８】
・ コンタクトホールの形成ステップ
次に、図８４及び図８５に示すように、半導体基板５１上の層間絶縁膜５８に、ＭＯＳトランジスタのソース領域５６Ａ及びドレイン領域５６Ｂに到達するコンタクトホール５９を形成する。
【０６８９】
コンタクトホール５９は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０６９０】
・ 配線溝の形成ステップ
次に、図８６に示すように、半導体基板５１上の層間絶縁膜５８に、配線溝６０を形成する。本例では、配線溝６０は、Ｘ方向に延びているため、Ｙ方向に沿う断面で見た場合には、配線溝６０は、コンタクトホール５９にオーバーラップしている。そこで、同図では、配線溝６０を破線で示している。
【０６９１】
配線溝６０は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０６９２】
・ 第１配線層の形成ステップ
次に、図８７に示すように、例えば、スパッタ法を用いて、層間絶縁膜５８上、コンタクトホール５９の内面上及び配線溝６０の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）６１を形成する。続けて、例えば、スパッタ法により、バリアメタル層６１上に、コンタクトホール５９及び配線溝６０を完全に満たす金属層（Ｗなど）６２を形成する。
【０６９３】
この後、図８８に示すように、例えば、ＣＭＰ法を用いて、金属層６２を研磨し、金属層６２を、コンタクトホール５９内及び配線溝６０内のみに残す。コンタクトホール５９内に残存した金属層６２は、コンタクトプラグとなり、配線溝６０内に残存した金属層６２は、第１配線層となる。また、ＣＶＤ法により、層間絶縁膜５８上に、層間絶縁膜（酸化シリコンなど）６３を形成する。
【０６９４】
なお、コンタクトホールの形成ステップ、配線溝の形成ステップ及び第１配線層の形成ステップからなるステップは、デュアルダマシンプロセスと呼ばれる。
【０６９５】
・ 配線溝の形成ステップ
次に、図８９に示すように、層間絶縁膜６３に、配線溝６４を形成する。本例では、配線溝６４は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝６４の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）６５が形成される。
【０６９６】
配線溝６４は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０６９７】
サイドウォール絶縁層６５は、ＣＶＤ法により、層間絶縁膜６３上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０６９８】
・ 第２配線層の形成ステップ
次に、図９０に示すように、例えば、スパッタ法を用いて、層間絶縁膜６３上、配線溝６４の内面上及びサイドウォール絶縁層６５上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）６６を形成する。続けて、例えば、スパッタ法により、バリアメタル層６６上に、配線溝６４を完全に満たす金属層（Ｃｕなど）６７を形成する。
【０６９９】
この後、図９１に示すように、例えば、ＣＭＰ法を用いて、金属層６７を研磨し、金属層６７を、配線溝６４内のみに残す。配線溝６４内に残存した金属層６７は、書き込みワード線として機能する第２配線層となる。
【０７００】
また、ＣＶＤ法により、層間絶縁膜６３上に絶縁層（窒化シリコンなど）６８を形成する。また、ＣＭＰ法により、この絶縁層６８を研磨し、この絶縁層６８を、第２配線層としての金属層６７上のみに残存させる。また、層間絶縁膜６３上に、第２配線層としての金属層６７を完全に覆う層間絶縁膜（酸化シリコンなど）６９を形成する。
【０７０１】
なお、配線溝の形成ステップ及び第２配線層の形成ステップからなるステップは、ダマシンプロセスと呼ばれる。
【０７０２】
・ 第１ＭＴＪ素子の下部電極の形成ステップ
次に、図９２及び図９３に示すように、層間絶縁膜６９に、第１配線層としての金属層６２に到達するコンタクトホールを形成する。
【０７０３】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜６９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３，６９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７０４】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）７０を形成する。続けて、例えば、スパッタ法により、バリアメタル層７０上に、コンタクトホールを完全に満たす金属層（Ｗなど）７１を形成する。
【０７０５】
この後、例えば、ＣＭＰ法を用いて、金属層７１を研磨し、金属層７１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層７１は、コンタクトプラグとなる。また、ＣＶＤ法により、層間絶縁膜６９上に、第１ＭＴＪ素子の下部電極となる金属層（Ｔａなど）７２を形成する。
【０７０６】
・ 第１ＭＴＪ素子及びその上部電極の形成ステップ
次に、図９４に示すように、金属層７２上に、第１ＭＴＪ素子７３を形成する。第１ＭＴＪ素子７３は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４５に示すような構造を有している。
【０７０７】
ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜（酸化シリコンなど）７５Ａを形成する。また、例えば、ＣＭＰ法により、層間絶縁膜７５Ａを研磨し、層間絶縁膜７５Ａを、第１ＭＴＪ素子７３の間のみに残存させる。
【０７０８】
また、スパッタ法により、層間絶縁膜７５Ａ上に、第１ＭＴＪ素子７３の上部電極となる金属層（Ｔａなど）７４を形成する。
【０７０９】
・ 第１ＭＴＪ素子の下部／上部電極のパターニングステップ
次に、図９５及び図９６に示すように、第１ＭＴＪ素子７３の下部電極７２及び上部電極７４をそれぞれパターニングする。
【０７１０】
第１ＭＴＪ素子７３の下部／上部電極７２，７４のパターニングは、ＰＥＰにより、上部電極７４上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部／上部電極７２，７４をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０７１１】
ＣＶＤ法を用いて、第１ＭＴＪ素子７３の上部電極７４を完全に覆う層間絶縁膜７５を形成する。
【０７１２】
・ 配線溝の形成ステップ
次に、図９７に示すように、層間絶縁膜７５に、配線溝７５Ａを形成する。本例では、配線溝７５Ａは、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝７５Ａの側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０７１３】
配線溝７５Ａは、例えば、ＰＥＰにより、層間絶縁膜７５上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７１４】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜７５上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０７１５】
・ 第３配線層の形成ステップ
次に、図９８に示すように、例えば、スパッタ法を用いて、層間絶縁膜７５上、配線溝７５Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）７６を形成する。続けて、例えば、スパッタ法により、バリアメタル層７６上に、配線溝７５Ａを完全に満たす金属層（Ｃｕなど）７７を形成する。
【０７１６】
この後、図９９に示すように、例えば、ＣＭＰ法を用いて、金属層７７を研磨し、金属層７７を、配線溝７５Ａ内のみに残す。配線溝７５Ａ内に残存した金属層７７は、書き込みビット線として機能する第３配線層となる。
【０７１７】
また、ＣＶＤ法により、層間絶縁膜７５上に絶縁層（窒化シリコンなど）７８を形成する。また、ＣＭＰ法により、この絶縁層７８を研磨し、この絶縁層７８を、第３配線層としての金属層７７上のみに残存させる。また、層間絶縁膜７５上に、第３配線層としての金属層７７を完全に覆う層間絶縁膜（酸化シリコンなど）７９を形成する。
【０７１８】
・ 第２ＭＴＪ素子の下部電極の形成ステップ
次に、図１００及び図１０１に示すように、層間絶縁膜７５，７９に、第１ＭＴＪ素子の上部電極７４に到達するコンタクトホールを形成する。
【０７１９】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜７９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５，７９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７２０】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８０を形成する。続けて、例えば、スパッタ法により、バリアメタル層８０上に、コンタクトホールを完全に満たす金属層（Ｗなど）８１を形成する。
【０７２１】
この後、例えば、ＣＭＰ法を用いて、金属層８１を研磨し、金属層８１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８１は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜７９上に、第２ＭＴＪ素子の下部電極となる金属層（Ｔａなど）８２を形成する。
【０７２２】
・ 第２ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１０２に示すように、金属層８２上に、第２ＭＴＪ素子８４を形成する。第２ＭＴＪ素子８４は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４６に示すような構造を有している。
【０７２３】
ＣＶＤ法を用いて、第２ＭＴＪ素子８４を完全に覆う層間絶縁膜（酸化シリコンなど）８３を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜８３を研磨し、層間絶縁膜８３を、第２ＭＴＪ素子８４の間のみに残存させる。
【０７２４】
また、スパッタ法により、層間絶縁膜８３上に、第２ＭＴＪ素子８４の上部電極となる金属層（Ｔａなど）８５を形成する。
【０７２５】
・ 第２ＭＴＪ素子の下部／上部電極のパターニングステップ
次に、図１０３及び図１０４に示すように、第２ＭＴＪ素子８４の下部電極８２及び上部電極８５をそれぞれパターニングする。
【０７２６】
第２ＭＴＪ素子８４の下部／上部電極８２，８５のパターニングは、ＰＥＰにより、上部電極８５上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部／上部電極８２，８５をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０７２７】
ＣＶＤ法を用いて、第２ＭＴＪ素子８４の上部電極８５を完全に覆う層間絶縁膜８６を形成する。
【０７２８】
・ 配線溝の形成ステップ
次に、図１０５に示すように、層間絶縁膜８６に、配線溝８７を形成する。本例では、配線溝８７は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝８７の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）８８が形成される。
【０７２９】
配線溝８７は、例えば、ＰＥＰにより、層間絶縁膜８６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７３０】
サイドウォール絶縁層８８は、ＣＶＤ法により、層間絶縁膜８６上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０７３１】
・ 第４配線層の形成ステップ
次に、図１０６に示すように、例えば、スパッタ法を用いて、層間絶縁膜８６上、配線溝８７の内面上及びサイドウォール絶縁層８８上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）８９を形成する。続けて、例えば、スパッタ法により、バリアメタル層８９上に、配線溝８７を完全に満たす金属層（Ｃｕなど）９１を形成する。
【０７３２】
この後、図１０７に示すように、例えば、ＣＭＰ法を用いて、金属層９１を研磨し、金属層９１を、配線溝８７内のみに残す。配線溝８７内に残存した金属層９１は、書き込みワード線として機能する第４配線層となる。
【０７３３】
また、ＣＶＤ法により、層間絶縁膜８６上に絶縁層（窒化シリコンなど）９２を形成する。また、ＣＭＰ法により、この絶縁層９２を研磨し、この絶縁層９２を、第４配線層としての金属層９１上のみに残存させる。また、層間絶縁膜８６上に、第４配線層としての金属層９１を完全に覆う層間絶縁膜（酸化シリコンなど）９３を形成する。
【０７３４】
・ 第３ＭＴＪ素子の下部電極の形成ステップ
次に、図１０８及び図１０９に示すように、層間絶縁膜８６，９３に、第２ＭＴＪ素子の上部電極８５に到達するコンタクトホールを形成する。
【０７３５】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜９３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６，９３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７３６】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）９４を形成する。続けて、例えば、スパッタ法により、バリアメタル層９４上に、コンタクトホールを完全に満たす金属層（Ｗなど）９５を形成する。
【０７３７】
この後、例えば、ＣＭＰ法を用いて、金属層９５を研磨し、金属層９５を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層９５は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜９３上に、第３ＭＴＪ素子の下部電極となる金属層（Ｔａなど）９６を形成する。
【０７３８】
・ 第３ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１１０に示すように、金属層９６上に、第３ＭＴＪ素子９７を形成する。第３ＭＴＪ素子９７は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４７に示すような構造を有している。
【０７３９】
ＣＶＤ法を用いて、第３ＭＴＪ素子９７を完全に覆う層間絶縁膜（酸化シリコンなど）９８を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜９８を研磨し、層間絶縁膜９８を、第３ＭＴＪ素子９７の間のみに残存させる。
【０７４０】
また、スパッタ法により、層間絶縁膜９８上に、第３ＭＴＪ素子９７の上部電極となる金属層（Ｔａなど）９９を形成する。
【０７４１】
・ 第３ＭＴＪ素子の下部／上部電極のパターニングステップ
次に、図１１１及び図１１２に示すように、第３ＭＴＪ素子９７の下部電極９６及び上部電極９９をそれぞれパターニングする。
【０７４２】
第３ＭＴＪ素子９７の下部／上部電極９６，９９のパターニングは、ＰＥＰにより、上部電極９９上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部／上部電極９６，９９をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０７４３】
ＣＶＤ法を用いて、第３ＭＴＪ素子９７の上部電極９９を完全に覆う層間絶縁膜１００を形成する。
【０７４４】
・ 配線溝の形成ステップ
次に、図１１３に示すように、層間絶縁膜１００に、配線溝１００Ａを形成する。本例では、配線溝１００Ａは、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝１００Ａの側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０７４５】
配線溝１００Ａは、例えば、ＰＥＰにより、層間絶縁膜１００上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７４６】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１００上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０７４７】
・ 第５配線層の形成ステップ
次に、図１１４に示すように、例えば、スパッタ法を用いて、層間絶縁膜１００上、配線溝１００Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１０１を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０１上に、配線溝１００Ａを完全に満たす金属層（Ｃｕなど）１０２を形成する。
【０７４８】
この後、図１１５に示すように、例えば、ＣＭＰ法を用いて、金属層１０２を研磨し、金属層１０２を、配線溝１００Ａ内のみに残す。配線溝１００Ａ内に残存した金属層１０２は、書き込みビット線として機能する第５配線層となる。
【０７４９】
また、ＣＶＤ法により、層間絶縁膜１００上に絶縁層（窒化シリコンなど）１０３を形成する。また、ＣＭＰ法により、この絶縁層１０３を研磨し、この絶縁層１０３を、第５配線層としての金属層１０２上のみに残存させる。また、層間絶縁膜１００上に、第５配線層としての金属層１０２を完全に覆う層間絶縁膜（酸化シリコンなど）１０４を形成する。
【０７５０】
・ 第４ＭＴＪ素子の下部電極の形成ステップ
次に、図１１６及び図１１７に示すように、層間絶縁膜１００，１０４に、第３ＭＴＪ素子の上部電極９９に到達するコンタクトホールを形成する。
【０７５１】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７５２】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）１０５を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０５上に、コンタクトホールを完全に満たす金属層（Ｗなど）１０６を形成する。
【０７５３】
この後、例えば、ＣＭＰ法を用いて、金属層１０６を研磨し、金属層１０６を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層１０６は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１０４上に、第４ＭＴＪ素子の下部電極となる金属層（Ｔａなど）１０７を形成する。
【０７５４】
・ 第４ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１１８に示すように、金属層１０７上に、第４ＭＴＪ素子１０８を形成する。第４ＭＴＪ素子１０８は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４８に示すような構造を有している。
【０７５５】
ＣＶＤ法を用いて、第４ＭＴＪ素子１０８を完全に覆う層間絶縁膜（酸化シリコンなど）１０９を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜１０９を研磨し、層間絶縁膜１０９を、第４ＭＴＪ素子１０８の間のみに残存させる。
【０７５６】
また、スパッタ法により、層間絶縁膜１０９上に、第４ＭＴＪ素子１０８の上部電極となる金属層（Ｔａなど）１１０を形成する。
【０７５７】
・ 第４ＭＴＪ素子の下部／上部電極のパターニングステップ
次に、図１１９及び図１２０に示すように、第４ＭＴＪ素子１０８の下部電極１０７及び上部電極１１０をそれぞれパターニングする。
【０７５８】
第４ＭＴＪ素子１０８の下部／上部電極１０７，１１０のパターニングは、ＰＥＰにより、上部電極１１０上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部／上部電極１０７，１１０をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０７５９】
ＣＶＤ法を用いて、第４ＭＴＪ素子１０８の上部電極１１０を完全に覆う層間絶縁膜１１１を形成する。
【０７６０】
・ 配線溝の形成ステップ
次に、図１２１に示すように、層間絶縁膜１１１に、配線溝１１２を形成する。本例では、配線溝１１２は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝１１２の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）１１３が形成される。
【０７６１】
配線溝１１２は、例えば、ＰＥＰにより、層間絶縁膜１１１上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７６２】
サイドウォール絶縁層１１３は、ＣＶＤ法により、層間絶縁膜１１１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０７６３】
・ 第６配線層の形成ステップ
次に、図１２２に示すように、例えば、スパッタ法を用いて、層間絶縁膜１１１上、配線溝１１２の内面上及びサイドウォール絶縁層１１３上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１１４を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１４上に、配線溝１１２を完全に満たす金属層（Ｃｕなど）１１５を形成する。
【０７６４】
この後、図１２３及び図１２４に示すように、例えば、ＣＭＰ法を用いて、金属層１１５を研磨し、金属層１１５を、配線溝１１２内のみに残す。配線溝１１２内に残存した金属層１１５は、書き込みワード線として機能する第６配線層となる。
【０７６５】
また、ＣＶＤ法により、層間絶縁膜１１１上に絶縁層（窒化シリコンなど）１１６を形成する。また、ＣＭＰ法により、この絶縁層１１６を研磨し、この絶縁層１１６を、第６配線層としての金属層１１５上のみに残存させる。また、層間絶縁膜１１１上に、第６配線層としての金属層１１５を完全に覆う層間絶縁膜（酸化シリコンなど）１１７を形成する。
【０７６６】
・ 第７配線層の形成ステップ
次に、図１２５及び図１２６に示すように、層間絶縁膜１１１，１１７に、第４ＭＴＪ素子の上部電極１１０に到達するコンタクトホールを形成する。
【０７６７】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１，１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７６８】
また、層間絶縁膜１１７に、読み出しビット線を形成するための配線溝を形成する。
【０７６９】
この配線溝は、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７７０】
この後、例えば、スパッタ法を用いて、層間絶縁膜１１７上、コンタクトホールの内面上及び配線溝の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）１１８を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１８上に、コンタクトホール及び配線溝を完全に満たす金属層（Ｗなど）１１９を形成する。
【０７７１】
また、例えば、ＣＭＰ法により、金属層１１９及びバリアメタル層１１７を研磨し、これら金属層１１９及びバリアメタル層１１７を、コンタクトホール内及び配線溝内のみに残す。コンタクトホール内に残存した金属層１１９は、コンタクトプラグとなる。また、配線溝内に残存した金属層１１９は、読み出しビット線として機能する第７配線層となる。
【０７７２】
▲３▼ まとめ
この製造方法１によれば、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に直列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を実現することができる。
【０７７３】
なお、本例では、配線層を形成するに当たって、ダマシンプロセス及びデュアルダマシンプロセスを採用したが、これに代えて、例えば、配線層の加工をエッチングにより行うプロセスを採用してもよい。
【０７７４】
(2) 製造方法２
この製造方法２は、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に並列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を有する磁気ランダムアクセスメモリに適用される。
【０７７５】
まず、本発明の製造方法により完成されるセルアレイ構造について簡単に説明する。その後、そのセルアレイ構造の製造方法について説明する。
【０７７６】
▲１▼ 製造方法２に関するセルアレイ構造
図１２７は、１ブロックが並列接続された複数のＴＭＲ素子から構成される磁気ランダムアクセスメモリのセルアレイ構造の一例を示している。
このセルアレイ構造の特徴は、１カラム（Ｙ方向）内に、１本の読み出しビット線が配置され、その直下に、並列接続された複数のＴＭＲ素子が配置される点にある。複数のＴＭＲ素子は、１つの読み出しブロックを構成しており、読み出しビット線と接地端子との間に接続される。
【０７７７】
半導体基板の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地端子に接続される。ソース線ＳＬは、カラム方向に隣接する２つの読み出しブロックで共有される。ソース線ＳＬは、例えば、Ｘ方向（紙面に垂直な方向）に一直線に延びている。
【０７７８】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、それぞれ、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）が積み重ねられている。
【０７７９】
ＴＭＲ素子の各々は、下部電極と上部電極の間に配置され、かつ、コンタクトプラグにより、互いに並列に接続される。最も下段のＴＭＲ素子の下部電極は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子の上部電極は、コンタクトプラグにより、Ｙ方向に延びる読み出しビット線ＢＬ０に接続される。
【０７８０】
１ロウ内には、Ｘ方向に延びる３本の書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２が存在し、１カラム内には、Ｙ方向に延びる２本の書き込みビット線ＢＬ００，ＢＬ０１が存在する。
【０７８１】
半導体基板の上部からセルアレイ構造を見た場合に、例えば、積み重ねられた複数のＴＭＲ素子は、互いにオーバーラップするようにレイアウトされる。また、３本の書き込みワード線についても、互いにオーバーラップするようにレイアウトされる。さらに、読み出しビット線及び２本の書き込みビット線についても、互いにオーバーラップするようにレイアウトされる。
【０７８２】
複数のＴＭＲ素子を直列接続するためのコンタクトプラグは、書き込みワード線や書き込みビット線とオーバーラップしないような位置にレイアウトされる。ＴＭＲ素子の上部電極及び下部電極は、コンタクトプラグとコンタクトし易いようなパターンで形成される。
【０７８３】
▲２▼ 製造方法２の各ステップ
以下、図１２７のセルアレイ構造を実現するための製造方法について説明する。ここでは、具体化された製造方法（例えば、デュアルダマシンプロセスの採用など）を説明するので、図１２７のセルアレイ構造にない要素についても説明されることに留意する。但し、最終的に完成するセルアレイ構造の概略は、図１２７のセルアレイ構造とほぼ同じとなる。
【０７８４】
・ 素子分離ステップ
まず、図１２８に示すように、半導体基板５１内に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５２を形成する。
【０７８５】
素子分離絶縁層５２は、例えば、以下のようなプロセスにより形成できる。
【０７８６】
ＰＥＰ（Photo Engraving Process）により、半導体基板５１上にマスクパターン（窒化シリコンなど）を形成する。このマスクパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板５１をエッチングし、半導体基板５１にトレンチを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、このトレンチ内に絶縁層（酸化シリコンなど）を満たす。
【０７８７】
この後、必要ならば、例えば、イオン注入法により、半導体基板内に、Ｐ型不純物（Ｂ、ＢＦ_２など）又はＮ型不純物（Ｐ，Ａｓなど）を注入し、Ｐ型ウェル領域又はＮ型ウェル領域を形成する。
【０７８８】
・ ＭＯＳＦＥＴの形成ステップ
次に、図１２９に示すように、半導体基板５１の表面領域に、読み出し選択スイッチとして機能するＭＯＳトランジスタを形成する。
【０７８９】
ＭＯＳトランジスタは、例えば、以下のようなプロセスにより形成できる。
【０７９０】
素子分離絶縁層５２に取り囲まれた素子領域内のチャネル部に、ＭＯＳトランジスタの閾値を制御するための不純物をイオン注入する。熱酸化法により、素子領域内にゲート絶縁膜（酸化シリコンなど）５３を形成する。ＣＶＤ法により、ゲート絶縁膜５３上に、ゲート電極材料（不純物を含むポリシリコンなど）及びキャップ絶縁膜（窒化シリコンなど）５５を形成する。
【０７９１】
ＰＥＰにより、キャップ絶縁膜５５をパターニングした後、このキャップ絶縁膜５５をマスクにして、ＲＩＥにより、ゲート電極材料及びゲート絶縁膜５３を加工（エッチング）する。その結果、半導体基板５１上に、Ｘ方向に延びるゲート電極５４が形成される。
【０７９２】
キャップ絶縁膜５５及びゲート電極５４をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。そして、半導体基板内に、低濃度の不純物領域（ＬＤＤ領域又はエクステンション領域）を形成する。
【０７９３】
ＣＶＤ法により、半導体基板５１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングし、ゲート電極５４及びキャップ絶縁膜５５の側壁に、サイドウォール絶縁層５７を形成する。キャップ絶縁膜５５、ゲート電極５４及びサイドウォール絶縁層５７をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。その結果、半導体基板５１内には、ソース領域５６Ａ及びドレイン領域５６Ｂが形成される
この後、ＣＶＤ法により、半導体基板５１上の全体に、ＭＯＳトランジスタを完全に覆う層間絶縁膜（例えば、酸化シリコンなど）５８を形成する。また、ＣＭＰ技術を利用することによって、層間絶縁膜５８の表面を平坦化する。
【０７９４】
・ コンタクトホールの形成ステップ
次に、図１３０及び図１３１に示すように、半導体基板５１上の層間絶縁膜５８に、ＭＯＳトランジスタのソース領域５６Ａ及びドレイン領域５６Ｂに到達するコンタクトホール５９を形成する。
【０７９５】
コンタクトホール５９は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７９６】
・ 配線溝の形成ステップ
次に、図１３２に示すように、半導体基板５１上の層間絶縁膜５８に、配線溝６０を形成する。本例では、配線溝６０は、Ｘ方向に延びているため、Ｙ方向に沿う断面で見た場合には、配線溝６０は、コンタクトホール５９にオーバーラップしている。そこで、同図では、配線溝６０を破線で示している。
【０７９７】
配線溝６０は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０７９８】
・ 第１配線層の形成ステップ
次に、図１３３に示すように、例えば、スパッタ法を用いて、層間絶縁膜５８上、コンタクトホール５９の内面上及び配線溝６０の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）６１を形成する。続けて、例えば、スパッタ法により、バリアメタル層６１上に、コンタクトホール５９及び配線溝６０を完全に満たす金属層（Ｗなど）６２を形成する。
【０７９９】
この後、図１３４に示すように、例えば、ＣＭＰ法を用いて、金属層６２を研磨し、金属層６２を、コンタクトホール５９内及び配線溝６０内のみに残す。コンタクトホール５９内に残存した金属層６２は、コンタクトプラグとなり、配線溝６０内に残存した金属層６２は、第１配線層となる。また、ＣＶＤ法により、層間絶縁膜５８上に、層間絶縁膜（酸化シリコンなど）６３を形成する。
【０８００】
なお、コンタクトホールの形成ステップ、配線溝の形成ステップ及び第１配線層の形成ステップからなるステップは、デュアルダマシンプロセスと呼ばれる。
【０８０１】
・ 配線溝の形成ステップ
次に、図１３５に示すように、層間絶縁膜６３に、配線溝６４を形成する。本例では、配線溝６４は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝６４の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）６５が形成される。
【０８０２】
配線溝６４は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８０３】
サイドウォール絶縁層６５は、ＣＶＤ法により、層間絶縁膜６３上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８０４】
・ 第２配線層の形成ステップ
次に、図１３６に示すように、例えば、スパッタ法を用いて、層間絶縁膜６３上、配線溝６４の内面上及びサイドウォール絶縁層６５上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）６６を形成する。続けて、例えば、スパッタ法により、バリアメタル層６６上に、配線溝６４を完全に満たす金属層（Ｃｕなど）６７を形成する。
【０８０５】
この後、図１３７に示すように、例えば、ＣＭＰ法を用いて、金属層６７を研磨し、金属層６７を、配線溝６４内のみに残す。配線溝６４内に残存した金属層６７は、書き込みワード線として機能する第２配線層となる。
【０８０６】
また、ＣＶＤ法により、層間絶縁膜６３上に絶縁層（窒化シリコンなど）６８を形成する。また、ＣＭＰ法により、この絶縁層６８を研磨し、この絶縁層６８を、第２配線層としての金属層６７上のみに残存させる。また、層間絶縁膜６３上に、第２配線層としての金属層６７を完全に覆う層間絶縁膜（酸化シリコンなど）６９を形成する。
【０８０７】
なお、配線溝の形成ステップ及び第２配線層の形成ステップからなるステップは、ダマシンプロセスと呼ばれる。
【０８０８】
・ 第１ＭＴＪ素子の下部電極の形成ステップ
次に、図１３８及び図１３９に示すように、層間絶縁膜６９に、第１配線層としての金属層６２に到達するコンタクトホールを形成する。
【０８０９】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜６９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３，６９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８１０】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）７０を形成する。続けて、例えば、スパッタ法により、バリアメタル層７０上に、コンタクトホールを完全に満たす金属層（Ｗなど）７１を形成する。
【０８１１】
この後、例えば、ＣＭＰ法を用いて、金属層７１を研磨し、金属層７１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層７１は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜６９上に、第１ＭＴＪ素子の下部電極となる金属層７２を形成する。
【０８１２】
・ 第１ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１４０及び図１４１に示すように、金属層７２上に、第１ＭＴＪ素子７３を形成する。第１ＭＴＪ素子７３は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４５に示すような構造を有している。
【０８１３】
また、本例では、第１ＭＴＪ素子７３の側面に、第１ＭＴＪ素子７３を保護する保護絶縁層（酸化シリコンなど）７３Ａを形成する。この保護絶縁層７３Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第１ＭＴＪ素子７３の側面に、容易に形成することができる。
【０８１４】
ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜（酸化シリコンなど）７５Ｂを形成する。また、例えば、ＣＭＰ法により、層間絶縁膜７５Ｂを研磨し、層間絶縁膜７５Ｂを、第１ＭＴＪ素子７３の間のみに残存させる。
【０８１５】
また、図１４２に示すように、スパッタ法により、層間絶縁膜７５Ｂ上に、第１ＭＴＪ素子７３の上部電極となる金属層７４を形成する。続けて、ＣＶＤ法により、金属層７４上に、第１ＭＴＪ素子７３を保護するアルミナ層７４Ａを形成する。
【０８１６】
この後、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層７４Ａ、金属層７４及び層間絶縁膜７５Ｂをパターニングする。この時、同時に、第１ＭＴＪ素子７３の下部電極としての金属層７２の表面を露出させる。
【０８１７】
再び、アルミナ層７４Ａを形成した後、ＲＩＥにより、アルミナ層７４Ａをエッチングすると、このアルミナ層７４Ａは、上部電極としての金属層７４及び第１ＭＴＪ素子７３の上部及び側壁部を覆った形で残存する。
【０８１８】
この後、ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜７５を形成する。
【０８１９】
・ 配線溝の形成ステップ
次に、図１４３に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５に、配線溝７５Ａを形成する。この時、アルミナ層７４Ａは、エッチングストッパとして機能するため、配線溝７５Ａの底部が金属層７４及び第１ＭＴＪ素子７３に到達することはない。
【０８２０】
本例では、配線溝７５Ａは、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝７５Ａの側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０８２１】
配線溝７５Ａは、例えば、ＰＥＰにより、層間絶縁膜７５上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８２２】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜７５上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８２３】
・ 第３配線層の形成ステップ
次に、図１４４に示すように、例えば、スパッタ法を用いて、層間絶縁膜７５上、配線溝７５Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）７６を形成する。続けて、例えば、スパッタ法により、バリアメタル層７６上に、配線溝７５Ａを完全に満たす金属層（Ｃｕなど）７７を形成する。
【０８２４】
この後、例えば、ＣＭＰ法を用いて、金属層７７を研磨し、金属層７７を、配線溝７５Ａ内のみに残す。配線溝７５Ａ内に残存した金属層７７は、書き込みビット線として機能する第３配線層となる。
【０８２５】
また、ＣＶＤ法により、層間絶縁膜７５上に絶縁層（窒化シリコンなど）７８を形成する。また、ＣＭＰ法により、この絶縁層７８を研磨し、この絶縁層７８を、第３配線層としての金属層７７上のみに残存させる。また、層間絶縁膜７５上に、第３配線層としての金属層７７を完全に覆う層間絶縁膜（酸化シリコンなど）７９を形成する。
【０８２６】
・ 第２ＭＴＪ素子の下部電極の形成ステップ
次に、図１４５及び図１４６に示すように、層間絶縁膜７５，７９及びアルミナ層７４Ａに、第１ＭＴＪ素子の上部電極７４に到達するコンタクトホールを形成する。
【０８２７】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜７９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５，７９及びアルミナ層７４Ａをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８２８】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８０を形成する。続けて、例えば、スパッタ法により、バリアメタル層８０上に、コンタクトホールを完全に満たす金属層（Ｗなど）８１を形成する。
【０８２９】
この後、例えば、ＣＭＰ法を用いて、金属層８１を研磨し、金属層８１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８１は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜７９上に、第２ＭＴＪ素子の下部電極となる金属層８２を形成する。
【０８３０】
・ 第２ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１４７及び図１４８に示すように、金属層８２上に、第２ＭＴＪ素子８４を形成する。第２ＭＴＪ素子８４は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４６に示すような構造を有している。
【０８３１】
また、本例では、第２ＭＴＪ素子８４の側面に、第２ＭＴＪ素子８４を保護する保護絶縁層（酸化シリコンなど）８３Ａを形成する。この保護絶縁層８３Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第２ＭＴＪ素子８４の側面に、容易に形成することができる。
【０８３２】
この後、第２ＭＴＪ素子８４の下部電極８２をパターニングする。第２ＭＴＪ素子８４の下部電極８２のパターニングは、ＰＥＰにより、下部電極８２上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極８２をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０８３３】
次に、図１４９に示すように、ＣＶＤ法により、第２ＭＴＪ素子８４上に、第２ＭＴＪ素子８４を保護するアルミナ層８３Ｂを形成する。この後、ＲＩＥにより、アルミナ層８３Ｂは、エッチングされ、その結果、第２ＭＴＪ素子８４の側壁部にアルミナ層８３Ｂが残存する。
【０８３４】
ＣＶＤ法を用いて、第２ＭＴＪ素子８４を完全に覆う層間絶縁膜（酸化シリコンなど）８４Ｂを形成する。また、例えば、ＣＭＰ法により、層間絶縁膜８４Ｂを研磨し、層間絶縁膜８４Ｂを、第２ＭＴＪ素子８４の間のみに残存させる。
【０８３５】
また、層間絶縁膜７５，７９，８４Ｂに、第１ＭＴＪ素子の下部電極７２に到達するコンタクトホールを形成する。
【０８３６】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜８４Ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５，７９，８４Ｂをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８３７】
なお、このエッチングステップにおいて、アルミナ層７４Ａ，８３Ｂのエッチングレートは、層間絶縁膜７５，７９，８４Ｂのエッチングレートよりも十分に小さくなるように設定されている。
【０８３８】
即ち、本例によれば、コンタクトホールの合せずれが生じても、アルミナ層７４Ａ，８３Ｂが第１及び第２ＭＴＪ素子７３，８４を保護しているため、第１及び第２ＭＴＪ素子７３，８４がエッチングされるという事態が生じることがない。
【０８３９】
次に、図１５０に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８５Ａを形成する。続けて、例えば、スパッタ法により、バリアメタル層８５Ａ上に、コンタクトホールを完全に満たす金属層（Ｗなど）８５Ｂを形成する。
【０８４０】
この後、例えば、ＣＭＰ法を用いて、金属層８５Ｂを研磨し、金属層８５Ｂを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８５Ｂは、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜８４Ｂ上に、第２ＭＴＪ素子８４の上部電極となる金属層８５を形成する。続けて、ＣＶＤ法により、金属層８５上に、第２ＭＴＪ素子８４を保護するアルミナ層８５Ｃを形成する。
【０８４１】
この後、図１５１に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層８５Ｃ及び金属層８５をパターニングする。再び、アルミナ層８５Ｃを形成した後、ＲＩＥにより、アルミナ層８５Ｃをエッチングすると、このアルミナ層８５Ｃは、上部電極としての金属層８５及び第２ＭＴＪ素子８４の上部及び側壁部を覆った形で残存する。
【０８４２】
この後、ＣＶＤ法を用いて、第２ＭＴＪ素子８５を完全に覆う層間絶縁膜８６を形成する。
【０８４３】
・ 配線溝の形成ステップ
次に、図１５２に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６に、配線溝８７を形成する。この時、アルミナ層８５Ｃは、エッチングストッパとして機能するため、配線溝８７の底部が金属層８５及び第２ＭＴＪ素子８４に到達することはない。
【０８４４】
本例では、配線溝８７は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝８７の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）８８が形成される。
【０８４５】
配線溝８７は、例えば、ＰＥＰにより、層間絶縁膜８６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８４６】
サイドウォール絶縁層８８は、ＣＶＤ法により、層間絶縁膜８６上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８４７】
・ 第４配線層の形成ステップ
次に、図１５３に示すように、例えば、スパッタ法を用いて、層間絶縁膜８６上、配線溝８７の内面上及びサイドウォール絶縁層８８上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）８９を形成する。続けて、例えば、スパッタ法により、バリアメタル層８９上に、配線溝８７を完全に満たす金属層（Ｃｕなど）９０を形成する。
【０８４８】
この後、例えば、ＣＭＰ法を用いて、金属層９０を研磨し、金属層９０を、配線溝８７内のみに残す。配線溝８７内に残存した金属層９０は、書き込みワード線として機能する第４配線層となる。
【０８４９】
また、ＣＶＤ法により、層間絶縁膜８６上に絶縁層（窒化シリコンなど）９２を形成する。また、ＣＭＰ法により、この絶縁層９２を研磨し、この絶縁層９２を、第４配線層としての金属層９０上のみに残存させる。また、層間絶縁膜８６上に、第４配線層としての金属層９０を完全に覆う層間絶縁膜（酸化シリコンなど）９３を形成する。
【０８５０】
・ 第３ＭＴＪ素子の下部電極の形成ステップ
次に、図１５４及び図１５５に示すように、層間絶縁膜８６，９３に、第２ＭＴＪ素子８４の上部電極８５に到達するコンタクトホールを形成する。
【０８５１】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜９３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６，９３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８５２】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）９４を形成する。続けて、例えば、スパッタ法により、バリアメタル層９４上に、コンタクトホールを完全に満たす金属層（Ｗなど）９５を形成する。
【０８５３】
この後、例えば、ＣＭＰ法を用いて、金属層９５を研磨し、金属層９５を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層９５は、コンタクトプラグとなる。また、ＣＶＤ法により、層間絶縁膜９３上に、第３ＭＴＪ素子の下部電極となる金属層９６を形成する。
【０８５４】
・ 第３ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１５６及び図１５７に示すように、金属層９６上に、第３ＭＴＪ素子９７を形成する。第３ＭＴＪ素子９７は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４７に示すような構造を有している。
【０８５５】
また、本例では、第３ＭＴＪ素子９７の側面に、第３ＭＴＪ素子９７を保護する保護絶縁層（酸化シリコンなど）９７Ａを形成する。この保護絶縁層９７Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第３ＭＴＪ素子９７の側面に、容易に形成することができる。
【０８５６】
この後、第３ＭＴＪ素子９７の下部電極９６をパターニングする。第３ＭＴＪ素子９７の下部電極９６のパターニングは、ＰＥＰにより、下部電極９６上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極９６をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０８５７】
次に、図１５８に示すように、ＣＶＤ法を用いて、第３ＭＴＪ素子９７を完全に覆う層間絶縁膜（酸化シリコンなど）９８を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜９８を研磨し、層間絶縁膜９８を、第３ＭＴＪ素子９７の間のみに残存させる。
【０８５８】
この後、層間絶縁膜８６，９３，９８に、第２ＭＴＪ素子８４の下部電極８２に到達するコンタクトホールを形成する。
【０８５９】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜９８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６，９３，９８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８６０】
次に、図１５９に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）９９Ａを形成する。続けて、例えば、スパッタ法により、バリアメタル層９９Ａ上に、コンタクトホールを完全に満たす金属層（Ｗなど）９９Ｂを形成する。
【０８６１】
この後、例えば、ＣＭＰ法を用いて、金属層９９Ｂを研磨し、金属層９９Ｂを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層９９Ｂは、コンタクトプラグとなる。また、ＣＶＤ法により、層間絶縁膜９８上に、第３ＭＴＪ素子の上部電極となる金属層９９を形成する。
【０８６２】
また、ＣＶＤ法により、第３ＭＴＪ素子９７の上部電極９９上に、第３ＭＴＪ素子９７を保護するアルミナ層９９Ｃを形成する。
【０８６３】
次に、図１６０に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層９９Ｃ及び金属層９９をパターニングする。再び、アルミナ層９９Ｃを形成した後、ＲＩＥにより、アルミナ層９９Ｃをエッチングすると、このアルミナ層９９Ｃは、上部電極としての金属層９９及び第３ＭＴＪ素子９７の上部及び側壁部を覆った形で残存する。
【０８６４】
この後、ＣＶＤ法を用いて、第３ＭＴＪ素子９７を完全に覆う層間絶縁膜１００を形成する。
【０８６５】
・ 配線溝の形成ステップ
次に、図１６１及び図１６２に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００に、Ｙ方向に延びる配線溝を形成する。この時、アルミナ層９９Ｃは、エッチングストッパとして機能するため、配線溝の底部が金属層９９及び第３ＭＴＪ素子９７に到達することはない。
【０８６６】
本例では、配線溝は、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０８６７】
配線溝は、例えば、ＰＥＰにより、層間絶縁膜１００上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８６８】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１００上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８６９】
・ 第５配線層の形成ステップ
次に、図１６１及び図１６２に示すように、例えば、スパッタ法を用いて、層間絶縁膜１００上、配線溝の内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１０１を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０１上に、配線溝を完全に満たす金属層（Ｃｕなど）１０２を形成する。
【０８７０】
この後、例えば、ＣＭＰ法を用いて、金属層１０２を研磨し、金属層１０２を、配線溝内のみに残す。配線溝内に残存した金属層１０２は、書き込みビット線として機能する第５配線層となる。
【０８７１】
また、ＣＶＤ法により、層間絶縁膜１００上に絶縁層（窒化シリコンなど）１０３を形成する。また、ＣＭＰ法により、この絶縁層１０３を研磨し、この絶縁層１０３を、第５配線層としての金属層１０２上のみに残存させる。また、層間絶縁膜１００上に、第５配線層としての金属層１０２を完全に覆う層間絶縁膜（酸化シリコンなど）１０４を形成する。
【０８７２】
・ 第４ＭＴＪ素子の下部電極の形成ステップ
次に、図１６３及び図１６４に示すように、層間絶縁膜１００，１０４及びアルミナ層９９Ｃに、第３ＭＴＪ素子９７の上部電極９９に到達するコンタクトホールを形成する。
【０８７３】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４及びアルミナ層９９Ｃをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８７４】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８０Ｘを形成する。続けて、例えば、スパッタ法により、バリアメタル層８０Ｘ上に、コンタクトホールを完全に満たす金属層（Ｗなど）８１Ｘを形成する。
【０８７５】
この後、例えば、ＣＭＰ法を用いて、金属層８１Ｘを研磨し、金属層８１Ｘを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８１Ｘは、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１０４上に、第４ＭＴＪ素子の下部電極となる金属層１０７を形成する。
【０８７６】
・ 第４ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１６３及び図１６４に示すように、金属層１０７上に、第４ＭＴＪ素子１０８を形成する。第４ＭＴＪ素子１０８は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４８に示すような構造を有している。
【０８７７】
また、本例では、第４ＭＴＪ素子１０８の側面に、第４ＭＴＪ素子１０８を保護する保護絶縁層（酸化シリコンなど）１０８Ａを形成する。この保護絶縁層１０８Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第４ＭＴＪ素子１０８の側面に、容易に形成することができる。
【０８７８】
この後、第４ＭＴＪ素子１０８の下部電極１０７をパターニングする。第４ＭＴＪ素子１０８の下部電極１０７のパターニングは、ＰＥＰにより、下部電極１０７上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極１０７をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０８７９】
次に、図１６５に示すように、ＣＶＤ法により、第４ＭＴＪ素子１０８上に、第４ＭＴＪ素子１０８を保護するアルミナ層１０８Ｂを形成する。この後、ＲＩＥにより、アルミナ層１０８Ｂは、エッチングされ、その結果、第４ＭＴＪ素子１０８の側壁部にアルミナ層１０８Ｂが残存する。
【０８８０】
ＣＶＤ法を用いて、第４ＭＴＪ素子１０８を完全に覆う層間絶縁膜（酸化シリコンなど）１０９を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜１０９を研磨し、層間絶縁膜１０９を、第４ＭＴＪ素子１０８の間のみに残存させる。
【０８８１】
また、層間絶縁膜１００，１０４，１０９に、第３ＭＴＪ素子９７の下部電極９６に到達するコンタクトホールを形成する。
【０８８２】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４，１０９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８８３】
なお、このエッチングステップにおいて、アルミナ層９９Ｃ，１０８Ｂのエッチングレートは、層間絶縁膜１００，１０４，１０９のエッチングレートよりも十分に小さくなるように設定されている。
【０８８４】
即ち、本例によれば、コンタクトホールの合せずれが生じても、アルミナ層９９Ｃ，１０８Ｂが第３及び第４ＭＴＪ素子９７，１０８を保護しているため、第３及び第４ＭＴＪ素子９７，１０８がエッチングされるという事態が生じることがない。
【０８８５】
次に、図１６６に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）１０５を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０５上に、コンタクトホールを完全に満たす金属層（Ｗなど）１０６を形成する。
【０８８６】
この後、例えば、ＣＭＰ法を用いて、金属層１０６を研磨し、金属層１０６を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層１０６は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１０９上に、第４ＭＴＪ素子１０８の上部電極となる金属層１０７を形成する。続けて、ＣＶＤ法により、金属層１０７上に、第４ＭＴＪ素子１０８を保護するアルミナ層１０７Ａを形成する。
【０８８７】
次に、図１６７に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層１０７Ａ及び金属層１０７をパターニングする。
【０８８８】
再び、アルミナ層１０７Ａを形成した後、ＲＩＥにより、アルミナ層１０７Ａをエッチングすると、このアルミナ層１０７Ａは、上部電極としての金属層１０７及び第４ＭＴＪ素子１０８の上部及び側壁部を覆った形で残存する。
【０８８９】
この後、ＣＶＤ法を用いて、第４ＭＴＪ素子１０８を完全に覆う層間絶縁膜１１１を形成する。
【０８９０】
・ 配線溝の形成ステップ
次に、図１６８及び図１６９に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１に、Ｘ方向に延びる配線溝１１２を形成する。この時、アルミナ層１０７Ａは、エッチングストッパとして機能するため、配線溝１１２の底部が金属層１０７及び第４ＭＴＪ素子１０８に到達することはない。
【０８９１】
本例では、配線溝１１２は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝１１２の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）１１３が形成される。
【０８９２】
配線溝１１２は、例えば、ＰＥＰにより、層間絶縁膜１１１上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８９３】
サイドウォール絶縁層１１３は、ＣＶＤ法により、層間絶縁膜１１１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０８９４】
・ 第６配線層の形成ステップ
次に、図１６８及び図１６９に示すように、例えば、スパッタ法を用いて、層間絶縁膜１１１上、配線溝１１２の内面上及びサイドウォール絶縁層１１３上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１１４を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１４上に、配線溝１１２を完全に満たす金属層（Ｃｕなど）１１５を形成する。
【０８９５】
この後、例えば、ＣＭＰ法を用いて、金属層１１５を研磨し、金属層１１５を、配線溝１１２内のみに残す。配線溝１１２内に残存した金属層１１５は、書き込みワード線として機能する第６配線層となる。
【０８９６】
また、ＣＶＤ法により、層間絶縁膜１１１上に絶縁層（窒化シリコンなど）１１６を形成する。また、ＣＭＰ法により、この絶縁層１１６を研磨し、この絶縁層１１６を、第６配線層としての金属層１１５上のみに残存させる。
【０８９７】
・ 第７配線層の形成ステップ
次に、図１７０及び図１７１に示すように、層間絶縁膜１１１上に、第６配線層としての金属層１１５を完全に覆う層間絶縁膜（酸化シリコンなど）１１７を形成する。層間絶縁膜１１１，１１７に、第４ＭＴＪ素子の下部電極１０７に到達するコンタクトホールを形成する。
【０８９８】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１，１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０８９９】
また、層間絶縁膜１１７に、読み出しビット線を形成するための配線溝を形成する。
【０９００】
この配線溝は、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９０１】
この後、例えば、スパッタ法を用いて、層間絶縁膜１１７上、コンタクトホールの内面上及び配線溝の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）１１８を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１８上に、コンタクトホール及び配線溝を完全に満たす金属層（Ｗなど）１１９を形成する。
【０９０２】
また、例えば、ＣＭＰ法により、金属層１１９及びバリアメタル層１１７を研磨し、これら金属層１１９及びバリアメタル層１１７を、コンタクトホール内及び配線溝内のみに残す。コンタクトホール内に残存した金属層１１９は、コンタクトプラグとなる。また、配線溝内に残存した金属層１１９は、読み出しビット線として機能する第７配線層となる。
【０９０３】
▲３▼ まとめ
この製造方法２によれば、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に並列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を実現することができる。
【０９０４】
なお、本例では、配線層を形成するに当たって、ダマシンプロセス及びデュアルダマシンプロセスを採用したが、これに代えて、例えば、配線層の加工をエッチングにより行うプロセスを採用してもよい。
【０９０５】
(3) 製造方法３
この製造方法３は、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に直並列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を有する磁気ランダムアクセスメモリに適用される。
【０９０６】
まず、本発明の製造方法により完成されるセルアレイ構造について簡単に説明する。その後、そのセルアレイ構造の製造方法について説明する。
【０９０７】
▲１▼ 製造方法３に関するセルアレイ構造
図１７２は、１ブロックが直並列接続された複数のＴＭＲ素子から構成される磁気ランダムアクセスメモリのセルアレイ構造の一例を示している。
このセルアレイ構造の特徴は、１カラム（Ｙ方向）内に、１本の読み出しビット線が配置され、その直下に、直並列接続された複数のＴＭＲ素子が配置される点にある。複数のＴＭＲ素子は、１つの読み出しブロックを構成しており、読み出しビット線と接地端子との間に接続される。
【０９０８】
半導体基板の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、ソース線ＳＬを経由して接地端子に接続される。ソース線ＳＬは、カラム方向に隣接する２つの読み出しブロックで共有される。ソース線ＳＬは、例えば、Ｘ方向（紙面に垂直な方向）に一直線に延びている。
【０９０９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、それぞれ、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）が積み重ねられている。
【０９１０】
ＴＭＲ素子の各々は、下部電極と上部電極の間に配置され、かつ、コンタクトプラグにより、互いに直並列に接続される。最も下段のＴＭＲ素子の下部電極は、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのドレインに接続される。最も上段のＴＭＲ素子の上部電極は、コンタクトプラグにより、Ｙ方向に延びる読み出しビット線ＢＬ０に接続される。
【０９１１】
１ロウ内には、Ｘ方向に延びる３本の書き込みワード線ＷＷＬ０，ＷＷＬ１，ＷＷＬ２が存在し、１カラム内には、Ｙ方向に延びる２本の書き込みビット線ＢＬ００，ＢＬ０１が存在する。
【０９１２】
半導体基板の上部からセルアレイ構造を見た場合に、例えば、積み重ねられた複数のＴＭＲ素子は、互いにオーバーラップするようにレイアウトされる。また、３本の書き込みワード線についても、互いにオーバーラップするようにレイアウトされる。さらに、読み出しビット線及び２本の書き込みビット線についても、互いにオーバーラップするようにレイアウトされる。
【０９１３】
複数のＴＭＲ素子を直列接続するためのコンタクトプラグは、書き込みワード線や書き込みビット線とオーバーラップしないような位置にレイアウトされる。ＴＭＲ素子の上部電極及び下部電極は、コンタクトプラグとコンタクトし易いようなパターンで形成される。
【０９１４】
▲２▼ 製造方法３の各ステップ
以下、図１７２のセルアレイ構造を実現するための製造方法について説明する。ここでは、具体化された製造方法（例えば、デュアルダマシンプロセスの採用など）を説明するので、図１７２のセルアレイ構造にない要素についても説明されることに留意する。但し、最終的に完成するセルアレイ構造の概略は、図１７２のセルアレイ構造とほぼ同じとなる。
【０９１５】
・ 素子分離ステップ
まず、図１７３に示すように、半導体基板５１内に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５２を形成する。
【０９１６】
素子分離絶縁層５２は、例えば、以下のようなプロセスにより形成できる。
【０９１７】
ＰＥＰ（Photo Engraving Process）により、半導体基板５１上にマスクパターン（窒化シリコンなど）を形成する。このマスクパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板５１をエッチングし、半導体基板５１にトレンチを形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、このトレンチ内に絶縁層（酸化シリコンなど）を満たす。
【０９１８】
この後、必要ならば、例えば、イオン注入法により、半導体基板内に、Ｐ型不純物（Ｂ、ＢＦ_２など）又はＮ型不純物（Ｐ，Ａｓなど）を注入し、Ｐ型ウェル領域又はＮ型ウェル領域を形成する。
【０９１９】
・ ＭＯＳＦＥＴの形成ステップ
次に、図１７４に示すように、半導体基板５１の表面領域に、読み出し選択スイッチとして機能するＭＯＳトランジスタを形成する。
【０９２０】
ＭＯＳトランジスタは、例えば、以下のようなプロセスにより形成できる。
【０９２１】
素子分離絶縁層５２に取り囲まれた素子領域内のチャネル部に、ＭＯＳトランジスタの閾値を制御するための不純物をイオン注入する。熱酸化法により、素子領域内にゲート絶縁膜（酸化シリコンなど）５３を形成する。ＣＶＤ法により、ゲート絶縁膜５３上に、ゲート電極材料（不純物を含むポリシリコンなど）及びキャップ絶縁膜（窒化シリコンなど）５５を形成する。
【０９２２】
ＰＥＰにより、キャップ絶縁膜５５をパターニングした後、このキャップ絶縁膜５５をマスクにして、ＲＩＥにより、ゲート電極材料及びゲート絶縁膜５３を加工（エッチング）する。その結果、半導体基板５１上に、Ｘ方向に延びるゲート電極５４が形成される。
【０９２３】
キャップ絶縁膜５５及びゲート電極５４をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。そして、半導体基板内に、低濃度の不純物領域（ＬＤＤ領域又はエクステンション領域）を形成する。
【０９２４】
ＣＶＤ法により、半導体基板５１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングし、ゲート電極５４及びキャップ絶縁膜５５の側壁に、サイドウォール絶縁層５７を形成する。キャップ絶縁膜５５、ゲート電極５４及びサイドウォール絶縁層５７をマスクにして、イオン注入法を用いて、半導体基板５１内に、Ｐ型不純物又はＮ型不純物を注入する。その結果、半導体基板５１内には、ソース領域５６Ａ及びドレイン領域５６Ｂが形成される
この後、ＣＶＤ法により、半導体基板５１上の全体に、ＭＯＳトランジスタを完全に覆う層間絶縁膜（例えば、酸化シリコンなど）５８を形成する。また、ＣＭＰ技術を利用することによって、層間絶縁膜５８の表面を平坦化する。
【０９２５】
・ コンタクトホールの形成ステップ
次に、図１７５及び図１７６に示すように、半導体基板５１上の層間絶縁膜５８に、ＭＯＳトランジスタのソース領域５６Ａ及びドレイン領域５６Ｂに到達するコンタクトホール５９を形成する。
【０９２６】
コンタクトホール５９は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９２７】
・ 配線溝の形成ステップ
次に、図１７７に示すように、半導体基板５１上の層間絶縁膜５８に、配線溝６０を形成する。本例では、配線溝６０は、Ｘ方向に延びているため、Ｙ方向に沿う断面で見た場合には、配線溝６０は、コンタクトホール５９にオーバーラップしている。そこで、同図では、配線溝６０を破線で示している。
【０９２８】
配線溝６０は、例えば、ＰＥＰにより、層間絶縁膜５８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜５８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９２９】
・ 第１配線層の形成ステップ
次に、図１７８に示すように、例えば、スパッタ法を用いて、層間絶縁膜５８上、コンタクトホール５９の内面上及び配線溝６０の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）６１を形成する。続けて、例えば、スパッタ法により、バリアメタル層６１上に、コンタクトホール５９及び配線溝６０を完全に満たす金属層（Ｗなど）６２を形成する。
【０９３０】
この後、図１７９に示すように、例えば、ＣＭＰ法を用いて、金属層６２を研磨し、金属層６２を、コンタクトホール５９内及び配線溝６０内のみに残す。コンタクトホール５９内に残存した金属層６２は、コンタクトプラグとなり、配線溝６０内に残存した金属層６２は、第１配線層となる。また、ＣＶＤ法により、層間絶縁膜５８上に、層間絶縁膜（酸化シリコンなど）６３を形成する。
【０９３１】
なお、コンタクトホールの形成ステップ、配線溝の形成ステップ及び第１配線層の形成ステップからなるステップは、デュアルダマシンプロセスと呼ばれる。
【０９３２】
・ 配線溝の形成ステップ
次に、図１８０に示すように、層間絶縁膜６３に、配線溝６４を形成する。本例では、配線溝６４は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝６４の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）６５が形成される。
【０９３３】
配線溝６４は、例えば、ＰＥＰにより、層間絶縁膜６３上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９３４】
サイドウォール絶縁層６５は、ＣＶＤ法により、層間絶縁膜６３上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０９３５】
・ 第２配線層の形成ステップ
次に、図１８１に示すように、例えば、スパッタ法を用いて、層間絶縁膜６３上、配線溝６４の内面上及びサイドウォール絶縁層６５上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）６６を形成する。続けて、例えば、スパッタ法により、バリアメタル層６６上に、配線溝６４を完全に満たす金属層（Ｃｕなど）６７を形成する。
【０９３６】
この後、図１８２に示すように、例えば、ＣＭＰ法を用いて、金属層６７を研磨し、金属層６７を、配線溝６４内のみに残す。配線溝６４内に残存した金属層６７は、書き込みワード線として機能する第２配線層となる。
【０９３７】
また、ＣＶＤ法により、層間絶縁膜６３上に絶縁層（窒化シリコンなど）６８を形成する。また、ＣＭＰ法により、この絶縁層６８を研磨し、この絶縁層６８を、第２配線層としての金属層６７上のみに残存させる。また、層間絶縁膜６３上に、第２配線層としての金属層６７を完全に覆う層間絶縁膜（酸化シリコンなど）６９を形成する。
【０９３８】
なお、配線溝の形成ステップ及び第２配線層の形成ステップからなるステップは、ダマシンプロセスと呼ばれる。
【０９３９】
・ 第１ＭＴＪ素子の下部電極の形成ステップ
次に、図１８３及び図１８４に示すように、層間絶縁膜６９に、第１配線層としての金属層６２に到達するコンタクトホールを形成する。
【０９４０】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜６９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜６３，６９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９４１】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）７０を形成する。続けて、例えば、スパッタ法により、バリアメタル層７０上に、コンタクトホールを完全に満たす金属層（Ｗなど）７１を形成する。
【０９４２】
この後、例えば、ＣＭＰ法を用いて、金属層７１を研磨し、金属層７１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層７１は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜６９上に、第１ＭＴＪ素子の下部電極となる金属層７２を形成する。
【０９４３】
・ 第１ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１８５及び図１８６に示すように、金属層７２上に、第１ＭＴＪ素子７３を形成する。第１ＭＴＪ素子７３は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４５に示すような構造を有している。
【０９４４】
また、本例では、第１ＭＴＪ素子７３の側面に、第１ＭＴＪ素子７３を保護する保護絶縁層（酸化シリコンなど）７３Ａを形成する。この保護絶縁層７３Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第１ＭＴＪ素子７３の側面に、容易に形成することができる。
【０９４５】
ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜（酸化シリコンなど）７５Ｂを形成する。また、例えば、ＣＭＰ法により、層間絶縁膜７５Ｂを研磨し、層間絶縁膜７５Ｂを、第１ＭＴＪ素子７３の間のみに残存させる。
【０９４６】
また、図１８７に示すように、スパッタ法により、層間絶縁膜７５Ｂ上に、第１ＭＴＪ素子７３の上部電極となる金属層７４を形成する。続けて、ＣＶＤ法により、金属層７４上に、第１ＭＴＪ素子７３を保護するアルミナ層７４Ａを形成する。
【０９４７】
この後、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層７４Ａ、金属層７４及び層間絶縁膜７５Ｂをパターニングする。この時、同時に、第１ＭＴＪ素子７３の下部電極としての金属層７２の表面を露出させる。
【０９４８】
再び、アルミナ層７４Ａを形成した後、ＲＩＥにより、アルミナ層７４Ａをエッチングすると、このアルミナ層７４Ａは、上部電極としての金属層７４及び第１ＭＴＪ素子７３の上部及び側壁部を覆った形で残存する。
【０９４９】
この後、ＣＶＤ法を用いて、第１ＭＴＪ素子７３を完全に覆う層間絶縁膜７５を形成する。
【０９５０】
・ 配線溝の形成ステップ
次に、図１８８に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５に、配線溝７５Ａを形成する。この時、アルミナ層７４Ａは、エッチングストッパとして機能するため、配線溝７５Ａの底部が金属層７４及び第１ＭＴＪ素子７３に到達することはない。
【０９５１】
本例では、配線溝７５Ａは、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝７５Ａの側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０９５２】
配線溝７５Ａは、例えば、ＰＥＰにより、層間絶縁膜７５上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９５３】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜７５上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０９５４】
・ 第３配線層の形成ステップ
次に、図１８９に示すように、例えば、スパッタ法を用いて、層間絶縁膜７５上、配線溝７５Ａの内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）７６を形成する。続けて、例えば、スパッタ法により、バリアメタル層７６上に、配線溝７５Ａを完全に満たす金属層（Ｃｕなど）７７を形成する。
【０９５５】
この後、例えば、ＣＭＰ法を用いて、金属層７７を研磨し、金属層７７を、配線溝７５Ａ内のみに残す。配線溝７５Ａ内に残存した金属層７７は、書き込みビット線として機能する第３配線層となる。
【０９５６】
また、ＣＶＤ法により、層間絶縁膜７５上に絶縁層（窒化シリコンなど）７８を形成する。また、ＣＭＰ法により、この絶縁層７８を研磨し、この絶縁層７８を、第３配線層としての金属層７７上のみに残存させる。また、層間絶縁膜７５上に、第３配線層としての金属層７７を完全に覆う層間絶縁膜（酸化シリコンなど）７９を形成する。
【０９５７】
・ 第２ＭＴＪ素子の下部電極の形成ステップ
次に、図１９０及び図１９１に示すように、層間絶縁膜７５，７９及びアルミナ層７４Ａに、第１ＭＴＪ素子の上部電極７４に到達するコンタクトホールを形成する。
【０９５８】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜７９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５，７９及びアルミナ層７４Ａをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９５９】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８０を形成する。続けて、例えば、スパッタ法により、バリアメタル層８０上に、コンタクトホールを完全に満たす金属層（Ｗなど）８１を形成する。
【０９６０】
この後、例えば、ＣＭＰ法を用いて、金属層８１を研磨し、金属層８１を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８１は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜７９上に、第２ＭＴＪ素子の下部電極となる金属層８２を形成する。
【０９６１】
・ 第２ＭＴＪ素子及びその上部電極の形成ステップ
次に、図１９２及び図１９３に示すように、金属層８２上に、第２ＭＴＪ素子８４を形成する。第２ＭＴＪ素子８４は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４６に示すような構造を有している。
【０９６２】
また、本例では、第２ＭＴＪ素子８４の側面に、第２ＭＴＪ素子８４を保護する保護絶縁層（酸化シリコンなど）８３Ａを形成する。この保護絶縁層８３Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第２ＭＴＪ素子８４の側面に、容易に形成することができる。
【０９６３】
この後、第２ＭＴＪ素子８４の下部電極８２をパターニングする。第２ＭＴＪ素子８４の下部電極８２のパターニングは、ＰＥＰにより、下部電極８２上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極８２をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０９６４】
次に、図１９４に示すように、ＣＶＤ法により、第２ＭＴＪ素子８４上に、第２ＭＴＪ素子８４を保護するアルミナ層８３Ｂを形成する。この後、ＲＩＥにより、アルミナ層８３Ｂは、エッチングされ、その結果、第２ＭＴＪ素子８４の側壁部にアルミナ層８３Ｂが残存する。
【０９６５】
ＣＶＤ法を用いて、第２ＭＴＪ素子８４を完全に覆う層間絶縁膜（酸化シリコンなど）８４Ｂを形成する。また、例えば、ＣＭＰ法により、層間絶縁膜８４Ｂを研磨し、層間絶縁膜８４Ｂを、第２ＭＴＪ素子８４の間のみに残存させる。
【０９６６】
また、層間絶縁膜７５，７９，８４Ｂに、第１ＭＴＪ素子の下部電極７２に到達するコンタクトホールを形成する。
【０９６７】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜８４Ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜７５，７９，８４Ｂをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９６８】
なお、このエッチングステップにおいて、アルミナ層７４Ａ，８３Ｂのエッチングレートは、層間絶縁膜７５，７９，８４Ｂのエッチングレートよりも十分に小さくなるように設定されている。
【０９６９】
即ち、本例によれば、コンタクトホールの合せずれが生じても、アルミナ層７４Ａ，８３Ｂが第１及び第２ＭＴＪ素子７３，８４を保護しているため、第１及び第２ＭＴＪ素子７３，８４がエッチングされるという事態が生じることがない。
【０９７０】
次に、図１９５に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８５Ａを形成する。続けて、例えば、スパッタ法により、バリアメタル層８５Ａ上に、コンタクトホールを完全に満たす金属層（Ｗなど）８５Ｂを形成する。
【０９７１】
この後、例えば、ＣＭＰ法を用いて、金属層８５Ｂを研磨し、金属層８５Ｂを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８５Ｂは、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜８４Ｂ上に、第２ＭＴＪ素子８４の上部電極となる金属層８５を形成する。続けて、ＣＶＤ法により、金属層８５上に、第２ＭＴＪ素子８４を保護するアルミナ層８５Ｃを形成する。
【０９７２】
この後、図１９６に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層８５Ｃ及び金属層８５をパターニングする。再び、アルミナ層８５Ｃを形成した後、ＲＩＥにより、アルミナ層８５Ｃをエッチングすると、このアルミナ層８５Ｃは、上部電極としての金属層８５及び第２ＭＴＪ素子８４の上部及び側壁部を覆った形で残存する。
【０９７３】
この後、ＣＶＤ法を用いて、第２ＭＴＪ素子８５を完全に覆う層間絶縁膜８６を形成する。
【０９７４】
・ 配線溝の形成ステップ
次に、図１９７に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６に、配線溝８７を形成する。この時、アルミナ層８５Ｃは、エッチングストッパとして機能するため、配線溝８７の底部が金属層８５及び第２ＭＴＪ素子８４に到達することはない。
【０９７５】
本例では、配線溝８７は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝８７の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）８８が形成される。
【０９７６】
配線溝８７は、例えば、ＰＥＰにより、層間絶縁膜８６上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９７７】
サイドウォール絶縁層８８は、ＣＶＤ法により、層間絶縁膜８６上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０９７８】
・ 第４配線層の形成ステップ
次に、図１９８に示すように、例えば、スパッタ法を用いて、層間絶縁膜８６上、配線溝８７の内面上及びサイドウォール絶縁層８８上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）８９を形成する。続けて、例えば、スパッタ法により、バリアメタル層８９上に、配線溝８７を完全に満たす金属層（Ｃｕなど）９０を形成する。
【０９７９】
この後、例えば、ＣＭＰ法を用いて、金属層９０を研磨し、金属層９０を、配線溝８７内のみに残す。配線溝８７内に残存した金属層９０は、書き込みワード線として機能する第４配線層となる。
【０９８０】
また、ＣＶＤ法により、層間絶縁膜８６上に絶縁層（窒化シリコンなど）９２を形成する。また、ＣＭＰ法により、この絶縁層９２を研磨し、この絶縁層９２を、第４配線層としての金属層９０上のみに残存させる。また、層間絶縁膜８６上に、第４配線層としての金属層９０を完全に覆う層間絶縁膜（酸化シリコンなど）９３を形成する。
【０９８１】
・ 第３ＭＴＪ素子の下部電極の形成ステップ
次に、図１９９及び図２００に示すように、ＣＶＤ法により、層間絶縁膜９３上に、第３ＭＴＪ素子の下部電極となる金属層９６を形成する。
【０９８２】
ここで、製造方法３では、製造方法２と比べると、４段に積み重ねられたＴＭＲ素子を直並列に接続するために、第２ＭＴＪ素子の上部電極８５に到達するコンタクトホールを形成するステップを省略している。
【０９８３】
・ 第３ＭＴＪ素子及びその上部電極の形成ステップ
次に、図２０１及び図２０２に示すように、金属層９６上に、第３ＭＴＪ素子９７を形成する。第３ＭＴＪ素子９７は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４７に示すような構造を有している。
【０９８４】
また、本例では、第３ＭＴＪ素子９７の側面に、第３ＭＴＪ素子９７を保護する保護絶縁層（酸化シリコンなど）９７Ａを形成する。この保護絶縁層９７Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第３ＭＴＪ素子９７の側面に、容易に形成することができる。
【０９８５】
この後、第３ＭＴＪ素子９７の下部電極９６をパターニングする。第３ＭＴＪ素子９７の下部電極９６のパターニングは、ＰＥＰにより、下部電極９６上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極９６をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【０９８６】
次に、図２０３に示すように、ＣＶＤ法を用いて、第３ＭＴＪ素子９７を完全に覆う層間絶縁膜（酸化シリコンなど）９８を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜９８を研磨し、層間絶縁膜９８を、第３ＭＴＪ素子９７の間のみに残存させる。
【０９８７】
この後、層間絶縁膜８６，９３，９８に、第２ＭＴＪ素子８４の下部電極８２に到達するコンタクトホールを形成する。
【０９８８】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜９８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜８６，９３，９８をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９８９】
次に、図２０４に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）９９Ａを形成する。続けて、例えば、スパッタ法により、バリアメタル層９９Ａ上に、コンタクトホールを完全に満たす金属層（Ｗなど）９９Ｂを形成する。
【０９９０】
この後、例えば、ＣＭＰ法を用いて、金属層９９Ｂを研磨し、金属層９９Ｂを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層９９Ｂは、コンタクトプラグとなる。また、ＣＶＤ法により、層間絶縁膜９８上に、第３ＭＴＪ素子の上部電極となる金属層９９を形成する。
【０９９１】
また、ＣＶＤ法により、第３ＭＴＪ素子９７の上部電極９９上に、第３ＭＴＪ素子９７を保護するアルミナ層９９Ｃを形成する。
【０９９２】
次に、図２０５に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層９９Ｃ及び金属層９９をパターニングする。再び、アルミナ層９９Ｃを形成した後、ＲＩＥにより、アルミナ層９９Ｃをエッチングすると、このアルミナ層９９Ｃは、上部電極としての金属層９９及び第３ＭＴＪ素子９７の上部及び側壁部を覆った形で残存する。
【０９９３】
この後、ＣＶＤ法を用いて、第３ＭＴＪ素子９７を完全に覆う層間絶縁膜１００を形成する。
【０９９４】
・ 配線溝の形成ステップ
次に、図２０６及び図２０７に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００に、Ｙ方向に延びる配線溝を形成する。この時、アルミナ層９９Ｃは、エッチングストッパとして機能するため、配線溝の底部が金属層９９及び第３ＭＴＪ素子９７に到達することはない。
【０９９５】
本例では、配線溝は、書き込みビット線を形成するための溝となっており、Ｙ方向に延びている。配線溝の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）が形成される。
【０９９６】
配線溝は、例えば、ＰＥＰにより、層間絶縁膜１００上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【０９９７】
サイドウォール絶縁層は、ＣＶＤ法により、層間絶縁膜１００上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【０９９８】
・ 第５配線層の形成ステップ
次に、図２０６及び図２０７に示すように、例えば、スパッタ法を用いて、層間絶縁膜１００上、配線溝の内面上及びサイドウォール絶縁層上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１０１を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０１上に、配線溝を完全に満たす金属層（Ｃｕなど）１０２を形成する。
【０９９９】
この後、例えば、ＣＭＰ法を用いて、金属層１０２を研磨し、金属層１０２を、配線溝内のみに残す。配線溝内に残存した金属層１０２は、書き込みビット線として機能する第５配線層となる。
【１０００】
また、ＣＶＤ法により、層間絶縁膜１００上に絶縁層（窒化シリコンなど）１０３を形成する。また、ＣＭＰ法により、この絶縁層１０３を研磨し、この絶縁層１０３を、第５配線層としての金属層１０２上のみに残存させる。また、層間絶縁膜１００上に、第５配線層としての金属層１０２を完全に覆う層間絶縁膜（酸化シリコンなど）１０４を形成する。
【１００１】
・ 第４ＭＴＪ素子の下部電極の形成ステップ
次に、図２０８及び図２０９に示すように、層間絶縁膜１００，１０４及びアルミナ層９９Ｃに、第３ＭＴＪ素子９７の上部電極９９に到達するコンタクトホールを形成する。
【１００２】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０４上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４及びアルミナ層９９Ｃをエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【１００３】
また、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）８０Ｘを形成する。続けて、例えば、スパッタ法により、バリアメタル層８０Ｘ上に、コンタクトホールを完全に満たす金属層（Ｗなど）８１Ｘを形成する。
【１００４】
この後、例えば、ＣＭＰ法を用いて、金属層８１Ｘを研磨し、金属層８１Ｘを、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層８１Ｘは、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１０４上に、第４ＭＴＪ素子の下部電極となる金属層１０７を形成する。
【１００５】
・ 第４ＭＴＪ素子及びその上部電極の形成ステップ
次に、図２０８及び図２０９に示すように、金属層１０７上に、第４ＭＴＪ素子１０８を形成する。第４ＭＴＪ素子１０８は、トンネルバリア及びこれを挟み込む２つの強磁性層と反強磁性層とから構成され、例えば、図４８に示すような構造を有している。
【１００６】
また、本例では、第４ＭＴＪ素子１０８の側面に、第４ＭＴＪ素子１０８を保護する保護絶縁層（酸化シリコンなど）１０８Ａを形成する。この保護絶縁層１０８Ａは、ＣＶＤ法とＲＩＥ法を用いれば、第４ＭＴＪ素子１０８の側面に、容易に形成することができる。
【１００７】
この後、第４ＭＴＪ素子１０８の下部電極１０７をパターニングする。第４ＭＴＪ素子１０８の下部電極１０７のパターニングは、ＰＥＰにより、下部電極１０７上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極１０７をエッチングすることにより、容易に行える。この後、レジストパターンは、除去される。
【１００８】
次に、図２１０に示すように、ＣＶＤ法により、第４ＭＴＪ素子１０８上に、第４ＭＴＪ素子１０８を保護するアルミナ層１０８Ｂを形成する。この後、ＲＩＥにより、アルミナ層１０８Ｂは、エッチングされ、その結果、第４ＭＴＪ素子１０８の側壁部にアルミナ層１０８Ｂが残存する。
【１００９】
ＣＶＤ法を用いて、第４ＭＴＪ素子１０８を完全に覆う層間絶縁膜（酸化シリコンなど）１０９を形成する。また、例えば、ＣＭＰ法により、層間絶縁膜１０９を研磨し、層間絶縁膜１０９を、第４ＭＴＪ素子１０８の間のみに残存させる。
【１０１０】
また、層間絶縁膜１００，１０４，１０９に、第３ＭＴＪ素子９７の下部電極９６に到達するコンタクトホールを形成する。
【１０１１】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１０９上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１００，１０４，１０９をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【１０１２】
なお、このエッチングステップにおいて、アルミナ層９９Ｃ，１０８Ｂのエッチングレートは、層間絶縁膜１００，１０４，１０９のエッチングレートよりも十分に小さくなるように設定されている。
【１０１３】
即ち、本例によれば、コンタクトホールの合せずれが生じても、アルミナ層９９Ｃ，１０８Ｂが第３及び第４ＭＴＪ素子９７，１０８を保護しているため、第３及び第４ＭＴＪ素子９７，１０８がエッチングされるという事態が生じることがない。
【１０１４】
次に、図２１１に示すように、例えば、スパッタ法を用いて、コンタクトホールの内面上にバリアメタル層（ＴｉとＴｉＮの積層など）１０５を形成する。続けて、例えば、スパッタ法により、バリアメタル層１０５上に、コンタクトホールを完全に満たす金属層（Ｗなど）１０６を形成する。
【１０１５】
この後、例えば、ＣＭＰ法を用いて、金属層１０６を研磨し、金属層１０６を、コンタクトホール内のみに残す。コンタクトホール内に残存した金属層１０６は、コンタクトプラグとなる。また、スパッタ法により、層間絶縁膜１０９上に、第４ＭＴＪ素子１０８の上部電極となる金属層１０７を形成する。続けて、ＣＶＤ法により、金属層１０７上に、第４ＭＴＪ素子１０８を保護するアルミナ層１０７Ａを形成する。
【１０１６】
次に、図２１２に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、アルミナ層１０７Ａ及び金属層１０７をパターニングする。
【１０１７】
再び、アルミナ層１０７Ａを形成した後、ＲＩＥにより、アルミナ層１０７Ａをエッチングすると、このアルミナ層１０７Ａは、上部電極としての金属層１０７及び第４ＭＴＪ素子１０８の上部及び側壁部を覆った形で残存する。
【１０１８】
この後、ＣＶＤ法を用いて、第４ＭＴＪ素子１０８を完全に覆う層間絶縁膜１１１を形成する。
【１０１９】
・ 配線溝の形成ステップ
次に、図２１３及び図２１４に示すように、例えば、レジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１に、Ｘ方向に延びる配線溝１１２を形成する。この時、アルミナ層１０７Ａは、エッチングストッパとして機能するため、配線溝１１２の底部が金属層１０７及び第４ＭＴＪ素子１０８に到達することはない。
【１０２０】
本例では、配線溝１１２は、書き込みワード線を形成するための溝となっており、Ｘ方向に延びている。配線溝１１２の側面には、自己整合コンタクトプロセスのためのサイドウォール絶縁層（窒化シリコンなど）１１３が形成される。
【１０２１】
配線溝１１２は、例えば、ＰＥＰにより、層間絶縁膜１１１上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【１０２２】
サイドウォール絶縁層１１３は、ＣＶＤ法により、層間絶縁膜１１１上の全体に、絶縁膜（窒化シリコンなど）を形成した後、ＲＩＥにより、その絶縁膜をエッチングすることにより、容易に形成することができる。
【１０２３】
・ 第６配線層の形成ステップ
次に、図２１３及び図２１４に示すように、例えば、スパッタ法を用いて、層間絶縁膜１１１上、配線溝１１２の内面上及びサイドウォール絶縁層１１３上に、それぞれ、バリアメタル層（ＴａとＴａＮの積層など）１１４を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１４上に、配線溝１１２を完全に満たす金属層（Ｃｕなど）１１５を形成する。
【１０２４】
この後、例えば、ＣＭＰ法を用いて、金属層１１５を研磨し、金属層１１５を、配線溝１１２内のみに残す。配線溝１１２内に残存した金属層１１５は、書き込みワード線として機能する第６配線層となる。
【１０２５】
また、ＣＶＤ法により、層間絶縁膜１１１上に絶縁層（窒化シリコンなど）１１６を形成する。また、ＣＭＰ法により、この絶縁層１１６を研磨し、この絶縁層１１６を、第６配線層としての金属層１１５上のみに残存させる。
【１０２６】
・ 第７配線層の形成ステップ
次に、図２１５及び図２１６に示すように、層間絶縁膜１１１上に、第６配線層としての金属層１１５を完全に覆う層間絶縁膜（酸化シリコンなど）１１７を形成する。層間絶縁膜１１１，１１７に、第４ＭＴＪ素子の上部電極１０７に到達するコンタクトホールを形成する。
【１０２７】
このコンタクトホールは、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１１，１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【１０２８】
また、層間絶縁膜１１７に、読み出しビット線を形成するための配線溝を形成する。
【１０２９】
この配線溝は、例えば、ＰＥＰにより、層間絶縁膜１１７上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、層間絶縁膜１１７をエッチングすれば、容易に形成することができる。このエッチング後、レジストパターンは、除去される。
【１０３０】
この後、例えば、スパッタ法を用いて、層間絶縁膜１１７上、コンタクトホールの内面上及び配線溝の内面上に、それぞれ、バリアメタル層（ＴｉとＴｉＮの積層など）１１８を形成する。続けて、例えば、スパッタ法により、バリアメタル層１１８上に、コンタクトホール及び配線溝を完全に満たす金属層（Ｗなど）１１９を形成する。
【１０３１】
また、例えば、ＣＭＰ法により、金属層１１９及びバリアメタル層１１７を研磨し、これら金属層１１９及びバリアメタル層１１７を、コンタクトホール内及び配線溝内のみに残す。コンタクトホール内に残存した金属層１１９は、コンタクトプラグとなる。また、配線溝内に残存した金属層１１９は、読み出しビット線として機能する第７配線層となる。
【１０３２】
▲３▼ まとめ
この製造方法３によれば、複数のＴＭＲ素子が複数段に積み重ねられ、かつ、これら複数のＴＭＲ素子が読み出しビット線と接地端子の間に直並列接続されたセルアレイ構造（１スイッチ−ｎＭＴＪ構造）を実現することができる。
【１０３３】
なお、本例では、配線層を形成するに当たって、ダマシンプロセス及びデュアルダマシンプロセスを採用したが、これに代えて、例えば、配線層の加工をエッチングにより行うプロセスを採用してもよい。
【１０３４】
９． その他
上述の説明では、磁気ランダムアクセスメモリのメモリセルとして、ＴＭＲ素子を用いることを前提としたが、メモリセルがＧＭＲ（Giant Magneto Resistance）素子である場合にも、本発明、即ち、各種のセルアレイ構造、読み出し動作原理、読み出し回路の具体例などを適用することができる。
【１０３５】
また、ＴＭＲ素子やＧＭＲ素子の構造や、これらを構成する材料などについても、本発明の適用に当たって、特に、限定されることはない。
【１０３６】
磁気ランダムアクセスメモリの読み出し選択スイッチとしては、ＭＯＳトランジスタ、バイポーラトランジスタ及びダイオードの場合について説明したが、これ以外のスイッチ素子、例えば、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタを、読み出し選択スイッチとして用いることもできる。
【１０３７】
【発明の効果】
以上、説明したように、本発明によれば、第一に、メモリ容量の増大に適した新規なセルアレイ構造を有する磁気ランダムアクセスメモリ及びその製造方法を提供できる。また、第二に、その新規なセルアレイ構造に適した新規な読み出し動作原理を提供できる。さらに、第三に、その新規な読み出し動作原理を実現するための読み出し回路を実現できる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの構造例１に関わる回路図。
【図２】本発明の磁気ランダムアクセスメモリの構造例１に関わる断面図。
【図３】本発明の磁気ランダムアクセスメモリの構造例１に関わる断面図。
【図４】構造例１の第１変形例を示す回路図。
【図５】構造例１の第１変形例を示す断面図。
【図６】構造例１の第２変形例を示す回路図。
【図７】構造例１の第２変形例を示す断面図。
【図８】本発明の磁気ランダムアクセスメモリの構造例２に関わる回路図。
【図９】本発明の磁気ランダムアクセスメモリの構造例２に関わる断面図。
【図１０】本発明の磁気ランダムアクセスメモリの構造例２に関わる断面図。
【図１１】構造例２の第１変形例を示す断面図。
【図１２】構造例２の第１変形例を示す平面図。
【図１３】構造例２の第２変形例を示す回路図。
【図１４】構造例２の第２変形例を示す断面図。
【図１５】構造例２の第３変形例を示す回路図。
【図１６】構造例２の第３変形例を示す断面図。
【図１７】本発明の磁気ランダムアクセスメモリの構造例３に関わる回路図。
【図１８】本発明の磁気ランダムアクセスメモリの構造例３に関わる断面図。
【図１９】構造例３の第１変形例を示す回路図。
【図２０】構造例３の第１変形例を示す断面図。
【図２１】構造例３の第２変形例を示す回路図。
【図２２】構造例３の第２変形例を示す断面図。
【図２３】本発明の磁気ランダムアクセスメモリの構造例４に関わる回路図。
【図２４】本発明の磁気ランダムアクセスメモリの構造例４に関わる回路図。
【図２５】本発明の磁気ランダムアクセスメモリの構造例４に関わる回路図。
【図２６】本発明の磁気ランダムアクセスメモリの構造例４に関わる断面図。
【図２７】構造例４の変形例を示す断面図。
【図２８】本発明の磁気ランダムアクセスメモリの構造例５に関わる回路図。
【図２９】本発明の磁気ランダムアクセスメモリの構造例５に関わる回路図。
【図３０】本発明の磁気ランダムアクセスメモリの構造例５に関わる回路図。
【図３１】本発明の磁気ランダムアクセスメモリの構造例５に関わる断面図。
【図３２】構造例５の変形例を示す断面図。
【図３３】構造例１の読み出し動作時の等価回路を示す図。
【図３４】構造例１の読み出し動作時の等価回路を示す図。
【図３５】構造例１の読み出し動作時の等価回路を示す図。
【図３６】構造例２の読み出し動作時の等価回路を示す図。
【図３７】構造例２の読み出し動作時の等価回路を示す図。
【図３８】構造例２の読み出し動作時の等価回路を示す図。
【図３９】構造例３の読み出し動作時の等価回路を示す図。
【図４０】構造例３の読み出し動作時の等価回路を示す図。
【図４１】構造例３の読み出し動作時の等価回路を示す図。
【図４２】ＴＭＲ素子の構造例を示す図。
【図４３】ＴＭＲ素子の構造例を示す図。
【図４４】ＴＭＲ素子の構造例を示す図。
【図４５】第１ＴＭＲ素子の構造例を示す図。
【図４６】第２ＴＭＲ素子の構造例を示す図。
【図４７】第３ＴＭＲ素子の構造例を示す図。
【図４８】第４ＴＭＲ素子の構造例を示す図。
【図４９】第１ＴＭＲ素子の構造例を示す図。
【図５０】第２ＴＭＲ素子の構造例を示す図。
【図５１】第３ＴＭＲ素子の構造例を示す図。
【図５２】第４ＴＭＲ素子の構造例を示す図。
【図５３】本発明に関わる読み出し回路の回路例１を示す図。
【図５４】本発明に関わる読み出し回路の回路例２を示す図。
【図５５】本発明に関わる読み出し回路の回路例３を示す図。
【図５６】センスアンプの一例を示す図。
【図５７】センスアンプ内の差動アンプの一例を示す図。
【図５８】センスアンプ内の差動アンプの他の例を示す図。
【図５９】センスアンプの他の例を示す図。
【図６０】読み出し回路内のオペアンプの一例を示す図。
【図６１】読み出し回路内のオペアンプの他の例を示す図。
【図６２】付加電流生成部の一例を示す回路図。
【図６３】本発明に関わる読み出し回路の回路例４を示す図。
【図６４】第４ＴＭＲ素子のデータ値を判定するロジック回路を示す図。
【図６５】第３ＴＭＲ素子のデータ値を判定するロジック回路を示す図。
【図６６】第２ＴＭＲ素子のデータ値を判定するロジック回路を示す図。
【図６７】第１ＴＭＲ素子のデータ値を判定するロジック回路を示す図。
【図６８】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図６９】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図７０】読み出しワード線ドライバの回路例を示す図。
【図７１】カラムデコーダの回路例を示す図。
【図７２】書き込みワード線ドライバ／シンカーの回路例を示す図。
【図７３】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図７４】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図７５】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図７６】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図７７】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図７８】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図７９】書き込み線に対して対称に配置されるＴＭＲ素子を示す図。
【図８０】書き込みビット線ドライバ／シンカーの回路例を示す図。
【図８１】本発明の製造方法１が適用されるデバイス構造を示す図。
【図８２】本発明の製造方法１の１ステップを示す断面図。
【図８３】本発明の製造方法１の１ステップを示す断面図。
【図８４】本発明の製造方法１の１ステップを示す平面図。
【図８５】図８４のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断面図。
【図８６】本発明の製造方法１の１ステップを示す断面図。
【図８７】本発明の製造方法１の１ステップを示す断面図。
【図８８】本発明の製造方法１の１ステップを示す断面図。
【図８９】本発明の製造方法１の１ステップを示す断面図。
【図９０】本発明の製造方法１の１ステップを示す断面図。
【図９１】本発明の製造方法１の１ステップを示す断面図。
【図９２】本発明の製造方法１の１ステップを示す平面図。
【図９３】図９２のＸＣＩＩＩ−ＸＣＩＩＩ線に沿う断面図。
【図９４】本発明の製造方法１の１ステップを示す断面図。
【図９５】本発明の製造方法１の１ステップを示す平面図。
【図９６】図９５のＸＣＶＩ−ＸＣＶＩ線に沿う断面図。
【図９７】本発明の製造方法１の１ステップを示す断面図。
【図９８】本発明の製造方法１の１ステップを示す断面図。
【図９９】本発明の製造方法１の１ステップを示す断面図。
【図１００】本発明の製造方法１の１ステップを示す平面図。
【図１０１】図１００のＣＩ−ＣＩ線に沿う断面図。
【図１０２】本発明の製造方法１の１ステップを示す断面図。
【図１０３】本発明の製造方法１の１ステップを示す平面図。
【図１０４】図１０３のＣＩＶ−ＣＩＶ線に沿う断面図。
【図１０５】本発明の製造方法１の１ステップを示す断面図。
【図１０６】本発明の製造方法１の１ステップを示す断面図。
【図１０７】本発明の製造方法１の１ステップを示す断面図。
【図１０８】本発明の製造方法１の１ステップを示す平面図。
【図１０９】図１０８のＣＩＸ−ＣＩＸ線に沿う断面図。
【図１１０】本発明の製造方法１の１ステップを示す断面図。
【図１１１】本発明の製造方法１の１ステップを示す平面図。
【図１１２】図１１１のＣＸＩＩ−ＣＸＩＩ線に沿う断面図。
【図１１３】本発明の製造方法１の１ステップを示す断面図。
【図１１４】本発明の製造方法１の１ステップを示す断面図。
【図１１５】本発明の製造方法１の１ステップを示す断面図。
【図１１６】本発明の製造方法１の１ステップを示す平面図。
【図１１７】図１１６のＣＸＶＩＩ−ＣＸＶＩＩ線に沿う断面図。
【図１１８】本発明の製造方法１の１ステップを示す断面図。
【図１１９】本発明の製造方法１の１ステップを示す平面図。
【図１２０】図１１９のＣＸＸ−ＣＸＸ線に沿う断面図。
【図１２１】本発明の製造方法１の１ステップを示す断面図。
【図１２２】本発明の製造方法１の１ステップを示す断面図。
【図１２３】本発明の製造方法１の１ステップを示す平面図。
【図１２４】図１２３のＣＸＸＩＶ−ＣＸＸＩＶ線に沿う断面図。
【図１２５】本発明の製造方法１の１ステップを示す平面図。
【図１２６】図１２５のＣＸＸＶＩ−ＣＸＸＶＩ線に沿う断面図。
【図１２７】本発明の製造方法２が適用されるデバイス構造を示す図。
【図１２８】本発明の製造方法２の１ステップを示す断面図。
【図１２９】本発明の製造方法２の１ステップを示す断面図。
【図１３０】本発明の製造方法２の１ステップを示す平面図。
【図１３１】図１３０のＣＸＸＸＩ−ＣＸＸＸＩ線に沿う断面図。
【図１３２】本発明の製造方法２の１ステップを示す断面図。
【図１３３】本発明の製造方法２の１ステップを示す断面図。
【図１３４】本発明の製造方法２の１ステップを示す断面図。
【図１３５】本発明の製造方法２の１ステップを示す断面図。
【図１３６】本発明の製造方法２の１ステップを示す断面図。
【図１３７】本発明の製造方法２の１ステップを示す断面図。
【図１３８】本発明の製造方法２の１ステップを示す平面図。
【図１３９】図１３８のＣＸＸＸＩＸ−ＣＸＸＸＩＸ線に沿う断面図。
【図１４０】本発明の製造方法２の１ステップを示す平面図。
【図１４１】図１４０のＣＸＬＩ−ＣＸＬＩ線に沿う断面図。
【図１４２】本発明の製造方法２の１ステップを示す断面図。
【図１４３】本発明の製造方法２の１ステップを示す断面図。
【図１４４】本発明の製造方法２の１ステップを示す断面図。
【図１４５】本発明の製造方法２の１ステップを示す平面図。
【図１４６】図１４５のＣＸＬＶＩ−ＣＸＬＶＩ線に沿う断面図。
【図１４７】本発明の製造方法２の１ステップを示す平面図。
【図１４８】図１４７のＣＸＬＶＩＩＩ−ＣＸＬＶＩＩＩ線に沿う断面図。
【図１４９】本発明の製造方法２の１ステップを示す断面図。
【図１５０】本発明の製造方法２の１ステップを示す断面図。
【図１５１】本発明の製造方法２の１ステップを示す断面図。
【図１５２】本発明の製造方法２の１ステップを示す断面図。
【図１５３】本発明の製造方法２の１ステップを示す断面図。
【図１５４】本発明の製造方法２の１ステップを示す平面図。
【図１５５】図１５４のＣＬＶ−ＣＬＶ線に沿う断面図。
【図１５６】本発明の製造方法２の１ステップを示す平面図。
【図１５７】図１５６のＣＬＶＩＩ−ＣＬＶＩＩ線に沿う断面図。
【図１５８】本発明の製造方法２の１ステップを示す断面図。
【図１５９】本発明の製造方法２の１ステップを示す断面図。
【図１６０】本発明の製造方法２の１ステップを示す断面図。
【図１６１】本発明の製造方法２の１ステップを示す平面図。
【図１６２】図１６１のＣＬＸＩＩ−ＣＬＸＩＩ線に沿う断面図。
【図１６３】本発明の製造方法２の１ステップを示す平面図。
【図１６４】図１６３のＣＬＸＩＶ−ＣＬＸＩＶ線に沿う断面図。
【図１６５】本発明の製造方法２の１ステップを示す断面図。
【図１６６】本発明の製造方法２の１ステップを示す断面図。
【図１６７】本発明の製造方法２の１ステップを示す断面図。
【図１６８】本発明の製造方法２の１ステップを示す平面図。
【図１６９】図１６８のＣＬＸＩＸ−ＣＬＸＩＸ線に沿う断面図。
【図１７０】本発明の製造方法２の１ステップを示す平面図。
【図１７１】図１７０のＣＬＸＸＶＩ−ＣＬＸＸＶＩ線に沿う断面図。
【図１７２】本発明の製造方法３が適用されるデバイス構造を示す図。
【図１７３】本発明の製造方法３の１ステップを示す断面図。
【図１７４】本発明の製造方法３の１ステップを示す断面図。
【図１７５】本発明の製造方法３の１ステップを示す平面図。
【図１７６】図１７５のＣＬＸＸＶＩ−ＣＬＸＸＶＩ線に沿う断面図。
【図１７７】本発明の製造方法３の１ステップを示す断面図。
【図１７８】本発明の製造方法３の１ステップを示す断面図。
【図１７９】本発明の製造方法３の１ステップを示す断面図。
【図１８０】本発明の製造方法３の１ステップを示す断面図。
【図１８１】本発明の製造方法３の１ステップを示す断面図。
【図１８２】本発明の製造方法３の１ステップを示す断面図。
【図１８３】本発明の製造方法３の１ステップを示す平面図。
【図１８４】図１８３のＣＬＸＸＸＩＶ−ＣＬＸＸＸＩＶ線に沿う断面図。
【図１８５】本発明の製造方法３の１ステップを示す平面図。
【図１８６】図１８５のＣＬＸＸＸＶＩ−ＣＬＸＸＸＶＩ線に沿う断面図。
【図１８７】本発明の製造方法３の１ステップを示す断面図。
【図１８８】本発明の製造方法３の１ステップを示す断面図。
【図１８９】本発明の製造方法３の１ステップを示す断面図。
【図１９０】本発明の製造方法３の１ステップを示す平面図。
【図１９１】図１９０のＣＸＣＩ−ＣＸＣＩ線に沿う断面図。
【図１９２】本発明の製造方法３の１ステップを示す平面図。
【図１９３】図１９２のＣＸＣＩＩＩ−ＣＸＣＩＩＩ線に沿う断面図。
【図１９４】本発明の製造方法３の１ステップを示す断面図。
【図１９５】本発明の製造方法３の１ステップを示す断面図。
【図１９６】本発明の製造方法３の１ステップを示す断面図。
【図１９７】本発明の製造方法３の１ステップを示す断面図。
【図１９８】本発明の製造方法３の１ステップを示す断面図。
【図１９９】本発明の製造方法３の１ステップを示す平面図。
【図２００】図１９９のＣＣ−ＣＣ線に沿う断面図。
【図２０１】本発明の製造方法３の１ステップを示す平面図。
【図２０２】図２０１のＣＣＩＩ−ＣＣＩＩ線に沿う断面図。
【図２０３】本発明の製造方法３の１ステップを示す断面図。
【図２０４】本発明の製造方法３の１ステップを示す断面図。
【図２０５】本発明の製造方法３の１ステップを示す断面図。
【図２０６】本発明の製造方法３の１ステップを示す平面図。
【図２０７】図２０６のＣＣＶＩＩ−ＣＣＶＩＩ線に沿う断面図。
【図２０８】本発明の製造方法３の１ステップを示す平面図。
【図２０９】図２０８のＣＣＩＸ−ＣＣＩＸ線に沿う断面図。
【図２１０】本発明の製造方法３の１ステップを示す断面図。
【図２１１】本発明の製造方法３の１ステップを示す断面図。
【図２１２】本発明の製造方法３の１ステップを示す断面図。
【図２１３】本発明の製造方法３の１ステップを示す平面図。
【図２１４】図２１３のＣＣＸＩＶ−ＣＣＸＩＶ線に沿う断面図。
【図２１５】本発明の製造方法３の１ステップを示す平面図。
【図２１６】図２１５のＣＣＸＶＩ−ＣＣＸＶＩ線に沿う断面図。
【図２１７】構造例１の一部を変更した構造例を示す回路図。
【図２１８】構造例１の一部を変更した構造例を示す回路図。
【図２１９】構造例２の一部を変更した構造例を示す回路図。
【図２２０】構造例２の一部を変更した構造例を示す回路図。
【図２２１】構造例３の一部を変更した構造例を示す回路図。
【図２２２】構造例３の一部を変更した構造例を示す回路図。
【図２２３】構造例４の一部を変更した構造例を示す回路図。
【図２２４】構造例４の一部を変更した構造例を示す回路図。
【図２２５】構造例４の一部を変更した構造例を示す回路図。
【図２２６】構造例５の一部を変更した構造例を示す回路図。
【図２２７】構造例５の一部を変更した構造例を示す回路図。
【図２２８】構造例５の一部を変更した構造例を示す回路図。
【符号の説明】
１１ ：メモリセルアレイ、
１２ ：ＴＭＲ素子、
２３Ａ−０，・・・２３Ａ−ｎ ：書き込みワード線ドライバ、
２４−０，・・・２４−ｎ ：書き込みワード線シンカー、
２５−０，・・・２５−ｎ ：ロウデコーダ、
２８ ：共通データ線、
２９ ：書き込みビット線ドライバ／シンカー、
２９Ａ ：書き込みビット線ドライバ／シンカー、
２９Ｂ ：読み出し回路、
３０Ａ，３０Ｂ ：共通ドライバ線、
３１ ：書き込みビット線ドライバ／シンカー、
３２ ：カラムデコーダ、
４１，５１ ：半導体基板、
４１Ａ１，・・・４１Ａ４ ：下部電極、
４１Ｂ１，・・・４１Ｂ４ ：上部電極、
４２Ａ，・・・４２Ｆ ：コンタクトプラグ、
４３ ：中間層、
４４Ａ，４４Ｂ，４７，４９，５０，５１Ｘ，５２Ｘ：コンタクト部、
４４−０，・・・４４−１４ ：基準電流生成回路、
５２ ：素子分離絶縁層、
５３ ：ゲート絶縁膜、
５４ ：ゲート電極、
５５ ：キャップ絶縁膜、
５６Ａ ：ソース領域、
５６Ｂ ：ドレイン領域、
５７，６５，８８ ：サイドウォール絶縁層、
５８，６３，６９，７５，７５Ｂ，７９，８４Ｂ，８６，９３，９８，１００，１０４，１０９，１１１，１１７ ：層間絶縁膜、
５９ ：コンタクトホール、
６０，６４，７５Ａ，８７，１１２ ：配線溝、
６１，６６，７０，７６，８０，８５Ａ，８９，９９Ａ，１０１，１１４，１１８ ：バリアメタル層、
６２，６７，７１，７２，７４，７７，８１，８２，８５Ｂ，９０，９９Ｂ，１０２，１１５，１１９ ：金属層、
６８，７８，１０３ ：絶縁層、
７３，８４，９７，１０８ ：ＭＴＪ素子、
７４Ａ，８３Ｂ，８５Ｃ ：アルミナ層、
８３Ａ ：保護絶縁層、
ＭＴＪ１，・・・ＭＴＪ４ ：ＴＭＲ素子（ＭＴＪ素子）、
ＢＬ００，・・・ＢＬｊｎ ：ブロック、
ＷＷＬ０，・・・ＷＷＬ３ｎ＋２ ：書き込みワード線、
ＲＷＬ０，・・・ＲＷＬｎ ：読み出しワード線、
ＢＬ００，・・・ＢＬｊ０，ＢＬ０１，・・・ＢＬｊ１ ：書き込みビット線、
ＢＬ０，・・・ＢＬｊ ：読み出しビット線、
Ｐｘ１，Ｐｘ２，Ｐｘ３，ＱＰｘ，ＱＰ０，・・・ＱＰ２１ ：ＰチャネルＭＯＳトランジスタ、
ＱＮ００，・・・ＱＮ１４０，ＱＮ０１，・・・ＱＮ１４１，ＱＮ０，・・・ＱＮ２１ ：ＮチャネルＭＯＳトランジスタ、
ＮＲ１，・・・ＮＲ１７ ：ＮＯＲ回路、
ＡＤ１，・・・ＡＤ６ ：ＡＮＤ回路、
ＮＤ１，・・・ＮＤ３ ：ＮＡＮＤ回路、
Ｅｘ−ＯＲ１ ：エクスクルーシブＯＲ回路、
ＩＶ１，・・・ＩＶ２０ ：インバータ回路、
ＤＩ０，・・・ＤＩ１４ ：差動アンプ、
Ｍｘ ：カレントミラー回路、
Ｉｘ ：電流源、
ＳＷ，ＳＷＡ，ＳＷＢ ：カラム選択スイッチ。

Claims (4)

1. 半導体基板上に積み重ねられ、かつ、直列接続される磁気抵抗効果を利用する複数のメモリセルと、
   前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、
   前記読み出しビット線に接続される読み出し回路と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを具備し、
   前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続され、
   前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有されることを特徴とする磁気ランダムアクセスメモリ。
2. 半導体基板上に積み重ねられ、かつ、直列接続と並列接続の組み合わせにより構成される磁気抵抗効果を利用する複数のメモリセルと、
   前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、
   前記読み出しビット線に接続される読み出し回路と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを具備し、
   前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続と並列接続の組み合わせにより接続され、
   前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有されることを特徴とする磁気ランダムアクセスメモリ。
3. 半導体基板上に積み重ねられ、かつ、直列接続される磁気抵抗効果を利用する複数のメモリセルと、
   前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、
   前記読み出しビット線に接続される読み出し回路と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを具備し、
   前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続され、
   前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有されることを特徴とする磁気ランダムアクセスメモリの製造方法において、
   前記半導体基板の表面領域に読み出し選択スイッチを形成するステップと、
   前記読み出し選択スイッチ上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第１の書き込みワード線を形成するステップと、
   前記第１の書き込みワード線の直上に第１のメモリセルを形成するステップと、
   前記第１のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第１の書き込みビット線を形成するステップと、
   前記第１の書き込みビット線の直上に、前記第１の書き込みビット線に対して前記第１のメモリセルと対称となる第２のメモリセルを形成するステップと、
   前記第２のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第２の書き込みワード線を形成するステップと、
   前記第２の書き込みワード線の直上に、前記第２の書き込みワード線に対して前記第２のメモリセルと対称となる第３のメモリセルを形成するステップと、
   前記第３のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第２の書き込みビット線を形成するステップと、
   前記第２の書き込みビット線の直上に、前記第２の書き込みビット線に対して前記第３のメモリセルと対称となる第４のメモリセルを形成するステップと、
   前記第４のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第３の書き込みワード線を形成するステップと、
   前記第３の書き込みワード線上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる前記読み出しビット線を形成するステップと
   を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
4. 半導体基板上に積み重ねられ、かつ、直列接続と並列接続の組み合わせにより構成される磁気抵抗効果を利用する複数のメモリセルと、
   前記複数のメモリセルの全てのさらに上に配置され、前記複数のメモリセルの一端に接続される読み出しビット線と、
   前記読み出しビット線に接続される読み出し回路と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、Ｘ方向に延び、前記Ｘ方向と垂直なＺ方向に積み重ねられる複数の書き込みワード線と、
   前記複数のメモリセルのうちの１つにデータを書き込むために使用され、前記Ｘ方向に交差し、前記Ｘ方向及び前記Ｚ方向に垂直なＹ方向に延びる書き込みビット線とを具備し、
   前記複数のメモリセルの各々は、上部電極と下部電極に挟まれ、前記複数のメモリセルは、前記上部電極又は前記下部電極にコンタクトするコンタクトプラグにより、互いに直列接続と並列接続の組み合わせにより接続され、
   前記書き込みワード線は、前記メモリセルの上部又は下部に配置され、且つ、前記書き込みビット線は、前記書き込みワード線の配置される側と反対側の、前記メモリセルの下部又は上部に配置され、前記メモリセルの間に配置される前記書き込みワード線及び前記書き込みビット線は、その上部及び下部に配置される前記メモリセルによって共有されることを特徴とする磁気ランダムアクセスメモリの製造方法において、
   前記半導体基板の表面領域に読み出し選択スイッチを形成するステップと、
   前記読み出し選択スイッチ上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第１ の書き込みワード線を形成するステップと、
   前記第１の書き込みワード線の直上に第１のメモリセルを形成するステップと、
   前記第１のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第１の書き込みビット線を形成するステップと、
   前記第１の書き込みビット線の直上に、前記第１の書き込みビット線に対して前記第１のメモリセルと対称となる第２のメモリセルを形成するステップと、
   前記第２のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第２の書き込みワード線を形成するステップと、
   前記第２の書き込みワード線の直上に、前記第２の書き込みワード線に対して前記第２のメモリセルと対称となる第３のメモリセルを形成するステップと、
   前記第３のメモリセルの直上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる第２の書き込みビット線を形成するステップと、
   前記第２の書き込みビット線の直上に、前記第２の書き込みビット線に対して前記第３のメモリセルと対称となる第４のメモリセルを形成するステップと、
   前記第４のメモリセルの直上に、前記Ｘ方向に延び、前記Ｚ方向に積み重ねられる第３の書き込みワード線を形成するステップと、
   前記第３の書き込みワード線上に、前記Ｘ方向に交差し、前記Ｙ方向に延びる前記読み出しビット線を形成するステップと
   を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。

Images