KR100509774B1 - 자기 랜덤 액세스 메모리, 그 판독 방법 및 그 제조 방법 - Google Patents

자기 랜덤 액세스 메모리, 그 판독 방법 및 그 제조 방법 Download PDF

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Abstract

판독 블록은 세로 방향으로 적층된 복수의 TMR 소자로 구성된다. 판독 블록 내의 TMR 소자의 일단은 판독 선택 스위치를 경유하여 소스선에 접속된다. 소스선은 Y 방향으로 연장되고, 컬럼 선택 스위치를 경유하여 접지점에 접속된다. TMR 소자의 타단은 각각 독립적으로 판독/기입 비트선에 접속된다. 판독/기입 비트선은 Y 방향으로 연장되고, 컬럼 선택 스위치를 경유하여 판독 회로에 접속된다.

Description

자기 랜덤 액세스 메모리, 그 판독 방법 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY, READ METHOD THEREOF, AND MANUFACTURING METHOD THEREOF}
본 발명은 자기 저항(Magneto Resistive) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리(MRAM : Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 의해 데이터를 기억하는 메모리가 수많이 제안되어 있으며, 그 중 하나로, 터널 자기 저항(Tunneling Magneto Resistive : 이후, TMR이라고 기재함) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리가 있다.
자기 랜덤 액세스 메모리의 제안으로서는, 예를 들면 Roy Scheuerlein et. al에 의한, ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」이 알려져 있다.
자기 랜덤 액세스 메모리는 TMR 소자에 의해 "1", "0" 데이터를 기억한다. TMR 소자의 기본 구조는 2개의 자성층(강자성층)에 의해 절연층(터널 배리어)이 사이에 끼워진 구조이다.
TMR 소자에 기억되는 데이터는, 2개의 자성층의 자화 상태가 평행인지, 또는 반평행인지에 따라 판단된다. 여기서, "평행"은 2개의 자성층의 자화 방향이 동일한 것을 의미하고, "반평행"은 2개의 자성층의 자화 방향이 역 방향인 것을 의미한다.
통상, 2개의 자성층 중의 1개(고정층)에는 반강자성층이 부설된다. 반강자성층은 고정층의 자화 방향을 고정하기 위한 부재이다. 따라서, 실제로는 2개의 자성층 중의 다른 1개(자유층)의 자화 방향에 따라, TMR 소자에 기억되는 데이터("1" 또는 "0")가 결정된다.
TMR 소자의 자화 상태가 평행하게 된 경우, 그 TMR 소자를 구성하는 2개의 자성층 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 낮아진다. 예를 들면, 이 상태를 "1" 상태로 한다. 또한, TMR 소자의 자화 상태가 반평행하게 된 경우, 그 TMR 소자를 구성하는 2개의 자성층 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 높아진다. 예를 들면, 이 상태를 "0" 상태로 한다.
자기 랜덤 액세스 메모리의 셀 어레이 구조에 대해서는, 현재 메모리 용량의 대용량화, 기입/판독 동작의 안정화 등의 관점에서, 여러가지 구조가 검토되고 있다.
예를 들면, 현재에는 1개의 메모리 셀을 1개의 MOS 트랜지스터와 1개의 TMR 소자(또는 MTJ(Magnetic Tunnel Junction) 소자)로 구성하는 셀 어레이 구조가 알려져 있다. 또한, 판독 동작의 안정화를 실현하기 위해서, 이러한 셀 어레이 구조를 가짐과 함께, 1비트 데이터를 2개의 메모리 셀 어레이를 이용하여 기억하는 자기 랜덤 액세스 메모리도 알려져 있다.
그러나, 이들 자기 랜덤 액세스 메모리에서는 메모리 용량의 증대를 도모하는 것이 어렵다. 왜냐하면, 이들 셀 어레이 구조에서는 1개의 TMR 소자에 1개의 MOS 트랜지스터가 대응하고 있기 때문이다.
본 발명의 일 양태에 따르면, 자기 랜덤 액세스 메모리는, 복수 단으로 적층되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 일단에 공통으로 접속되는 판독 선택 스위치와, 상기 복수의 메모리 셀에 대응하여 배치되고, 제1 방향으로 연장되는 복수의 비트선을 구비하고, 상기 복수의 메모리 셀 각각의 타단은 상기 복수의 비트선 중의 1개에 독립적으로 접속된다.
또한, 본 발명의 일 양태에 따르면, 본 발명의 자기 랜덤 액세스 메모리의 판독 방법에 있어서, 상기 자기 랜덤 엑세스 메모리는, 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀로 이루어지는 판독 블록과, 상기 복수의 메모리 셀에 대응하여 배치되는 복수의 감지 증폭기를 갖고; 상기 복수의 메모리 셀에 동시에 독립적으로 판독 전류를 흘리고, 상기 판독 전류에 기초하여 상기 복수의 메모리 셀의 데이터를 상기 복수의 감지 증폭기에 의해 검출하고, 상기 복수의 감지 증폭기의 데이터를 동시에 출력한다.
또한, 본 발명의 일 양태에 따르면, 본 발명의 자기 랜덤 액세스 메모리의 제조 방법은, 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하고, 상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제1 기입 워드선을 형성하고, 상기 제1 기입 워드선의 바로 윗쪽에 제1 MTJ 소자를 형성하고, 상기 제1 MTJ 소자의 바로 윗쪽에 상기 제1 MTJ 소자에 접촉하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 판독/기입 비트선을 형성하고, 상기 제1 기입 워드선의 바로 윗쪽에 상기 제1 방향으로 연장되는 제2 기입 워드선을 형성하고, 상기 제2 기입 워드선의 바로 윗쪽에 제2 MTJ 소자를 형성하고, 상기 제2 MTJ 소자의 바로 윗쪽에, 상기 제2 MTJ 소자에 접촉하고 상기 제2 방향으로 연장되는 제2 판독/기입 비트선을 형성한다.
〈실시예〉
이하, 첨부 도면을 참조하여, 본 발명의 일 양태에 따른 자기 랜덤 액세스 메모리에 대하여 상세히 설명한다.
1. 셀 어레이 구조
우선, 본 발명의 일 양태에 따른 자기 랜덤 액세스 메모리의 셀 어레이 구조에 대하여 상세히 설명한다.
(1) 구조예 1
구조예 1은 1개의 판독 블록이 4개의 TMR 소자로 구성되는 경우의 예를 설명하고 있다. 본 예에서는, 판독 블록 내의 TMR 소자의 수가 4개인 경우에 대하여 설명하지만, 판독 블록 내의 TMR 소자의 수는 4개에 한정되지 않고 자유롭게 설정할 수 있다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 1은 본 발명의 구조예 1로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다. 도 2는 도 1의 컬럼 선택 스위치의 일례를 도시하고 있다.
메모리 셀 어레이(11)는, X 방향, Y 방향 및 Z 방향에 어레이 형상으로 배치되는 복수의 TMR 소자(12)를 갖는다. 여기서, Z 방향은, X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말하는 것으로 한다.
본 예에서 메모리 셀 어레이(11)는, X 방향으로 배치되는 j개의 TMR 소자(12)와, Y 방향으로 배치되는 n개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)(12)로 이루어지는 셀 어레이 구조를 갖는다.
Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는 4개이지만, 그 수는 복수 개이면 몇 개라도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik(i=1, 2, … j, k=1, 2, … n)를 구성하고 있다. 판독 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 서로 적층되어 있다.
본 예에서는 X 방향으로 배치되는 j개의 판독 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n개의 판독 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j개의 컬럼을 갖는다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 공통 접속되어, 예를 들면 MOS 트랜지스터로 구성되는 판독 선택 스위치(블록 선택 스위치 또는 로우 선택 스위치) RSW를 경유하여 소스선 SLi(i=1, 2, … j)에 접속된다. 소스선 SLi는 Y 방향으로 연장되어, 예를 들면 1컬럼 내에 1개만 설치된다.
소스선 SLi는, 예를 들면 MOS 트랜지스터로 구성되는 컬럼 선택 스위치(29C)를 경유하여 접지점 VSS에 접속된다.
판독 동작 시, 선택된 로우에서는 판독 블록 BKik 내의 판독 선택 스위치 RSW가 온 상태로 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(29C)가 온 상태로 되기 때문에, 소스선 SLi의 전위는 접지 전위 VSS가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록 BKik 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또, 판독 시, 비선택 컬럼에서는 컬럼 선택 스위치(29C)가 오프 상태이므로, 비선택 컬럼의 판독 블록 BKik 내의 TMR 소자(12)의 타단은 서로 단락된 상태로 된다.
이 경우, 비선택 컬럼 내의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 전위가 다르면, 판독 동작에 영향을 주는 경우도 있으므로, 비선택 컬럼 내의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 전위에 대해서는, 각각 동일 전위(예를 들면, 접지 전위)로 해 둔다.
판독 동작 시, 비선택 로우에서는 블록 선택 스위치 RSW가 오프 상태이므로, 비선택 로우의 판독 블록 BKik 내의 TMR 소자(12)의 타단에 대해서도, 서로 단락된 상태로 된다.
여기서, 선택된 컬럼 및 비선택 로우에 속하는 판독 블록 BKik 내의 TMR 소자(12)의 단락은 선택된 로우 및 컬럼에 속하는 선택된 판독 블록 BKik 내의 TMR 소자(12)의 판독 동작에 영향을 주는 것도 고려된다.
따라서, 예를 들면 도 3에 도시한 바와 같이 각각의 판독 블록 BKik 내에, 새롭게, MOS 트랜지스터로 구성되는 블록 선택 스위치 BSW를 설치하고, 선택된 로우 및 컬럼에 속하는 선택된 판독 블록 BKik 내의 TMR 소자(12)에만 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4를 전기적으로 접속하고, 또한 이들 TMR 소자에만 판독 전류를 흘리도록 해도 된다.
판독 블록 BKik 내의 4개의 TMR 소자(12)의 타단은, 각각 독립적으로 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4에 접속된다. 즉, 하나의 판독 블록 BKik 내의 4개의 TMR 소자(12)에 대응하여, 1개의 컬럼 내에는 4개의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4가 배치된다.
판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4는 Y 방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터)(29C)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(예를 들면, 감지 증폭기, 셀렉터 및 출력 버퍼를 포함)(29B)에 접속된다.
컬럼 선택 스위치(29C)에는 컬럼 선택선 신호 CSLi(i=0, 1, …, j)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLi를 출력한다.
본 예에서는 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4는 기입 비트선으로서도 기능한다.
즉, 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 일단은, 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작 시에는 회로 블록(29A, 31)이 동작 상태로 된다. 그리고, 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4에는, 기입 데이터에 따라 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로 기입 전류가 흐른다.
판독 블록 BKik를 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고, Z 방향으로 적층되는 복수개(본 예에서는 4개)의 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4가 배치된다. 단, n은 로우의 번호로서, n=1, 2, …이다.
본 예에서는 X 방향으로 연장되는 기입 워드선에 관해서는 1로우 내의 1개의 단에 1개의 기입 워드선을 배치하고 있다. 즉, 선택된 판독 블록 BKik 내의 1개의 TMR 소자에 대해서는 1개의 기입 워드선을 대응시키고 있다. 이 경우, X 방향으로 연장되는 1로우 내의 기입 워드선의 수는 TMR 소자(12)를 적층하는 단 수와 동일하게 된다.
또, 도 95 및 도 96에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적인 구조에 대해서는, 디바이스 구조 항목에서 상세하게 설명한다.
기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn(n=1, 2, …)에 접속된다. 판독 워드선 RWLn은 1개의 로우 내에 1개만 배치되고, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
그런데, 1개의 판독 블록 BKjk를 도 3에 도시한 바와 같은 회로 구조로 한 경우, 판독 워드선 RWLn은 블록 선택 스위치(MOS 트랜지스터) BSW의 게이트에도 접속된다.
즉, 도 3에 도시한 바와 같은 회로 구조를 채용한 경우, 선택된 로우, 즉 판독 워드선 RWLn의 전위가 "H" 레벨로 된 로우에 존재하는 블록 BKjk 내의 판독 선택 스위치 RSW 및 블록 선택 스위치 BSW만이 온 상태로 된다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 로우 내의 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 로우 내의 판독 워드선 RWLn에 판독 전압(="H")을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는, 1개의 컬럼은 복수의 판독 블록으로 구성되고, 각 판독 블록 내의 복수의 TMR 소자는 각각 다른 판독 비트선에 접속되어 있다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자의 데이터를 한 번에 판독할 수 있다.
판독 블록 내의 복수의 TMR 소자는 반도체 기판 위에 복수 단으로 적층되고, 또한 판독 비트선은 기입 비트선으로서도 기능한다. 즉, 기입 비트선으로서만 기능하는 배선을 셀 어레이 내에 설치할 필요가 없기 때문에, 셀 어레이 구조를 간략화할 수 있다.
또한, 판독 블록 내에는 판독 선택 스위치 RSW와 블록 선택 스위치(도 3의 경우)가 설치되고, 또한 소스선과 접지점 사이에는 컬럼 선택 스위치가 접속되어 있다. 따라서, 판독 동작 시에, 비선택 판독 블록 내의 TMR 소자가 판독 동작에 영향을 주지 않아, 판독 동작을 안정화시킬 수 있다.
② 디바이스 구조
다음으로, 디바이스 구조에 대하여 설명한다.
도 4 및 도 5는 본 발명의 구조예 1로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시하고 있다.
도 4는 자기 랜덤 액세스 메모리의 1블록분의 Y 방향의 단면을 도시하고, 도 5는 자기 랜덤 액세스 메모리의 1블록분의 X 방향의 단면을 도시하고 있다. 도 4 및 도 5에 도시한 요소에는, 도 1 내지 도 3의 회로의 요소와 대응되도록, 도 1 내지 도 3과 동일한 부호를 붙인다.
반도체 기판(41)의 표면 영역에는, 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 컨택트 플러그(42F)를 통해 소스선 SLi에 접속된다. 소스선 SLi는, 예를 들면 Y 방향(컬럼 방향)에 일직선으로 연장되고, 메모리 셀 어레이 영역의 주변부에 설치된 컬럼 선택 스위치를 경유하여 접지점에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 복수 단으로 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단(본 예에서는 하단)은 하부 전극(44A, 44B, 44C, 44D)에 접속된다. 컨택트 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극(44A, 44B, 44C, 44D)을 상호 전기적으로 접속함과 함께, 하부 전극(44A, 44B, 44C, 44D)을 판독 선택 스위치 RSW의 드레인에 전기적으로 접속한다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단(본 예에서는 상단)은 판독/기입 비트선 BL1, BL2, BL3, BL4에 전기적으로 접속된다. 판독/기입 비트선 BL1, BL2, BL3, BL4는 Y 방향(컬럼 방향)으로 연장되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 독립적으로 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 판독/기입 비트선 BL1, BL2, BL3, BL4가 설치된다.
기입 워드선 WWL1, WWL2, WWL3, WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래이고, 또한 그 근방에 배치된다. 기입 워드선 WWL1, WWL2, WWL3, WWL4는 X 방향(로우 방향)으로 연장되어 있다.
본 예에서는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 설치되어 있다.
또, 본 예에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 그 상부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치되고, 그 하부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
그러나, TMR 소자에 대한 판독/기입 비트선 BL1, BL2, BL3, BL4와 기입 워드선 WWL1, WWL2, WWL3, WWL4의 위치 관계는 이에 한정되는 것이 아니다.
예를 들면, 도 97 및 도 98에 도시한 바와 같이, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 그 하부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4를 배치하고, 그 상부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4를 배치하도록 해도 된다.
또한, 도 99 및 도 100에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
이러한 디바이스 구조에 따르면, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 다른 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속되다. 따라서, 1회의 판독 단계에 의해 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 반도체 기판(41) 위에 복수 단으로 적층되고, 또한 Y 방향으로 연장되는 배선은 판독/기입 비트선 BL1, BL2, BL3, BL4뿐이다. 그 때문에, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 적층 단 수를 많이 해도, 셀 어레이 구조가 복잡하게 되지는 않는다.
도 6은 도 4 및 도 5의 디바이스 구조에 있어서, TMR 소자, 기입 워드선 및 판독/기입 비트선의 위치 관계를 도시하고 있다.
도 4 및 도 5의 디바이스 구조에서는 복수 단으로 적층된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각 단에서, 하부 전극(44A, 44B, 44C, 44D), 기입 워드선 WWL1, WWL2, WWL3, WWL4 및 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치된다.
이들 레이아웃은, 예를 들면 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각 단에서, 동일하게 설정된다.
하부 전극(44A, 44B, 44C, 44D)은, 예를 들면 사각 패턴을 갖고, 그 일부분에 컨택트 플러그(42A∼42E)에 대한 컨택트 영역이 형성되어 있다. 또한, 하부 전극(44A, 44B, 44C, 44D)의 다른 부분에는, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 배치된다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 기입 워드선 WWL1, WWL2, WWL3, WWL4와 판독/기입 비트선 BL1, BL2, BL3, BL4의 교점에 배치된다.
③ TMR 소자의 구조예
도 7 내지 도 9는 TMR 소자의 구조예를 도시하고 있다.
도 7의 예에 도시한 TMR 소자는 가장 기본적인 구조로, 2개의 강자성층과 이들에 끼워지는 터널 배리어층을 갖는다.
2개의 강자성층 중, 자화 방향이 고정되는 고정층(핀층)에는 자화 방향을 고정하기 위한 반강자성층이 부가된다. 2개의 강자성층 중, 자화 방향을 자유롭게 바꿀 수 있는 자유층(기억층)은 기입 워드선과 기입 비트선에 의해 만들어지는 합성 자계에 의해, 자화 방향이 결정된다.
도 8의 예에 도시하는 TMR 소자는 도 7의 예의 TMR 소자에 비하여, 바이어스 전압을 증대시키는 것을 목적으로, TMR 소자 내에 2개의 터널 배리어층을 형성한 것이다.
도 8의 TMR 소자는 도 7의 TMR 소자를 2개 직렬 접속한 구조(더블 정션 구조)를 갖는다고 할 수도 있다.
본 예에서는 TMR 소자는 3개의 강자성층을 갖고, 이들 사이에는 터널 배리어층이 배치된다. 양단의 2개의 강자성층(핀층)에는 각각 반강자성층이 부가되어 있다. 3개의 강자성층 중, 자화 방향을 자유롭게 바꿀 수 있는 자유층(기억층)은 한가운데의 강자성층으로 되어 있다.
도 9의 예에 도시하는 TMR 소자는 도 7의 예의 TMR 소자에 비하여, 기억층으로서의 강자성층 내에서의 자력선이 닫히기 쉽게 한 것이다.
본 예의 TMR 소자는 도 7의 TMR 소자의 기억층을, 2개의 강자성층과 이들 사이에 끼워지는 비자성 금속층(예를 들면, 알루미늄)으로 구성되는 기억층으로 바꾼 것이라고 할 수 있다.
TMR 소자의 기억층이, 2개의 강자성층과, 이들 사이에 끼워지는 비자성 금속층으로 이루어지는 3층 구조를 가짐으로써, 기억층을 구성하는 2개의 강자성층 내에서 자력선이 닫히기 쉬워진다. 즉, 기억층을 구성하는 2개의 강자성층 내에 반자계 성분이 발생하는 것을 방지할 수 있기 때문에, MR비의 향상 등을 실현할 수 있다.
이상, TMR 소자의 구조예에 대하여 설명했지만, 본 발명(회로 구조, 디바이스 구조, 판독 동작 원리, 판독 회로 및 제조 방법)에 관해서는, TMR 소자의 구조는 특별히 한정되는 것이 아니다. 상술한 3개의 구조예는, 단순히 TMR 소자의 구조의 대표예로서, 설명한 것에 불과하다.
(2) 구조예 2
구조예 2는 구조예 1의 변형예이다. 구조예 2의 특징은 구조예 1과 비교하면, 판독 선택 스위치의 방향에 있다. 즉, 구조예 2는 구조예 1의 판독 선택 스위치를 90° 회전시킨 구조를 갖고 있다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 10은 본 발명의 구조예 2로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다. 또, 도 10의 회로도는 도 2의 회로도에 대응하고 있다. 구조예 2에 있어서의 메모리 셀 어레이 및 그 주변부의 개요는 도 1과 동일하게 된다.
블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단은, 예를 들면 MOS 트랜지스터로 구성되는 판독 선택 스위치(블록 선택 스위치 또는 로우 선택 스위치) RSW를 경유하여 소스선 SL1에 접속된다.
판독 선택 스위치 RSW는 그 소스와 드레인을 연결하는 선이 X 방향으로 평행하게 되어 있다. 즉, 판독 선택 스위치 RSW의 채널 길이는 판독 선택 스위치 RSW의 채널의 X 방향의 길이로 되어 있으며, 그 채널 폭은 판독 선택 스위치 RSW의 채널의 Y 방향의 폭으로 되어 있다.
판독 선택 스위치 RSW의 게이트는 Y 방향으로 연장되고, 소정 위치에서 X 방향으로 연장되는 판독 워드선 RWL1에 결합된다.
소스선 SL1은 Y 방향으로 연장되어, 예를 들면 1컬럼 내에 1개만 배치된다. 소스선 SL1은, 예를 들면 MOS 트랜지스터로 구성되는 컬럼 선택 스위치(29C)를 경유하여 접지점에 접속된다.
판독 동작 시, 판독 블록 BK11이 선택된 것으로 하면, 판독 블록(11) 내의 판독 선택 스위치 RSW가 온 상태로 된다. 또한, 컬럼 선택 스위치(29C)가 온 상태로 되므로, 소스선 SL1의 전위는 접지 전위가 된다. 즉, 판독 블록 BK11 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 판독 전류가 흐른다.
판독 블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단은 각각 독립적으로 판독 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 판독 블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대응하여, 4개의 판독 비트선 BL1, BL2, BL3, BL4가 배치된다.
판독 비트선 BL1, BL2, BL3, BL4는 Y 방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터)(29C)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(예를 들면, 감지 증폭기, 셀렉터 및 출력 버퍼를 포함)(29B)에 접속된다.
컬럼 선택 스위치(29C)에는 컬럼 선택선 신호 CSL1이 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSL1을 출력한다.
본 예에서는 판독 비트선 BL1, BL2, BL3, BL4는 기입 비트선으로서도 기능한다.
즉, 판독/기입 비트선 BL1, BL2, BL3, BL4의 일단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작 시에는 회로 블록(29A, 31)이 동작 상태로 된다. 그리고, 판독/기입 비트선 BL1, BL2, BL3, BL4에는 기입 데이터에 따라, 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로, 기입 전류가 흐른다.
판독 블록 BK11을 구성하는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 근방에는, X 방향으로 연장되고 Z 방향으로 적층되는 복수개(본 예에서는 4개)의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
본 예에서는 X 방향으로 연장되는 기입 워드선에 관해서는 1로우 내의 1개의 단에 1개의 기입 워드선을 배치하고 있다. 즉, 판독 블록 BK11 내의 1개의 TMR 소자에 대해서는 1개의 기입 워드선을 대응시키고 있다. 이 경우, X 방향으로 연장되는 1로우 내의 기입 워드선의 수는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 적층하는 단 수와 동일하게 된다.
또, 도 101에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
기입 워드선 WWL1, WWL2, WWL3, WWL4의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWL1에 접속된다. 판독 워드선 RWL1은 1개의 로우 내에 1개만 배치되고, X 방향으로 배치되는 복수의 블록에 공통으로 되어 있다.
로우 디코더(25-1)는 기입 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 로우 내의 기입 워드선 WWL1, WWL2, WWL3, WWL4에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커에 흡수된다.
로우 디코더(25-1)는 판독 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 판독 워드선 드라이버(23B-1)는 선택된 로우 내의 판독 워드선 RWL1에 판독 전압(="H")을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는, 1개의 컬럼은 복수의 판독 블록으로 구성되고, 각 판독 블록 내의 복수의 TMR 소자는 각각 다른 판독 비트선에 접속되어 있다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자는 반도체 기판 위에 복수 단으로 적층되고, 또한 판독 비트선은 기입 비트선으로서도 기능한다. 즉, 기입 비트선으로서만 기능하는 배선을 셀 어레이 내에 설치할 필요가 없기 때문에, 셀 어레이 구조를 간략화할 수 있다.
또한, 판독 블록 내에는 판독 선택 스위치 RSW가 설치되고, 또한 소스선과 접지점 사이에는 컬럼 선택 스위치가 접속되어 있다. 따라서, 판독 동작 시에, 비선택의 판독 블록 내의 TMR 소자가 판독 동작에 영향을 주는 것이 적어, 판독 동작을 안정화할 수 있다.
② 디바이스 구조
다음으로, 디바이스 구조에 대하여 설명한다.
도 11 및 도 12는 본 발명의 구조예 2로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시하고 있다.
도 11은 자기 랜덤 액세스 메모리의 1블록분의 Y 방향의 단면을 도시하고, 도 12는 자기 랜덤 액세스 메모리의 1블록분의 X 방향의 단면을 도시하고 있다. 도 11 및 도 12에 도시한 요소에는 도 9의 회로의 요소와 대응되도록, 도 9와 동일한 부호를 붙인다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 컨택트 플러그(42F)를 통해 소스선 SLi에 접속된다. 소스선 SLi는, 예를 들면 Y 방향(컬럼 방향)에 일직선으로 연장되고, 메모리 셀 어레이 영역의 주변부에 설치된 컬럼 선택 스위치를 경유하여 접지점에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 복수 단으로 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단(본 예에서는 하단)은 하부 전극(44A, 44B, 44C, 44D)에 접속된다. 컨택트 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극(44A, 44B, 44C, 44D)을 상호 전기적으로 접속함과 함께, 하부 전극(44A, 44B, 44C, 44D)을 판독 선택 스위치 RSW의 드레인에 전기적으로 접속한다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단(본 예에서는 상단)은 판독/기입 비트선 BL1, BL2, BL3, BL4에 전기적으로 접속된다. 판독/기입 비트선 BL1, BL2, BL3, BL4는 Y 방향(컬럼 방향)으로 연장되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 독립적으로 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 판독/기입 비트선 BL1, BL2, BL3, BL4가 설치된다.
기입 워드선 WWL1, VVWL2, WWL3, WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래이고, 또한 그 근방에 배치된다. 기입 워드선 WWL1, WWL2, WWL3, WWL4는 X 방향(로우 방향)으로 연장되어 있다.
본 예에서는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 설치되어 있다.
또, 본 예에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 그 상부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치되고, 그 하부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
그러나, TMR 소자에 대한 판독/기입 비트선 BL1, BL2, BL3, BL4와 기입 워드선 WWL1, WWL2, WWL3, WWL4의 위치 관계는 이에 한정되는 것이 아니다.
예를 들면, 도 102 및 도 103에 도시한 바와 같이, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 그 하부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4를 배치하고, 그 상부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4를 배치하도록 해도 된다.
또한, 도 104 및 도 105에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
이러한 디바이스 구조에 따르면, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는, 각각 다른 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 반도체 기판(41) 위에 복수 단으로 적층되고, 또한 Y 방향으로 연장되는 배선은 판독/기입 비트선 BL1, BL2, BL3, BL4뿐이다. 이 때문에, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 적층 단 수를 많이 해도, 셀 어레이 구조가 복잡하게 되지는 않는다.
(3) 구조예 3
구조예 3은 구조예 1의 변형예이다. 구조예 3의 특징은 구조예 1과 비교하면, 판독 선택 스위치의 게이트와 소스에 접속되는 배선에 있다.
즉, 구조예 3에서는 판독 선택 스위치의 게이트는 디코드선에 접속되고, 그 소스는 판독 워드선에 접속된다. 판독 블록 내의 판독 선택 스위치는 컬럼 어드레스 신호에 의해 선택된다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 13은 본 발명의 구조예 3으로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다. 도 14는 도 13의 컬럼 선택 스위치의 일례를 도시하고 있다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향에 어레이 형상으로 배치되는 복수의 TMR 소자(12)를 갖는다. 여기서, Z 방향은 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향이다.
메모리 셀 어레이(11)는, X 방향으로 배치되는 j개의 TMR 소자(12)와, Y 방향으로 배치되는 n개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는, 본 예에서는 4개이지만, 복수 개이면,몇 개라도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 1개의 판독 블록 BKik(i=0, 1, … j, k=0, 1, … n)를 구성하고 있다. 판독 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 서로 적층되어 있다.
본 예에서는 X 방향으로 배치되는 j개의 판독 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n개의 판독 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j개의 컬럼을 갖는다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은, 예를 들면 MOS 트랜지스터로 구성되는 판독 선택 스위치(블록 선택 스위치 또는 로우 선택 스위치) RSW를 경유하여, 판독 워드선 RWLn(n=1, 2, …)에 접속된다. 판독 워드선 RWLn은 X 방향으로 연장되어, 예를 들면 1로우 내에 1개만 설치된다.
판독 선택 스위치 RSW의 게이트는 디코드선 DLi(i=1, 2, … j)에 접속된다. 디코드선 DLi는 Y 방향으로 연장되어, 예를 들면 1컬럼 내에 1개만 설치된다. 디코드선 DLi의 일단은 컬럼 디코더(32)에 접속된다.
또, 본 예에서는 디코드선 DLi는 컬럼 디코더(32)에 접속된다. 즉, 동일한 컬럼에 존재하는 컬럼 선택 스위치와 판독 블록 내의 판독 선택 스위치는 동일한 동작을 행한다.
예를 들면, 컬럼 디코더(32)가 컬럼 선택 신호 CSL1을 "H" 레벨로 하였을 때, 판독 블록 BK11, …, BK1n이 속하는 컬럼의 컬럼 선택 스위치가 온 상태로 됨과 함께, 판독 블록 BK11, …, BK1n 내의 판독 선택 스위치 RSW가 온 상태로 된다.
본 예에서는 컬럼 디코더(32)로부터 출력되는 컬럼 선택 신호 CSLi(i=1, 2, …, j)를 이용하여, 컬럼 선택 스위치(29C)와 판독 블록 BKik 내의 판독 선택 스위치 RSW 양쪽을 제어하도록 하고 있다.
단, 이 대신에, 예를 들면 도 15에 도시한 바와 같이 컬럼 선택 스위치(29C)를 제어하는 신호와 판독 블록 BKik 내의 판독 선택 스위치 RSW를 제어하는 신호를 서로 다른 것으로 해도 된다.
즉, 도 15의 예에서는 컬럼 선택 스위치(29C)는 컬럼 디코더(32A)로부터 출력되는 컬럼 선택 신호 CSL1에 의해 제어되고, 판독 블록 BK11 내의 판독 선택 스위치 RSW는 컬럼 디코더(32B)로부터 출력되는 블록 선택 신호 BSL1에 의해 제어된다.
또, 판독 회로 항목에서 설명하지만, 컬럼 디코더(32A)와 컬럼 디코더(32B)는 완전히 동일한 구성이 된다.
판독 동작 시, 선택된 로우에서는 판독 워드선 RWLn의 전위가 "L" 레벨로 된다. 또한, 선택된 컬럼에서는 상술한 바와 같이 판독 블록 BKik 내의 판독 선택 스위치 RSW가 온 상태로 된다.
따라서, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록 BKik 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또, 판독 시, 비선택 컬럼에서는 판독 블록 BKik 내의 판독 선택 스위치 RSW가 오프 상태이므로, 비선택 컬럼의 판독 블록 BKik 내의 TMR 소자(12)의 타단은 서로 단락된 상태로 된다.
이 경우, 비선택 컬럼 내의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 전위가 다르면, 판독 동작에 영향을 주는 경우도 있기 때문에, 비선택 컬럼 내의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 전위에 대해서는, 각각 동일 전위(예를 들면, 접지 전위)로 해 둔다.
판독 동작 시, 선택된 컬럼, 비선택 로우에서는, 예를 들면 판독 워드선 RWLn이 부유 상태(고정 전위, 예를 들면 선택된 비트선과 동일 전위라도 됨)로 설정된다. 이 경우, 선택된 컬럼, 비선택 로우에서는 판독 블록 BKik 내의 판독 선택 스위치 RSW가 온 상태이므로, 블록 BKik 내의 TMR 소자(12)의 타단이 서로 단락된 상태로 된다.
여기서, 선택된 컬럼 및 비선택 로우에 속하는 판독 블록 BKik 내의 TMR 소자(12)의 단락은, 선택된 로우 및 컬럼에 속하는 선택된 판독 블록 BKik 내의 TMR 소자(12)의 판독 동작에 영향을 주는 것도 고려된다.
따라서, 예를 들면 도 16에 도시한 바와 같이 각각의 판독 블록 BKik 내에, 새롭게, MOS 트랜지스터로 구성되는 블록 선택 스위치 BSW를 설치하고, 선택된 로우 및 컬럼에 속하는 선택된 판독 블록 BKik 내의 TMR 소자(12)에만 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4를 전기적으로 접속하고, 또한 이들 TMR 소자에만 판독 전류를 흘리도록 해도 된다.
판독 블록 BKik 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4에 접속된다. 즉, 1개의 판독 블록 BKik 내의 4개의 TMR 소자(12)에 대응하여, 1개의 컬럼 내에는 4개의 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4가 배치된다.
판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4는 Y 방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터)(29C)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(예를 들면, 감지 증폭기, 셀렉터 및 출력 버퍼를 포함)(29B)에 접속된다.
컬럼 선택 스위치(29C)에는 컬럼 선택선 신호 CSLi(i=1, 2, …j)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLi를 출력한다.
본 예에서는 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4는 기입 비트선으로서도 기능한다.
즉, 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4의 일단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작 시에는 회로 블록(29A, 31)이 동작 상태로 된다. 그리고, 판독/기입 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4에는 기입 데이터에 따라, 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로, 기입 전류가 흐른다.
판독 블록 BKik를 구성하는 4개의 TMR 소자(12)의 근방에는, X 방향으로 연장되고 Z 방향으로 적층되는 복수개(본 예에서는 4개)의 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4가 배치된다. 단, n은 로우의 번호로서, n=1, 2, …이다.
본 예에서는 X 방향으로 연장되는 기입 워드선에 관해서는 1로우 내의 1개의 단에 1개의 기입 워드선을 배치하고 있다. 즉, 선택된 판독 블록 BKik 내의 1개의 TMR 소자에 대해서는 1개의 기입 워드선을 대응시키고 있다. 이 경우, X 방향으로 연장되는 1로우 내의 기입 워드선의 수는 TMR 소자(12)를 적층하는 단 수와 동일하게 된다.
또, 도 106 및 도 107에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적인 구조에 대해서는, 디바이스 구조 항목에서 상세하게 설명한다.
기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 소스는 판독 워드선 RWLn(n=1, 2, …)에 접속된다. 판독 워드선 RWLn은 1개의 로우 내에 1개만 배치되고, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
그런데, 1개의 판독 블록 BKjk를 도 16에 도시한 바와 같은 회로 구조로 한 경우, 판독 워드선 RWLn은, 예를 들면 인버터를 경유하여 블록 선택 스위치(MOS 트랜지스터) BSW의 게이트에도 접속된다.
즉, 도 16에 도시한 바와 같은 회로 구조를 채용한 경우, 선택된 로우, 즉 판독 워드선 RWLn의 전위가 "L" 레벨로 된 로우에 존재하는 블록 BKjk 내의 블록 선택 스위치 BSW가 온 상태로 된다.
또한, 선택된 로우의 판독 워드선 RWLn의 전위가 "L" 레벨, 선택된 컬럼의 판독 블록 BKik 내의 판독 선택 스위치 RSW가 온 상태로 되기 때문에, 선택된 로우 및 컬럼에 속하는 선택된 판독 블록 BKik 내의 TMR 소자(12)에만 판독 비트선 BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4가 전기적으로 접속되고, 또한 이들 TMR 소자에만 판독 전류가 흐른다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 로우 내의 기입 워드선 WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 로우 내의 판독 워드선 RWLn에 판독 전압(="L")을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 판독 블록으로 구성되고, 각 판독 블록 내의 복수의 TMR 소자는 각각 다른 판독 비트선에 접속되어 있다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자는 반도체 기판 위에 복수 단으로 적층되고, 또한 판독 비트선은 기입 비트선으로서도 기능한다. 즉, 기입 비트선으로서만 기능하는 배선을 셀 어레이 내에 설치할 필요가 없기 때문에, 셀 어레이 구조를 간략화할 수 있다.
또한, 판독 블록 내에는 판독 선택 스위치 RSW와 블록 선택 스위치(도 16의 경우)가 설치되고, 또한 판독 선택 스위치는 컬럼 디코더의 출력 신호에 의해 제어되고, 블록 선택 스위치는 로우 디코더의 출력 신호에 의해 제어된다. 따라서, 판독 동작 시에, 비선택 판독 블록 내의 TMR 소자가 판독 동작에 영향을 주지 않아, 판독 동작을 안정화시킬 수 있다.
② 디바이스 구조
다음으로, 디바이스 구조에 대하여 설명한다.
도 17 및 도 18은 본 발명의 구조예 3으로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시하고 있다.
도 17은 자기 랜덤 액세스 메모리의 1블록분의 Y 방향의 단면을 도시하고, 도 18은 자기 랜덤 액세스 메모리의 1블록분의 X 방향의 단면을 도시하고 있다. 도 17 및 도 18에 도시한 요소에는, 도 13 내지 도 16의 회로의 요소와 대응되도록, 도 13 내지 도 16과 동일한 부호를 붙인다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 컨택트 플러그(42F)를 통해 판독 워드선 RWLn에 접속된다. 판독 워드선 RWLn은, 예를 들면 X 방향(로우 방향)에 일직선으로 연장되고, 메모리 셀 어레이 영역의 주변부에 설치된 판독 워드선 드라이버에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 디코드선 DLj로 되어 있다. 디코드선 DLj는 도시하는 단면 이외의 부분에서 Y 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 복수단으로 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단(본 예에서는 하단)은 하부 전극(44A, 44B, 44C, 44D)에 접속된다. 컨택트 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극(44A, 44B, 44C, 44D)을 상호 전기적으로 접속함과 함께, 하부 전극(44A, 44B, 44C, 44D)을 판독 선택 스위치 RSW의 드레인에 전기적으로 접속한다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단(본 예에서는 상단)은 판독/기입 비트선 BL1, BL2, BL3, BL4에 전기적으로 접속된다. 판독/기입 비트선 BL1, BL2, BL3, BL4는 Y 방향(컬럼 방향)으로 연장되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 독립적으로 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 판독/기입 비트선 BL1, BL2, BL3, BL4가 설치된다.
기입 워드선 WWL1, WWL2, WWL3, WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래이고, 또한 그 근방에 배치된다. 기입 워드선 WWL1, WWL2, WWL3, WWL4는 X 방향(로우 방향)으로 연장되어 있다.
본 예에서는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 설치되어 있다.
또, 본 예에서는 TMR 소자에 대하여, 그 상부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치되고, 그 하부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
그러나, TMR 소자에 대한 판독/기입 비트선 BL1, BL2, BL3, BL4와 기입 워드선 WWL1, WWL2, WWL3, WWL4의 위치 관계는 이에 한정되는 것은 아니다.
예를 들면, 도 108 및 도 109에 도시한 바와 같이, TMR 소자에 대하여, 그 하부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4를 배치하고, 그 상부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4를 배치하도록 해도 된다.
또한, 도 110 및 도 111에 도시한 바와 같이, 기입 워드선에 대해서는, TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
이러한 디바이스 구조에 따르면, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 다른 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 반도체 기판(41) 위에 복수단으로 적층되고, 또한 Y 방향으로 연장되는 배선은 판독/기입 비트선 BL1, BL2, BL3, BL4뿐이다. 이 때문에, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 적층 단 수를 많이 해도, 셀 어레이 구조가 복잡하게 되지는 않는다.
도 19는 도 17 및 도 18의 디바이스 구조에서, TMR 소자, 기입 워드선 및 판독/기입 비트선의 위치 관계를 도시하고 있다.
도 17 및 도 18의 디바이스 구조에서는 복수 단으로 적층된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각 단에서, 하부 전극(44A, 44B, 44C, 44D), 기입 워드선 WWL1, WWL2, WWL3, WWL4 및 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치된다.
이들 레이아웃은, 예를 들면 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각 단에서, 동일하게 설정된다.
하부 전극(44A, 44B, 44C, 44D)은, 예를 들면 사각 패턴을 갖고, 그 일부분에, 컨택트 플러그(42A∼42E)에 대한 컨택트 영역이 형성되어 있다. 또한, 하부 전극(44A, 44B, 44C, 44D)의 다른 부분에는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 배치된다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 기입 워드선 WWL1, WWL2, WWL3, WWL4와 판독/기입 비트선 BL1, BL2, BL3, BL4의 교점에 배치된다.
(4) 구조예 4
구조예 4는 구조예 3의 변형예이다. 구조예 4의 특징은 구조예 3과 비교하면, 판독 선택 스위치의 방향에 있다. 즉, 구조예 4에서는 구조예 3의 판독 선택 스위치를 90° 회전시킨 구조를 갖고 있다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 20은 본 발명의 구조예 4로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다. 또, 도 20의 회로도는 도 14의 회로도에 대응하고 있다. 구조예 4에 있어서의 메모리 셀 어레이 및 그 주변부의 개요는 도 13과 동일하게 된다.
블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단은, 예를 들면 MOS 트랜지스터로 구성되는 판독 선택 스위치(블록 선택 스위치 또는 로우 선택 스위치) RSW를 경유하여 판독 워드선 RWL1에 접속된다. 판독 워드선 RWL1은 X 방향으로 연장되어 있다.
판독 선택 스위치 RSW는 그 소스와 드레인을 연결하는 선이 X 방향에 평행하게 되어 있다. 즉, 판독 선택 스위치 RSW의 채널 길이는 판독 선택 스위치 RSW의 채널의 X 방향의 길이로 되어 있으며, 그 채널 폭은 판독 선택 스위치 RSW의 채널의 Y 방향의 폭으로 되어 있다.
판독 선택 스위치 RSW의 게이트는 디코드선 DL1에 접속된다. 디코드선 DL1은 Y 방향으로 연장되어 있다. 디코드선 DL1은 컬럼 디코더(32)에 접속된다. 즉, 판독 선택 스위치 RSW는 컬럼 어드레스 신호를 디코드함으로써 얻어지는 디코드 신호 CSL1에 의해 제어된다.
판독 동작 시, 판독 블록 BK11이 선택된 것으로 하면, CSL1이 "H"로 되므로, 판독 블록(11) 내의 판독 선택 스위치 RSW가 온 상태로 된다. 또한, 판독 워드선 RWL1이 "L(접지 전위 VSS)"로 된다. 또한, 컬럼 선택 스위치(29C)가 온 상태로 된다.
따라서, 판독 블록 BK11 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 판독 전류가 흐른다.
판독 블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단은, 각각 독립적으로 판독 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 판독 블록 BK11 내의 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대응하여, 4개의 판독 비트선 BL1, BL2, BL3, BL4가 배치된다.
판독 비트선 BL1, BL2, BL3, BL4는 Y 방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터)(29C)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(예를 들면, 감지 증폭기, 셀렉터 및 출력 버퍼를 포함)(29B)에 접속된다.
컬럼 선택 스위치(29C)에는 컬럼 선택선 신호 CSL1이 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSL1을 출력한다.
본 예에서는 판독 비트선 BL1, BL2, BL3, BL4는 기입 비트선으로서도 기능한다.
즉, 판독/기입 비트선 BL1, BL2, BL3, BL4의 일단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작 시에는 회로 블록(29A, 31)이 동작 상태로 된다. 그리고, 판독/기입 비트선 BL1, BL2, BL3, BL4에는 기입 데이터에 따라, 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로, 기입 전류가 흐른다.
판독 블록 BK11을 구성하는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 근방에는, X 방향으로 연장되고 Z 방향으로 적층되는 복수개(본 예에서는 4개)의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
본 예에서는 X 방향으로 연장되는 기입 워드선에 관해서는 1로우 내의 1개의 단에 1개의 기입 워드선을 배치하고 있다. 즉, 판독 블록 BK11 내의 1개의 TMR 소자에 대해서는 1개의 기입 워드선을 대응시키고 있다. 이 경우, X 방향으로 연장되는 1로우 내의 기입 워드선의 수는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 적층하는 단 수와 동일하게 된다.
또, 도 112에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
기입 워드선 WWL1, WWL2, WWL3, WWL4의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWL1에 접속된다. 판독 워드선 RWL1은 1개의 로우 내에 1개만 배치되고, X 방향으로 배치되는 복수의 블록에 공통으로 되어 있다.
로우 디코더(25-1)는 기입 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 로우 내의 기입 워드선 WWL1, WWL2, WWL3, WWL4에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커에 흡수된다.
로우 디코더(25-1)는 판독 동작 시, 로우 어드레스 신호에 기초하여, 복수의 로우 중의 1개를 선택한다. 판독 워드선 드라이버(23B-1)는 선택된 로우 내의 판독 워드선 RWL1에 판독 전압(="L")을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 판독 블록으로 구성되고, 각 판독 블록 내의 복수의 TMR 소자는 각각 다른 판독 비트선에 접속되어 있다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자는 반도체 기판 위에 복수 단으로 적층되고, 또한 판독 비트선은 기입 비트선으로서도 기능한다. 즉, 기입 비트선으로서만 기능하는 배선을 셀 어레이 내에 설치할 필요가 없기 때문에, 셀 어레이 구조를 간략화할 수 있다.
또한, 판독 블록 내에는 판독 선택 스위치 RSW가 설치되고, 또한 판독 선택 스위치 RSW는 컬럼 어드레스 신호를 디코드함으로써 얻어지는 디코드 신호 CSL1에 의해 제어된다. 또한, 판독 선택 스위치 RSW의 소스는 판독 워드선에 접속된다. 따라서, 간이한 구성에 의해, 판독 동작을 안정적으로 행할 수 있다.
② 디바이스 구조
다음으로, 디바이스 구조에 대하여 설명한다.
도 21 및 도 22는 본 발명의 구조예 4로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시하고 있다.
도 21은 자기 랜덤 액세스 메모리의 1블록분의 Y 방향의 단면을 도시하고, 도 22는 자기 랜덤 액세스 메모리의 1블록분의 X 방향의 단면을 도시하고 있다. 도 21 및 도 22에 도시한 요소에는 도 20의 회로의 요소와 대응되도록, 도 20과 동일한 부호를 붙인다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 컨택트 플러그(42F)를 통해 판독 워드선 RWLn에 접속된다. 판독 워드선 RWLn은, 예를 들면 X 방향(로우 방향)으로 연장되고, 메모리 셀 어레이 영역의 주변부에 배치되는 판독 워드선 드라이버에 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 디코드선 DLj로 되어 있다. 디코드선 DLj는 Y 방향으로 연장되어 있다. 디코드선 DL1은 메모리 셀 어레이의 주변부에 배치되는 컬럼 디코더에 접속된다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 복수 단으로 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단(본 예에서는 하단)은 하부 전극(44A, 44B, 44C, 44D)에 접속된다. 컨택트 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극(44A, 44B, 44C, 44D)을 서로 전기적으로 접속함과 함께, 하부 전극(44A, 44B, 44C, 44D)을 판독 선택 스위치 RSW의 드레인에 전기적으로 접속한다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단(본 예에서는 상단)은 판독/기입 비트선 BL1, BL2, BL3, BL4에 전기적으로 접속된다. 판독/기입 비트선 BL1, BL2, BL3, BL4는 Y 방향(컬럼 방향)으로 연장되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 독립적으로 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 즉, 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 판독/기입 비트선 BL1, BL2, BL3, BL4가 설치된다.
기입 워드선 WWL1, WWL2, WWL3, WWL4는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래이고, 또한 그 근방에 배치된다. 기입 워드선 WWL1, WWL2, WWL3, WWL4는 X 방향(로우 방향)으로 연장되어 있다.
본 예에서는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 대하여, 4개의 기입 워드선 WWL1, WWL2, WWL3, WWL4가 설치되어 있다.
또, 본 예에서는 TMR 소자에 대하여, 그 상부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4가 배치되고, 그 하부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다.
그러나, TMR 소자에 대한 판독/기입 비트선 BL1, BL2, BL3, BL4와 기입 워드선 WWL1, WWL2, WWL3, WWL4의 위치 관계는 이에 한정되는 것이 아니다.
예를 들면, 도 113 및 도 114에 도시한 바와 같이, TMR 소자에 대하여, 그 하부에 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4를 배치하고, 그 상부에 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4를 배치하도록 해도 된다.
또한, 도 115 및 도 116에 도시한 바와 같이, 기입 워드선에 대해서는 TMR 소자(12)의 바로 아래의 절연막의 평탄화나 제조 비용의 저하 등을 고려하여, 복수의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로, 1개의 기입 워드선을 공유하도록 해도 된다.
이러한 디바이스 구조에 따르면, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 각각 다른 판독/기입 비트선 BL1, BL2, BL3, BL4에 접속된다. 따라서, 1회의 판독 단계에 의해, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터를 한 번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 반도체 기판(41) 위에 복수 단으로 적층되고, 또한 Y 방향으로 연장되는 배선은 판독/기입 비트선 BL1, BL2, BL3, BL4뿐이다. 이 때문에, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 적층 단 수를 많이 해도, 셀 어레이 구조가 복잡하게 되지는 않는다.
(5) 구조예 5, 6, 7, 8
① 구조예 5
구조예 5는 구조예 1, 2, 3, 4의 변형예이다.
도 23, 도 24 및 도 25는 구조예 5를 도시하고 있다.
도 23의 회로도는 도 1 또는 도 13의 회로도에 대응하고, 또한 도 24의 디바이스 구조의 단면도는 도 4, 도 11, 도 17 및 도 21의 디바이스 구조의 단면도에 대응하고, 도 25의 디바이스 구조의 단면도는 도 5, 도 12, 도 18 및 도 22의 디바이스 구조의 단면도에 대응하고 있다.
구조예 5가 구조예 1, 2, 3, 4와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 구조예 1, 2, 3, 4에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이에 대하여, 구조예 5에서는 판독 선택 스위치는 다이오드 DI로 구성된다.
다이오드 DI의 애노드는 판독 블록 BKik 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단에 접속되고, 다이오드 DI의 캐소드는 판독 워드선 RWLn(n=1, 2, …)에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLn을 "L", 즉 접지 전위로 설정한다. 이에 의해, 선택된 로우의 블록을 구성하는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에, 판독 전류를 흘릴 수 있다.
구조예 5의 디바이스 구조에 관해서는 반도체 기판(41)의 표면 영역에 형성되는 소자가 다이오드 DI인 점을 제외하면, 실질적으로, 구조예 1, 2, 3, 4와 동일한 것으로 생각해도 된다.
② 구조예 6
구조예 6도, 구조예 1, 2, 3, 4의 변형예이다.
도 26, 도 27 및 도 28은 구조예 6을 도시하고 있다.
도 26의 회로도는 도 1 또는 도 13의 회로도에 대응하고, 또한 도 27의 디바이스 구조의 단면도는 도 4, 도 11, 도 17 및 도 21의 디바이스 구조의 단면도에 대응하고, 도 28의 디바이스 구조의 단면도는 도 5, 도 12, 도 18 및 도 22의 디바이스 구조의 단면도에 대응하고 있다.
구조예 6은 구조예 1, 2, 3, 4와 비교하면, 판독 선택 스위치를 실현하는 소자에 특징을 갖는다. 구체적으로는 구조예 6은 구조예 5의 다이오드 DI의 방향을 바꾼 것이다.
즉, 구조예 6에서는 다이오드 DI의 캐소드는 판독 블록 BKik 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단에 접속되고, 다이오드 DI의 애노드는 판독 워드선 RWLn(n=1, 2, …)에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLn을 "H"로 설정한다. 이에 의해, 선택된 로우의 블록을 구성하는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에, 판독 전류를 흘릴 수 있다.
또, 구조예 5에서는 판독 전류는 판독 회로(29B)로부터 TMR 소자를 경유하여 다이오드 DI를 향하여 흐르지만, 구조예 6에서는 판독 전류는 다이오드 DI로부터 TMR 소자를 경유하여 판독 회로(29B)를 향하여 흐른다.
구조예 1, 2, 3, 4에서는, 특히 판독 전류의 방향에 대해서는 설명하지 않았다. 이것은, 이들 구조예에서는 판독 전류는 판독 회로(29B)로부터 방출되는 방향으로 흘러도 되고, 또한 판독 회로(29B)에 흡수되는 방향으로 흘러도 되기 때문이다.
③ 구조예 7
구조예 7은 구조예 1, 2의 변형예이다.
도 29 및 도 30은 구조예 7을 도시하고 있다.
도 29의 회로도는 도 1의 회로도에 대응하고, 또한 도 30의 디바이스 구조의 단면도는 도 4 및 도 11의 디바이스 구조의 단면도에 대응하고 있다.
구조예 7은 구조예 1, 2와 비교하면, 판독 선택 스위치를 실현하는 소자에 특징이다.
즉, 구조예 1, 2에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이에 대하여, 구조예 7에서는 판독 선택 스위치는 바이폴라 트랜지스터 BT로 구성된다.
구조예 7에서는 바이폴라 트랜지스터 BT의 콜렉터는 판독 블록 BKik 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단에 접속되고, 바이폴라 트랜지스터 BT의 에미터는 소스선 SLi(i=1, 2, …j)에 접속된다. 바이폴라 트랜지스터 BT의 베이스는 판독 워드선 RWLn(n=1, 2, …)에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLn을 "H"로 설정한다. 이에 의해, 선택된 로우의 블록을 구성하는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에, 판독 전류를 흘릴 수 있다.
구조예 7의 디바이스 구조에 관해서는 반도체 기판(41)의 표면 영역에 형성되는 소자가 바이폴라 트랜지스터 BT인 점을 제외하면, 실질적으로, 구조예 1, 2와 동일한 것으로 생각해도 된다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 모두를 바이폴라 트랜지스터로 해도 되고, 그 일부를 바이폴라 트랜지스터로 해도 된다.
④ 구조예 8
구조예 8은 구조예 3, 4의 변형예이다.
도 31 및 도 32는 구조예 8을 도시하고 있다.
도 31의 회로도는 도 13의 회로도에 대응하고, 또한 도 32의 디바이스 구조의 단면도는 도 17 및 도 21의 디바이스 구조의 단면도에 대응하고 있다.
구조예 8은 구조예 3, 4와 비교하면, 판독 선택 스위치를 실현하는 소자에 특징이다.
즉, 구조예 3, 4에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이에 대하여, 구조예 8에서는 판독 선택 스위치는 바이폴라 트랜지스터 BT로 구성된다.
구조예 8에서는 바이폴라 트랜지스터 BT의 콜렉터는 판독 블록 BKik 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단에 접속되고, 바이폴라 트랜지스터 BT의 에미터는 판독 워드선 RWLn(n=1, 2, …)에 접속된다. 바이폴라 트랜지스터 BT의 베이스는 디코드선 DLi(i=1, 2, … j)에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLn을 "L"로 설정한다. 이에 의해, 선택된 로우의 블록을 구성하는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에, 판독 전류를 흘릴 수 있다.
구조예 8의 디바이스 구조에 관해서도, 반도체 기판(41)의 표면 영역에 형성되는 소자가 바이폴라 트랜지스터 BT인 점을 제외하면, 실질적으로 구조예 3, 4와 동일한 것으로 생각해도 된다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터 모두를 바이폴라 트랜지스터로 해도 되고, 그 일부를 바이폴라 트랜지스터로 해도 된다.
(6) 기타
구조예 1∼8에서는 판독 비트선과 기입 비트선을 1개로 통합하여, 판독/기입 비트선으로 한 예에 대하여 설명하였지만, 본 발명은 판독 블록 내의 TMR 소자가 각각 다른 판독 비트선에 접속되어 있으면, 이러한 구조에 한정되지 않는다.
예를 들면, 구조예 1∼8에서, 판독 비트선과 기입 비트선을 각각 개별로 설치해도 되고, 기입 워드선을 판독 워드선으로서 사용하도록 해도 된다.
2. 기입/판독 동작 원리
본 발명의 자기 랜덤 액세스 메모리의 기입/판독 동작 원리에 대하여 간단하게 설명한다.
(1) 기입 동작 원리
TMR 소자에 대한 기입은 랜덤하게 행해진다. 예를 들면, 로우 어드레스 신호에 의해 1개의 로우가 선택되고, 상위 컬럼 어드레스 신호에 의해 1개의 컬럼이 선택된다. 또한, 선택된 로우 내의 판독 블록 내의 복수의 TMR 소자 중의 1개가 하위 컬럼 어드레스 신호에 의해 선택된다.
선택된 TMR 소자에 대하여 데이터를 기입하기 위해서, 선택된 TMR 소자의 바로 아래에 배치되는 기입 워드선에 기입 전류를 흘린다. 또한, 선택된 TMR 소자 상에 배치되는 판독/기입 비트선에 기입 전류를 흘린다. 판독/기입 비트선에 흘리는 기입 전류의 방향은 기입 데이터에 따라 결정된다.
기입 워드선에 흐르는 기입 전류 및 판독/기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 의해, 선택된 TMR 소자의 자유층(기억층)의 자화 방향을 결정하여, TMR 소자에 "1"/"0" 정보를 기억시킨다.
(2) 판독 동작 원리
TMR 소자에 대한 판독은 판독 블록 단위로 행해진다. 예를 들면, 로우 어드레스 신호에 의해 1개의 로우가 선택되고, 상위 컬럼 어드레스 신호에 의해 1개의 컬럼이 선택된다.
선택된 로우 및 컬럼에 존재하는 선택된 판독 블록 내의 복수의 TMR 소자의 데이터를 판독하기 위해서, 선택된 컬럼에 배치되는 복수개의 판독/기입 비트선에 판독 전류를 흘린다. 판독/기입 비트선에 흘리는 판독 전류의 방향은, 특별히 한정되지 않는다.
이 때, 선택된 컬럼에 배치되는 복수 라인의 판독/기입 비트선은 선택된 판독 블록에만 전기적으로 접속되어 있는 것이 바람직하다(예를 들면, 도 3의 회로 예).
복수 라인의 판독/기입 비트선의 전위는 판독 블록 내의 복수의 TMR 소자의 데이터에 따른 값으로 된다. 이 전위를 감지 증폭기에 의해 감지한다.
선택된 판독 블록 내의 복수의 TMR 소자의 데이터는 감지 증폭기에 의해 감지된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 여기서, 복수의 TMR 소자의 데이터는 1비트씩 출력해도 되고, 또한 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜로 출력하는 경우, 예를 들면 하위 컬럼 어드레스 신호를 이용하여, 복수의 TMR 소자의 데이터 중의 1개를 선택한다.
3. 주변 회로의 회로 예
이하, 기입 워드선 드라이버/싱커의 회로예, 기입 비트선 드라이버/싱커의 회로예, 판독 워드선 드라이버의 회로예, 컬럼 디코더의 회로예, 및 판독 회로(감지 증폭기를 포함)의 회로예에 대하여, 순차적으로 설명한다.
(1) 기입 워드선 드라이버/싱커
도 33은 기입 워드선 드라이버/싱커의 회로예를 도시하고 있다.
본 예에서는 판독 블록은 4단으로 적층된 4개의 TMR 소자로 구성되고, 판독 블록 내의 4개의 TMR 소자는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 의해 선택되는 것으로 가정한다. 도 33에서는 기입 워드선 드라이버/싱커의 1로우분만을 도시하고 있다.
기입 워드선 드라이버(23A-1)는 P 채널 MOS 트랜지스터 QP1, QP2, QP3, QP4 및 NAND 게이트 회로 ND1, ND2, ND3, ND4를 포함하고 있다. 기입 워드선 싱커(24-1)는 N 채널 MOS 트랜지스터 QN1, QN2, QN3, QN4로 구성된다.
P 채널 MOS 트랜지스터 QP1은 전원 단자 VDD와 최하단(1단째)의 기입 워드선 WWL1의 일단 사이에 접속된다. NAND 게이트 회로 ND1의 출력 신호는 P 채널 MOS 트랜지스터 QP1의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN1은 최하단의 기입 워드선 WWL1의 타단과 접지 단자 VSS 사이에 접속된다.
NAND 게이트 회로 ND1의 출력 신호가 "0"일 때, 기입 워드선 WWL1에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP2는 전원 단자 VDD와 2단째의 기입 워드선 WWL2의 일단 사이에 접속된다. NAND 게이트 회로 ND2의 출력 신호는 P 채널 MOS 트랜지스터 QP2의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN2는 2단째의 기입 워드선 WWL2의 타단과 접지 단자 VSS 사이에 접속된다.
NAND 게이트 회로 ND2의 출력 신호가 "0"일 때, 기입 워드선 WWL2에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP3은 전원 단자 VDD와 3단째의 기입 워드선 WWL3의 일단 사이에 접속된다. NAND 게이트 회로 ND3의 출력 신호는 P 채널 MOS 트랜지스터 QP3의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN3은 3단째의 기입 워드선 WWL3의 타단과 접지 단자 VSS 사이에 접속된다.
NAND 게이트 회로 ND3의 출력 신호가 "0"일 때, 기입 워드선 WWL3에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP4는 전원 단자 VDD와 최상단(4단째)의 기입 워드선 WWL4의 일단 사이에 접속된다. NAND 게이트 회로 ND4의 출력 신호는 P 채널 MOS 트랜지스터 QP4의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN4는 최상단의 기입 워드선 WWL4의 타단과 접지 단자 VSS 사이에 접속된다.
NAND 게이트 회로 ND4의 출력 신호가 "0"일 때, 기입 워드선 WWL4에 기입 전류가 흐른다.
기입 워드선 WWL1, WWL2, WWL3, WWL4는 동일 로우에 속해 있으므로, NAND 게이트 회로 NA1, NA2, NA3, NA4에는 동일한 로우 어드레스 신호가 입력된다. 선택된 로우에서는 로우 어드레스 신호의 모든 비트는 "H"로 된다.
또한, NAND 게이트 회로 NA1, NA2, NA3, NA4에는 기입 신호가 입력된다. 기입 신호는 기입 동작 시에 "H"가 된다. 또한, NAND 게이트 회로 NA1, NA2, NA3, NA4에는 각각 다른 하위 컬럼 어드레스 신호가 입력된다.
즉, 본 예에서는 컬럼 어드레스 신호 bCA0, bCA1은 최하단(1단째)의 기입 워드선 WWL1을 선택하기 위해서 이용되고, NAND 회로 ND1에 입력된다.
마찬가지로, 컬럼 어드레스 신호 CA0, bCA1은 2단째의 기입 워드선 WWL1을 선택하기 위해서 NAND 회로 ND2에 입력되고, 컬럼 어드레스 신호 bCA0, CA1은 3단째의 기입 워드선 WWL3을 선택하기 위해서 NAND 회로 ND3에 입력되고, 컬럼 어드레스 신호 CA0, CA1은 최상단(4단째)의 기입 워드선 WWL4를 선택하기 위해서 NAND 회로 ND4에 입력된다.
또, bCA0 및 bCA1은 CA0 및 CA1의 레벨을 반전한 레벨을 갖는 반전 신호이다.
이러한 기입 워드선 드라이버/싱커에 있어서는 기입 동작 시, 기입 신호 WRITE가 "1"로 되어, 예를 들면 4개의 NAND 게이트 회로 ND1, ND2, ND3, ND4 중의 1개의 출력 신호가 "L"로 된다.
예를 들면, CA0 및 CA1이 모두 "0"인 경우, NAND 게이트 회로 ND1의 입력 신호가 전부 "1"로 되어, NAND 게이트 회로 ND1의 출력 신호가 "0"으로 된다. 그 결과, P 채널 MOS 트랜지스터 QP1이 온 상태로 되어, 기입 워드선 WWL1에 기입 전류가 흐른다.
또한, CA0이 "1", CA1이 "0"인 경우, NAND 게이트 회로 ND2의 입력 신호가 전부 "1"로 되어, NAND 게이트 회로 ND2의 출력 신호가 "0"으로 된다. 그 결과, P 채널 MOS 트랜지스터 QP2가 온 상태로 되어, 기입 워드선 WWL2에 기입 전류가 흐른다.
또한, CA0이 "0", CA1이 "1"인 경우, NAND 게이트 회로 ND3의 입력 신호가 전부 "1"로 되어, NAND 게이트 회로 ND3의 출력 신호가 "0"으로 된다. 그 결과, P 채널 MOS 트랜지스터 QP3이 온 상태로 되어, 기입 워드선 WWL3에 기입 전류가 흐른다.
또한, CA0 및 CA1이 모두 "1"인 경우, NAND 게이트 회로 ND4의 입력 신호가 전부 "1"로 되어, NAND 게이트 회로 ND4의 출력 신호가 "0"으로 된다. 그 결과, P 채널 MOS 트랜지스터 QP4가 온 상태로 되어, 기입 워드선 WWL4에 기입 전류가 흐른다.
(2) 기입 비트선 드라이버/싱커
도 34 및 도 35는 기입 비트선 드라이버/싱커의 회로예를 도시하고 있다.
본 예에서는 판독 블록은 4단으로 적층된 4개의 TMR 소자로 구성되고, 판독 블록 내의 4개의 TMR 소자는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 의해 선택되는 것으로 가정한다. 또한, 메모리 셀 어레이의 컬럼은 상위 컬럼 어드레스 신호, 즉 컬럼 어드레스 신호 중 하위 2비트 CA0, CA1을 제외한 컬럼 어드레스 신호에 의해 선택된다.
또, 도 34 및 도 35에서는 기입 비트선 드라이버/싱커의 1컬럼분만을 도시하고 있다.
기입 비트선 드라이버/싱커(29A)는 P 채널 MOS 트랜지스터 QP5, QP6, QP7, QP8, N 채널 MOS 트랜지스터 QN5, QN6, QN7, QN8, NAND 게이트 회로 ND5, ND6, ND7, ND8, AND 게이트 회로 AD1, AD2, AD3, AD4 및 인버터 INV1, INV2, INV3, INV4로 구성된다.
P 채널 MOS 트랜지스터 QP5는 전원 단자 VDD와 최하단(1단째)의 기입 비트선 BL1의 일단 사이에 접속된다. NAND 게이트 회로 ND5의 출력 신호는 P 채널 MOS 트랜지스터 QP5의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN5는 최하단의 기입 비트선 BL1의 일단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD1의 출력 신호는 N 채널 MOS 트랜지스터 QN5의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP6은 전원 단자 VDD와 2단째의 기입 비트선 BL2의 일단 사이에 접속된다. NAND 게이트 회로 ND6의 출력 신호는 P 채널 MOS 트랜지스터 QP6의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN6은 2단째의 기입 비트선 BL2의 일단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD2의 출력 신호는 N 채널 MOS 트랜지스터 QN6의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP7은 전원 단자 VDD와 3단째의 기입 비트선 BL3의 일단 사이에 접속된다. NAND 게이트 회로 ND7의 출력 신호는 P 채널 MOS 트랜지스터 QP7의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN7은 3단째의 기입 비트선 BL3의 일단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD3의 출력 신호는 N 채널 MOS 트랜지스터 QN7의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP8은 전원 단자 VDD와 최상단(4단째)의 기입 비트선 BL4의 일단 사이에 접속된다. NAND 게이트 회로 ND8의 출력 신호는 P 채널 MOS 트랜지스터 QP8의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN8은 최상단의 기입 비트선 BL4의 일단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD4의 출력 신호는 N 채널 MOS 트랜지스터 QN8의 게이트에 공급된다.
기입 비트선 드라이버/싱커(31)는 P 채널 MOS 트랜지스터 QP9, QP10, QP11, QP12, N 채널 MOS 트랜지스터 QN9, QN10, QN11, QN12, NAND 게이트 회로 ND9, ND10, ND11, ND12, AND 게이트 회로 AD5, AD6, AD7, AD8 및 인버터 INV5, INV6, INV7, INV8로 구성된다.
P 채널 MOS 트랜지스터 QP9는 전원 단자 VDD와 최하단(1단째)의 기입 비트선 BL1의 타단 사이에 접속된다. NAND 게이트 회로 ND9의 출력 신호는 P 채널 MOS 트랜지스터 QP9의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN9는 최하단의 기입 비트선 BL1의 타단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD5의 출력 신호는 N 채널 MOS 트랜지스터 QN9의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP10은 전원 단자 VDD와 2단째의 기입 비트선 BL2의 타단 사이에 접속된다. NAND 게이트 회로 ND10의 출력 신호는 P 채널 MOS 트랜지스터 QP10의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN10은 2단째의 기입 비트선 BL2의 타단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD6의 출력 신호는 N 채널 MOS 트랜지스터 QN10의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP11은 전원 단자 VDD와 3단째의 기입 비트선 BL3의 타단 사이에 접속된다. NAND 게이트 회로 ND11의 출력 신호는 P 채널 MOS 트랜지스터 QP11의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN11은 3단째의 기입 비트선 BL3의 타단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD7의 출력 신호는 N 채널 MOS 트랜지스터 QN11의 게이트에 공급된다.
P 채널 MOS 트랜지스터 QP12는 전원 단자 VDD와 최상단(4단째)의 기입 비트선 BL4의 타단 사이에 접속된다. NAND 게이트 회로 ND12의 출력 신호는 P 채널 MOS 트랜지스터 QP12의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN12는 최상단의 기입 비트선 BL4의 타단과 접지 단자 VSS 사이에 접속된다. AND 게이트 회로 AD8의 출력 신호는 N 채널 MOS 트랜지스터 QN12의 게이트에 공급된다.
이러한 구성을 갖는 기입 비트선 드라이버/싱커(29A, 31)에 있어서, NAND 게이트 회로 ND5의 출력 신호가 "0", AND 게이트 회로 AD5의 출력 신호가 "1"일 때, 기입 비트선 BL1에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND9의 출력 신호가 "0", AND 게이트 회로 AD1의 출력 신호가 "1"일 때, 기입 비트선 BL1에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND6의 출력 신호가 "0", AND 게이트 회로 AD6의 출력 신호가 "1"일 때, 기입 비트선 BL2에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND10의 출력 신호가 "0", AND 게이트 회로 AD2의 출력 신호가 "1"일 때, 기입 비트선 BL2에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND7의 출력 신호가 "0", AND 게이트 회로 AD7의 출력 신호가 "1"일 때, 기입 비트선 BL3에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND11의 출력 신호가 "0", AND 게이트 회로 AD3의 출력 신호가 "1"일 때, 기입 비트선 BL3에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND8의 출력 신호가 "0", AND 게이트 회로 AD8의 출력 신호가 "1"일 때, 기입 비트선 BL4에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로 ND12의 출력 신호가 "0", AND 게이트 회로 AD4의 출력 신호가 "1"일 때, 기입 비트선 BL4에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
기입 비트선 드라이버/싱커(29A, 31)에 있어서는 기입 동작 시, 기입 신호 WRITE는 "1"로 된다. 또한, 선택된 컬럼에서는 상위 컬럼 어드레스 신호의 모든 비트, 즉 컬럼 어드레스 신호 중 하위 2비트 CA0, CA1을 제외한 컬럼 어드레스 신호의 모든 비트가 "1"로 된다.
하위 컬럼 어드레스 신호 CA0, CA1은 선택된 컬럼 내의 4개의 기입 비트선 BL1, BL2, BL3, BL4 중의 1개를 선택하기 위한 신호이다. 선택된 비트선에는 기입 데이터 DATA의 값에 따른 방향을 갖는 기입 전류가 흐른다.
선택된 컬럼 내의 선택된 기입 비트선에 흐르는 기입 전류의 방향은 기입 데이터 DATA의 값에 따라 결정된다.
예를 들면, 기입 비트선 BL1이 선택되어 있을 때(CA0="0", CA1="0"일 때), 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND5의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD5의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL1에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
반대로, 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND9의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD1의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL1에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL2가 선택되어 있을 때(CA0="1", CA1="0"일 때), 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND6의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD6의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL2에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
반대로, 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND10의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD2의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL2에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL3이 선택되어 있을 때(CA0="0", CA1="1"일 때), 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND7의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD7의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL3에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
반대로, 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND11의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD3의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL3에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL4가 선택되어 있을 때(CA0="1", CA1="1"일 때), 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND8의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD8의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL4에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
반대로, 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND12의 출력 신호가 "0"으로 되고, AND 게이트 회로 AD4의 출력 신호가 "1"로 된다. 그 결과, 기입 비트선 BL4에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
(3) 판독 워드선 드라이버
도 36 및 도 37은 판독 워드선 드라이버의 회로예를 도시하고 있다.
판독 워드선 드라이버는 구조예 1, 2, 6, 7에 적용하는 경우와 구조예 3, 4, 5, 8에 적용하는 경우에 회로 구조가 서로 다르다.
도 36은 구조예 1, 2, 6, 7에 적용되는 판독 워드선 드라이버의 일례를 도시하고 있다.
판독 워드선 드라이버(23B-1)는 AND 게이트 회로 AD9로 구성된다. AND 게이트 회로 AD9에는 판독 신호 READ 및 로우 어드레스 신호가 입력된다.
판독 신호는 판독 동작 시에, "1"로 되는 신호이다. 로우 어드레스 신호는 기입 워드선 드라이버/싱커(도 33)에서의 로우 어드레스 신호와 동일하다.
판독 동작 시, 선택된 로우에서는 로우 어드레스 신호의 모든 비트는 "1"로 되므로, 판독 워드선 RWL1의 전위는 "1"로 된다.
도 37은 구조예 3, 4, 5, 8에 적용되는 판독 워드선 드라이버의 일례를 도시하고 있다.
판독 워드선 드라이버(23B-1)는 NAND 게이트 회로 ND13으로 구성된다. NAND 게이트 회로 ND13에는 판독 신호 READ 및 로우 어드레스 신호가 입력된다.
판독 신호는 판독 동작 시에, "1"로 되는 신호이다. 로우 어드레스 신호는 기입 워드선 드라이버/싱커(도 33)에서의 로우 어드레스 신호와 동일하다.
판독 동작 시, 선택된 로우에서는 로우 어드레스 신호의 모든 비트는 "1"로 되므로, 판독 워드선 RWL1의 전위는 "0"으로 된다.
(4) 컬럼 디코더
도 38 및 도 39는 컬럼 디코더의 회로예를 도시하고 있다.
컬럼 디코더(32, 32A, 32B)는 AND 게이트 회로 AD10으로 구성된다. AND 게이트 회로 AD10에는 판독 신호 READ 및 상위 컬럼 어드레스 신호가 입력된다. 판독 신호는 판독 동작 시에, "1"로 되는 신호이다. 또한, 선택된 컬럼에서는 상위 컬럼 어드레스 신호의 모든 비트는 "1"로 된다.
따라서, 컬럼 디코더(32, 32A)는 그 출력 신호인 컬럼 선택 신호 CSLj의 전위를 "1"로 하고, 컬럼 디코더(32B)는 그 출력 신호인 디코드 신호 DL1의 전위를 "1"로 한다.
(5) 판독 회로
도 40은 판독 회로의 회로예를 도시하고 있다.
본 예에서는 1컬럼 내에서, 판독 블록 내에는 4개의 TMR 소자가 배치되고, 또한 TMR 소자는 각각 독립적으로 판독 비트선에 접속되는 것을 전제로 한다. 즉, 1 컬럼 내에는 4개의 판독 비트선이 배치되고, 이들 판독 비트선은 컬럼 선택 스위치를 경유하여 판독 회로(29B)에 접속된다.
본 예의 판독 회로(29B)는 판독 데이터를 1비트씩 출력하는 1비트 타입의 자기 랜덤 액세스 메모리에 적용된다.
따라서, 판독 회로(29B)는 4개의 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)와, 셀렉터(29B2)와, 출력 버퍼(29B3)를 포함하고 있다.
판독 동작 시, 선택된 판독 블록의 4개의 TMR 소자로부터 동시에 판독 데이터가 판독된다. 이들 4개의 판독 데이터는 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 입력되어, 감지된다.
셀렉터(29B2)는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 기초하여, 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)로부터 출력되는 4개의 판독 데이터 중의 하나를 선택한다. 선택된 판독 데이터는 출력 버퍼(29B3)를 경유하여고, 출력 데이터로서, 자기 랜덤 액세스 메모리로부터 출력된다.
그런데, 본 예에서는 판독 회로(29B)를 1비트 타입의 자기 랜덤 액세스 메모리에 적용하는 것을 전제로 하였다.
그러나, 예를 들면 판독 회로(29B)를, 판독 데이터를 4비트씩 출력하는 4비트 타입의 자기 랜덤 액세스 메모리에 적용하는 경우에는, 셀렉터(29B2)는 불필요하게 된다. 반면, 출력 버퍼(29B3)에 대해서는 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 대응시켜, 4개 필요하게 된다.
도 41은 4비트 타입의 자기 랜덤 액세스 메모리에 적용되는 판독 회로의 회로예를 도시하고 있다.
판독 회로(29B)는 4개의 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)와, 4개의 출력 버퍼(29B31, 29B32, 29B33, 29B34)를 갖고 있다.
판독 동작 시, 선택된 판독 블록의 4개의 TMR 소자로부터 동시에 판독 데이터가 판독된다. 이들 4개의 판독 데이터는 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 입력되어, 감지된다.
그리고, 감지 증폭기 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)의 출력 데이터는 출력 버퍼(29B31, 29B32, 29B33, 29B34)를 경유하여 자기 랜덤 액세스 메모리로부터 출력된다.
도 42는 감지 증폭기 & 바이어스 회로의 회로예를 도시하고 있다.
이 감지 증폭기 & 바이어스 회로는 도 40 및 도 41의 4개의 감지 증폭기 & 바이어스 회로 중의 1개에 대응하고 있다.
감지 증폭기 S/A는, 예를 들면 차동 증폭기로 구성된다.
전원 단자 VDD와 컬럼 선택 스위치(29C) 사이에는 P 채널 MOS 트랜지스터 QP14와 N 채널 MOS 트랜지스터 QN13이 직렬로 접속된다. 연산 증폭기 OP의 마이너스측 입력 단자는 노드 n2에 접속되고, 그 출력 단자는 N 채널 MOS 트랜지스터 QN13의 게이트에 접속되고, 그 플러스측 입력 단자에는 클램프 전위 VC가 입력된다.
연산 증폭기 OP는 노드 n2의 전위를 클램프 전위 VC와 같게 하는 역할을 한다. 클램프 전위 VC의 값은 소정의 플러스 값으로 설정된다.
정전류원 Is는 판독 전류 Iread를 생성한다. 판독 전류 Iread는 P 채널 MOS 트랜지스터 QP13, QP14로 이루어지는 전류 미러 회로를 경유하여 비트선 BLi에 흐른다. 예를 들면, 차동 증폭기로 이루어지는 감지 증폭기는 판독 전류 Iread가 흐르고 있을 때의 노드 n1의 전위에 기초하여, 메모리 셀(TMR 소자)의 데이터를 감지한다.
도 43은 감지 증폭기의 회로예를 도시하고 있다. 도 44는 감지 증폭기의 기준 전위 생성 회로의 회로예를 도시하고 있다.
감지 증폭기 S/A는, 예를 들면 차동 증폭기로 구성된다. 감지 증폭기 S/A는 노드 n1의 전위 Vn1과 기준 전위 Vref를 비교한다.
기준 전위 Vref는 "1" 데이터를 기억하는 TMR 소자와 "0" 데이터를 기억하는 TMR 소자로 생성된다.
전원 단자 VDD와 "1" 데이터를 기억하는 TMR 소자 사이에는 P 채널 MOS 트랜지스터 QP16 및 N 채널 MOS 트랜지스터 QN14, QN15가 직렬로 접속된다. 또한, 전원 단자 VDD와 "0" 데이터를 기억하는 TMR 소자 사이에는 P 채널 MOS 트랜지스터 QP17 및 N 채널 MOS 트랜지스터 QN16, QN17이 직렬로 접속된다.
P 채널 MOS 트랜지스터 QP16, QP17의 드레인은 상호 접속되고, 또한 N 채널 MOS 트랜지스터 QN15, QN17의 드레인도 상호 접속된다.
연산 증폭기 OP는 노드 n4의 전위를 클램프 전위 VC와 같게 하는 역할을 한다. 정전류원 Is2는 판독 전류 Iread를 생성한다. 판독 전류 Iread는 P 채널 MOS 트랜지스터 QP15, QP16으로 이루어지는 전류 미러 회로를 경유하여, "1" 데이터를 기억하는 TMR 소자 및 "0" 데이터를 기억하는 TMR 소자에 흐른다.
기준 전위 Vref는 노드 n3으로부터 출력된다.
여기서, Is1=Is2, 트랜지스터 QP13, QP14, QP15, QP16, QP17을 동일 사이즈, 트랜지스터 QN13, QN14, QN16을 동일 사이즈, 및 트랜지스터 QN15, QN17 및 CSL1, CSL2, …이 입력되는 N 채널 MOS 트랜지스터를 동일 사이즈로 하면, Vref는 "1" 데이터를 출력할 때의 Vn1의 전위와 "0" 데이터를 출력할 때의 Vn1의 전위의 정확한 중간 값으로 할 수 있다.
도 45는 도 42및 도 44의 연산 증폭기 OP의 회로예를 도시하고 있다.
연산 증폭기 OP는 P 채널 MOS 트랜지스터 QP18, QP19 및 N 채널 MOS 트랜지스터 QN18, QN19, QN20으로 구성된다. 인에이블 신호 Enable이 "H"로 되면, 연산 증폭기 OP는 동작 상태로 된다.
4. 제조 방법
본 발명의 자기 랜덤 액세스 메모리의 셀 어레이 구조, 판독 동작 원리, 및 판독 회로에 대해서는 상술한 바와 같다. 따라서, 마지막으로, 본 발명의 자기 랜덤 액세스 메모리를 실현하기 위한 제조 방법에 대하여 설명한다.
이하에 설명하는 제조 방법은 구조예 1에 관한 것이다. 단, 구조예 2∼8에 대해서도, 이하의 제조 방법을 사용하여 간단하게 형성할 수 있다.
즉, 구조예 2는 구조예 1에 대하여, 판독 선택 스위치의 방향만 다르고, 또한 구조예 3, 4는 구조예 1에 대하여, 판독 선택 스위치에 접속되는 배선의 종류(목적)만 다르기 때문이다. 또한, 구조예 5∼8은 구조예 1에 대하여, 판독 선택 스위치를 구성하는 소자가 다른 것에 불과하다.
(1) 대상이 되는 셀 어레이 구조
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단하게 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
도 46은 구조예 1에 관한 셀 어레이 구조를 도시하고 있다.
이 셀 어레이 구조에서는 세로 방향으로 적층된 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 의해, 1개의 판독 블록이 구성된다.
반도체 기판(51)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 컬럼 방향으로 인접하는 2개의 판독 블록 내의 판독 선택 스위치 RSW는 1개의 소스를 상호 공유하고 있다. 판독 선택 스위치 RSW의 소스는 소스선 SL에 접속된다. 소스선 SL은, 예를 들면 Y 방향에 일직선으로 연장되고, 1컬럼 내에 배치되는 복수의 판독 블록의 판독 선택 스위치 RSW에 공통으로 접속된다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWL1, RWL2, RWL3으로 되어 있다. 판독 워드선 RWL1, RWL2, RWL3은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는, 각각 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는, 예를 들면 도 7, 도 8 또는 도 9에 도시한 바와 같은 구조를 갖는다. TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 상하 방향의 방향은, 예를 들면 자유층(기억층)이 되는 기입 워드선과 판독/기입 비트선으로부터 등거리가 되도록 설정하고, 그 용이축은, 예를 들면 X 방향으로 평행하게 되도록 하여 설정한다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 하면은 하부 전극에 접속된다. 하부 전극은 컨택트 플러그에 의해, 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 바로 아래에는 X 방향으로 연장되는 기입 워드선 WWL1, WWL2, WWL3, WWL4가 배치된다. TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 상면은 Y 방향으로 연장되는 판독/기입 비트선 BL1, BL2, BL3, BL4에 접촉하고 있다.
반도체 기판(51)의 상부로부터 셀 어레이 구조를 본 경우에, 예를 들면 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 오버랩하도록 레이아웃된다. 또한, 기입 워드선 WWL1, WWL2, WWL3, WWL4에 대해서도 상호 오버랩하도록 레이아웃된다. 또한, 판독/기입 비트선 BL1, BL2, BL3, BL4에 대해서도 상호 오버랩하도록 레이아웃된다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 일단을 판독 선택 스위치 RSW의 드레인에 접속하기 위한 컨택트 플러그는, 기입 워드선 WWL1, WWL2, WWL3, WWL4나 판독/기입 비트선 BL1, BL2, BL3, BL4와 오버랩하지 않는 위치에 레이아웃된다.
(2) 제조 방법의 각 단계
이하, 도 46의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는 구체화된 제조 방법(예를 들면, 듀얼 다마신 프로세스의 채용 등)을 설명하므로, 도 46의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성하는 셀 어레이 구조의 개략은, 도 46의 셀 어레이 구조와 거의 동일하게 된다.
[1] 소자 분리 단계
우선, 도 47에 도시한 바와 같이 반도체 기판(51) 내에, STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은, 예를 들면 다음과 같은 프로세스에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해, 반도체 기판(51) 위에 마스크 패턴(질화 실리콘 등)을 형성한다. 이 마스크 패턴을 마스크로 하여, RIE(Reactive Ion Etching)를 이용하여 반도체 기판(51)을 에칭하고, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여, 이 트렌치 내에 절연층(산화 실리콘 등)을 채운다.
이 후, 필요하면, 예를 들면 이온 주입법에 의해, 반도체 기판 내에, P형 불순물(B, BF2 등) 또는 N형 불순물(P, As 등)을 주입하여, P형 웰 영역 또는 N형 웰 영역을 형성한다.
[2] MOSFET의 형성 단계
다음으로, 도 48에 도시한 바와 같이 반도체 기판(51)의 표면 영역에, 판독 선택 스위치로서 기능하는 MOS 트랜지스터를 형성한다.
MOS 트랜지스터는, 예를 들면 이하와 같은 프로세스에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에, MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해, 소자 영역 내에 게이트 절연막(산화 실리콘 등)(53)을 형성한다. CVD법으로, 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘 등) 및 캡 절연막(질화 실리콘 등)(55)을 형성한다.
PEP에 의해 캡 절연막(55)을 패터닝한 후, 이 캡 절연막(55)을 마스크로 하여, RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 위에, X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연막(55) 및 게이트 전극(54)을 마스크로 하여 이온 주입법을 이용하여, 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에 저농도의 불순물 영역(LDD 영역 또는 확장 영역)을 형성한다.
CVD법으로 반도체 기판(51) 위의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭하고, 게이트 전극(54) 및 캡 절연막(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연막(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여 이온 주입법을 이용하여, 반도체 기판(51) 내에, P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56B)이 형성된다.
이 후, CVD법으로 반도체 기판(51) 위의 전체에, MOS 트랜지스터를 완전하게 덮는 층간 절연막(예를 들면, 산화 실리콘 등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써, 층간 절연막(58)의 표면을 평탄화한다.
[3] 컨택트홀의 형성 단계
다음으로, 도 49 및 도 50에 도시한 바와 같이 반도체 기판(51) 위의 층간 절연막(58)에, MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은, 예를 들면 PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(58)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
[4] 배선 홈의 형성 단계
다음으로, 도 51에 도시한 바와 같이, 반도체 기판(51) 위의 층간 절연막(58)에 배선 홈(60)을 형성한다. 본 예에서는, 배선 홈(60)은 Y 방향으로 연장되어 있지만, 동일 단면(Y 방향으로 연장되는 직선에 의해 디바이스를 절단한 경우의 단면) 내에, 소스 영역(56A) 상의 컨택트홀(59)과 드레인 영역(56B) 상의 컨택트홀(59)과 배선 홈(60)이 동시에 나타나는 경우는 없다.
그래서, 도 51에서는 배선 홈(60)을 파선으로 나타내고 있다.
배선 홈(60)은, 예를 들면 PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(58)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
[5] 제1 배선층의 형성 단계
다음으로, 도 52에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(58) 상, 컨택트홀(59)의 내면 상 및 배선 홈(60)의 내면 상에, 각각 배리어 메탈층(Ti와 TiN의 적층 등)(61)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(61) 상에 컨택트홀(59) 및 배선 홈(60)을 완전하게 채우는 금속층(W 등)(62)을 형성한다.
이 후, 도 53에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(62)을 연마하여, 금속층(62)을 컨택트홀(59) 내 및 배선 홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그(62A)가 되고, 배선 홈(60) 내에 잔존한 금속층(62)은 제1 배선층(소스선, 디코드선 등)(62B)이 된다. 또한, CVD법으로 층간 절연막(58) 상에, 층간 절연막(산화 실리콘 등)(63)을 형성한다.
컨택트홀의 형성 단계, 배선 홈의 형성 단계 및 제1 배선층의 형성 단계로 이루어지는 단계는 듀얼 다마신 프로세스라고 한다.
또, 실제는 동일 단면(Y 방향으로 연장되는 직선에 의해 디바이스를 절단한 경우의 단면) 내에, 컨택트 플러그(62A)와 제1 배선(62B)이 동시에 나타나는 경우는 없다. 그러나, 도 53 및 이제부터 설명하는 도 54 이후의 도면에서는 컨택트 플러그(62A) 외에, 실제로는 단면으로서 나타나지 않는 제1 배선(62B)도 나타내기로 한다.
[6] 배선 홈의 형성 단계
다음으로, 도 54에 도시한 바와 같이, 층간 절연막(63)에 배선 홈(64)을 형성한다. 본 예에서는, 배선 홈(64)은 기입 워드선을 형성하기 위한 홈으로 되어 있으며, X 방향으로 연장되어 있다. 배선 홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(65)이 형성된다.
배선 홈(64)은, 예를 들면 PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(63)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스터 패턴은 제거된다.
측벽 절연층(65)은, CVD법으로 층간 절연막(63) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[7] 제2 배선층의 형성 단계
다음으로, 도 55에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(63) 상, 배선 홈(64)의 내면 상 및 측벽 절연층(65) 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(66)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(66) 상에 배선 홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 도 56에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(67)을 연마하여, 금속층(67)을 배선 홈(64) 내에만 남긴다. 배선 홈(64) 내에 잔존한 금속층(67)은 기입 워드선으로서 기능하는 제2 배선층이 된다.
또한, CVD법으로 층간 절연막(63) 상에 절연층(질화 실리콘 등)(68)을 형성한다. 또한, CMP법으로 이 절연층(68)을 연마하여, 이 절연층(68)을 제2 배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제2 배선층으로서의 금속층(67)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(69)을 형성한다.
배선 홈의 형성 단계 및 제2 배선층의 형성 단계로 이루어지는 단계는 다마신 프로세스라고 한다.
[8] 제1 MTJ 소자의 하부 전극의 형성 단계
다음으로, 도 57 및 도 58에 도시한 바와 같이, 층간 절연막(69)에 제1 배선층으로서의 금속층(62A, 62B)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면 PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(63, 69)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(70)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면 CMP법을 이용하여 금속층(71)을 연마하고, 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, CVD법으로 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(72)을 형성한다.
[9] 제1 MTJ 소자의 형성 단계
다음으로, 도 59 및 도 60에 도시한 바와 같이, 금속층(72) 상에 제1 MTJ 소자(73)를 형성한다. 제1 MTJ 소자(73)는 터널 배리어 및 이것을 사이에 끼우는 2개의 강자성층을 주요부로 하여 구성되어, 예를 들면 도 7에 도시한 바와 같은 구조를 갖고 있다.
또한, 제1 MTJ 소자(73)의 하부 전극(72)을 패터닝한다.
제1 MTJ 소자(73)의 하부 전극(72)의 패터닝은, PEP에 의해 하부 전극(72) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 하부 전극(72)을 에칭함으로써, 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
이 후, CVD법을 이용하여, 제1 MTJ 소자(73)를 완전하게 덮는 층간 절연막(75)을 형성한다.
[10] 배선 홈의 형성 단계
다음으로, 도 61에 도시한 바와 같이, 층간 절연막(75)에 배선 홈(75A)을 형성한다. 본 예에서는, 배선 홈(75A)은 판독/기입 비트선을 형성하기 위한 홈으로 되어 있으며, Y 방향으로 연장되어 있다. 배선 홈(75A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선 홈(75A)은, 예를 들면 PEP에 의해 층간 절연막(75) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(75)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은, CVD법으로 층간 절연막(75) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[11] 제3 배선층의 형성 단계
다음으로, 도 62에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(75) 상, 배선 홈(75A)의 내면 상 및 측벽 절연층 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(76)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(76) 상에 배선 홈(75A)을 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 도 63에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(77)을 연마하여, 금속층(77)을 배선 홈(75A) 내에만 남긴다. 배선 홈(75A) 내에 잔존한 금속층(77)은 판독/기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법으로 층간 절연막(75) 상에 절연층(질화 실리콘 등)(78)을 형성한다. 또한, CMP법으로 이 절연층(78)을 연마하여, 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(79)을 형성한다.
[12] 배선 홈의 형성 단계
다음으로, 도 64에 도시한 바와 같이, 층간 절연막(79)에 배선 홈(87)을 형성한다. 본 예에서는, 배선 홈(87)은 기입 워드선을 형성하기 위한 홈으로 되어 있으며, X 방향으로 연장되어 있다. 배선 홈(87)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(88)이 형성된다.
배선 홈(87)은, 예를 들면 PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(86)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(88)은, CVD법으로 층간 절연막(86) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[13] 제4 배선층의 형성 단계
다음으로, 도 65에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(79) 상, 배선 홈(87)의 내면 상 및 측벽 절연층(88) 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(89)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(89) 상에 배선 홈(87)을 완전하게 채우는 금속층(Cu 등)(91)을 형성한다.
이 후, 도 66에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(91)을 연마하고, 금속층(91)을 배선 홈(87) 내에만 남긴다. 배선 홈(87) 내에 잔존한 금속층(91)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법으로 층간 절연막(86) 상에 절연층(질화 실리콘 등)(92)을 형성한다. 또한, CMP법으로 이 절연층(92)을 연마하여, 이 절연층(92)을 제4 배선층으로서의 금속층(91) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에 제4 배선층으로서의 금속층(91)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(93)을 형성한다.
[14] 제2 MTJ 소자의 하부 전극의 형성 단계
다음으로, 도 67 및 도 68에 도시한 바와 같이, 층간 절연막(79, 93)에 제1 MTJ 소자의 하부 전극(72)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면 PEP에 의해 층간 절연막(93) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(79, 93)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(94)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(94) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(95)을 형성한다.
이 후, 예를 들면 CMP법을 이용하여 금속층(95)을 연마하여, 금속층(95)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(95)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(93) 상에 제2 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(96)을 형성한다.
[15] 제2 MTJ 소자의 형성 단계
다음으로, 도 69 및 도 70에 도시한 바와 같이, 금속층(96) 상에 제2 MTJ 소자(97)를 형성한다. 제2 MTJ 소자(97)는 터널 배리어 및 이것을 사이에 끼우는 2개의 강자성층을 주요부로 하여 구성되어, 예를 들면 도 7에 도시한 바와 같은 구조를 갖고 있다.
또한, 제2 MTJ 소자(97)의 하부 전극(96)을 패터닝한다.
제2 MTJ 소자(97)의 하부 전극(96)의 패터닝은, PEP에 의해 하부 전극(96) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 하부 전극(96)을 에칭함으로써, 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
이 후, CVD법을 이용하여, 제2 MTJ 소자(97)를 완전하게 덮는 층간 절연막(100)을 형성한다.
[16] 배선 홈의 형성 단계
다음으로, 도 71에 도시한 바와 같이, 층간 절연막(100)에 배선 홈(100A)을 형성한다. 본 예에서는, 배선 홈(100A)은 판독/기입 비트선을 형성하기 위한 홈으로 되어 있으며, Y 방향으로 연장되어 있다. 배선 홈(100A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선 홈(100A)은, 예를 들면 PEP에 의해 층간 절연막(100) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(100)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은, CVD법으로 층간 절연막(100) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[17] 제5 배선층의 형성 단계
다음으로, 도 72에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(100) 상, 배선 홈(100A)의 내면 상 및 측벽 절연층 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(101)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(101) 상에 배선 홈(100A)을 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 도 73에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(102)을 연마하여, 금속층(102)을 배선 홈(100A) 내에만 남긴다. 배선 홈(100A) 내에 잔존한 금속층(102)은 판독/기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법으로 층간 절연막(100) 상에 절연층(질화 실리콘 등)(103)을 형성한다. 또한, CMP법으로 이 절연층(103)을 연마하여, 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(104)을 형성한다.
[18] 배선 홈의 형성 단계
다음으로, 도 74에 도시한 바와 같이, 층간 절연막(104)에 배선 홈(112)을 형성한다. 본 예에서는, 배선 홈(112)은 기입 워드선을 형성하기 위한 홈으로 되어 있으며, X 방향으로 연장되어 있다. 배선 홈(112)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(113)이 형성된다.
배선 홈(112)은, 예를 들면 PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(104)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은, CVD법으로 층간 절연막(104) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[19] 제6 배선층의 형성 단계
다음으로, 도 75에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(104) 상, 배선 홈(112)의 내면 상 및 측벽 절연층(113) 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(114)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(114) 상에 배선 홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 도 76에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(115)을 연마하여, 금속층(115)을 배선 홈(112) 내에만 남긴다. 배선 홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법으로 층간 절연막(104) 상에 절연층(질화 실리콘 등)(116)을 형성한다. 또한, CMP법으로 이 절연층(116)을 연마하여, 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다. 또한, 층간 절연막(104) 상에 제6 배선층으로서의 금속층(115)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(117)을 형성한다.
[20] 제3 MTJ 소자의 하부 전극의 형성 단계
다음으로, 도 77 및 도 78에 도시한 바와 같이, 층간 절연막(100, 104)에 제2 MTJ 소자의 하부 전극(96)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면 PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(100, 104)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(118)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(118) 상에, 컨택트홀을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
이 후, 예를 들면 CMP법을 이용하여 금속층(119)을 연마하여, 금속층(119)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(117) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(120)을 형성한다.
[21] 제3 MTJ 소자의 형성 단계
다음으로, 도 79 및 도 80에 도시한 바와 같이, 금속층(120) 상에 제3 MTJ 소자(121)를 형성한다. 제3 MTJ 소자(121)는 터널 배리어 및 이것을 사이에 끼우는 2개의 강자성층을 주요부로 하여 구성되어, 예를 들면 도 7에 도시한 바와 같은 구조를 갖고 있다.
또한, 제3 MTJ 소자(121)의 하부 전극(120)을 패터닝한다.
제3 MTJ 소자(121)의 하부 전극(120)의 패터닝은 PEP에 의해 하부 전극(120) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 하부 전극(120)을 에칭함으로써, 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
이 후, CVD법을 이용하여, 제3 MTJ 소자(121)를 완전하게 덮는 층간 절연막(122)을 형성한다.
[22] 배선 홈의 형성 단계
다음으로, 도 81에 도시한 바와 같이, 층간 절연막(122)에 배선 홈(122A)을 형성한다. 본 예에서는, 배선 홈(122A)은 판독/기입 비트선을 형성하기 위한 홈으로 되어 있으며, Y 방향으로 연장되어 있다. 배선 홈(122A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선 홈(122A)은, 예를 들면 PEP에 의해 층간 절연막(122) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(122)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은, CVD법으로 층간 절연막(122) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[23] 제7 배선층의 형성 단계
다음으로, 도 82에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(122) 상, 배선 홈(122A)의 내면 상 및 측벽 절연층 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(123)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(123) 상에 배선 홈(122A)을 완전하게 채우는 금속층(Cu 등)(124)을 형성한다.
이 후, 도 83에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(124)을 연마하여, 금속층(124)을 배선 홈(122A) 내에만 남긴다. 배선 홈(122A) 내에 잔존한 금속층(124)은 판독/기입 비트선으로서 기능하는 제7 배선층이 된다.
또한, CVD법으로 층간 절연막(122) 상에 절연층(질화 실리콘 등)(125)을 형성한다. 또한, CMP법으로 이 절연층(125)을 연마하여, 이 절연층(125)을 제7 배선층으로서의 금속층(124) 상에만 잔존시킨다. 또한, 층간 절연막(122) 상에 제7 배선층으로서의 금속층(124)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(126)을 형성한다.
[24] 배선 홈의 형성 단계
다음으로, 도 84에 도시한 바와 같이, 층간 절연막(126)에 배선 홈(127)을 형성한다.
본 예에서는, 배선 홈(127)은 기입 워드선을 형성하기 위한 홈으로 되어 있으며, X 방향으로 연장되어 있다. 배선 홈(127)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(128)이 형성된다.
배선 홈(127)은, 예를 들면 PEP에 의해, 층간 절연막(126) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(126)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(128)은, CVD법으로 층간 절연막(126) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[25] 제8 배선층의 형성 단계
다음으로, 도 85에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(126) 상, 배선 홈(127)의 내면 상 및 측벽 절연층(128) 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(129)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(129) 상에 배선 홈(127)을 완전하게 채우는 금속층(Cu 등)(130)을 형성한다.
이 후, 도 86에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(130)을 연마하여, 금속층(130)을 배선 홈(127) 내에만 남긴다. 배선 홈(127) 내에 잔존한 금속층(130)은 기입 워드선으로서 기능하는 제8 배선층이 된다.
또한, CVD법으로 층간 절연막(126) 상에 절연층(질화 실리콘 등)(131)을 형성한다. 또한, CMP법으로 이 절연층(131)을 연마하여, 이 절연층(131)을 제8 배선층으로서의 금속층(130) 상에만 잔존시킨다. 또한, 층간 절연막(126) 상에 제8 배선층으로서의 금속층(130)을 완전하게 덮는 층간 절연막(산화 실리콘 등)(132)을 형성한다.
[26] 제4 MTJ 소자의 하부 전극의 형성 단계
다음으로, 도 87 및 도 88에 도시한 바와 같이, 층간 절연막(122, 126)에 제3 MTJ 소자의 하부 전극(120)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은, 예를 들면 PEP에 의해 층간 절연막(126) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(122, 126)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(133)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(133) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(134)을 형성한다.
이 후, 예를 들면 CMP법을 이용하여 금속층(134)을 연마하여, 금속층(134)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(134)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해, 층간 절연막(132) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(135)을 형성한다.
[27] 제4 MTJ 소자의 형성 단계
다음으로, 도 89 및 도 90에 도시한 바와 같이, 금속층(135) 상에 제4 MTJ 소자(136)를 형성한다. 제4 MTJ 소자(136)는 터널 배리어 및 이것을 사이에 끼우는 2개의 강자성층을 주요부로 하여 구성되어, 예를 들면 도 7에 도시한 바와 같은 구조를 갖고 있다.
또한, 제4 MTJ 소자(136)의 하부 전극(135)을 패터닝한다.
제4 MTJ 소자(136)의 하부 전극(135)의 패터닝은, PEP에 의해, 하부 전극(135) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 하부 전극(135)을 에칭함으로써, 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
이 후, CVD법을 이용하여, 제4 MTJ 소자(136)를 완전하게 덮는 층간 절연막(137)을 형성한다.
[28] 배선 홈의 형성 단계
다음으로, 도 91에 도시한 바와 같이, 층간 절연막(137)에 배선 홈(137A)을 형성한다. 본 예에서는, 배선 홈(137A)은 판독/기입 비트선을 형성하기 위한 홈으로 되어 있으며, Y 방향으로 연장되어 있다. 배선 홈(137A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선 홈(137A)은, 예를 들면 PEP에 의해 층간 절연막(137) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(137)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은, CVD법으로 층간 절연막(137) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
[29] 제9 배선층의 형성 단계
다음으로, 도 92에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여, 층간 절연막(137) 상, 배선 홈(137A)의 내면 상 및 측벽 절연층 상에, 각각 배리어 메탈층(Ta와 TaN의 적층 등)(138)을 형성한다. 계속해서, 예를 들면 스퍼터법에 의해, 배리어 메탈층(138) 상에 배선 홈(137A)을 완전하게 채우는 금속층(Cu 등)(139)을 형성한다.
이 후, 도 93 및 도 94에 도시한 바와 같이, 예를 들면 CMP법을 이용하여 금속층(139)을 연마하여, 금속층(139)을 배선 홈(137A) 내에만 남긴다. 배선 홈(137A) 내에 잔존한 금속층(139)은 판독/기입 비트선으로서 기능하는 제9 배선층이 된다.
또한, CVD법으로 층간 절연막(137) 상에 절연층(질화 실리콘 등)(140)을 형성한다. 또한, CMP법으로 이 절연층(140)을 연마하여, 이 절연층(140)을 제9 배선층으로서의 금속층(139) 상에만 잔존시킨다.
마지막으로, 예를 들면 층간 절연막(137) 상에 제9 배선층으로서의 금속층(139)을 완전하게 덮는 층간 절연막(산화 실리콘 등)을 형성한다.
(3) 정리
이러한 제조 방법에 따르면, 판독 블록이 복수 단으로 적층된 복수의 TMR 소자로 구성되고, 또한 이들 복수의 TMR 소자가 각각 독립적으로 판독 비트선에 접속되는 셀 어레이 구조(1스위치-nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는 배선층을 형성함에 있어서, 다마신 프로세스 및 듀얼 다마신 프로세스를 채용하였지만, 그 대신에, 예를 들면 배선층의 가공을 에칭에 의해 행하는 프로세스를 채용해도 된다.
6. 기타
상술한 설명에서는 자기 랜덤 액세스 메모리의 메모리 셀로서, TMR 소자를 이용하는 것을 전제로 하였지만, 메모리 셀이 GMR(Giant Magneto Resistance) 소자인 경우에도, 본 발명, 즉 각종 셀 어레이 구조, 판독 동작 원리, 판독 회로의 구체예 등을 적용할 수 있다.
또한, TMR 소자나 GMR 소자의 구조나, 이들을 구성하는 재료 등에 대해서도, 본 발명의 적용에 있어서, 특별히 한정되지 않는다. 본 예에서는, 판독 블록 내의 TMR 소자의 수가 4개인 경우에 대해서 설명했지만, 판독 블록 내의 TMR 소자의 수는 4개에 한정되지 않고, 자유롭게 설정할 수 있다.
자기 랜덤 액세스 메모리의 판독 선택 스위치로서는 MOS 트랜지스터, 바이폴라 트랜지스터 및 다이오드인 경우에 대해서 설명했지만, 그 외의 스위치 소자, 예를 들면 MIS(Metal Insulator Semiconductor) 트랜지스터(MOSFET를 포함), MES(Metal Semiconductor) 트랜지스터, 접합(Junction) 트랜지스터 등을 판독 선택 스위치로서 이용할 수도 있다.
이상, 본 발명에 따르면, 메모리 용량의 증대에 적합한 신규한 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 관한 회로도.
도 2는 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 관한 회로도.
도 3은 본 발명의 자기 랜덤 액세스 메모리의 구조예 1의 변형예에 관한 회로도.
도 4는 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 관한 단면도.
도 5는 본 발명의 자기 랜덤 액세스 메모리의 구조예 1에 관한 단면도.
도 6은 구조예 1의 TMR 소자 및 그 근방의 레이아웃을 도시하는 평면도.
도 7은 TMR 소자의 구조예를 도시하는 도면.
도 8은 TMR 소자의 구조예를 도시하는 도면.
도 9는 TMR 소자의 구조예를 도시하는 도면.
도 10은 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 관한 회로도.
도 11은 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 관한 단면도.
도 12는 본 발명의 자기 랜덤 액세스 메모리의 구조예 2에 관한 단면도.
도 13은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 관한 회로도.
도 14는 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 관한 회로도.
도 15는 본 발명의 자기 랜덤 액세스 메모리의 구조예 3의 변형예에 관한 회로도.
도 16은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3의 변형예에 관한 회로도.
도 17은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 관한 단면도.
도 18은 본 발명의 자기 랜덤 액세스 메모리의 구조예 3에 관한 단면도.
도 19는 구조예 3의 TMR 소자 및 그 근방의 레이아웃을 도시하는 평면도.
도 20은 본 발명의 자기 랜덤 액세스 메모리의 구조예 4에 관한 회로도.
도 21은 본 발명의 자기 랜덤 액세스 메모리의 구조예 4에 관한 단면도.
도 22는 본 발명의 자기 랜덤 액세스 메모리의 구조예 4에 관한 단면도.
도 23은 본 발명의 자기 랜덤 액세스 메모리의 구조예 5에 관한 회로도.
도 24는 본 발명의 자기 랜덤 액세스 메모리의 구조예 5에 관한 단면도.
도 25는 본 발명의 자기 랜덤 액세스 메모리의 구조예 5에 관한 단면도.
도 26은 본 발명의 자기 랜덤 액세스 메모리의 구조예 6에 관한 회로도.
도 27은 본 발명의 자기 랜덤 액세스 메모리의 구조예 6에 관한 단면도.
도 28은 본 발명의 자기 랜덤 액세스 메모리의 구조예 6에 관한 단면도.
도 29는 본 발명의 자기 랜덤 액세스 메모리의 구조예 7에 관한 회로도.
도 30은 본 발명의 자기 랜덤 액세스 메모리의 구조예 7에 관한 단면도.
도 31은 본 발명의 자기 랜덤 액세스 메모리의 구조예 8에 관한 회로도.
도 32는 본 발명의 자기 랜덤 액세스 메모리의 구조예 8에 관한 단면도.
도 33은 기입 워드선 드라이버/싱커의 회로예를 도시하는 도면.
도 34는 기입 비트선 드라이버/싱커의 회로예를 도시하는 도면.
도 35는 기입 비트선 드라이버/싱커의 회로예를 도시하는 도면.
도 36은 판독 워드선 드라이버의 회로예를 도시하는 도면.
도 37은 판독 워드선 드라이버의 회로예를 도시하는 도면.
도 38은 컬럼 디코더의 회로예를 도시하는 도면.
도 39는 컬럼 디코더의 회로예를 도시하는 도면.
도 40은 판독 회로의 회로예를 도시하는 도면.
도 41은 판독 회로의 회로예를 도시하는 도면.
도 42는 감지 증폭기 & 바이어스 회로의 회로예를 도시하는 도면.
도 43은 감지 증폭기의 회로예를 도시하는 도면.
도 44는 기준 전위 생성 회로의 회로예를 도시하는 도면.
도 45는 연산 증폭기의 회로예를 도시하는 도면.
도 46은 본 발명의 제조 방법이 적용되는 디바이스 구조를 나타내는 도면.
도 47은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 48은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 49는 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 50은 도 49의 L-L선을 따라 취한 단면도.
도 51은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 52는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 53은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 54는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 55는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 56은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 57은 본 발명의 제조 방법의 1단계를 도시하는 평면도.
고 58은 도 57의 LⅧ-LⅧ선을 따라 취한 단면도.
도 59는 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 60은 도 59의 LX-LX선을 따라 취한 단면도.
도 61은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 62는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 63은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 64는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 65는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 66은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 67은 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 68은 도 67의 LXⅧ-LXⅧ선을 따라 취한 단면도.
도 69는 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 70은 도 69의 LXX-LXX선을 따라 취한 단면도.
도 71은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 72는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 73은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 74는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 75는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 76은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 77은 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 78은 도 77의 LXXⅧ-LXXⅧ선을 따라 취한 단면도.
도 79는 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 80은 도 79의 LXXX-LXXX선을 따라 취한 단면도.
도 81은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 82는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 83은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 84는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 85는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 86은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
고 87은 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 88은 도 87의 LXXXⅧ-LXXXⅧ선을 따라 취한 단면도.
도 89는 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 90은 도 89의 XL-XL선을 따라 취한 단면도.
도 91은 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 92는 본 발명의 제조 방법의 1단계를 도시하는 단면도.
도 93은 본 발명의 제조 방법의 1단계를 도시하는 평면도.
도 94는 도 93의 XCIV-XCIV선을 따라 취한 단면도.
도 95는 구조예 1의 변형예를 도시하는 회로도.
도 96은 구조예 1의 변형예를 도시하는 회로도.
도 97은 구조예 1의 변형예를 도시하는 단면도.
도 98은 구조예 1의 변형예를 도시하는 단면도.
도 99는 구조예 1의 변형예를 도시하는 단면도.
도 100은 구조예 1의 변형예를 도시하는 단면도.
도 101은 구조예 2의 변형예를 도시하는 회로도.
도 102는 구조예 2의 변형예를 도시하는 단면도.
도 103은 구조예 2의 변형예를 도시하는 단면도.
도 104는 구조예 2의 변형예를 도시하는 단면도.
도 105는 구조예 2의 변형예를 도시하는 단면도.
도 106은 구조예 3의 변형예를 도시하는 회로도.
도 107은 구조예 3의 변형예를 도시하는 회로도.
도 108은 구조예 3의 변형예를 도시하는 단면도.
도 109는 구조예 3의 변형예를 도시하는 단면도.
도 110은 구조예 3의 변형예를 도시하는 단면도.
도 111은 구조예 3의 변형예를 도시하는 단면도.
도 112는 구조예 4의 변형예를 도시하는 회로도.
도 113은 구조예 4의 변형예를 도시하는 단면도.
도 114는 구조예 4의 변형예를 도시하는 단면도.
도 115는 구조예 4의 변형예를 도시하는 단면도.
도 116은 구조예 4의 변형예를 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 메모리 셀 어레이
12 : TMR 소자
23A-1, … 23A-n : 기입 워드선 드라이버
24-1, … 24-n : 기입 워드선 싱커
25-1, … 25-n : 로우 디코더
29A, 31 : 기입 비트선 드라이버/싱커
29B : 판독 회로
29B11, … 29B14 : 감지 증폭기 & 바이어스 회로
29B2: 셀렉터
29B3 : 출력 버퍼
29C : 컬럼 선택 스위치
30 : 공통 데이터선
32 : 컬럼 디코더
41, 51 : 반도체 기판
42A, … 42E : 컨택트 플러그
43 : 중간층
44A, … 44D : 하부 전극
52 : 소자 분리 절연층
53 : 게이트 절연막
54 : 게이트 전극
55 : 캡 절연막
56A : 소스 영역
56B : 드레인 영역
57, 65, 88 : 측벽 절연층
58, 63, 69, 75, 79, 93, 100, 104, 122, 126, 137 : 층간 절연막
59 : 컨택트홀
60, 64, 75A, 87, 100A, 112, 122A, 127, 137A : 배선 홈
61, 66, 70, 76, 80, 89, 94, 114, 118, 123, 129, 138 : 배리어 메탈층
62, 67, 71, 77, 81, 90, 95, 115, 119, 124, 130, 139 : 금속층
68, 78, 92, 103, 116, 125, 131, 140 : 절연층
73, 97, 108, 120, 136 :MTJ 소자
72, 96, 121, 135 : 하부 전극
MTJ1, … MTJ4 : TMR 소자(MTJ 소자)
BK11, … BKjn : 판독 블록
WWL4(n-1)+1, … WWL4(n-1)+4 : 기입 워드선
RWL1, … RWLn : 판독 워드선
BL1, … BLj : 판독/기입 비트선
QP1, … QP19 : P 채널 MOS 트랜지스터
QN1, … QN20 : N 채널 MOS 트랜지스터
AD1, … AD10 : AND 회로
ND1, … ND12 : NAND 회로
INV1, … INV8 : 인버터 회로
OP : 연산 증폭기
Is1, Is2 : 정전류원
RSW : 판독 선택 스위치
BSW : 블록 선택 스위치

Claims (71)

  1. 자기 저항 효과를 이용하는 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각각의 일단에 공통으로 접속되는 판독 선택 스위치와,
    상기 복수의 메모리 셀에 대응하여 배치되고, 제1 방향으로 연장되는 복수의 비트선을 포함하고,
    상기 복수의 메모리 셀의 각각은 그 타단이 상기 복수의 비트선 중의 1개에 독립적으로 접속되며, 상기 복수의 비트선은 판독 모드에서 상호 전기적으로 절연되어 있고, 상기 복수의 메모리 셀의 각각은 복수 단으로 적층되어 있으며, 상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래에 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각의 일단과 상기 판독 선택 스위치를 접속하는 복수의 컨택트 플러그를 더 포함하며,
    상기 컨택트 플러그는 상호 중첩되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 판독 선택 스위치에 접속되고 상기 제1 방향으로 연장되는 소스선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  5. 제4항에 있어서,
    전원 공급 단자와,
    상기 소스선과 상기 전원 공급 단자 사이에 접속되는 컬럼 선택 스위치를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  6. 제4항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 판독 선택 스위치는 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 판독 선택 스위치에 접속되고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 판독 워드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  9. 제8항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향으로 연장되는 디코드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 판독 선택 스위치는 컬럼 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  11. 제1항에 있어서,
    판독 회로와,
    상기 복수의 비트선과 상기 판독 회로 사이에 접속되는 컬럼 선택 스위치를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  12. 제11항에 있어서,
    상기 판독 선택 스위치와 상기 컬럼 선택 스위치는 동일한 동작을 행하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  13. 제11항에 있어서,
    상기 판독 회로는, 상기 복수의 비트선에 대응하여 배치되는 복수의 감지 증폭기와, 상기 복수의 감지 증폭기에 대응하여 배치되는 복수의 출력 버퍼로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  14. 제11항에 있어서,
    상기 판독 회로는, 상기 복수의 비트선에 대응하여 배치되는 복수의 감지 증폭기와, 상기 복수의 감지 증폭기 데이터 중의 1개를 출력하는 출력 버퍼와, 상기 복수의 감지 증폭기와 상기 출력 버퍼 사이에 접속되는 셀렉터로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  15. 제1항에 있어서,
    상기 복수의 비트선의 각각의 양단에 접속되어, 상기 복수의 비트선에 기입 데이터에 따른 방향으로 기입 전류를 흘리기 위한 기입 비트선 드라이버/싱커를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  16. 제1항에 있어서,
    상기 복수의 비트선은 판독 비트선으로서 및 기입 비트선으로서 기능하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  17. 제1항에 있어서,
    상기 복수의 메모리 셀에 대응하여 배치되고, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 기입 워드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  18. 제17항에 있어서,
    상기 복수의 기입 워드선의 각각은 상기 복수의 메모리 셀의 일단측에 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  19. 제1항에 있어서,
    상기 복수의 메모리 셀의 하나의 타단과 상기 복수의 비트선의 하나 사이에 각각이 접속되는 복수의 블록 선택 스위치를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  20. 제19항에 있어서,
    상기 블록 선택 스위치는 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  21. 제19항에 있어서,
    상기 판독 선택 스위치와 상기 블록 선택 스위치는 동일한 동작을 행하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  22. 제1항에 있어서,
    상기 복수의 메모리 셀은 1개의 판독 블록을 구성하고, 상기 복수의 메모리 셀의 데이터는 동시에 판독되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  23. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각은, 자화 방향이 고정되는 핀층, 기입 데이터에 따라 자화 방향이 변하는 기억층 및 상기 핀층과 상기 기억층 사이에 배치되는 터널 배리어층을 갖는 자기 기억 소자로 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  24. 제23항에 있어서,
    상기 자기 기억 소자의 자화 용이축은 상기 제1 방향에 직교하는 제2 방향을 향하고 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  25. 제1항에 있어서,
    상기 판독 선택 스위치는, MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 어느 하나로 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  26. 자기 저항 효과를 이용하여 복수 단으로 적층되는 데이터를 기억하는 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각각의 일단에 공통으로 접속되는 판독 선택 스위치와,
    상기 복수의 메모리 셀에 대응하여 배치되고, 제1 방향으로 연장되는 복수의 비트선을 구비하고,
    상기 복수의 메모리 셀의 각각의 타단은 상기 복수의 비트선 중의 1개에 독립적으로 접속되고, 상기 복수의 메모리 셀의 기억 데이터는 상기 비트선에 흐르는 전류의 방향에 따라 결정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  27. 제26항에 있어서,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래에 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
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  67. 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하고,
    상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제1 기입 워드선을 형성하고,
    상기 제1 기입 워드선의 바로 윗쪽에 제1 MTJ 소자를 형성하고,
    상기 제1 MTJ 소자의 바로 윗쪽에, 상기 제1 MTJ 소자에 접촉하고 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제1 판독/기입 비트선을 형성하고,
    상기 제1 기입 워드선의 바로 윗쪽에 상기 제1 방향으로 연장되는 제2 기입 워드선을 형성하고,
    상기 제2 기입 워드선의 바로 윗쪽에 제2 MTJ 소자를 형성하며,
    상기 제2 MTJ 소자의 바로 윗쪽에, 상기 제2 MTJ 소자에 접촉하고 상기 제2 방향으로 연장되는 제2 판독/기입 비트선을 형성하는 단계를 포함하며,
    적어도 MTJ 바로 아래에 복수의 금속선이, 상기 제1 및 제2 기입 워드선 및 상기 제1 및 제2 판독/기입 비트선으로부터 다마신 프로세스에 의해 형성되는
    것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  68. 제67항에 있어서,
    적어도 MTJ 바로 아래에 복수의 금속선은, 상기 제1 및 제2 기입 워드선 및 상기 제1 및 제2 판독/기입 비트선으로부터, 절연층에 배선 홈을 형성하고, 상기 배선 홈을 완전하게 채우는 금속층을 형성하고, 상기 배선 홈 내 이외의 상기 금속층을 제거함으로써 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  69. 제68항에 있어서,
    상기 금속층을 형성하기 전에, 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  70. 제69항에 있어서,
    상기 배리어 메탈층을 형성하기 전에, 상기 배선 홈의 측벽에 측벽 절연층을 형성하고, 상기 배선 홈 내 이외의 상기 금속층을 제거한 후에, 상기 금속층 상에 상기 측벽 절연층과 동일한 재료로 구성되는 캡 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  71. 제70항에 있어서,
    상기 측벽 절연층 및 상기 캡 절연층은 질화 실리콘으로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
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