KR20040058072A - 자기 랜덤 액세스 메모리 및 그 데이터 판독 방법 - Google Patents

자기 랜덤 액세스 메모리 및 그 데이터 판독 방법 Download PDF

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Abstract

한 블록이 자기저항 효과를 사용하는 다수의 자기저항 소자로 형성되고, 다수의 블록이 행 및 열 방향으로 배열되는 메모리 셀 어레이를 갖고 있는 자기 랜덤 액세스 메모리는, 제1 블록 내에 배열된 다수의 제1 자기저항 소자, 각각의 워드 라인이 제1 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되고 행 방향으로 진행하는 다수의 제1 워드 라인, 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제1 판독 서브 비트 라인, 제1 전류 경로의 한 단부가 제1 판독 서브 비트 라인의 한 단부에 접속된 제1 블록 선택 스위치, 및 제1 전류 경로의 다른 단부에 접속되고 열 방향으로 진행하는 제1 판독 메인 비트 라인을 포함한다.

Description

자기 랜덤 액세스 메모리 및 그 데이터 판독 방법{MAGNETIC RANDOM ACCESS MEMORY AND DATA READ METHOD THEREOF}
본 발명은 자기저항(magnetoresistive) 효과를 사용하여 "1" 및 "0" 데이터를 저장하는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)에 관한 것이다.
최근, 새로운 원리에 의해 데이터를 저장하는 많은 메모리들이 제안되어 있다. 그들 중의 하나는 터널링 자기저항(이후 TMR이라고 함) 효과를 사용하는 자기 랜덤 액세스 메모리(MRAM)이다. 자기 랜덤 액세스 메모리에 대한 제안으로서, 예를 들어 다음과 같은 비특허 참증 1이 공지되어 있다: 2000년 2월, 2000 ISSCC Digest of Technical Papers(U.S.A), 128-129 페이지, Roy Scheuerlein 등 저의 "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell"이 공지되어 있다.
자기 랜덤 액세스 메모리는 판독 동작을 위해 TMR 효과를 사용하는 MTJ(Magnetic Tunnel Junction) 소자 내에 "1" 및 "0" 데이터를 저장한다. MTJ 소자의 기본적인 구조로서, 절연층(터널링 장벽)은 2개의 자기층들(강자성층들) 사이에 삽입된다.
MTJ 소자 내에 저장된 데이터는 2개의 자기층의 자화 상태가 평행 또는 반평행인 지의 여부에 기초하여 결정된다. "평행"은 2개의 자기층이 동일한 자화 방향을 갖는 것을 의미한다. "반평행"은 2개의 자기층이 반대의 자화 방향을 갖는 것을 의미한다.
MTJ 소자의 자화된 상태가 "평행"일 때, MTJ 소자의 2개의 자기층들 사이에 삽입된 절연층(터널링 장벽층)의 터널링 저항은 최소로 된다. 예를 들어, 이 상태는 "1" 상태로 정의된다. MTJ 소자의 자화된 상태가 "반평행"일 때, MTJ 소자의 2개의 자기층들 사이에 삽입된 절연층(터널링 장벽층)의 터널링 저항은 최대로 된다. 예를 들어, 이 상태는 "0" 상태로 정의된다.
현재, 여러 종류의 셀 어레이 구조는 메모리 용량을 증가시키거나 기입/판독 동작을 안정화시키는 관점에서 자기 랜덤 액세스 메모리에 대해 조사되고 있다.
예를 들어, 현재, 하나의 메모리 셀이 하나의 MOS 트랜지스터 및 하나의 MTJ 소자로부터 형성되는 셀 어레이 구조가 공지되어 있다. 부수적으로, 이러한 셀 어레이 구조를 갖고 있으며 안정된 판독 동작을 실현하도록 2개의 메모리 셀을 사용하여 1-비트 데이터를 저장하는 자기 랜덤 액세스 메모리가 또한 공지되어 있다.
그러나, 이들 자기 랜덤 액세스 메모리에서는 메모리 용량을 증가시키는 것이 곤란하다. 이것은 이들 셀 어레이 구조 내에서 하나의 MOS 트랜지스터가 하나의 MTJ 소자에 대응하기 때문이다.
예를 들어, 다수의 MTJ 소자가 병렬로 접속되는 어레이 구조가 제안되어 있다(예를 들어, 특허 참증 1(일본 특허 출원 제2000-296082호) 및 특허 참증 2(일본 특허 출원 제2001-350013호)). 이들 셀 어레이 구조에 따라, 하나의 MOS 트랜지스터가 다수의 MTJ 소자에 대응하기 때문에, 메모리 용량은 각각 하나의 MTJ 소자 및 하나의 MOS 트랜지스터로부터 형성된 메모리 셀을 갖는 셀 어레이 구조에 비해 증가될 수 있다.
그러나, 특허 참증 1 및 2에 개시된 기술에서, MTJ 소자는 한 평면에 2차원으로 배열된다. 이 때문에, MTJ 소자의 집적 밀도는 충분히 증가될 수 없다.
이러한 문제를 해결하기 위해, 반도체 기판 상에 MTJ 소자를 3차원으로 배열하는 기술이 제안되어 있다. 더욱 구체적으로, 이 기술에서는 직렬 또는 병렬로 접속된 다수의 MTJ 소자는 반도체 기판의 표면 영역 내에 형성된 하나의 MOS 트랜지스터(선택 트랜지스터)와 대응하여 배열된다. 또한, 다수의 MTJ 소자는 하나의 MOS 트랜지스터 상에 다수의 단으로 적층된다.
이 기술은 예를 들어 특허 참증 3(일본 특허 출원 제2001-365236호)에 상세하게 개시되어 있다. 이 기술에 따르면, 다수의 MTJ 소자는 하나의 MOS 트랜지스터 상에 다수의 단으로 적층된다. 이것은 메모리 셀 어레이의 메모리 용량을 증가시키기에 편리하다.
특허 참증 1 및 2에 개시된 기술에서는, 소위 파괴적인 판독 동작 원리가 판독 동작에 적용된다. 이들 참증에 상세하게 설명된 바와 같이, 파괴적인 판독 동작 원리는 한 사이클의 판독 동작이 기본적으로 2개의 판독 단계 및 2개의 기입 단계를 갖기 때문에, 판독 시간이 길다는 문제를 갖고 있다.
이와 반대로, 특허 참증 3에 개시된 기술에서는, 블록 내에서 직렬 또는 병렬로 접속된 다수의 MTJ 소자가 서로 다른 저항 비를 갖는다. 따라서, 블록 내의 다수의 MTJ 소자의 데이터는 단지 하나의 판독 단계에 의해 동시에 판독될 수 있다.
그러나, 특허 참증 3에 개시된 기술에서는, 블록 내에 직렬 또는 병렬로 접속된 다수의 MTJ 소자가 서로 다른 저항 비를 가져야 하기 때문에, MTJ 소자의 구조 및 제조 방법이 복잡하다. 부수적으로, 판독 데이터는 다수의 MTJ 소자의 데이터를 포함하기 때문에, 판독 데이터로부터 각 MTJ 소자의 데이터를 추출하는 A/D 변환 회로 또는 논리 회로가 필요하게 되어, 복잡한 판독 회로를 초래하게 된다.
또 다른 예는 도 46에 도시된 회로 구조를 갖는 자기 랜덤 액세스 메모리이다(예를 들어, 특허 참증 4(일본 특허 출원 제2001-390549호) 및 특허 참증 5(일본 특허 출원 제2001-390518호)).
이러한 회로 구조를 갖는 자기 랜덤 액세스 메모리에 있어서, 예를 들어 하부 좌측 블록(BK11) 내의 판독 워드 라인(RWL1)에 의해 선택된 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)(12)가 동시에 판독-액세스된다고 하자. MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 2개의 상보적인 쌍을 형성한다.
이 회로 구조에서, 비트 라인(BL1, BL2, BL3, BL4)에 동일 전위가 바이어스된다고 하자. 이 경우에, 선택되지 않은 하부 우측 블록(BLj1) 내의 MTJ 소자(12)는 비트 라인(BL1, BL2, BL3, BL4) 사이에 전류 경로를 형성한다. 그러나, 비트 라인(BL1, BL2, BL3, BL4) 사이에서는 이들의 전위가 동일하기 때문에 전류 흐름이없다. 따라서, 선택된 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1, MTJ2, MTJ3 및 MTJ4)로 흐르는 전류(실선)는 각각 감지 증폭기(15-1, 15-2, 15-3, 15-4)에 의해 판독된다.
그러나, 전위차가 발생되면, 전류는 선택되지 않은 하부 우측 블록(BLj1) 내의 MTJ 소자(12)를 통해 흐른다. 비트 라인(BL1, BL2, BL3 및 BL4)의 각각에 접속된 MTJ 소자의 수가 증가함에 따라, 전류는 커지게 된다.
선택 셀 MOS 트랜지스터(열 선택 스위치(14-1))는 감지 증폭기(15-1, 15-2, 15-3, 15-4)로의 공통 라인과 비트 라인(BL1, BL2, BL3 및 BL4) 사이에 삽입된다. 선택 MOS 트랜지스터가 저항을 갖기 때문에, 전위차는 선택된 MTJ 소자의 저항에 따라 발생된다. 전위차가 비트 라인(BL1, BL2, BL3 및 BL4) 사이에서 발생될 때, 전류는 블록 내의 MTJ 소자의 공통 노드를 통해 흐른다.
설명의 편의를 위해, 비트 라인(BL1, BL2, BL3 및 BL4)에 접속된 MTJ 소자가 동일한 저항값을 갖고 있고, 비트 라인(BL1)에 접속된 MTJ 소자만이 고저항 상태(저장층 및 고정층의 자화 방향이 반평행)이며, 나머지 비트 라인(BL2, BL3, BL4)에 접속된 MTJ 소자는 저저항 상태(저장층 및 고정층의 자화 방향이 평행)라고 하자.
Is는 MTJ 소자가 고저항 상태 및 저저항 상태에 있을 때의 신호 전류차이고, V는 감지 증폭기로부터의 바이어스 전압이며, Rm은 MTJ 소자의 저항이고, Rt는 블록 선택 스위치의 MOS 트랜지스터의 저항이며, Rc는 열 선택 스위치의 MOS 트랜지스터의 저항이라고 하자. 신호 전류차(Is)는 다음과 같이 주어진다.
Is=V/(Rt+Rc+Rm)-V/[Rt+Rc+Rm·(1+MR)]
=MR×V/Rm÷[(1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
데이터에 의한 MTJ 소자의 저항 및 MOS 트랜지스터의 저항으로 인한 비트 라인(BL1)과 비트 라인(BL2, BL3, BL4) 사이의 전위차 △V는 다음과 같이 주어진다.
△V=V/[Rt+Rc+Rm·(1+MR)]×[Rt+Rm·(1+MR)]-V/[Rt+Rc+Rm]×[Rt+Rm]
=MR×V×Rc/Rm÷[1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
n이 비트 라인(BL)에 접속된 MTJ 소자의 수라고 하자. 그러면, MTJ 소자의 공통 단자를 통해 신호 전류차(Is)를 없애는 방향으로 흐르는 전류(△I)(도 46에서 3줄 점선)는 병렬로 배열된 3개의 MTJ 소자(MTJ2, MTJ3, MTJ4) 및 하나의 MTJ 소자(MTJ1)의 합성된 저항이 n-1 병렬 상태에 있는 합성 저항을 통해 흐른다. 따라서, 전류 △I는 다음과 같이 주어진다.
△I=△V/[Rm+Rm/3)/(n-1)]
=V×(n-1)/(4·Rm/3)×Rc/Rm×MR÷[1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
수학식 1 내지 3으로부터, 네트(net) 신호 전류차(Is')는 다음과 같이 주어진다.
Is'=Is-△I
=MR×V/Rm÷[1+(Rt+Rc)/Rm]
÷[1+MR+(Rt+Rc)/Rm]×[1-Rc·(n-1)/(4·Rm/3)]
수학식 4에서, 관계식 1-Rc·(n-1)/(4·Rm/3) > 0, 즉 Rm/Rc > 4(n-1)/3이 만족되지 않으면, 판독 에러가 발생한다.
판독 에러를 방지하기 위해, MTJ 소자의 저항(Rm)이 증가되어야 하고, 열 선택 스위치의 MOS 트랜지스터의 채널 폭이 증가되어야 하며, 또는 비트 라인(BL)에 접속된 셀의 수가 감소되어야 한다.
그러나, 비트 라인(BL)에 접속가능한 셀의 최대수의 제한으로 인해 비트 라인(BL)에 접속된 셀의 수를 감소시키면서 셀 어레이의 수만 단순히 증가되면, 칩의 크기가 증가하여, MTJ 소자의 집적 밀도를 충분히 증가시킬 수 없게 된다. 이러한 이유로, 대용량 메모리에 대해서는 상기 조치가 거의 취해질 수 없다.
본 발명의 제1 실시 양상에 따르면, 한 블록이 자기저항 효과를 사용하는 다수의 자기저항 소자로 형성되고, 다수의 블록이 행 및 열 방향으로 배열되는 메모리 셀 어레이를 갖고 있는 자기 랜덤 액세스 메모리가 제공되는데, 이 메모리는,
제1 블록 내에 배열된 다수의 제1 자기저항 소자;
각각의 워드 라인이 다수의 제1 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되고 행 방향으로 진행하는 다수의 제1 워드 라인;
다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제1 판독 서브 비트 라인;
제1 전류 경로의 한 단부가 제1 판독 서브 비트 라인의 한 단부에 접속된제1 블록 선택 스위치; 및
제1 전류 경로의 다른 단부에 접속되고 열 방향으로 진행하는 제1 판독 메인 비트 라인을 포함한다.
본 발명의 제2 실시양상에 따르면, 자기 랜덤 액세스 메모리의 데이터 판독 방법이 제공되는데, 자기 랜덤 액세스 메모리는,
자기저항 효과를 사용하여 데이터를 판독하는 다수의 제1 자기저항 소자,
각각이 다수의 제1 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 다수의 제1 워드 라인,
다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제1 판독 서브 비트 라인,
제1 전류 경로의 한 단부가 제1 판독 서브 비트 라인에 접속된 제1 블록 선택 스위치, 및
제1 전류 경로의 다른 단부에 접속된 제1 판독 메인 비트 라인
을 포함하는 제1 블록;
자기저항 효과를 사용하여 데이터를 판독하는 다수의 제2 자기저항 소자,
각각이 다수의 제2 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 다수의 제1 워드 라인,
다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제2 판독 서브 비트 라인,
제2 전류 경로의 한 단부가 제2 판독 서브 비트 라인에 접속된 제2 블록 선택 스위치, 및
제2 전류 경로의 다른 단부에 접속된 제2 판독 메인 비트 라인
을 포함하고, 제1 블록과 동일한 행 및 상이한 열 위에 배열된 제2 블록;
자기저항 효과를 사용하여 데이터를 판독하는 다수의 제3 자기저항 소자,
각각이 다수의 제3 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 다수의 제2 워드 라인,
다수의 제3 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제3 판독 서브 비트 라인,
제3 전류 경로의 한 단부가 제3 판독 서브 비트 라인에 접속된 제3 블록 선택 스위치, 및
제3 전류 경로의 다른 단부에 접속된 제1 판독 메인 비트 라인
을 포함하고, 제1 블록과 동일한 열 및 상이한 행 위에 배열된 제3 블록;
제1 내지 제3 블록 주위에 배열되고, 제1 판독 메인 비트 라인에 접속되는 제1 바이어스 회로;
제1 내지 제3 블록 주위에 배열되고, 제2 판독 메인 비트 라인에 접속되는 제2 바이어스 회로; 및
제1 내지 제3 블록 주위에 배열되고, 제1 및 제2 판독 메인 비트 라인에 접속되는 감지 증폭기를 포함하고,
자기 랜덤 액세스 메모리의 데이터 판독 방법은,
제1 블록 내의 다수의 제1 자기저항 소자 내에서의 제1 선택된 자기저항 소자의 데이터 판독시에,
제1 판독 메인 비트 라인을 감지 증폭기에 접속하는 단계;
다수의 제1 워드 라인으로부터, 제1 선택된 자기저항 소자에 접속될 선택된 워드 라인을 선택하는 단계; 및
감지 증폭기가 제1 선택된 자기저항 소자의 데이터를 판독하게 하기 위해, 제1 판독 전류를 제1 선택된 자기저항 소자에 공급하고, 제2 판독 전류를, 제2 블록 내의 다수의 제2 자기저항 소자 내의 선택된 워드 라인에 접속될 제2 선택된 자기저항 소자에 공급하는 단계를 포함한다.
도 1은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 데이터 판독 동작을 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 워드 라인 드라이버/싱커(sinker)의 회로예 1을 도시한 도면.
도 4는 본 발명의 제1 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 도면.
도 5는 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 1을 도시한 도면.
도 6은 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 2를 도시한 도면.
도 7은 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 3을 도시한 도면.
도 8은 본 발명의 제1 실시예에 따른 블록 선택 드라이버의 회로예를 도시한도면.
도 9는 본 발명의 제1 실시예에 따른 바이어스 회로, 열 선택 스위치 및 감지 증폭기의 회로예를 도시한 도면.
도 10은 본 발명의 제1 실시예에 따른 기준 전위 발생 회로의 회로예를 도시한 도면.
도 11은 본 발명의 제1 실시예에 따른 연산 증폭기의 회로예를 도시한 도면.
도 12는 본 발명의 제1 실시예에 따른 차동 증폭기의 회로예를 도시한 도면.
도 13은 본 발명의 제1 실시예에 따른 X 방향의 자기 랜덤 액세스 메모리의 구조예 1을 도시한 단면도.
도 14는 본 발명의 제1 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예 1을 도시한 단면도.
도 15는 본 발명의 제1 실시예에 따른 X 방향의 자기 랜덤 액세스 메모리의 구조예 2를 도시한 단면도.
도 16은 본 발명의 제1 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예 2를 도시한 단면도.
도 17은 본 발명의 제1 실시예에 따른 X 방향의 자기 랜덤 액세스 메모리의 구조예 3을 도시한 단면도.
도 18은 본 발명의 제1 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예 3을 도시한 단면도.
도 19a 및 19b는 본 발명의 제1 실시예에 따른 단일 터널 접합 구조를 갖는MTJ 소자를 도시한 단면도.
도 20a 및 20b는 본 발명의 제1 실시예에 따른 이중 터널 접합 구조를 갖는 MTJ 소자를 도시한 단면도.
도 21은 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 22는 본 발명의 제2 실시예에 따른 워드 라인 드라이버/싱커의 회로예 1을 도시한 도면.
도 23은 본 발명의 제2 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 도면.
도 24는 본 발명의 제2 실시예에 따른 바이어스 회로, 열 선택 스위치 및 감지 증폭기의 회로예를 도시한 도면.
도 25는 본 발명의 제2 실시예에 따른 연산 증폭기의 회로예를 도시한 도면.
도 26은 본 발명의 제2 실시예에 따른 차동 증폭기의 회로예를 도시한 도면.
도 27은 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 28은 본 발명의 제3 실시예에 따른 워드 라인 드라이버/싱커의 회로예 1을 도시한 도면.
도 29는 본 발명의 제3 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 도면.
도 30은 본 발명의 제3 실시예에 따른 X 방향의 자기 랜덤 액세스 메모리의구조예를 도시한 단면도.
도 31은 본 발명의 제3 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예를 도시한 단면도.
도 32는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 33은 본 발명의 제4 실시예에 따른 워드 라인 드라이버/싱커의 회로예를 도시한 도면.
도 34는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 35는 본 발명의 제5 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 1을 도시한 도면.
도 36은 본 발명의 제5 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 2를 도시한 도면.
도 37은 본 발명의 제5 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예 1을 도시한 단면도.
도 38은 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 2를 도시한 평면도.
도 39는 본 발명의 제5 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예 2를 도시한 단면도.
도 40은 본 발명의 제5 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의변형을 도시한 단면도.
도 41은 본 발명의 제6 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 42는 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
도 43은 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 구조예를 도시한 평면도.
도 44는 본 발명의 제7 실시예에 따른 Y 방향의 자기 랜덤 액세스 메모리의 구조예를 도시한 단면도.
도 45는 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 변형을 도시한 개략도.
도 46은 종래 기술에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : MTJ 소자
13-1 : 바이어스 회로
14-1 : 열 선택 스위치
15 : 감지 증폭기
16-1, 18-1 : 행 디코더
17-1 : 기입 워드 라인 드라이버
19-1 : 워드 라인 싱커
21-1 : 기입 비트 라인 드라이버/싱커
22-1, 23-1 : 열 디코더
1. 본 발명의 개요
본 발명의 실시예에 따른 자기 랜덤 액세스 메모리의 개요에 대해 설명하겠다.
첫째, 본 발명의 실시예에 따른 자기 랜덤 액세스 메모리(MRAM)는, [1] 하나의 판독 스위치 소자가 다수의 MTJ(magnetic tunnel junction) 소자에 의해 공유되고, 다수의 MTJ 소자가 하나의 블록을 형성하기 위해 반도체 기판의 표면에 직각인 방향(종 방향)으로 다수의 단으로 적층되는 구조, [2] 하나의 판독 스위치 소자가 다수의 MTJ 소자에 의해 공유되고, 다수의 MTJ 소자가 하나의 블록을 형성하기 위해 반도체 기판의 표면에 평행인 방향(횡 방향)으로 배열되는 구조, 또는 [3] 2개의 판독 스위치 소자가 다수의 MTJ 소자에 의해 공유되고, 다수의 MTJ 소자가 하나의 블록을 형성하기 위해 반도체 기판의 표면에 평행인 방향(횡 방향)으로 배열되며, 2개의 블록 선택 스위치가 배열되는 구조를 사용한다.
둘째, 본 발명의 실시예에 따른 자기 랜덤 액세스 메모리에 있어서, 각각의 블록 배열 [1] 내지 [3]에서, 다수의 MTJ 소자의 각각은 독립적으로 한 단자에 접속된 하나의 워드 라인을 갖고 있다. 판독 서브 비트 라인은 다수의 MTJ 소자 각각의 다른 단자에 공통으로 접속된다. 판독 서브 비트 라인은 판독 선택 스위치를 통해 판독 메인 비트 라인에 접속된다. 따라서, 각각의 판독 비트 라인은 메인 비트 라인과 서브 비트 라인으로 나누어진다.
셋째, 본 발명의 실시예에 따른 자기 랜덤 액세스 메모리에 있어서, 셀 어레이 구조는 배열 [1], [2] 또는 [3]을 갖는 다수의 블록을 매트릭스로 배열함으로써 형성된다. 판독 메인 비트 라인으로 바이어스되는 감지 증폭기 및 바이어스 회로는 셀 어레이 주위의 주변 회로부에 배열된다.
넷째, 본 발명의 실시예에 따른 자기 랜덤 액세스 메모리에 있어서, 판독 동작시에, 판독 전류는 선택된 MTJ 소자와 동일한 워드 라인에 접속된 모든 MTJ 소자에 공급된다. 또한, 선택된 블록과 동일한 행에 있는 블록에서는, 등전위가 바이어스회로로부터 블록의 판독 비트 라인으로 인가된다. 판독 동작시에, 접지 전위 또는 전원 전위는 선택된 블록의 선택된 워드 라인에 공급된다. 선택된 블록의 선택되지 않은 워드 라인은 플로팅(floating) 상태로 설정된다.
2. 본 발명의 실시예
본 발명의 실시예에 따른 자기 랜덤 액세스 메모리의 상세에 대해 설명하겠다.
각 실시예에서, 도 46에 도시된 특허 참증 4 및 5의 배열은 비트 라인(BL)에 접속된 셀의 수를 감소시키도록 변경된다. 각 실시예에서, 비트 라인(BL)이 데이터 판독 라인으로서 사용되기 때문에, 워드 라인(WL)과 비트 라인(BL) 사이의 위치 관계는 도 46에 도시된 종래 구조의 것과 반대이다.
실시예는 대략 3가지 셀 구조로 분류될 수 있다: [1] 적층된 셀 구조, [2] 수평 셀 구조, 및 [3] 교차점(cross-point) 셀 구조.
이하, 첨부된 도면을 참조하여 실시예에 대해 설명하겠다. 도면에서 동일한 참조 부호는 동일한 부분을 나타낸다.
[1] 적층된 셀 구조
제1 내지 제4 실시예에서, 다수의 MTJ 소자는 하나의 판독 스위칭 소자 상에 적층되고, 다수의 적층된 MTJ 소자는 스위칭 소자에 접속되어 하나의 블록을 형성한다.
제1 내지 제4 실시예에서, 제4 MTJ 소자는 한 블록 내에 적층된다. 그러나, MTJ 소자의 수는 이것에 제한되지 않는다.
[1-1: 제1 실시예]
제1 실시예에서, 적층된 셀 구조는 MTJ 소자를 적층함으로써 형성되고, MOS 트랜지스터는 판독 스위칭 소자로서 사용된다.
A. 전체 회로 구조
도 1은 본 발명의 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다.
메모리 셀 어레이(11)는 X, Y, Z 방향의 어레이로 배열된 다수의 MTJ 소자(12)를 갖는다. Z 방향은 도면의 표면에 수직인 방향, 즉 X 및 Y 방향에 수직인 방향을 나타낸다.
이 실시예에서, 메모리 셀 어레이(11)는 X 방향으로 배열된jMTJ 소자(12), Y 방향으로 배열된nMTJ 소자(12), 및 Z 방향으로 적층된 4개의 MTJ 소자(12)(MTJ1, MTJ2, MTJ3, MTJ4)로 형성된 셀 어레이 구조를 갖는다.
Z 방향으로 적층된 4개의 MTJ 소자(12)는 하나의 블록(BKik(i=1, 2, …, j, k=1, 2, …, n))을 형성한다. 블록(BKik) 내의 4개의 소자(12)는 도면의 표면에 수직인 방향(Z 방향)으로 실제로 서로 중첩된다.
이 실시예에서, X 방향으로 배열된j블록(BKik)은 하나의 행을 형성한다. 메모리 셀 어레이(11)는n행을 갖는다. 또한, Y 방향으로 배열된n블록(BKik)은 하나의 열을 형성한다. 메모리 셀 어레이(11)는j열을 갖는다.
블록(BKik) 내의 4개의 MTJ 소자(12)의 각각의 한 단자는 판독 서브 비트 라인(RBLi'(i=1, 2, …, j))에 의해 공통으로 접속된 다음에, 예를 들어 MOS 트랜지스터로 형성된 판독 선택 스위치(블록 선택 스위치 또는 행 선택 스위치)(RSW)를 통해 판독 메인 비트 라인(RBLi)에 접속된다. 판독 메인 비트 라인(RBLi)은 Y 방향으로 진행한다. 하나의 판독 메인 비트 라인(RBLi)은 예를 들어 1열로 배열된다.
판독 메인 비트 라인(RBLi)은 예를 들어 MOS 트랜지스터로 형성된 바이어스 회로(13-i) 및 열 선택 스위치(14-i)를 통해 감지 증폭기(S/A)(15)에 접속된다.
블록(BKik) 내의 4개의 MTJ 소자(12)의 각각의 다른 단자는 판독/기입 워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4) 중 대응하는 라인에 독립적으로 접속된다. 즉, 4개의 워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4)은 한 블록(BKik) 내의 4개의 MTJ 소자(12)와 대응하여 1행으로 배열된다. 이 경우에,n은 행 번호(n=1,2, … )를 나타낸다.
워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4)은 X 방향으로 진행한다. 워드 라인들 각각의 한 단부는 행 디코더(16-n) 및 기입 워드 라인 드라이버(17-n)에 접속된다. 다른 단부는 행 디코더(18-n) 및 워드 라인 싱커(19-n)에 접속된다.
Y 방향으로 진행하고 Z 방향으로 적층되는 다수의(이 실시예에서는 4개) 기입 비트 라인(WBL4(j-1)+1, WBL4(j-1)+2, WBL4(j-1)+3, WBL4(j-1)+4)은 블록(BKik)을 구성하는 4개의 MTJ 소자(12)의 근처에 4개의 MTJ 소자(12)와 대응하여 각각 배열된다.
기입 비트 라인(WBL4(j-1)+1, WBL4(j-1)+2, WBL4(j-1)+3, WBL4(j-1)+4)의 각각의 2개의 단부는 기입 비트 라인 드라이버/싱커(20-j 및 21-j) 및 열 디코더(22-j 및 23-j)에 접속된다.
판독 선택 스위치(MOS 트랜지스터)(RSW)의 게이트는 블록 선택 라인(BSn(n=1, 2, …))을 형성한다. 하나의 블록 선택 라인(BSn)은 1행으로 배열된다. 예를 들어, 1열이 4개의 블록으로 형성될 때, 블록 선택 라인(BSn)의 수는 4이다. 블록 선택 라인(BSn)은 X 방향으로 진행한다. 블록 선택 라인(BSn)의 한단부는 블록 선택 드라이버(BS 드라이버)(24-n(n=1, 2, …))에 접속된다.
B. 기입/판독 동작 원리
다음에, 본 발명의 제1 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
제1 실시예의 기입 방법은 하나의 MOS 트랜지스터 및 하나의 MTJ 소자를 갖는 통상의(normal) 셀에 대한 것과 동일하다. 데이터가 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1) 내에 기입되어야 한다고 하자.
먼저, 워드 라인(WL1) 및 기입 비트 라인(WBL1)이 선택된다. 전류는 선택된 워드 라인(WL1) 및 기입 비트 라인(WBL1)에 공급되고, 이들 전류로부터 발생된 자기장은 합성된다. 선택된 워드 라인(WL1)과 기입 비트 라인(WBL1) 사이의 교차점에서의 MTJ 소자(MTJ1)의 자화는 MTJ 소자(MTJ1) 내에 임의의 데이터를 기입하기 위해 합성된 자기장에 의해 반전되거나 또는 반전되지 않는다.
MTJ 소자(MTJ1) 내에 기입될 데이터는 기입 비트 라인(WBL1)으로 흐르는 기입 전류의 방향에 의해 결정된다.
(2) 판독 동작 원리
① 판독 동작의 개요
제1 실시예에 따른 판독 동작 원리의 개요에 대해 설명하겠다. 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
먼저, 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)는 열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)을 감지 증폭기(15)에 접속하기 위해 턴온된다. 바이어스 전류는 감지 증폭기(15)로부터 공급된다. 판독 비트 라인(RBL1)의 전압은 (후술될) 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은, 선정된 전압(Vconst)이 바이어스 회로(13-j)에서 판독 비트 라인(RBLj)으로 인가되지만, 열 선택 스위치(14-j)가 오프(OFF)이기 때문에 감지 증폭기에 접속되지 않는다. 판독 비트 라인(RBLj)에 인가된 선정된 전압은 판독 비트 라인(RBL1)에 인가된 것과 동일하다.
또한, 블록 선택 라인(BS1)은 블록(BK11)을 선택하기 위해 필요한 행 어드레스 신호(이 경우에, 2 비트를 제외한 어드레스 신호 비트)에 의해 구동되고, 블록(BK11)을 선택하기 위한 MOS 트랜지스터(RSW)는 턴온된다.
블록(BK11)에서, 행 어드레스 신호에 의해 선택된 워드 라인(WL1)은 접지 전위(VSS)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 감지 증폭기(15)로부터의 바이어스 전류는 MTJ 소자(MTJ1) 내에 기입된 데이터가 판독되도록 행 어드레스 신호 및 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)로 흐른다.
블록 선택 MOS 트랜지스터(RSW)가 오프인 상부 좌측 및 상부 우측 블록(BK1n 및 BKjn) 내의 MTJ 소자(12)로 흐르는 전류는 없다.
바이어스 회로(13-j)로부터의 바이어스 전류는 열 어드레스 신호에 의해 선택되지 않고 블록 선택 MOS 트랜지스터(RSW)가 온(ON)인 하부 우측 블록(BKj1) 내의 MTJ 소자(12)에 공급된다. 선택되지 않은 블록(BKj1) 내의 워드 라인(WL1)에 접속된 MTJ 소자(MTJ5)로 흐르는 전류는 워드 라인(WL1)을 통해 접지 전위(VSS)로 흐른다. 따라서, 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 블록(BK11) 내의 MTJ 소자(MTJ1)로 역류(reflux)하지 않는다.
② 판독 동작의 상세
다음에 도 2를 참조하여 상술된 데이터 판독 동작에 대해 설명하겠다. 또한, 여기에서 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
판독 서브 비트 라인(RBLi')에 대응하는 MTJ 소자(12)의 공통 노드는 등전위(예를 들어, 접지 전위)로 설정된다고 하자. 이 경우에, 선택되지 않은 하부 우측 블록(BLj1) 내의 MTJ 소자(12)는 워드 라인(WL1, WL2, WL3, WL4) 사이에 전류 경로를 만든다. 그러나, 이들의 전위가 동일하기 때문에, 워드 라인(WL1, WL2, WL3, WL4) 사이에 흐르는 전류는 없다. 따라서, 선택된 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)에 흐르는 전류(도 2의 점선)는 감지 증폭기(15)에 의해 판독된다. 이러한 전류 구조에서, 동일한 전위가 비트 라인(BL1, BL2, BL3 및 BL4)에 바이어스된다고 하자.
판독 메인 비트 라인(RBLj)은 감지 증폭기(15)에 의해 바이어스되지 않고, 바이어스 회로(13-j)에 의해 등전위로 바이어스된다. 따라서, 판독 메인 비트 라인(RBLj)이 감지 증폭기(15)에 접속되는 지의 여부는 여기에서 상관이 없다.
그러나, MTJ 소자(12)의 공통 노드가 전위차를 가질 때, 워드 라인(WL1,WL2, WL3 및 WL4) 사이에 전류가 흐른다. 따라서, 다음과 같은 점에 주의하자.
판독 선택 스위치(RSW) 및 열 선택 스위치(14-1)는 감지 증폭기(15)와 MTJ 소자(12)의 공통 노드, 즉 판독 서브 비트 라인(RBLi') 사이에 존재한다. 즉, 2개의 선택 MOS 트랜지스터가 존재한다. 선택 MOS 트랜지스터가 저항을 갖기 때문에, 전위차는 선택된 MTJ 소자(MTJ1)의 저항에 따라 발생된다.
설명의 편의를 위해, 워드 라인(WL1, WL2, WL3 및 WL4)에 접속된 MTJ 소자(12)가 동일한 저항값을 갖고, 워드 라인(WL1)에 접속된 MTJ 소자(12)만이 고저항 상태(저장층 및 고정층의 자화 방향이 반평행 상태)에 있으며, 나머지 워드 라인(WL2, WL3, WL4)에 접속된 MTJ 소자(12)가 저저항 상태(저장층 및 고정층의 자화 방향이 평행 상태)에 있다고 하자.
Is는 MTJ 소자(12)가 고저항 상태 및 저저항 상태에 있을 때의 신호 전류차이고, V는 감지 증폭기(15)로부터의 바이어스 전압이며, Rm은 MTJ 소자의 저항이고, Rt는 행 선택 MOS 트랜지스터의 저항이며, Rc는 열 선택 MOS 트랜지스터 및 블록 선택 MOS 트랜지스터의 전체 저항이다. 신호 전류차 Is는 다음과 같이 주어진다.
Is=V/(Rt+Rc+Rm)-V/[Rt+Rc+Rm·(1+MR)]
=MR×V/Rm÷[(1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
데이터에 의한 MTJ 소자(12)의 저항 및 MOS 트랜지스터의 저항으로 인해, 판독 서브 비트 라인(RBLi')에 대응하는 MTJ 소자(12)의 공통 노드 사이의 전위차△V는 다음과 같이 주어진다.
△V=V/[Rt+Rc+Rm·(1+MR)]×[Rt+Rm·(1+MR)]-V/[Rt+Rc+Rm]×[Rt+Rm]
=MR×V×Rc/Rm÷[1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
m은 워드 라인(WL)에 접속된 MTJ 소자(12)의 수라고 하자. 그러면, MTJ 소자(12)의 공통 단자를 통해 신호 전류차(Is)를 없애는 방향으로 흐르는 전류 △I는 다음과 같이 주어진다.
△I=△V/[{Rm+Rm/(m-1)}/3)]
=V×3·(m-1)/(m·Rm)×Rc/Rm×MR÷[1+(Rt+Rc)/Rm]÷[1+MR+(Rt+Rc)/Rm]
수학식 5, 6 및 7로부터, 네트 신호 전류 차(Is')는 다음과 같이 주어진다.
Is'=Is-△I
=MR×V/Rm÷[1+(Rt+Rc)/Rm]
÷[1+MR+(Rt+Rc)/Rm]×[1-Rc·3·(m-1)/(m·Rm)]
관계식 1-Rc·3·(m-1)/(m·Rm) > 0, 즉 Rm/Rc > 3·(m-1)/m이 만족되지 않으면, 판독 에러가 발생한다. 1 > (m-1)/m이기 때문에, Rm/Rc > 3을 더욱 엄격하게 만족시킬 필요가 있다.
즉, 소정의 판독 에러를 방지하기 위한 Rm/Rc의 제한은 워드 라인(WL)에 접속된 셀의 수에 의존하지 않지만, MTJ 소자의 저항(Rm) 및 열 선택 MOS 트랜지스터및 블록 선택 MOS 트랜지스터의 전체 저항(Rc)에 의존한다.
상술된 바와 같이, 이 실시예에 따르면, 열 선택 MOS 트랜지스터 및 블록 선택 MOS 트랜지스터의 전체 저항(Rc)은 특허 참증 4 및 5의 것에 비해 거의 2배이다. 그러나, 어레이 스케일을 나타내는 파라미터m및n은 제한 표현식에 포함되지 않는다. 이러한 이유로, 어레이 스케일은 제한되지 않는다. 즉, 이 제안은 특허 참증 4 및 5보다 용량면에서 더욱 유리하다.
C. 주변 회로부의 회로 구조
다음에 주변 회로부의 상세한 배열에 대해 설명하겠다. 블록(BK11) 내의 MTJ 소자(MTJ1)에 대응하는 주변 회로부에 대해서만 도시하고 설명하겠다.
(1) 워드 라인 드라이버/싱커(sinker)
① 회로예 1
도 3은 본 발명의 제1 실시예에 따른 워드 라인 드라이버/싱커의 회로예 1을 도시한 것이다.
기입 워드 라인 드라이버(17-1)는 PMOS 트랜지스터(QP1) 및 NAND 회로(ND1)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN1), AND 회로(AD2) 및 OR 회로(OR5)를 갖는다.
PMOS 트랜지스터(QP1)는 전원 단자(VDD)와 워드 라인(WL1)의 한 단부 사이에 접속된다. NAND 회로(ND1)로부터의 출력 신호는 PMOS 트랜지스터(QP1)의 게이트에 공급된다.
기입 신호(WRITE)는 NAND 회로(ND1)에 입력된다. 기입 신호(WRITE)는 기입전류가 공급될 기간을 결정한다. 워드 라인(WL1)을 선택하기 위한 행 어드레스 신호는 또한 NAND 회로(ND1)에 입력된다.
NMOS 트랜지스터(QN1)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. OR 회로(OR5)로부터의 출력 신호는 AND 회로(AD2)에 공급된다. AND 회로(AD2)로부터의 출력 신호는 NMOS 트랜지스터(QN1)의 게이트에 공급된다.
기입 신호(WRITE) 및 판독 신호(READ)는 OR 회로(OR5)에 입력된다. 판독 신호(READ)는 판독 동작 기간을 결정한다. 행 어드레스 신호는 AND 회로(AD2)에 입력된다.
회로예 1에서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP1) 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN1)는 행 디코더에 의해 턴온되어 전류를 선택된 워드 라인(WL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터는 오프이기 때문에, 선택되지 않은 워드 라인(WL)에 흐르는 전류는 없다.
판독 모드에서, 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN1)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 접지 전위(VSS)로 바이어스시킨다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지않은 워드 라인(WL)은 이 회로에서 플로팅 상태로 설정된다.
② 회로예 2
도 4는 본 발명의 제1 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 것이다.
회로예 2에서, 싱커 및 드라이버 중의 하나만이 어드레스 선택성을 가질 필요가 있다. 이러한 이유로, 회로 스케일은 싱커측의 디코더를 생략함으로써 감소된다. 또한, 전원 전압에 대한 의존성이 없어지고, 온도에 대한 의존성이 없어진다. 대안적으로, 전류원 회로는 온도에 대한 의존성이 MTJ 소자의 스위칭 특성과 대응하여 얻어질 수 있도록 기입 모드시에 전류를 공급하도록 배열된다. 전류 공급 회로로부터의 출력(Iconst)은 포화 상태에서 동작하도록 게이트에 입력됨으로써, 전류원으로부터 출력된 전류에 대해 전류 미러를 형성한다. 이 경우에, 판독 모드의 NMOS 트랜지스터 싱커는 도 3에 도시된 회로예 1과 달리 특별하게 배열되어야 한다.
회로예 2가 워드 라인 싱커(19-1)의 배열면에서 회로예 1과 다르기 때문에, 기입 워드 라인 드라이버(17-1)에 대해서 간단하게 설명하겠다.
기입 워드 라인 드라이버(17-1)는 회로예 1과 같이 PMOS 트랜지스터(QP2) 및 NAND 회로(ND2)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN2, QN3 및 QN4) 및 AND 회로(AD3)를 갖는다.
NMOS 트랜지스터(QN2 및 QN3)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. 기입 신호(WRITE)는 NMOS 트랜지스터(QN2)의 게이트에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN3)의 게이트에 공급된다.
NMOS 트랜지스터(QN4)는 워드 라인(WL1)의 다른 단부와 접지 단자(Vss) 사이에 접속된다. AND 회로(AD3)로부터의 출력 신호는 NMOS 트랜지스터(QN4)의 게이트에 입력된다.
판독 신호(READ)는 AND 회로(AD3)에 입력된다. 행 어드레스 신호는 또한 AND 회로(AD3)에 입력된다.
회로예 2에 있어서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP2) 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN2(기입 신호(WRITE)에 의해 턴온됨) 및 QN3(Iconst에 의해 턴온됨))는 행 디코더에 의해 턴온되어 전류를 선택된 워드 라인(WL1)에 공급한다.
기입 모드에서, 선택되지 않은 워드 라인(WL)의 드라이버로서 작용하는 PMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다.
판독 모드에서, 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN4)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 접지 전위(VSS)로 설정한다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)은 플로팅 상태로 설정된다.
(2) 기입 비트 라인 드라이버/싱커
① 회로예 1
도 5는 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 1을 도시한 것이다.
기입 비트 라인 드라이버/싱커(20-1)는 PMOS 트랜지스터(QP3), NMOS 트랜지스터(QN5), NAND 회로(ND3) 및 AND 회로(AD4)를 갖는다.
PMOS 트랜지스터(QP3)는 전원 단자(VDD)와 기입 비트 라인(WBL1)의 한 단부 사이에 접속된다. NAND 회로(ND3)로부터의 출력 신호는 PMOS 트랜지스터(QP3)의 게이트에 공급된다.
NMOS 트랜지스터(QN5)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. AND 회로(AD4)로부터의 출력 신호는 NMOS 트랜지스터(QN5)의 게이트에 공급된다.
기입 신호(WRITE), 열 어드레스 신호, 하위(low order) 행 어드레스 신호, 및 데이터 신호(DATA)는 NAND 회로(ND3)에 입력된다. 기입 신호(WRITE), 열 어드레스 신호, 하위 행 어드레스 신호, 및 데이터 신호(DATA)의 반전된 신호(bDATA)는 AND 회로(AD4)에 입력된다.
기입 비트 라인 드라이버/싱커(21-1)는 PMOS 트랜지스터(QP4), NMOS 트랜지스터(QN6), NAND 회로(ND4) 및 AND 회로(AD5)를 갖는다.
PMOS 트랜지스터(QP4)는 전원 단자(VDD)와 기입 비트 라인(WBL1)의 한 단부 사이에 접속된다. NAND 회로(ND4)로부터의 출력 신호는 PMOS 트랜지스터(QP4)의게이트에 공급된다.
NMOS 트랜지스터(QN6)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. AND 회로(AD5)로부터의 출력 신호는 NMOS 트랜지스터(QN6)의 게이트에 공급된다.
기입 신호(WRITE), 열 어드레스 신호, 하위 행 어드레스 신호, 및 반전된 신호(bDATA)는 NAND 회로(ND4)에 입력된다. 기입 신호(WRITE), 열 어드레스 신호, 하위 행 어드레스 신호, 데이터 신호(DATA)는 AND 회로(AD5)에 입력된다.
기입 비트 라인(WBL1)에 공급될 전류의 방향이 기입 데이터에 따라 변경되어야 하기 때문에, 데이터 신호(DATA) 및 이것의 반전된 신호(bDATA)가 사용된다. 어드레스 신호는 블록 내의 MTJ 소자를 선택하기 위한 열 어드레스 신호 및 행 어드레스 신호를 포함한다. 4개의 셀이 도 1에 도시된 예에서 블록 내에 존재하기 때문에, 어드레스 신호는 2비트로 형성된다.
회로예 1에서, 데이터 기입은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP3) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN6)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다. 대안적으로, 드라이버로서 작용하는 PMOS 트랜지스터(QP4) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN5)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은기입 비트 라인(WBL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 기입 비트 라인(WBL)에 흐르는 전류는 없다.
회로예 1에서, 도 3에 도시된 기입 워드 라인 드라이버/싱커의 신호와 동일한 신호가 사용된다. 그러나, 다른 신호가 기입 워드 라인(WL)의 신호로부터의 타이밍을 시프트하기 위해 사용될 수 있다.
② 회로예 2
도 6은 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 2를 도시한 것이다.
회로예 2에서, 싱커 및 드라이버 중의 하나만이 어드레스 선택성을 가질 필요가 있다. 이러한 이유로, 회로 스케일은 싱커측 상의 디코더를 생략함으로써 감소된다.
회로예 2가 싱커측 상의 배열면에서 회로예 1과 다르기 때문에, 드라이버측 상의 배열에 대해서는 간단하게 설명하겠다.
기입 비트 라인 드라이버/싱커(20-1)는 PMOS 트랜지스터(QP5), NMOS 트랜지스터(QN7), NAND 회로(ND5) 및 인버터(INV1)를 갖는다.
NMOS 트랜지스터(QN7)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. 인버터(INV1)로부터의 출력 신호는 NMOS 트랜지스터(QN7)의 게이트에 공급된다. 데이터 신호(DATA)는 인버터(INV1)에 입력된다.
기입 비트 라인 드라이버/싱커(21-1)는 PMOS 트랜지스터(QP6), NMOS 트랜지스터(QN8), NAND 회로(ND6) 및 인버터(INV2)를 갖는다.
NMOS 트랜지스터(QN8)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. 인버터(INV1)로부터의 출력 신호는 NMOS 트랜지스터(QN8)의 게이트에 공급된다. 데이터 신호(DATA)의 반전된 신호(bDATA)는 인버터(INV2)에 입력된다.
회로예 2에서, 데이터 기입은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP5) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN8)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다. 대안적으로, 드라이버로서 작용하는 PMOS 트랜지스터(QP6) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN7)는 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 기입 비트 라인(WBL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 기입 비트 라인(WBL)에 흐르는 전류는 없다.
③ 회로예 3
도 7은 본 발명의 제1 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 3을 도시한 것이다.
회로예 3에서, 싱커 및 드라이버 중의 하나만이 어드레스 선택성을 가질 필요가 있다. 이러한 이유로, 회로 스케일은 싱커측 상의 디코더를 생략함으로써 감소된다. 또한, 전원 전압에 대한 의존성이 제거되고, 온도에 대한 의존성이 제거된다. 대안적으로, 전류원 회로는 온도에 대한 의존성이 MTJ 소자의 스위칭 특성과 대응하여 얻어질 수 있도록 기입 모드시에 전류를 공급하도록 배열된다. 전류 공급 회로로부터의 출력(Iconst)은 포화 상태에서 동작하도록 게이트에 입력됨으로써, 전류원으로부터 출력된 전류에 대해 전류 미러를 형성한다.
회로예 3이 싱커측 상의 배열면에서 회로예 1과 다르기 때문에, 드라이버측 상의 배열에 대해서는 간단하게 설명하겠다.
기입 비트 라인 드라이버/싱커(20-1)는 PMOS 트랜지스터(QP7), NMOS 트랜지스터(QN9 및 QN10), NAND 회로(ND7) 및 인버터(INV3)를 갖는다.
NMOS 트랜지스터(QN9 및 QN10)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. 인버터(INV3)로부터의 출력 신호는 NMOS 트랜지스터(QN9)의 게이트에 공급된다. 데이터 신호(DATA)는 인버터(INV3)에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN10)의 게이트에 공급된다.
기입 비트 라인 드라이버/싱커(21-1)는 PMOS 트랜지스터(QP8), NMOS 트랜지스터(QN11 및 QN12), NAND 회로(ND8) 및 인버터(INV4)를 갖는다.
NMOS 트랜지스터(QN11 및 QN12)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. 인버터(INV4)로부터의 출력 신호는 NMOS 트랜지스터(QN11)의 게이트에 공급된다. 반전된 신호(bDATA)는 인버터(INV4)에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN12)의 게이트에 공급된다.
회로예 3에서, 데이터 기입은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP7) 및 선택된 열어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN11 및 QN12)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다. 대안적으로, 드라이버로서 작용하는 PMOS 트랜지스터(QP8) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN9 및 QN10)는 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 기입 비트 라인(WBL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 기입 비트 라인(WBL)에 흐르는 전류는 없다.
회로예 3에서는, 도 3에 도시된 기입 워드 라인 드라이버/싱커의 신호와 동일한 신호가 사용된다. 그러나, 다른 신호가 기입 워드 라인(WL)의 신호로부터의 타이밍을 시프트하도록 사용될 수 있다(일본 특허 출원 제2002-140499호).
(3) 블록 선택 드라이버
도 8은 본 발명의 제1 실시예에 따른 블록 선택 드라이버의 회로예를 도시한 것이다.
블록 선택 드라이버(24-1)는 NAND 회로(ND9) 및 인버터(INV5)를 갖는다.
NAND 회로(ND9)로부터의 출력 신호는 인버터(INV5)에 공급된다. 인버터(INV5)는 블록 선택 라인(BS1)에 접속된다. 기입 신호(WRITE) 및 상위(high order) 행 어드레스 신호는 NAND 회로(ND9)에 입력된다.
블록 선택 드라이버(24-1)에서, 디코딩은 블록 내의 셀을 구별하기 위해 필요한 하위 어드레스 신호 비트를 제외한 행 어드레스 신호의 상위 어드레스 비트에만 기초하여 실행된다. 도 1에 도시된 예에서는, 4개의 셀이 블록 내에 존재한다. 따라서, 전체 행 어드레스 신호 비트들 중에서, 2비트를 제외한 어드레스 신호 비트가 입력된다.
블록 선택 신호는 기입 모드에서 불필요하다.
(4) 바이어스 회로, 열 선택 스위치 및 감지 증폭기
도 9는 본 발명의 제1 실시예에 따른 바이어스 회로, 열 선택 스위치 및 감지 증폭기의 회로예를 도시한 것이다.
바이어스 회로(13-1), 열 선택 스위치(14-1) 및 감지 증폭기(15)는 NMOS 트랜지스터(QN13 및 QN14), NAND 회로(ND10), 인버터(INV6), 연산 증폭기(OP1), 피드백 저항(Rf1) 및 감지 증폭기(도 9에서는 차동 증폭기)(15)를 갖는다.
열 선택 스위치(14-1)로서 작용하는 NMOS 트랜지스터(QN14)는 노드(n1)와 판독 비트 라인(RBL1)의 한 단부 사이에 접속된다. 인버터(INV6)로부터의 출력 신호는 NMOS 트랜지스터(QN14)의 게이트에 입력된다. NAND 회로(ND10)로부터의 출력 신호는 인버터(INV6)에 입력된다. 판독 신호(READ) 및 열 어드레스 신호는 NAND 회로(ND10)에 입력된다.
NMOS 트랜지스터(QN13)의 한 단자는 판독 비트 라인(RBL1)의 한 단부에 접속된다. NMOS 트랜지스터(QN13)의 다른 단자는 선정된 전위(Vconst)로 바이어스된다. NAND 회로(ND10)로부터의 출력 신호는 NMOS 트랜지스터(QN13)의 게이트에 공급된다.
연산 증폭기(OP1)의 음의 입력 단자는 노드(n1)에 접속된다. 연산증폭기(OP1)의 출력 단자는 노드(n2)에 접속된다. 선정된 전위(Vconst)는 양의 입력 단자에 공급된다. 피드백 저항(Rf1)은 노드(n2)와 노드(n3) 사이에 접속된다. 연산 증폭기(OP1)의 배열에 대해서는 나중에 설명하겠다.
감지 증폭기(차동 증폭기)(15)의 음의 입력 단자는 노드(n2)에 접속된다. 감지 증폭기(15)의 출력 단자는 출력 드라이버에 접속된다. 기준 전위(Vref)는 양의 입력 단자에 공급된다. 기준 전위(Vref)는 디바이스가 "1" 데이터인 경우의 연산 증폭기(OP1)의 출력 전위와 "0" 데이터인 경우의 연산 증폭기(OP1)의 출력 전위 사이에서 한 값을 갖도록 디바이스 내에서 발생된 중간값이다. 감지 증폭기(차동 증폭기)(15) 및 기준 전위(Vref) 발생 회로의 배열에 대해서는 나중에 설명하겠다.
회로예에서, 데이터 판독은 다음과 같은 방식으로 실행된다.
판독 모드에서, 선택된 열 어드레스 신호의 열 선택 스위치로서 작용하는 NMOS 트랜지스터는 열 디코더에 의해 턴온되어 선택된 판독 비트 라인(RBL1)을 감지 증폭기(15)에 접속한다. 선택된 판독 비트 라인(RBL1)은 연산 증폭기(OP1)의 피드백에 의해 선정된 전위(Vconst)로 바이어스된다. 연산 증폭기(OP1)로부터의 출력 신호는 출력측 상의 감지 증폭기(차동 증폭기)(15)에 의해 증폭되어 출력 드라이버로 보내진다.
선택되지 않은 판독 비트 라인(RBLj)은 바이어스 회로(13-j)에 의해 선정된 전위(Vconst)로 바이어스된다. 따라서, 선택된 비트 라인(BL) 및 선택되지 않은 비트 라인(BL)이 등전위로 바이어스될 때, 라운드어바웃(roundabout) 전류가 제거될 수 있다.
도 10은 본 발명의 제1 실시예에 따른 기준 전위 발생 회로의 회로예를 도시한 것이다.
연산 증폭기, 피드백 저항, 선택 스위치 등의 파라미터 및 레이아웃은 될 수 있으면 도 9에 도시된 데이터 판독을 위한 연산 증폭기, 피드백 저항 및 선택 스위치의 것과 동일하다. 이것은 기생 저항 및 기생 용량이 변경되지 않아야 하기 때문이다.
감지 증폭기(차동 증폭기)(15)에 대한 기준 전위의 발생에 대해 이하에 설명하겠다.
Rf는 피드백 저항이고, R0은 "0" 데이터인 경우의 저항이며, R1은 "1" 데이터인 경우의 저항이라고 하자. MOS 트랜지스터의 저항은 무시된다. V0 및 V1은 각각 "0" 및 "1" 데이터인 경우의 연산 증폭기 출력이다.
양의 입력 및 음의 입력이 등전위를 갖게 하도록 연산 증폭기(OP)가 동작될 때, 아래의 수학식 9, 10 및 11이 유지된다.
Vconst/R0=(V0-Vconst)/Rf
→V0=(1+Rf/R0)·Vconst
Vconst/R1=(V1-Vconst)/Rf
→V1=(1+Rf/R1)·Vconst
Vconst·(1/R0+1/R1)=2·(Vref-Vconst)/Rf
→Vref={1+(Rf/R0+Rf/R1)/2}·Vconst
수학식 12는 수학식 9, 10 및 11로부터 유도될 수 있다.
Vref=(V0+V1)/2
기준 전위는 일본 특허 출원 제2001-401850호 또는 제2002-176683호에서 제안된 방법에 의해 발생될 수 있다.
도 11은 본 발명의 제1 실시예에 따른 연산 증폭기의 회로예를 도시한 것이다.
연산 증폭기는 PMOS 트랜지스터(QP9, QP10, QP11, QP12, QP13, QP14) 및 NMOS 트랜지스터(QN17, QN18, QN19, QN20, QN21, QN22)를 갖는다.
이 회로예에서, 인에이블 신호(ENBL)의 반전된 신호(bENBL)가 "L" 레벨로 변경될 때, 연산 증폭기(OP1)는 동작 상태로 설정된다. 워드 라인(WL) 및 열 선택 스위치가 활성화되기 전후에, 반전된 신호(bENBL)는 "L" 레벨로 변경되어 연산 증폭기(OP1)를 동작 상태로 설정한다.
도 12는 본 발명의 제1 실시예에 따른 차동 증폭기의 회로예를 도시한 도면이다.
차동 증폭기(15)는 PMOS 트랜지스터(QP15, QP16, QP17, QP18, QP19, QP20) 및 NMOS 트랜지스터(QN23, QN24, QN25, QN26, QN27, QN28)를 갖는다.
이 회로예에서, 인에이블 신호(ENBL)가 "H" 레벨로 변경될 때, 차동 증폭기는 동작 상태로 설정된다. 워드 라인(WL), 열 선택 스위치, 및 연산 증폭기(OP1)가 활성화되고, 연산 증폭기(OP1)의 출력이 안정된 후에, 인에이블 신호(ENBL)는 "H" 레벨로 변경된다.
D. 메모리 셀 부분의 디바이스 구조
다음에 메모리 셀 부분의 디바이스 구조에 대해 설명하겠다. 도 1에 도시된 블록(BK11)의 디바이스 구조에 대해 예시하겠다.
도 13, 15 및 17은 자기 랜덤 액세스 메모리의 한 블록의 X 방향 단면도이다. 도 14, 16 및 18은 자기 랜덤 액세스 메모리의 한 블록의 Y 방향 단면도이다. 도 1에서와 동일한 참조부호는 도 13 내지 18에서 동일한 소자를 나타내고 그들간의 대응을 보여준다.
(1) 메모리 셀 부분의 구조
① 구조예 1
도 13 및 14는 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 1을 도시한 단면도이다.
판독 선택 스위치(MOS 트랜지스터)(RSW)는 반도체 기판(41)의 표면 영역 내에 배열된다.
판독 선택 스위치(RSW)의 소스는 접촉 플러그(42F)를 통해 판독 비트 라인(RBL1)에 접속된다. 판독 비트 라인(RBL1)은 예를 들어 Y 방향(열 방향)으로 곧게 진행하고, 메모리 셀 어레이 영역 주위에 형성된 바이어스 회로(13-1) 및 열 선택 스위치(14-1)를 통해 감지 증폭기(15)에 접속된다.
판독 선택 스위치(MOS 트랜지스터)(RSW)의 게이트는 블록 선택 라인(BS1)으로서 작용한다. 블록 선택 라인(BS1)은 X 방향으로 진행한다.
4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 판독 선택 스위치(RSW) 상에 다수의 단(stage)으로 적층된다. 즉, 판독 선택 스위치(RSW)는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에 배열된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 한 단자(도 13의 하단)는 하부 전극(44A, 44B, 44C, 44D)의 대응 전극에 접속된다. 접촉 플러그(42A, 42B, 42C, 42D, 42E) 및 중간층(43)은 하부 전극(44A, 44B, 44C, 44D)을 서로에게 전기적으로 접속시키고, 또한 하부 전극(44A, 44B, 44C, 44D)을 판독 선택 스위치(RSW)의 드레인에 전기적으로 접속시킨다.
하부 전극(44A, 44B, 44C, 44D), 접촉 플러그(42A, 42B, 42C, 42D, 42E), 및 중간층(43)은 판독 서브 비트 라인(RBLi')을 형성한다. 따라서, 판독 서브 비트 라인(RBLi')은 서로 중첩하면서 반도체 기판(41)의 표면에 수직으로 연장하는 접촉 플러그(42A, 42B, 42C, 42D, 42E) 등으로 형성된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 다른 단자(도 13의 상단)는 판독/기입 워드 라인(WL1, WL2, WL3, WL4)의 대응하는 라인에 전기적으로 접속된다. 워드 라인(WL1, WL2, WL3, WL4)은 X 방향(행 방향)으로 진행한다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 워드 라인(WL1, WL2, WL3, WL4)에 독립적으로 접속된다. 즉, 4개의 워드 라인(WL1, WL2, WL3, WL4)은 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다.
기입 비트 라인(WBL1, WBL2, WBL3, WBL4)은 각각 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 근처와 바로 아래에 배열되고, 이들로부터 분리되어 있다. 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)은 Y 방향(열 방향)으로 진행한다. 이 실시예에서, 4개의 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)은 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다.
구조예 1에서, 하부 전극(44A, 44B, 44C, 44D), 기입 비트 라인(WBL1, WBL2, WBL3, WBL4), 및 판독/기입 워드 라인(WL1, WL2, WL3, WL4)은 각각 적층된 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 다수의 단에 배열된다.
이들 소자들은 예를 들어, MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 단들 내의 동일한 위치에 배치된다.
하부 전극(44A, 44B, 44C, 44D)의 각각은 예를 들어 직사각형 패턴을 갖는다. 접촉 플러그(42A 내지 42E)에 대한 접촉 영역은 하부 전극의 일부에 형성된다. MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 하부 전극(44A, 44B, 44C, 44D)의 접촉 영역과 다른 부분에 배열된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)과 판독/기입 워드 라인(WL1, WL2, WL3, WL4) 사이의 교차점에 배열된다.
구조예 1에 따르면, 블록 내의 다수의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 반도체 기판(41) 상에 다수의 단으로 적층된다. 다수의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 하나의 판독 선택 스위치(RSW)를 공유한다. 이러한 이유로, 소정의 셀 영역의 증가를 억제하면서 용량은 증가될 수 있다.
② 구조예 2
도 15 및 16은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 2를 도시한 단면도이다. 구조예 1과 상이한 부분에 대해서만 설명하겠다.
구조예 2는 X 방향으로 진행하는 판독/기입 워드 라인(WL1, WL2, WL3, WL4)이 각각 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 아래에 배열되고, Y 방향으로 진행하는 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)이 각각 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상에 배열되는 점이 구조예 1과 다르다.
즉, 구조예 1에서, 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)은 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의, 판독 선택 스위치(RSW)가 존재하는 반도체 기판(41)측(도 13 및 14에서 MTJ 소자의 하부측) 상에 배열된다. 또한, 워드 라인(WL1, WL2, WL3, WL4)은 반대측(도 13 및 14에서 MTJ 소자의 상부측) 상에 배열된다.
그러나, 구조예 2에서, 워드 라인(WL1, WL2, WL3, WL4)은 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의, 판독 선택 스위치(RSW)가 존재하는, 반도체 기판(41)측(도 15 및 16에서 MTJ 소자의 하부측) 상에 배열된다. 또한, 기입 비트 라인(WBL1, WBL2, WBL3, WBL4)은 반대측(도 15 및 16에서 MTJ 소자의 상부측) 상에 배열된다.
구조예 2에 따르면, 구조예 1과 동일한 효과가 얻어질 수 있다.
③ 구조예 3
도 17 및 18은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 3을 도시한 단면도이다. 구조예 1과 상이한 부분에 대해서만 설명하겠다.
구조예 3은 다수의 MTJ 소자(상부 MTJ 소자 및 하부 MTJ 소자)가 하나의 기입 비트 라인을 공유한다는 점에서 구조예 1과 다르다. 즉, 기입 비트 라인(WBL1)은 MTJ 소자(MTJ1과 MTJ2) 사이에 배열된다. MTJ 소자(MTJ1 및 MTJ2)는 기입 비트 라인(WBL1)을 공유한다. 또한, 기입 비트 라인(WBL2)은 MTJ 소자(MTJ3과 MTJ4) 사이에 배열된다. MTJ 소자(MTJ3 및 MTJ4)는 기입 비트 라인(WBL2)을 공유한다.
구조예 3에 따르면, 구조예 1과 동일한 효과가 얻어질 수 있다.
또한, 다수의 MTJ 소자(상부 MTJ 소자 및 하부 MTJ 소자)가 하나의 기입 비트 라인을 공유하기 때문에, 적층 방향(Z 방향)의 메모리 셀의 크기는 감소될 수 있다.
(2) MTJ 소자의 구조
다음에 MTJ 소자의 구조에 대해 설명하겠다.
MTJ 소자(12)는 자화된 고정층(자기층)(31), 터널링 장벽층(비자기층)(32) 및 자기 기록층(자기층)(33)으로 형성된 3층 구조를 갖는다.
MTJ 소자(12)는 예를 들어 직사각형 모양을 갖는다. 직사각형의 길이 방향은 용이한 자화 축이고, 길이 방향에 수직인 방향은 곤란한 자화 축이다. MTJ 소자(12)의 용이한 자화 축은 전류 방향이 기입 데이터에 따라 변경될 수 있도록 전류가 양방향으로 흐르는 기입 라인의 진행 방향에 수직인 방향으로 정렬된다.
이 실시예에서, 기입 전류가 양방향으로 공급될 수 있는 기입 라인은 기입 비트 라인(WBL)이다. 이러한 이유로, MTJ 소자(12)의 용이한 자화 축은 기입 비트 라인(WBL)의 진행 방향에 수직인 방향, 즉 워드 라인의 진행 방향(행 방향)으로 정렬된다.
자화 고정층(31)과 자기 기록층(33)은 대체될 수 있다. MTJ 소자(12)는 하나의 터널링 장벽층(32)을 갖는 단일 터널 접합 구조, 또는 2개의 터널링 장벽층(32)을 갖는 이중 터널 접합 구조를 가질 수 있다.
단일 및 이중 터널 접합 구조를 갖는 MTJ 소자(12)의 예에 대해서는 아래에 설명하겠다.
① 단일 터널 접합 구조
도 19a에 도시된 단일 터널 접합 구조를 갖는 MTJ 소자(12)는 하부 접촉층(하부 전극층)(101), 버퍼층(예를 들어, 강자성층)(102), 반강자성층(103) 및 강자성층(104)이 순차적으로 적층된 자화 고정층(31); 이 자화 고정층(31) 상에 형성된 터널링 장벽층(32); 및 자유 강자성층(105) 및 접촉층(106)이 터널링 장벽층(32) 상에 순차적으로 적층되는 자기 기록층(33)으로 형성된다.
도 19b에 도시된 단일 터널 접합 구조를 갖는 MTJ 소자(12)는 하부 접촉층(101), 버퍼층(102), 반강자성층(103), 강자성층(104'), 비자기층(107), 및 강자성층(104")이 순차적으로 적층된 자화 고정층(31); 이 자화 고정층(31) 상에 형성된 터널링 장벽층(32); 및 강자성층(105'), 비자기층(107), 강자성층(105") 및 접촉층(106)이 터널링 장벽층(32) 상에 순차적으로 적층되는 자기 기록층(33)으로 형성된다.
도 19b에 도시된 MTJ 소자(12)에서는, 자화 고정층(31) 내의 강자성층(104'), 비자기층(107) 및 강자성층(104")의 3층 구조, 및 자기기록층(33) 내의 강자성층(105'), 비자기층(107) 및 강자성층(105")의 3층 구조가 형성된다. 이 경우에, 도 19a에 도시된 MTJ 소자(12)에 비해, 강자성체 내의 소정의 자기극 발생을 억제할 수 있으므로 마이크로패터닝에 더욱 적절한 셀 구조가 제공될 수 있다.
② 이중 터널 접합 구조
도 20a에 도시된 이중 터널 접합 구조를 갖는 MTJ 소자(12)는 하부 접촉층(101), 버퍼층(102), 반강자성층(103) 및 강자성층(104)이 순차적으로 적층된 제1 자화 고정층(31a); 이 제1 자화 고정층(31a) 상에 형성된 제1 터널링 장벽층(32a); 이 제1 터널링 장벽층(32a) 상에 형성된 자기 기록층(33); 이 자기 기록층(33) 상에 형성된 제2 터널링 장벽층(32b); 및 강자성층(104), 반강자성층(103), 버퍼층(102) 및 접촉층(106)이 제2 터널링 장벽층(32b) 상에 순차적으로 적층되는 제2 자화 고정층(31b)으로 형성된다.
도 20b에 도시된 이중 터널 접합 구조를 갖는 MTJ 소자(12)는 하부 접촉층(101), 버퍼층(102), 반강자성층(103) 및 강자성층(104)이 순차적으로 적층된 제1 자화 고정층(31a); 이 제1 자화 고정층(31a) 상에 형성된 제1 터널링 장벽층(32a); 이 제1 터널링 장벽층(32a) 상에 순차적으로 적층되는 강자성층(33'), 비자기층(107) 및 강자성층(33")의 3층 구조를 갖는 자기 기록층(33); 이 자기 기록층(33) 상에 형성된 제2 터널링 장벽층(32b); 및 강자성층(104'), 비자기층(107), 강자성층(104"), 반강자성층(103), 버퍼층(102) 및 접촉층(106)이 제2 터널링 장벽층(32b) 상에 순차적으로 적층되는 제2 자화 고정층(31b)으로 형성된다.
도 20b에 도시된 MTJ 소자(12)에서는, 자기 기록층(33)을 구성하는 강자성층(33'), 비자기층(107) 및 강자성층(33")의 3층 구조, 및 제2 자화 고정층(31b) 내의 강자성층(104'), 비자기층(107) 및 강자성층(104")의 3층 구조가 형성된다. 이 경우에, 도 20a에 도시된 MTJ 소자(12)에 비해, 강자성체 내의 소정의 자기극 발생을 억제할 수 있으므로 마이크로패터닝에 더욱 적절한 셀 구조가 제공될 수 있다.
이중 터널 접합 구조를 갖는 MTJ 소자(12)에 있어서, 동일한 외부 바이어스가 인가될 때의 MR(Magneto Resistive) 비(평행 상태 저항값에 대한 반평행 상태와 평행 상태 사이의 저항차의 비)의 감소는 단일 터널 접합 구조를 갖는 MTJ 소자(12)에서보다 작다. 따라서, 이중 터널 접합 구조를 갖는 MTJ 소자(12)는 더 높은 바이어스에서 동작할 수 있다. 즉, 이중 터널 접합 구조는 셀로부터의 정보 판독 시에 유리하다.
③ MTJ 소자의 재료
단일 터널 접합 구조 또는 이중 터널 접합 구조를 갖는 MTJ 소자(12)는 예를 들어 다음과 같은 재료를 사용하여 형성된다.
자화된 고정층(31, 31a 및 31b), 자기 기록층(33)의 경우, 예를 들어 Fe, Co, Ni 또는 이들의 합금; 높은 스핀 분극성을 갖는 자철광; CrO2또는 RxMnO3-y(R: 희토류, X: Ca, Ba 또는 Sr)와 같은 산화물; 또는 NiMnSb 또는 PtMnSb와 같은 호이슬러 합금이 바람직하게 사용된다. 이들 자성체는 강자성을 잃지 않는 한 Ag, Cu,Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo 및 Nb와 같은 소량의 비자성 원소를 포함할 수 있다.
자화 고정층(31, 31a 또는 31b)의 일부를 형성하는 반강자성층(103)의 경우, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등이 바람직하게 사용된다.
터널링 장벽층(32, 32a 및 32b)의 경우, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2및 AlLaO3와 같은 여러 가지 유전체가 사용될 수 있다. 이들 유전체는 산소, 질소, 또는 플루오르 결핍분을 포함할 수 있다.
E. 효과
첫째, 이 실시예에서, 하나의 판독 스위치 소자는 병렬로 접속된 다수의 MTJ 소자에 의해 공유된다. 다수의 MTJ 소자는 하나의 블록을 형성하기 위해 반도체 기판의 표면에 직각인 방향(종 방향)으로 다수의 단으로 적층된다.
판독 스위치 소자가 각각의 MTJ 소자마다 배열되어 있는 구조에 비해, 비트 당 셀 면적은 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
둘째, 이 실시예에서는, 블록 배열에서, 워드 라인이 다수의 MTJ 소자 각각의 한 단자에 독립적으로 접속된다. 판독 서브 비트 라인은 다수의 MTJ 소자 각각의 다른 단자에 공통으로 접속된다. 판독 서브 비트 라인은 판독 선택 스위치를 통해 판독 메인 비트 라인에 접속된다.
판독 모드에서, 판독 전류는 선택된 워드 라인에 접속된 모든 MTJ 소자에 공급된다. 등전위는 바이어스 회로로부터, 판독 블록과 동일한 행 위의 판독 메인 비트 라인에 인가된다. 판독 블록에서, 선택된 워드 라인은 접지 전위로 설정되고, 선택되지 않은 워드 라인은 플로팅 상태로 설정된다. 이러한 배열로, 라운드어바웃 판독 전류는 동일한 행 위의 블록 내에서 방지될 수 있고, 소정의 판독 에러는 억제될 수 있다.
하나의 판독 메인 비트 라인은 각 열마다 배열된다. 각각의 판독 메인 비트 라인은 동일한 열 위의 블록에 의해 공유된다. 각 블록은 판독 선택 스위치를 갖는다. 판독 모드에서, 판독 블록(BK)의 판독 선택 스위치는 턴온되고, 판독 블록(BK)과 동일한 열 위의 선택되지 않은 블록(BK')의 판독 선택 스위치는 턴오프된다. 이러한 배열로, 판독 전류가 판독 메인 비트 라인에 공급될 때에도, 판독 전류는 선택되지 않은 블록(BK')으로 흐르지 않게 될 수 있다.
선택된 MTJ 소자에 접속된 선택된 워드 라인은 또한 동일한 행 위의 선택되지 않은 MTJ 소자에 접속된다. 그러나, 선택된 워드 라인이 접지 전위로 설정될 때, 선택되지 않은 MTJ 소자로 흐르는 바이어스 전류는 선택된 MTJ 소자로 흐르는 것이 아니라, 접지점으로 흐른다.
상술된 바와 같이, 이 실시예에서, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
[1-2: 제2 실시예]
제2 실시예에서는, 제1 실시예에서와 같이, 적층된 셀 구조는 MTJ 소자를 적층함으로써 형성되고, MOS 트랜지스터는 판독 스위칭 소자로서 사용된다. 그러나, 제2 실시예에서, 판독 전류 흐름 방향은 제1 실시예와 반대로 된다.
A. 전체 회로 구조
도 21은 본 발명의 제2 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다. 제1 실시예와 동일한 구성요소의 설명은 생략하겠다.
제2 실시예는 워드 라인 드라이버(17-n)와 워드 라인 싱커(19)가 바뀌는 점에서 제1 실시예와 다르다. 제1 실시예에서는, 접지 전위가 선택 워드 라인에 공급된다. 그러나, 제2 실시예에서는, 전원 전위가 선택된 워드 라인에 공급된다.
즉, 제2 실시예에서는 판독 전류의 방향이 제1 실시예와 반대로 된다.
B. 기입/판독 동작 원리
다음에 본 발명의 제2 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
제2 실시예의 기입 방법은 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(2) 판독 동작 원리
좌측 하부 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자. 이 실시예에서, 판독 전류는 선택된 워드 라인(WL1)으로부터 선택된 판독 비트 라인(RBL1)으로 흐른다.
먼저, 열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)은 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)에 의해 감지 증폭기(15)에 접속된다. 전류는 감지 증폭기(15)로부터 바이어스된다. 판독 비트 라인(RBL1)의 전압은 (후술될) 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기(15)에 접속되지 않는다. 그러나, 선택되지 않은 판독 비트 라인(RBLj)은 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정된다.
또한, 블록 선택 라인(BS1)은 블록(BK11)을 선택하기 위해 필요한 행 어드레스 신호(이 경우에, 2 비트를 제외한 어드레스 신호 비트)에 의해 구동되고, 블록(BK11)을 선택하기 위한 MOS 트랜지스터(RSW)는 턴온된다.
블록(BK11)에서, 행 어드레스 신호에 의해 선택된 워드 라인(WL1)은 전원 전위(VDD)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 행 어드레스 신호 및 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)에 대해, 전류는 워드 라인(WL1)에서 감지 증폭기(15)로 흐른다.
C. 주변 회로부의 회로 구조
다음에 주변 회로부의 상세한 배열에 대해 설명하겠다. 블록(BK11) 내의 MTJ 소자(MTJ1)에 대응하는 주변 회로부에 대해서만 도시하고 설명하겠다.
제2 실시예의 주변 회로에 있어서, 기입 비트 라인 드라이버/싱커 및 블록 선택 드라이버는 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(1) 워드 라인 드라이버/싱커
① 회로예 1
도 22는 본 발명의 제2 실시예에 따른 워드 라인 드라이버/싱커의 회로예 1을 도시한 것이다.
기입 워드 라인 드라이버(17-1)는 PMOS 트랜지스터(QP21), NAND 회로(ND11) 및 OR 회로(OR1)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN29)를 갖는다.
PMOS 트랜지스터(QP21)는 전원 단자(VDD)와 워드 라인(WL1)의 한 단부 사이에 접속된다. NAND 회로(ND11)로부터의 출력 신호는 PMOS 트랜지스터(QP21)의 게이트에 공급된다.
OR 회로(OR1)로부터의 출력 신호 및 행 어드레스 신호는 NAND 회로(ND11)에 입력된다.
기입 신호(WRITE) 및 판독 신호(READ)는 OR 회로(OR1)에 입력된다.
NMOS 트랜지스터(QN29)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. 기입 신호(WRITE)는 NMOS 트랜지스터(QN29)의 게이트에 입력된다.
회로예 1에서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP21) 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN29)는 행 디코더에 의해 턴온되어 전류를 선택된 워드 라인(WL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터는 오프이기 때문에, 선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다. 즉, 드라이버 및 싱커는 완전히 디코드될 필요가 없다.
판독 모드에서, 선택된 행 어드레스 신호의 드라이버로서 작용하는 PMOS 트랜지스터(QP21)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 전원 전위(VDD)로 바이어스시킨다. 판독 신호(READ)는 판독 동작 기간을 결정한다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)은 이 회로에서 플로팅 상태로 설정된다.
② 회로예 2
도 23은 본 발명의 제2 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 것이다.
회로예 2에서, 싱커 및 드라이버 중의 하나만이 행 선택성을 가질 필요가 있다. 이러한 이유로, 회로 스케일은 싱커측의 디코더를 생략함으로써 감소된다. 또한, 전원 전압에 대한 의존성이 없어지고, 온도에 대한 의존성이 없어진다. 대안적으로, 전류원 회로는 온도에 대한 의존성이 MTJ 소자의 스위칭 특성과 대응하여 얻어질 수 있도록 기입 모드시에 전류를 공급하도록 배열된다. 전류 공급 회로로부터의 출력(Iconst)은 포화 상태에서 동작하도록 게이트에 입력됨으로써, 전류원으로부터 출력된 전류에 대해 전류 미러를 형성한다. 이 경우에, 판독 모드의 NMOS 트랜지스터 싱커는 도 22에 도시된 회로예 1과 달리 특별하게 배열되어야 한다.
회로예 2가 워드 라인 싱커(19-1)의 배열면에서 회로예 1과 다르기 때문에,기입 워드 라인 드라이버(17-1)에 대해서는 간단하게 설명하겠다.
기입 워드 라인 드라이버(17-1)는 회로예 1과 같이 PMOS 트랜지스터(QP22), NAND 회로(ND12) 및 OR 회로(OR2)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN30 및 QN31)를 갖는다.
NMOS 트랜지스터(QN30 및 QN31)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. 기입 신호(WRITE)는 NMOS 트랜지스터(QN30)의 게이트에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN31)의 게이트에 공급된다.
회로예 2에 있어서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP22) 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN30(기입 신호(WRITE)에 의해 턴온됨) 및 QN31(Iconst에 의해 턴온됨))는 행 디코더에 의해 턴온되어 전류를 선택된 워드 라인(WL1)에 공급한다.
기입 모드에서, 선택되지 않은 워드 라인(WL)의 드라이버로서 작용하는 PMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다.
판독 모드에서, 선택된 행 어드레스 신호의 드라이버로서 작용하는 PMOS 트랜지스터(QP22)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 전원 전위(VDD)로 바이어스시킨다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)은 플로팅 상태로 설정된다.
(2) 바이어스 회로, 열 선택 스위치 및 감지 증폭기
도 24는 본 발명의 제2 실시예에 따른 바이어스 회로, 열 선택 스위치 및 감지 증폭기의 회로예를 도시한 것이다.
바이어스 회로(13-1), 열 선택 스위치(14-1) 및 감지 증폭기(15)는 PMOS 트랜지스터(QP23 및 QP24), AND 회로(AD8), 인버터(INV7), 연산 증폭기(OP4), 피드백 저항(Rf4) 및 감지 증폭기(도 24에서는 차동 증폭기)(15)를 갖는다.
열 선택 스위치(14-1)로서 작용하는 PMOS 트랜지스터(QP24)는 노드(n4)와 판독 비트 라인(RBL1)의 한 단부 사이에 접속된다. 인버터(INV7)로부터의 출력 신호는 PMOS 트랜지스터(QP24)의 게이트에 입력된다. AND 회로(AD8)로부터의 출력 신호는 인버터(INV7)에 입력된다. 판독 신호(READ) 및 열 어드레스 신호는 AND 회로(AD8)에 입력된다.
PMOS 트랜지스터(QP23)의 한 단자는 판독 비트 라인(RBL1)의 한 단부에 접속된다. PMOS 트랜지스터(QP23)의 다른 단자는 선정된 전위(Vconst)로 바이어스된다. AND 회로(AD8)로부터의 출력 신호는 PMOS 트랜지스터(QP23)의 게이트에 공급된다.
연산 증폭기(OP4)의 음의 입력 단자는 노드(n4)에 접속된다. 연산 증폭기(OP4)의 출력 단자는 노드(n5)에 접속된다. 선정된 전위(Vconst)는 양의 입력 단자에 공급된다. 피드백 저항(Rf4)은 노드(n5)와 노드(n6) 사이에 접속된다.연산 증폭기(OP4)의 배열에 대해서는 나중에 설명하겠다.
감지 증폭기(차동 증폭기)(15)의 양의 입력 단자는 노드(n5)에 접속된다. 감지 증폭기(15)의 출력 단자는 출력 드라이버에 접속된다. 기준 전위(Vref)는 음의 입력 단자에 공급된다. 기준 전위(Vref)는 디바이스가 "1" 데이터인 경우의 연산 증폭기(OP4)의 출력 전위와 "0" 데이터인 경우의 연산 증폭기(OP4)의 출력 전위 사이에서 한 값을 갖도록 디바이스 내에서 발생된 중간 전위이다. 감지 증폭기(차동 증폭기)(15)의 배열에 대해서는 나중에 설명하겠다.
이 회로예에서, 데이터 판독은 다음과 같은 방식으로 실행된다.
판독 모드에서, 선택된 열 어드레스 신호의 열 선택 스위치로서 작용하는 PMOS 트랜지스터(QP24)는 열 디코더에 의해 턴온되어 선택된 판독 비트 라인(RBL1)을 감지 증폭기(15)에 접속한다. 선택된 판독 비트 라인(RBL1)은 연산 증폭기(OP4)의 피드백에 의해 선정된 전위(Vconst)로 바이어스된다. 연산 증폭기(OP4)로부터의 출력 신호는 출력측 상의 감지 증폭기(차동 증폭기)(15)에 의해 증폭되어 출력 드라이버로 보내진다.
선택되지 않은 판독 비트 라인(RBL)은 바이어스 회로(13-j)에 의해 선정된 전위(Vconst)로 바이어스된다. 따라서, 선택된 비트 라인(BL) 및 선택되지 않은 비트 라인(BL)이 등전위로 바이어스될 때, 라운드어바웃 전류가 제거될 수 있다.
MTJ 소자에 인가된 전압은 MR이 바이어스 전압에 대한 의존성을 갖기 때문에 제한된다. 더욱 구체적으로, MTJ 소자의 단자 간의 전압 차가 증가할 때, MR은 낮아진다. 따라서, MTJ 소자의 단자 간의 전위 차는 작은 것이 바람직하다. 제2 실시예에서의 선정된 전압(Vconst)은 접지 전위(VSS)보다 전원 전위(VDD)에 더 가깝다. 이러한 이유로, 제1 실시예와 달리, 열 선택 스위치 및 바이어스 MOS 트랜지스터는 PMOS 트랜지스터로 형성된다.
도 25는 본 발명의 제2 실시예에 따른 연산 증폭기의 회로예를 도시한 것이다. 도 25에서는, 도 11에서의 PMOS 트랜지스터와 NMOS 트랜지스터가 입력 신호 전위의 편의를 위해 바뀌게 된다.
연산 증폭기(OP4)는 PMOS 트랜지스터(QP23, QP24, QP25, QP26, QP27, QP28) 및 NMOS 트랜지스터(QN32, QN33, QN34, QN35, QN36, QN37)를 갖는다.
이 회로예에서, 인에이블 신호(ENBL)가 "H" 레벨로 변경될 때, 연산 증폭기(OP4)는 동작 상태로 설정된다. 워드 라인(WL) 및 열 선택 스위치가 활성화되기 전후에, 인에이블 신호(ENBL)는 "H" 레벨로 변경되어 연산 증폭기(OP4)를 동작 상태로 설정한다.
도 26은 본 발명의 제2 실시예에 따른 차동 증폭기의 회로예를 도시한 도면이다. 도 26에서, 도 12의 PMOS 트랜지스터와 NMOS 트랜지스터는 입력 신호 전위의 편의를 위해 바뀌게 된다.
차동 증폭기(15)는 PMOS 트랜지스터(QP29, QP30, QP31, QP32, QP33, QP34) 및 NMOS 트랜지스터(QN38, QN39, QN40, QN41, QN42, QN43)를 갖는다.
이 회로예에서, 인에이블 신호(ENBL)의 반전된 신호(bENBL)가 "L" 레벨로 변경될 때, 차동 증폭기(15)는 동작 상태로 설정된다. 워드 라인(WL), 열 선택 스위치 및 연산 증폭기(OP4)가 활성화되고, 연산 증폭기(OP4)의 출력이 안정된 후에,인에이블 신호(ENBL)는 "H" 레벨로 변경된다.
D. 메모리 셀 부분의 디바이스 구조
제2 실시예에 따른 메모리 셀 부분의 디바이스 구조는 제1 실시예와 거의 동일하므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 각 MTJ 소자마다 배열된 판독 스위치 소자를 갖는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
[1-3: 제3 실시예]
제3 실시예에서, 적층된 셀 구조는 MTJ 소자를 적층함으로써 형성되고, 다이오드는 판독 스위칭 소자로서 사용된다. 따라서, 제3 실시예에서는, 다른 형태의 판독 스위칭 소자가 사용되기 때문에, 판독 스위칭 소자에 관련된 주변 회로부 및 판독 동작이 또한 변경된다.
A. 전체 회로 구조
도 27은 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다. 제1 실시예와 동일한 구성요소의 설명은 생략하겠다.
제3 실시예는 판독 스위칭 소자가 MOS 트랜지스터에서 다이오드로 변경되는점이 제1 실시예와 다르다. 따라서, 제3 실시예에서, 제1 실시예의 블록 선택 드라이버(24-n)는 생략될 수 있다. 그 대신에, 바이어스 회로(25-n)가 행 디코더(18-n)측 상에 배열되어야 한다.
B. 기입/판독 동작 원리
다음에 본 발명의 제3 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
제3 실시예의 기입 방법은 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(2) 판독 동작 원리
좌측 하부 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
제3 실시예에서는, 판독 스위칭 소자로서 사용된 다이오드(RSW)가 2단자 소자이기 때문에, 블록(BK11)은 워드 라인(WL1)의 전위를 사용하여 선택된다. 더욱 구체적으로, 선택되지 않은 블록(BK1n 및 BKjn)의 워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4)의 전위는 판독 비트 라인(RBL1)의 전위와 동일하거나 그보다 높게 설정된다. 후술될 주변 회로의 회로예에서, 전위는 더 높은 전위로 설정된다.
판독시에, 열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)은 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)에 의해 감지 증폭기(15)에 접속된다. 전류는 감지 증폭기(15)로부터 바이어스된다. 판독 비트 라인(RBL1)의 전압은 (후술될) 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기에 접속되지 않는다. 그러나, 선택되지 않은 판독 비트 라인(RBLj)은 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정된다.
선택된 블록(BK11)에서, 워드 라인 드라이버/싱커(17-1 및 19-1)에 의해 선택된 워드 라인(WL1)은 접지 전위(VSS)에 접속되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 감지 증폭기(15)로부터의 바이어스 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)로 흐른다.
선택되지 않은 블록(BK1n 및 BKjn) 내의 워드 라인(WL)이 전원 전위로 바이어스되기 때문에, 선택되지 않은 블록(BK1n 및 BKjn) 내의 MTJ 소자(12)로 흐르는 전류는 없다.
바이어스 회로(13-j)로부터의 전류는 행 어드레스 신호에 의해 선택되고 열 어드레스 신호에 의해 선택되지 않은 블록(BKj1) 내의 MTJ 소자(12)로 흐른다. 선택되지 않은 블록(BKj1) 내으로부터 선택된 워드 라인(WL1)에 접속된 MTJ 소자(MTJ5)로 흐르는 전류는 접지 전위(VSS)로 흐른다. 이러한 이유로, 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 블록(BK11) 내의 MTJ 소자(MTJ1)로 역류하지 않는다.
C. 주변 회로부의 회로 구조
다음에 주변 회로부의 상세한 배열에 대해 설명하겠다. 블록(BK11) 내의MTJ 소자(MTJ1)에 대응하는 주변 회로부에 대해서만 도시하고 설명하겠다.
제3 실시예의 주변 회로에 있어서, 기입 비트 라인 드라이버/싱커, 블록 선택 드라이버, 감지 증폭기, 바이어스 회로 및 열 선택 스위치는 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(1) 워드 라인 드라이버/싱커
① 회로예 1
도 28은 본 발명의 제3 실시예에 따른 워드 라인 드라이버/싱커의 회로예 1을 도시한 것이다.
기입 워드 라인 드라이버(17-1)는 PMOS 트랜지스터(QP35) 및 AND 회로(AD9)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN44), AND 회로(AD10) 및 OR 회로(OR3)를 갖는다.
PMOS 트랜지스터(QP35)는 전원 단자(VDD)와 워드 라인(WL1)의 한 단부 사이에 접속된다. AND 회로(AD9)로부터의 출력 신호는 PMOS 트랜지스터(QP35)의 게이트에 공급된다.
판독 신호(READ) 및 행 어드레스 신호는 AND 회로(AD9)에 입력된다.
NMOS 트랜지스터(QN44)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. OR 회로(OR3)로부터의 출력 신호는 AND 회로(AD10)에 공급된다. AND 회로(AD10)로부터의 출력 신호는 NMOS 트랜지스터(QN44)의 게이트에 공급된다.
기입 신호(WRITE) 및 판독 신호(READ)는 OR 회로(OR3)에 입력된다. 행 어드레스 신호는 AND 회로(AD10)에 입력된다.
회로예 1에서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP35) 및 행 디코더에 의해 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN44)는 턴온되어 전류를 선택된 워드 라인(WL1)으로 공급한다.
기입 모드에서, 선택되지 않은 워드 라인의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 드라이버로서 작용하는 PMOS 트랜지스터가 온일 때에도 선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다. 즉, 드라이버 및 싱커는 완전히 디코드될 필요가 없다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP35), 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN44)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 접지 전위(VSS)로 설정한다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택된 블록(BL11) 내의 선택되지 않은 워드 라인(WL2, WL3, WL4)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 이 회로에서 플로팅 상태로 설정된다.
선택되지 않은 블록(Bk1n 및 BKjn)에서, 드라이버로서 작용하는 PMOS 트랜지스터가 턴온되고, 싱커로서 작용하는 NMOS 트랜지스터가 디코더에 의해 턴오프되기 때문에, 워드 라인은 전원 전위(VDD)로 바이어스된다.
② 회로예 2
도 29는 본 발명의 제3 실시예에 따른 워드 라인 드라이버/싱커의 회로예 2를 도시한 것이다.
회로예 2에서, 전원 전압에 대한 의존성이 없어지고, 온도에 대한 의존성이 없어진다. 대안적으로, 전류원 회로는 온도에 대한 의존성이 MTJ 소자의 스위칭 특성과 대응하여 얻어질 수 있도록 기입 모드시에 전류를 공급하도록 배열된다. 전류 공급 회로로부터의 출력(Iconst)은 포화 상태에서 동작하도록 게이트에 입력됨으로써, 전류원으로부터 출력된 전류에 대해 전류 미러를 형성한다. 이 경우에, 판독 모드의 NMOS 트랜지스터 싱커는 도 28에 도시된 회로예 1과 달리 특별하게 배열되어야 한다.
회로예 2가 워드 라인 싱커(19-1)의 배열면에서 회로예 1과 다르기 때문에, 기입 워드 라인 드라이버(17-1)에 대해서는 간단하게 설명하겠다.
기입 워드 라인 드라이버(17-1)는 회로예 1과 같이 PMOS 트랜지스터(QP36) 및 AND 회로(A11)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN45, QN46, QN47 및 QN48) 및 AND 회로(AD12)를 갖는다.
NMOS 트랜지스터(QN45, QN46 및 QN47)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. AND 회로(AD12)로부터의 출력 신호는 NMOS 트랜지스터(QN45)의 게이트에 입력된다. 기입 신호(WRITE)는 NMOS 트랜지스터(QN46)의 게이트에 입력된다. 판독 신호(READ)는 NMOS 트랜지스터(QN47)의 게이트에 입력된다. 행 어드레스 신호는 AND 회로(AD12)에 입력된다.
NMOS 트랜지스터(QN48)는 NMOS 트랜지스터(QN45)와 접지 단자(VSS) 사이에 접속된다. 판독 신호(READ)는 NMOS 트랜지스터(QN48)의 게이트에 입력된다.
회로예 2에 있어서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP36), 및 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN45(행 어드레스 신호에 의해 턴온됨), QN46(기입 신호(WRITE)에 의해 턴온됨) 및 QN47((Iconst에 의해 턴온됨))는 행 디코더에 의해 턴온되어 전류를 선택된 워드 라인(WL1)에 공급한다.
기입 모드에서, 선택되지 않은 워드 라인(WL)의 드라이버로서 작용하는 PMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다.
판독 모드에서, 선택된 행 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN44 및 QN48)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 접지 전위(VSS)로 설정한다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 워드 라인(WL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL)은 플로팅 상태로 설정된다.
D. 메모리 셀 부분의 디바이스 구조
다음에 메모리 셀 부분의 디바이스 구조에 대해 설명하겠다. 도 1에 도시된 블록(BK11)의 디바이스 구조에 대해 예시하겠다.
도 30은 자기 랜덤 액세스 메모리의 한 블록의 X 방향 단면도이다. 도 31은 자기 랜덤 액세스 메모리의 한 블록의 Y 방향 단면도이다. 도 1에서와 동일한 참조부호는 도 30 및 31에서 동일한 소자를 나타내고 그들간의 대응을 보여준다.
(1) 메모리 셀 부분의 구조
도 30 및 31는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 구조예를 도시한 단면도이다. 제1 실시예와 동일한 구성요소의 설명은 생략하겠다.
제3 실시예의 메모리 셀 부분은 판독 스위칭 부분이 제1 실시예와 다르다. 제3 실시예에서, pn 접합 다이오드(RSW)는 반도체 기판(41) 상에 형성된다. MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 한 단자에 공통으로 접속된 판독 서브 비트 라인(RBL')은 다이오드(RSW)의 p형 확산층에 접속된다. 판독 메인 비트 라인(RBL)은 n형 확산층에 접속된다. 판독 메인 비트 라인(RBL)은 Y 방향으로 진행한다.
(2) MTJ 소자의 구조
제3 실시예의 MTJ 소자는 제1 실시예와 동일한 구조를 가지므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 각 MTJ 소자마다 배열된 판독 스위치 소자를 갖는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
또한, 이 실시예에서, 다이오드가 판독 스위칭 소자로서 사용된다. 따라서,제1 및 제2 실시예의 블록 선택 라인 또는 블록 선택 드라이버가 생략될 수 있기 때문에, 주변 회로부의 면적은 판독 스위칭 소자로서 트랜지스터를 사용하는 구조에 비해 감소될 수 있다.
[1-4: 제4 실시예]
제4 실시예에서는, 제3 실시예에서와 같이, 적층된 셀 구조는 MTJ 소자를 적층함으로써 형성되고, 다이오드가 판독 스위칭 소자로서 사용된다. 그러나, 제4 실시예에서는, 판독 전류 흐름 방향이 제3 실시예와 반대로 된다.
A. 전체 회로 구조
도 32는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다. 제3 실시예와 동일한 구성요소의 설명은 생략하겠다.
제4 실시예는 워드 라인 드라이버(17-n)와 워드 라인 싱커(19)가 바뀌게 되는 점이 제3 실시예와 다르다. 제3 실시예에서는, 접지 전위가 선택 워드 라인에 공급된다. 그러나, 제4 실시예에서는, 전원 전위가 선택된 워드 라인에 공급된다. 또한, 바이어스 회로(25-n)는 워드 라인 싱커(19-n)측 상에 배열된다.
즉, 제4 실시예에서는, 판독 전류의 방향이 제3 실시예와 반대로 된다.
B. 기입/판독 동작 원리
다음에 본 발명의 제4 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
제4 실시예의 기입 방법은 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(2) 판독 동작 원리
좌측 하부 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
제4 실시예에서는, 판독 스위칭 소자로서 사용된 다이오드(RSW)가 2단자 소자이기 때문에, 블록(BK11)은 워드 라인(WL1)의 전위를 사용하여 선택된다. 더욱 구체적으로, 제3 실시예에서와 같이, 선택되지 않은 블록(BK1n 및 BKjn)의 워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4))의 전위는 판독 비트 라인(RBL1)의 전위와 동일하거나 그보다 낮게 설정된다. 후술될 주변 회로의 회로예에서, 전위는 낮은 전위로 설정된다.
판독 전류는 선택된 워드 라인(WL1)으로부터 선택된 판독 비트 라인(RBL1)으로 흐른다.
열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)은 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)에 의해 감지 증폭기(15)에 접속된다. 전류는 감지 증폭기(15)로부터 바이어스된다. 판독 비트 라인(RBL1)의 전압은 (후술될) 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기(15)에 접속되지 않는다. 그러나, 선택되지 않은 판독 비트 라인(RBLj)은 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정된다.
선택된 블록(BK11)에서, 워드 라인 드라이버/싱커(17-1 및 19-1)에 의해 선택된 워드 라인(WL1)은 전원 전위(VDD)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)에 대해, 바이어스 전류는 워드 라인(WL1)에서 감지 증폭기(15)로 흐른다.
선택되지 않은 블록(BK1n 및 BKjn) 내의 워드 라인(WL4(n-1)+1, WL4(n-1)+2, WL4(n-1)+3, WL4(n-1)+4))이 접지 전위(VSS)로 바이어스되기 때문에, 선택되지 않은 블록(BK1n 및 BKjn) 내의 MTJ 소자(12)로 흐르는 전류는 없다.
바이어스 회로(13-j)로부터의 전류는 행 어드레스 신호에 의해 선택되고 열 어드레스 신호에 의해 선택되지 않은 블록(BKj1) 내의 MTJ 소자(12)로 흐른다. 선택되지 않은 블록(BKj1) 내으로부터 선택된 워드 라인(WL1)에 접속된 MTJ 소자(MTJ5)로 흐르는 전류는 접지 전위(VSS)로 흐른다. 이러한 이유로, 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 블록(BK11) 내의 MTJ 소자(MTJ1)로 역류하지 않는다.
C. 주변 회로부의 회로 구조
다음에 주변 회로부의 상세한 배열에 대해 설명하겠다. 블록(BK11) 내의 MTJ 소자(MTJ1)에 대응하는 주변 회로부에 대해서만 도시하고 설명하겠다.
제4 실시예의 주변 회로에 있어서, 기입 비트 라인 드라이버/싱커, 블록 선택 드라이버, 감지 증폭기, 바이어스 회로 및 열 선택 스위치는 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(1) 워드 라인 드라이버/싱커
도 33은 본 발명의 제4 실시예에 따른 워드 라인 드라이버/싱커의 회로예를도시한 것이다.
기입 워드 라인 드라이버(17-1)는 PMOS 트랜지스터(QP37), NAND 회로(ND13) 및 OR 회로(OR4)를 갖는다. 워드 라인 싱커(19-1)는 NMOS 트랜지스터(QN49) 및 NAND 회로(ND14)를 갖는다.
PMOS 트랜지스터(QP37)는 전원 단자(VDD)와 워드 라인(WL1)의 한 단부 사이에 접속된다. NAND 회로(ND13)로부터의 출력 신호는 PMOS 트랜지스터(QP37)의 게이트에 공급된다.
OR 회로(OR4)로부터의 행 어드레스 신호 및 출력 신호는 NAND 회로(ND13)에 입력된다.
기입 신호(WRITE) 및 판독 신호(READ)는 OR 회로(OR4)에 입력된다.
NMOS 트랜지스터(QN49)는 워드 라인(WL1)의 다른 단부와 접지 단자(VSS) 사이에 접속된다. NAND 회로(ND14)로부터의 출력 신호는 NMOS 트랜지스터(QN49)의 게이트에 공급된다.
판독 신호(READ) 및 행 어드레스 신호는 NAND 회로(ND14)에 입력된다.
이 회로예에서, 데이터 기입/판독은 다음과 같은 방식으로 실행된다.
기입 모드에서, 싱커로서 작용하는 NMOS 트랜지스터(QN49) 및 행 디코더에 의해 선택된 행 어드레스 신호의 드라이버로서 작용하는 PMOS 트랜지스터(QP37)는 턴온되어 전류를 선택된 워드 라인(WL1)으로 공급한다.
기입 모드에서, 선택되지 않은 워드 라인의 드라이버로서 작용하는 PMOS 트랜지스터가 오프이기 때문에, 싱커로서 작용하는 NMOS 트랜지스터가 온일 때에도선택되지 않은 워드 라인(WL)으로 흐르는 전류는 없다. 즉, 드라이버 및 싱커는 완전히 디코드될 필요가 없다.
판독 모드에서, 싱커로서 작용하는 NMOS 트랜지스터(QN49)가 턴오프되고, 선택된 행 어드레스 신호의 드라이버로서 작용하는 PMOS 트랜지스터(QP37)는 행 디코더에 의해 턴온되어 선택된 워드 라인(WL1)을 전원 전위(VDD)로 설정한다.
판독 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택된 블록(BL11) 내의 선택되지 않은 워드 라인(WL2, WL3, WL4)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 이 회로에서 플로팅 상태로 설정된다.
선택되지 않은 블록(Bk1n 및 BKjn)에서, 드라이버로서 작용하는 PMOS 트랜지스터가 턴오프되고, 싱커로서 작용하는 NMOS 트랜지스터가 디코더에 의해 턴온되기 때문에, 워드 라인은 접지 전위(VSS)로 바이어스된다.
D. 메모리 셀 부분의 디바이스 구조
제4 실시예에 따른 메모리 셀 부분의 디바이스 구조는 제3 실시예와 거의 동일하므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 판독 스위칭 소자가 각 MTJ 소자마다 배열되어 있는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
또한, 이 실시예에서, 다이오드가 판독 스위칭 소자로서 사용된다. 따라서, 제1 및 제2 실시예의 블록 선택 라인 또는 블록 선택 드라이버가 생략될 수 있기 때문에, 주변 회로부의 면적은 판독 스위칭 소자로서 트랜지스터를 사용하는 구조에 비해 감소될 수 있다.
[2] 수평 셀 구조
제5 및 제6 실시예에서, 다수의 MTJ 소자는 반도체 기판의 표면에 평행한 방향(기입 비트 라인 진행 방향)으로 수평으로 배열된다. 다수의 MTJ 소자 각각의 한 단자는 공통으로 접속되는 반면, 다수의 MTJ 소자 각각의 다른 단자는 한 블록을 형성하기 위해 독립적으로 워드 라인에 접속된다.
제5 및 제6 실시예에서, 4개의 MTJ 소자는 한 블록 내에 수평으로 배열된다. 그러나, MTJ 소자의 수는 이것에 제한되지 않는다.
[2-1: 제5 실시예]
제5 실시예에서, 수평 셀 구조는 반도체 기판 상에 MTJ 소자를 수평으로 배열함으로써 형성된다.
A. 전체 회로 구조
도 34는 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다.
제5 실시예는 블록을 구성하는 MTJ 소자(12)가 적층되지 않기 때문에 하나의기입 비트 라인(WBLj)이 각 열에 충분하다는 점이 제1 실시예와 다르다.
즉, 제5 실시예에서, 기입 비트 라인(WBLj)은 한 블록(BKjn) 내의 MTJ 소자(12)의 수에 무관하게 다수의 MTJ 소자(12)에 의해 공유된다. 예를 들어, 기입 비트 라인(WBL1)은 동일한 열 위에서 블록(BK11 및 BL1n) 내의 MTJ 소자(12)에 의해 공유된다.
B. 기입/판독 동작 원리
다음에, 본 발명의 제5 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
데이터가 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1) 내에 기입되어야 한다고 하자.
먼저, 전류는 합성된 자기장을 발생시키기 위해 선택된 워드 라인(WL1) 및 기입 비트 라인(WBL1)에 공급된다. 선택된 워드 라인(WL1)과 기입 비트 라인(WBL1) 사이의 교차점에서의 MTJ 소자(MTJ1)의 자화는 MTJ 소자(MTJ1) 내에 데이터를 기입하기 위해 합성된 자기장에 의해 반전되거나 또는 반전되지 않는다.
제5 실시예에서, 데이터가 동일한 열 위에 위치된 다수의 MTJ 소자(12)의 각각에 기입되어야 할 때, 동일한 기입 비트 라인(WBLj)이 사용된다.
따라서, 블록(BK11)의 MTJ 소자(MTJ2) 내에 데이터를 기입하기 위해, 워드 라인(WL2) 및 기입 비트 라인(WBL1)이 사용된다. 블록(BK11)의 MTJ 소자(MTJ3) 내에 데이터를 기입하기 위해, 워드 라인(WL3) 및 기입 비트 라인(WBL1)이 사용된다. 블록(BK11)의 MTJ 소자(MTJ4) 내에 데이터를 기입하기 위해, 워드 라인(WL4) 및 기입 비트 라인(WBL1)이 사용된다.
(2) 판독 동작 원리
하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
먼저, 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)는 열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)을 감지 증폭기(15)에 접속하기 위해 턴온된다. 바이어스 전류는 감지 증폭기(15)로부터 공급된다. 판독 비트 라인(RBL1)의 전압은 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은 판독 비트 라인(RBLj)이 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정되지만, 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기(15)에 접속되지 않는다.
또한, 블록 선택 라인(BS1)은 블록(BK11)을 선택하기 위해 필요한 행 어드레스 신호에 의해 구동되고, 블록(BK11)을 선택하기 위한 MOS 트랜지스터(RSW)는 턴온된다.
블록(BK11)에서, 행 어드레스 신호에 의해 선택된 워드 라인(WL1)은 접지 전위(VSS)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 감지 증폭기(15)로부터의 바이어스 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)로 흐른다.
블록 선택 MOS 트랜지스터(RSW)가 오프인 블록(BK1n 및 BKjn) 내의 MTJ 소자(12)로 흐르는 전류는 없다.
바이어스 회로(13-j)로부터의 전류는 열 어드레스 신호에 의해 선택되지 않고 블록 선택 MOS 트랜지스터(RSW)가 온인 블록(BKj1) 내의 MTJ 소자(12)에 공급된다. 선택되지 않은 블록(BKj1) 내의 워드 라인(WL1)에 접속된 MTJ 소자(MTJ5)로 흐르는 전류는 접지 전위(VSS)로 흐른다. 따라서, 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 블록(BK11) 내의 MTJ 소자(MTJ1)로 역류하지 않는다.
C. 주변 회로부의 회로 구조
다음에 주변 회로부의 상세한 배열에 대해 설명하겠다. 블록(BK11) 내의 MTJ 소자(MTJ1)에 대응하는 주변 회로부에 대해서만 도시하고 설명하겠다.
제5 실시예의 주변 회로에서, 워드 라인 드라이버/싱커, 블록 선택 드라이버, 감지 증폭기, 바이어스 회로 및 열 선택 스위치는 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
(1) 기입 비트 라인 드라이버
① 회로예 1
도 35는 본 발명의 제5 실시예에 따른 기입 비트 라인 드라이버의 회로예 1을 도시한 것이다.
제5 실시예의 구조에서, 기입 비트 라인(WBLj)은 기입 모드시에 블록(BKjn) 내의 모든 MTJ 소자(12)에 의해 공유된다. 이러한 이유로, 제5 실시예의 기입 비트 라인 드라이버의 회로예 1에서, 블록 내의 MTJ 소자(12)를 선택하기 위한 행 어드레스 신호는 제1 실시예의 회로예 1과 달리 입력될 필요가 없다.
기입 비트 라인 드라이버/싱커(20-1)는 PMOS 트랜지스터(QP38), NMOS 트랜지스터(QN50), NAND 회로(ND15) 및 AND 회로(AD13)를 갖는다.
PMOS 트랜지스터(QP38)는 전원 단자(VDD)와 기입 비트 라인(WBL1)의 한 단부 사이에 접속된다. NAND 회로(ND15)로부터의 출력 신호는 PMOS 트랜지스터(QP38)의 게이트에 공급된다.
NMOS 트랜지스터(QN50)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. AND 회로(AD13)로부터의 출력 신호는 NMOS 트랜지스터(QN50)의 게이트에 공급된다.
기입 신호(WRITE), 열 어드레스 신호 및 데이터 신호(DATA)는 NAND 회로(ND15)에 입력된다. 기입 신호(WRITE), 열 어드레스 신호, 및 데이터 신호(DATA)의 반전된 신호(bDATA)는 AND 회로(AD13)에 입력된다.
기입 비트 라인 드라이버/싱커(21-1)는 PMOS 트랜지스터(QP39), NMOS 트랜지스터(QN51), NAND 회로(ND16) 및 AND 회로(AD14)를 갖는다.
PMOS 트랜지스터(QP39)는 전원 단자(VDD)와 기입 비트 라인(WBL1)의 한 단부 사이에 접속된다. NAND 회로(ND16)로부터의 출력 신호는 PMOS 트랜지스터(QP39)의 게이트에 공급된다.
NMOS 트랜지스터(QN51)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. AND 회로(AD14)로부터의 출력 신호는 NMOS 트랜지스터(QN51)의 게이트에 공급된다.
기입 신호(WRITE), 열 어드레스 신호 및 반전된 신호(bDATA)는 NAND 회로(ND16)에 입력된다. 기입 신호(WRITE), 열 어드레스 신호 및 데이터 신호(DATA)는 AND 회로(AD14)에 입력된다.
기입 비트 라인(WBL1)에 공급될 전류의 방향이 기입 데이터에 따라 변경되어야 하기 때문에, 데이터 신호(DATA) 및 이것의 반전된 신호(bDATA)가 사용된다.
회로예 1에서, 데이터 기입은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP38) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN51)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다. 대안적으로, 드라이버로서 작용하는 PMOS 트랜지스터(QP39) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN50)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 기입 비트 라인(WBL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 기입 비트 라인(WBL)으로 흐르는 전류는 없다.
② 회로예 2
도 36은 본 발명의 제5 실시예에 따른 기입 비트 라인 드라이버/싱커의 회로예 2를 도시한 것이다.
제5 실시예의 구조에서, 기입 비트 라인(WBLj)은 기입 모드시에 블록(BKjn) 내의 MTJ 소자(12)에 의해 공유된다. 이러한 이유로, 제5 실시예의 기입 비트 라인 드라이버의 회로예 2에서, 블록 내의 MTJ 소자를 선택하기 위한 행 어드레스 신호는 제1 실시예의 회로예 3과 달리 입력될 필요가 없다.
회로예 2에서, 싱커 및 드라이버 중의 하나만이 어드레스 선택성을 가질 필요가 있다. 이러한 이유로, 회로 스케일은 싱커측 상의 디코더를 생략함으로써 감소된다. 또한, 전원 단자에 대한 의존성이 없어지고, 온도에 대한 의존성이 없어진다. 대안적으로, 전류원 회로는 온도에 대한 의존성이 MTJ 소자의 스위칭 특성과 대응하여 얻어질 수 있도록 기입 모드시에 전류를 공급하도록 배열된다. 전류 공급 회로로부터의 출력(Iconst)은 오극관(pentode) 동작을 실현하기 위해 게이트에 입력됨으로써, 전류원으로부터 출력된 전류에 대해 전류 미러를 형성한다.
회로예 2가 싱커측 상의 배열면에서 회로예 1과 다르기 때문에, 드라이버측 상의 배열에 대해서는 간단하게 설명하겠다.
기입 비트 라인 드라이버/싱커(20-1)는 PMOS 트랜지스터(QP40), NMOS 트랜지스터(QN52 및 QN53), NAND 회로(ND17) 및 인버터(INV8)를 갖는다.
NMOS 트랜지스터(QN52 및 QN53)는 기입 비트 라인(WBL1)의 한 단부와 접지 단자(VSS) 사이에 접속된다. 인버터(INV8)로부터의 출력 신호는 NMOS 트랜지스터(QN52)의 게이트에 공급된다. 데이터 신호(DATA)는 인버터(INV8)에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN53)의 게이트에 공급된다.
기입 비트 라인 드라이버/싱커(21-1)는 PMOS 트랜지스터(QP41), NMOS 트랜지스터(QN54 및 QN55), NAND 회로(ND18) 및 인버터(INV9)를 갖는다.
NMOS 트랜지스터(QN54 및 QN55)는 기입 비트 라인(WBL1)의 한 단부와 접지단자(VSS) 사이에 접속된다. 인버터(INV9)로부터의 출력 신호는 NMOS 트랜지스터(QN54)의 게이트에 공급된다. 반전된 신호(bDATA)는 인버터(INV9)에 입력된다. 선정된 전압(Iconst)은 NMOS 트랜지스터(QN55)의 게이트에 공급된다.
회로예 2에서, 데이터 기입은 다음과 같은 방식으로 실행된다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터(QP40) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN54 및 QN55)는 열 디코더에 의해 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다. 대안적으로, 드라이버로서 작용하는 PMOS 트랜지스터(QP41) 및 선택된 열 어드레스 신호의 싱커로서 작용하는 NMOS 트랜지스터(QN52 및 QN53)는 턴온되어 전류를 선택된 기입 비트 라인(WBL1)에 공급한다.
기입 모드에서, 드라이버로서 작용하는 PMOS 트랜지스터 및 선택되지 않은 기입 비트 라인(WBL)의 싱커로서 작용하는 NMOS 트랜지스터가 오프이기 때문에, 선택되지 않은 기입 비트 라인(WBL)으로 흐르는 전류는 없다.
D. 메모리 셀 부분의 디바이스 구조
다음에 메모리 셀 부분의 디바이스 구조에 대해 설명하겠다. 도 34에 도시된 블록(BK11)의 디바이스 구조에 대해 예시하겠다.
도 37 및 39는 자기 랜덤 액세스 메모리의 한 블록의 Y 방향 단면도이다. 도 38은 자기 랜덤 액세스 메모리의 한 블록의 평면도이다. 도 40은 도 38 및 39에 도시된 구조의 변형을 도시한 것이다.
(1) 메모리 셀 부분의 구조
① 구조예 1
도 37은 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 1을 도시한 단면도이다.
판독 선택 스위치(예를 들어, MOS 트랜지스터)(RSW)는 반도체 기판(41)의 표면 영역 내에 배열된다.
각 판독 선택 스위치(RSW)의 소스는 접촉 플러그(46)를 통해 판독 비트 라인(RBL1)에 접속된다. 판독 비트 라인(RBL1)은 예를 들어 Y 방향(열 방향)으로 곧게 진행하고, 메모리 셀 어레이 영역 주위의 바이어스 회로(13-1) 및 열 선택 스위치(14-1)를 통해 감지 증폭기(15)에 접속된다.
판독 선택 스위치(RSW)의 게이트는 블록 선택 라인(BS1-1 및 BS1-2)으로서 작용한다. 블록 선택 라인(BS1-1 및 BS1-2)은 X 방향으로 진행한다.
각 판독 선택 스위치(RSW)의 드레인은 접촉 플러그(42 및 44) 및 중간층(43 및 45A)을 통해 상부 전극(45)에 전기적으로 접속된다. 상부 전극(45), 접촉 플러그(42 및 44) 및 중간층(43 및 45A)은 판독 서브 비트 라인(RBL1')을 형성한다.
4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 판독 선택 스위치(RSW) 상에 Y 방향으로 배열된다. MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 동일한 평면 상에 배열된다. 판독 선택 스위치(RSW)는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에 배열된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 한 단자(이 실시예에서 상단)는 상부 전극(45)에 공통으로 접속된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 다른 단자(이 실시예에서 하단)는 워드 라인(WL1, WL2, WL3, WL4)의 대응하는 라인에 독립적으로 전기적으로 접속된다. 즉, 4개의 워드 라인(WL1, WL2, WL3, WL4)은 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다. 워드 라인(WL1, WL2, WL3, WL4)은 X 방향(행 방향)으로 진행한다.
기입 비트 라인(WBL1)은 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 근처와 바로 위에 배열되고, 이들로부터 분리되어 있다. 기입 비트 라인(WBL1)은 Y 방향(열 방향)으로 진행한다.
상술된 바와 같이, 이 실시예에서, 1개의 기입 비트 라인(WBL1)은 블록을 구성하는 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다.
② 구조예 2
도 38 및 39는 각각 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 2를 도시한 평면도 및 단면도이다.
구조예 2는 기입 비트 라인(WBL1)과 워드 라인(WL1, WL2, WL3, WL4)이 바뀌게 되는 점이 구조예 1과 다르다.
더욱 구체적으로, 구조예 1에서, 워드 라인(WL1, WL2, WL3, WL4)은 판독 선택 스위치(RSW)가 존재하는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 반도체 기판(41)측(도 37에서 MTJ 소자의 하부) 상에 배열되고, 기입 비트 라인(WBL1)은 반대측(도 37에서 MTJ 소자의 상부) 상에 배열된다.
이와 반대로, 구조예 2에서, 기입 비트 라인(WBL1)은 판독 선택 스위치(RSW)가 존재하는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 반도체 기판(41)측(도 37에서 MTJ 소자의 하부) 상에 배열되고, 워드 라인(WL1, WL2, WL3, WL4)은 반대측(도 37에서 MTJ 소자의 상부) 상에 배열된다.
③ 변형예
도 40은 본 발명의 제5 실시예에 따른 자기 랜덤 액세스 메모리의 구조예 2의 변형예를 도시한 도면이다.
이 변형예는 구조예 2의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 적층되고, 한 블록 내의 MTJ 소자의 수가 증가된다는 점에서 구조예 2와 다르다.
더욱 구체적으로, 변형예에서, 각 판독 선택 스위치(RSW)의 드레인은 접촉 플러그(42 및 44) 및 중간층(45A)을 통해 제1 단의 상부 전극(45)에 전기적으로 접속된 다음에, 접촉 플러그(44) 및 중간층(45A)을 통해 제2 단의 상부 전극(45)에 전기적으로 접속된다. 따라서, Y 방향으로 배열되는, 제1 단의 4개의 MTJ 소자 및 제2 단의 4개의 MTJ 소자는 판독 선택 스위치(RSW) 상에 배열된다.
제2 단의 MTJ 소자는 제1 단의 MTJ 소자의 워드 라인(WL1, WL2, WL3, WL4) 등에 독립적으로 전기적으로 접속된다. 제2 단의 4개의 MTJ 소자는 하나의 기입 비트 라인(WBL1)을 공유한다.
(2) MTJ 소자의 구조
제5 실시예의 MTJ 소자는 제1 실시예와 동일한 구조를 가지므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 판독 스위칭 소자가 각각의 MTJ 소자마다 배열되어 있는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
또한, 이 실시예에서, 하나의 기입 비트 라인은 한 블록 내의 다수의 MTJ 소자에 의해 공유된다. 따라서, 메모리 셀 부분의 면적은, 제1 내지 제4 실시예와 같이, 기입 비트 라인이 각각의 MTJ 소자마다 배열되는 구조에 비해 감소될 수 있다.
[2-2: 제6 실시예]
제6 실시예에서, 수평 셀 구조는 제5 실시예와 같이, 반도체 기판 상에 MTJ 소자를 수평으로 배열함으로써 형성된다. 그러나, 제6 실시예에서는, 판독 전류 흐름 방향이 제5 실시예와 반대로 된다.
A. 전체 회로 구조
도 41은 본 발명의 제6 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다. 제5 실시예와 동일한 구성요소의 설명은 생략하겠다.
제6 실시예는 워드 라인 드라이버(17-n)와 워드 라인 싱커(19)가 바뀌게 되는 점이 제5 실시예와 다르다. 제5 실시예에서는, 접지 전위가 선택된 워드 라인에 공급된다. 그러나, 제6 실시예에서는, 전원 전위가 선택된 워드 라인에 공급된다.
즉, 제6 실시예에서는, 판독 전류의 방향이 제5 실시에와 반대로 된다.
B. 기입/판독 동작 원리
다음에 본 발명의 제6 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
제6 실시예의 기입 방법은 제5 실시예와 동일하므로, 그 설명은 생략하겠다.
(2) 판독 동작 원리
하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
판독 전류는 선택된 워드 라인(WL1)으로부터 선택된 판독 비트 라인(RBL1)으로 흐른다. 열 어드레스 신호에 의해 선택된 판독 비트 라인(RBL1)은 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)에 의해 선택된 감지 증폭기(15)에 접속된다. 전류는 감지 증폭기(15)로부터 바이어스된다. 판독 비트 라인(RBL1)의 전압은 (후술될) 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(RBLj)은 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기(15)에 접속되지 않는다. 그러나, 선택되지 않은 판독 비트 라인(RBLj)은 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정된다.
또한, 블록 선택 라인(BS1)은 블록(BK11)을 선택하기 위해 필요한 행 어드레스 신호에 의해 구동되고, 블록(BK11)을 선택하기 위한 MOS 트랜지스터(RSW)는 턴온된다.
블록(BK11)에서, 행 어드레스 신호에 의해 선택된 워드 라인(WL1)은 전원 전위(VDD)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)에 대해, 전류는 워드 라인(WL1)에서 감지 증폭기(15)로 흐른다.
C. 주변 회로부의 회로 구조
제6 실시예의 주변 회로에 있어서, 블록 선택 드라이버는 제1 실시예와 동일하므로, 그 설명은 생략하겠다.
제6 실시예에서, 판독 전류 흐름 방향은 제5 실시예와 반대로 된다. 따라서, 제6 실시예의 주변 회로에서, 워드 라인 드라이버/싱커, 감지 증폭기, 바이어스 회로 및 열 선택 스위치는 제2 실시예와 동일하므로, 그 설명은 생략하겠다.
제6 실시예에서는, 제5 실시예에서와 같이, 기입 비트 라인(WBLj)은 블록(BKjn) 내의 MTJ 소자(12)에 의해 공유되기 때문에, 블록 내의 MTJ 소자를 선택하기 위한 행 어드레스 신호는 입력될 필요가 없다. 따라서, 제6 실시예의 주변 회로에서, 기입 비트 라인 드라이버는 제1 실시예와 동일하게 될 수 있으므로, 그 설명은 생략하겠다.
D. 메모리 셀 부분의 디바이스 구조
제6 실시예의 메모리 셀 부분의 디바이스 구조는 제5 실시예와 거의 동일하므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 판독 스위치 소자가 각각의 MTJ 소자마다 배열되어 있는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
또한, 제5 실시예에서와 같이, 하나의 기입 비트 라인은 한 블록 내의 다수의 MTJ 소자에 의해 공유된다. 따라서, 메모리 셀 부분의 면적은, 제1 내지 제4 실시예와 같이, 기입 비트 라인이 각각의 MTJ 소자마다 배열되는 구조에 비해 감소될 수 있다.
[3] 교차점(cross-point) 셀 구조
교차점 셀 구조는 여기에서, 워드 라인과 비트 라인 사이의 교차점에 배열된 MTJ 소자를 갖는 통상의 교차점 셀 어레이 구조의 변형예로서, 비트 라인이 분할되고, 2개의 블록 선택 스위치가 배열된다.
즉, 제7 실시예에서, 다수의 MTJ 소자는 반도체 기판의 표면에 평행인 방향(비트 라인 진행 방향)으로 수평으로 배열된다. 다수의 MTJ 소자 각각의 한 단자는 공통으로 접속되는 반면에, 다수의 MTJ 소자 각각의 다른 단자는 한 블록을 형성하기 위해 워드 라인에 독립적으로 접속된다. 이 구조에서는, 비트 라인이 2개의 라인으로 분할되고, 2개의 블록 선택 스위치가 배열된다.
제7 실시예에서, 4개의 MTJ 소자는 한 블록 내에 수평으로 배열된다. 그러나, MTJ 소자의 수는 이것에 제한되지 않는다.
[3-1: 제7 실시예]
제7 실시예에서는, 다수의 MTJ 소자로 형성된 한 블록 내에 2개의 비트 라인 및 2개의 블록 선택 스위치를 갖는 교차점 셀 구조가 형성된다.
A. 전체 회로 구조
도 42는 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 개략적인 배열을 도시한 도면이다.
제7 실시예는 블록을 구성하는 MTJ 소자(12)가 적층되지 않기 때문에 하나의 기입 비트 라인(BL-fj)이 각 열에 충분하다는 점이 제1 실시예와 다르다.
즉, 제7 실시예에서는, 제1 실시예에서와 같이, 기입 비트 라인(BL-fj)은 한 블록(BKjn) 내의 MTJ 소자(12)의 수에 무관하게 다수의 MTJ 소자(12)에 의해 공유된다. 예를 들어, 기입 비트 라인(BL-f1)은 동일한 열 위에서 블록(BK11 및 BL1n) 내의 MTJ 소자(12)에 의해 공유된다.
제7 실시예는 2개의 블록 스위치 소자(BSW1 및 BSW2)가 각 블록(BKjn)마다 배열된다는 점이 제1 실시예와 다르다.
즉, 제7 실시예에서, 블록 선택 스위치 소자(MOS 트랜지스터)(BSW1 및 BSW2)는 한 블록(BKjn) 내의 다수의 MTJ 소자(12)의 각각의 한 단부에 공통으로 접속된 상호접속부의 2개의 단부에 배열된다. 기입 전류의 방향은 데이터에 따라 2개의 블록 선택 스위치 소자(BSW1 및 BSW2)에 의해 변경될 수 있다.
B. 기입/판독 동작 원리
다음에, 본 발명의 제7 실시예의 데이터 기입/판독 동작에 대해 설명하겠다.
(1) 기입 동작 원리
데이터가 하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1) 내에 기입되어야 한다고 하자.
먼저, 2개의 블록 선택 스위치 소자(BSW1 및 BSW2)는 블록 선택 드라이버(BS 드라이버 및 SS 드라이버)(24-1 및 26-1)에 의해 턴온되어 기입-액세스될 블록(BK11)을 선택한다.
전류는 합성된 자기장을 발생시키기 위해 선택된 워드 라인(WL1), 기입 비트 라인(BL-f1) 및 비트 라인(BL-t1)에 공급된다.
선택된 워드 라인(WL1)과 선택된 블록(BK11) 내의 공통 노드(서브 비트 라인(BL-t1')) 사이의 교차점에서의 MTJ 소자(MTJ1)의 자화는 MTJ 소자(MTJ1) 내에 데이터를 기입하기 위해 합성된 자기장에 의해 반전되거나 또는 반전되지 않는다.
제1 내지 제6 실시예에서와 같이, 기입 비트 라인 드라이버/싱커(20-1 및 21-1)의 역할이 바뀌게 될 때, 기입 데이터("0" 데이터 또는 "1" 데이터)는 변경될 수 있다. 즉, 기입 데이터에 따라, 전류는 비트 라인(BL-t1)→서브 비트 라인(BL-t1')→비트 라인(BL-f1)을 통해 흐르거나, 또는 비트 라인(BL-f1)→서브 비트 라인(BL-t1')→비트 라인(BL-t1)을 통해 흐른다.
이 기입 동작에 따르면, 전류는 기입 비트 라인(BL-f1 및 BL-t1)으로부터 선택된 블록(BK11) 내의 MTJ 공통 노드(서브 비트 라인(BL-t1'))로 블록 선택 스위치 소자(BSW1 및 BSW2)를 통해 흐른다. 이러한 이유로, 기입 전류는 제1 내지 제6 실시예와 달리, MTJ 소자에 더 가깝게 공급될 수 있다. 큰 자기장이 발생될 수 있기 때문에, 이 기입 전류는 감소될 수 있다.
제7 실시예에서, 데이터가 동일한 열 위에 위치된 다수의 MTJ 소자(12)의 각각에 기입되어야 할 때, 동일한 기입 비트 라인(BL-fj 및 BL-tj)이 사용된다.
따라서, 블록(BK11)의 MTJ 소자(MTJ2) 내에 데이터를 기입하기 위해, 워드 라인(WL2)이 사용되고, 기입 비트 라인(BL-f1 및 BL-t1) 및 서브 비트 라인(BL-t1')이 또한 상술된 경우에서처럼 사용된다. 블록(BK11)의 MTJ 소자(MTJ3) 내에 데이터를 기입하기 위해, 워드 라인(WL3)이 사용되고, 기입 비트 라인(BL-f1 및 BL-t1) 및 서브 비트 라인(BL-t1')이 또한 상술된 경우에서처럼 사용된다. 블록(BK11)의 MTJ 소자(MTJ4) 내에 데이터를 기입하기 위해, 워드 라인(WL4)이 사용되고, 기입 비트 라인(BL-f1 및 BL-t1) 및 서브 비트 라인(BL-t1')이 또한 상술된 경우에서처럼 사용된다.
나머지 블록(BLjn)의 경우에도, 기입은 상술된 것과 동일한 동작에 의해 실행된다.
(2) 판독 동작 원리
하부 좌측 블록(BK11) 내의 MTJ 소자(MTJ1)의 데이터가 판독되어야 된다고 하자.
먼저, 열 디코더(22-1)에 의해 선택된 열 선택 스위치(14-1)는 열 어드레스 신호에 의해 선택된 판독 비트 라인(BL-t1)을 감지 증폭기(15)에 접속하기 위해 턴온된다. 바이어스 전류는 감지 증폭기(15)로부터 공급된다. 판독 비트 라인(BL-t1)의 전압은 감지 증폭기(15)의 피드백 회로에 의해 선정된 전압(Vconst)으로 설정된다.
선택되지 않은 판독 비트 라인(BL-tj)은 판독 비트 라인(BL-tj)이 바이어스 회로(13-j)에 의해 선정된 전압(Vconst)으로 설정되지만, 열 선택 스위치(14-j)가 오프이기 때문에 감지 증폭기(15)에 접속되지 않는다.
또한, 블록 선택 라인(BS1)은 블록(BK11)을 선택하기 위해 필요한 행 어드레스 신호에 의해 구동되고, 블록(BK11)을 선택하기 위한 MOS 트랜지스터(BSW1)는 턴온된다.
블록(BK11)에서, 행 어드레스 신호에 의해 선택된 워드 라인(WL1)은 접지 전위(VSS)로 설정되고, 선택되지 않은 워드 라인(WL2, WL3, WL4)은 플로팅 상태로 설정된다.
이러한 동작으로, 감지 증폭기(15)로부터의 바이어스 전류는 행 어드레스 신호 및 열 어드레스 신호에 의해 선택된 MTJ 소자(MTJ1)로 흐른다.
블록 선택 MOS 트랜지스터(BSW1)가 오프인 블록(BK1n 및 BKjn) 내의 MTJ 소자(12)로 흐르는 전류는 없다.
바이어스 회로(13-j)로부터의 전류는 열 어드레스 신호에 의해 선택되지 않고 블록 선택 MOS 트랜지스터(BSW1)가 온인 블록(BKj1) 내의 MTJ 소자(12)에 공급된다. 선택되지 않은 블록(BKj1) 내의 워드 라인(WL1)에 접속된 MTJ 소자(MTJ5)로 흐르는 전류는 접지 전위(VSS)로 흐른다. 따라서, 전류는 행 어드레스 신호 및 열어드레스 신호에 의해 선택된 블록(BK11) 내의 MTJ 소자(MTJ1)로 역류하지 않는다.
C. 주변 회로부의 회로 구조
제7 실시예의 주변 회로에 있어서, 워드 라인 드라이버/싱커, 기입 비트 라인 드라이버, 블록 선택 드라이버, 감지 증폭기, 바이어스 회로 및 열 선택 스위치는 제1 내지 제6 실시예와 동일하므로, 그 설명은 생략하겠다.
D. 메모리 셀 부분의 디바이스 구조
다음에 메모리 셀 부분의 디바이스 구조에 대해 설명하겠다. 도 42에 도시된 블록(BK11)의 디바이스 구조에 대해 예시하겠다.
도 43은 자기 랜덤 액세스 메모리의 한 블록의 평면도이다. 도 44는 자기 랜덤 액세스 메모리의 한 블록의 Y 방향 단면도이다.
(1) 메모리 셀 부분의 구조
도 43 및 44는 각각 본 발명의 제7 실시예에 따른 자기 랜덤 액세스 메모리의 구조예를 도시한 평면도 및 단면도이다.
블록 선택 스위치(예를 들어, MOS 트랜지스터)(BSW1 및 BSW2)는 반도체 기판(41)의 표면 영역 내에 배열된다.
블록 선택 스위치(BSW1)의 소스는 접촉 플러그(46)를 통해 판독 비트 라인(BL-t1)에 접속된다. 판독 비트 라인(BL-t1)은 예를 들어 Y 방향(열 방향)으로 곧게 진행하고, 메모리 셀 어레이 영역 주위의 바이어스 회로(13-1) 및 열 선택 스위치(14-1)를 통해 감지 증폭기(15)에 접속된다.
블록 선택 스위치(BSW1)의 게이트는 블록 선택 라인(BS1)으로서 작용한다.블록 선택 라인(BS1)은 X 방향으로 진행한다.
각 블록 선택 스위치(BSW1 및 BSW2)의 드레인은 접촉 플러그(42 및 44) 및 중간층(45A)을 통해 하부 전극(45)에 전기적으로 접속된다. 하부 전극(45), 접촉 플러그(42 및 44) 및 중간층(45A)은 판독 서브 비트 라인(RBL1')을 형성한다.
블록 선택 스위치(BSW2)의 소스는 접촉 플러그(50 및 51)를 통해 기입 비트 라인(BL-f1)에 접속된다. 기입 비트 라인(BL-f1)은 예를 들어 Y 방향(열 방향)으로 곧게 진행하고, 메모리 셀 어레이 영역 주위의 기입 비트 라인 드라이버/싱커(20-1 및 21-1)에 접속된다.
블록 선택 스위치(BSW2)의 게이트는 블록 선택 라인(SS1)으로서 작용한다. 블록 선택 라인(SS1)은 X 방향으로 진행한다.
4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 블록 선택 스위치(BSW1 및 BSW2) 상에 Y 방향으로 배열된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 한 단자(이 실시예에서 하단)는 하부 전극(45)에 공통으로 접속된다.
MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 각각의 다른 단자(이 실시예에서 상단)는 워드 라인(WL1, WL2, WL3, WL4)의 대응하는 라인에 독립적으로 전기적으로 접속된다. 즉, 4개의 워드 라인(WL1, WL2, WL3, WL4)은 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다. 워드 라인(WL1, WL2, WL3, WL4)은 X 방향(행 방향)으로 진행한다.
기입 비트 라인(BL-f1)은 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 근처와 바로위에 배열된다. 기입 비트 라인(BL-f1)은 Y 방향(열 방향)으로 진행한다.
상술된 바와 같이, 이 실시예에서, 1개의 기입 비트 라인(BL-f1), 1개의 판독 비트 라인(BL-t1) 및 2개의 블록 선택 스위치(BSW1 및 BSW2)는 블록을 구성하는 4개의 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)와 대응하여 배열된다.
(2) MTJ 소자의 구조
제7 실시예의 MTJ 소자는 제1 실시예와 동일한 구조를 가지므로, 그 설명은 생략하겠다.
E. 효과
이 실시예에 따르면, 제1 실시예와 같이, 비트 당 셀 면적은 판독 스위치 소자가 각각의 MTJ 소자마다 배열되어 있는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.
또한, 제1 실시예와 같이, 판독 비트 라인에 접속된 MTJ 소자의 수는 상당히 감소될 수 있다. 라운드어바웃 판독 전류가 억제될 수 있기 때문에, 소정의 판독 에러가 방지될 수 있다.
또한, 제5 실시예에서와 같이, 하나의 기입 비트 라인은 한 블록 내의 다수의 MTJ 소자에 의해 공유된다. 따라서, 메모리 셀 부분의 면적은, 제1 내지 제4 실시예와 같이, 기입 비트 라인이 각각의 MTJ 소자마다 배열되는 구조에 비해 감소될 수 있다.
[4] 기타
추가적인 장점 및 변형은 본 분야에 숙련된 기술자에게 용이하게 발생할 수있다. 그러므로, 더 넓은 실시양상에서의 본 발명은 여기에 도시되고 설명된 특정 상세 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위 및 이들의 등가물에 의해 정의된 본 발명의 일반적인 개념의 정신 또는 범위를 벗어나지 않고서 여러 변형이 이루어질 수 있다.
예를 들어, 실시예들은 다음과 같은 구조로 변경될 수 있다.
(1) 실시예들에 있어서, 바이어스 회로(13-j)는 각 열마다 배열된다. 그러나, 본 발명은 이것에 제한되지 않는다.
더욱 구체적으로, 도 45에 도시된 바와 같이, 바이어스 회로(13)는 다수의 열에 의해 공유될 수 있다. 스위치(SW-j)는 각 열마다 배열될 수 있고, 바이어스 회로(13)는 판독 메인 비트 라인(RBLj)의 외부에 배열될 수 있다.
(2) 실시예들에 있어서, 판독 선택 스위치(RSW) 또는 블록 선택 스위치(BSW)는 MOS 트랜지스터 또는 pn 접합 다이오드이다. 그러나, 본 발명은 이것에 제한되지 않는다.
더욱 구체적으로, 판독 선택 스위치(RSW) 또는 블록 선택 스위치(BSW)는 MIS(Metal Insulator Semiconductor) 트랜지스터(MOS 트랜지스터를 포함함), MES(Metal Semiconductor) 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 또는 다이오드일 수 있다.
(3) 제7 실시예에 있어서, 기입 비트 라인(BL-f1)과 워드 라인(WL1, WL2, WL3, WL4)은 바뀌게 될 수 있다.
더욱 구체적으로, 도 44를 참조하면, 기입 비트 라인(BL-f1)은 판독 선택 스위치(RSW1 및 RSW2)가 존재하는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 반도체 기판(41)측(도 44에서 MTJ 소자의 하부) 상에 배열되고, 워드 라인(WL1, WL2, WL3, WL4)은 반대측(도 44에서 MTJ 소자의 상부) 상에 배열된다.
그 대신에, 예를 들어, 워드 라인(WL1, WL2, WL3, WL4)은 판독 선택 스위치(RSW1 및 RSW2)가 존재하는 MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 반도체 기판(41)측 상에 배열되고, 기입 비트 라인(BL-f1)은 반대측 상에 배열될 수 있다.
(4) 실시예들은 MTJ 소자가 자기저항 소자로서 사용된다는 전제에 기초한 것이다. 그러나, 본 발명은 이것에 제한되지 않는다.
그 대신에, 2개의 자기층들 및 이 자기층들 사이에 삽입된 도전층으로 형성된 GMR(Giant Magneto-Resistance) 소자, 또는 회티탄석(perovskite) Mn 산화물로 형성된 CMR(Colossal Magnet-Resistance) 소자가 자기저항 소자로서 사용될 수 있다. 이 경우에, 자기저항 소자는 셀 어레이 구조, 판독 동작 원리 및 판독 회로를 적절하게 변경함으로써 실시예들에 적용될 수 있다.
본 발명의 실시예들에 있어서, 비트 당 셀 면적은 각 MTJ 소자마다 배열된 판독 스위치 소자를 갖는 구조에 비해 감소될 수 있다. 이러한 이유로, 셀 면적을 증가시키지 않고 용량이 증가될 수 있다.

Claims (66)

  1. 한 블록이 자기저항(magnetoresistive) 효과를 사용하는 다수의 자기저항 소자로 형성되고, 다수의 블록이 행 및 열 방향으로 배열되는 메모리 셀 어레이를 갖고 있는 자기 랜덤 액세스 메모리(magnetic random access memory)에 있어서,
    제1 블록 내에 배열된 다수의 제1 자기저항 소자;
    각각의 워드 라인이 상기 다수의 제1 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되고 행 방향으로 진행하는 다수의 제1 워드 라인;
    상기 다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제1 판독 서브 비트 라인;
    제1 전류 경로를 갖고, 이 제1 전류 경로의 한 단부가 상기 제1 판독 서브 비트 라인의 한 단부에 접속된 제1 블록 선택 스위치; 및
    상기 제1 전류 경로의 다른 단부에 접속되고 열 방향으로 진행하는 제1 판독 메인 비트 라인
    을 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 제1 판독 메인 비트 라인에 접속된 바이어스 회로를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  3. 제2항에 있어서, 상기 바이어스 회로는 각 열마다 배열되는 것을 특징으로하는 자기 랜덤 액세스 메모리.
  4. 제2항에 있어서, 상기 바이어스 회로는 다수의 열에 의해 공유되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 제1 판독 메인 비트 라인의 전류 경로 내에 존재하는 감지 증폭기를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  6. 제1항에 있어서, 상기 제1 블록 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 하나인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 다수의 제1 자기저항 소자는 MTJ 소자이고,
    상기 각각의 MTJ 소자는 고정된 자화 방향을 갖는 자화 고정층(magnetized fixed layer), 기입 데이터에 따라 변화하는 자화 방향을 갖는 자기 기록층(magnetic recording layer), 및 상기 자화 고정층과 상기 자기 기록층 사이에 배열된 터널링 장벽층을 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  8. 제7항에 있어서, 상기 각각의 MTJ 소자의 용이한 자화 축은 행 방향으로 정렬되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  9. 제7항에 있어서, 상기 각각의 MTJ 소자는 단일 터널 접합 구조 및 이중 터널 접합 구조 중의 하나를 갖는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  10. 제1항에 있어서, 상기 제1 블록과 동일한 행 위에 배열된 제2 블록은
    각각의 제2 자기저항 소자가 상기 다수의 제1 워드 라인 중 대응하는 라인에 독립적으로 접속된 한 단자를 갖고 있는 다수의 제2 자기저항 소자,
    상기 다수의 제2 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제2 판독 서브 비트 라인,
    제2 전류 경로를 갖고, 이 제2 전류 경로의 한 단부가 상기 제2 판독 서브 비트 라인에 접속된 제2 블록 선택 스위치, 및
    상기 제2 전류 경로의 다른 단부에 접속되고 열 방향으로 진행하는 제2 판독 메인 비트 라인
    을 포함하고,
    데이터가 판독될 때, 선택된 워드 라인은 행 어드레스에 따라서 상기 다수의 제1 워드 라인으로부터 선택되며,
    전류는 상기 다수의 제1 및 제2 자기저항 소자들 중에서, 상기 선택된 워드 라인에 접속된 모든 자기저항 소자로 흐르는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  11. 제10항에 있어서, 동일한 전위가 상기 제1 및 제2 판독 메인 비트 라인에 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  12. 제1항에 있어서, 판독 동작시에, 상기 다수의 제1 워드 라인은 선택된 워드 라인 및 선택되지 않은 워드 라인을 갖고 있고,
    판독 전류는 상기 제1 판독 메인 비트 라인으로부터 상기 선택된 워드 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  13. 제12항에 있어서, 접지 전위는 상기 선택된 워드 라인에 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  14. 제1항에 있어서, 판독 동작시에, 상기 다수의 제1 워드 라인은 선택된 워드 라인 및 선택되지 않은 워드 라인을 갖고 있고,
    판독 전류는 상기 선택된 워드 라인으로부터 상기 제1 판독 메인 비트 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  15. 제14항에 있어서, 전원 전위는 상기 선택된 워드 라인에 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  16. 제12항에 있어서, 상기 선택되지 않은 워드 라인은 플로팅(floating) 상태로 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  17. 제1항에 있어서, 상기 제1 블록과 동일한 열 및 상이한 행 위에 배열된 제3 블록은
    다수의 제3 자기저항 소자,
    각각의 제2 워드 라인이 상기 다수의 제3 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속된 다수의 제2 워드 라인,
    상기 다수의 제3 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제3 판독 서브 비트 라인, 및
    제3 전류 경로를 갖고, 이 제3 전류 경로의 한 단부가 상기 제3 판독 서브 비트 라인에 접속되고 다른 단부가 상기 제1 판독 메인 비트 라인에 접속된 제3 블록 선택 스위치
    를 포함하고,
    상기 제1 블록의 데이터가 판독될 때,
    상기 다수의 제2 워드 라인은 상기 판독 메인 비트 라인의 전위보다 높거나 또는 낮은 전위로 설정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  18. 제17항에 있어서, 상기 제1 및 제3 블록 선택 스위치(RSW)의 각각은 다이오드인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  19. 제17항에 있어서, 상기 높은 전위는 전원 전위인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  20. 제17항에 있어서, 상기 낮은 전위는 접지 전위인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  21. 제1항에 있어서, 상기 제1 블록은 반도체 기판의 표면에 수직인 방향으로 상기 다수의 제1 자기저항 소자를 다수의 단으로 적층함으로써 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  22. 제21항에 있어서, 상기 제1 블록에서, 상기 다수의 제1 자기저항 소자는 상기 반도체 기판의 표면에 수직인 방향으로 서로 중첩되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  23. 제21항에 있어서, 각각의 제1 기입 비트 라인이 상기 다수의 제1 워드 라인 중 대응하는 라인과 쌍을 이루고, 상기 다수의 제1 자기저항 소자 중 대응하는 소자의 다른 단자측 상에 배열되며, 열 방향으로 진행하는 다수의 제1 기입 비트 라인을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  24. 제23항에 있어서, 상기 다수의 제1 기입 비트 라인은 상기 다수의 제1 자기 저항 소자로부터 분리되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  25. 제23항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 한 단자측은 상기 제1 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  26. 제23항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 다른 단자측은 상기 제1 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  27. 제21항에 있어서, 각각이 상기 다수의 제1 자기저항 소자 중 2개의 상부 및 하부의 인접한 자기저항 소자에 의해 공유되고, 상기 2개의 자기저항 소자로부터 분리되며, 열 방향으로 진행하는 다수의 제1 기입 비트 라인을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  28. 제23항에 있어서, 기입 데이터에 대응하는 방향을 갖는 기입 전류를 상기 다수의 제1 기입 비트 라인에 공급하기 위해 상기 다수의 제1 기입 비트 라인 각각의 2개의 단부에 접속된 기입 비트 라인 드라이버/싱커(sinker)를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  29. 제23항에 있어서, 상기 다수의 제1 자기저항 소자 내에 기입될 데이터의 값은 상기 다수의 제1 기입 비트 라인에 공급된 기입 전류의 방향에 의해 결정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  30. 제21항에 있어서, 상기 제1 블록 선택 스위치는 상기 다수의 제1 자기저항 소자의 바로 아래에 배열되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  31. 제21항에 있어서, 상기 제1 판독 서브 비트 라인은 상기 반도체 기판의 표면에 수직인 방향으로 연장하는 다수의 접촉 플러그로 형성되고, 상기 다수의 접촉 플러그는 서로 중첩해 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  32. 제1항에 있어서, 상기 제1 블록은 반도체 기판의 표면에 평행한 방향으로 상기 다수의 제1 자기저항 소자를 배열함으로써 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  33. 제32항에 있어서, 상기 다수의 제1 자기저항 소자는 동일한 평면 상에 배열되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  34. 제32항에 있어서, 상기 다수의 제1 자기저항 소자에 의해 공유되고, 상기 다수의 제1 자기저항 소자 각각의 다른 단자측 상에 배열되며, 열 방향으로 진행하는 제1 기입 비트 라인을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  35. 제34항에 있어서, 상기 제1 기입 비트 라인은 상기 다수의 제1 자기저항 소자로부터 분리되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  36. 제34항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 한 단자측은 상기 제1 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  37. 제34항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 다른 단자측은 상기 제1 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  38. 제32항에 있어서, 상기 제1 블록은 상기 반도체 기판의 표면에 수직인 방향으로 적층되고, 상기 적층된 블록은 상기 제1 블록 선택 스위치에 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  39. 제34항에 있어서, 기입 데이터에 대응하는 방향을 갖는 기입 전류를 상기 제1 기입 비트 라인에 공급하기 위해 상기 제1 기입 비트 라인의 2개의 단부에 접속된 기입 비트 라인 드라이버/싱커를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  40. 제34항에 있어서, 상기 다수의 제1 자기저항 소자 내에 기입될 데이터의 값은 상기 다수의 제1 기입 비트 라인에 공급된 기입 전류의 방향에 의해 결정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  41. 제1항에 있어서, 상기 제1 블록은 반도체 기판의 표면에 평행한 방향으로 상기 다수의 제1 자기저항 소자를 배열함으로써 형성되고,
    상기 메모리는, 제4 전류 경로를 갖고 이 제4 전류 경로의 한 단부가 상기 제1 판독 서브 비트 라인의 다른 단부에 접속된 제4 블록 선택 스위치를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  42. 제41항에 있어서, 상기 다수의 제1 자기저항 소자는 동일한 평면 상에 배열되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  43. 제41항에 있어서, 상기 다수의 제1 자기저항 소자에 의해 공유되고, 상기 다수의 제1 자기저항 소자 각각의 다른 단자측 상에 배열되며, 열 방향으로 진행하고, 상기 제4 전류 경로의 다른 단부에 접속되는 제1 기입 비트 라인을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  44. 제43항에 있어서, 상기 제1 기입 비트 라인은 상기 다수의 제1 자기저항 소자로부터 분리되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  45. 제43항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 다른 단자측은 상기 제1 및 제4 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  46. 제43항에 있어서, 상기 다수의 제1 자기저항 소자 각각의 한 단자측은 상기 제1 및 제4 블록 선택 스위치가 배열되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  47. 제43항에 있어서, 상기 다수의 제1 자기저항 소자 내에 기입될 데이터의 값은 상기 제1 기입 비트 라인에 공급된 기입 전류의 방향에 의해 결정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  48. 제47항에 있어서, 상기 기입 전류의 방향은 상기 제1 및 제4 블록 선택 스위치에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  49. 제43항에 있어서, 기입 데이터에 대응하는 방향을 갖는 기입 전류를 상기제1 기입 비트 라인에 공급하기 위해 상기 제1 기입 비트 라인의 2개의 단부에 접속된 기입 비트 라인 드라이버/싱커를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  50. 자기저항 효과를 사용하여 데이터를 판독하는 다수의 제1 자기저항 소자와,
    각각이 상기 다수의 제1 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 다수의 제1 워드 라인과,
    상기 다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제1 판독 서브 비트 라인과,
    제1 전류 경로를 갖고, 이 제1 전류 경로의 한 단부가 상기 제1 판독 서브 비트 라인에 접속된 제1 블록 선택 스위치와,
    상기 제1 전류 경로의 다른 단부에 접속된 제1 판독 메인 비트 라인
    을 포함하는 제1 블록;
    자기저항 효과를 사용하여 데이터를 판독하는 다수의 제2 자기저항 소자와,
    각각이 상기 다수의 제2 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 상기 다수의 제1 워드 라인과,
    상기 다수의 제1 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제2 판독 서브 비트 라인과,
    제2 전류 경로를 갖고, 이 제2 전류 경로의 한 단부가 상기 제2 판독 서브 비트 라인에 접속된 제2 블록 선택 스위치와,
    상기 제2 전류 경로의 다른 단부에 접속된 제2 판독 메인 비트 라인
    을 포함하고, 상기 제1 블록과 동일한 행 및 상이한 열 위에 배열된 제2 블록;
    자기저항 효과를 사용하여 데이터를 판독하는 다수의 제3 자기저항 소자와,
    각각이 상기 다수의 제3 자기저항 소자 중 대응하는 소자의 한 단자에 독립적으로 접속되는 다수의 제2 워드 라인과,
    상기 다수의 제3 자기저항 소자 각각의 다른 단자에 공통으로 접속된 제3 판독 서브 비트 라인과,
    제3 전류 경로를 갖고, 이 제3 전류 경로의 한 단부가 제3 판독 서브 비트 라인에 접속된 제3 블록 선택 스위치와,
    상기 제3 전류 경로의 다른 단부에 접속된 제1 판독 메인 비트 라인
    을 포함하고, 상기 제1 블록과 동일한 열 및 상이한 행 위에 배열된 제3 블록;
    상기 제1 내지 제3 블록 주위에 배열되고, 상기 제1 판독 메인 비트 라인에 접속되는 제1 바이어스 회로;
    상기 제1 내지 제3 블록 주위에 배열되고, 상기 제2 판독 메인 비트 라인에 접속되는 제2 바이어스 회로; 및
    상기 제1 내지 제3 블록 주위에 배열되고, 상기 제1 및 제2 판독 메인 비트 라인에 접속되는 감지 증폭기
    를 포함하는 자기 랜덤 액세스 메모리의 데이터 판독 방법에 있어서,
    상기 제1 블록 내의 상기 다수의 제1 자기저항 소자 내에서의 제1 선택된 자기저항 소자의 데이터 판독시에,
    상기 제1 판독 메인 비트 라인을 상기 감지 증폭기에 접속하는 단계;
    상기 다수의 제1 워드 라인으로부터, 상기 제1 선택된 자기저항 소자에 접속될 선택된 워드 라인을 선택하는 단계; 및
    감지 증폭기가 상기 제1 선택된 자기저항 소자의 데이터를 판독하게 하기 위해, 제1 판독 전류를 상기 제1 선택된 자기저항 소자에 공급하고, 제2 판독 전류를, 상기 제2 블록 내의 상기 다수의 제2 자기저항 소자 내의 상기 선택된 워드 라인에 접속될 제2 선택된 자기저항 소자에 공급하는 단계
    를 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  51. 제50항에 있어서, 동일한 전위가 상기 제1 및 제2 바이어스 회로로부터 상기 제1 및 제2 판독 메인 비트 라인으로 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  52. 제50항에 있어서, 상기 다수의 제1 워드 라인 중에서, 선택되지 않은 워드 라인은 플로팅 상태로 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  53. 제50항에 있어서, 상기 제1 판독 전류는 상기 제1 판독 메인 비트 라인으로부터 상기 선택된 워드 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  54. 제50항에 있어서, 상기 제2 판독 전류는 상기 제2 판독 메인 비트 라인으로부터 상기 선택된 워드 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  55. 제53항에 있어서, 접지 전위는 상기 선택된 워드 라인에 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  56. 제50항에 있어서, 상기 제1 판독 전류는 상기 선택된 워드 라인으로부터 상기 제1 판독 메인 비트 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  57. 제50항에 있어서, 상기 제2 판독 전류는 상기 선택된 워드 라인으로부터 상기 제2 판독 메인 비트 라인으로 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  58. 제56항에 있어서, 전원 전위는 상기 선택된 워드 라인에 인가되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  59. 제50항에 있어서, 상기 제2 판독 메인 비트 라인은 상기 감지 증폭기에 접속되지 않는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  60. 제50항에 있어서, 상기 제1 및 제2 블록 선택 스위치는 온(ON)이고, 상기 제3 블록 선택 스위치는 오프(OFF)인 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  61. 제50항에 있어서, 상기 다수의 제2 워드 라인은 상기 제1 판독 메인 비트 라인보다 높거나 또는 낮은 전위로 설정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  62. 제61항에 있어서, 상기 제1 내지 제3 블록 선택 스위치의 각각은 다이오드인 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  63. 제61항에 있어서, 상기 높은 전위는 전원 전위인 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  64. 제61항에 있어서, 상기 낮은 전위는 접지 전위인 것을 특징으로 하는 자기랜덤 액세스 메모리의 데이터 판독 방법.
  65. 제61항에 있어서, 상기 제1 판독 전류가 상기 제1 판독 메인 비트 라인으로부터 상기 선택된 워드 라인으로 공급될 때, 상기 다수의 제2 워드 라인은 높은 전위로 설정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
  66. 제61항에 있어서, 상기 제1 판독 전류가 상기 선택된 워드 라인으로부터 상기 제1 판독 메인 비트 라인으로 공급될 때, 상기 다수의 제2 워드 라인은 낮은 전위로 설정되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 데이터 판독 방법.
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