TWI235476B - Magnetic random access memory and data read method thereof - Google Patents

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1235476 玖、發明說明： 【相關申請交互參考】 本專利申請根據並提出於2002年12月25日申請之前曰本 專利申請案號2001-374716的優先權利益，這份專利申請的 内容以引用方式整個併入本文中。 【發明所屬之技術領域】 本發明係關於一種磁性隨機存取記憶體（magnetic random access memory ; MRAM)，用於使用一磁阻效應來儲存π 1π資 料及Π0Π資料。 【先前技術】 近年來，已提出許多利用新原理來儲存資料的記憶體。 其中一種是使用隧穿磁阻（下文中稱為TMR)效應的磁性隨 機存取記憶體（MRAM)。例如，在磁性隨機存取記憶體建議 書之中，下列非專利參考文獻1已眾所周知：2000年2月發 行之 2000 ISSCC Digest of Technical Papers (U.S.A.)中第 128頁至第129頁由Roy Scheuerlein等人發表的「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」。 就讀取作業而言，磁性隨機存取記憶體使用TMR效應將 M1ff 資料或 ”〇ff 資料儲存在 MTJ (Magnetic Tunnel Junction ; 磁性隧穿接面）元件中。MTJ元件的基本結構為，將一絕緣 層（隧穿障壁）夾在兩層磁性層（鐵磁性層）之間。 會依據該等兩層磁性層的磁化狀態是否為平行或反平 行，來判定MTJ元件中所儲存的資料。「平行」表示該等兩

O:\90\90072.DOC 1235476 層磁性層的磁化方向相同。「反平行」表示該等兩層磁性層 的磁化方向相反。 當MTJ元件的磁化狀悲為「平行」時，會將夾在MTJ元件 之兩層磁性層（鐵磁性層）之間的絕緣層（隨穿障壁層）之隨 穿電阻最小化。例如，將此狀態定義為，，p狀態。當MTJ元 件的磁化狀態為「反平行」時，會將夾在MTJ元件之兩層 磁性層（鐵磁性層）之間的絕緣層（隨穿障壁層）之隨穿電阻 最大化。例如，將此狀態定義為，，〇，，狀態。 目箣，已就增加記憶體容量或穩定化寫入作業/讀取作業 的觀點，審視磁性隨機存取記憶體的各種記憶單元陣列結 構。 例如，目前一種使用一M0S電晶體與一“丁了元件來形成 一記憶單元的記憶單元結構已眾所周知。另外，還有一種 知名的磁性隨機存取記憶體，該磁性隨機存取記憶體具有 此一記憶單元陣列結構並且使用兩個記憶單元來儲存 元資料，而得以實施穩定的讀取作業。 然而，在這些磁性隨機存取記憶體中，要增加記憶體容 里則極為困難。這是因為在這些記憶單元陣列結構中，一 個MOS電晶體對應於一個mtj。 例如’已建議一種並聯連接複數個MTJ元件的陣列結構 (例如’專利茶考文獻1 (日本專利申請案第2000_296082號） 及專利參考文獻2 (曰本專利申請案第2〇〇1_35〇〇13號））。根 據這些c憶單元陣列結構，由於一個M〇s電晶體對應於複 數们MTJ元件’所以相較於使用一 mtj元件與一 m〇s電晶體

O:\90\90072.DOC 1235476 來形成每個記憶單元的記憶單元結構，可增加記憶體容量。 然而，在專利參考文獻α專利參考文獻2中所揭示的技 術中’會在一平面上以二維方式排列元件。基於此原 因，無法充分增加MTJ元件的集成密度。 為解決此問題，已建議—種在半導體基板上以三維方式 來排列MTJ元件的技術。具體而言，在這項技術中，會以 對應於一半導體基板表面區域中所形成之一 M〇s電晶體 (選擇電晶體）的方式，來排列串聯或並聯連接的複數個mtj 元件。此外，還會將該等MTJ元件堆疊在一 M〇s電晶體的 複數個階中。 例如，專利參考文獻3 (日本專利申請案第2〇〇1_365236 唬）中詳細揭示這項技術。根據這項技術，會將該等mtj元 件堆疊在一 MOS電晶體的複數個階中。這是增加記憶單元 陣列之記憶體容量的便捷方法。 在專利芩考文獻1及專利參考文獻2中，讀取作業會應用 種所明的解構讀取作業原理（destructive read operation principle)。如同這些參考文獻中詳細說明所述，解構讀取 作業原理的一項問題為，由於一循環之讀取作業基本上係 由兩個讀取步驟及兩個寫入步驟所組成，所以讀取時間較 長。 反之，在專利參考文獻3中所揭示的技術中，在一區塊中 串聯或並聯連接的複數個MTJ元件具有不同的電阻率。因 此’只需要一個讀取步驟就可同時讀出該區塊中之複數個 MTJ元件的資料。 O:\90\90072.DOC -9- 1235476 在專利參考文獻3中所揭示的技術中，由於一區塊中串聯 或並聯連接的複數個MTJ元件必須具有不同的電阻率，所 以MTJ元件的結構及製造方法極為複雜。此外，由於讀取 的資料包含複數個MTJ元件的資料，所以需要一個A/D (類 比轉數位）轉換電路或邏輯電路以從該讀取的資料擷取每 個MTJ元件的資料，導致需要複雜的讀取電路。 另一項實例為一種具有如圖46所示之電路結構的磁性隨 機存取記憶體（例如，專利參考文獻4 (曰本專利申請案第 2000- 390549號）及專利參考文獻5 (日本專利申請案第 2001- 390518號））。 在具有此一電路結構的磁性隨機存取記憶體中，假設藉 由一讀取字線RWL1所選擇之位於（例如）一左下方區塊 BK11 中的四個 MTJ 元件（MTJ1、MTJ2、MTJ3*MTJ4)12 皆 屬於要同時讀取存取的元件。該等MTJ元件MTJ1、MTJ2、 MTJ3和MTJ4構成兩對互補對。 在此電路結構中，假設會將相同電位偏壓至位元線BL1、 BL2、BL3和BL4。在此情況下，位於非所選之右下方區塊 BLjl中的MTJ元件12會在位元線BL1、BL2、BL3與BL4之 間形成電流路徑。然而，因為該等位元線BL1、BL2、BL3 和BL4的電位相同，所以該等位元線之間沒有電流流動。 因此，會分別藉由感測放大器15-1、15-2、15-3和15-4來讀 出流至位於該所選之左下方區塊BK11中MTJ元件MTJ1、 MTJ2、MTJ3和MTJ4的電流（圖中的實線）。 然而，如果發生電位差，則會有電流流動通過一非所選 O:\90\90072.DOC -10- 1235476 之右下方區塊BLjl中的MTJ元件12。隨著連接至該等位元 線BL1、BL2、BL3和BL4中每一位元線的MTJ元件數量遞 增，電流就會更大。 一選擇記憶單元MOS電晶體（行選擇切換器14-1)被插入 在該等感測放大器15-1、15-2、15-3和15-4之共同線與該等 位元線BL1、BL2、BL3和BL4之間。由於該選擇MOS電晶 體具有電阻，所以會根據所選之MTJ元件的電阻而產生電 位差。當該等位元線BL1、BL2、BL3與BL4之間產生電位 差時，就會有一電流流動通過該區塊中之MTJ元件的共同 節點。 基於方便描述，假設連接至該等位元線BL1、BL2、BL3 和BL4的該等MTJ元件具有相同的電阻值，只有連接至該 位元線BL1的MTJ元件為高電阻狀態（儲存層（storing layer) 與固定層（fixed layer)的磁化方向為反平行），以及連接至 其餘位元線BL2、BL3和BL4的MTJ元件為低電阻狀態（儲存 層與固定層的磁化方向為平行）。 假設在該等MTJ元件為高電阻狀態及低電阻狀態之情況 下，Is為信號電流差，V為來自該感測放大器的偏壓電壓， Rm為MTJ元件的電阻，Rt為區塊選擇切換器之MOS電晶體 的電阻，以及Rc是行選擇切換器之MOS電晶體的電阻。該 信號電流差Is係以下列等式指定 Is = V/(Rt+Rc+Rm)-V/[Rt+Rc+Rm#( 1+MR)] =MR x V/Rm - [l+(Rt+Rc)/Rm] v [l+MR+(Rt+Rc)/Rm] O:\90\90072.DOC -11 - ...(1) 1235476 由於MTJ元件之電阻與MOS電晶體按資料的電阻，所導 致之介於該等位元線BL1與該等位元線BL2、BL3和BL4之 間的電位差Z1V係以下列等式指定 zlV= V/[Rt+Rc+Rm*(l+MR)] χ [Rt+Rm*(l+MR)] -V/[Rt+Rc+Rm] x [Rt+Rm] =MR χ V x Rc/Rm=[l+(Rt+Rc)/Rm] ^ [l+MR+(Rt+Rc)/Rm] ...(2)

假設n是連接至一位元線BL的MTJ元件數量。則，往抵消 通過該等MTJ元件之共同端子之該信號電流差Is之方向流 動的電流ZII (圖46中以三條虛線標示）會流動通過一合成 電阻，其中並聯排列之三個MTJ元件MTJ2、MTJ3和MTJ4 以及一MTJ元件MTJ1的合成電阻處於n-Ι並聯狀態。因此， 電流zd I係以下列等式指定 ^1 = ΔΝ! [ (Rm+Rm/3) / (n-1)]

=V x (n-l)/(4.Rm/3) x Rc/Rm x MR -[l+(Rt+Rc)/Rm] + [l+MR+(Rt+Rc)/Rm] ...(3) 根據等式（1)至（3)，淨信號電流差Is%、以下列等式指定

Is，= Is - ZI =MR x V/Rm -=- [l+(Rt+Rc)/Rm] + [l+MR+(Rt+Rc)/Rm] x [l-Rc.(n-l)/(4.Rm/3)] ··· (4) 在等式（4)中，如果未滿足關係條件l-Rc-(n-l)/(4*Rm/3) >〇 ’即，Rm/Rc〉4(n-1 )/3，則會發生讀取錯誤。 為了防止讀取錯誤，必須增加MTJ元件的電阻Rm，必須 O:\90\90072.DOC -12- 1235476 增加行選擇切換器之M0S電晶體的通道寬度，或是必須減 少連接至位元線BL的記憶單元數量。 然而，如果由於可連接至位元線BL的最大記憶單元數量 方面的限制而減少連接至位元線BL的記憶單元數量之情

況下，直接增加記憶單元陣列數量，則無法充分增加MTJ 凡件的集成密度。基於此原因，大容量記憶體難以採用前 面的措施。 【發明内容】 根據本發明第一項觀點，本發明提供一種具有一記憶單 凡陣列及W彳了列方向排狀複數個區塊的磁性隨機存取記 憶體，該記憶單元陣列中的_區塊係、由運用磁阻效應之複 固兹阻元件所形成，該磁性隨機存取記憶體包括： 後數個第-磁阻元件，其排列在_第_區塊中； 複數個弟-字線’每_字線皆獨立連接至該等複數個第 一磁阻元❹—相對應第-磁阻元件的-料，並且皆往 列方向延伸； 4 第《貝取子位凡線，其共同連接至該等複數個第一磁 阻7^中每-第-磁阻元件的另-端子； 一第一區塊選擇切換器，苴 ^ ^ ^ ^ ，、弟電机路徑的一端連接至 〜弟一頊取子位元線的一端；以及 弟σ貝取主位元線，盆連接 端廿m一七人 ，、運接至忒弟一電流路徑的另一 鳊亚且彺仃方向延伸。 根據本發明第二項觀點 記憶體之資料讀取方法， ，本發明提供一種磁性隨機存取 該磁性隨機存取記憶體包括··

O:\90\90072.DOC -13- 1235476 一第一區塊，該第一區塊包括 複數個第一磁阻元件，兮莖楚 ^ °亥4弟一磁阻元件使用一磁阻效 應來讀取資料， 複數個第-字線，每—字線皆獨立連接至該等複數個第 一磁阻元件中一相對應第一磁阻元件的—端子， :第-讀取子位元線，其共同連接至該等複數個第一磁 阻兀件中每一第一磁阻元件的另一端子， 一第一區塊選擇切換器，直第一雷 ^ ^ 电机路徑的一端連接至 该弟一讀取子位元線，以及 山一第-讀取主位元線，其連接至該第—電流路徑的另一 端子， :第二區塊，其排列在與該第一區塊同_列且不同行， μ第_區塊包括 设數個第二磁阻元件，該等 應來讀取資料， 4使^磁阻效 該等複數個第一字線，每一字線皆獨 個第二磁阻元株φ 按主。亥專複數 阻π件中一相對應第二磁阻元件的一端子， 第1取子位元線，其共同連接至 阻元件中每一第-磁阻元件的另一端子，⑬數個第—磁 -= 鬼選擇切換器，其第二電流路徑的 σ亥弟—碩取子位元線，以及 端子弟—讀取主位元線，其連接至該第：電流路徑的另一 一弟三區塊’其排列在與該第-區塊同-行且不同列，

O:\90\90072.DOC -14- 1235476 5亥弟二區塊包括 複數個第三磁阻开杜，兮癸榮一 2 兀件该等弟二磁阻元件使用該磁阻效 應來讀取資料， 一複數個第三字線，每—字線皆獨立連接至該等複數個第 二磁阻兀件中一相對應第三磁阻元件的一端子， :第三讀取子位元線，其共同連接至該等複數個第三磁 阻元件中每一第三磁阻元件的另一端子， —第三區塊選㈣換器’其第三電流路徑的—端連接至 δ亥弟二讀取子位元線，以及 該第-讀取主位域，其連接至該第三電流路徑的另一 端子， 一第一偏壓電路，並配罟力兮楚 ，、配置在5亥第一區塊至該第三區塊四 周，並且連接至該第一讀取主位元線， 弟 '一偏堡電路，盆阶署A 辕 八配置在该第一區塊至該第三區塊四 周，並且連接至該第二讀取主位元線， 一感測放大器，直配罟A 4_ ，、配置在该弟一區塊至該第三區塊四 周，並且連接至該箆—綠& + & [ 4弟項取主位兀線及該第二讀取主位元 線’該資料讀取方法包括： 在δ貝取位於该第一區墙中兮望^ 兄甲。亥寺禝數個弟一磁阻元件中的 一第一所選磁阻元件的資料之過程中， 將該第一讀取主位元線連接至該感測放大器； 從該等複數個第—字線中選擇-所選字線以連接至該第 一所選磁阻元件；以及 將-第-讀取電流供應至該第_所選磁阻元件，並且將

O:\90\90072.DOC -15- 1235476 一第二讀取電流供應至一第二所選磁阻元件，該第二所選 磁阻7L件會連接至該第二區塊中該等複數個第二磁阻元件 中的該所選字線，而得以促使該感測放大器讀出該第一所 選磁阻元件的資料。 【實施方式】 1 ·本發明概要 將說明根據本發明具體實施例之磁性隨機存取記憶體的 概要。 第一 ’根據本發明具體實施例之磁性隨機存取記憶體 (MRAM)採用下列結構^结構為，複數個MTJ (磁性隧穿 接面）元件共用一個讀取切換元件，以及往垂直於一半導體 基板表面方向（垂直方向）之複數個階中堆疊該等複數個 MTJ元件’以構成一個區塊；結構[2]為，複數個MTJ元件 共用一個讀取切換元件，以及往平行於一半導體基板表面 方向（橫向方向）配置等複數個MTJ元件，以構成一個區 塊；或結構[3]為，複數個]viTJ元件共用兩個讀取切換元 件’往平行於一半導體基板表面方向（橫向方向）配置該等 複數個MTJ元件，以構成一個區塊，以及配置兩個區塊選 擇切換器。 第二，在根據本發明具體實施例之磁性隨機存取記憶體 中’區塊配置[1]至[3]之每種區塊配置中，該等MTJ元件中 的每個MTJ元件都具有一耦合至一端子的字線。一讀取子 位元線被共同連接至該等複數個MTJ元件中每一 MTJ元件 的另一端子。該讀取子位元線透過一讀取選擇切換器而連 O:\90\90072.DOC 16- 1235476 接至一第一讀取主位元線。因此，每個讀取位元線皆被分 割成一主位元線及一子位元線。 第三’在根據本發明具體實施例之磁性隨機存取記憶體 中’藉由將具有配置[1]至[3]之複數個區塊排列在一矩陣中 而構成一記憶單元陣列結構。一感測放大器及用於加偏壓 於該等讀取主位元線的多個偏壓電路被配置在該記憶單元 陣列四周的周邊電路部位中。 第四’在根據本發明具體實施例之磁性隨機存取記憶體 中’區塊配置[1]至[3]之每種區塊配置中，在讀取作業中， 針對所連接之字線相同於所選MTJ元件所連接之字線的所 有MTJ元件’會將一讀取電流供應給該等mTj元件。此外， 在位於與所選擇之區塊同一列上的區塊中，會將一等電位 從該等偏壓電路施加至該等區塊的讀取位元線。在讀取作 業中，會將接地電位或電源供應電位供應至該所選區塊的 該所選字線。該等所選區塊的未選擇之字線被設定在浮動 狀態。 2.本發明具體實施例 將发明根據本發明具體實施例之磁性隨機存取記憶體的 細節。

在每項具體實施例中，會更改圖46所示之專利參考文獻4 及專利苓考文獻5的配置，以減少連接至一位元線bl的記 =單元數量。在每項具體實施例中，由於會使用位元線机 當做一資料讀取線，所以字線WL與位元線81^之間的電位 關係會將圖46所示之先前技術結構中字線WL與位元線BL

O:\90\90072.DOC -17- 1235476 之間的電位關係顛倒。 可將/、體只施例粗輪分類成三種記憶單元結構：⑴堆疊 σ己隐單兀結構’ [2]水平型記憶單元結構；以及[3]交叉點 型記憶單元結構。 下文中將翏考附圖來解說數項具體實施例。整份圖式中 的相同參考數字代表相同的部件。 [1 ]堆疊型記憶單元結構 在第一項具體實施例至第四項具體實施例中，會將複數 個MTJtl件堆疊在一個讀取切換元件上，並且會將該等複 數個堆豐型MTJ元件連接至該切換元件，以構成一個區塊。 在第一項具體實施例至第四項具體實施例中，會在一個 區塊中堆疊四個]vm元件。但是，MTJ元件數量不限定於 四個。 [1 -1:第一項具體實施例] 在第一項具體實施例中，堆疊型記憶單元結構的構成方 式為’堆疊多個]VITJ元件，並且使用一 MOS電晶體當做一 讀取切換元件。 A.整體電路結構 圖1顯示根據本發明第一項具體實施例之磁性隨機存取 記憶體的原理配置圖。 一 5己憶早元陣列11具有往X、Y和z方向排列在一陣列中 的複數個MTJ元件12。Z方向表示垂直於圖式表面的方向， 即’垂直於X和Y方向。 在此項具體貫施例中，該記憶早元陣列11的記憶軍元陣 O:\90\90072.DOC -18 - 1235476 列結構係由往X方向排列的j個MTJ元件12、往Y方向排列的 η個MTJ元件12以及往Ζ方向堆疊的四個MTJ元件12 (MTJ1、MTJ2、MTJ3和 MTJ4)所構成。 往Ζ方向堆疊的四個MTJ元件12構成一個區塊Bkik (i=l， 2，·.·，j ; k=l，2，···，η)。該區塊BKik中的該等四個MTJ元件 12實際上往垂直於圖式表面的方向（Z方向）互相重疊。 在此項具體實施例中，往X方向配置的j個區塊BKik構成 一列。該記憶單元陣列11具有η列。此外，往Y方向配置的 η個區塊BKik構成一行。該記憶單元陣列11具有1行。 該區塊BKik中該等四個MTJ元件12之每個MTJ元件的某 一端子共同連接至一讀取子位元線RBLi1 (i=l，2，·.·，j)，接 著透過一由（例如）MOS電晶體所構成之讀取選擇切換器 (區塊選擇切換器或列選擇切換器）RSW而連接至一讀取主 位元線RBLi。該讀取主位元線RBLi往Y方向延伸。一讀取 主位元線RBLi被配置在（例如）一行中。 该項取主位元線RBLi透過一偏壓電路1 3 - i及由（例如） MOS電晶體所構成之行選擇切換器14-i而連接至一感測放 大器（S/A)15。 該區塊BKik中該等四個MTJ元件12之每個MTJ元件的另 一端子獨立連接至讀/寫字線WL4(n-l)+l、WL4(n-l)+2、 WL4(n-l) + 3和WL4(n-l)+4中的一相對應讀/寫字線。即，該 等四個字線 WL4(n-l)+l、WL4(n-l)+2、WL’4(n-l) + 3 和 WL4(n-1)+4係以相對應於該區塊BKik中該等四個MTJ元件 12方式配置在一列中。在此情況下，η標示列號（n=i，2，····）。 O:\90\90072.DOC -19- 1235476 該等四個字線 WL4(n-1)+1、WL4(n-1)+2、WL4(n-1) + 3和 WL4(n-l)+4往X方向延伸。該等字線之每一字線的一端被 連接至一列解碼器1 6-n及寫入字線驅動器1 7_n。而另一端 被連接至一列解碼器18-n及字線接收器B-n。 往Y方向延伸且往z方向堆疊的複數個（在此項具體實施 例中’為四個）寫入位元線WBL4(j-1)+1、WBL4(j-1) + 2、 WBL4(j-l)+3和WBL4(j_l)+4係以相對應於建構該區塊 BKik之四個MTJ元件12方式個別配置該等四個MTJ元件12 附近。 該等寫入位元線 WBL4(j-l)+l、WBL4(j-l)+2、WBL4(j_l)+3 和WBL4(j-1)+4中每一寫入位元線的兩端皆被連接至寫入 位元線驅動器/接收器2〇-j和2 1 -j以及行解碼器22_j和23-j。 該讀取選擇切換器（MOS電晶體）RSW的閘極構成一區塊 選擇線BSn (n=l，2，···）。一個區塊選擇線BSn係配置在一列 中。例如，當一行係由四個區塊所構成時，則區塊選擇線 BSn的數量為四個。該區塊選擇線BSn係往X方向延伸。該 區塊選擇線BSn的一端被連接至一區塊選擇驅動器（Bs驅 動器）24-n (n=l，2，...）。 B ·寫/讀作業原理 接著’說明根據本發明第一項具體實施例的寫/讀作業。 (1)寫入作業原理 第一具體實施例的寫入方法相同於具有一 M〇S電晶體與 一 MTJ元件之正規記憶單元的寫入方法。假設，應將資料 寫入至位於左下方區塊BK11的MTJ元件MTJ1中。

O:\90\90072.DOC -20- 1235476 首先，選擇一字線WL1及一寫入位元線WBL1。將電流供 應至該所選之字線WL1及該所選之寫入位元線WBL· 1，並且 使該等電流所產生的磁場加以合成。藉由該合成之磁場， 促使介於該所選之字線WL1與該所選之寫入位元線WBL1 間之父點上的該MTJ元件MTJ1之磁化被反轉或不反轉，而 得以寫入任何資料至該MTJ元件MTJ1。 欲寫入至該MTJ元件MTJ1的資料係由流至該所選之寫入 位元線WBL 1的寫入電流所決定。 (2)讀取作業原理 (2.1)讀取作業概要 將說明根據本發明第一項具體實施例的讀取作業概要。 假设’應讀出位於該左下方區塊Βκΐ 1的MTJ元件MTJ1中的 資料。 首先，藉由開啟一行解碼器22-1來選擇一行選擇切換器 14-1，以將藉由一行位址信號所選擇的一讀取位元線rbl i 連接至該感測放大器1 5。從該感測放大器丨5供應一偏壓電 流。藉由該感測放大器15的回饋電路，將該讀取位元線 RBL1的電壓設定為一預先決定電壓（Vc〇nst)，將於下文中 說明。 雖然會將該預先決定電壓（Vconst)從該等偏壓電路i3-j 供應至未遥擇之讀取位元線RB Lj，然而因為行選擇切換器 14-j為OFF (關閉）狀態，所以不會將該等未選擇之讀取位元 線RBLj連接至該感測放大器15。施加至該等讀取位元線 RBLj的預先決定電壓相同於施加至該讀取位元線RBL i的 O:\90\90072.DOC -21 - 1235476 預先決定電壓。 此外，還會藉由一列位址信號（在此情況下，列位址信號 為除兩位位元外的位址信號位元）來驅動一用以選擇該區 塊BK11所需的一區塊選擇線BS1，並且用以選擇該區塊 BK11的MOS電晶體RSW也被開啟。

在該區塊BK11中，會將該列位址信號所選擇之字線WL1 設定為一接地電位VSS，而且將未選擇之字線WL2、WL3 和WL4設定在浮動狀態。 運用這項作業，一來自該感測放大器15的偏壓電流會流 至藉由該列位址信號及該行位址信號所選擇之MTJ元件 MTJ1，而得以將寫入至該MTJ元件MTJ1中的資料讀出。 在左上方區塊BKln及右上方區塊BKjn中的區塊選擇 MOS電晶體RSW為OFF (關閉）狀態，所以電流不會流至該 等區塊中的MTJ元件12。

對於該行位址信號未選擇且區塊選擇MOS電晶體RSW為 ON (開啟）狀態的右下方區塊BKjl而言，會將一來自該偏壓 電路13-j的偏壓電流供應至該區塊中的MTJ元件12。一 MTJ 元件MTJ5被連接至該未選擇之區塊BKj 1中之字線WL卜因 而流至該MTJ元件MTJ5的電流會通過該字線WL 1流至該 接地電位VSS。因此，電流不會逆流至藉由該列位址信號 及該行位址信號所選擇之該區塊BK11中的MTJ元件ΜΤΠ。 (2.2)讀取作業細節 接著將參考圖2來詳細說明前文所述之資料讀取作業。此 處也假設，應讀出位於該左下方區塊BK11的MTJ元件MTJ1 O:\90\90072.DOC -22- 1235476 中的資料。 假設，將相對應於該讀取子位元線RBLi’之該等MTJ元件 12的多個共同節點都設定在等電位（例如，接地電位）。在 此情況下，位於非所選之右下方區塊BLjl中的MTJ元件12 會在字線WL1、WL2、WL3與WL4之間形成電流路徑。然 而，因為該等字線WL1、WL2、WL3和WL4的電位相同， 所以該等位元線之間沒有電流流動。因此，會藉由感測放 大器15來讀出流至位於該所選之左下方區塊BK11中MTJ 元件MTJ1的電流（圖2中的虛線）。在此電路結構中，假設 會將相同電位偏壓至位元線BL1、BL2、BL3和BL4。 該感測放大器15不會施加偏壓至該等讀取位元線RBLj， 而且藉由該等偏壓電路13-j將該等讀取位元線RBLj偏壓至 等電位。因此，此處不適合將該等讀取位元線RBLj連接至 該感測放大器15。 然而，當該等MTJ元件12之間形成電位差時，則電流會 在字線WL1、WL2、WL3與WL4之間流動。因此，請注意 下列重點。 該讀取選擇切換器RSW及該行選擇切換器14-1係位於該 感測放大器15與該等MTJ元件12之共同節點（即，該讀取子 位元線RBLi’）之間。即，有兩個選擇MOS電晶體存在。由 於該等選擇MOS電晶體具有電阻，所以會根據所選之MTJ 元件MTJ 1的電阻而產生電位差。 基於方便描述，假設連接至該等字線WL1、WL2、WL3 和WL4的該等MTJ元件12具有相同的電阻值，只有連接至 O:\90\90072.DOC -23- 1235476 該字線WL1的該MTJ元件12為高電阻狀態（儲存層與固定 層的磁化方向為反平行），以及連接至其餘字線WL2、WL3 和WL4的該等MTJ元件12為低電阻狀態（儲存層與固定層 的磁化方向為平行）。 假設在該等MTJ元件12為高電阻狀態及低電阻狀態之情 況下，Is為信號電流差，V為來自該感測放大器15的偏壓電 壓，Rm為MTJ元件的電阻，Rt為列選擇MOS電晶體的電 阻，以及Rc是該行選擇MOS電晶體加上該區塊選擇MOS電 晶體的總電阻。該信號電流差Is係以下列等式指定

Is = V/(Rt+Rc+Rm) - V/[Rt+Rc+Rm*(l+MR)] =MR x V/Rm+[l+(Rt+Rc)/Rm] + [l+MR+(Rt+Rc)/Rm] ··· (5) 由於該等MTJ元件12之電阻與MOS電晶體按資料的電 阻，所導致之該等MTJ元件12的多個共同節點（相對應於該 讀取子位元線RBLi)之間的電位差Z1V係以下列等式指定

ZlV = V/[Rt+Rc+Rm.(l+MR)] x [Rt+Rm*( 1+MR)] -V/[Rt+Rc+Rm] x [Rt+Rm] =MR x V x Rc/Rm = [l+(Rt+Rc)/Rm] + [l+MR+(Rt+Rc)/Rm] ··· (6) 假設m是連接至該字線WL的MTJ元件12數量。則，往抵 消通過該等MTJ元件12之共同端子之該信號電流差Is之方 向流動的電流ZI係以下列等式指定 ΑΙ = ΔΝ! [ {Rm+Rm/ (m-1) }/3]

=V x 3#(m-l)/(m*Rm) x Rc/Rm x MR O:\90\90072.DOC -24- 1235476 + [1+(Rt+Rc)/Rm] + [1+MR+(Rt+Rc)/Rm] ...(7) 根據等式（5)、（6)和（7)，淨信號電流差以係以下列等式指 定

Is丨=Is - ZI =MR X V/Rm + [l+(Rt+Rc)/Rm] + [l+MR+(Rt+Rc)/Rm] x [ 1 -Rc*3e(m-1 )/(m*Rm)] ... (8)

如果未滿足關係條件1-Rc*3.(111-l)/(m*Rm)>0，即， Rm/Rc>3.(111-1 )/m，則會發生讀取錯誤。由於l〉(m_l)/m， 所以必須更嚴格地滿足Rm/Rc〉3。 即，為了防止任何讀取錯誤所制定的Rm/Rc條件約束， 取決於MTJ元件的電阻Rm以及該行選擇MOS電晶體加上 該區塊選擇MOS電晶體的總電阻Rc，而不是取決於連接至 字線WL的記憶單元數量。

如上文所述，根據此項具體實施例，該行選擇MOS電晶 體加上該區塊選擇MOS電晶體的總電阻Rc實質上是專利 參考文獻4及專利參考文獻5中之總電阻的兩倍。然而，用 於標示陣列尺度的參數m及η不屬於條件約束運算式的涵 蓋項目。基於此原因，陣列尺度不受限制。即，本份建議 書在容量方面的優於專利參考文獻4及專利參考文獻5。 C.周邊電路部份之電路結構 接著將說明周邊電路部份之詳細配置。圖中僅有描繪出 相對應於區塊ΒΚ11中MTJ元件MTJ1的周邊電路部份，並且 據此加以說明。 (1)字線驅動器/接收器 O:\90\90072.DOC -25- 1235476 (1·1)電路實例1 圖3顯示根據本發明第一項具體實施例之字線驅動器/接 收器之電路實例1的圖式。 一寫入字線驅動器17-1具有一 PMOS電晶體QP1及一「反 及」（NAND)電路ND 1。一字線接收器1 9-1具有一 NMOS電 晶體QN1、一「及」（AND)電路AD2及一「或」（OR)電路 0R5。 該PMOS電晶體QP1被連接在一電源供應端子VDD與該 字線WL1之一端之間。來自該「反及」（NAND)電路ND1的 輸出信號被供應到該PMOS電晶體QP1的閘極。 將一寫入信號WRITE輸入至該「反及」（NAND)電路 ND1。該寫入信號WRITE決定用以供應寫入電流期間的週 期。還會將一用於選擇該字線WL1的列位址信號輸入至該 「反及」（NAND)電路ND1。 該NMOS電晶體QN1被連接在該字線WL1之另一端與該 接地端子VSS之間。來自該「或」（OR)電路0R5的輸出信 號被供應到該「及」（AND)電路AD2。來自該「及」（AND) 電路AD2的輸出信號被供應到該NMOS電晶體QN1的閘極。 將該寫入信號WRITE及一讀取信號READ輸入至該「或」 (OR)電路0R5 〇該讀取信號READ決定讀取作業週期。將該 列位址信號輸入至該「及」（AND)電路AD2。 在電路實例1中，會以下列方式來執行一資料寫/讀。 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體 QP1(當做該選擇之列位址信號的驅動器）及該NMOS電晶 O:\90\90072.DOC -26- 1235476 體QN1(當做該選擇之列位址信號的接收器），以便將一電 流供應至該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL·之驅動器的 PMOS私晶體及當做未選擇之字線WL之接收器的電 晶體皆為OFF (關閉）狀態，所以沒有電流流至該等未選擇 之字線WL。 在躓取杈式中，藉由列解碼器來開啟該NMOS電晶體qN1 (當做遠選擇之列位址信號的接收器），以便將該所選字線 WL1偏壓至該接地電位VSS。 在讀取模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線WLi接收器的nm〇s電 晶體皆為OFF (關閉）狀態，所以在此電路中會將該等未選 擇之字線WL設定在浮動狀態。 (1.2)電路實例2 圖4顯示根據本發明第一項具體實施例之字線驅動器/接 收器之電路實例2的圖式。 在電路實例2中，只有接收器與驅動器之一才需要具備位 址選擇能力。基於此原因，藉由省略接收器處的解碼器而 得以縮小電路尺度。此外，排除電源供應電壓相依性，而 且排除溫度相依性。或者，配置一電流源電路以在寫入模 式中供應一電流，而得以獲得符合MTJ元件之切換特性的 溫度相依性。將來自該電流供應電路的輸出（Ic〇nst)輸入至 閘極以在飽和條件下運作，藉以構成來自該電流源之電流 輸出的一電流鏡。在此情況下，必須特別配置一用於讀取

O:\90\90072.DOC -27- 1235476 模式的NMOS電晶體， 由於電路實例2的孕& 這不同於圖3所示之電路實例1。 1，所以將僅簡短說明診 該寫入字線驅動器j 7 線接收器19-1配置不同於電路實例 遠寫入字線驅動器17-1。 及」（NAND)電路NDi， 器19-1具有一 NMOS電曰 $晶體 (AND)電路 AD3。 1具有一 PMOS電晶體QP2及一「反 這相同於電路實例1。該字線接收 體QN2、QN3和QN4以及一「及」 該等NMOS電晶體qN2和 QN3被連接在該字線WL1之另

δ亥NMOS電晶體qn2的閘極 將一預先決定電壓（Iconst)供 應至該NM〇S電晶體qN3的閘極。 違NMOS電晶體QN4被連接在該字線WL1之另一端與該 接地端子VSS之間。來自該「及」（AND)電路ad3的輸出信 號被輸入到該NM0S電晶體QN4的閘極。 將該讀取信號READ輸入至該「及」（AND)電路AD3。而 且將該列位址信號輸入至該「及」（AND)電路AD3。 在電路實例2中，會以下列方式來執行一資料寫/讀。 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體QP2 (當做該選擇之列位址信號的驅動器，且藉由該寫入信號 WRITE來開啟）及該NMOS電晶體QN1 (當做該選擇之列位 址信號的接收器，且藉由該Iconst來開啟），以便將一電流 供應至該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體皆為off (關閉）狀態，所以沒有電流流至該等 O:\90\90072.DOC -28 - 1235476 未選擇之字線WL。 在讀取模式中，藉由列解碼器來開啟該NMOS電晶體QN4 (當做該選擇之列位址信號的接收器），以便將該所選字線 WL1設定為該接地電位VSS。 在讀取模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線WL之接收器的NMOS電 晶體皆為OFF (關閉）狀態，所以會將該等未選擇之字線WL 設定在浮動狀態。 (2)寫入位元線驅動器/接收器 (2.1)電路實例1 圖5顯示根據本發明第一項具體實施例之寫入位元線驅 動器/接收器之電路實例1的圖式。 一寫入位元線驅動器/接收器20-1具有一 PMOS電晶體 QP3、一 NMOS電晶體QN5、一「反及」（NAND)電路ND3 及一「及」（AND)電路AD4。 該PMOS電晶體QP3被連接在該電源供應端子VDD與該 寫入位元線WBL1之一端之間。來自該「反及」（NAND)電 路ND3的輸出信號被供應到該PMOS電晶體QP3的閘極。 該NMOS電晶體QN5被連接在該寫入位元線WBL1之一端 與該接地端子VSS之間。來自該「及」（AND)電路AD4的輸 出信號被供應到該NMOS電晶體QN5的閘極。 將該寫入信號WRITE、該行位址信號、該低序位（low order) 列位址信號及一資料信號DATA輸入至該「反及」（NAND) 電路ND3。將該寫入信號WRITE、該行位址信號、該低序 O:\90\90072.DOC -29- 1235476 位列位址信號及該資料信號Data的反轉信號bDATA輸入 至該「及」（AND)電路AD4。 一寫入位元線驅動器/接收器21-1具有一 pm〇S電晶體 QP4、一 NMOS電晶體QN6、一「反及」（NAND)電路·4 及一「及」（AND)電路AD5。

該PMOS電晶體qP4被連接在該電源供應端子vdd與該 寫入位元線WBL1之一端之間。來自該「反及」（NAND)電 路ND4的輸出信號被供應到該PM〇s電晶體QP4的閘極。 該NMOS電晶體qn6被連接在該寫入位元線WBL1之一端 與該接地端子VSS之間。來自該「及」（AND)電路AD5的輸 出信號被供應到該NMOS電晶體QN6的閘極。

將該寫入信號WRITE、該行位址信號、該低序位列位址 信號及該反轉信號bDATA輸入至該「反及」（NAND)電路 ND4。將該寫入信號WRITE、該行位址信號、該低序位列 位址信號及該資料信號DATA輸入至該「及」（AND)電路 AD5 〇 由於必須按照寫入之資料來變更供應至該寫入位元線 WBL1的電流方向，所以會使用該資料信號DATA及其反轉 信號bDATA。該位址信號包含一列位址信號及一列位址信 號，以便選擇區塊中的一 MTJ元件。在圖1所示在的實例 中，由於一區塊中有四個記憶單元，所以位址信號係由2 位位元所構成。 在電路實例1中，會以下列方式來執行一資料寫入。 在寫入模式中，藉由行解碼器來開啟該PMOS電晶體QP3 O:\90\90072.DOC -30- 1235476 (當做該選擇之行位址信號的驅動器）及該NMOS電晶體 QN6 (當做該選擇之行位址信號的接收器），以便將一電流 供應至該所選寫入位元線WBL1。或者，藉由行解碼器來 開啟該PMOS電晶體QP4 (當做該選擇之行位址信號的驅動 器）及該NMOS電晶體QN5 (當做該選擇之行位址信號的接 收器），以便將一電流供應至該所選寫入位元線WBL1。 在寫入模式中，由於當做未選擇之寫入位元線WBL之驅 動器的PMOS電晶體及當做未選擇之寫入位元線WBL之接 收器的NMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流 至該等未選擇之寫入位元線WBL。 在電路實例1中，使用的信號相同於圖3所示之寫入位元 線驅動器/接收器使用的信號。然而，可使用其他信號以與 寫入字線WL之信號的時序互相偏移。 (2.2)電路實例2 圖6顯示根據本發明第一項具體實施例之寫入位元線驅 動器/接收器之電路實例2的圖式。 在電路實例2中，只有接收器與驅動器之一才需要具備位 址選擇能力。基於此原因，藉由省略接收器處的解碼器而 得以縮小電路尺度。 由於電路實例2的接收器配置不同於電路實例1的接收器 配置，所以將僅簡短說明驅動器配置。 該寫入位元線驅動器/接收器20-1具有一 PMOS電晶體 QP5、一 NMOS電晶體QN7、一「反及」（NAND)電路ND5 及一反轉器INV1。 O:\90\90072.DOC -31 - 1235476 該NMOS電晶體QN7被連接在該寫入位元線WBL1之一端 與該接地端子VSS之間。來自該反轉器INV1的輸出信號被 供應到該NMOS電晶體QN7的閘極。將該資料信號DATA輸 入至該反轉器INV1。 該寫入位元線驅動器/接收器21-1具有一 PMOS電晶體 QP6、一 NMOS電晶體QN8、一「反及」（NAND)電路ND6 及一反轉器INV2。

該NMOS電晶體QN8被連接在該寫入位元線WBL1之一端 與該接地端子VSS之間。來自該反轉器INV1的輸出信號被 供應到該NMOS電晶體QN8的閘極。將該資料信號DATA的 該反轉信號bD ΑΤΑ輸入至該反轉器INV2。 在電路實例2中，會以下列方式來執行一資料寫入。 在寫入模式中，藉由行解碼器來開啟該PMOS電晶體QP5 (當做該選擇之行位址信號的驅動器）及該NMOS電晶體 QN8 (當做該選擇之行位址信號的接收器），以便將一電流

供應至該所選寫入位元線WBL1。或者，開啟該PMOS電晶 體QP6 (當做該選擇之行位址信號的驅動器）及該NMOS電 晶體QN7 (當做該選擇之行位址信號的接收器），以便將一 電流供應至該所選寫入位元線WBL1。 在寫入模式中，由於當做未選擇之寫入位元線WBL之驅 動器的PMOS電晶體及當做未選擇之寫入位元線WBL之接 收器的NMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流 至該等未選擇之寫入位元線WBL。 (2.3)電路實例3 O:\90\90072.DOC -32- 1235476 圖7顯示根據本發明第一項具體實施例之寫入位元線驅 動器/接收器之電路實例3的圖式。

在電路實例3中，只有接收器與驅動器之一才需要具備位 址選擇能力。基於此原因，藉由省略接收器處的解碼器而 得以縮小電路尺度。此外，排除電源供應電壓相依性，而 且排除溫度相依性。或者，配置一電流源電路以在寫入模 式中供應一電流，而得以獲得符合MTJ元件之切換特性的 溫度相依性。將來自該電流供應電路的輸出（Iconst)輸入至 閘極以在飽和條件下運作，藉以構成來自該電流源之電流 輸出的電流鏡。 由於電路實例3的接收器配置不同於電路實例1的接收器 配置，所以將僅簡短說明驅動器配置。 該寫入位元線驅動器/接收器20-1具有一 PMOS電晶體 QP7、NMOS電晶體QN9和QN10、一「反及」（NAND)電路 ND7及一反轉器INV3。

該等NM0S電晶體QN9和QN10被連接在該寫入位元線 WBL1之一端與該接地端子VSS之間。來自該反轉器INV3 的輸出信號被供應到該NM0S電晶體QN9的閘極。將該資 料信號DATA輸入至該反轉器INV3。將一預先決定電壓 (Iconst)供應至該NM0S電晶體QN10的閘極。 該寫入位元線驅動器/接收器21-1具有一 PMOS電晶體 QP8、NM0S 電晶體 QN11 和 QN12、一「反及」（NAND)電 路ND8及一反轉器INV4。 該等NM0S電晶體QN11和QN12被連接在該寫入位元線 O:\90\90072.DOC -33- 1235476 WBL1之一端與該接地端子VSS之間。來自該反轉器INV4 的輸出信號被供應到該NMOS電晶體QN11的閘極。將該反 轉信號bDATA輸入至該反轉器INV4。將一預先決定電壓 (Iconst)供應至該NMOS電晶體QN12的閘極。 在電路實例3中，會以下列方式來執行一資料寫入。

在寫入模式中，藉由行解碼器來開啟該PMOS電晶體QP7 (當做該選擇之行位址信號的驅動器）及該等NMOS電晶體 QN11和QN12 (當做該選擇之行位址信號的接收器），以便 將一電流供應至該所選寫入位元線WBL1。或者，開啟該 PMOS電晶體QP8 (當做該選擇之行位址信號的驅動器）及 該等NMOS電晶體QN9和QN10 (當做該選擇之行位址信號 的接收器），以便將一電流供應至該所選寫入位元線WBL1。

在寫入模式中，由於當做未選擇之寫入位元線WBL之驅 動器的PMOS電晶體及當做未選擇之寫入位元線WBL之接 收器的NMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流 至該等未選擇之寫入位元線WBL。 在電路實例3中，使用的信號相同於圖3所示之寫入位元 線驅動器/接收器使用的信號。然而，可使用其他信號以與 寫入字線WL之信號的時序互相偏移（日本專利申請案第 2002-140499號）。 (3)區塊選擇驅動器 圖8顯示根據本發明第一項具體實施例之區塊選擇驅動 之電路貫例的圖式。 一區塊選擇驅動器24-1具有一「反及」（NAND)電路ND9 O:\90\90072.DOC -34- 1235476 及一反轉器INV5。 來自該「反及」（NAND)電路ND9的輸出信號被供應到該 反轉器INV5。該反轉器耐5被連接到該區塊選擇線Bsi。 將》亥寫入k號WRITE及該高序位（high 〇rder)列位址信號輸 入至該「反及」（NAND)電路ND9。 在該區塊選擇驅動器，僅會依據該列位址信號的 高序位位址信號位元（除了用於辨別區塊中一記憶單元所 需的低序位位址信號位元以外）來執行解碼。在圖丨所示的 實例，一個區塊中有四個記憶單元。因此，在全部的列位 址信號位元中，會輸入除兩位位元外的位址信號位元。 在寫入模式中不需要區塊選擇信號。 (4)偏壓電路、行選擇切換器及感測放大器 圖9顯示根據本發明第一項具體實施例之偏壓電路、行選 擇切換器及感測放大器之電路實例的圖式。 一偏壓電路13-1、一行選擇切換器14-1及該感測放大器 15具有NMOS電晶體QN13和QN14、一 NAND「反及」（NAND) 電路ND10、一反轉gINV6、一運算放大器〇ρι、一回饋電 阻器Rfl及該感測放大器（圖9中的差動放大器）丨5。 當做該行選擇切換器14-1的該NM〇s電晶體QN14被連接 至介於一節點nl與該讀取位元線RBL1之一端之間。來自該 反轉器INV6的輸出信號被輸入到該^^^⑽電晶體qni4的 閘極。來自該「反及」（NAND)電路ND10的輸出信號被輸 入到該反轉器INV6。將該讀取信號READ及該行位址信號 輸入至該「反及」（NAND)電路ND10。 O:\90\90072.DOC •35- 1235476 该NMOS電晶體QN13的一端子被連接至該讀取位元線 RBL1之一知。该NMOS電晶體QN13的另一端子被偏壓至一 預先决疋電位（Vc on st)。來自該「反及」（n AND)電路ND10 的輸出信號被供應到該NMOS電晶體QN13的閘極。 該運算放大器0P1的負輸入端子被連接至該節點nl。該 運异放大器OP 1的輸出端子被連接至一節點n2。一預先決定 電位（Vc〇nst)被供應至該正輸入端子。該回饋電阻器Rfi被 連接在該節點n2與一節點n3之間。下文中將說明該運算放 大盗0P1的配置。 該感測放大器（圖差動放大器）15的負輸入端子被連接至 該節點n2。該感測放大器15的輸出端子被連接至輸出驅動 器。一參考電位Vref被供應至該正輸入端子。該參考電位 Vref是裝置中所產生的中間電位，促使該參考電位的值 係介於表示，，1”資料的運算放大器〇ρι輸出電位與表示，，〇” 資料的運算放大器0P1輸出電位之間。下文中將說明該感測 放大(圖差動放大器μ 5及一參考電位Vref產生電路的配 置。 在此項電路實例中，會以下列方式來執行一資料讀取。 在讀取模式中，藉由行解碼器來開啟該NM〇s電晶體 QN14 (當做該選擇之行位址信號的行選擇切換器），以便將 該所選讀取位元線RBL1連接至該感測放大器15。藉由該運 算放大器0P1的回饋，將該所選讀取位元線^^乙丨偏壓至— 預先決定電壓（VConst)。來自該運算放大器〇ρι的輸出信號 被該感測放大器（圖差動放大器）15的輸出端加以放大7 ^ O:\90\90072.DOC -36- 1235476 且傳送至該輪出驅動器。 壓電路1H，將未選擇之讀取位元線R叫偏 等二：定電壓(vc°nst)。因此，當該所選位元線机 ㈣電流1: 被偏壓至等電位時，就可排列繞 圖職示根據本發明第—項具體實施例之參考電位產生 電路之電路實例的圖式。 運算放大器、回饋電阻器、選擇切換器等等的參數及佈 局儘可能相同於圖9所示之用於資料讀取之運算放大器、回 饋電阻II、選擇切換器1等的參數及佈局。這是因為寄生 電阻及寄生電容必須維持不變。 下文中將說明該感測放大器（圖差動放大器）15之參考電 位的產生方式。 假设Rf是回饋電阻，R〇是”〇”資料之電阻，以及尺1是”1" 資料之電阻。忽略MOS電晶體的電阻。假設乂〇及v丨分別是 運算放大器0P的資料之輸出及”丨”資料之輸出。 當一運算放大器0P運作成使正輸入與負輸入具有等電 位，則會保持下列關係（9)、（1〇)和（11)。

Vconst/R0 = (V0_Vconst)/Rf 今V0 = (l+Rf/R0)*Vconst Vconst/Rl = (V1 -Vconst)/Rf -> VI = (1+Rf/Rl) -Vconst •. · (10) Vconst-(1/R0+1/Rl) = 2-(Vref-Vconst)/Rf Vref =(l + (Rf/R0+Rf/Rl)/2)#Vconst • ·. (11) O:\90\90072.DOC -37- 1235476 從關係（9)、（10)和（11)推導出等式（12)。

Vref = (V0+V1) /2 ...(12) 按照日本專利申請案第2001-401 850號或第2002-176683 號中提出的方法來產生參考電位。 圖11顯示根據本發明第一項具體實施例之運算放大器之 電路實例的圖式。

該運算放大器具有PMOS電晶體QP9、QP10、QP11、 QP12、QP13和 QP14 以及 NMOS 電晶體 QN17、QN18、QN19、 QN20、QN21 和 QN22。 在此項電路實例中，當一啟用信號ENBL的反轉信號 bENBL變成L (低）位準時，則會將該運算放大器OP1設定在 運作狀態。在啟動字線WL及行選擇切換器前後，就會將該 反轉信號bENBL變成L(低）位準，以該運算放大器OP1設定 在運作狀態。

圖12顯示根據本發明第一項具體實施例之差動放大器之 電路貫例的圖式。 該運算放大器具有PMOS電晶體QP15、QP16、QP17、 QP18、QP19和 QP20 以及 NMOS 電晶體 QN23、QN24、QN25、 QN26、QN27和 QN28。 在此項電路實例中，當該啟用信號ENBL變成Η (高）位準 時，則會將該差動放大器設定在運作狀態。在啟動字線 WL、行選擇切換器及運算放大器ΟΡ1之後，並且來自運算 放大器ΟΡ1的輸出穩定，就會將該啟用信號ENBL變成Η (高） 位準。 O:\90\90072.DOC -38- 1235476 D·記憶單元部份之裝置結構 接著說明記憶單元部彳八β ^ 77之衣置結構。將針對圖丨 塊ΒΚ11的裝置結構舉例說明。 厅不之Ε： 圖 13、圖 15及圖 +

』不磁性隨機存取記憶體中一區塊的X 方向斷面圖。圖14、圖16月闽 一 ㈡及圖18顯不磁性隨機存取記憶體 中一區塊的γ方向斷面圖。以圖1中的相同參考數字來標示 圖13至圖18中的相同元件，卩呈現圖式之間的相符程度。 (1)記憶單元部份之結構 (1_1)結構實例1 圖13及圖14顯*根據本發明第—項具體實施例之磁性隨 機存取記憶體之結構實例丨的斷面圖。 該讀取選擇切換器（MOS電晶體）rs W被配置在一半導體 基板41的表面區域中。 汶4取選擇切換器RSW的源極係透過一接觸填塞物42F 而連接至该碩取位元線RBL1。該讀取位元線RBL丨係往（例 如）Y方向（行方向）平直延伸，並且係透過形成在記憶單元 陣列區域四周的該偏壓電路及行選擇切換器丨‘丨而連 接至該感測放大器丨5。 '該讀取選擇切換器（MOS電晶體）RSW的閘極係當做一區 塊選擇線BS1。該區塊選擇線BS1係往X方向延伸。 該等四個MTJ元件MTJ1、MTJ2、MTJ3和MTJ4被堆疊該 讀取選擇切換器RSW上的複數個階中。即，該讀取選擇切 換器RSW被配置在緊接在該等MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4之下。 O:\90\90072.DOC -39- 1235476 該等MTJ元件MTJl、MTJ2、MTJ3和MTJ4中每一元件的 一端子（圖13中的較下方部份）被連接至該等較下方電極 44A、44B、44C和44D中的一相對應電極。接觸填塞物42A、 42B、42C、42D和42E及中間層43與該等較下方電極44A、 44B、44C和44D互相電連接，並且還將該等較下方電極 44A、44B、44C和44D電連接至該讀取選擇切換器RSW的汲 極0

該等較下方電極44A、44B、44C和44D、該等接觸填塞物 42A、42B、42C、42D和42E及中間層43構成該讀取子位元 線RBLi’。因此，該讀取子位元線RBLi’係由該等接觸填塞 物42A、42B、42C、42D和42E等等所組成，並且該等接觸 填塞物係往垂直於該半導體基板41表面方向延伸且互相重 疊。

該等MTJ元件MTJl、MTJ2、MTJ3和MTJ4中每一元件的 另一端子（圖13中的較上方部份）係電連接至該等讀/寫字線 WL1、WL2、WL3和WL4中的一相對應讀/寫字線。該等字 線WL1、WL2、WL3和WL4係往X方向（列方向）延伸。 該等MTJ元件MTJl、MTJ2、MTJ3*MTJ4係獨立連接至 該等字線WL1、WL2、WL3和WL4。該等四個字線WL1、 WL2、WL3和WL4係以相對應於該等四個MTJ元件MTJ1、 MTJ2、MTJ3和MTJ4方式配置。 該等寫入位元線WBL1、WBL2、WBL3和WBL4分別被配 置緊接在該等MTJ元件MTJl、MTJ2、MTJ3和MTJ4下方附 近，而得以將該等MTJ元件互相隔間。該等寫入位元線 O:\90\90072.DOC -40- 1235476 WBLl、WBL2、WBL3和WBL4往Y方向延伸。在此項具體 實施例中，該等四個寫入位元線WBL1、WBL2、WBL3和 WBL4係以相對應於該等四個MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4方式配置。

在結構實例1中，該等較下方電極44Α、44Β、44C和44D、 該等寫入位元線WBLl、WBL2、WBL3和WBL4以及該等讀 /寫字線WL1、WL2、WL3和WL4分別被配置在該等堆鲞之 MTJ元件MTJ1、MTJ2、MTJ3和MTJ4之複數個階中。 該等元件被放置在（例如）該等MTJ元件MTJ1、MTJ2、 MTJ3和MTJ4之各階的相同位置處。 該等較下方電極44Α、44Β、44C和44D都具有（例如）矩形 圖案。該等接觸填塞物42Α至42Ε的接觸區係形成在該等較 下方電極之部份處。該等MTJ元件ΜΤΠ、MTJ2、MTJ3和 MTJ4被配置在除該等接觸填塞物42Α至42Ε之接觸區以外 的部份處。

該等MTJ元件MTJ1、MTJ2、MTJ3和MTJ4被配置在介於 該等寫入位元線WBLl、WBL2、WBL3和WBL4與該等讀/ 寫字線WL1、WL2、WL3和WL4之間的交點。 根據結構實例1，位於一區塊中的該等複數個MTJ元件 MTJ1、MTJ2、MTJ3和MTJ4被堆疊該半導體基板41上的複 數個階中。該等複數個MTJ元件MTJ1、MTJ2、MTJ3和MTJ4 共用一個讀取選擇切換器RSW。基於此原因，可增加容量 同時抑制增加記憶單元面積。 (1.2)結構實例2 O:\90\90072.DOC -41 - 1235476 圖15及圖16顯示根據本發明第一項具體實施例之磁性隨 機存取記憶體之結構實例2的斷面圖。將說明不同於結構實 例1的部份。 結構實例2與結構實例1之間的不同點為，往X方向延伸的 該等讀/寫字線WL1、WL2、WL3和WL4分別被配置在該等 MTJ元件MTJ1、MTJ2、MTJ3和MTJ4下方，而且往Y方向延 伸的該等寫入位元線WBL1、WBL2、WBL3和WBL4分別被 配置在該等MTJ元件MTJ1、MTJ2、MTJ3*MTJ4上方。 即，在結構實例1中，該等MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4的該等寫入位元線WBL1、WBL2、WBL3和WBL4 被配置在該半導體基板41上有該讀取選擇切換裔R S W存在 之側端（圖13及圖14中該等MTJ元件之較下方側端）。此外， 該等字線WL1、WL2、WL3和WL4被配置在對立之側端（圖 13及圖14中該等MTJ元件之側端）。 /然而，在結構實例2中，該等MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4的該等字線WL1、WL2、WL3和WL4被配置在該半 導體基板41上有該讀取選擇切換器RSW存在之側端（圖15 及圖16中該等MTJ元件之較下方側端）。此外，該等寫入位 元線WBL1、WBL2、WBL3和WBL4被配置在對立之側端（圖 15及圖16中該等MTJ元件之側端）。 根據結構實例2，可獲得相同於根據結構實例1的效應。 (1.3)結構實例3 圖17及圖18顯示根據本發明第一項具體實施例之磁性隨 機存取記憶體之結構實例3的斷面圖。將說明不同於結構實 O:\90\90072.DOC -42- 1235476 例1的部份。 結構實例3與結構實例1之間的不同點為，複數個MTJ元 件（較上方之MTJ元件及較下方之MTJ元件）共用一個寫入 位元線。即，該寫入位元線WBL1被配置在介於MTJ元件 MTJ1與MTJ2之間。該等MTJ元件MTJ1與MTJ2共用該寫入 位元線WBL1。此外，該寫入位元線WBL2被配置在介於MTJ 元件MTJ3與MTJ4之間。該等MTJ元件MTJ3與MTJ4共用該 寫入位元線WBL2。 根據結構實例3，可獲得相同於根據結構實例1的效應。 此外，由於該等複數個MTJ元件（較上方之MTJ元件及較 下方之MTJ元件）共用一個寫入位元線，所以可縮小堆疊方 向（Z方向）的記憶單元體積。 (2)MTJ元件之結構 接著將說明MTJ元件之結構。 MTJ元件12具有三層結構，這是由一磁化固定層（磁性層） 3 1、一隧穿障壁層（非磁性層）32與一磁性記錄層（磁性層） 3 3所組成。 該Μ T J元件12為矩形。該矩形的長度方向是易磁化轴’ 而垂直於該長度方向的方向是難磁化軸。該MTJ元件12的 易磁化軸對齊垂直於寫入線路延伸方向的方向，電流可透 過寫入線路雙向流動，而得以按照寫入之資料來變更電流 方向。 在此項具體實施例中，可用來雙向供應寫入電流的寫入 線路是該寫入位元線WBL1。基於此原因，該MTJ元件12的 O:\90\90072.DOC -43- 1235476 易磁化軸對齊垂直於該寫入位元線WBL延伸方向的方向， 即’字線延伸方向（列方向）。 該磁化固定層31及該磁性記錄層33被可取代。該以打元 件12可能是具有一個隧穿障壁層32的單一隧穿接面結構， 或可能是具有兩個隧穿障壁層32的雙隧穿接面結構。 下文將說明單一隧穿接面結構型MTJ元件丨2及雙隧穿接 面結構型MTJ元件12的實例。 (2.1)單一隧穿接面結構 圖19A所示之單一隧穿接面結構型MTJ元件12係由下列 各層所組成·該磁化固定層3 1，在此層中會相繼堆疊一基 礎接觸層（基礎接觸層電極）1〇1、一緩衝層（例如，鐵磁化 層）102、一抗鐵磁化層1 〇3及一鐵磁化層1 ;該隨穿障壁 層32 ’其形成在該磁化固定層3 1上；以及該磁性記錄層33， 在此層中會在該隧穿障壁層32上相繼堆疊一自由鐵磁化層 105及一接觸層1〇6。 圖19B所示之單一隧穿接面結構型MTJ元件12係由下列 各層所組成：該磁化固定層3丨，在此層中會相繼堆疊該基 礎接觸層101、該緩衝層1〇2、該抗鐵磁化層1〇3、一鐵磁化 層104’、一非磁性層107及一鐵磁化層1〇4";該隧穿障壁層 32 ’其形成在該磁化固定層3丨上；以及該磁性記錄層33， 在此層中會在該隧穿障壁層32上相繼堆疊一鐵磁化層 1051、該非磁性層1〇7、一鐵磁化層1〇5，，及該接觸層1〇6。 在圖19B所示之MTJ元件12中，會形成在該磁化固定層31 中的三層結構（此三層結構係由該鐵磁化層丨〇4，、該非磁性 O:\90\90072.DOC -44- 1235476 層107與該鐵磁化層104”所形成）以及在該磁性記錄層33中 的三層結構（此三層結構係由該鐵磁化層丨〇5，、該非磁性層 107與該鐵磁化層105"所形成）。在此情況下，與圖19A所示 之MTJ元件12相比，圖19B所示之MTJ元件12所提供的記憶 單元結構能夠抑制在鐵磁化層中產生任何磁極，進而更適 用於微圖案化。 (2.2)雙隧穿接面結構 圖20A所示之雙隧穿接面結構型MTJ元件12係由下列各 層所組成·一第一磁化固定層3 1 a，在此層中會相繼堆疊該 基礎接觸層1(H、該緩衝層1〇2、該抗鐵磁化層103及該鐵磁 化層104，一第一隨穿障壁層32a，其形成在該第一磁化固 定層3 1 a上；該磁性記錄層3 3，其形成在該第一隧穿障壁層 32a上，一第二隧穿障壁層32b，其形成在該磁性記錄層33 ; 以及一第二磁化固定層31b，在此層中會在該第二隨穿障壁 層321)上相繼堆疊該鐵磁化層1〇4、該抗鐵磁化層1〇3、該缓 衝層102及該接觸層106。 圖20B所示之雙隧穿接面結構型MTJ元件12係由下列各 層所組成·該第一磁化固定層3丨a，在此層中會相繼堆疊該 基礎接觸層10卜該緩衝層102、該抗鐵磁化層1〇3及該鐵磁 化層104，一第一隧穿障壁層32a，其形成在該第一磁化固 定層3 1 a上；該磁性記錄層33，此層係由相繼堆疊在該第一 隧穿障壁層32a上的一鐵磁化層33’、該非磁性層1〇7與一鐵 磁化層33"所組成的三層結構；該第二隧穿障壁層32b，其 形成在該磁性記錄層33 ;以及該第二磁化固定層3 lb，在此

O:\90\90072.DOC -45- 1235476 層中會在該第二隧穿障壁層32b上相繼堆疊該鐵磁化層 104、該抗鐵磁化層103、該緩衝層1〇2及該接觸層1〇6。 在圖20B所示之MTJ元件12中，會形成構成該磁性記錄層 33的二層結構（此三層結構係由該鐵磁化層33，、該非磁性層 1 〇7與該鐵磁化層33”所形成）以及該第二磁化固定層311)中 、 層、、、σ構（此二層結構係由該鐵磁化層1 〇4’、該非磁性層 107與該鐵磁化層104’’所形成）。在此情況下，與圖2〇Α所示 之MTJ元件12相比，圖2〇Β所示之MTJ元件12所提供的記憶 皁凡結構能夠抑制在鐵磁化層中產生任何磁極，進而更適 用於微圖案化。 當施加相同的外部偏壓時，在雙隧穿接面結構型mtj元 件12中，MR (Magneto Resistive ;磁阻）比率（介於反平行狀 態與平行狀態之間的電阻差比率）之減少量小於單一隧穿 接面結構型MTJ元件12中的MR比率減少量。因此，雙隧穿 接面結構型MTJ元件12能夠在較高偏壓下運作。即，在從 記憶單元讀取資訊方面，雙隨穿接面結構優點最多。 (2.3)MTJ元件之材料 因此ϋ穿接面結構型或雙随穿接面結構型MTJ元 件12係使用（例如）下列材料形成。 對於磁化固定層31、31a和31b以及磁性記錄層％而言， 例如較佳材料為：Fe、c°、Nl或其合金；具有高度旋轉可 極化性（spin P〇la⑽blllty)的磁鐵石廣，·如Cr〇wn〜 (尺.稀土凡素’^以或叫等氧化物；或如蘭祝或 剛nSb等HeUsler合金。只要未損失鐵磁性，這些磁性材料

O:\90\90072.DOC -46- 1235476 會含有少量非磁性元件，例如，Ag、Cu、Au、A1、Mg、

Si、Bi、Ta、B、C、Ο、N、Pd、Pt、Zr、lr、w、Mo和 Nb。 對於構成磁化固定層31、3 la或3 lb之一部份的抗鐵磁化 層 103而言，較佳材料為 Fe-Mn、Pt-Μη、Pt_Cr-Mn、Ni-Mn、

Ir-Mn、NiO、Fe203 等等。 對於隧穿障壁層32、32a和32b而言，可使用各種介電材 料，例如 Al2〇3、Si02、MgO、AIN、Bi2〇3、MgF2、CaF2、

SrTi〇2及AlLa〇3。這些介電材料可含有氧、氮或缺氣。 E.效應 首先’在此項具體實施例中，並聯連接的複數個Mtj元 件共同一讀取切換元件。該等複數個MTJ元件往垂直於一 半導體基板表面方向（垂直方向）之複數個階中堆疊以構成 一個區塊。 與針對每個MTJ元件配置一讀取切換元件之結構相比， 可縮小母位元之記憶單元面積。基於此原因，可增加容量 且不會增加記憶單元面積。 其次’在此項具體實施例中，在區塊配置方面，會將一 字線獨立連接至該等複數個MTJ元件中每一 MTJ元件的一 端子。一讀取子位元線被共同連接至該等複數個MTj元件 中每一 MTJ元件的另一端子。該讀取子位元線透過該讀'取 選擇切換器而連接至該第一讀取主位元線。 在讀取模式中，會將一讀取電流供應至所選字線連接的 所有MTJ元件。會將一等電位從該等偏壓電路施加至位於 與該讀取區塊同一列上的該讀取主位元線。在該讀取區塊

O:\90\90072.DOC -47- 1235476 中，會將該所選字線設定為該接地電位，而且將未選擇之 字線設定在浮動狀態。運用此項配置方式，就可以防止同 一列上的區塊中的繞行讀取電流，並且得以抑制任何讀取 錯誤。 每一行都有配置一讀取主位元線。同一行上的區塊共用 每個讀取主位元線。每個區塊都具有一讀取選擇切換器。 在讀取模式中，會開啟該讀取區塊BK中的該讀取選擇切換 器，並且位於與該讀取區塊BK之該讀取選擇切換器同一行 上之未選擇區塊BIC的該讀取選擇切換器被關閉。運用此項 配置方式，甚至當將該讀取電流供應至該讀取主位元線 時，仍然可防止該讀取電流流入該等未選擇區塊BK’。 還會將連接至所選MTJ元件的該所選字線連接至同一列 上的未選擇MTJ元件。然而，當將該所選字線設定為該接 地電位時，流至該等未選擇MTJ元件的偏壓電流不會流至 該所選Μ T J元件，而是流至接地。 如上文所述，在此項具體實施例中，得以實質上減少連 接至該讀取位元線的MTJ元件數量。由於可抑制繞行讀取 電流，所以能夠防止讀取錯誤。 [1-2:第二項具體實施例] 在第二項具體實施例中，堆疊型記憶單元結構的構成方 式為，堆疊多個MTJ元件，並且使用一 MOS電晶體當做一 讀取切換元件，就如同第一項具體實施例一樣。然而，在 第二項具體實施例中，讀取電流流動方向相反於第一項具 體實施例中的讀取電流流動方向。 O:\90\90072.DOC -48- 1235476 Α·整體電路結構 圖21顯示根據本發 記憶體的原理配置圖 組件的描述。 明第一項具體實施例之磁性隨機存取 。將省略與第一項具體實施例相同之 弟:，具體實施例與第一項具體實施例之間的不同點 、、、 子線驅動器17_η及一字線接收器19被取代。在第一 、二只知例中，將該接地電位供應至該所選字線。然而， 在弟-項具體實施例中，會將該電源供應電位 選字線。 ^即，在第二項具體實施例中，讀取電流流動方向相反於 第一項具體實施例中的讀取電流流動方向。 Β ·寫/頃作業原理 接著，說明根據本發明第二項具體實施例的寫/讀作業。 (1) 寫入作業原理 第一項具體實施例的寫入方法相同於第一項具體實施例 的寫入方法，並且將省略其說明。 (2) 讀取作業原理 叙叹’應頃出位於一左下方區塊Βκΐ 1的一 MTJ元件MTJ1 中的資料。在此項具體實施例中，該讀取電流會從一所選 字線WL1流動至一所選讀取位元線rbli。 首先，藉由一行解碼器22-1所選擇的一行選擇切換器 14-1，將藉由一行位址信號所選擇的一讀取位元線RBL丨連 接至一感測放大器15。從該感測放大器15供應一偏壓電 流。藉由該感測放大器15的回饋電路，將該讀取位元線 O:\90\90072.DOC -49- 1235476 RBL1的電壓設定為一預先決定電壓（Vc〇nst)，將於下文中 說明。 因為行選擇切換器14-j為OFF (關閉）狀態，所以不會將未 遥擇之項取位元線RB Lj連接至該感測放大器1 5。然而會藉 由偏壓電路13 -j ’將該等未選擇之讀取位元線RBLj設定為 一預先決定電壓（Vconst)。 此外，還會藉由一列位址信號（在此情況下，列位址信號 為除兩位位元外的位址信號位元）來驅動一用以選擇該區 塊BK11所需的一區塊選擇線BS1，並且用以選擇該區塊 BK11的MOS電晶體RSW也被開啟。 在該區塊BK11中，會將該列位址信號所選擇之字線WL1 設定為一電源供應電位VDD，而且將未選擇之字線WL2、 WL3和WL4設定在浮動狀態。 運用這項作業，對於藉由該列位址信號及該行位址信號 所選擇之MTJ元件MTJ1，會有一電流從該字線WL1流動至 該感測放大器15。 C ·周邊電路部份之電路結構 接著將說明周邊電路部份之詳細配置。圖中僅有描繪出 相對應於區塊BK11中MTJ元件MTJ1的周邊電路部份，並且 據此加以說明。 在第二項具體實施例的周邊電路中，寫入位元線驅動器/ 接收器及區塊選擇驅動器可以相同於第一項具體實施例中 的寫入位元線驅動器/接收器及區塊選擇驅動器，並且將省 略其說明。

O:\90\90072.DOC -50- 1235476 (1)字線驅動器/接收器 (1.1)電路實例1 圖22顯示根據本發明第二項具體實施例之字線驅動器/ 接收器之電路實例1的圖式。 一寫入字線驅動器17-1具有一 PMOS電晶體QP2卜一「反 及」（NAND)電路ND11及一「或」（OR)電路OIU。一字線接 收器19-1具有一 NMOS電晶體QN29。 該PMOS電晶體QP21被連接在該電源供應端子VDD與該 字線WL1之一端之間。來自該「反及」（NAND)電路ND11 的輸出信號被供應到該PMOS電晶體QP21的閘極。 將該行位址信號及來自該「或」（OR)電路0R1的輸出信 號輸入至該「反及」（NAND)電路ND11。 將一寫入信號WRITE及一讀取信號READ輸入至該「或」 (OR)電路 0R1。 該NMOS電晶體QN29被連接在該字線WL1之另一端與該 接地端子VSS之間。將該寫入信號WRITE輸入至該NMOS 電晶體QN29的閘極。 在電路實例1中，會以下列方式來執行一資料寫/讀。 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體 QP21 (當做該選擇之列位址信號的驅動器）及該NMOS電晶 體QN29 (當做該選擇之列位址信號的接收器），以便將一電 流供應至該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線WL之接收器的NMOS電 O:\90\90072.DOC -51 - 1235476 晶體皆為OFF (關閉、灿自& ^ , I關閉）狀怨，所以沒有電流流至該等未選擇 之子線WL。~ ’不需要將驅動器及接收器完全解碼。 在項取杈式中，藉由列解碼器來開啟該PMOS電晶體 QP21 (當做該選擇之列位址信號的驅動器），以便將該所選 予線WL1偏[至4電源供應電位vdd。該讀取信號read 決定讀取作業週期。 在煩取杈式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線WL之接收器的圓〇s電 晶體皆為OFF (關閉）狀態，所以在此電路中會將該等未選 擇之字線WL設定在浮動狀態。 (1·2)電路實例2 圖23顯示根據本發明第二項具體實施例之字線驅動器/ 接收器之電路實例2的圖式。 在電路實例2中，只有接收器與驅動器之一才需要具備位 址运擇能力。基於此原因，藉由省略接收器處的解碼器而 侍以縮小電路尺度。此外，排除電源供應電壓相依性，而 且排除溫度相依性。或者，配置一電流源電路以在寫入模 式中供應一電流，而得以獲得符合MTj元件之切換特性的 溫度相依性。將來自該電流供應電路的輸出（Ic〇nst)輸入至 閘極以在飽和條件下運作，藉以構成來自該電流源之電流 輸出的一電流鏡。在此情況下，必須特別配置一用於讀取 核式的NMOS電晶體，這不同於圖22所示之電路實例1。 由於電路貫例2的字線接收器19 -1配置不同於電路實例 1 ’所以將僅簡短說明該寫入字線驅動器1 7-1。

O:\90\90072.DOC -52- 1235476 該寫入字線驅動器17-1具有一 PMOS電晶體QP22、一「反 及」（NAND)電路ND12及一「或」（OR)電路0R2，這相同於 電路實例1。該字線接收器19-1具有NMOS電晶體QN30和 QN31。 該等NMOS電晶體QN30和QN31被連接在該字線WL1之 另一端與該接地端子VSS之間。將該寫入信號WRITE輸入 至該NMOS電晶體QN30的閘極。將一預先決定電壓（Iconst) 供應至該NMOS電晶體QN3 1的閘極。 在電路實例2中，會以下列方式來執行一資料寫/讀。 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體 QP22 (當做該選擇之列位址信號的驅動器）及該NMOS電晶 體QN30 (當做該選擇之列位址信號的接收器，且藉由該寫 入信號WRITE來開啟）和QN3 1 (當做該選擇之列位址信號 的接收器，且藉由該Iconst來開啟），以便將一電流供應至 該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流至該等 未選擇之字線WL。 在讀取模式中，藉由列解碼器來開啟該PMOS電晶體 QP22 (當做該選擇之列位址信號的驅動器），以便將該所選 字線WL 1偏壓至該電源供應電位VDD。

在讀取模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線WL之接收器的NMOS電 晶體皆為OFF (關閉）狀態，所以會將該等未選擇之字線WL O:\90\90072.DOC -53- 1235476 設定在浮動狀態。 (2)偏壓電路、行選擇切換器及感測放大器 圖24顯示根據本發明第二項具體實施例之偏壓電路、行 選擇切換器及感測放大器之電路實例的圖式。

一偏壓電路13-1、該行選擇切換器14-1及該感測放大器 15具有PMOS電晶體QP23和QP24、該「及」（AND)電路AD8、 一反轉器INV7、一運算放大器0P4、一回饋電阻器Rf4及該 感測放大器（圖24中的差動放大器）15。 當做該行選擇切換器14-1的該PMOS電晶體QP24被連接 至介於一節點n4與該讀取位元線RBL1之一端之間。來自該 反轉器INV7的輸出信號被輸入到該PMOS電晶體QP24的閘 極。來自該「及」（AND)電路AD8的輸出信號被輸入到該反 轉器INV7。將該讀取信號READ及該行位址信號輸入至該 「及」（AND)電路AD8。

該PMOS電晶體QP23的一端子被連接至該讀取位元線 RBL1之一端。該PMOS電晶體QP23的另一端子被偏壓至一 預先決定電位（Vconst)。來自該「及」（AND)電路AD8的輸 出信號被供應到該PMOS電晶體QP23的閘極。 該運算放大器0P4的負輸入端子被連接至該節點n4。該 運算放大器0P4的輸出端子被連接至一節點n5。一預先決定 電位（Vconst)被供應至該正輸入端子。該回饋電阻器Rf4被 連接在該節點n5與一節點n6之間。下文中將說明該運算放 大器0P4的配置。 該感測放大器（圖差動放大器）15的正輸入端子被連接至 O:\90\90072.DOC -54- 1235476 該節點n5。該感測放大器15的輸出端子被連接至輸出驅動 器。-參考電位Vref被供應至該負輸入端子。該參考電位

Vref是裝置中所產生的中間電位，促 ^ 电1 1疋便δ亥芩考電位Vref的值

係介於表示’Τ’資料的運曾潑女哭nD 一 兵曰7運斤放大态〇P4輸出電位與表示，，〇" 資料的運算放大器0Ρ4輸出電位之門。τ +丄 铷私位之間。下文中將說明該感測 放大器（圖差動放大器）15的配置。 在此項電路實射，會以下列方式來執行_資料讀取。 在讀取模式中，藉由行解碼器來開啟該PMGS電晶體 QP24 (當做該選擇之行位址信號的行選擇切換器），以便將 朗選讀取位元^RBL1連接至該感測放大器…藉由該運 异放大器0P4的回饋，將該所選位元線Bu偏壓至一預先決 定電(Vconst)。來自该運算放大器〇p4的輸出信號被該感 測放大器（圖差動放大器）15的輸出端加以放大，並且傳送至 δ亥輸出驅動器。 藉由該等偏壓電路13小將未選擇之讀取位元線肌偏壓 至该預先決定電壓（Vc〇nst)。因此，當該所選位元線bl& 乂等未达擇之位元線BL被偏壓至等電位時，就可排列繞行 的電流。 因為MR賴於該偏壓，所以施加至MTJ元件的電壓受到限 制。具體而言，當介kMTJ元件之間的壓差遞增加，％尺會 艾低口此，較佳方式為，介於MTJ元件端子之間的電位 差幸乂小。在第二項具體實施例中的該預先決定電壓（Vconst) 更接近該電源供應電位VDD，而不是較接近該接地電位 VSS基於此原因，不同於第一項具體實施例，行選擇切

O:\90\90072.DOC -55- 1235476 換器及偏壓MOS電晶體係由PMOS電晶體所組成。 圖25顯示根據本發明第二項具體實施例之運算放大器之 電路實例的圖式。在圖25中，基於輸入信號電位便利性， 圖11中的該等PMOS電晶體及該等NMOS電晶體被取代。 該運算放大器具有PMOS電晶體QP23、QP24、QP25、 QP26、QP27和 QP28 以及 NMOS 電晶體 QN32、QN33、QN34、 QN35、QN36和 QN37。 在此項電路實例中，當該啟用信號ENBL變成Η (高）位準 時，則會將該差動放大器0Ρ4設定在運作狀態。在啟動字線 WL及行選擇切換器前後，就會將該啟用信號ENBL變成Η (高）位準，以該運算放大器0Ρ4設定在運作狀態。 圖26顯示根據本發明第二項具體實施例之差動放大器之 電路實例的圖式。在圖26中，基於輸入信號電位便利性， 圖12中的該等PMOS電晶體及該等NMOS電晶體被取代。 該運算放大器具有PMOS電晶體QP29、QP30、QP31、 QP32、QP3 3和 QP34以及 NMOS 電晶體 QN38、QN39、QN40、 QN41、QN42和 QN43。 在此項電路實例中，當該啟用信號ENBL的反轉信號 bENBL變成L (低）位準時，則會將該差動放大器15設定在運 作狀態。在啟動字線WL、行選擇切換器及運算放大器OP4 之後，並且來自運算放大器0P4的輸出穩定，就會將該啟用 信號ENBL變成Η (高）位準。 D.記憶單元部份之裝置結構 根據第二項具體實施例的記憶單元部份之裝置結構幾乎 O:\90\90072.DOC -56- 1235476 相同於第一項具體實施例的記憶單元部份之穿置結構，、， 且將省略其說明。 & E.效應 —根據此項具體實施例，如同第一項具體實施例，與針對 每個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位元之圮憶單元面積。基於此原因，可 J %加容量且不會拇 加記憶單元面積。 曰 此外，如同第一項具體實施例，得以實質上減少 該讀取位元線的MTJ元件數量。由 、 」仰制繞打讀取電 流，所以能夠防止讀取錯誤。 [1-3:第三項具體實施例] 在第三項具體實施例中，堆疊型記憶單元結構的構成方 式為，堆疊多個MTJ元件，並且使用一個二極體當做1 取切換凡件。因此，在第三項具體實施例中，由於使用不 同類型的讀取切換元件，所以與讀取切換元件相關的周邊 電路部份及讀取作業也會變更。 Α.整體電路結構 』圖27顯示根據本發明第三項具體實施例之磁性隨機存取 己L體的原理配置圖。將省略與第一項具體實施例相同之 組件的描述。 、第一項具體貫施例與第一項具體實施例之間的不同點 為，使用一個二極體當做一讀取切換元#，而不是使用L MOS電晶體。據此’在第三項具體實施例中，可省略第一 ”、體貝施例中的區塊選擇驅動器。而是，必、須將—

O:\90\90072.DOC -57- 1235476 偏壓電路25-n配置在一列解碼器18_n之側端。 B•寫/讀作業原理 接著，說日錄據本發明第三項具时施㈣寫/讀作業。 (1) 寫入作業原理 第一項具體貫施例的寫入方法相同於第一項具體實施例 的寫入方法，並且將省略其說明。 (2) 讀取作業原理 饭叹，應碩出位於一左下方區塊；6]^11的一 MTJ元件MTJ1 中的資料。 在第三項具體實施例中，由於一當做一讀取切換元件使 用的一極體是一種2-端子元件，所以會使用一字線WL1的 電位來選擇該區塊BK11。具體而言，屬於未選擇之區塊 BKln 和 BKjn 的四個字線 wL4(n-l)+l、WL4(n-l) + 2、 WL4(n-1)+3和WL4(n_1)+4之電位被設定為等於或高於一讀 取位兀線RBL1之電位。在下文中所說明的周邊電路之電路 貫例中’會將字線電位設定為較高之電位。 在讀取過程中，藉由一行解碼器224所選擇的一行選擇 切換器14-1，將藉由一行位址信號所選擇的一讀取位元線 RB L1連接至一感測放大器1 $。從該感測放大器1 $供應一偏 壓電流。藉由該感測放大器15的回饋電路，將該讀取位元 線RBL1的電壓設定為一預先決定電壓（Vc〇nst)，將於下文 中說明。 因為行選擇切換器14-j為OFF (關閉）狀態，所以不會將該 等未選擇之讀取位元線RBLj連接至該感測放大器15。然而 O:\90\90072.DOC -58- 1235476 會藉由偏壓電路13-j，將該等未選擇之讀取位元線RBLj設 疋為一預先決定電壓（Vconst)。 在該所選區塊BK11中，藉由寫入字線驅動器丨7_ 1和字線 接收器19-1所選擇之字線WL1被連接至一接地電位vss，而 且將未選擇之字線WL2、WL3和WL4設定在浮動狀態。 運用這項作業，來自該感測放大器15的一偏壓電流會流 動至藉由該列位址信號及該行位址信號所選擇之MTj元件 MTJ1 〇 由於未選擇之區塊BKln和BKjn中之字線WL被偏壓至一 電源供應電位VDD，所以不會有電流流動至該等未選擇之 區塊BKln和BKjn中的MTJ元件12。 對於該列位址信號所選擇且該行位址信號未選擇的區塊 BKj 1中，一來自該偏壓電路13-j的電流會流動至該區塊 BKjl中的MTJ元件12。一 MTJ元件MTJ5被連接至該未選擇 之區塊BKjl中之所選字線WL1，因而流至該MTJ元件MTJ5 的電流會通過該字線WL1流至該接地電位VSS。基於此原 因，電流不會逆流至藉由該列位址信號及該行位址信號所 選擇之該區塊BK11中的MTJ元件MTJ1。 C·周邊電路部份之電路結構 接著將說明周邊電路部份之詳細配置。圖中僅有描繪出 相對應於區塊BK11中MTJ元件MTJ1的周邊電路部份，並且 據此加以說明。 在第三項具體實施例的周邊電路中，寫入位元線驅動器/ 接收器、區塊選擇驅動器、感測放大器、偏壓電路及行選 O:\90\90072.DOC -59- 1235476 擇切換器都可以相同於第一項具體實施例中的相對應元 件，並且將省略其說明。 (1)字線驅動器/接收器 (1·1)電路實例1 圖28顯示根據本發明第三項具體實施例之字線驅動器/ 接收器之電路實例1的圖式。 該寫入字線驅動器17-1具有一 PMOS電晶體QP35及一 「及」（AND)電路AD9。該字線接收器19-1具有一 NMOS電 晶體QN44、一「及」（AND)電路AD10及一「或」（OR)電路 0R3。 該PMOS電晶體QP35被連接在該電源供應端子VDD與該 字線WL1之一端之間。來自該「及」（AND)電路AD9的輸出 信號被供應到該PMOS電晶體QP35的閘極。 將一讀取信號READ及該行位址信號輸入至該「及」（AND) 電路AD9。 該NMOS電晶體QN44被連接在該字線WL1之另一端與該 接地端子VSS之間。來自該「或」（OR)電路0R3的輸出信號 被供應到該「及」（AND)電路AD10。來自該「及」（AND) 電路AD10的輸出信號被供應到該NMOS電晶體QN44的閘 才查。 將該寫入信號WRITE及該讀取信號READ輸入至該「或」 (OR)電路0R3。將該列位址信號輸入至該「及」（AND)電路 AD10。 在電路實例1中，會以下列方式來執行一資料寫/讀。 O:\90\90072.DOC -60- 1235476 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體 QP35 (當做該選擇之列位址信號的驅動器）及該NMOS電晶 體QN44 (當做該選擇之列位址信號的接收器），以便將一電 流供應至該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL之接收器的 NMOS電晶體皆為OFF (關閉）狀態，所以甚至當做未選擇之 字線WL之驅動器的PMOS電晶體皆為ON (開啟）狀態之情 況下，仍然不會有電流流至該等未選擇之字線WL。即，不 需要將驅動器及接收器完全解碼。 在讀取模式中，藉由列解碼器來開啟該PMOS電晶體 QP35 (當做該選擇之列位址信號的驅動器）及該NMOS電晶 體QN44 (當做該選擇之列位址信號的接收器），以便將該所 選字線WL1設定為該接地電位VSS。 在讀取模式中，在所選區塊BK11中，由於當做未選擇之 字線WL2、WL3和WL4之驅動器的PMOS電晶體及當做接收 器的NMOS電晶體皆為OFF (關閉）狀態，所以在此電路中會 將該等未選擇之字線WL2、WL3和WL4設定在浮動狀態。 在未選擇之區塊BKln和BKjn中，由於解碼器會開啟當做 驅動器的PMOS電晶體，並且關閉當做接收器的NMOS電晶 體，所以會將該等未選擇之字線偏壓至該電源供應電位 VDD。 (1.2)電路實例2 圖29顯示根據本發明第三項具體實施例之字線驅動器/ 接收器之電路實例2的圖式。 O:\90\90072.DOC - 61 - 1235476 在電路實例2中，排除電源供應電壓相依性，而且排除溫 度相依性。或者，配置一電流源電路以在寫入模式中供應 一電流，而得以獲得符合MTJ元件之切換特性的溫度相依 性。將來自該電流供應電路的輸出（Iconst)輸入至閘極以在 飽和條件下運作，藉以構成來自該電流源之電流輸出的一 電流鏡。在此情況下，必須特別配置一用於讀取模式的 NMOS電晶體，這不同於圖28所示之電路實例1。

由於電路實例2的字線接收器19-1配置不同於電路實例 1，所以將僅簡短說明該寫入字線驅動器17-1。 該寫入字線驅動器17-1具有一 PMOS電晶體QP36及一 「及」（AND)電路AD 11，這相同於電路實例1。該字線接收 器 19-1 具有一 NMOS電晶體 QN45、QN46、QN47 和 QN48 以 及一「及」（AND)電路AD12。

該等NMOS電晶體QN45、QN46和QN47被連接在該字線 WL1之另一端與該接地端子VSS之間。來自該「及」（AND) 電路AD 12的輸出信號被輸入到該NMOS電晶體QN45的閘 極。將該寫入信號WRITE輸入至該NMOS電晶體QN46的閘 極。將該讀取信號READ輸入至該NMOS電晶體QN47的閘 極。將該列位址信號輸入至該「及」（AND)電路AD 12。 該NMOS電晶體QN48被連接在該NMOS電晶體QN45與該 接地端子VSS之間。將該讀取信號READ輸入至該NMOS電 晶體Q N 4 8的閘極。 在電路實例2中，會以下列方式來執行一資料寫/讀。 在寫入模式中，藉由列解碼器來開啟該PMOS電晶體 O:\90\90072.DOC -62- 1235476 QP3 6 (當做該選擇之列位址信號的驅動器）及該nm〇s電晶 體QN45 (當做該選擇之列位址信號的接收器，且藉由該列 位址#號來開啟）、QN46 (當做該選擇之列位址信號的接收 杰，藉由该寫入信號WRITE來開啟）和QN47 (當做該選擇之 列位址#號的接收器，且藉由該Ic〇nst來開啟），以便將一 電流供應至該所選字線WL1。 在寫入模式中’由於當做未選擇之字線WL之驅動器的 PMOS電晶體皆為0FF (關閉）狀態，所以沒有電流流至該等 未選擇之字線WL。 在項取杈式中’藉由列解碼器來開啟該NMOS電晶體 QN44和QN48 (當做該選擇之列位址信號的接收器），以便 將該所選字線WL1設定為該接地電位VSS。 在讀取模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體及當做未選擇之字線乳之接收器的電 晶體皆為OFF (關閉）狀態，所以會將該等未選擇之字線· 設定在浮動狀態。 D·記憶單元部份之裝置結構 接著說明記憶單元部份之裝置結構。將針對圖！所示之區 塊BK11的裝置結構舉例說明。 圖30顯示磁性隨機存取記憶體中-區塊的X方向斷面 圖。圖示磁性隨機存取記憶體中一區塊的丫方向斷面 圖。以圖1中的相同參考數字 1双子木;f示不圖30和圖31中的相同元 件，以呈現圖式之間的相符程度。 (1)記憶單元部份之結構

O:\90\90072.DOC -63 - 1235476 圖3 0及圖3 1顯示根據本發明第三項具體實施例之磁性隨 機存取5己丨思體之結構貫例的斷面圖。將省略與第一項具體 實施例相同之組件的描述。 第二項具體實施例之記憶單元部份與第一項具體實施例 之§己憶單元部份之間的不同點為讀取切換部份。在第三項 具體實施例中，會在一半導體基板41中形成一叩接面二極 體RSW。一共同連接至該等MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4之每一 MTJ元件一端子的一讀取子位元線11]6]1，被連 接至该一極體RSW的ρ型擴散層。一讀取主位元線RBL被連 接至η型擴散層。該讀取主位元線RBL往γ方向延伸。 (2)MTJ元件之結構 第二項具體實施例的MTJ元件結構相同於第一項具體實 施例的MTJ元件結構，並且將省略其說明。 E.效應 根據此項具體實施例，如同第一項具體實施例，與針對 每個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位元之記憶單元面積。基於此原因，可增加容量且不會增 加記憶單元面積。 此外，如同第一項具體實施例，得以實質上減少連接至 該讀取位元線的MTJ元件數量。由於可抑制繞行讀取電 流，所以能夠防止讀取錯誤。 另外，在此項具體實施例中，由於使用—個二極體當做 該讀取切換元件。因此，由於可以省略第—項具體實施例 及第二項具體實施例中的區塊選擇線或區塊選擇驅動器， O:\90\90072.DOC -64- 1235476 所乂 /、使用包晶體當做該讀取切換元件的結構相比，得以 縮小周邊電路部份的面積。 [1-4:第四項具體實施例] 、在第四項具體實施例中，堆疊型記憶單元結構的構成方 式為，堆疊多個MTJ元件，並且使用一個二極體當做一讀 取切換元件，就如同第三項具體實施例一樣。然而，在第 四項具體實施例中，讀取電流流動方向相反於第三項具體 實施例中的讀取電流流動方向。 A·整體電路結構 四項具體實施例之磁性隨機存取 省略與第三項具體實施例相同之 圖3 2顯示根據本發明第 記憶體的原理配置圖；將 組件的描述。 第四，具體實施例與第三項具體實施例之間的不同點 為’ 一字線驅動器17_n及一字線接收器19被取代。在第三 項鍾實施例中，將該接地電位供應至該所選字線。然而， 在第四項具體實施例中， 、 T 9將違電源供應電位供應至該所 遥子線。此外’會將一低]^ + a、 偏壓電路25-n配置在該字線接收器 19-n之側端。 一即，在第四項具體實施例中’讀取電流流動方向相反於 弟二項具體實施财的讀取電流流動方向。 B·寫/讀作業原理 接著，說明根據本發明第 (1)寫入作業原理 四項具體實施例的寫/讀作業 弟四項具體實施例的寫 入方法相同於第一項具體實施例

O:\90\90072.DOC -65- 1235476 的寫入方法，並且將省略其說明。 (2)讀取作業原理 假設，應讀出位於一左下方區塊BK11的一 MTJ元件]viTJ1 中的資料。 在第四項具體實施例中，由於一當做一讀取切換元件使 用的一極體是一種2-端子元件，所以會使用一字線wl 1的 電位來選擇該區塊BK11。具體而言，如同第三項具體實施 例一樣，屬於未選擇之區塊BKln和BKjn的四個字線 WL4〇l)+l、WL4(n-l)+2、WL4(n-l)+3和 WL4(n-l)+4之電 位被設定為等於或低於一讀取位元線RBL丨之電位。在下文 中所說明的周邊電路之電路實例中，會將字線電位設定為 較低之電位。 該讀取電流會從該所選字線WL1流動至該所選讀取位元 線RBL1。 藉由一行解碼器22-1所選擇的一行選擇切換器14-1，將 藉由行位址#號所選擇的一讀取位元線rbL 1連接至一 感測放大器15。從該感測放大器15供應一偏壓電流。藉由 該感測放大器15的回饋電路，將該讀取位元線RBL1的電壓 設定為一預先決定電壓（Vc〇nst)，將於下文中說明。 因為行選擇切換器14-j為0FF (關閉）狀態，所以不會將該 專未k擇之項取位元線連接至該感測放大器1 $。然而 會藉由偏壓電路13-j，將該等未選擇之讀取位元線RBLjS 定為一預先決定電壓（Vconst)。 在忒所遥區塊BK1丨中，藉由寫入字線驅動器1 1和字線

O:\90\90072.DOC •66- 1235476 接收器19-1所選擇之字線WL1被連接至一電源供應電位 VDD，而且將未選擇之字線WL2、WL3和WL4設定在浮動 狀態。 運用這項作業，對於藉由該列位址信號及該行位址信號 所選擇之MTJ元件MTJ1，會有一偏壓電流從該字線WL1流 動至該感測放大器15。 屬於未選擇之區塊BKln和BKjn中的四個字線 WL4(n-l)+l、WL4(n-l)+2、WL4(n-l) + 3和 WL4(n-l) + 4 皆被 偏壓至一接地電位vss，所以不會有電流流動至該等未選 擇之區塊BKln和BKjn中的MTJ元件12。 對於該列位址信號所選擇且該行位址信號未選擇的區 塊BKj 1中，一來自該偏壓電路13-j的電流會流動至該區塊 BKjl中的MTJ元件12。一 MTJ元件MTJ5被連接至該未選擇 之區塊BKjl中之所選字線WL1，因而流至該MTJ元件MTJ5 的電流會通過該字線WL1流至該接地電位VSS。基於此原 因，電流不會逆流至藉由該列位址信號及該行位址信號所 選擇之該區塊BK11中的MTJ元件MTJ1。 C.周邊電路部份之電路結構 接著將說明周邊電路部份之詳細配置。圖中僅有描繪出 相對應於區塊BK11中MTJ元件MTJ1的周邊電路部份，並且 據此加以說明。 在第四項具體實施例的周邊電路中，寫入位元線驅動器 /接收器、區塊選擇驅動器、感測放大器、偏壓電路及行選 擇切換器都可以相同於第一項具體實施例中的相對應元 O:\90\90072.DOC -67- 1235476 件，並且將省略其說明。 (1)字線驅動器/接收器 圖33顯示根據本發明第四項具體實施例之字線驅動器/ 接收器之電路實例的圖式。 一寫入字線驅動器17-1具有一 PMOS電晶體QP37、一「反 及」（NAND)電路ND1 3及一「或」（OR)電路0R4。該字線 接收器19-1具有一 NMOS電晶體QN49及一「反及」（NAND) 電路ND14。 該PMOS電晶體QP37被連接在該電源供應端子VDD與該 字線WL1之一端之間。來自該「反及」（NAND)電路ND13 的輸出信號被供應到該PMOS電晶體QP37的閘極。 將該行位址信號及來自該「或」（OR)電路0R4的輸出信 號輸入至該「反及」（NAND)電路ND13。 將該寫入信號WRITE及該讀取信號READ輸入至該「或」 (OR)電路 0R4。 該NMOS電晶體QN49被連接在該字線WL1之另一端與 該接地端子VSS之間。來自該「反及」（NAND)電路ND14 的輸出信號被供應到該NMOS電晶體QN49的閘極。 將該讀取信號READ及該列位址信號輸入至該「反及」 (NAND)電路 ND14。 在此項電路實例中，會以下列方式來執行一資料寫入/ 讀取。 在寫入模式中，藉由列解碼器來開啟該NMOS電晶體 QN49 (當做該選擇之列位址信號的接收器）及該PMOS電晶 O:\90\90072.DOC -68- 1235476 體QP37 (當做該選擇之列位址信號的驅動器），以便將一電 流供應至該所選字線WL1。 在寫入模式中，由於當做未選擇之字線WL之驅動器的 PMOS電晶體皆為OFF (關閉）狀態，所以甚至當做未選擇之 字線WL之接收器的NMOS電晶體皆為ON (開啟）狀態之情 況下，仍然不會有電流流至該等未選擇之字線WL。即，不 需要將驅動器及接收器完全解碼。

在讀取模式中，藉由列解碼器來關閉該NMOS電晶體 QN49 (當做該選擇之列位址信號的接收器）及該PMOS電晶 體QP37 (當做該選擇之列位址信號的驅動器），以便將該所 選字線WL 1設定為該電源供應電位VDD。 在讀取模式中，在所選區塊BK11中，由於當做未選擇之 字線WL2、WL3和WL4之驅動器的PMOS電晶體及當做接收 器的NMOS電晶體皆為OFF (關閉）狀態，所以在此電路中會 將該等未選擇之字線WL2、WL3和WL4設定在浮動狀態。

在未選擇之區塊BKln和BKjn中，由於解碼器會關閉當做 驅動器的PMOS電晶體，並且開啟當做接收器的NMOS電晶 體，所以會將該等未選擇之字線偏壓至該接地電位VSS。 D.記憶單元部份之裝置結構 根據第四項具體實施例的記憶單元部份之裝置結構幾 乎相同於第三項具體實施例的記憶單元部份之裝置結構， 並且將省略其說明。 E.效應 根據此項具體實施例，如同第一項具體實施例，與針對 O:\90\90072.DOC -69- 1235476 每個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位兀之記憶單元面積。基於此原因，可增加容量且不會增 加記憶單元面積。 此外，如同第一項具體實施例，得以實質上減少連接至 該讀取位元線的MTJ元件數量。由於可抑制繞行讀取電 流，所以能夠防止讀取錯誤。 另外’如同第三項具體實施例一樣，由於使用一個二極 體當做該讀取切換元件。因此，由於可以省略第一項具體 實她例及第二項具體實施例中的區塊選擇線或區塊選擇驅 動的所以與使用電晶體當做該讀取切換元件的結構相 比’得以縮小周邊電路部份的面積。 [2]水平型記憶單元結構 在第五項具體實施例及第六項具體實施例中，複數個 MTJtg件係以水平方式往平行於一半導體基板表面方向 (寫入位元線延伸方向）配置。該等複數個]^17元件中每一 MTJtl件的一端子被共同連接至一字線，同時該等複數個 MTJ元件中每一MTJ元件的另一端子被獨立連接至該字 線，以構成一個區塊。 在第五項具體實施例及第六項具體實施例中，會在一個 區塊中水平配置四個MTJ元件。但是，MTJ元件數量不限 定於四個。 [2-1··第五項具體實施例] 在第五項具體實施例中，水平型記憶單元結構的構成方 式為，將多個MTJ元件水平配置在一半導體美板上。

O:\90\90072.DOC -70- Ϊ235476 Α·整體電路結構 圖34顯不根據本發明第五項具體實施例之磁性隨機存 取記憶體的原理配置圖。 第五項具體實施例與第一項具體實施例之間的不同點 為’由於構成一區塊的多個MTJ元件12不是以堆疊方式配 置’所以每一行配置一個寫入位元線WBLj就足夠。 即’在第五項具體實施例中，該等複數個MTJ元件12共 用違寫入位元線WBLj，而不受一區塊BKjn中的MTJ元件12 數量影響。例如，位於同一行上的區塊BK11和BLIn中的該 等MTJ元件12共用一寫入位元線WBL1。 B·寫/讀作業原理 接著’說明根據本發明第五項具體實施例的寫/讀作業。 (1)寫入作業原理 假設，應將資料寫入至位於左下方區塊BK11的MTJ元件 MTJ1 中。 首先’將電流供應至一所選之字線WL1及一所選之寫入 位元線WBL1，以便產生合成磁場。藉由該合成之磁場， 促使介於該所選之字線WL1與該所選之寫入位元線WBL1 間之交點上的該MTJ元件MTJ1之磁化被反轉或不反轉，而 得以寫入資料至該MTJ元件MTJ1。 在第五項具體實施例中，當應將資料寫入至同行中該等 複數個MTJ元件12之每一元件時，就會使用相同的該寫入 位元線WBLj。 因此’若要將資料寫入至該區塊BK11的MTJ元件MTJ2， O:\90\90072.DOC -71 - 1235476 則會使用一字線WL2及該寫入位元線WBL1。若要將資料寫 入至該區塊BK11的MTJ元件MTJ3，則會使用一字線WL3 及該寫入位元線WBL1。若要將資料寫入至該區塊bk 11的 MTJ元件MTJ4，則會使用一字線WL4及該寫入位元線 WBL1。（2)讀取作業原理 假設’應讀出位於該左下方區塊BK11的MTJ元件MTJ1 中的資料。 首先，藉由開啟一行解碼器22-1來選擇一行選擇切換器 14-1，以將藉由一行位址信號所選擇的一讀取位元線RBL i 連接至一感測放大器1 5。從該感測放大器15供應一偏壓電 流。藉由該感測放大器15的回饋電路，將該讀取位元線 RBL1的電壓設定為一預先決定電壓（vconst)。 雖然會藉由該等偏壓電路13-j以將未選擇之讀取位元線 RBLj設定為該預先決定電壓（vconst)，然而因為行選擇切 換器14-j為OFF (關閉）狀態，所以不會將該等未選擇之讀取 位元線RB Lj連接至該感測放大器15。 此外’還會藉由一列位址信號來驅動一用以選擇該區塊 BK11所需的一區塊選擇線BS1，並且用以選擇該區塊BK11 的MOS電晶體RSW也被開啟。 在該區塊BK11中，會將該列位址信號所選擇之字線WL1 設定為一接地電位VSS，而且將該等未選擇之字線WL2、 WL3和WL4設定在浮動狀態。 運用這項作業，來自該感測放大器丨5的一偏壓電流會流 動至藉由該列位址信號及該行位址信號所選擇之MTJ元件 O:\90\90072.DOC -72- 1235476 MTJ1。 在區塊BKln及BKjn中的區塊選擇MOS電晶體RSW為 OFF (關閉）狀態，所以電流不會流至該等區塊中的MTJ元 件12。 對於該行位址信號未選擇且區塊選擇MOS電晶體RSW 為ON(開啟）狀態的區塊BKjl而言，會將一來自該偏壓電路 13-j的電流供應至該區塊中的]y[Tj元件12。一 MTJ元件 MTJ5被連接至該未選擇之區塊BKji中之字線WL1，因而流 至該MTJ元件MTJ5的電流會通過該字線WL1流至該接地 電位VSS。因此，電流不會逆流至藉由該列位址信號及該 行位址信號所選擇之該區塊BK11中的MTJ元件MTJ1。 C·周邊電路部份之電路結構 接著將說明周邊電路部份之詳細配置。圖中僅有描緣出 相對應於區塊BK11中MTJ元件MTJ1的周邊電路部份，並且 據此加以說明。 在第五項具體實施例的周邊電路中，字線驅動器/接收 益、區塊選擇驅動器、感測放大器、偏壓電路及行選擇切 換器都可以相同於第一項具體實施例中的相對應元件，並 且將省略其說明。 ' (1)寫入位·元線驅動器 (1.1)電路實例 圖35顯示根據本發明第五項呈 4知月乐立貝具體貝施例之寫入位元線 驅動器之電路實例1的圖式。 在第五項具體實施例之結構中，在寫入模式中，區塊

O:\90\90072.DOC -73- 1235476 BKjn中的所有MTJ元件12皆共用該寫入位元線WBLj 〇基於 此原因，在第五項具體實施例之寫入位元線驅動器的電路 實例1中，不需要輸入用於選擇一區塊中之一 MTJ元件12 的列位址信號，這不同於第一項具體實施例之電路實例1。 一寫入位元線驅動器/接收器20-1具有一 PMOS電晶體 QP38、一 NMOS電晶體 QN50、一「反及」（NAND)電路 ND15 及一「及」（AND)電路AD13。

該PMOS電晶體QP38被連接在該電源供應端子VDD與該 寫入位元線WBL1之一端之間。來自該「反及」（NAND)電 路ND15的輸出信號被供應到該PMOS電晶體QP38的閘極。 該NMOS電晶體QN50被連接在該寫入位元線WBL1之一 端與該接地端子VSS之間。來自該「及」（AND)電路AD13 的輸出信號被供應到該NMOS電晶體QN50的閘極。

將一寫入信號WRITE、該行位址信號及一資料信號 DATA輸入至該「反及」（NAND)電路ND15。將該寫入信號 WRITE、該行位址信號及該資料信號DATA之反轉信號 bDΑΤΑ輸入至該「及」（AND)電路AD 1 3。 一寫入位元線驅動器/接收器21-1具有一 PMOS電晶體 QP39、一 NMOS電晶體qN5卜一「反及」（NAND)電路nd16 及一「及」（AND)電路AD14。 該PMOS電晶體QP39被連接在該電源供應端子vdD與該 寫入位元線WBL1之一端之間。來自該「反及」（n and)電 路ND16的輸出信號被供應到該PMOS電晶體QP39的閘極。 該NMOS電晶體QN51被連接在該寫入位元線WBL1之一 O:\90\90072.DOC -74- 1235476 端與該接地端子VSS之間。來自該「及」（AND)電路AD 14 的輸出信號被供應到該NMOS電晶體QN5 1的閘極。 將該寫入信號WRITE、該行位址信號及該反轉信號 bDΑΤΑ輸入至該「反及」（NAND)電路ND1 6。將該寫入信 號WRITE、該行位址信號及該資料信號DATA輸入至該「及」 (AND)電路 AD14。

由於必須按照寫入之資料來變更供應至該寫入位元線 WBL1的電流方向，所以會使用該資料信號DATA及其反轉 信號bDATA。 在電路實例1中，會以下列方式來執行一資料寫入。 在寫入模式中，藉由行解碼器來開啟該PMOS電晶體 QP38 (當做該選擇之行位址信號的驅動器）及該NMOS電晶 體QN51 (當做該選擇之行位址信號的接收器），以便將一電 流供應至該所選寫入位元線WBL1。

或者，藉由行解碼器來開啟該PMOS電晶體QP39 (當做該 選擇之行位址信號的驅動器）及該NMOS電晶體QN50 (當 做該選擇之行位址信號的接收器），以便將一電流供應至該 所選寫入位元線WBL1。 在寫入模式中，由於當做未選擇之寫入位元線WBL之驅 動器的PMOS電晶體及當做未選擇之寫入位元線WBL之接 收器的NMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流 至該等未選擇之寫入位元線WBL。 (1.2)電路實例2 圖36顯示根據本發明第五項具體實施例之寫入位元線 O:\90\90072.DOC -75 - 1235476 驅動器/接收器之電路實例2的圖式。 在第五項具體實施例之結構中，在寫入模式中，區塊 BKjn中的所有MTJ元件12皆共用該寫入位元線WBLj 〇基於 此原因，在第五項具體實施例之寫入位元線驅動器的電路 實例2中，不需要輸入用於選擇一區塊中之一 MTJ元件的列 位址信號，這不同於第一項具體實施例之電路實例3。 在電路實例2中，只有接收器與驅動器之一才需要具備 位址選擇能力。基於此原因，藉由省略接收器處的解碼器 而得以縮小電路尺度。此外，排除電源供應電壓相依性， 而且排除溫度相依性。或者，配置一電流源電路以在寫入 模式中供應一電流，而得以獲得符合MTJ元件之切換特性 的溫度相依性。將來自該電流供應電路的輸出（Iconst)輸入 至閘極以實施五極真空管運作，藉以構成來自該電流源之 電流輸出的一電流鏡。 由於電路實例2的接收器配置不同於電路實例1的接收 器配置，所以將僅簡短說明驅動器配置。 該寫入位元線驅動器/接收器20-1具有一 PMOS電晶體 QP40、NM0S 電晶體 QN52和 QN53、一「反及」（NAND)電 路ND17及一反轉器INV8。 該等NM0S電晶體QN52和QN53被連接在該寫入位元線 WBL1之一端與該接地端子VSS之間。來自該反轉器INV8 的輸出信號被供應到該NM0S電晶體QN52的閘極。將該資 料信號DATA輸入至該反轉器INV8。將一預先決定電壓 (Iconst)供應至該NM0S電晶體QN53的閘極。 O:\90\90072.DOC -76- 1235476 該寫入位元線驅動器/接收器21-1具有一 PMOS電晶體 QP41、NMOS 電晶體 QN54和 QN55、一「反及」（NAND)電 路ND18及一反轉器INV9。 該等NMOS電晶體QN54和QN55被連接在該寫入位元線 WBL1之一端與該接地端子VSS之間。來自該反轉器INV9 的輸出信號被供應到該NMOS電晶體QN54的閘極。將該反 轉信號bDATA輸入至該反轉器INV9。將一預先決定電壓 (Iconst)供應至該NMOS電晶體QN55的閘極。

在電路實例2中，會以下列方式來執行一資料寫入。

在寫入模式中，藉由行解碼器來開啟該PMOS電晶體 QP40 (當做該選擇之行位址信號的驅動器）及該等NMOS電 晶體QN54和QN55 (當做該選擇之行位址信號的接收器）， 以便將一電流供應至該所選寫入位元線WBL1。或者，開 啟該PMOS電晶體QP41 (當做該選擇之行位址信號的驅動 器）及該等NMOS電晶體QN52和QN53 (當做該選擇之行位 址信號的接收器），以便將一電流供應至該所選寫入位元線 WBL1。 在寫入模式中，由於當做未選擇之寫入位元線WBL之驅 動器的PMOS電晶體及當做未選擇之寫入位元線WBL之接 收器的NMOS電晶體皆為OFF (關閉）狀態，所以沒有電流流 至該等未選擇之寫入位元線WBL。 D.記憶單元部份之裝置結構 接著說明記憶單元部份之裝置結構。將針對圖34所示之 區塊BK11的裝置結構舉例說明。 O:\90\9OO72.DOC -77- 1235476

(1 ) δ己fe單元部份之結構 (1 · 1)結構實例1 '取記憶體中一區塊的γ方向 篆取記憶體中一區塊的平面 之結構的修改版。 之磁性隨機存 圖3 7顯示根據本發明第五項具體實施例 取記憶體之結構實例丨的斷面圖。 MOS電晶體）RS W被配置在 該等讀取選擇切換器（例如， 一半導體基板41的表面區域中。 每個讀取選擇切換器RSW的源極係透過一接觸填塞物 46而連接至該讀取位元線^^^。該讀取位元線係往 (例如）Y方向（行方向）平直延伸，並且係透過位於記憶單元 陣列區域四周的該偏壓電路及行選擇切換器14-1而連 接至該感測放大器15。 該等讀取選擇切換器RSW的閘極係當做區塊選擇線 BS1-1和BS1_2。該等區塊選擇線BS1_H〇BS1-2係往χ方向 延伸。 每個讀取選擇切換器RSW的汲極係透過接觸填塞物42 和44及中間層43和45A而連接至一較上方電極45。該較上 方電極45、該等接觸填塞物42和44及該等中間層43和45 A 構成該讀取子位元線RBL Γ。 該等四個MTJ元件MTJ1、MTJ2、MTJ3和MTJ4係往Y方 向配置在該等讀取選擇切換器RSW上。該等MTJ元件 MTJ1、MTJ2、MTJ3和MTJ4被配置在同一平面上。該等讀 O:\90\90072.DOC -78- 1235476 取選擇切換器RSW被配置在緊接在該等MTJ元件MTJl、 MTJ2、MTJ3*MTJ4之下。 該等MTJ元件MTJl、MTJ2、MTJ3和MTJ4中每一元件的 一端子（在此項具體實施例中的較上方部份）被共同連接至 該較上方電極45。

該等MTJ元件MTJl、MTJ2、MTJ3和MTJ4中每一元件的 另一端子（在此項具體實施例中的較上方部份）係獨立電連 接至該等字線WL卜WL2、WL3和WL4中的一相對應字線。 該等四個字線WL1、WL2、WL3和WL4係以相對應於該等 四個MTJ元件MTJl、MTJ2、MTJ3和MTJ4方式配置。該等 字線WL1、WL2、WL3和WL4係往X方向（列方向）延伸。 該寫入位元線WBL1被配置緊接在該等MTJ元件MTJ1、 MTJ2、MTJ3和MTJ4上方附近，而得以將該等MTJ元件互 相隔間。該寫入位元線WBL1任往Y方向（行方向）延伸。

如上文所述，在此項具體實施例中，一寫入位元線WBL1 係以相對應於用於建構一區塊之該等四個MTJ元件 MTJl、MTJ2、MTJ3和 MTJ4方式配置。 (1.2)結構實例2 圖38及圖39分別顯示根據本發明第五項具體實施例之 磁性隨機存取記憶體之結構實例2的平面圖及斷面圖。 結構實例2與結構實例1之間的不同點為，該寫入位元線 WBL1及該等字線WL1、WL2、WL3和WL4被取代。 具體而言，在結構實例1中，該等MTJ元件ΜΤΠ、MTJ2、 MTJ3和MTJ4的該等字線WL卜WL2、WL3和WL4被配置在 O:\90\90072.DOC -79- 1235476 該半導體基板41上有該等讀取選擇切換器RSW存在之側 端（圖37中該等MTJ元件之下方），並且該寫入位元線WBL1 被配置在對立之側端（圖37中該等MTJ元件之上方）。

反之，在結構實例2中，該等MTJ元件MTJ卜MTJ2、MTJ3 和MTJ4的該寫入位元線WBL1被配置在該半導體基板41上 有該等讀取選擇切換器RSW存在之側端（圖37中該等MTJ 元件之下方），並且該等字線WL1、WL2、WL3和WL4被配 置在對立之側端（圖37中該等MTJ元件之上方）。 (1.3)修改版 圖40顯示根據本發明第五項具體實施例之磁性隨機存 取記憶體之結構實例2的修改版圖式。 這項修改版與結構實例2的不同點為，結構實例2中會以 堆疊方式來配置該等MTJ元件MTJ1、MTJ2、MTJ3和 MTJ4，並且會增加一區塊中的MTJ元件數量。

具體而言，在修改版中，每個讀取選擇切換器RSW的汲 極係透過該等接觸填塞物42和44及該等中間層45和45 A而 電連接至該較上方電極45，接著透過透過該接觸填塞物44 及該中間層45A而電連接至第二階之該較上方電極45。因 此，第一階的四個MTJ元件及第二階的四個MTJ元件係往Y 方向配置，並且被配置在該讀取選擇切換器RSW上。 第二階的該等MTJ元件係獨立電連接至該等字線WL 1、 WL2、WL3和WL4，如同第一階的該等MTJ元件。第二階 的該等四個MTJ元件共用一寫入位元線WBL1。 (2)MTJ元件之結構 O:\90\90072.DOC -80- 1235476 第五項具體實施例的MTJ元件結構相同於第一項具體實 施例的MTJ元件結構，並且將省略其說明。 E.效應 根據此項具體實施例，如同第一項具體實施例，與針對 每個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位元之記憶單元面積。基於此原因，可增加容量且不會增 加記憶單元面積。 此外’如同第-項具體實施例，得以實質上減少連接至 該讀取位元線的MTJ元件數量。由於可抑制繞行讀取電 流，所以能夠防止讀取錯誤。 另外’在此項具體實施例中，_區塊中的複數個贿元 件共同一寫入位元線。因此，與針對每一 MTj元件配置一 寫入位元線之結構相比，可以縮小記憶單元部份之面積， 就如同第四項具體實施例至第四項具體實施例一樣。 [2-2:第六項具體實施例] 在第六項具體實施例中，水平型記憶單元結構的構成方 式為，將多個MTJ元件水平配置在一半導體基板上，如同 第五項具體實施例。然而’在第六項具體實施例中，讀取 電流流動方向相反於第五項具體實施例中的讀取電流流動 方向。 A·整體電路結構 圖41顯示根據本發明第六項 示貝具體貝％例之磁性隨機存 取記憶體的原理配置圖；將省略盘第 /、乐立貝具體貫施例相同 之組件的描述。

O:\90\90072.DOC -81- 1235476 第六項具體實施例與第五馆且舻杂^ b、弟五項具體貫施例之間的不同點 為’―字線驅動器17_n及—字線接收器19被取代。在第五 項=體實施例中，將該接地電位供應至該所選字線。然而， 在弟/、項具體實施例中，合將_雪源 9财°系私，原、供應電位供應至該所 選字線。 奸即’在第六項具體實施財，讀取電流流動方向相反於 第五項具體實施例中的讀取電流流動方向。 Β.寫/讀作業原理 接著，說明根據本發明第六項具體實施例的寫/讀作業。 (1) 寫入作業原理 第六項具體實施例的寫入方法相同於第五項具體實施 例的寫入方法，並且將省略其說明。 (2) 讀取作業原理 假設，應讀出位於一左下方區塊ΒΚ11的一 MTJ元件MTJ1 中的資料。 該讀取電流會從一所選字線WL1流動至一所選讀取位元 線RBL1。藉由一行解碼器22-1所選擇的一行選擇切換器 1 9-1 ’將藉由一行位址信號所選擇的一讀取位元線rbl 1連 接至一感測放大器15。從該感測放大器15供應一偏壓電 流。藉由該感測放大器15的回饋電路，將該讀取位元線 RBL1的電壓設定為一預先決定電壓（Vconst)，將於下文中 說明。 因為行選擇切換器14-j為OFF (關閉）狀態，所以不會將該 等未選擇之讀取位元線RBLj連接至該感測放大器1 5。然而 O:\90\90072.DOC -82- 1235476 會藉由偏壓電路1 3 -j，將該等未選擇之讀取位元線RBLj設 定為一預先決定電壓（Vconst)。 此外，還會藉由一列位址信號來驅動一用以選擇該區塊 BK11所需的一區塊選擇線BS1，並且用以選擇該區塊BK11 的MOS電晶體RSW也被開啟。 在該區塊BK11中，會將該列位址信號所選擇之字線WL1 設定為一電源供應電位VDD，而且將未選擇之字線Wl2、 WL3和WL4設定在浮動狀態。 運用這項作業，對於藉由該列位址信號及該行位址信號 所選擇之MTJ元件MTJ1，會有一電流從該字線WL1流動至 該感測放大器15。 C·周邊電路部份之電路結構 在第六項具體實施例的周邊電路中，區塊選擇驅動器可 以相同於第一項具體實施例中的區塊選擇驅動器，並且將 省略其說明。 在第六項具體實施例中，讀取電流流動方向相反於第五 項具體實施例中的讀取電流流動方向。因此，在第六項具 體實施例的周邊電路中，字線驅動器/接收器、感測放大 器、偏壓電路及行選擇切換器都可以相同於第二項具體實 施例中的相對應元件，並且將省略其說明。 在第六項具體實施例中，如同第五項具體實施例，由於 區塊BKjn中的MTJ元件12皆共用該寫入位元線WBLj，所以 不需要輸入用於選擇該區塊中之一 MTJ元件的列位址信 號。因此，在第六項具體實施例的周邊電路中，寫入位元 O:\90\90072.DOC -83- 1235476 線=動器可以相同於第一項具體實施例中的寫入位元線驅 動裔，並且將省略其說明。 D·記憶單元部份之裝置結構 根據第六項具體實施例的記憶單元部份之裝置結構幾 乎相同於第五項具體實施例的記憶單元部份之裝置結構， 並且將省略其說明。 E.效應 根據此項具體實施例，如同第一項具體實施例，與針對 母個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位兀之記憶單元面積。基於此原目，可增加容量且不會增 加記憶單元面積。 此外，如同第-項具體實施例，得以實質上減少連接至 該讀取位元線的而元件數量。由於可抑制繞行讀取電 "丨L ’所以能夠防止讀取錯誤。 另外，如同第五項具體實施例，一區塊中的複數個mtj 元件共同一寫入位元線。因此，與針對每一…以元件配置 寫入位兀線之結構相比，可以縮小記憶單元部份之面 積，就如同第四項具體實施例至第四項具體實施例一樣。 [3]交又點型記憶單元結構 此處次明的父叉點型記憶單元結構是正規交叉點型記 憶單元結構的修改版，其具有配置在字線與位元線間之交 點上的多個心元件，#中會將_位元線加以分割，並且 會配置兩個區塊選擇切換器。 即，在第七項具體實施例中，複數個Mtj元件係以水平

O:\90\90072.DOC -84- 1235476 方式往平行於一半導體基板表面方向（位元線延伸方向）配 置。該等複數個MTJ元件中每一 MTJ元件的一端子被共同 連接至多個字線，同時該等複數個MTj元件中每一MTJ元 件的另一端子被獨立連接至該字線，以構成一個區塊。在 此結構中，會將一位元線分割成兩段線路，並且會配置兩 個區塊選擇切換器。 在第七項具體實施例中，會在一個區塊中水平配置四個 MTJ元件。但是，MTJ元件數量不限定於四個。 [3-1:第七項具體實施例] 在第七項具體實施例中，所形成的交叉點型記憶單元結 構為，在一由複數個MTJ元件所構成的區塊中具有兩個位 元線及兩個區塊選擇切換器。 A·整體電路結構 圖42顯示根據本發明第七項具體實施例之磁性隨機存 取記憶體的原理配置圖。 第七項具體實施例與第一項具體實施例之間的不同點 為，由於構成一區塊的多個MTJ元件12不是以堆疊方式配 置，所以每一行配置一個寫入位元線BL_fj就足夠。 即，在第七項具體實施例中，如同第五項具體實施例， 該等複數個MTJ元件12共用該寫入位元線BL_fj·，而不受一 區塊BKjn中的MTJ元件12數量影響。例如，位於同一行上 的區塊BK11和BLln中的該等MTJ元件12共用一寫入位元 線 BL-fl。 第七項具體實施例與第一項具體實施例之間的不同點

O:\90\90072.DOC -85- I235476 、 針對每一區塊BKjn配置兩個區塊切換元件（BSW1和 BSW2)。 即’在第七項具體實施例中，在用於共同連接至一區塊 BKjn中之複數個MTJ元件中每一 mtj元件一端子的互連線 兩立而上’配置該等區塊切換元件（MOS電晶體）BS W1和 BSW2。該等兩個區塊切換元件BSW1* BSW2會依據資料 來變更寫入電流的方向。 B·寫/讀作業原理 接著’說明根據本發明第七項具體實施例的寫/讀作業。 (1)寫入作業原理 叙设，應將資料寫入至位於左下方區塊61〇1的mtj元件 MTJ1 中。 首先，藉由區塊選擇驅動器（BS驅動器及ss驅動器 及26-1來開啟該等兩個區塊切換元件；63界1和]3§界2，以便 選擇所要寫入存取的區塊BK11。 將電流供應至一所選之字線WL1、該寫入位元線3^『1 以及一位元線BL-tl，以便產生合成磁場。 藉由該合成之磁場，促使介於該所選之字線WLl與該所 選區塊BK11中之共同節點（子位元線BL_t丨，）間之交點上的 該MTJ元件MTJ1之磁化被反轉或不反轉，而得以寫入資料 至該MTJ元件MTJ1。 如同第一項具體實施例至第六項具體實施例，該等寫入 位7G線驅動裔/接收器20_1和21-1的作用被取代，並且可變 更寫入之資料（"0"資料或”「資料）。即，根據寫人之資料， O:\90\90072.DOC -86- 1235476 一電流流動通過位元線BL_tl+子位元線BL-tl，+位元線 BL-fl，或通過位元線BL_fl+子位元線6]^1,+位元線 BL_tl。 根據此項寫入作業，一電流從寫入位元線BL_fl和BL_tl 通過該等區塊切換元件BSWH〇 BSW2而流動至該所選區 塊BK11中的MTJ共同節點（子位元線BL-U’）。基於此原因， 可將寫入電流供應至較近的MTJ元件，這不同於第一項具 體貝加》例至苐六項具體實施例。由於會產生大磁場，所以 可減少寫入電流。 在第七項具體實施例中，當應將資料寫入至同行中該等 複數個MTJ元件12之每一元件時，就會使用相同的該等寫 入位元線BL-fj和BL-tj。 因此’若要將資料寫入至該區塊BK11的MTJ元件MTJ2， 則會使用一字線WL2，同時也會使用該等寫入位元線BL_fj· 和B L -1 j及该子位元線b L -11 ’，就如同如上文所述之狀況。 若要將資料寫入至該區塊BK11的MTJ元件MTJ3 ,則會使用 一予線WL3，同時也會使用該等寫入位元線BL-fj和BL-tj 及该子位元線BL-t 1 ’，就如同如上文所述之狀況。若要將 >料寫入至該區塊BK11的MTJ元件MTJ4，則會使用一字線 WL4,同時也會使用該等寫入位元線BL-fj和BL_tj及該子位 元線BL-tl，，就如同如上文所述之狀況。 同樣對於其餘區塊BKjη而言，按照如上文所述之相同作 業來執行寫入。 (2)讀取作業原理

O:\90\90072.DOC -87- 1235476 假設’應讀出位於該左下方區塊BK11的MTJ元件MTJl 中的資料。 首先，藉由開啟一行解碼器22-1來選擇一行選擇切換器 14-1，以將藉由一行位址信號所選擇的一讀取位元線BL-tl 連接至一感測放大器1 5。從該感測放大器15供應一偏壓電 流。藉由該感測放大器15的回饋電路，將該讀取位元線 BL-tl的電壓設定為一預先決定電壓（vcollst)。 雖然會藉由該等偏壓電路13-j以將未選擇之讀取位元線 BL-tj設定為該預先決定電壓（Vconst)，然而因為行選擇切 換器14-j為OFF (關閉）狀態，所以不會將該等未選擇之讀取 位元線BL-tj連接至該感測放大器15。 此外，還會藉由一列位址信號來驅動一用以選擇該區塊 BK11所需的一區塊選擇線BS1，並且用以選擇該區塊BK11 的MOS電晶體RSW1也被開啟。 在該區塊BK11中，會將該列位址信號所選擇之字線WL1 設定為一接地電位VSS，而且將未選擇之字線WL2、WL3 和WL4設定在浮動狀態。 運用這項作業，來自該感測放大器15的一偏壓電流會流 動至藉由該列位址信號及該行位址信號所選擇之MTJ元件 MTJ1。 在區塊BKln及BKjn中的區塊選擇MOS電晶體RSW1為 OFF (關閉）狀態，所以電流不會流至該等區塊中的MTJ元 件12。 對於該行位址信號未選擇且區塊選擇MOS電晶體RSW1 O:\90\90072.DOC -88- 1235476 為ON (開啟）狀態的區塊BKj}而言，會將一來自該偏壓電路 13-j的電流供應至該區塊中的mTj元件12。一 mtj元件 MTJ5被連接至該未選擇之區塊Βκρ中之字線WL1，因而流 至該MTJ兀件MTJ5的電流會通過該字線WL1流至該接地 电位VSS。因此，電流不會逆流至藉由該列位址信號及該 行位址k號所選擇之該區塊BK11中的MTJ元件MTJ1。 C.周邊電路部份之電路結構 在第七項具體實施例的周邊電路中，字線驅動器/接收 為、寫入位το線驅動器、區塊選擇驅動器、感測放大器、 偏壓電路及行選擇切換器都可以相同於第一項具體實施例 至第六項具體實施例中的相對應元件，並且將省略其說明。 D·記憶單元部份之裝置結構 接著說明記憶單元部份之裝置結構。將針對圖42所示之 區塊BK11的裝置結構舉例說明。 圖43顯示磁性隨機存取記憶體中一區塊的平面圖。圖44 顯示磁性隨機存取記憶體中一區塊的γ方向斷面圖。 (1)記憶單元部份之結構 圖43及圖44分別顯示根據本發明第五項具體實施例之 磁性«存取記憶體之結構實例的平面圖及斷面圖。 、忒寺區塊選擇切換器（例如，M〇s電晶體）rsw%bsw2 被配置在一半導體基板41的表面區域中。 4區塊選擇切換器BSW1的源極係透過—接觸填塞物46 而連接至該讀取位元線BL_tl。該讀取位元線bl七係往（例 如）Y方向（行方向）平直延伸，並且係透過位於記憶單元陣

O:\90\90072.DOC -89- 1235476 列區域四周的該偏壓電路13_1及行選擇切換器14-1而連接 至該感測放大器1 5。 該區塊選擇切換器BSW1的閘極係當做一區塊選擇線 BS1。該區塊選擇線BS1係往X方向延伸。

每個區塊選擇切換器BSW1和BSW2的汲極都是透過接 觸填塞物42和44及中間層45A而連接至一較下方電極45。 該較下方電極45、該等接觸填塞物42和44及該中間層45A 構成該讀取子位元線RBL1’。 該區塊選擇切換器BSW2的源極係透過一接觸填塞物50 和51而連接至該寫入位元線BL-fl。該寫入位元線BL-fl係 往（例如）Y方向（行方向）平直延伸，並且連接至位於記憶單 元陣列區域四周的該等寫入位元線驅動器/接收器20-1和 21-1。 該區塊選擇切換器BSW2的閘極係當做一區塊選擇線 SS1。該區塊選擇線SS1係往X方向延伸。

該等四個MTJ元件ΜΤΠ、MTJ2、MTJ3和MTJ4係往Y方 向配置在該等區塊選擇切換器BSW1和BSW2上。 該等MTJ元件MTJ1、MTJ2、MTJ3和MTJ4中每一元件的 一端子（在此項具體實施例中的較下方部份）被共同連接至 該較下方電極45。 該等MTJ元件MTJ1、MTJ2、MTJ3和MTJ4中每一元件的 另一端子（在此項具體實施例中的較下方部份）係獨立電連 接至該等字線WL卜WL2、WL3和WL4中的一相對應字線。 該等四個字線WL1、WL2、WL3和WL4係以相對應於該等 O:\90\90072.DOC -90- 1235476 四個MTJ元件MTJl、MTJ2、MTJ3和MTJ4方式配置。該等 字線WL1、WL2、WL3和WL4係往X方向（列方向）延伸。 該寫入位元線BL-fl被配置在緊接在該等MTJ元件 MTn、MTJ2、MTJ3和MTJ4之下；附近。該寫入位元線BL-fl 任往Y方向（行方向）延伸。

如上文所述，在此項具體實施例中，一寫入位元線 BL-fl、一讀取位元線BL-tl及兩個區塊選擇切換器BSW1 和BSW2係以相對應於用於建構一區塊之該等四個MTJ元 件 MTJl、MTJ2、MTJ3和 MTJ4方式配置。 (2)MTJ元件之結構 第七項具體實施例的MTJ元件結構相同於第一項具體實 施例的MTJ元件結構，並且將省略其說明。 E.效應

根據此項具體實施例，如同第一項具體實施例，與針對 每個MTJ元件配置一讀取切換元件之結構相比，可縮小每 位元之記憶單元面積。基於此原因，可增加容量且不會增 加記憶單元面積。 此外，如同第一項具體實施例，得以實質上減少連接至 該讀取位元線的MTJ元件數量。由於可抑制繞行讀取電 流，所以能夠防止讀取錯誤。 另外，如同第五項具體實施例，一區塊中的複數個MTJ 元件共同一寫入位元線。因此，與針對每一 MTJ元件配置 一寫入位元線之結構相比，可以縮小記憶單元部份之面 積，就如同第四項具體實施例至第四項具體實施例一樣。 O:\90\90072.DOC -91 - 1235476 [4]其他 熟知技藝人士很容易明白各種優點及修改。因此，就本 發明的廣大觀點而言，本發明不限定於本文中呈現及說明 的特定細節及代表性具體實施例。因此，可進行各種修改， 不會脫離如申請專利範圍及其同等項所定義之本發明一般 觀念的範疇及範圍。 例如，可將該等具體實施例變更成下列結構。 (1) 在該等具體實施例中，每一行都配置偏壓電路13-j。 但是，本發明不限定於這項配置。 具體而言，如圖45所示，複數行可共用該偏壓電路13。 每一行都可配置一切換器SW-j，並且可將該偏壓電路13配 置在該讀取主位元線RBLj外部。 (2) 在該等具體實施例中，該讀取選擇切換器RSW或該區 塊選擇切換器BSW都是一 MOS電晶體或一 pn接面二極 體。但是，本發明不限定於這項配置。 具體而言，在該等具體實施例中，該讀取選擇切換器 RSW或該區塊選擇切換器BSW可能是MIS (Metal Insulator Semiconductor ;金屬絕緣體半導體）電晶體（包含MOS電晶 體）、MES (Metal Semiconductor ;金屬半導體）電晶體、接 面電晶體、雙極性電晶體或二極體。 (3) 在第七項具體實施例中，該寫入位元線BL-fl及該等 字線WL1、WL2、WL3和WL4可被取代。 具體而言，請參閱圖44，該等MTJ元件MTJ1、MTJ2、 MTJ3和MTJ4的該寫入位元線BL-f 1被配置在該半導體基 O:\90\90072.DOC -92- 1235476 板41上有该等讀取選擇切換器rswi和存在之側端 (圖44中该等mTJtl件之下方），並且該等字線WL1、WL2、 WL3和WL4被配置在對立之側端（圖44中該等μ丁j元件之 上方）。 替代方式為’例如，該等MTJ元件MTJ1、MTJ2、MTJ3 和MTJ4的該等字線WL1、WL2、WL3* WL4可被配置在該 半導體基板41上有該等讀取選擇切換器RSW1* RSW2存 在之側端’並且該寫入位元線BL_fl可被配置在對立之側 端。 (4)該等項具體實施例係依據使用一 MTJ元件當做一磁 阻元件為前提。但是，本發明不限定於這項配置。

替代方式為’下列元件皆可當做一磁阻元件·· GMR (Giant Magneto-Resistance;巨磁阻）元件，這是由兩層磁 性層及一夾在該等兩層磁性層之間的傳導層所構成；以及 CMR (Col〇ssai Magnet-Resistance ;超巨磁阻）這是由當做 一磁阻元件的鈣鈦礦氧化錳所構成。在此情況下，適當變 更記憶單元陣列結構、讀取作業原理及讀取電路，各項具 體實施例就可運用磁阻元件。 【圖式簡單說明】 圖1顯示根據本發明第一項具體實施例之磁性隨機存取 記憶體的原理配置圖； 圖2顯不根據本發明第一項具體實施例之磁性隨機存取 吕己憶體的資料讀取作業圖； 圖3顯示根據本發明第一項具體實施例之字線驅動器/接

O:\90\90072.DOC -93- 1235476 收哭 广 口口 word llne driver/sinker)之電路實例 i 的圖式； f 4顯示根據本發明第一項具體實施例之字線驅動器/接 收器之電路實例2的圖式； :5顯不根據本發明第一項具體實施例之寫入位元線驅 斋/接收器之電路實例1的圖式； 圖6顯示根據本發明第—項具體實施例之寫人位元線驅 動器/接收哭夕兩物〜， 天叹态之電路貫例2的圖式； 圖7顯示根據本發明第一 — ^ ^ jx. 員/、體貫施例之寫入位元線驅 動裔/接收器之電路實例3的圖式； 圖8顯示根據本發明第一 貝具體貝施例之區塊選擇驅動 裔炙包路貫例的圖式； 圖9顯示根據本發一 LSI^+ 第項具體實施例之偏壓電路、行 遥擇切換器及感測放大 仃 m t 杰之電路實例的圖式； 圖〇顯示根據本發明第一 生電路H ~ 員具體實施例之參考電位產 兒路之電路貫例的圖式； 圖11顯示根據本發明第一 雷踗者如AA 弟項具體實施例之運算放大器之 私路只例的圖式； 圖12顯示根據本發 — , 項具體實施例之差動放大器 I也路貫例的圖式； 圖13顯示根據本發明箆— 取記憶體在X方向之.構；項具體實施例之磁性_ 炙π構貫例1的斷面圖； 圖丨4顯示根據本發明 取記憶體在Υ方向之.構實/員具體實施例之磁性隨機存 之π構貫例1的斷面圖； 圖1 5顯示根據本發 — 乐—項具體實施例之磁性隨機存

O:\90\90072.DOC -94. 1235476 取記憶體在x方向之結構實例2的斷面圖； 圖16顯不根據本發明第一項具體實施例之磁性隨機 取記憶體在Y方向之結構實例2的斷面圖； 子 圖17顯不根據本發明第一項具體實施例之磁性隨機疒 取記憶體在X方向之結構實例3的斷面圖； 子 圖1 8顯不根據本發明第一項具體實施例之磁性隨機存 取記憶體在Y方向之結構實例3的斷面圖； 子 圖19A及圖19B顯示根據本發明第一項|體實施例之具 有單隧牙接面結構之MTJ元件的斷面圖； 圖20A及圖20B顯示根據本發明第一項具體實施例之具 有雙隧穿接面結構之MTJ元件的斷面圖； 圖21顯不根據本發明第二項具體實施例之磁性隨機存 取5己憶體的原理配置圖； 圖22顯示根據本發明第二項*體實施例之字線驅動器/ 接收器之電路實例1的圖式； 圖3 ·、、、員不根據本發明第二項具體實施例之字線驅動器/ 接收器之電路實例2的圖式； 雙圖24顯示根據本發明第二項具體實施例之偏壓電路、行 、擇切換為及感測放大器之電路實例的圖式； 圖25顯示根據本發明第二項具體實施例之運算放大器 之電路實例的圖式； 圖2 6晶百—丄〇，上 .、不X據本發明第二項具體實施例之差動放大器 之電路實例的圖式； 圖2 7显百 *、不根據本發明第三項具體實施例之磁性隨機存

O:\90\90072.DOC -95- 1235476 取§己憶體的原理配置圖； 圖28顯示根據本發明第三項具體實施例之字線驅動器/ 接收15之電路實例1的圖式； 圖29顯示根據本發明第三項具體實施例之字線驅 接收器之電路實例2的圖式； 圖3〇顯示根據本發明第三項具體實施例之磁性隨機存 取記憶體在X方向之結構實例的斷面圖； 圖31顯示根據本發明第三項具體實施例之磁性隨機存 取己隐體在Υ方向之結構實例的斷面圖； 圖32顯不根據本發明第四項具體實施例之磁性隨機存 取§己憶體的原理配置圖； 圖33顯不根據本發明第四項具體實施例之字線驅動 接收器之電路實例的圖式； σ 圖頌不根據本發明第五項具體實施例之磁性隨機 取記憶體的原理配置圖； 圖纟、、員不根據本發明第五項具體實施例之寫入位元 驅動器’接收器之電路實例1的圖式； 圖6 .、、、貝不根據本發明第五項纟體實施例之寫人位元 驅動器/接收器之電路實例2的圖式； 圖入、、員不根據本發明第五項具體實施例之磁性隨 取記憶體在Υ方向之結構實m的斷面圖； 圖38顯不根據本發明第五項具體實施例之磁性隨 取記憶體之結構實例2的平面圖； 圖39顯不根據本發明第五項具體實施例之磁性隨機存

O:\90\90072.DOC -96- 1235476

圖4(U、員不根據本發明第五項具體實施例之磁性隨機存 取記憶體在Y方向之修改的斷面圖； 圖41顯示根據本發明第六項具體實施例之磁性隨機存 取記憶體的原理配置圖； 圖42顯不根據本發明第七項具體實施例之磁性隨機存 取^憶體的原理配置圖； 圖43顯示根據本發明第七項具體實施例之磁性隨機存 取記憶體之結構實例的平面圖； 圖44顯示根據本發明第七項具體實施例之磁性隨機存 取記憶體在Y方向之結構實例的斷面圖； 圖45顯示根據本發明第七項具體實施例之磁性隨機存 取記憶體之修改版的原理配置圖；以及 圖46顯示根據先前技術之磁性隨機存取記憶體的原理 配置圖。 【圖式代表符號說明】 記憶單元陣列 MTJ元件 偏壓電路 12, MTJ1，MTJ2, MTJ3, MTJ4? MTJ5 13-i (i = 1，2，···，j) 行選擇切換器（選擇記憶單元MOS 電晶體） 感測放大器（S/A) 16-η，18-η (η = 1，2, ····) 列解碼器

O:\90\90072.DOC 1235476 17-n 寫入字線驅動器 19-n 字線接收器 2〇-j，21-j 寫入位元線驅動器/接收器 22-j，23-j 行解碼器 24-n，26-n 區塊選擇驅動器 25-n 偏壓電路 31 磁化固定層（磁性層） 31a 第一磁化固定層 31b 第二磁化固定層 32 隧穿障壁層（非磁性層） 32a 第一隧穿障壁層 32b 第二隧穿障壁層 33 磁性記錄層（磁性層） 41 半導體基板 42A，42B，42C，42D，42E， 接觸填塞物 42F，44, 46 43,45A 中間層 44A，44B，44C，44D，45 電極 101 基礎接觸層（基礎接觸層電極） 102 緩衝層（鐵磁化層） 103 抗鐵磁化層 104, 104’，104”，105’，105”， 鐵磁化層 33，，33”， 105 自由鐵磁化層 O:\90\90072.DOC 98- 1235476 106 接觸層 107 非磁性層 AD 「及」（AND)電路 bDATA 資料信號DATA的反轉信號 bENBL 啟用信號ENBL的反轉信號 BKik (i = 1，2,…，j ; k = 1， 2”"，n) 區塊 BL，BL-g，BL-tj 位元線 BSn，SSl 區塊選擇線 BSW 區塊切換元件 BSW1，BSW2 區塊切換元件 DATA 資料信號 ENBL 啟用信號 INV 反轉器 nl，n2, n3, n4, n5, n6 節點 ND 「反及」（NAND)電路 OP 運算放大器 OR 「或」（OR)電路 QN NMOS電晶體 QP PMOS電晶體 RBL 讀取位元線 RBLi 讀取主位元線 RBLi， 讀取子位元線 READ 讀取信號 O:\90\90072.DOC -99- 1235476

Rf 回饋電阻器 RSW 讀取選擇切換器（MOS電 極體） VDD 電源供應端子 Vref 參考電位 vss 接地端子 WBL4(j-l)+l，WBL4(j-l)+2, 寫入位元線 WBL4(j-l)+3, WBL4(j-l)+4, WBLj WL 字線 WL4(n-l)+l，WL4(n-l)+2， 言買/寫字線 WL4(n-l)+35 WL4(n-l)+4 WRITE 寫入信號 O:\9O\90O72.DOC -100-

Claims (1)

1235476 拾、申請專利範圍： 種’、有δ己丨思單元陣列及以行列方向排列之複數個區 塊的磁性隨機存取記憶體，該記憶單元陣列中的一區塊 係由運用磁阻效應之複數個磁阻元件所形成，該磁性隨 機存取記憶體包括： 複數個第一磁阻元件，其排列在一第一區塊中； #複數個第-字線，每—字線皆獨立連接至該等複數個 第一磁阻元件中一相對應第一磁阻元件的一端子，並且 皆往列方向延伸； 一第一讀取子位元線，其共同連接至該等複數個第一 磁阻元件中每一第一磁阻元件的另一端子； 一第一區塊選擇切換器，其第一電流路徑的一端連接 至該第一讀取子位元線的一端；以及 第頃取主位元線’其連接至該第一電流路徑的另 一端並且往行方向延伸。 2.如申請專利範圍第1項之記憶體，進一步包括一將連接至 該第一讀取主位元線之偏壓電路。 3·如申請專利範圍第2項之記憶體，其中每一行都有配置該 偏壓電路。 4_如申請專利範圍第2項之記憶體，其中複數行共用該偏壓 電路。 5·如申請專利範圍第1項之記憶體，進一步包括一感測放大 器’其位於該第一讀取主位元線的一電流路徑中。 6.如申請專利範圍第1項之記憶體，其中該區塊選擇切換器 O:\90\90072.DOC 1235476 是MIS (金屬π & 葛、、、巴緣體半導體）電晶體、MES (金屬半導體） 電晶體、接面番 ▲ 电日日體、雙極性電晶體或二極體之一。 > :專利範圍第1項之記憶體，其中 §亥專複數個證_ 乐一磁阻元件都是MTJ元件；以及 每個MTJ元件拥—“ ^ 千都包括一具有固定磁化方向的磁化固疋 Λ _ —L 目 j θ 〃 根據寫入之資料變更之磁化方向的磁性記錄 層以及 '一配晉* ^ 、 _ I該磁化固定層與該磁性記錄層之間的隧 穿障壁層。 8 ·如申請專利範if)楚7 ts 固弟7項之記憶體，其中每個MTJ元件的易 磁化軸都是往列方向對齊。 I明專利圍第7項之記憶體，其中個MTJ元件都具有 單隨牙接面結構及一雙隧穿接面結構型之一。 10·如申請專利範圍第1項之記憶體，其中 區塊其配置在與該第一區塊同一列上，該第 二區塊包括 複數個第—磁阻兀件，每一磁阻元件的一端子皆獨立 連接至該等複數個第—字線中__相對應字線， -第二讀取子位元線，其共同連接至該等複數個第二 磁阻兀件中每一第二磁阻元件的另一端子， 二第二區塊選擇切換器，其第二電流路徑的一端連接 至该弟二讀取子位元線，以及 一第二讀取主m其連接至該第二電流路捏的另 一端並且往行方向延伸， 當要讀出資料時，會依據—列位址，從該等複數個第 O:\90\90072.DOC -2- 1235476 一字線中選擇一所選字線，以及 11. 12. 13. 14. 15. 16. 17. 一電流流動至該等複數個第一磁阻元件及該等複數個 第二磁阻元件之中連接至該所選字線的所有mtj元件。 如申巧專利範圍第1 〇項之記憶體，其中將相同電位施加 至该第一讀取主位元線及該第二讀取主位元線。 如申請專利範圍第1項之記憶體，其中 在讀取作業中，該等複數個第一字線具有一所選字線 及多個未選擇字線，以及 會將一讀取電流從該第一讀取主位元線供應至該所選 字線。 如申請專利範圍第12項之記憶體，其中將一接地電位供 應至該所選字線。 如申請專利範圍第1項之記憶體，其中 在讀取作業中，該等複數個第一字線具有一所選字線 及多個未選擇字線，以及 會將一讀取電流從該所選字線供應至該第一讀取主位 元線。 如申請專利範圍第14項之記憶體，其中將一電源供應電 位供應至該所選字線。 如申請專利範圍第12項之記憶體，其中該等未選擇字線 處於浮動狀態。 v 如申請專利範圍第1項之記憶體，其中 一第三區塊，其排列在與該第一區塊同一行且不同 列’該第三區塊包括 O:\90\90072.DOC 1235476 複數個第三磁阻， /复數個第三字線，每-字線皆獨立連接至該等複數個 弟二磁阻兀件中一相對應第三磁阻元件的—端子， -第三讀取子位元線，其制連接至料複數個第三 磁阻凡件中每一第三磁阻元件的另—端子，以及 -第三區塊選擇切換器，其第三電流路徑的一端連接 至該第三讀取子位元線，以及^_端連接至該第一讀取 子位元線， 當所要讀取該第一區塊之資料時， 將该％•複數個第二字後之雷Y 予深之私位叹疋為咼於或低於該讀 取子位元線之電位。 18, 19. 20. 21. 22. 23. 如申請專利範圍第17項之記憶體，其中該第一區塊選擇 切換器及該第三區塊選擇切換器（RSW)是二極體。 如申請專利範圍第17項之記憶體，其中該高電位是一電 源供應電位。 如申請專利範圍第17項之記憶體，其中該低電位是一接 地電位。 如申請專利範圍第!項之記憶體，其中構成該第一區塊的 式為在垂直於一半導體基板表面方向之複數個階中 堆豐该等複數個第一磁阻元件。 如申請專利範圍第21項之記憶體，其中在第一區塊中， "亥等複數個第一磁阻元件往垂直於該半導體基板表面方 向互相重疊。 如申明專利範圍第21項之記憶體，進一步包括複數個第 O:\90\90072.DOC 1235476 -寫入位元線，該等複數個第'寫入位元線"一第一 入位70線皆與該等複數個第-字線t -相對應第一字 且配置在㈣複數個第―雜元件卜相對應 24々申1:兀件的另一端子之側端，並且皆往行方向延伸。 專利範圍第23項之記憶體，其中該等複數個第一 寫入位兀線與該等複數個第—磁阻元件分開。 25·如申請專利範圍第23 己隐體，其中該等複數個第一 磁阻兀件中每一第一磁阻元 七外& 牛的鈿子之側端屬於配置 有该弟一區塊選擇切換器之側端。 26·如申請專利範圍第23項 甘士# 貝之σ己憶體，其中該等複數個第一 磁阻元件中每一第一磁阻 ¥ ^ ^ 兀件的另一知子之側端屬於配 置有该弟一區塊選擇切換器之側端。 27·如申請專利範圍第21項之 一 ^ 。思體，進一步包括複數個第 .、’、入位7G線，每一寫入位元線皆被該等複數個第一磁 阻元件中上下相鄰之兩個磁阻元件所共用，並且皆往行 方向延伸。 认如申請專利範圍第23項之記憶體，進一步包括多個“ 位元線驅動器/接收器，其被連接至該等複數個第一寫入 位讀之每-位元線的兩端，以便供應一寫入電流，兮 寫入電流的方向相對應於寫入資料至該等複數個第一寫 入位元線之方向。 ·” 其中欲寫入至該等複 供應至該等複數個第 29.如申請專利範圍第23項之記憶體， 數個第一磁阻元件的資料值係由一 一寫入位元線的寫入電流所決定。 O:\90\90072.DOC 1235476 3〇·如申請專利範圍第21項之記憶體，其中該第一區塊選擇 切換器被配置在緊接該等複數個第一磁阻元件之下方。 31·如申請專利範圍第21項之記憶體，其中該第一讀取子位 元線係由複數個接觸填塞物所組成，並且該等複數個接 觸填塞物係往垂直於該半導體基板表面方向延伸且互相 重疊。 32·如申請專利範圍第丨項之記憶體，其中構成該第一區塊的 方式為，往平行於一半導體基板表面方向配置該等複數 個第一磁阻元件。 33·如申請專利範圍第32項之記憶體，其中該等複數個第一 磁阻元件皆配置在同一平面上。 34·如申請專利範圍第32項之記憶體，進一步包括一第一寫 位元線其係由该#複數個第一磁阻元件所共用，且 配置在該等複數個第一磁阻元件每一磁阻元件的另一端 子之側端，並且皆往行方向延伸。 35. 36. 37. 38. 如申請專利範圍第34項之記憶體，其中該第一寫入位元 線與該等複數個第一磁阻元件分開。 如申請專利範圍第34項之記憶體，其中該等複數個第一 磁阻元件中每_第_磁阻元件的—端子之側端屬於配置 有該第一區塊選擇切換器之側端。 如申請專利範圍第34項之記憶體，其中該等複數個第一 磁阻，：中每—第一磁阻元件的另—端子之側端屬於配 置有该第-區塊選擇切換器之側端。 如申凊專利範㈣32項之記憶體，其中該等第—區塊係 O:\90\90072.DOC 1235476 面方向之堆疊，並且該等堆疊 塊選擇切換器。 往垂直於該半導體基板表 之區塊皆連接至該第一區 39·如申請專利範圍第34項之記憶體，進一步包括多個寫入 位元線驅動H/接收H，其被連接至㈣—寫 兩端？便供應一寫入電流，該寫入電流的方向相= 於寫入貧料至該第一寫入位元線之方向。 4〇·如申請專利範圍第34項之記憶體， 數個第一磁阻元件的資料值係由一 一寫入位元線的寫入電流所決定。 其中欲寫入至該等複 供應至該等複數個第 41_如申請專利範圍第丨項之記憶體，其中 構成該第-區塊的方式為，往平行於一半導體基板表 面方向配置該等複數個第一磁阻元件，以及 忒δ己憶體進一步包括一第四區塊選擇切換器，且第四 電流路徑的—端連接至該第—讀取子位元、線的另」端。 42·如申請專利範圍第41項之記憶體，其中該等複數個第-磁阻π件皆配置在同一平面上。 43.如申請專利範圍第41項之記憶體，進—步包括一第一寫 入位元線，其係由該等複數個第一磁阻元件所丘用，且 配置在：等複數個第一磁阻元件每一磁阻元件的另一端 子之側該第—寫人位元線係往行方向延伸，並且係 連接至第四電流路徑的另一端。 44·專利範圍第43項之記憶體，其中該第-寫入位元 線與该等複數個第一磁阻元件分開。 45 j申月專利把圍弟43項之記憶體，其中該等複數個第一 O:\90\90072.DOC 1235476 磁阻70件中每一第一磁阻元件的另一端子之側端屬於配 置有该第一區塊選擇切換器及該第四區塊選擇切換器之 側端。 6·女申明專利範圍第43項之記憶體，其中該等複數個第一 磁阻兀件中每一第一磁阻元件的一端子之側端屬於配置 有该第一區塊選擇切換器及該第四區塊選擇切換器之側 端。 47.如申請專利範圍第43項之記憶體，其中欲寫入至該等複 數個第一磁阻元件的資料值係由一供應至該第一寫入位 元線的寫入電流所決定。 4 8 ·如申請專利範圍第4 7項之記憶體，其中該寫入電流的方 向係由該第一區塊選擇切換器及該第四區塊選擇切換器 決定。 49·如申請專利範圍第43項之記憶體，進一步包括多個寫入 位元線驅動器/接收器，其被連接至該第一寫入位元線的 兩端，以便供應一寫入電流，該寫入電流的方向相對應 於寫入資料至該第一寫入位元線之方向。 50. —種磁性隨機存取記憶體之資料讀取方法，該磁性隨機 存取記憶體包括： 一第一區塊，該第一區塊包括 複數個第一磁阻元件，該等第一磁阻元件使用一磁阻 效應來讀取資料， 複數個第一字線，每一字線皆獨立連接至該等複數個 第一磁阻元件中一相對應第一磁阻元件的一端子， O:\90\90072.DOC 1235476 一第-讀取子位s線，其共同連接至該等複數 磁阻兀件中每一第一磁阻元件的另一端子， 一第一區塊選擇切換器，苴第一雪、、六 5兮笛一u 瓜路徑的—端連接 至w亥第一頃取子位元線，以及 一第一讀取主位元線，其連接 一端子， $按主及弟电流路徑的另 -第二區塊，其排列在與該第一區塊同 行，該第二區塊包括 同 衩數個弟二磁阻元件，該擎筮一 4成+± 亥寻弟一磁阻兀件使用該磁阻 效應來讀取資料， 该等複數個第一字線，每一 母子線白獨立連接至該等葙 數個第二磁阻元件中—相對應第二磁阻元件的_端子， -第二讀取子位元線，其共同連接至該等複一 磁阻元件中每一第一磁阻元件的另一端子， 一第二區塊選擇切換器’其第二電流路徑的—端連接 至該第二讀取子位元線，以及 而連接 一苐二讀取主位元線 一端子， 一第三區塊，其排列 列，該第三區塊包括 複數個第三磁阻元件： 其連接至該第二電流路徑的另 第 區塊同一行且不 該等第三磁阻元件使用該磁 效應來讀取資料， 複數個第三字線，每一字绩比 ★ 母子線白獨立連接至該等複數 弟二磁阻7"件中—相對應第三磁阻it件的—端子， O:\90\90072.DOC 1235476 -第三讀取子位元線，其共同連接至該等複 ― 磁阻元件中每一第三磁阻元件的另—端子， — -第三區塊選擇切換器，其第三電流路徑的 至該第三讀取子位元線，以及 該第-讀取主位元線，其連接至該第三電流路 一端子， -第-偏壓電路’其配置在該第—區塊至該第三區塊 四周，並且連接至該第一讀取主位元線， 时" -第二偏壓電路，其配置在該第一區塊至該第三區塊 四周，並且連接至該第二讀取主位元線，以及 -感測放大器，其配置在該第一區塊至該第三區塊四 周，並且連接至該第一讀取主位元線及該第二讀取主位 元線’該資料讀取方法包括： 在讀取位於該第一區塊中該等複數個第一磁阻元件中 的一第一所選磁阻元件的資料之過程中， 將該第一讀取主位元線連接至該感測放大器； 從該等複數個第一字線選擇一所選字線以連接至該第 一所選磁阻元件；以及 將一第一讀取電流供應至該第一所選磁阻元件，並且 將一第二讀取電流供應至一第二所選磁阻元件，該第二 所選磁阻元件會連接至該第二區塊中該等複數個第二磁 阻元件中的該所選字線，而得以促使該感測放大器讀出 該第一所選磁阻元件的資料。 51. 如申請專利範圍第50項之方法，其中將相同電位從該第 O:\90\90072.DOC -10 - 1235476 一偏壓電路及該第二偏壓電路施加至該第一讀取主位元 線及該第二讀取主位元線。 α如中請專利範圍第綱之方法，其中該等複數個第一字 線之中，一未選擇字線處於浮動狀態。 53·^申請專利範圍第綱之方法，其中會將該第_讀取電 流從該第一讀取主位元線供應至該所選字線。 54·如申請專利範圍第5〇項之方法，其中會將該第二讀取電 机攸该第二讀取主位元線供應至該所選字線。 55.如申請專利範圍第53項之方法，其中將一接地電位供應 至該所選字線。 、〜 56·如申請專利範圍第5〇項之方法，其中會將該第一讀取電 流從該所選字線供應至該第一讀取主位元線。 5 7.如申4專利範圍第5〇項之方法，其中會將該第二讀取電 流從該所選字線供應至該第二讀取主位元線。 58.如申請專利範圍第56項之方法，其中將一電源供應電位 供應至該所選字線。 59·如申請專利範圍第5〇項之方法，其中該第二讀取主位元 線未連接至該感測放大器。 60·如申請專利範圍第5〇項之方法，其中該第一區塊選擇切 換器及該第二區塊選擇切換器為ON (開啟）狀態，而該第 三區塊選擇切換器為OFF (關閉）狀態。 61_如申請專利範圍第50項之方法，其中將該等複數個第二 子線之電位設定為高於或低於該第一讀取子位元線之電 位。 O:\90\90072.DOC -11- 1235476 62·如申請專利範圍第61項之方法，其中該第一區塊選擇切 換裔至該第三區塊選擇切換器都是二極體。 63·如申叫專利範圍第61項之方法，其中該高電位是一電源 供應電位。 64·如申睛專利範圍第61項之方法，其中該低電位是_接地 電位。 65·如申請專利範圍第61項之方法，其中會將該第一讀取電 流從該第一讀取主位元線供應至該所選字線，將該等複 數個第二字線設定為該高電位。 66.如申請專利範圍第61項之方法，其中會將該第一讀取電 流從該所選字線供應至該第一讀取主位元線，將該等複 數個第二字線設定為該低電位。 O:\90\90072.DOC 12-