DE60205569T2 - MRAM mit gestapelten Speicherzellen - Google Patents

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DE60205569T2 DE60205569T DE60205569T DE60205569T2 DE 60205569 T2 DE60205569 T2 DE 60205569T2 DE 60205569 T DE60205569 T DE 60205569T DE 60205569 T DE60205569 T DE 60205569T DE 60205569 T2 DE60205569 T2 DE 60205569T2
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Description

  • Die vorliegende Erfindung bezieht sich auf einen magnetischen Festkörperspeicher (MRAM), welcher einen magnetwiderstandsbeständigen Effekt verwendet.
  • In jüngsten Jahren wurden viele Speicher vorgeschlagen, welche Daten mittels neuer Prinzipien speichern. Einer unter ihnen ist ein magnetischer Festkörperspeicher, welcher einen tunnelnden magnetwiderstandsbeständigen (im folgenden als TMR bezeichnet) Effekt verwendet.
  • Als Vorschlag für einen magnetischen Festkörperspeicher ist beispielsweise Roy Scheuerlein et al, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell"; ISSCC2000 Technical Digest, Seite 128 bekannt.
  • Ein magnetischer Festkörperspeicher speichert "1" und "0" Daten unter Verwendung von TMR Elementen. Als Basisstruktur eines TMR Elements wird eine Isolierschicht (Tunnelbarriere) zwischen zwei magnetischen Schichten (ferromagnetische Schichten) zwischengelegt.
  • Daten, welche im TMR Element gespeichert sind, werden auf Basis dessen bestimmt, ob die Magnetisierungszustände der zwei magnetischen Schichten parallel oder gegenparallel sind. "Parallel" bedeutet, dass die zwei magnetischen Schichten dieselbe Magnetisierungsrichtung haben. "Gegenparallel" bedeutet, dass die zwei magnetischen Schichten entgegengesetzte Magnetisierungsrichtungen haben.
  • Normalerweise hat eine (fixierte Schicht) der zwei magnetischen Schichten eine anti-ferromagnetische Schicht. Die gegenferromagnetische Schicht dient als ein Teil zum Fixieren der Magnetisierungsrichtung der fixierten Schicht. Tatsächlich werden Daten ("1 oder "0"), welche im TMR Element gespeichert sind, durch die Magnetisierungsrichtung der weiteren (freien Schicht) der zwei magnetischen Schichten bestimmt.
  • Wenn die Magnetisierungszustände im TMR Element parallel sind, wird der Widerstand der Isolierschicht (Tunnelbarriere), welche zwischen den zwei magnetischen Schichten des TMR Elements zwischengelegt ist, minimiert. Beispielsweise wird dieser Zustand als ein "1"-Zustand bestimmt. Wenn die Magnetisierungszustände im TMR Element gegenparallel sind, wird der Widerstand der Isolierschicht (Tunnelbarriere), welche zwischen den zwei magnetischen Schichten des TMR Elements zwischengelegt ist, maximiert. Beispielsweise wird dieser Zustand als ein "0"-Zustand bestimmt.
  • Jüngst wurden verschiedene Arten an Zellenanordnungs-Strukturen für einen magnetischen Festkörperspeicher hinsichtlich einer Vergrößerung der Speicherkapazität oder einer Stabilisierung eines Schreib/Lese-Betriebes untersucht.
  • Beispielsweise ist jüngst eine Zellenanordnungs-Struktur bekannt, bei welcher eine Speicherzelle aus einem MOS Transistor und einem TMR Element (oder einem MTJ (Magnetic Tunnel Junction) Element) gebildet wird. Zusätzlich ist ebenfalls ein magnetischer Festkörperspeicher bekannt, welcher eine solche Zellenanordnungs-Struktur hat und 1-Bit Daten unter Verwendung von zwei Speicherzellenanordnungen speichert, um einen stabilen Lesebetrieb zu realisieren.
  • Die US 6,055,179 beschreibt eine MRAM Vorrichtung mit Speicherzellen, welche mit einem gemeinsamen Auswahl-Schalter verbunden sind. Die Speichervorrichtung verwendet einen hohen magnetwiderstandsbeständigen Effekt und eine kostengünstige Speichervorrichtung, welche einen geringen Energieverbrauch hat, wobei die Speichervorrichtung ein Substrat mit einer Isolieroberfläche, einer monokristallinen Halbleiterschicht, welche auf der Isolieroberfläche des Substrats ausgebildet ist, einem Schaltelement, welches zumindest auf einem Teil der monokristallinen Halbleiterschicht ausgebildet ist, einem magnetwiderstandsbeständigen Film, welcher auf der Isolieroberfläche des Substrats ausgebildet ist, wobei der magnetwiderstandsbeständige Film eine erste magnetische Schicht und eine zweite magnetische Schicht enthält, welche eine höhere Koerzitiv-Kraft als die erste magnetische Schicht hat, und welche auf der ersten magnetischen Schicht mit einer zwischen ihnen zwischengelegten nicht-magnetischen Schicht gestapelt ist, und einer Wort-Leitung, welche nahe dem magnetwiderstandsbeständigen Film mit einer zwischen ihnen zwischengelegten Isolierschicht angeordnet ist, und wobei das Schaltelement elektrisch entweder mit dem magnetwiderstandsbeständigen Film oder der Wort-Leitung verbunden ist, enthält.
  • Ferner offenbart die EP 0 395 886 eine MRAM Vorrichtung mit gestapelten Speicherzellen. Sie beschreibt eine Speicherzelle und eine mehrfachdimensionale Speichervorrichtung, wobei die Speicherzelle ein nichtlineares leitfähiges Element, welches durch eine Isolierschicht und Leitschicht gebildet ist, welche zueinander gegenüberstehen, um die Isolierschicht dazwischenzulegen, und ein Ladehalte-Element enthält, welches Ladehalte-Eigenschaften hat, und seriell mit dem nichtlinearen leitfähigen Element verbunden ist, wobei, wenn eine Mehrzahl an Schichten, welche eine Mehrzahl an Speicherzellen enthalten, welche in einer Matrix-Form angeordnet sind, gestapelt sind, eine dreidimensionale Speichervorrichtung bereitgestellt werden kann.
  • Ferner offenbart die EP 1 085 586 eine MRAM Zelle mit einem Auswahl-Schalter, welcher gleich unterhalb der MRAM Zelle angeordnet ist. Sie beschreibt ein magnetwiderstandsbeständiges Element, welches eine ferromagnetische Doppeltunnel-Verbindung mit einem gestapelten Aufbau hat. Der Aufbau kann derart entworfen sein, dass er ein ferromagnetisches Doppeltunnel-Verbindungselement hat, welches auf einem Transistor gestapelt ist, oder einen Aufbau haben, bei welchem eine Diode und die ferromagnetische Doppeltunnel-Verbindung gestapelt sind.
  • Jedoch ist es bei diesen magnetischen Festkörperspeichern schwierig, die Speicherkapazität zu erhöhen. Dies liegt daran, weil bei diesen Zellenanordnungs-Aufbauten ein MOS Transistor einem TMR Element entspricht.
  • Gemäß eines Aspektes der vorliegenden Erfindung ist ein magnetischer Festkörperspeicher bereitgestellt, welcher enthält: Speicherzellen, welche einen magnetwiderstandsbeständigen Effekt verwenden; einen Leseauswahl-Schalter, welcher allgemein an einem Anschluss von jeder der Speicherzellen verbunden ist; und Bitleitungen, welche entsprechend der Speicherzellen angeordnet sind und sich in einer ersten Richtung erstrecken, wobei jede der Mehrzahl an Speicherzellen den weiteren Anschluss unabhängig an eine der Mehrzahl an Bitleitungen verbunden hat, und die Bitleitungen im Lesemodus voneinander elektrisch isoliert sind, wobei die Speicherzellen in Stufen gestapelt sind, und der Leseauswahl-Schalter (RSW) gleich unterhalb der Speicherzellen angeordnet ist.
  • Gemäß eines Aspektes der vorliegenden Erfindung ist ein Herstellungsverfahren eines magnetischen Festkörperspeichers bereitgestellt, welches enthält: Ausbilden eines Leseauswahl-Schalters auf einem Oberflächenbereich eines Halbleitersubstrats; Ausbilden einer ersten Schreibwort-Leitung, welche sich in einer ersten Richtung erstreckt, auf dem Leseauswahl-Schalter; Ausbilden eines ersten MTJ Elements gleich oberhalb der ersten Schreibwort-Leitung; Ausbilden einer ersten Lese-/Schreibbit-Leitung gleich oberhalb des ersten MTJ Elements, welche mit dem ersten MTJ Element in Kontakt ist und sich in einer zur ersten Richtung senkrechten zweiten Richtung erstreckt; Ausbilden einer zweiten Schreibwort-Leitung, welche sich in die erste Richtung erstreckt, gleich oberhalb der ersten Schreibwort-Leitung; Ausbilden eines zweiten MTJ Elements gleich oberhalb der zweiten Schreibwort-Leitung; und Ausbilden einer zweiten Lese-/Schreibbit-Leitung gleich oberhalb des zweiten MTJ Elements, welche mit dem zweiten MTJ Element in Kontakt ist und sich in die zweite Richtung erstreckt.
  • Diese Aufstellung der Erfindung beschreibt nicht notwendigerweise alle notwendigen Merkmale, so dass die Erfindung ebenfalls eine Unterkombination dieser beschriebenen Merkmale sein kann.
  • Die Erfindung kann vollständiger anhand der folgenden detaillierten Beschreibung verstanden werden, wenn die in Verbindung mit den begleitenden Zeichnungen genommen wird, in welchen:
  • 1 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 1 der vorliegenden Erfindung bezieht;
  • 2 ein Schaltplan ist, welcher sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 1 der vorliegenden Erfindung bezieht;
  • 3 ein Schaltplan ist, welcher sich auf eine Modifikation des magnetischen Festkörperspeichers des Aufbaubeispiels 1 der vorliegenden Erfindung bezieht;
  • 4 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 1 der vorliegenden Erfindung bezieht;
  • 5 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 1 der vorliegenden Erfindung bezieht;
  • 6 eine Draufsicht ist, welche ein TMR Element des Aufbaubeispiels 1 und das Layout nahe dem TMR Element zeigt;
  • 7 eine Teilansicht ist, welche ein Aufbaubeispiel des TMR Elements zeigt;
  • 8 eine Teilansicht ist, welche ein Aufbaubeispiel des TMR Elements zeigt;
  • 9 eine Teilansicht ist, welche ein Aufbaubeispiel des TMR Elements zeigt;
  • 10 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 2 der vorliegenden Erfindung bezieht;
  • 11 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 2 der vorliegenden Erfindung bezieht;
  • 12 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 2 der vorliegenden Erfindung bezieht;
  • 13 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 14 ein Schaltplan ist, welcher sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 15 ein Schaltplan ist, welcher sich auf eine Modifikation des magnetischen Festkörperspeichers des Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 16 ein Schaltplan ist, welcher sich auf eine Modifikation des magnetischen Festkörperspeichers des Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 17 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 18 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 3 der vorliegenden Erfindung bezieht;
  • 19 eine Draufsicht ist, welche ein TMR Element des Aufbaubeispiels 3 und das Layout nahe dem TMR Element zeigt;
  • 20 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 4 der vorliegenden Erfindung bezieht;
  • 21 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 4 der vorliegenden Erfindung bezieht;
  • 22 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 4 der vorliegenden Erfindung bezieht;
  • 23 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher des Aufbaubeispiels 5 der vorliegenden Erfindung bezieht;
  • 24 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher eines Aufbaubeispiels 5 der vorliegenden Erfindung bezieht;
  • 25 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 5 der vorliegenden Erfindung bezieht;
  • 26 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 6 der vorliegenden Erfindung bezieht;
  • 27 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 6 der vorliegenden Erfindung bezieht;
  • 28 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 6 der vorliegenden Erfindung bezieht;
  • 29 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 7 der vorliegenden Erfindung bezieht;
  • 30 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 7 der vorliegenden Erfindung bezieht;
  • 31 ein Schaltplan ist, welcher sich auf einen magnetischen Festkörperspeicher eines Aufbaubeispiels 8 der vorliegenden Erfindung bezieht;
  • 32 eine Teilansicht ist, welche sich auf den magnetischen Festkörperspeicher des Aufbaubeispiels 8 der vorliegenden Erfindung bezieht;
  • 33 eine Ansicht ist, welche ein Schaltungsbeispiel des Schreibwortleitungs-Treiber/-Ballast zeigt;
  • 34 eine Ansicht ist, welche ein Schaltungsbeispiel des Schreibbitleitungs-Treiber/-Ballast zeigt;
  • 35 eine Ansicht ist, welche ein Schaltungsbeispiel des Schreibbitleitungs-Treiber/-Ballast zeigt;
  • 36 eine Ansicht ist, welche ein Schaltungsbeispiel des Lesewortleitungs-Treibers zeigt;
  • 37 eine Ansicht ist, welche ein Schaltungsbeispiel des Lesewortleitungs-Treibers zeigt;
  • 38 eine Ansicht ist, welche ein Schaltungsbeispiel des Spalten-Dekoders zeigt;
  • 39 eine Ansicht ist, welche ein Schaltungsbeispiel des Spalten-Dekoders zeigt;
  • 40 ein Blockdiagramm eines Schaltungsbeispiels der Lese-Schaltung ist;
  • 41 ein Blockdiagramm eines Schaltungsbeispiels der Lese-Schaltung ist;
  • 42 eine Ansicht ist, welche ein Schaltungsbeispiel des Lese-Verstärker- und Vorspannungsschaltung zeigt;
  • 43 eine Ansicht ist, welche ein Schaltungsbeispiel des Lese-Verstärkers zeigt;
  • 44 eine Ansicht ist, welche ein Schaltungsbeispiel der Referenzpotential-Erzeugungsschaltung zeigt;
  • 45 eine Ansicht ist, welche ein Schaltungsbeispiel eines Differenzial-Verstärkers, des OP in 42 und 44 und des S/A in 43 zeigt;
  • 46 eine Ansicht ist, welche einen Vorrichtungsaufbau zeigt, bei welchem das Herstellungsverfahren der vorliegenden Erfindung angewendet wird;
  • 47 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 48 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 49 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 50 eine Teilansicht ist, welche entlang einer Linie L – L in 49 genommen ist;
  • 51 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 52 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 53 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 54 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 55 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 56 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 57 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 58 eine Teilansicht ist, welche entlang einer Linie LVIII – LVIII in 57 genommen ist;
  • 59 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 60 eine Teilansicht ist, welche entlang einer Linie LX – LX in 59 genommen ist;
  • 61 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 62 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 63 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 64 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 65 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 66 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 67 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 68 eine Teilansicht ist, welche entlang einer Linie LXVIII – LXVIII in 67 genommen ist;
  • 69 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 70 eine Teilansicht ist, welche entlang einer Linie LXX – LXX in 69 genommen ist;
  • 71 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 72 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 73 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 74 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 75 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 76 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 77 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 78 eine Teilansicht ist, welche entlang einer Linie LXXVIII – LXXVIII in 77 genommen ist;
  • 79 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 80 eine Teilansicht ist, welche entlang einer Linie LXXX – LXXX in 79 genommen ist;
  • 81 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 82 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 83 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 84 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 85 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 86 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 87 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 88 eine Teilansicht ist, welche entlang ein er Linie LXXXVIII – LXXXVIII in 87 genommen ist;
  • 89 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 90 eine Teilansicht ist, welche entlang einer Linie XL – XL in 89 genommen ist;
  • 91 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 92 eine Teilansicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 93 eine Draufsicht ist, welche einen Schritt des Herstellungsverfahrens der vorliegenden Erfindung zeigt;
  • 94 eine Teilansicht ist, welche entlang einer Linie XCIV – XCIV in 93 genommen ist;
  • 95 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 96 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 97 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 98 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 99 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 100 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 101 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 2 zeigt;
  • 102 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 2 zeigt;
  • 103 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 2 zeigt;
  • 104 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 105 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 1 zeigt;
  • 106 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 107 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 108 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 109 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 110 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 111 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 3 zeigt;
  • 112 ein Schaltplan ist, welcher eine Modifikation auf das Aufbaubeispiel 4 zeigt;
  • 113 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 4 zeigt;
  • 114 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 4 zeigt;
  • 115 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 4 zeigt; und
  • 116 eine Teilansicht ist, welche eine Modifikation auf das Aufbaubeispiel 4 zeigt.
  • Im folgenden wird ein magnetischer Festkörperspeicher eines Aspektes der vorliegenden Erfindung detailliert mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • 1. Zellenanordnungs-Aufbau
  • Zunächst wird im folgenden ein Zellenanordnungs-Aufbau eines magnetischen Festkörperspeichers eines Aspektes der vorliegenden Erfindung detailliert beschrieben.
  • (1) Aufbaubeispiel 1
  • Im Aufbaubeispiel 1 wird ein Lese-Block aus vier TMR Elementen gebildet. In diesem Beispiel wird ein Fall beschrieben, bei welchem die Anzahl an TMR Elementen in einem Lese-Block gleich vier beträgt. Jedoch ist die Anzahl an TMR Elementen in einem Lese-Block nicht auf vier beschränkt, und kann frei gewählt werden.
  • (1) Schaltungsaufbau
  • Zunächst wird der Schaltungsaufbau beschrieben.
  • 1 zeigt einen Hauptteil eines magnetischen Festkörperspeichers als Aufbaubeispiel 1 der vorliegenden Erfindung. 2 zeigt ein Beispiel eines in 1 gezeigten Spaltenauswahl-Schalters.
  • Eine Speicherzellenanordnung 11 hat eine Mehrzahl an TMR Elementen 12, welche in X-, Y- und Z-Richtungen angeordnet sind. Die Z-Richtung bedeutet eine Richtung senkrecht zu den X- und Y-Richtungen, das heißt eine Richtung senkrecht zur Speicherzellenanordnungs-Ebene.
  • In diesem Beispiel hat die Speicherzellenanordnung 11 einen Zellenanordnungs-Aufbau, welcher aus j TMR Elementen 12, welche in der X-Richtung angeordnet sind, n TMR Elementen 12, welche in der Y-Richtung angeordnet sind, und vier TMR Elementen (MTJ1, MTJ2, MTJ3 und MTJ4) 12, welche in der Z-Richtung gestapelt sind, gebildet wird.
  • In diesem Beispiel beträgt die Anzahl an TMR Elementen 12, welche in der Z-Richtung gestapelt sind, gleich vier. Jedoch ist die Anzahl an TMR Elemente nicht genau beschränkt, solange die Anzahl gleich zwei oder mehr beträgt.
  • Die vier TMR Elemente 12, welche in der Z-Richtung gestapelt sind, bauen einen Lese-Block BKik (i = 1, 2, j, k=1, 2,..., n) auf. Tatsächlich überlappen sich die vier TMR Elemente 12 im Lese-Block BKik in der Richtung (Z-Richtung), welche zur Speicherzellenanordnungs-Ebene senkrecht ist.
  • In diesem Beispiel wird eine Zeile durch j Lese-Blöcke BKik aufgebaut, welche in der X-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat n Zeilen. Zusätzlich wird eine Spalte durch n Lese-Blöcke BKik aufgebaut, welche in der Y-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat j Spalten.
  • Ein Anschluss von jedem der vier TMR Elemente 12 im Block BKik ist gemeinsam verbunden. Die Anschlüsse sind mit einer Quellenleitung SLi (i = 1, 2,..., j) über einen Leseauswahl-Schalter (Blockauswahl-Schalter oder Zeilenauswahl-Schalter) RSW verbunden, welcher beispielsweise aus einem MOS Transistor gebildet wird. Die Quellenleitung SLi erstreckt sich in Y-Richtung. Beispielsweise ist eine Quellenleitung SLi in einer Spalte angeordnet.
  • Die Quellenleitung SLi ist beispielsweise über einen Spaltenauswahl-Schalter 29C, welcher aus einem MOS Transistor ausgebildet ist, mit einem Massepunkt VSS verbunden.
  • Im Lesebetrieb werden in der ausgewählten Zeile die Leseauswahl-Schalter RSW in den Lese-Blöcken BKik eingeschaltet. In der ausgewählten Spalte wird der Spaltenauswahl-Schalter 29C eingeschaltet. Aus diesem Grund erhält das Potential der Quellenleitung SLi das Massenpotential VSS. Das heißt, dass ein Lesestrom nur an die TMR Elemente 12 im Lese-Block BKik fließt, welcher sich am Schnittpunkt zwischen der ausgewählten Zeile und der ausgewählten Spalte befindet.
  • Im Lesemodus ist bei einer nicht ausgewählten Spalte der Spaltenauswahl-Schalter 29C auf AUS. Somit ist der weitere Anschluss jedes TMR Elements 12 in den Lese-Blöcken BKik in einer nicht ausgewählten Spalte kurzgeschlossen.
  • In diesem Fall können, wenn Lesebit-Leitungen BL4 (j–1)+1, BL4 (j–1)+2, BL4 (j–1)+3 und BL4 (j–1)+4 in einer nicht ausgewählten Spalte unterschiedliche Potentiale haben, diese den Lesebetrieb beeinflussen. Um dies zu verhindern, werden die Lesebit-Leitungen BL4 (j–1)+1, BL4(j–1)+2, BL4(j–1)+3 und BL4 (j–1)+4 in einer nicht ausgewählten Spalte auf einen Äquipotentialpegel gesetzt (beispielsweise Massepotential).
  • Im Lesebetrieb sind die Leseauswahl-Schalter RSW in einer nicht ausgewählten Zeile auf AUS. Somit ist der weitere Anschluss jedes TMR Elements 12 in den Lese-Blöcken BKik in einer nicht ausgewählten Zeile ebenfalls kurzgeschlossen.
  • Der Kurzschluss zwischen den TMR Elementen 12 in den Lese-Blöcken BKik, welche zu der ausgewählten Spalte und den nicht ausgewählten Zeilen gehören, kann den Lesebetrieb der TMR Elemente 12 im ausgewählten Lese-Block BKik beeinflussen, welcher zur ausgewählten Zeile und Spalte gehört.
  • Somit können beispielsweise, wie in 3 gezeigt, Blockauswahl-Schalter BSW, welche jeweils aus einem MOS Transistor gebildet sind, in jedem Lese-Block BKik angeordnet sein. Die Lesebit-Leitungen BL4 (j–1)+1, BL4 (j–1)+2, BL4(j–1)+3 und BL4 (j-1)+4 können lediglich elektrisch mit den TMR Elementen 12 im ausgewählten Lese-Block BKik verbunden sein, welcher zur ausgewählten Zeile und Spalte gehört. Zusätzlich kann der Lesestrom lediglich diesen TMR Elementen zugeführt werden.
  • Der weitere Anschluss jedes der vier TMR Elemente 12 im Lese-Block BKik ist unabhängig mit einer entsprechenden der Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4(j– 1)+3 und BL4 ((j–1))+4 verbunden. Vier Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 sind in einer Spalte in Übereinstimmung mit vier TMR Elementen 12 in einem Lese-Block BKik angeordnet.
  • Die Lesebit-Leitungen BL4 (j–1)+1, BL4 (j–1)+2, BL4 (j–1)+3 und BL4 ((j–1))+4 erstrecken sich in der Y-Richtung. Ein Ende von jeder Lesebit-Leitung ist über den Spaltenauswahl-Schalter (MOS Transistor) 29C mit einer gemeinsamen Datenleitung 30 verbunden. Die gemeinsame Datenleitung 30 ist mit einer Lese-Schaltung (welche beispielsweise einen Lese-Verstärker, Auswähler und einen Ausgabepuffer enthält) 29B verbunden.
  • Ein Spaltenauswahl-Leitungssignal CSLi (i = 1, 2,..., j) wird dem Spaltenauswahl-Schalter 29C eingegeben. Ein Spalten-Dekoder 32 gibt das Spaltenauswahl-Leitungssignal CSLi aus.
  • In diesem Beispiel wirken die Lesebit-Leitungen BL4(j-1)+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 ebenfalls als Schreibbit-Leitungen.
  • Das heißt, dass ein Ende jeder der Schreib-/Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4(j–1)+4 mit einem Schaltungsblock 29A verbunden ist, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält. Das weitere Ende ist mit einem Schaltungsblock 31 verbunden, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält.
  • Im Schreibbetrieb sind die Schaltungsblöcke 29A und 31 in einen Betriebszustand gesetzt. Ein Schreibstrom fließt an die Schreib-/Lesebit-Leitungen BL4(j–1)+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4, und zwar gemäß von Schreibdaten in einer Richtung zum Schaltungsblock 29A oder 31.
  • Eine Mehrzahl (in diesem Beispiel gleich vier) an Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4, welche sich in X-Richtung erstrecken, und in der Z-Richtung gestapelt sind, ist nahe den vier TMR Elementen 12 des Lese-Blocks BKik angeordnet. Hier zeigt n eine Zeilenanzahl (n = 1, 2, ...) an.
  • In diesem Beispiel, was die Schreibwort-Leitungen betrifft, welche sich in X-Richtungen erstrecken, ist eine Schreibwort-Leitung an einer Stufe in einer Zeile angeordnet. Das heißt, dass eine Schreibwort-Leitung einem TMR Element im ausgewählten Lese-Block BKik entspricht. In diesem Fall ist die Anzahl an Schreibwort-Leitungen in einer Zeile, welche sich in X-Richtung erstreckt, gleich der Anzahl an Stufen der gestapelten TMR Elemente 12.
  • Wie in 95 und 96 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elemente (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen unmittelbar unter den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten gemeinsam benutzt werden.
  • Das TMR Element im Block und ein detaillierter Aufbau daneben werden detailliert im Abschnitt über den Vorrichtungsaufbau beschrieben.
  • Ein Ende der Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4 ist mit einem Schreibwortleitungs-Treiber 23A-n verbunden. Das weitere Ende ist mit einem Schreibwortleitungs-Ballast 24-n verbunden.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW ist mit einer Lesewort-Leitung RWLn (n = 1, 2,...) verbunden. Eine Lesewort-Leitung RWLn ist in einer Zeile angeordnet, das heißt, dass sie gemeinsam durch die Mehrzahl an Blöcken BKik benutzt wird, welche in X-Richtung angeordnet sind.
  • Wenn beispielsweise eine Spalte vier Blöcke hat, beträgt die Anzahl an Lesewort-Leitungen RWLn gleich vier. Jede Lesewort-Leitung RWLn erstreckt sich in X-Richtung. Ein Ende der Lesewort-Leitung RWLn ist mit einem Lesewortleitungs-Treiber 23B-n verbunden.
  • Wenn ein Lese-Block BKik einen wie in 3 gezeigten Schaltungsaufbau hat, ist die Lesewort-Leitung RWLn ebenfalls mit den Gates der Blockauswahl-Schalter BSW (MOS Transistoren) verbunden.
  • Das heißt, dass, wenn der in 3 gezeigte Schaltungsaufbau verwendet wird, nur die Leseauswahl-Schalter RSW und Blockauswahl-Schalter BSW in den Blöcken BKik auf der ausgewählten Zeile, das heißt die Zeile, bei welcher das Potential der Lesewort-Leitung RWLn auf einem "H"-Pegel ist, eingeschaltet werden.
  • Im Schreibbetrieb wählt ein Zeilen-Dekoder 25-n eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Schreibwortleitungs-Treiber 23A-n führt den Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4 in der ausgewählten Zeile Schreibströme zu. Die Schreibströme werden durch den Schreibwortleitungs-Ballast 24-n absorbiert.
  • Im Lesebetrieb wählt der Zeilen-Dekoder 25-n eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Schreibwortleitungs-Treiber 23B-n führt der Lesewort-Leitung RWLn in der ausgewählten Zeile eine Lesespannung (="H") zu.
  • Im magnetischen Festkörperspeicher der vorliegenden Erfindung wird eine Spalte aus einer Mehrzahl an Lese-Blöcken aufgebaut. Eine Mehrzahl an TMR Elementen in jedem Lese-Block wird jeweils mit unterschiedlichen Lesebit-Leitungen verbunden. Somit können Daten der Mehrzahl an TMR Elemente im Lese-Block auf einmal durch einen Lese-Schritt gelesen werden.
  • Die Mehrzahl an TMR Elementen in jedem Lese-Block wird gestapelt, um eine Mehrzahl an Stufen auf einem Halbleitersubstrat zu bilden. Jede Lesebit-Leitung wirkt ebenfalls als eine Schreibbit-Leitung. Das heißt, dass, da keine Zwischenverbindung in der Zellenanordnung ausgebildet zu werden braucht, welche lediglich als eine Schreibbit-Leitung wirkt, der Aufbau der Zellenanordnung vereinfacht werden kann.
  • In jedem Lese-Block sind der Leseauswahl-Schalter RSW und die Blockauswahl-Schalter (3) angeordnet. Ein Spaltenauswahl-Schalter ist zwischen einer Quellenleitung und dem Massepunkt verbunden. Im Lesebetrieb beeinflussen die TMR Elemente in einem nicht ausgewählten Lese-Block nicht den Lesebetrieb. Somit ist der Lesebetrieb stabilisiert.
  • (2) Vorrichtungsaufbau
  • Der Vorrichtungsaufbau wird als nächstes beschrieben.
  • 4 und 5 zeigen den Vorrichtungsaufbau eines Blockes des magnetischen Festkörperspeichers als Aufbaubeispiel 1 der vorliegenden Erfindung.
  • 4 zeigt die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 5 zeigt die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Dieselben Bezugsziffern wie in 1 bis 3 kennzeichnen dieselben Elemente in 4 und 5, um die Übereinstimmung zwischen den Elementen zu zeigen.
  • Der Leseauswahl-Schalter (MOS Transistor) RSW ist auf dem Oberflächenbereich eines Halbleitersubstrats 41 angeordnet. Die Quelle des Leseauswahl-Schalters RSW ist über einen Kontaktstecker 42F mit der Quellenleitung SLi verbunden. Die Quellenleitung SLi erstreckt sich geradewegs, beispielsweise in die Y-Richtung, und ist über einen Spaltenauswahl-Schalter mit der Massenzuführung verbunden, welcher am Peripherieabschnitt des Speicherzellenanordnungs-Bereiches angeordnet ist.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW dient als die Lesewort-Leitung RWLn. Die Lesewort-Leitung RWLn erstreckt sich in die X-Richtung. Die vier TMR Elemente (MTJ (magnetische Tunnelverbindung) Elemente) MTJ1, MTJ2, MTJ3 und MTJ4 sind auf dem Leseauswahl-Schalter RSW bei einer Mehrzahl an Stufen gestapelt.
  • Ein Ende (in diesem Beispiel das untere Ende) jedes der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist mit einem entsprechenden Ende der unteren Elektroden 44A, 44B, 44C und 44D verbunden. Kontaktstecker 42A, 42B, 42C, 42D und 42E und eine Zwischenschicht 43 verbinden die unteren Elektroden 44A, 44B, 44C und 44D miteinander elektrisch, und verbinden sie ebenfalls elektrisch mit dem Drain des Leseauswahl-Schalters RSW.
  • Das andere Ende (in diesem Beispiel das obere Ende) von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist elektrisch mit einer entsprechenden der Lese-/Schreibbit-Leitung BL1, BL2, BL3 und BL4 verbunden. Die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in Y-Richtung.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind jeweils unabhängig mit den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 sind unmittelbar unterhalb den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 und in der Nähe von ihnen angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 erstrecken sich in X-Richtung.
  • In diesem Beispiel sind vier Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • In diesem Beispiel sind die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, auf den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, sind unterhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Jedoch ist die Positionsbeziehung der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 und der Schreibwort- Leitungen WWL1, WWL2, WWL3 und WWL4 mit Bezug auf den TMR Elementen nicht darauf beschränkt.
  • Beispielsweise können, wie in 97 und 98 gezeigt, die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, unterhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sein. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, können oberhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sein.
  • Wie in 99 und 100 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen gleich unterhalb den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Gemäß einem solchen Vorrichtungsaufbau ist die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block jeweils mit den unterschiedlichen Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Somit können Daten der Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block auf einmal durch einen Leseschritt gelesen werden.
  • Die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block wird bei einer Mehrzahl an Stufen auf dem Halbleitersubstrat 41 gestapelt. Zusätzlich erstrecken sich nur die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in der Y-Richtung. Aus diesem Grund ist, sogar wenn die Anzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 erhöht ist, der Zellenanordnungs-Aufbau nicht kompliziert.
  • 6 zeigt die Positionsbeziehung zwischen den TMR Elementen in den Schreibwort-Leitungen und Lese-/Schreibbit-Leitungen in dem in 4 und 5 gezeigten Vorrichtungsaufbau.
  • Bei dem in 4 und 5 gezeigten Vorrichtungsaufbau sind die unteren Elektroden 44A, 44B, 44C und 44D, die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 und die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 an den jeweiligen Stufen der Mehrzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Die Layouts von beispielsweise den Stufen der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4, werden so erstellt, dass sie identisch sind.
  • Jede der unteren Elektroden 44A, 44B, 44C und 44D hat beispielsweise ein rechteckiges Muster. Sie haben Kontaktbereiche, welche den Kontaktsteckern 42A bis 42E an Teilabschnitten entsprechen. Die unteren Elektroden 44A, 44B, 44C und 44D haben die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 an den verbleibenden Abschnitten.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind an den Zwischenbereichen zwischen den Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 und den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 angeordnet.
  • (3) Aufbaubeispiel eines TMR Elements
  • 7 bis 9 zeigen Aufbaubeispiele des TMR Elements.
  • Das in 7 gezeigte TMR Element hat den grundlegendsten Aufbau, welcher zwei ferromagnetische Schichten und eine zwischen diesen Schichten zwischengesetzte Tunnelbarrieren-Schicht hat.
  • Eine anti-ferromagnetische Schicht zum Fixieren der Magnetisierungsrichtung ist einer fixierten Schicht (Pinning-Schicht) der zwei ferromagnetischen Schichten, in welcher die Magnetisierungsrichtung fixiert ist, hinzugefügt. Die Magnetisierungsrichtung in einer freien Schicht (Speicherschicht) der zwei ferromagnetischen Schichten, in welcher die Magnetisierungsrichtung frei geändert werden kann, ist durch ein synthetisiertes magnetisches Feld, welches durch eine Schreibwort-Leitung und eine Schreibbit-Leitung gebildet wird, bestimmt.
  • Das in 8 gezeigte TMR Element hat zwei Tunnelbarrieren-Schichten um die Vorspannung höher als in dem in 7 gezeigten TMR Element zu gestalten.
  • Das in 8 gezeigte TMR Element kann derart angesehen werden, dass es einen Aufbau (Doppelverbindungsaufbau) hat, bei welchem zwei in 7 gezeigte TMR Elemente in Serie verbunden sind.
  • In diesem Beispiel hat das TMR Element zwei ferromagnetische Schichten. Es sind Tunnelbarrieren-Schichten zwischen den ferromagnetischen Schichten eingesetzt. Anti-ferromagnetische Schichten sind den zwei ferromagnetischen Schichten (Pinning-Schichten) an zwei Enden hinzugefügt. Die mittlere Schicht in den drei ferromagnetischen Schichten dient als eine freie Schicht (Speicherschicht), in welcher die Magnetisierungsrichtung frei geändert werden kann.
  • Das in 9 gezeigte TMR Element kann ganz einfach magnetische Kraftlinien in der ferromagnetischen Schicht, welche als eine Speicherschicht dient, schließen, und zwar verglichen mit dem in 7 gezeigten TMR Element.
  • Was das TMR Element dieses Beispiels betrifft, so kann es so angesehen werden, dass die Speicherschicht des in 7 gezeigten TMR Elements durch eine Speicherschicht ersetzt wird, welche aus zwei ferromagnetischen Schichten und einer nichtmagnetischen Metallschicht (beispielsweise eine Aluminiumschicht), welche zwischen jenen Schichten zwischengesetzt wird, ausgebildet ist.
  • Wenn die Speicherschicht des TMR Elements einen dreischichtigen Aufbau hat, welcher aus zwei ferromagnetischen Schichten und einer nicht magnetischen Metallschicht, welche zwischen jenen Schichten zwischengesetzt ist, gemacht ist, schließen sich magnetische Kraftlinien in den zwei ferromagnetischen Schichten der Speicherschicht vollständig. Das heißt, dass das MR-Verhältnis verbessert werden kann, da jegliche anti-magnetische Feldkomponente in den zwei ferromagnetischen Schichten der Speicherschicht verhindert werden kann.
  • Die Aufbaubeispiele des TMR Elements wurden oben beschrieben. Bei der vorliegenden Erfindung (Schaltungsaufbau, Vorrichtungsaufbau, Lesebetriebs-Mechanismus, Lese-Schaltung und Herstellungsverfahren) ist der Aufbau des TMR Elements nicht insbesondere beschränkt. Die drei oben beschriebenen Aufbaubeispiele sind lediglich repräsentative Beispiele des TMR Element Aufbaus.
  • (2) Aufbaubeispiel 2
  • Aufbaubeispiel 2 ist eine Modifikation des Aufbaubeispiels 1. Ein kennzeichnendes Merkmal von Aufbaubeispiel 2, welches sich vom Aufbaubeispiel 1 unterscheidet, ist die Richtung eines Leseauswahl- Schalters. Das heißt, dass im Aufbaubeispiel 2 der Leseauswahl-Schalter von Aufbaubeispiel 1 um 90° gedreht wird.
  • (1) Schaltungsaufbau
  • Zunächst wird der Schaltungsaufbau beschrieben.
  • 10 zeigt einen Hauptteil eines magnetischen Festkörperspeichers als Aufbaubeispiel 2 der vorliegenden Erfindung. Der Schaltplan von 10 entspricht jenem von 2. Der Umriss der Speicherzellenanordnung und ihr Peripherieabschnitt im Aufbaubeispiel 2 ist derselbe wie in 1.
  • Ein Anschluss von jedem von vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in einem Block BK1l ist über einen Leseauswahl-Schalter (Blockauswahl-Schalter oder Zeilenauswahl-Schalter) RSW, welcher beispielsweise durch einen MOS Transistor gebildet wird, mit einer Quellenleitung SL1 verbunden.
  • Die Leitung, welche Source und Drain des Leseauswahl-Schalters RSW verbindet, ist zur X-Richtung parallel. Das heißt, dass die Kanallänge des Leseauswahl-Schalters RSW gleich der X-Richtung Länge des Kanals des Leseauswahl-Schalters RSW ist. Die Kanalbreite ist die Y-Richtung Breite des Kanals des Leseauswahl-Schalters RSW.
  • Das Gate des Leseauswahl-Schalters RSW erstreckt sich in der Y-Richtung und ist an einem vorbestimmten Abschnitt mit einer Lesewort-Leitung RWL1 verbunden, welche sich in der X-Richtung erstreckt.
  • Die Quellenleitung SL1 erstreckt sich in der Y-Richtung. Beispielsweise ist eine Quellenleitung in einer Spalte angeordnet. Die Quellenleitung SL1 ist über einen Spaltenauswahl-Schalter 29C, welcher beispielsweise durch einen MOS Transistor ausgebildet wird, mit der Massenzuführung verbunden.
  • Es wird angenommen, dass der Lese-Block BK1l im Lesebetrieb ausgewählt ist. Zu diesem Zeitpunkt ist der Leseauswahl-Schalter RSW im Lese-Block BK1l eingeschaltet. Zusätzlich ist der Spaltenauswahl-Schalter 29C eingeschaltet. Aus diesem Grund ändert sich das Potential der Quellenleitung SL1 auf das Massenpotential. Das heißt, dass ein Lesestrom an die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l fließt.
  • Der weitere Anschluss von jedem der vier TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l ist unabhängig mit einer entsprechenden der Lesebit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lesebit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit den vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l angeordnet sind.
  • Die Lesebit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in der Y-Richtung. Ein Ende von jeder Lesebit-Leitung ist über den Spaltenauswahl-Schalter (MOS Transistor) 29C mit einer gemeinsamen Datenleitung 30 verbunden. Die gemeinsame Datenleitung 30 ist mit einer Lese-Schaltung (welche beispielsweise einen Leseverstärker, Auswähler und Ausgabepuffer enthält) 29B verbunden.
  • Ein Spaltenauswahl-Leitungssignal CSL1 wird dem Spaltenauswahl-Schalter 29C eingegeben. Ein Spalten-Dekoder 32 gibt das Spaltenauswahl-Leitungssignal CSL1 aus.
  • In diesem Beispiel wirken die Lesebit-Leitungen BL1, BL2, BL3 und BL4 ebenfalls als Schreibbit-Leitungen. Das heißt, dass ein Ende von jeder der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 mit einem Schaltungsblock 29A verbunden ist, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält. Das andere Ende ist mit einem Schaltungsblock 31 verbunden, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält.
  • Im Schreibbetrieb werden die Schaltungsblöcke 29A und 31 in einen Betriebszustand gesetzt. Ein Schreibstrom fließt an die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 gemäß von Schreibdaten in einer Richtung zum Schaltungsblock 29A oder 31.
  • Eine Mehrzahl (in diesem Beispiel vier) an Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in X-Richtung erstreckt und in Z-Richtung gestapelt ist, ist nahe den vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 des Lese-Blocks BK1l angeordnet.
  • In diesem Beispiel ist, was die Schreibwort-Leitungen betrifft, welche sich in X-Richtung erstrecken, eine Schreibwort-Leitung an einer Stufe in einer Zeile angeordnet. Das heißt, dass eine Schreibwort-Leitung einem TMR Element im Schreibblock BK1l entspricht. In diesem Beispiel ist die Anzahl an Schreibwort-Leitungen in einer Zeile, welche sich in X-Richtung erstrecken, gleich der Anzahl an Stufen der gestapelten TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4.
  • Wie in 101 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und ein unteres TMR Element) hinsichtlich von einem Ebnen von Isolierfilmen unmittelbar unter den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Ein Ende von jeder der Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 ist mit einem Schreibwortleitungs-Treiber 23A-n verbunden. Das andere Ende ist mit einem Schreibwortleitungs-Ballast 24-n verbunden.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW ist mit der Lesewort-Leitung RWL1 verbunden. Eine Lesewort-Leitung RWL1 ist in einer Zeile angeordnet, das heißt, dass sie gemeinsam durch die Mehrzahl an Blöcken verwendet wird, welche in der X-Richtung angeordnet sind.
  • Im Schreibbetrieb wählt ein Zeilen-Dekoder 25-1 eine der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Schreibwortleitungs-Treiber 23A-n führt den Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in der ausgewählten Zeile Schreibströme zu. Die Schreibströme werden durch den Schreibwortleitungs-Ballast absorbiert.
  • Im Lesebetrieb wählt der Zeilen-Dekoder 25-1 eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Ein Lesewortleitungs-Treiber 23B-1 führt der Lesewort-Leitung RWL1 in der ausgewählten Zeile eine Lesespannung (="H") zu.
  • Im magnetischen Festkörperspeicher der vorliegenden Erfindung wird eine Spalte aus einer Mehrzahl an Lese-Blöcken aufgebaut. Eine Mehrzahl an TMR Elementen in jedem Lese-Block wird jeweils mit unterschiedlichen Lesebit-Leitungen verbunden. Somit können Daten der Mehrzahl an TMR Elemente im Lese-Block auf einmal durch einen Lese-Schritt gelesen werden.
  • Die Mehrzahl an TMR Elementen in jedem Lese-Block wird gestapelt, um eine Mehrzahl an Stufen auf einem Halbleitersubstrat zu bilden. Jede Lesebit-Leitung wirkt ebenfalls als eine Schreibbit-Leitung. Das heißt, dass, da keine Zwischenverbindung in der Zellenanordnung ausgebildet zu werden braucht, welche lediglich als eine Schreibbit-Leitung wirkt, der Aufbau der Zellenanordnung vereinfacht werden kann.
  • In jedem Lese-Block ist der Leseauswahl-Schalter RSW angeordnet. Ein Spaltenauswahl-Schalter ist zwischen einer Quellenleitung und der Masseleitung verbunden. Im Lesebetrieb beeinflussen die TMR Elemente in einem nicht ausgewählten Lese-Block den Lesebetrieb kaum. Somit ist der Lesebetrieb stabilisiert.
  • (2) Vorrichtungsaufbau
  • Der Vorrichtungsaufbau wird als nächstes beschrieben.
  • 11 und 12 zeigen den Vorrichtungsaufbau eines Blockes des magnetischen Festkörperspeichers als Aufbaubeispiel 2 der vorliegenden Erfindung.
  • 11 zeigt die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 12 zeigt die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Dieselben Bezugsziffern wie in 9 kennzeichnen dieselben Elemente in 11 und 12, um die Übereinstimmung zwischen den Elementen zu zeigen.
  • Der Leseauswahl-Schalter (MOS Transistor) RSW ist auf dem Oberflächenbereich eines Halbleitersubstrats 41 angeordnet. Die Quelle des Leseauswahl-Schalters RSW ist über einen Kontaktstecker 42F mit der Quellenleitung SLi verbunden. Die Quellenleitung SLi erstreckt sich geradewegs, beispielsweise in die Y-Richtung, und ist über einen Spaltenauswahl-Schalter mit der Massenzuführung verbunden, welcher am Peripherieabschnitt des Speicherzellenanordnungs-Bereiches angeordnet ist.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW dient als die Lesewort-Leitung RWLn. Die Lesewort-Leitung RWLn erstreckt sich in die X-Richtung. Die vier TMR Elemente (MTJ (magnetische Tunnelverbindung) Elemente) MTJ1, MTJ2, MTJ3 und MTJ4 sind auf dem Leseauswahl-Schalter RSW bei einer Mehrzahl an Stufen gestapelt.
  • Ein Ende (in diesem Beispiel das untere Ende) jedes der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist mit einem entsprechenden Ende der unteren Elektroden 44A, 44B, 44C und 44D verbunden. Kontaktstecker 42A, 42B, 42C, 42D und 42E und eine Zwischenschicht 43 verbinden die unteren Elektroden 44A, 44B, 44C und 44D miteinander elektrisch, und verbinden sie ebenfalls elektrisch mit dem Drain des Leseauswahl-Schalters RSW.
  • Das andere Ende (in diesem Beispiel das obere Ende) von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist elektrisch mit einer entsprechenden der Lese-/Schreibbit-Leitung BL1, BL2, BL3 und BL4 verbunden. Die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in Y-Richtung.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind jeweils unabhängig mit den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 sind unmittelbar unterhalb den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 und in der Nähe von ihnen angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 erstrecken sich in X-Richtung.
  • In diesem Beispiel sind vier Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • In diesem Beispiel sind die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, auf den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, sind unterhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Jedoch ist die Positionsbeziehung der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 und der Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 mit Bezug auf den TMR Elementen nicht darauf beschränkt.
  • Beispielsweise können, wie in 102 und 103 gezeigt, die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, unterhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sein. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, können oberhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sein.
  • Wie in 104 und 105 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen gleich unterhalb den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Gemäß einem solchen Vorrichtungsaufbau ist die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block jeweils mit den unterschiedlichen Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Somit können Daten der Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block auf einmal durch einen Leseschritt gelesen werden.
  • Die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block wird bei einer Mehrzahl an Stufen auf dem Halbleitersubstrat 41 gestapelt. Zusätzlich erstrecken sich nur die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in der Y-Richtung. Aus diesem Grund ist, sogar wenn die Anzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 erhöht ist, der Zellenanordnungs-Aufbau nicht kompliziert.
  • (3) Aufbaubeispiel 3
  • Aufbaubeispiel 3 ist eine Modifikation auf das Aufbaubeispiel 1. Ein kennzeichnendes Merkmal von Aufbaubeispiel 3, welches sich vom Aufbaubeispiel 1 unterscheidet, ist die Zwischenverbindung, welche mit Gate und Source eines Leseauswahl-Schalters verbunden ist.
  • Das heißt, dass im Aufbaubeispiel 3 das Gate des Leseauswahl-Schalters mit einer Dekodierungs-Leitung verbunden ist, und das dessen Source mit einer Lesewort-Leitung verbunden ist. Der Leseauswahl-Schalter in einem Leseblock wird durch Spaltenadresssignale ausgewählt.
  • (1) Schaltungsaufbau
  • Zunächst wird der Schaltungsaufbau beschrieben.
  • 13 zeigt einen Hauptteil eines magnetischen Festkörperspeichers als Aufbaubeispiel 3 der vorliegenden Erfindung. 14 zeigt ein Beispiel eines in 13 gezeigten Spaltenauswahl-Schalters.
  • Eine Speicherzellenanordnung 11 hat eine Mehrzahl an TMR Elementen 12, welche in X-, Y- und Z-Richtungen angeordnet sind. Die Z-Richtung bedeutet eine Richtung senkrecht zu den X- und Y-Richtungen, das heißt eine Richtung senkrecht zur Speicherzellenanordnungs-Ebene.
  • Die Speicherzellenanordnung 11 hat einen Zellenanordnungs-Aufbau, welcher aus j TMR Elementen 12, welche in der X-Richtung angeordnet sind, n TMR Elementen 12, welche in der Y-Richtung angeordnet sind, und vier TMR Elementen (MTJ1, MTJ2, MTJ3 und MTJ4) 12, welche in der Z-Richtung gestapelt sind, gebildet wird. Die Anzahl an TMR Elementen 12, welche in der Z-Richtung gestapelt sind, beträgt gleich vier. Jedoch ist die Anzahl an TMR Elemente nicht genau beschränkt, solange die Anzahl gleich zwei oder mehr beträgt.
  • Die vier TMR Elemente 12, welche in der Z-Richtung gestapelt sind, bauen einen Lese-Block BKik (i = 1, 2, ..., j , k = 1, 2,..., n) auf . Tatsächlich überlappen sich die vier TMR Elemente 12 im Lese-Block BKik in der Richtung (Z-Richtung), welche zur Speicherzellenanordnungs-Ebene senkrecht ist.
  • In diesem Beispiel wird eine Zeile durch j Lese-Blöcke BKik aufgebaut, welche in der X-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat n Zeilen. Zusätzlich wird eine Spalte durch n Lese-Blöcke BKik aufgebaut, welche in der Y-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat j Spalten.
  • Ein Anschluss von jedem der vier TMR Elemente 12 im Block BKik wird mit einer Lesewort-Leitung RWLn (n = 1, 2,...) über einen Leseauswahl-Schalter (Blockauswahl-Schalter oder Zeilenauswahl-Schalter) RSW verbunden, welcher beispielsweise durch einen MOS Transistor gebildet wird. Die Lesewort-Leitung RWLn erstreckt sich in X-Richtung. Beispielsweise ist eine Lesewort-Leitung RWLn in einer Zeile angeordnet.
  • Das Gate des Leseauswahl-Schalters RSW ist mit einer Dekodierungs-Leitung DLi (i = 1, 2,...) verbunden. Die Dekodierungs-Leitung DLi erstreckt sich in der Y-Richtung. Beispielsweise ist eine Dekodierungs-Leitung in einer Spalte angeordnet. Ein Ende der Dekodierungs-Leitung DLi ist mit einem Spalten-Dekoder 32 verbunden.
  • In diesem Beispiel ist die Dekodierungs-Leitung DLi mit dem Spalten-Dekoder 32 verbunden. Das heißt, dass ein Spaltenauswahl-Schalter und Leseauswahl-Schalter in Lese-Blöcken, welche auf einer einzelnen Spalte vorliegen, denselben Betrieb ausführen.
  • Wenn beispielsweise der Spalten-Dekoder 32 ein Spaltenauswahl-Signal CSL1 auf einen "H"-Pegel setzt, wird der Spaltenauswahl-Schalter der Spalte, zu der die Lese-Blöcke BK1l,..., BK1n gehören, eingeschaltet. Zur selben Zeit werden die Leseauswahl-Schalter RSW in den Lese-Blöcken BK1l,... BK1n eingeschaltet.
  • In diesem Beispiel werden sowohl ein Spaltenauswahl-Schalter 29C als auch der Leseauswahl-Schalter RSW im Lese-Block BKik unter Verwendung eines Spaltenauswahl-Signals CSLi (i = 1, 2,...) gesteuert, welches vom Spalten-Dekoder 32 ausgegeben wird.
  • Anstelle dessen können beispielsweise, wie in 15 gezeigt, der Spaltenauswahl-Schalter 29C und der Leseauswahl-Schalter RSW im Leseblock BKik durch unterschiedliche Signale gesteuert werden.
  • Das heißt, dass in dem in 15 gezeigten Beispiel, der Spaltenauswahl-Schalter 29C durch das Spaltenauswahl-Signal CSL1 gesteuert wird, welches von einem Spalten-Dekoder 32A ausgegeben wird. Der Leseauswahl-Schalter RSW im Lese-Block BK1l wird durch ein Blockauswahl-Signal BSL1 gesteuert, welches von einem Spalten-Dekoder 32B ausgegeben wird.
  • Die Spalten-Dekoder 32A und 32B haben identische Aufbauten, wie im Kapitel über die Lese-Schaltung beschrieben wird.
  • Im Lesebetrieb wechselt in der ausgewählten Zeile das Potential der Lesewort-Leitung RWLn auf den "L"-Pegel. In der ausgewählten Spalte werden die Leseauswahl-Schalter RSW in den Lese-Blöcken BKik eingeschaltet, wie oben beschrieben.
  • Somit fließt ein Lesestrom nur an die TMR Elemente 12 im Lese-Block BKik, welcher sich an der Zwischenverbindung zwischen der ausgewählten Zeile und der ausgewählten Spalte befindet.
  • Im Lesemodus sind in einer nicht ausgewählten Spalte die Leseauswahl-Schalter RSW in den Lese-Blöcken BKik auf AUS. Somit ist der weitere Anschluss jedes TMR Elements 12 in den Lese-Blöcken BKik in einer nicht ausgewählten Spalte kurzgeschlossen.
  • Somit können in diesem Fall, wenn Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 in einer nicht ausgewählten Spalte unterschiedliche Potentiale haben, diese den Lesebetrieb beeinflussen. Um dies zu verhindern, werden die Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 in einer nicht ausgewählten Spalte auf einen Äquipotential-Pegel (beispielsweise Massen-Potential) gesetzt.
  • Im Lesebetrieb werden in der ausgewählten Spalte und in den nicht ausgewählten Zeilen beispielsweise die Lesewort-Leitung RWLn in den schwebenden Zustand (floating state) gesetzt (ein festgelegtes Potential, welches dasselbe Potential sein kann wie jenes der ausgewählten Bit-Leitung). In diesem Fall ist in der ausgewählten Spalte und in den nicht ausgewählten Zeilen, da die Leseauswahl-Schalter RSW in den Lese-Blöcken BKik auf EIN sind, der weitere Anschluss von jedem TMR Element in den Blöcken BKik kurzgeschlossen.
  • Der Kurzschluss zwischen den TMR Elementen 12 in den Lese-Blöcken BKik, welche zu der ausgewählten Spalte und zu den nicht ausgewählten Zeilen gehören, kann den Lesebetrieb der TMR Elemente 12 im ausgewählten Lese-Block BKik beeinflussen, welcher zur ausgewählten Zeile und Spalte gehört.
  • Somit können beispielsweise, wie in 16 gezeigt, Blockauswahl-Schalter BSW, welche jeweils aus einem MOS Transistor gebildet werden, in jedem Lese-Block BKik angeordnet werden. Die Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 können nur mit den TMR Elementen 12 im ausgewählten Lese-Block BKik elektrisch verbunden werden, welcher zur ausgewählten Zeile und Spalte gehört. Zusätzlich kann der Lesestrom nur jenen TMR Elementen zugeführt werden.
  • Der weitere Anschluss von jedem der vier TMR Elemente 12 im Lese-Block BKik ist unabhängig mit einer entsprechenden der Lesebit-Leitungen BL4 ((j–1))+1, BL4(j–1)+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 verbunden. Vier Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4(j–1)+3 und BL4(j–1)+4 sind in einer Spalte in Übereinstimmung mit vier TMR Elementen 12 in einem Lese-Block BKik angeordnet.
  • Die Lesebit-Leitungen BL4 (j–1)+1, BL4 (j–1)+2 , BL4 (j–1)+3 und BL4 ((j–1))+4 erstrecken sich in der Y-Richtung. Ein Ende von jeder Lesebit-Leitungen ist über den Spaltenauswahl-Schalter (MOS Transistor) 29C mit einer gemeinsamen Datenleitung 30 verbunden. Die gemeinsame Datenleitung 30 ist mit einer Lese-Schaltung (welche beispielsweise einen Leseverstärker, Auswähler und Ausgabepuffer enthält) 29B verbunden.
  • Ein Spaltenauswahl-Leitungssignal CSLi (i = 1, 2,..., j) wird in den Spaltenauswahl-Schalter 29C eingegeben. Der Spalten-Dekoder 32 gibt das Spaltenauswahl-Leitungssignal CSLi aus.
  • In diesem Beispiel wirken die Lesebit-Leitungen BL4 (j–1)+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 ebenfalls als Schreibbit-Leitungen.
  • Das heißt, dass ein Ende von jeder der Schreib-/Lesebit-Leitungen BL4 ((j–1))+1, BL4 ((j–1))+2, BL4 ((j–1))+3 und BL4 ((j–1))+4 mit einem Schaltungsblock 29A verbunden ist, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält. Das weitere Ende ist mit einem Schaltungsblock 31 verbunden, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält.
  • Im Schreibbetrieb werden die Schaltungsblöcke 29A und 31 in einen Betriebszustand gesetzt. Ein Schreibstrom fließt an die Schreib-/Lesebit-Leitungen BL4(j–1)+1, BL4(j–1)+2, BL4(j–1)+3 und BL4(j–1)+4, und zwar gemäß von Schreibdaten in eine Richtung zum Schaltungsblock 29A oder 31.
  • Eine Mehrzahl an (in diesem Beispiel vier) Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4, welche sich in X-Richtung erstrecken und in Z-Richtung gestapelt sind, sind nahe der vier TMR Elemente 12 des Lese-Blocks BKik angeordnet. Hier zeigt n eine Zeilennummer (n = 1, 2,...) an.
  • In diesem Beispiel, was die Schreibwort-Leitungen betrifft, welche sich in X-Richtung erstrecken, ist eine Schreibwort-Leitung an einer Stufe in einer Zeile angeordnet. Das heißt, dass eine Schreibwort-Leitung einem TMR Element im ausgewählten Lese-Block BKik entspricht. In diesem Fall ist die Anzahl an Schreibwort-Leitungen in einer Zeile, welche sich in X-Richtung erstreckt, gleich der Anzahl an Stufen der gestapelten TMR Elemente 12.
  • Wie in 106 und 107 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elemente (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen unmittelbar unter den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten gemeinsam benutzt werden.
  • Das TMR Element im Block und ein detaillierter Aufbau daneben werden detailliert im Abschnitt über den Vorrichtungsaufbau beschrieben.
  • Ein Ende der Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4 ist mit einem Schreibwortleitungs-Treiber 23A-n verbunden. Das weitere Ende ist mit einem Schreibwortleitungs-Ballast 24-n verbunden.
  • Die Source des Leseauswahl-Schalters (MOS Transistor) RSW ist mit einer Lesewort-Leitung RWLn (n = 1, 2,...) verbunden. Eine Lesewort-Leitung RWLn ist in einer Zeile angeordnet, das heißt, dass sie gemeinsam durch die Mehrzahl an Blöcken BKik benutzt wird, welche in X-Richtung angeordnet sind.
  • Wenn ein Lese-Block BKik einen wie in 16 gezeigten Schaltungsaufbau hat, ist die Lesewort-Leitung RWLn ebenfalls mit den Gates der Blockauswahl-Schalter BSW (MOS Transistoren), beispielsweise durch einen Inverter, verbunden.
  • Das heißt, dass, wenn der in 16 gezeigte Schaltungsaufbau verwendet wird, die Blockauswahl-Schalter BSW in den Blöcken BKik auf der ausgewählten Zeile, das heißt die Zeile, bei welcher das Potential der Lesewort-Leitung RWLn auf einem "L"-Pegel ist, eingeschaltet werden.
  • Das Potential der Lesewort-Leitung RWLn der ausgewählten Zeile ändert sich auf den "L"-Pegel. Zusätzlich werden die Leseauswahl-Schalter RSW in den Lese-Blöcken BKik der ausgewählten Spalte eingeschaltet. Aus diesem Grund, werden die Lesebit-Leitungen BL4(j–1)+1, BL4(j–1)+2 , BL4(j–1)+3 und BL4(j–1)+4 elektrisch nur mit den TMR Elementen 12 im ausgewählten Lese-Block BKik verbunden, welcher zur ausgewählten Zeile und Spalte gehört. Zusätzlich fließt der Lesestrom nur an jene TMR Elemente.
  • Im Schreibbetrieb wählt ein Zeilen-Dekoder 25-n eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Schreibwortleitungs-Treiber 23A-n führt den Schreibwort-Leitungen WWL4(n–1)+1, WWL4(n–1)+2, WWL4(n–1)+3 und WWL4(n–1)+4 in der ausgewählten Zeile Schreibströme zu. Die Schreibströme werden durch den Schreibwortleitungs-Ballast 24-n absorbiert.
  • Im Lesebetrieb wählt der Zeilen-Dekoder 25-n eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Lesewortleitungs-Treiber 23B-n führt der Lesewort-Leitung RWLn in der ausgewählten Zeile eine Lesespannung (= "L") zu.
  • Im magnetischen Festkörperspeicher der vorliegenden Erfindung wird eine Spalte aus einer Mehrzahl an Lese-Blöcken aufgebaut. Eine Mehrzahl an TMR Elementen in jedem Lese-Block wird jeweils mit unterschiedlichen Lesebit-Leitungen verbunden. Somit können Daten der Mehrzahl an TMR Elemente im Lese-Block auf einmal durch einen Lese-Schritt gelesen werden.
  • Die Mehrzahl an TMR Elementen in jedem Lese-Block wird gestapelt, um eine Mehrzahl an Stufen auf einem Halbleitersubstrat zu bilden. Jede Lesebit-Leitung wirkt ebenfalls als eine Schreibbit-Leitung. Das heißt, dass, da keine Zwischenverbindung in der Zellenanordnung ausgebildet zu werden braucht, welche lediglich als eine Schreibbit-Leitung wirkt, der Aufbau der Zellenanordnung vereinfacht werden kann.
  • In jedem Lese-Block sind der Leseauswahl-Schalter RSW und die Blockauswahl-Schalter (16) angeordnet. Der Leseauswahl-Schalter wird durch das Ausgabesignal vom Spalten-Dekoder gesteuert. Der Blockauswahl-Schalter wird durch die Ausgabe vom Zeilen-Dekoder gesteuert. Im Lesebetrieb beeinflussen die TMR Elemente in einem nicht ausgewählten Lese-Block somit nicht den Lesebetrieb. Aus diesem Grund ist der Lesebetrieb stabilisiert.
  • (2) Vorrichtungsaufbau
  • Der Vorrichtungsaufbau wird als nächstes beschrieben.
  • 17 und 18 zeigen den Vorrichtungsaufbau eines Blockes des magnetischen Festkörperspeichers als Aufbaubeispiel 3 der vorliegenden Erfindung.
  • 17 zeigt die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 18 zeigt die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Dieselben Bezugsziffern wie in 13 bis 16 kennzeichnen dieselben Elemente in 17 und 18, um die Übereinstimmung zwischen den Elementen zu zeigen.
  • Der Leseauswahl-Schalter (MOS Transistor) RSW ist auf dem Oberflächenbereich eines Halbleitersubstrats 41 angeordnet. Die Quelle des Leseauswahl-Schalters RSW ist über einen Kontaktstecker 42F mit der Lesewort-Leitung RWLn verbunden. Die Lesewort-Leitung RWLn erstreckt sich geradewegs, beispielsweise in die X-Richtung, und ist mit dem Lesewortleitungs-Treiber verbunden, welcher am Peripherieabschnitt des Speicherzellenanordnungs-Bereiches angeordnet ist.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW dient als eine Dekodierungs-Leitung DLj. Die Dekodierungs-Leitung DLj erstreckt sich in die Y-Richtung, und zwar bei einem Abschnitt, welcher sich von den in 17 und 18 gezeigten Sektionen unterscheidet. Die vier TMR Elemente (MTJ (magnetische Tunnelverbindung) Elemente) MTJ1, MTJ2, MTJ3 und MTJ4 sind auf dem Leseauswahl-Schalter RSW bei einer Mehrzahl an Stufen gestapelt.
  • Ein Ende (in diesem Beispiel das untere Ende) jedes der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist mit einem entsprechenden Ende der unteren Elektroden 44A, 44B, 44C und 44D verbunden. Kontaktstecker 42A, 42B, 42C, 42D und 42E und eine Zwischenschicht 43 verbinden die unteren Elektroden 44A, 44B, 44C und 44D miteinander elektrisch, und verbinden sie ebenfalls elektrisch mit dem Drain des Leseauswahl-Schalters RSW.
  • Das andere Ende (in diesem Beispiel das obere Ende) von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist elektrisch mit einer entsprechenden der Lese-/Schreibbit-Leitung BL1, BL2, BL3 und BL4 verbunden. Die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in Y-Richtung.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind jeweils unabhängig mit den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 sind unmittelbar unterhalb den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 und in der Nähe von ihnen angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 erstrecken sich in X-Richtung.
  • In diesem Beispiel sind vier Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • In diesem Beispiel sind die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, auf den TMR Elementen angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, sind unterhalb der TMR Elemente angeordnet.
  • Jedoch ist die Positionsbeziehung der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 und der Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 mit Bezug auf den TMR Elementen nicht darauf beschränkt.
  • Beispielsweise können, wie in 108 und 109 gezeigt, die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, unterhalb der TMR Elemente angeordnet sein. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, können oberhalb der TMR Elemente angeordnet sein.
  • Wie in 110 und 111 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen gleich unterhalb den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Gemäß einem solchen Vorrichtungsaufbau ist die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block jeweils mit den unterschiedlichen Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Somit können Daten der Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block auf einmal durch einen Leseschritt gelesen werden.
  • Die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block wird bei einer Mehrzahl an Stufen auf dem Halbleitersubstrat 41 gestapelt. Zusätzlich erstrecken sich nur die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in der Y-Richtung. Aus diesem Grund ist, sogar wenn die Anzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 erhöht ist, der Zellenanordnungs-Aufbau nicht kompliziert.
  • 19 zeigt die Positionsbeziehung zwischen den TMR Elementen in den Schreibwort-Leitungen und Lese-/Schreibbit-Leitungen in dem in 17 und 18 gezeigten Vorrichtungsaufbau.
  • Bei dem in 17 und 18 gezeigten Vorrichtungsaufbau sind die unteren Elektroden 44A, 44B, 44C und 44D, die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 und die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 an den jeweiligen Stufen der Mehrzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Die Layouts von beispielsweise den Stufen der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4, werden so erstellt, dass sie identisch sind.
  • Die unteren Elektroden 44A, 44B, 44C und 44D haben beispielsweise ein rechteckiges Muster. Sie haben Kontaktbereiche, welche den Kontaktsteckern 42A bis 42E an Teilabschnitten entsprechen. Die unteren Elektroden 44A, 44B, 44C und 44D haben die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 an den verbleibenden Abschnitten.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind an den Zwischenbereichen zwischen den Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 und den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 angeordnet.
  • (4) Aufbaubeispiel 4
  • Aufbaubeispiel 4 ist eine Modifikation des Aufbaubeispiels 3. Ein kennzeichnendes Merkmal von Aufbaubeispiel 4, welches sich vom Aufbaubeispiel 3 unterscheidet, ist die Richtung eines Leseauswahl-Schalters. Das heißt, dass im Aufbaubeispiel 4 der Leseauswahl-Schalter von Aufbaubeispiel 3 um 90° gedreht ist.
  • (1) Schaltungsaufbau
  • Zunächst wird der Schaltungsaufbau beschrieben.
  • 20 zeigt einen Hauptteil eines magnetischen Festkörperspeichers als Aufbaubeispiel 4 der vorliegenden Erfindung. Der Schaltplan von 20 entspricht jenem von 14. Der Umriss der Speicherzellenanordnung und ihr Peripherieabschnitt im Aufbaubeispiel 4 ist derselbe wie in 13.
  • Ein Anschluss von jedem von vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in einem Block BK1l ist über einen Leseauswahl-Schalter (Blockauswahl-Schalter oder Zeilenauswahl-Schalter) RSW, welcher beispielsweise durch einen MOS Transistor gebildet wird, mit einer Lesewort-Leitung RWL1 verbunden. Die Lesewort-Leitung RWL1 erstreckt sich in X-Richtung.
  • Die Leitung, welche Source und Drain des Leseauswahl-Schalters RSW verbindet, ist zur X-Richtung parallel. Das heißt, dass die Kanallänge des Leseauswahl-Schalters RSW gleich der X-Richtung Länge des Kanals des Leseauswahl-Schalters RSW ist. Die Kanalbreite ist die Y-Richtung Breite des Kanals des Leseauswahl-Schalters RSW.
  • Das Gate des Leseauswahl-Schalters RSW ist mit einer Dekodierungs-Leitung DL1 verbunden. Die Decodierungs-Leitung DL1 ist mit einem Spalten-Dekoder 32 verbunden. Das heißt, dass der Leseauswahl-Schalter RSW durch ein Dekodierungssignal CSL1 gesteuert wird, welches durch Dekodierung eines Spaltenadresssignal erlangt wird.
  • Es wird angenommen, dass der Lese-Block BK1l im Lesebetrieb ausgewählt ist. Zu diesem Zeitpunkt ist, da CSL1 auf "H" wechselt, der Leseauswahl-Schalter RSW im Leseblock BK1l eingeschaltet. Zusätzlich wechselt die Lesewort-Leitung RWL1 auf "L (Massenpotential VSS)". Ferner wird ein Spaltenauswahl-Schalter 29C eingeschaltet.
  • Somit fließt ein Lesestrom an die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l.
  • Der weitere Anschluss von jedem der vier TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l ist unabhängig mit einer entsprechenden der Lesebit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lesebit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit den vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BK1l angeordnet sind.
  • Die Lesebit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in der Y-Richtung. Ein Ende von jeder Lesebit-Leitung ist über den Spaltenauswahl-Schalter (MOS Transistor) 29C mit einer gemeinsamen Datenleitung 30 verbunden. Die gemeinsame Datenleitung 30 ist mit einer Lese-Schaltung (welche beispielsweise einen Leseverstärker, Auswähler und Ausgabepuffer enthält) 29B verbunden.
  • Ein Spaltenauswahl-Leitungssignal CSL1 wird dem Spaltenauswahl-Schalter 29C eingegeben. Ein Spalten- Dekoder 32 gibt das Spaltenauswahl-Leitungssignal CSL1 aus.
  • In diesem Beispiel wirken die Lesebit-Leitungen BL1, BL2, BL3 und BL4 ebenfalls als Schreibbit-Leitungen.
  • Das heißt, dass ein Ende von jeder der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 mit einem Schaltungsblock 29A verbunden ist, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält. Das andere Ende ist mit einem Schaltungsblock 31 verbunden, welcher einen Spalten-Dekoder und einen Schreibbitleitungs-Treiber/-Ballast enthält.
  • Im Schreibbetrieb werden die Schaltungsblöcke 29A und 31 in einen Betriebszustand gesetzt. Ein Schreibstrom fließt an die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 gemäß von Schreibdaten in einer Richtung zum Schaltungsblock 29A oder 31.
  • Eine Mehrzahl (in diesem Beispiel vier) an Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in X-Richtung erstreckt und in Z-Richtung gestapelt ist, ist nahe den vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 des Lese-Blocks BK1l angeordnet.
  • In diesem Beispiel ist, was die Schreibwort-Leitungen betrifft, welche sich in X-Richtung erstrecken, eine Schreibwort-Leitung an einer Stufe in einer Zeile angeordnet. Das heißt, dass eine Schreibwort-Leitung einem TMR Element im Schreibblock BK1l entspricht. In diesem Beispiel ist die Anzahl an Schreibwort-Leitungen in einer Zeile, welche sich in X-Richtung erstrecken, gleich der Anzahl an Stufen der gestapelten TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4.
  • Wie in 112 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und ein unteres TMR Element) hinsichtlich von einem Ebnen von Isolierfilmen unmittelbar unter den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Ein Ende von jeder der Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 ist mit einem Schreibwortleitungs-Treiber 23A-n verbunden. Das andere Ende ist mit einem Schreibwortleitungs-Ballast 24-n verbunden.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW ist mit der Lesewort-Leitung RWL1 verbunden. Eine Lesewort-Leitung RWL1 ist in einer Zeile angeordnet, das heißt, dass sie gemeinsam durch die Mehrzahl an Blöcken verwendet wird, welche in der X-Richtung angeordnet sind.
  • Im Schreibbetrieb wählt ein Zeilen-Dekoder 25-1 eine der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Der Schreibwortleitungs-Treiber 23A-n führt den Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in der ausgewählten Zeile Schreibströme zu. Die Schreibströme werden durch den Schreibwortleitungs-Ballast absorbiert.
  • Im Lesebetrieb wählt der Zeilen-Dekoder 25-1 eine aus der Mehrzahl an Zeilen auf Basis von Zeilenadresssignalen aus. Ein Lesewortleitungs-Treiber 23B-1 führt der Lesewort-Leitung RWL1 in der ausgewählten Zeile eine Lesespannung (= "L") zu.
  • Im magnetischen Festkörperspeicher der vorliegenden Erfindung wird eine Spalte aus einer Mehrzahl an Lese-Blöcken aufgebaut. Eine Mehrzahl an TMR Elementen in jedem Lese-Block wird jeweils mit unterschiedlichen Lesebit-Leitungen verbunden. Somit können Daten der Mehrzahl an TMR Elemente im Lese-Block auf einmal durch einen Lese-Schritt gelesen werden.
  • Die Mehrzahl an TMR Elementen in jedem Lese-Block wird gestapelt, um eine Mehrzahl an Stufen auf einem Halbleitersubstrat zu bilden. Jede Lesebit-Leitung wirkt ebenfalls als eine Schreibbit-Leitung. Das heißt, dass, da keine Zwischenverbindung in der Zellenanordnung ausgebildet zu werden braucht, welche lediglich als eine Schreibbit-Leitung wirkt, der Aufbau der Zellenanordnung vereinfacht werden kann.
  • In jedem Lese-Block ist der Leseauswahl-Schalter RSW angeordnet. Der Leseauswahl-Schalter RSW wird durch das Dekodierungs-Signal CSL1 gesteuert, welches durch Dekodierung eines Spaltenadresssignals erlangt wird. Die Quelle des Leseauswahl-Schalter RSW wird mit der Lesewort-Leitung verbunden. Somit kann der Lesebetrieb durch die einfache Anordnung stabil durchgeführt werden.
  • (2) Vorrichtungsaufbau
  • Der Vorrichtungsaufbau wird als nächstes beschrieben.
  • 21 und 22 zeigen den Vorrichtungsaufbau eines Blockes des magnetischen Festkörperspeichers als Aufbaubeispiel 4 der vorliegenden Erfindung.
  • 21 zeigt die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 22 zeigt die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Dieselben Bezugsziffern wie in 20 kennzeichnen dieselben Elemente in 21 und 22, um die Übereinstimmung zwischen den Elementen zu zeigen.
  • Der Leseauswahl-Schalter (MOS Transistor) RSW ist auf dem Oberflächenbereich eines Halbleitersubstrats 41 angeordnet. Die Quelle des Leseauswahl-Schalters RSW ist über einen Kontaktstecker 42F mit der Lesewort-Leitung RWLn verbunden. Die Lesewort-Leitung RWLn erstreckt sich beispielsweise in die X-Richtung, und ist mit dem Lesewortleitungs-Treiber verbunden, welcher am Peripherieabschnitt des Speicherzellenanordnungs-Bereiches angeordnet ist.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW dient als eine Dekodierungs-Leitung DLj. Die Dekodierungs-Leitung DLj erstreckt sich in die Y-Richtung. Die Dekodierungs-Leitung DLj ist mit dem Spalten-Dekoder verbunden, welcher am Peripherieabschnitt des Speicherzellenanordnungs-Bereiches angeordnet ist. Die vier TMR Elemente (MTJ (magnetische Tunnelverbindung) Elemente) MTJ1, MTJ2, MTJ3 und MTJ4 sind auf dem Leseauswahl-Schalter RSW bei einer Mehrzahl an Stufen gestapelt.
  • Ein Ende (in diesem Beispiel das untere Ende) jedes der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist mit einem entsprechenden Ende der unteren Elektroden 44A, 44B, 44C und 44D verbunden. Kontaktstecker 42A, 42B, 42C, 42D und 42E und eine Zwischenschicht 43 verbinden die unteren Elektroden 44A, 44B, 44C und 44D miteinander elektrisch, und verbinden sie ebenfalls elektrisch mit dem Drain des Leseauswahl-Schalters RSW.
  • Das andere Ende (in diesem Beispiel das obere Ende) von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist elektrisch mit einer entsprechenden der Lese-/Schreibbit-Leitung BL1, BL2, BL3 und BL4 verbunden.
  • Die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 erstrecken sich in Y-Richtung.
  • Die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind jeweils unabhängig mit den Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Das heißt, dass vier Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 sind unmittelbar unterhalb den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 und in der Nähe von ihnen angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 erstrecken sich in X-Richtung.
  • In diesem Beispiel sind vier Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 in Übereinstimmung mit vier TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • In diesem Beispiel sind die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, auf den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, sind unterhalb der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Jedoch ist die Positionsbeziehung der Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 und der Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 mit Bezug auf den TMR Elementen nicht darauf beschränkt.
  • Beispielsweise können, wie in 113 und 114 gezeigt, die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4, welche sich in der Y-Richtung erstrecken, unterhalb der TMR Elemente angeordnet sein. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, können oberhalb der TMR Elemente angeordnet sein.
  • Wie in 115 und 116 gezeigt, kann eine Schreibwort-Leitung gemeinsam durch eine Mehrzahl an TMR Elementen (ein oberes TMR Element und unteres TMR Element) hinsichtlich einer Ebnung von Isolierfilmen gleich unterhalb den TMR Elementen 12 oder einer Reduzierung der Herstellungskosten verwendet werden.
  • Gemäß einem solchen Vorrichtungsaufbau ist die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block jeweils mit den unterschiedlichen Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 verbunden. Somit können Daten der Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block auf einmal durch einen Leseschritt gelesen werden.
  • Die Mehrzahl an TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block wird bei einer Mehrzahl an Stufen auf dem Halbleitersubstrat 41 gestapelt. Zusätzlich erstrecken sich nur die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in der Y-Richtung. Aus diesem Grund ist, sogar wenn die Anzahl an gestapelten TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 erhöht ist, der Zellenanordnungs-Aufbau nicht kompliziert.
  • (5) Aufbaubeispiele 5, 6, 7 und 8
  • (1) Aufbaubeispiel 5
  • Aufbaubeispiel 5 ist eine Modifikation von Aufbaubeispielen 1, 2, 3 und 4.
  • 23, 24 und 25 zeigen Aufbaubeispiel 5.
  • Der Schaltplan von 23 entspricht jenem von 1 oder 13. Die Teilansicht des in 24 gezeigten Vorrichtungsaufbaus entspricht jener in 4, 11, 17 und 21. Die Teilansicht des in 25 gezeigten Vorrichtungsaufbaus entspricht jener in 5, 12, 18 und 22.
  • Aufbaubeispiel 5 unterscheidet sich von Aufbaubeispielen 1, 2, 3 und 4 in dem Element, welches den Leseauswahl-Schalter implementiert.
  • In Aufbaubeispielen 1, 2, 3 und 4 wird der Leseauswahl-Schalter aus einem MOS Transistor gebildet. Im Aufbaubeispiel 5 wird hingegen der Leseauswahl-Schalter durch eine Diode DI gebildet.
  • Die Anode der Diode DI ist mit einem Anschluss von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 im Lese-Block BKik verbunden. Die Katode der Diode DI ist mit einer Lesewort-Leitung RWLn (n = 1, 2,...) verbunden.
  • Wenn der Aufbau dieses Beispiels verwendet wird, ist im Lesebetrieb die Lesewort-Leitung RWLn der ausgewählten Zeile auf „L", das heißt, das Massenpotential, gesetzt. Bei diesem Betrieb kann ein Lesestrom an die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 in den Blöcken der ausgewählten Zeile zugeführt werden.
  • Der Vorrichtungsaufbau von Aufbaubeispiel 5 kann im wesentlichen als derselbe wie jener von Aufbaubeispielen 1, 2, 3 oder 4 angesehen werden, mit Ausnahme, dass das auf dem Oberflächenbereich eines Halbleitersubstrats 41 ausgebildete Element die Diode DI ist.
  • (2) Aufbaubeispiel 6
  • Aufbaubeispiel 6 ist eine Modifikation zu Aufbaubeispielen 1, 2, 3 und 4.
  • 26, 27 und 28 zeigen Aufbaubeispiel 6.
  • Der Schaltplan von 26 entspricht jenem von 1 oder 13. Die Teilansicht des in 27 gezeigten Vorrichtungsaufbaus entspricht jener in 4, 11, 17 und 21. Die Teilansicht des in 28 gezeigten Vorrichtungsaufbaus entspricht jener von 5, 12, 18 und 22.
  • Als ein charakteristisches Merkmal von Aufbaubeispiel 6 unterscheidet es sich von Aufbaubeispielen 1, 2, 3 und 4 in dem Element, welches den Leseauswahl-Schalter implementiert. Genauer gesagt, wird im Aufbaubeispiel 6 die Richtung einer Diode DI von Aufbaubeispiel 5 geändert.
  • Das heißt, dass im Aufbaubeispiel 6 die Katode der Diode DI mit einem Anschluss von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 in einem Lese-Block BKik verbunden ist. Die Anode der Diode DI ist mit einer Lesewort-Leitung RWLn (n = 1, 2,...) verbunden.
  • Wenn der Aufbau dieses Beispiels verwendet wird, wird im Lesebetrieb die Lesewort-Leitung RWLn der ausgewählten Zeile auf "H" gesetzt. Bei diesem Betrieb kann ein Lesestrom den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in den Blöcken der ausgewählten Zeile zugeführt werden.
  • In Aufbaubeispiel 5 fließt der Lesestrom für eine Lese-Schaltung 29B an die Diode DI über die TMR Elemente. Im Aufbaubeispiel 6 fließt hingegen der Lesestrom von der Diode DI über die TMR Elemente an die Lese-Schaltung 29B.
  • In Aufbaubeispielen 1, 2, 3 und 4 wurde die Richtung des Lesestroms nicht im speziellen beschrieben. Dies liegt daran, weil in diesen Aufbaubeispielen der Lesestrom entweder in die Richtung zugeführt werden kann, in welche der Strom von der Lese-Schaltung 29B ausgegeben wird, oder in die Richtung, in welche der Strom durch die Lese-Schaltung 29B absorbiert wird.
  • (3) Aufbaubeispiel 7
  • Aufbaubeispiel 7 ist eine Modifikation der Aufbaubeispiele 1 und 2.
  • 29 und 30 zeigen Aufbaubeispiel 7.
  • Der Schaltplan von 29 entspricht jenem von 1. Die Teilansicht des in 30 gezeigten Vorrichtungsaufbaus entspricht jener von 4 und 11.
  • Als charakteristisches Merkmal von Aufbaubeispiel 7 unterscheidet es sich von Aufbaubeispielen 1 und 2 in dem Element, welches den Leseauswahl-Schalter implementiert.
  • In Aufbaubeispielen 1 und 2 wird der Leseauswahl-Schalter durch einen MOS Transistor gebildet. Im Aufbaubeispiel 7 wird hingegen der Leseauswahl-Schalter durch einen bipolaren Transistor BT gebildet.
  • In Aufbaubeispiel 7 ist der Kollektor des bipolaren Transistors BT mit einem Anschluss von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 in einem Lese-Block BKik verbunden. Der Emitter des bipolaren Transistors BT ist mit einer Quellenleitung SLi (i= 1, 2,..., j) verbunden. Die Basis des bipolaren Transistors BT ist mit einer Lesewort-Leitung RWLn (n= 1, 2,...) verbunden.
  • Wenn der Aufbau dieses Beispiels verwendet wird, wird im Lesebetrieb die Lesewort-Leitung RWLn der ausgewählten Zeile auf "H" gesetzt. Bei diesem Betrieb kann ein Lesestrom den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in den Blöcken der ausgewählten Zeile zugeführt werden.
  • Der Vorrichtungsaufbau von Aufbaubeispiel 7 kann derart angesehen werden, dass er im wesentlichen derselbe ist wie jener von Aufbaubeispiel 1 und 2, mit Ausnahme, dass das auf dem Oberflächengebiet eines Halbleitersubstrats 41 ausgebildete Element der bipolare Transistor BT ist.
  • In dem Aufbau dieses Beispiels können alle Transistoren einer Speicherzellenanordnung 11 und seine peripheren Schaltungen bipolare Transistoren sein, oder es können einige von Ihnen bipolare Transistoren sein.
  • (4) Aufbaubeispiel 8
  • Aufbaubeispiel 8 ist eine Modifikation zu Aufbaubeispielen 3 und 4.
  • 31 und 32 zeigen Aufbaubeispiel 8.
  • Der Schaltplan von 31 entspricht jenem von 13. Die Teilansicht des in 32 gezeigten Vorrichtungsaufbaus entspricht jener von 17 und 21.
  • Als ein charakteristisches Merkmal von Aufbaubeispiel 8 unterscheidet es sich von Aufbaubeispielen 3 und 4 in dem Element, welches den Leseauswahl-Schalter implementiert.
  • In Aufbaubeispiel 3 und 4 wird der Leseauswahl-Schalter durch einen MOS Transistor gebildet. In Aufbaubeispiel 8 wird hingegen der Leseauswahl-Schalter aus einem bipolaren Transistor BT gebildet.
  • In Aufbaubeispiel 8 ist der Kollektor des bipolaren Transistors BT mit einem Anschluss von jedem der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 in einem Lese-Block BKik verbunden. Der Emitter des bipolaren Transistors BT ist mit einer Lesewort-Leitung RWLn (n = 1, 2,...) verbunden. Die Basis des bipolaren Transistors BT ist mit einer Dekodierungs-Leitung DLi (i = 1, 2,..., j) verbunden.
  • Wenn der Aufbau dieses Beispiels verwendet wird, wird im Lesebetrieb die Lesewort-Leitung RWLn der ausgewählten Zeile auf "L" gesetzt. Bei diesem Betrieb kann ein Lesestrom den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in den Blöcken der ausgewählten Zeile zugeführt werden.
  • Der Vorrichtungsaufbau von Aufbaubeispiel 8 kann derart angesehen werden, dass er im wesentlichen gleich jenem von Aufbaubeispielen 3 und 4 ist, mit Ausnahme, dass das auf dem Oberflächengebiet eines Halbleitersubstrats 41 ausgebildete Element der bipolare Transistor BT ist.
  • In dem Aufbau dieses Beispiels können alle Transistoren einer Speicherzellenanordnung 11 und seine peripheren Schaltungen bipolare Transistoren sein, oder es können einige von Ihnen bipolare Transistoren sein.
  • (6) Weiteres
  • In Aufbaubeispielen 1 bis 8 werden Lesebit-Leitungen und Schreibbit-Leitungen zu Lese-/Schreibbit-Leitungen zusammengesetzt. Jedoch ist die vorliegende Erfindung nicht auf diesen Aufbau beschränkt, solange TMR Elemente in einem Lese-Block mit unterschiedlichen Lesebit-Leitungen verbunden sind.
  • Beispielsweise können in Aufbaubeispielen 1 bis 8 Lesebit-Leitungen und Schreibbit-Leitungen getrennt angeordnet werden. Alternativ können Schreibwort-Leitungen als Lesewort-Leitungen verwendet werden.
  • 2. Schreib-/Lesebetrieb-Mechanismus
  • Der Schreib-/Lesebetrieb-Mechanismus des magnetischen Festkörperspeichers der vorliegenden Erfindung wird kurz beschrieben.
  • (1) Schreibbetrieb-Mechanismus
  • Ein Schreiben in TMR Elemente wird zufällig ausgeführt. Beispielsweise wird eine Zeile durch Zeilenadresssignale ausgewählt. Eine Spalte wird durch Spaltenadresssignale hoher Ordnung ausgewählt. Ein aus einer Mehrzahl aus TMR Elementen in Lese-Blöcken in der ausgewählten Zeile wird durch Spaltenadresssignale niedriger Ordnung ausgewählt.
  • Um Daten in das ausgewählte TMR Element zu schreiben, wird ein Schreibstrom einer Schreibwort-Leitung zugeführt, welche gleich unterhalb des ausgewählten TMR Elements angeordnet ist. Zusätzlich wird der Schreibstrom ebenfalls einer Lese-/Schreibbit-Leitung zugeführt, welche auf dem ausgewählten TMR Element angeordnet ist. Die Richtung des Schreibstroms, welcher der Lese-/Schreibbit-Leitung zuzuführen ist, wird gemäß den Schreibdaten bestimmt.
  • Die Magnetisierungsrichtung in der freien Schicht (Speicherschicht) des ausgewählten TMR Elements wird durch ein synthetisiertes magnetisches Feld bestimmt, welches durch den Schreibstrom gebildet wird, welcher zur Schreibwort-Leitung fließt, und durch den Schreibstrom welcher zur Lese-/Schreibbit-Leitung fließt, wodurch eine "1"/"0" Information im TMR Element gespeichert wird.
  • (2) Lesebetriebs-Mechanismus
  • Ein Lesen aus TMR Elementen wird für jeden Lese-Block ausgeführt. Beispielsweise wird eine Zeile durch Zeilenadresssignale ausgewählt. Eine Spalte wird durch Spaltenadresssignale hoher Ordnung ausgewählt.
  • Um Daten aus einer Mehrzahl an TMR Elementen im ausgewählten Lese-Block zu lesen, welcher auf der ausgewählten Zeile und Spalte vorliegt, wird ein Lesestrom an eine Mehrzahl an Lese-/Schreibbit-Leitungen zugeführt, welche in der ausgewählten Spalte angeordnet sind. Die Richtung eines den Lese-/Schreibbit-Leitungen zuzuführenden Lesestroms ist nicht insbesondere beschränkt.
  • Zu diesem Zeitpunkt wird die Mehrzahl an Lese-/Schreibbit-Leitungen, welche an der ausgewählten Spalte angeordnet sind, vorzugsweise elektrisch nur mit dem ausgewählten Lese-Block verbunden (beispielsweise das in 3 gezeigte Schaltungsbeispiel).
  • Die Potentiale der Mehrzahl an Lese-/Schreibbit-Leitungen haben Werte, welche den Daten der Mehrzahl an TMR Elemente in dem Lese-Block entsprechen. Diese Potentiale werden durch einen Leseverstärker abgetastet.
  • Die Daten der Mehrzahl an TMR Elemente im ausgewählten Lese-Block werden durch den Leseverstärker abgetastet und dann aus dem magnetischen Festkörperspeicher ausgegeben. Die Bitdaten der Mehrzahl an TMR Elemente können nacheinander oder gleichzeitig ausgegeben werden.
  • Um die Bitdaten der Mehrzahl der TMR Elemente sequentiell nacheinander auszugeben, wird eines der Mehrzahl der TMR Elemente ausgewählt, und zwar beispielsweise unter Verwendung von Spaltenadresssignalen niedriger Ordnung.
  • 3. Beispiele von Peripherie-Schaltungen
  • Ein Schaltungsbeispiel des Schreibwortleitungs-Treiber/-Ballast, ein Schaltungsbeispiel des Schreibbitleitungs-Treiber/-Ballast, Schaltungsbeispiele des Lesewortleitungs-Ballast, ein Schaltungsbeispiel des Spalten-Dekoders und ein Schaltungsbeispiel einer Lese-Schaltung (inklusive eines Leseverstärkers), werden im folgenden sequentiell beschrieben.
  • (1) Schreibwortleitungs-Treiber/-Ballast
  • 33 zeigt ein Schaltungsbeispiel des Schreibwortleitungs-Treiber/-Ballast.
  • In diesem Beispiel wird angenommen, dass ein Lese-Block aus vier TMR Elementen gebildet ist, welche bei vier Stufen gestapelt sind, und jedes der vier TMR Elemente im Lese-Block wird durch CA0 und CA1 von Spaltenadresssignalen niedriger Ordnung ausgewählt. 33 zeigt einen Schreibwortleitungs-Treiber/-Ballast von nur einer Zeile.
  • Der Schreibwortleitungs-Ballast 23A-1 enthält PMOS Transistoren QP1, QP2, QP3 und QP4 und NAND Gate-Schaltungen ND1, ND2, ND3 und ND4. Der Schreibwortleitungs-Ballast 24-1 wird aus NMOS Transistoren QN1, QN2, QN3 und QN4 gebildet.
  • Der PMOS Transistor QP1 wird zwischen einem Energieversorgungs-Anschluss VDD und einem Ende der Schreibwort-Leitung WWL1 an der untersten Stufe (erste Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND1 wird dem Gate des PMOS Transistors QP1 zugeführt. Der NMOM Transistor QN1 wird zwischen dem anderen Ende der Schreibwort-Leitung WWL1 an der untersten Stufe und dem Masse-Anschluss VSS verbunden.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND1 gleich "0" ist, fließt ein Schreibstrom an die Schreibwort-Leitung WWL1.
  • Der PMOS Transistor QP2 wird zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibwort-Leitung WWL2 an der zweiten Stufe verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND2 wird dem Gate des PMOS Transistors QP2 zugeführt. Der NMOS Transistor QN2 wird zwischen dem anderen Ende der Schreibwort-Leitung WWL2 und der zweiten Stufe des Masse-Anschlusses VSS verbunden.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND2 gleich "0" ist, fließt ein Schreibstrom an die Schreibwort-Leitung WWL2.
  • Der PMOS Transistor QP3 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibwort-Leitung WWL3 an der dritten Stufe verbunden. Das Ausgabesignal von der NAND Gate- Schaltung ND3 wird dem Gate des PMOS Transistors QP3 zugeführt. Der NMOS Transistor QN3 ist zwischen dem anderen Ende der Schreibwort-Leitung WWL3 an der dritten Stufe und dem Masse-Anschluss VSS verbunden.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND3 gleich "0" ist, fließt ein Schreibstrom an die Schreibwort-Leitung WWL3.
  • Der PMOS Transistor QP4 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibwort-Leitung WWL4 an der untersten Stufe (vierte Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND4 wird dem Gate des PMOS Transistors QP4 zugeführt. Der NMOS Transistor QN4 ist zwischen dem anderen Ende der Schreibwort-Leitung WWL4 an der obersten Stufe und dem Masse-Anschluss VSS verbunden.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND4 gleich "0" ist, fließt ein Schreibstrom an die Schreibwort-Leitung WWL4.
  • Da die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 zur selben Zeile gehören, werden dieselben Zeilenadresssignale den NAND Gate-Schaltungen ND1, ND2, ND3 und ND4 eingegeben. In der ausgewählten Zeile sind alle Bits der Zeilenadresssignale gleich "H".
  • Ein Schreibsignal wird den NAND Gate-Schaltungen ND1, ND2, ND3 und ND4 eingegeben. Im Schreibbetrieb wechselt das Schreibsignal auf "H". Zusätzlich werden Spaltenadresssignale unterschiedlicher niedriger Ordnung den NAND Gate-Schaltungen ND1, ND2, ND3 und ND4 eingegeben.
  • Das heißt, dass in diesem Beispiel Spaltenadresssignale bCA0 und bCA1 dazu verwendet werden, um die Schreibwort-Leitung WWL1 an der untersten Stufe (erste Stufe) auszuwählen und der NAND Gate-Schaltung ND1 einzugeben.
  • Die Spaltenadresssignale CA0 und bCA1 werden dazu verwendet, um die Schreibwort-Leitung WWL2 an der zweiten Stufe auszuwählen und der NAND Gate-Schaltung ND2 einzugeben. Die Spaltenadresssignale bCA0 und CA1 werden dazu verwendet, um die Schreibwort-Leitung WWL3 an der dritten Stufe auszuwählen und der NAND Gate-Schaltung ND3 einzugeben. Die Spaltenadresssignale CA0 und CA1 werden dazu verwendet, um die Schreibwort-Leitung WWL2 an der obersten Stufe (vierte Stufe) auszuwählen, und der NAND Gate-Schaltung ND4 einzugeben.
  • Es ist zu bemerken, dass die Signale bCA0 und bCA1 invertierte Signale mit invertierten Pegeln an CA0 und CA1 sind.
  • Bei diesem Schreibwortleitungs-Treiber/-Ballast ist im Schreibbetrieb ein Schreibsignal SCHREIBEN gleich "1". Beispielsweise wechselt eines der Ausgabesignale auf den vier NAND Gate-Schaltungen ND1, ND2, ND3 und ND4 auf "L".
  • Wenn beispielsweise sowohl CA0 als auch CA1 gleich "0" sind, sind alle Eingabesignale an die NAND Gate-Schaltung ND1 gleich "1". Das Ausgabesignal von der NAND Gate-Schaltung ND1 ist "0". Als Ergebnis wird der PMOS Transistor QP1 eingeschaltet. Der Schreibstrom fließt an die Schreibwort-Leitung WWL1.
  • Wenn CA0 gleich "1" ist und CA1 gleich "0" ist, sind alle Eingabesignale an die NAND Gate-Schaltung ND2 gleich "1". Das Ausgabesignal von der NAND Gate-Schaltung ND2 ist gleich "0". Daraus folgend wird der PMOS Transistor QP2 eingeschaltet. Der Schreibstrom fließt an die Schreibwort-Leitung WWL2.
  • Wenn CA0 gleich "0" ist und CA1 gleich "1" ist, sind alle Eingabesignale an die NAND Gate-Schaltung ND3 gleich "1". Das Ausgabesignal von der NAND Gate-Schaltung ND3 ist gleich "0". Daraus folgend wird der PMOS Transistor QP3 eingeschaltet. Der Schreibstrom fließt an die Schreibwort-Leitung WWL3.
  • Wenn sowohl CA0 als auch CA1 gleich "1" sind, sind alle Eingabesignale an die NAND Gate-Schaltung ND4 gleich "1". Das Ausgabesignal von der NAND Gate-Schaltung ND4 ist gleich "0". Daraus folgend wird der PMOS Transistor QP4 eingeschaltet. Der Schreibstrom fließt an die Schreibwort-Leitung WWL4.
  • (2) Schreibbitleitungs-Treiber/-Ballast
  • 34 und 35 zeigen ein Schaltungsbeispiel des Schreibbitleitungs-Treiber/-Ballast.
  • In diesem Beispiel wird angenommen, dass ein Lese-Block aus vier TMR Elementen gebildet wird, welche bei vier Stufen gestapelt sind, und jedes der vier TMR Elemente im Lese-Block wird durch CA0 und CA1 von Spaltenadresssignalen niedriger Ordnung ausgewählt. Zusätzlich wird eine Spalte der Speicherzellenanordnung durch Spaltenadresssignale hoher Ordnung ausgewählt, das heißt, Spaltenadresssignale mit Ausnahme von zwei Spaltenadresssignalen niedriger Ordnung.
  • 34 und 35 zeigen einen Schreibbitleitungs-Treiber/-Ballast aus nur einer Spalte.
  • Der Schreibbitleitungs-Treiber/-Ballast 29A wird aus vier PMOS Transistoren QP5, QP6, QP7 und QP8, aus NMOS Transistoren QN5, QN6, QN7 und QN8, aus NAND Gate-Schaltungen ND5, ND6, ND7 und ND8, aus AND Gate-Schaltungen AD1, AD2, AD3 und AD4 und aus Invertierern INV1, INV2, INV3 und INV4 gebildet.
  • Der PMOS Transistor QP5 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbit-Leitung BL1 an der untersten Stufe (erste Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND5 wird dem Gate des PMOS Transistors QP5 zugeführt. Der NMOS Transistor QN5 ist zwischen einem Ende der Schreibbit-Leitung BL1 an der untersten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD1 wird dem Gate des NMOS Transistors QN5 zugeführt.
  • Der PMOS Transistor QP6 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbit-Leitung BL2 an der zweiten Stufe verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND6 wird dem Gate des PMOS Transistors QP6 zugeführt. Der NMOS Transistor QN6 ist zwischen einem Ende der Schreibbit-Leitung BL2 an der zweiten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD2 wird dem Gate des NMOS Transistors QN6 zugeführt.
  • Der PMOS Transistor QP7 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbit-Leitung BL3 an der dritten Stufe verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND7 wird dem Gate des PMOS Transistors QP7 zugeführt. Der NMOS Transistor QN7 ist zwischen einem Ende der Schreibbit-Leitung BL3 an der dritten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD3 wird dem Gate des NMOS Transistors QN7 zugeführt.
  • Der PMOS Transistor QP8 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbit-Leitung BL4 an der obersten Stufe (vierte Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND8 wird dem Gate des PMOS Transistors QP8 zugeführt. Der NMOS Transistor QN8 ist zwischen einem Ende der Schreibbit-Leitung BL4 an der obersten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD4 wird dem Gate des NMOS Transistors QN8 zugeführt.
  • Der Schreibbitleitungs-Treiber/-Ballast 31 wird aus PMOS Transistoren QP9, QP10, QP11 und QP12, aus NMOS Transistoren QN9, QN10, QN11 und QN12, aus NAND Gate-Schaltungen ND9, ND10, ND11 und ND12, aus AND Gate-Schaltungen AD5, AD6, AD7 und AD8 und aus Invertierern INV5, INV6, INV7 und INV8 gebildet.
  • Der PMOS Transistor QP9 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibbit-Leitung BL1 an der untersten Stufe (erste Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND9 wird dem Gate des PMOS Transistors QP9 zugeführt. Der NMOS Transistor QN9 ist zwischen dem anderen Ende der Schreibbit-Leitung BL1 an der untersten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD5 wird dem Gate des NMOS Transistors QN9 zugeführt.
  • Der PMOS Transistor QP10 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibbit-Leitung BL2 an der zweiten Stufe verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND10 wird dem Gate des PMOS Transistors QP10 zugeführt. Der NMOS Transistor QN10 ist zwischen dem anderen Ende der Schreibbit-Leitung BL2 an der zweiten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD6 wird dem Gate des NMOS Transistors QN10 zugeführt.
  • Der PMOS Transistor QP11 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibbit-Leitung BL3 an der dritten Stufe verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND11 wird dem Gate des PMOS Transistors QP11 zugeführt. Der NMOS Transistor QN11 ist zwischen dem anderen Ende der Schreibbit-Leitung BL3 an der dritten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD7 wird dem Gate des NMOS Transistors QN11 zugeführt.
  • Der PMOS Transistor QP12 ist zwischen dem Energieversorgungs-Anschluss VDD und dem anderen Ende der Schreibbit-Leitung BL4 an der obersten Stufe (vierte Stufe) verbunden. Das Ausgabesignal von der NAND Gate-Schaltung ND12 wird dem Gate des PMOS Transistors QP12 zugeführt. Der NMOS Transistor QN12 ist zwischen dem anderen Ende der Schreibbit-Leitung BL4 an der obersten Stufe und dem Masse-Anschluss VSS verbunden. Das Ausgabesignal von der AND Gate-Schaltung AD8 wird dem Gate des NMOS Transistors QN12 zugeführt.
  • Im Schreibbitleitungs-Treiber/-Ballast 29A und 31 mit den obigen Aufbauten fließt, wenn das Ausgabesignal von der NAND Gate-Schaltung ND5 gleich "0" und das Ausgabesignal von der AND Gate-Schaltung AD5 gleich "1" ist, ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL1.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND9 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD1 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL1.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND6 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD6 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL2.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND10 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD2 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL2.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND7 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD7 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL3.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND11 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD3 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL3.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND8 gleich "0" ist, und das Ausgabesignal von der AND Gate- Schaltung AD8 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL4.
  • Wenn das Ausgabesignal von der NAND Gate-Schaltung ND12 gleich "0" ist, und das Ausgabesignal von der AND Gate-Schaltung AD4 gleich "1" ist, fließt ein Schreibstrom von dem Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL4.
  • Im Schreibbitleitungs-Treiber/-Ballast 29A und 31 ist im Schreibbetrieb das Schreibsignal SCHREIBEN gleich "1". In der ausgewählten Spalte sind Spaltenadresssignale hoher Ordnung, das heißt, alle Spaltenadresssignale mit Ausnahme der zwei Spaltenadresssignale CA0 und CA1 mit niedriger Ordnung, gleich "1".
  • Die Spaltenadresssignale niedriger Ordnung CA0 und CA1 werden dazu verwendet, eine der vier Schreibbit-Leitungen BL1, BL2, BL3 und BL4 in der ausgewählten Spalte auszuwählen. Ein Schreibstrom, welcher eine Richtung hat, welche dem Wert an Schreibdaten DATA entspricht, fließt an die ausgewählte Bit-Leitung.
  • Die Richtung des Schreibstroms, welcher an die ausgewählte Schreibbit-Leitung in der ausgewählten Spalte fließt, wird gemäß dem Wert der Schreibdaten DATA ausgewählt.
  • Wenn beispielsweise die Schreibbit-Leitung BL1 ausgewählt ist (wenn CA0 = "0" ist, und CA1 = "0" ist), und die Schreibdaten DATA gleich "1" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND5 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD5 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL1.
  • Wenn im Umkehrschluss die Schreibdaten DATA gleich "0" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND9 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD1 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL1.
  • Wenn die Schreibbit-Leitung BL2 ausgewählt ist (wenn CA0 = "1" ist, und CA1 = "0" ist), und die Schreibdaten DATA gleich "1" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND6 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD6 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL2.
  • Wenn im Umkehrschluss die Schreibdaten DATA gleich "0" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND10 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD2 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL2.
  • Wenn die Schreibbit-Leitung BL3 ausgewählt ist (wenn CA0 = "0" ist, und CA1 = "1" ist), und die Schreibdaten DATA gleich "1" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND7 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD7 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs- Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL3.
  • Wenn im Umkehrschluss die Schreibdaten DATA gleich "0" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND11 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD3 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL3.
  • Wenn die Schreibbit-Leitung BL4 ausgewählt ist (wenn CA0 = "1" ist, und CA1 = "1" ist), und die Schreibdaten DATA gleich "1" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND8 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD8 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 29A an den Schreibbitleitungs-Treiber/-Ballast 31 an die Schreibbit-Leitung BL4.
  • Wenn im Umkehrschluss die Schreibdaten DATA gleich "0" sind, ist das Ausgabesignal von der NAND Gate-Schaltung ND12 gleich "0". Das Ausgabesignal von der AND Gate-Schaltung AD4 ist "1". Daraus folgend fließt ein Schreibstrom vom Schreibbitleitungs-Treiber/-Ballast 31 an den Schreibbitleitungs-Treiber/-Ballast 29A an die Schreibbit-Leitung BL4.
  • (3) Lesewortleitungs-Treiber
  • 36 und 37 zeigen Schaltungsbeispiele des Lesewortleitungs-Treibers.
  • Der an die Aufbaubeispiele 1, 2, 6 und 7 angewendete Lesewortleitungs-Treiber hat einen Schaltungsaufbau, welcher sich von jenem des Lesewortleitungs-Treibers unterscheidet, welcher bei Aufbaubeispielen 3, 4, 5 und 8 angewendet wird.
  • 36 zeigt ein Beispiel des an Aufbaubeispielen 1, 2, 6 und 7 angewendeten Lesewortleitungs-Treibers.
  • Der Lesewortleitungs-Treiber 23B-1 wird aus einer AND Gate-Schaltung AD9 gebildet. Ein Lesesignal LESEN und Zeilenadresssignale werden der AND Gate-Schaltung AD9 eingegeben. Im Lesebetrieb ist das Lesesignal gleich "1". Die Zeilenadresssignale sind dieselben wie jene im Lesewortleitungs-Treiber/-Ballast (33).
  • Im Lesebetrieb sind in der ausgewählten Zeile alle Zeilenadresssignale gleich "1". Somit ist das Potential der Lesewort-Leitung RWL1 gleich "1".
  • 37 zeigt ein Beispiel des Lesewortleitungs-Treibers, welcher bei Aufbaubeispielen 3, 4, 5 und 8 angewendet wird.
  • Der Lesewortleitungs-Treiber 23B-1 wird aus einer NAND Gate-Schaltung ND13 gebildet. Das Lesesignal LESEN und Zeilenadresssignal werden der NAND Gate-Schaltung ND13 eingegeben.
  • Im Lesebetrieb ist das Lesesignal gleich "1". Die Zeilenadresssignale sind dieselben wie jene im Schreibwortleitungs-Treiber/-Ballast (33).
  • Im Lesebetrieb sind in der ausgewählten Zeile alle Zeilenadresssignale gleich "1". Somit ist das Potential der Lesewort-Leitung RWL1 gleich "0".
  • (4) Spalten-Dekoder
  • 38 und 39 zeigen ein Schaltungsbeispiel des Spalten-Dekoders.
  • Jeder der Spalten-Dekoder 32, 32A und 32B wird aus einer AND Gate-Schaltung AD10 gebildet. Das Lesesignal LESEN und Spaltenadresssignale hoher Ordnung werden der AND Gate-Schaltung AD10 eingegeben. Im Lesebetrieb ist das Lesesignal gleich "1". In der ausgewählten Spalte sind alle Spaltenadresssignale hoher Ordnung gleich "1".
  • Somit ist im Spalten-Dekoder 32 oder 32A das Potential des Spaltenauswahl-Signals CSLj als sein Ausgabesignal auf "1" eingestellt. Im Spalten-Dekoder 32B ist das Dekodierungs-Signal DL1 als sein Ausgabesignal auf "1" eingestellt.
  • (5) Lese-Schaltung
  • 40 zeigt ein Beispiel des Blockdiagramms der Lese-Schaltung.
  • In diesem Beispiel wird angenommen, dass vier TMR Elemente in einem Lese-Block von einer Spalte angeordnet sind, und dass die TMR Elemente unabhängig mit Lesebit-Leitungen verbunden sind. Das heißt, dass vier Lesebit-Leitungen an einer Spalte angeordnet sind. Diese Lesebit-Leitungen werden über den Spaltenauswahl-Schalter mit der Lese-Schaltung 29B verbunden.
  • Die Lese-Schaltung 29B dieses Beispiels wird an einem 1-I/O-Typ magnetischen Festkörperspeicher angewendet, welcher Lesedaten Bits hintereinander ausgibt.
  • Somit hat die Lese-Schaltung 29B vier Leseverstärker und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14, einen Auswähler 29B2 und Ausgabepuffer 29B3.
  • Im Lesebetrieb werden Lesedaten gleichzeitig aus vier TMR Elementen im ausgewählten Lese-Block gelesen. Diese vier Lesedaten werden jeweils durch die Leseverstärker- und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 eingegeben und durch diese abgetastet.
  • Auf Basis des Spaltenadresssignals niedriger Ordnung CA0 und CA1 wählt der Auswähler 29B2 eine der vier Lesedaten aus den Leseverstärker- und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 aus. Die ausgewählten Lesedaten werden durch den Ausgabepuffer 29B3 aus dem magnetischen Festkörperspeicher als Ausgangsdaten ausgegeben.
  • In diesem Beispiel wird die Lese-Schaltung 29B bei einem 1-I/O-Typ magnetischen Festkörperspeicher angewendet.
  • Wenn die Lese-Schaltung 29B jedoch bei einem 4-I/O-Typ magnetischen Festkörperspeicher angewendet wird, welcher 4-Bit Lesedaten ausgibt, kann der Auswähler 29B2 ausgelassen werden. Im Gegensatz dazu sind vier Ausgabepuffer 29B3 in Übereinstimmung mit den Leseverstärkern und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 erforderlich.
  • 41 zeigt ein Beispiel des Blockdiagramms der bei einem 4-I/O-Typ magnetischen Festkörperspeicher angewendeten Lese-Schaltung.
  • Die Lese-Schaltung 29B hat vier Leseverstärker- und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 und vier Ausgabepuffer 29B31, 29B32, 29B33 und 29B34.
  • Im Lesebetrieb werden Lesedaten gleichzeitig aus vier TMR Elementen im ausgewählten Lese-Block gelesen. Diese vier Lesedaten werden jeweils in die Leseverstärkerund Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 eingegeben und durch diese abgetastet.
  • Die Ausgangsdaten aus den Leseverstärker- und Vorspannungsschaltungen 29B11, 29B12, 29B13 und 29B14 werden aus dem magnetischen Festkörperspeicher durch die Ausgabepuffer 29B31, 29B32, 29B33 und 29B34 ausgegeben.
  • 42 zeigt ein Schaltungsbeispiel der Leseverstärker- und Vorspannungsschaltung.
  • Dieser Leseverstärker- und Vorspannungsschaltung entspricht einer der vier Leseverstärker- und Vorspannungsschaltungen, welche in 40 oder 41 gezeigt sind.
  • Ein Leseverstärker S/A wird beispielsweise durch einen Differenzialverstärker gebildet.
  • Ein PMOS Transistor QP14 und NMOS Transistor QN13 sind in Serie zwischen dem Energieversorgungs-Anschluss VDD und dem Spaltenauswahl-Schalter 29C verbunden. Der negative Eingangsanschluss eines Differenzialverstärkers OP ist mit einem Knoten n2 verbunden. Der Ausgabe-Anschluss des Differenzialverstärkers OP ist mit dem Gate des NMOS Transistors QN13 verbunden. Ein Klemmenpotential (clamp potential) VC wird dem positiven Eingabe-Anschluss des Differenzialverstärker OP eingegeben.
  • Der Differenzialverstärker OP gleicht das Potential des Knotens n2 mit dem Klemmenpotential VC aus. Das Klemmenpotential VC wird auf einen vorbestimmten positiven Wert eingestellt.
  • Eine konstante Stromquelle Ist erzeugt einen Lesestrom Iread. Der Lesestrom Iread fließt an eine Bit-Leitung Bli über eine Stromspiegelschaltung, welche aus einem PMOS Transistor QP13 und dem PMOS Transistor QP14 gebildet wird. Der Leseverstärker, welcher beispielsweise aus einem Differenzialverstärker gebildet wird, tastet die Daten einer Speicherzelle (TMR Element) auf Basis des Potentials eines Knotens n1 ab, wenn der Lesestrom Iread fließt.
  • 43 zeigt ein Schaltungsbeispiel des Leseverstärkers. 44 zeigt ein Schaltungsbeispiel der Referenzpotential-Erzeugungsschaltung des Leseverstärkers.
  • Der Leseverstärker S/A wird beispielsweise aus einem in 45 gezeigten Differenzialverstärker gebildet. Der Leseverstärker S/A vergleicht ein Potential Vn1 des Knotens n1 mit einem Referenzpotential Vref.
  • Das Referenzpotential Vref wird durch ein TMR Element, welches "1" Daten speichert, und ein TMR Element, welches "0" Daten speichert, erzeugt.
  • Ein PMOS Transistor QP16 und NMOS Transistoren QN14 und QN15 sind in Serie zwischen dem Energieversorgungs-Anschluss VDD und dem TMR Element, welches "1" Daten speichert, verbunden. Ein PMOS Transistor QP17 und NMOS Transistoren QN16 und QN17 sind in Serie zwischen dem Energieversorgungs-Anschluss VDD und dem TMR Element, welches "0" Daten speichert, verbunden.
  • Die Drains der PMOS Transistoren QP16 und QP17 sind miteinander verbunden. Die Drains der NMOS Transistoren QN15 und QN17 sind ebenfalls miteinander verbunden.
  • Der Differenzialverstärker OP gleicht das Potential eines Knotens n4 mit dem Klemmenpotential VC aus. Eine konstante Stromquelle Ist erzeugt den Lesestrom Iread. Der Lesestrom Iread fließt an das TMR Element, welches "1" Daten speichert, und TMR Element, welches "0" Daten speichert, über eine Stromspiegelschaltung, welche aus den PMOS Transistoren QP15 und QP16 gebildet wird.
  • Das Referenzpotential Vref wird aus einem Knoten n3 ausgegeben.
  • Es wird angenommen, dass Is1 gleich Is2 ist, die Transistoren QP13, QP14, QP15, QP16 und QP17 dieselbe Größe haben, die Transistoren QN13, QN14 und QN16 dieselbe Größe haben und die Transistoren QN15 und QN17 und NMOS Transistoren, an welche CSL1, CSL2,... eingegeben werden, dieselbe Größe haben. In diesem Fall kann das Referenzpotential Vref auf den Zwischenwert zwischen dem Potential Vn1, wenn "1" Daten ausgegeben werden, und jenem, wenn "0" Daten ausgegeben werden, eingestellt werden.
  • 45 zeigt ein Schaltungsbeispiel des in 42 und 44 gezeigten Differenzialverstärkers OP.
  • Der Differenzialverstärker OP wird aus PMOS Transistoren QP18 und QP19 und NMOS Transistoren QN18, QN19 und QN20 gebildet. Wenn ein Freigabesignal FREIGABE auf "H" wechselt, wird der Differenzialverstärker OP in einen Betriebszustand gesetzt.
  • 4. Herstellungsverfahren
  • Der Zellenanordnungs-Aufbau, Lesebetriebs-Mechanismus und die Lese-Schaltung des magnetischen Festkörperspeichers der vorliegenden Erfindung wurden oben beschrieben. Schließlich wird ein Herstellungsverfahren zum Implementieren des magnetischen Festkörperspeichers der vorliegenden Erfindung beschrieben.
  • Das im folgenden zu beschreibende Herstellungsverfahren bezieht sich auf Aufbaubeispiel 1. Aufbaubeispiele 2 bis 8 können ebenfalls einfach unter Verwendung des folgenden Herstellungsverfahren gebildet werden.
  • Aufbaubeispiel 2 unterscheidet sich von Aufbaubeispiel 1 lediglich in der Richtung des Leseauswahl-Schalters. Aufbaubeispiele 3 und 4 unterscheiden sich von Aufbaubeispiel 1 lediglich im Typ (Zweck) einer Zwischenverbindung, welche mit dem Leseauswahl-Schalter verbunden ist. Aufbaubeispiele 5 bis 8 unterscheiden sich von Aufbaubeispiel 1 lediglich im Element, welches den Leseauswahl-Schalter aufbaut.
  • (1) Herzustellender Zellenanordnungs-Aufbau
  • Der durch das Herstellungsverfahren der vorliegenden Erfindung vollendete Zellenanordnungs-Aufbau wird zunächst kurz beschrieben. Dann wird das Herstellungsverfahren des Zellenanordnungs-Aufbaus beschrieben.
  • 46 zeigt den Zellenanordnungs-Aufbau, welcher sich auf Aufbaubeispiel 1 bezieht.
  • Bei diesem Zellenanordnungs-Aufbau wird ein Lese-Block durch vier TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 gebildet, welche vertikal gestapelt sind.
  • Leseauswahl-Schalter (MOS Transistoren) RSW sind auf dem Oberflächengebiet eines Halbleitersubstrats 51 angeordnet. Die Leseauswahl-Schalter RSW in zwei Lese- Blöcken, welche in der Y-Richtung aneinander angrenzen, teilen sich eine Quelle. Die Quelle des Leseauswahl-Schalters RSW ist mit einer Quellenleitung SL verbunden. Die Quellenleitung SL erstreckt sich geradewegs, beispielsweise in der Y-Richtung, und ist gemeinsam mit den Leseauswahl-Schaltern RSW in einer Mehrzahl an Lese-Blöcken verbunden, welche in einer Spalte angeordnet sind.
  • Die Gates der Leseauswahl-Schalter (MOS Transistoren) RSW dienen als Lesewort-Leitungen RWL1, RWL2 und RWL3. Die Lesewort-Leitungen RWL1, RWL2 und RWL3 erstrecken sich in der X-Richtung. Die vier TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind auf jedem Leseauswahl-Schalter RSW gestapelt.
  • Jedes der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 hat beispielsweise den in 7, 8 oder 9 gezeigten Aufbau. Was die vertikale Richtung der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 betrifft, so ist beispielsweise die freie Schicht (Speicherschicht) gleichweit von der Schreibwort-Leitung und Lese-/Schreibbit-Leitung soweit wie möglich getrennt. Ihre Achse leichter Magnetisierung ist parallel, beispielsweise zur X-Richtung gesetzt.
  • Die unteren Oberflächen der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind mit den unteren Elektroden verbunden. Die unteren Elektroden sind mit dem Drain des Leseauswahl-Schalters (MOS Transistor) RSW über Kontaktstecker verbunden.
  • Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4, welche sich in der X-Richtung erstrecken, sind jeweils gleich unter den TMR Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Die oberen Oberflächen der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind mit Lese-/Schreibbit- Leitungen BL1, BL2, BL3 und BL4 in Kontakt, welche sich in der Y-Richtung erstrecken.
  • Wenn der Zellenanordnungs-Aufbau von oberhalb des Halbleitersubstrats 51 betrachtet wird, so sind beispielsweise die TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 derart ausgelegt, dass sie sich miteinander überlappen. Die Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 sind ebenfalls derart ausgelegt, dass sie sich miteinander überlappen. Die Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 sind ebenfalls so ausgelegt, dass sie sich miteinander überlappen.
  • Die Kontaktstecker zum Verbinden der Anschlüsse der TMR Elemente MTJ1, MTJ2, MTJ3 und MTJ4 mit dem Drain des Leseauswahl-Schalters RSW sind derart ausgelegt, dass sie sich nicht mit den Schreibwort-Leitungen WWL1, WWL2, WWL3 und WWL4 und Lese-/Schreibbit-Leitungen BL1, BL2, BL3 und BL4 überlappen.
  • (2) Schritte beim Herstellungsverfahren
  • Das Herstellungsverfahren zum Implementieren des in 46 gezeigten Zellenanordnungs-Aufbaus wird im folgenden beschrieben. Ein detailliertes Herstellungsverfahren (beispielsweise eine Verwendung einer doppelten Zusammenfügungs-Verarbeitung) wird hier beschrieben. Somit ist zu bemerken, dass Elemente, welche nicht im Zellenanordnungs-Aufbau von 46 dargestellt sind, erwähnt werden. Jedoch ist der Umriss des letztendlich vollständigen Zellenanordnungs-Aufbaus beinahe derselbe wie jener, welcher in 46 gezeigt ist.
  • [1] Aktivgebiet-Isolierschritt
  • Zunächst werden, wie in 47 gezeigt, Aktivbereiche durch das Flachgraben-Isolier(STI)-Verfahren (shallow trench isolation (STI) method) im Halbleitersubstrat 51 isoliert.
  • Es werden Feldoxid-Filme 52, beispielsweise bei der folgenden Verarbeitung, in Flachgraben gefüllt.
  • Ein Maskenmuster (beispielsweise ein Siliziumnitrit-Film) wird durch PEP (Fotogravier-Verarbeitung (Photo Engraving Process)) auf dem Halbleitersubstrat 51 gebildet. Das Halbleitersubstrat 51 wird durch RIE (reaktives Ionen-Ätzen (Reactive Ion Etching)) unter Verwendung des Maskenmusters als eine Maske geätzt, um Gräben im Halbleitersubstrat 51 zu bilden. Diese Gräben werden mit einem Isoliermaterial (beispielsweise ein Siliziumoxid) gefüllt, und zwar beispielsweise unter Verwendung von CVD (chemische Dampfablagerung (Chemical Vapor Deposition)) und CMP (chemisch-mechanisches Polieren (Chemical Mechanical Polishing)).
  • Danach werden p-Typ Störstellen (beispielsweise B oder BF2) oder n-Typ Störstellen (beispielsweise P oder As) in das Halbleitersubstrat dotiert, und zwar beispielsweise durch die Ionen-Implantiertechnik, wenn notwendig, um p-Typ Well-Gebiete (well regions) oder n-Typ Well-Gebiete zu bilden.
  • [2] MOSFET Ausbildungsschritt
  • Als nächstes werden, wie in 48 gezeigt, MOS Transistoren, welche die Leseauswahl-Schalter enthalten, auf dem Oberflächengebiet des Halbleitersubstrats 51 gebildet.
  • Die MOS Transistoren können beispielsweise durch die folgende Verarbeitung gebildet werden.
  • Störstellen zur Steuerung des Schwellwerts der MOS Transistoren werden in notwendigen Kanalabschnitten in Aktivbereichen, welche durch Feldoxide 52 umgeben sind, ionenimplantiert. Ein Gate-Isolierfilm (beispielsweise ein Siliziumoxid-Film) 53 wird in den Aktivbereichen durch thermische Oxidation gebildet. Ein Gate-Elektrodenmaterial (beispielsweise Polysilizium, welches Störstellen enthält) und ein Kappen-Isolierfilm (beispielsweise ein Siliziumnitrit-Film) 55 werden durch CVD auf dem Gate-Isolierfilm 53 gebildet.
  • Der Kappen-Isolierfilm 55 wird durch PEP gemustert. Dann werden das Gate-Elektrodenmaterial und der Gate-Isolierfilm 53 durch RIE verarbeitet (geätzt), und zwar unter Verwendung des Kappen-Isolierfilms 55 als eine Maske. Daraus folgend werden Gate-Elektroden 54, welche sich in der X-Richtung erstrecken, auf dem Halbleitersubstrat 51 gebildet.
  • P- oder n-Typ Störstellen werden in das Halbleitersubstrat 51 durch Ionen-Implantierung unter Verwendung des Kappen-Isolierfilms 55 und der Gate-Elektroden 54 als eine Maske dotiert. Gebiete einer leicht dotierten Störstelle (LDD Gebiete oder Erstreckungsgebiete) werden im Halbleitersubstrat gebildet.
  • Ein Isolierfilm (beispielsweise ein Siliziumnitrit-Film) wird durch CVD auf der gesamten Oberfläche des Halbleitersubstrats 51 gebildet. Danach wird der Isolierfilm durch RIE geätzt, um Seitenwand-Isolierschichten 57 auf den Seitenoberflächen der Gate-Elektroden 54, und Kappen-Isolierfilme 55 zu bilden. Die p- oder n-Typ Störstellen werden in das Halbleitersubstrat 51 durch Ionen-Implantierung unter Verwendung der Kappen-Isolierfilme 55, Gate-Elektroden 54 und Seitenwand-Isolierschichten 57 als eine Maske dotiert. Daraus folgend werden Source-Gebiete 56A und Drain-Gebiete 56B im Halbleitersubstrat 51 gebildet.
  • Danach wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 58, welche die MOS Transistoren vollständig bedeckt, durch CVD auf der gesamten Oberfläche des Halbleitersubstrats 51 gebildet. Zusätzlich wird die Oberfläche der dielektrischen Zwischenschicht 58 durch CMP geebnet.
  • [3] Kontaktloch-Ausbildungsschritt
  • Als nächstes werden, wie in 49 und 50 gezeigt, Kontaktlöcher 59, welche die Source-Gebiete 56A und Drain-Gebiete 56B der MOS Transistoren erreichen, in der dielektrischen Zwischenschicht 58 auf dem Halbleitersubstrat 51 ausgebildet.
  • Die Kontaktlöcher 59 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 58 durch PEP und Ätzen der dielektrischen Zwischenschicht 58 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • [4] Zwischenverbindungs-Graben Ausbildungsschritt
  • Wie in 51 gezeigt, werden Zwischenverbindungs-Gräben 60 in der dielektrischen Zwischenschicht auf dem Halbleitersubstrat 51 ausgebildet. In diesem Beispiel erstrecken sich die Zwischenverbindungs-Gräben 60 in der Y-Richtung. Die Kontaktlöcher 59 auf den Source-Gebieten 56A, die Kontaktlöcher 59 auf den Drain-Gebieten 56B und die Zwischenverbindungs-Gräben 60 erscheinen nicht gleichzeitig in der selben Sektion (eine Sektion, welche durch Schneiden der Vorrichtung entlang einer geraden Linier erlangt wird, welche sich in der Y-Richtung erstreckt).
  • Die Zwischenverbindungs-Gräben 60 sind durch gestrichelte Linien in 51 angezeigt.
  • Die Zwischenverbindungs-Gräben 60 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 58 durch PEP und Ätzen der dielektrischen Zwischenschicht 58 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske erlangt werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • [5] Erster Zwischenverbindungs-Schicht Ausbildungsschritt
  • Wie in 52 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ti und TiN) 61 auf der dielektrischen Zwischenschicht 58, den inneren Oberflächen der Kontaktlöcher 59 und den inneren Oberflächen der Zwischenverbindungs-Gräben 60, beispielsweise durch Sputtern, ausgebildet. Danach wird eine Metallschicht (beispielsweise eine W-Schicht) 62, welche die Kontaktlöcher 59 und die Zwischenverbindungs-Gräben 60 vollständig ausfüllt, auf der Grenz-Metallschicht 61 beispielsweise durch Sputtern ausgebildet.
  • Danach wird, wie in 53 gezeigt, die Metallschicht 62 beispielsweise durch CMP poliert, und verbleibt lediglich in den Kontaktlöchern 59 und den Zwischenverbindungs-Gräben 60. Die in jedem Kontaktloch 59 verbleibende Metallschicht 62 bildet einen Kontaktstecker 62A aus. Die in jedem Zwischenverbindungs-Graben 60 verbleibende Metallschicht 62 bildet eine erste Zwischenverbindungs-Schicht (Source-Leitung oder Dekodierungs-Leitung) 62B aus. Eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 63 wird durch CVD auf der dielektrischen Zwischenschicht 58 ausgebildet.
  • Der Schritt, welcher den Kontaktloch-Ausbildungsschritt, den Zwischenverbindungs-Graben Ausbildungsschritt und den ersten Zwischenverbindungs-Schicht Ausbildungsschritt enthält, wird die doppelte Darnaszene-Verarbeitung genannt.
  • Tatsächlich erscheinen die Kontaktstecker 62A und ersten Zwischenverbindungs-Schichten 62B nicht gleichzeitig in derselben Sektion (eine Sektion, welche durch Schneiden der Vorrichtung entlang einer geraden Linie erlangt wird, welche sich in der Y-Richtung erstreckt). Tatsächlich zeigen 53 und darauf folgende Zeichnungen aus 54 (welche im folgenden beschrieben wird), nicht nur die Kontaktstecker 62A, sondern ebenfalls die ersten Zwischenverbindungs-Schichten 62B, welche tatsächlich nicht als eine Sektion erscheinen.
  • [6] Zwischenverbindungs-Graben Ausbildungsschritt
  • Als nächstes werden, wie in 54 gezeigt, Zwischenverbindungs-Gräben 64 in der dielektrischen Zwischenschicht 63 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 64 als Gräben, welche dazu verwendet werden, Schreibwort-Leitungen auszubilden, und erstrecken sich in der X-Richtung. Wenn das Metallschicht-Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu-Diffusion und Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 64 ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 64 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 63 durch PEP und Ätzen der dielektrischen Zwischenschicht 63 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten 65 können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 63 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [7] Zweiter Zwischenverbindungs-Schicht Ausbildungsschritt
  • Wie in 55 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 66 auf der dielektrischen Zwischenschicht 63, den inneren Oberflächen der Zwischenverbindungs-Gräben 64 und den Seitenwand-Isolierschichten 65, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 67, welche die Zwischenverbindungs-Gräben 64 vollständig ausfüllt, auf der Grenz-Metallschicht 66, beispielsweise durch Sputtern oder Galvanisieren, ausgebildet.
  • Danach wird, wie in 56 gezeigt, die Metallschicht 67 beispielsweise durch CMP poliert, und verbleibt lediglich in den Zwischenverbindungs-Gräben 64. Die in jedem Zwischenverbindungs-Graben 64 verbleibende Metallschicht 67 bildet eine zweite Zwischenverbindungs-Schicht, welche als eine Schreibwort-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 68 wird auf der dielektrischen Zwischenschicht 63 durch CVD ausgebildet. Wenn benötigt, wird die Isolierschicht 68 durch CMP poliert, und verbleibt lediglich auf den Metallschichten 67, welche als die zweiten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 69, welche vollständig die Metallschichten 67 bedeckt, welche als die zweiten Zwischenverbindungs-Schichten dienen, auf der dielektrischen Zwischenschicht 62 ausgebildet.
  • Der Schritt, welcher den Zwischenverbindungs-Graben Ausbildungsschritt und den zweiten Zwischenverbindungs-Schicht Ausbildungsschritt enthält, wird die Damaszene-Verarbeitung genannt.
  • [8] Ausbildungsschritt einer unteren Elektrode eines ersten MTJ Elements
  • Als nächstes werden, wie in 57 und 58 gezeigt, Kontaktlöcher, welche die Metallschichten 62A und 62B, welche als die ersten Zwischenverbindungs-Schichten dienen, in der dielektrischen Zwischenschicht 69 ausgebildet.
  • Diese Kontaktlöcher können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 69 durch PEP und Ätzen der dielektrischen Zwischenschichten 63 und 69 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt. Zusätzlich wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ti und TiN) 70 auf den inneren Oberflächen der Kontaktlöcher, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine W-Schicht) 71, welche die Kontaktlöcher vollständig ausfüllt, auf der Grenz-Metallschicht 70, beispielsweise durch Sputtern, ausgebildet.
  • Danach wird die Metallschicht 71 beispielsweise durch CMP poliert und verbleibt lediglich in den Kontaktlöchern. Die in jedem Kontaktloch verbleibende Metallschicht 71 bildet einen Kontaktstecker. Zusätzlich werden Metallschichten (beispielsweise Ta-Schichten) 72, welche als die unteren Elektroden der ersten MTJ Elemente dienen, auf der dielektrischen Zwischenschicht 69 durch CVD ausgebildet.
  • [9] Ausbildungsschritt des ersten MTJ Elements
  • Wie in 59 und 60 gezeigt, werden erste MTJ Elemente 73 auf der Metallschicht 72 ausgebildet. Jedes MTJ Element 73 hat als seinen Hauptabschnitt eine Tunnelbarriere und zwei ferromagnetische Schichten, welche die Tunnelbarriere dazwischenlegen, und hat beispielsweise den in 7 gezeigten Aufbau.
  • Die unteren Elektroden 72 der ersten MTJ Elemente 73 sind gemustert.
  • Die unteren Elektroden 72 der ersten MTJ Elemente 73 können einfach durch Ausbilden eines lichtundurchlässigen Musters auf den unteren Elektroden 72 durch PEP und Ätzen der unteren Elektroden 72 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Dann wird das lichtundurchlässige Muster entfernt.
  • Danach wird eine dielektrische Zwischenschicht 74, welche die ersten MTJ Elemente 73 vollständig bedeckt, durch CVD ausgebildet.
  • [10] Zwischenverbindungs-Graben Ausbildungsschritt
  • Wie in 61 gezeigt, werden Zwischenverbindungs-Gräben 75A in der dielektrischen Zwischenschicht 75 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 75A als Gräben, welche zur Ausbildung von Lese-/Schreibbit-Leitungen verwendet werden, und erstrecken sich in der Y-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und eine Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 75A ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 75A können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht durch PEP und Ätzen der dielektrischen Zwischenschicht durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 75 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [11] Ausbildungsschritt einer dritten Zwischenverbindungs-Schicht
  • Wie in 62 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 76 auf der dielektrischen Zwischenschicht 75, den inneren Oberflächen der Zwischenverbindungs-Gräben 75A und den Seitenwand-Isolierschichten, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 77, welche die Zwischenverbindungs-Gräben 75A vollständig ausfüllt, auf der Grenz-Metallschicht 76, beispielsweise durch Sputtern oder Gravieren, ausgebildet.
  • Danach wird die Metallschicht 77, wie in 63 gezeigt, beispielsweise durch CMP poliert, und verbleibt lediglich in den Zwischenverbindungs-Gräben 75A. Die in jedem Zwischenverbindungs-Graben 75A verbleibende Metallschicht 77 bildet eine dritte Zwischenverbindungs-Schicht, welche als eine Lese-/Schreibbit-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 78 wird durch CVD auf der dielektrischen Zwischenschicht 75 ausgebildet. Wenn notwendig, wird die Isolierschicht 78 durch CMP poliert, und verbleibt lediglich auf den Metallschichten 77, welche als die dritten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 79, welche die Metallschichten 77, die als die dritten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 75 ausgebildet.
  • [12] Ausbildungsschritt eines Zwischenverbindungs-Grabens
  • Als nächstes werden, wie in 64 gezeigt, Zwischenverbindungs-Gräben 87 in der dielektrischen Zwischenschicht 79 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 87 als Gräben, welche zur Ausbildung von Schreibwort-Leitungen verwendet werden, und erstrecken sich in der X-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 87 ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 87 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf einer dielektrischen Zwischenschicht 86 durch PEP und Ätzen der dielektrischen Zwischenschicht 86 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten 88 können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 86 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [13] Ausbildungsschritt einer vierten Zwischenverbindungs-Schicht
  • Wie in 65 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 89 auf der dielektrischen Zwischenschicht 79, den inneren Oberflächen der Zwischenverbindungs-Gräben 87 und den Seitenwand-Isolierschichten 88, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 91, welche die Zwischenverbindungs-Gräben 87 vollständig ausfüllt, beispielsweise durch Sputtern oder Gravieren, auf der Grenz-Metallschicht 89 ausgebildet.
  • Danach wird, wie in 66 gezeigt, die Metallschicht 91 beispielsweise durch CMP poliert und verbleibt lediglich in den Zwischenverbindungs-Gräben 87. Die in jedem Zwischenverbindungs-Graben 87 verbleibende Metallschicht 91 bildet eine vierte Zwischenverbindungs-Schicht, welche als eine Schreibwort-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 92 wird durch CVD auf der dielektrischen Zwischenschicht 86 ausgebildet. Wenn notwendig wird die Isolierschicht 92 durch CMP poliert und verbleibt lediglich auf den Metallschichten 91, welche als die vierten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 93, welche die Metallschichten 91, welche als die vierten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 86 ausgebildet.
  • [14] Ausbildungsschritt einer unteren Elektrode eines zweiten MTJ Elements
  • Als nächstes werden, wie in 67 und 68 gezeigt, Kontaktlöcher, welche die unteren Elektroden 92 der ersten MTJ Elemente erreichen, in den dielektrischen Zwischenschichten 79 und 93 ausgebildet.
  • Diese Kontaktlöcher können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 93 durch PEP und Ätzen der dielektrischen Zwischenschichten 79 und 93 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Zusätzlich wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ti und TiN) 94 auf den inneren Oberflächen der Kontaktlöcher, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine W-Schicht) 95, welche die Kontaktlöcher vollständig ausfüllt, auf der Grenz-Metallschicht 94, beispielsweise durch Sputtern, ausgebildet.
  • Danach wird die Metallschicht 95 beispielsweise durch CMP poliert und verbleibt lediglich in den Kontaktlöchern. Die in jedem Kontaktloch verbleibende Metallschicht 95 bildet einen Kontaktstecker. Zusätzlich werden Metallschichten (beispielsweise Ta-Schichten) 96, welche als die unteren Elektroden der zweiten MTJ Elemente dienen, auf der dielektrischen Zwischenschicht 93 durch Sputtern ausgebildet.
  • [15] Ausbildungsschritt des zweiten MTJ Elements
  • Wie in 69 und 70 gezeigt, werden zweite MTJ Elemente 97 auf den Metallschichten 96 ausgebildet. Jedes zweite MTJ Element 97 hat als seinen Hauptabschnitt eine Tunnelbarriere und zwei ferromagnetische Schichten, welche die Tunnelbarriere dazwischenlegen, und hat beispielsweise den in 7 gezeigten Aufbau.
  • Die unteren Elektroden 96 der zweiten MTJ Elemente 97 sind gemustert.
  • Die unteren Elektroden 96 der zweiten MTJ Elemente 97 können einfach durch Ausbilden eines lichtundurchlässigen Musters auf den unteren Elektroden 96 durch PEP und Ätzen der unteren Elektroden 96 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Dann wird das lichtundurchlässige Muster entfernt.
  • Danach wird eine dielektrische Zwischenschicht 100, welche die ersten MTJ Elemente 97 vollständig bedeckt, durch CVD ausgebildet.
  • [16] Zwischenverbindungs-Graben Ausbildungsschritt
  • Wie in 71 gezeigt, werden Zwischenverbindungs-Gräben 100A in der dielektrischen Zwischenschicht 100 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 100A als Gräben, welche zur Ausbildung von Lese-/Schreibbit-Leitungen verwendet werden, und erstrecken sich in der Y-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und eine Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 100A ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 100A können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 100 durch PEP und Ätzen der dielektrischen Zwischenschicht 100 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 100 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [17] Ausbildungsschritt einer fünften Zwischenverbindungs-Schicht
  • Wie in 72 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 101 auf der dielektrischen Zwischenschicht 100, den inneren Oberflächen der Zwischenverbindungs-Gräben 100A und den Seitenwand-Isolierschichten, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 102, welche die Zwischenverbindungs-Gräben 100A vollständig ausfüllt, auf der Grenz-Metallschicht 101, beispielsweise durch Sputtern oder Gravieren, ausgebildet.
  • Danach wird die Metallschicht 102, wie in 73 gezeigt, beispielsweise durch CMP poliert, und verbleibt lediglich in den Zwischenverbindungs-Gräben 100A. Die in jedem Zwischenverbindungs-Graben 100A verbleibende Metallschicht 102 bildet eine fünfte Zwischenverbindungs-Schicht, welche als eine Lese-/Schreibbit-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 103 wird durch CVD auf der dielektrischen Zwischenschicht 100 ausgebildet. Wenn notwendig, wird die Isolierschicht 103 durch CMP poliert, und verbleibt lediglich auf den Metallschichten 102, welche als die fünften Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 104, welche die Metallschichten 102, die als die fünften Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 100 ausgebildet.
  • [18] Ausbildungsschritt eines Zwischenverbindungs-Grabens
  • Als nächstes werden, wie in 74 gezeigt, Zwischenverbindungs-Gräben 112 in der dielektrischen Zwischenschicht 104 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 112 als Gräben, welche zur Ausbildung von Schreibwort-Leitungen verwendet werden, und erstrecken sich in der X-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 112 ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 112 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf einer dielektrischen Zwischenschicht 104 durch PEP und Ätzen der dielektrischen Zwischenschicht 104 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten 113 können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 104 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [19] Ausbildungsschritt einer sechsten Zwischenverbindungs-Schicht
  • Wie in 75 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 114 auf der dielektrischen Zwischenschicht 104, den inneren Oberflächen der Zwischenverbindungs-Gräben 112 und den Seitenwand-Isolierschichten 113, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 115, welche die Zwischenverbindungs-Gräben 112 vollständig ausfüllt, beispielsweise durch Sputtern oder Gravieren, auf der Grenz-Metallschicht 114 ausgebildet.
  • Danach wird, wie in 76 gezeigt, die Metallschicht 115 beispielsweise durch CMP poliert und verbleibt lediglich in den Zwischenverbindungs-Gräben 112. Die in jedem Zwischenverbindungs-Graben 112 verbleibende Metallschicht 115 bildet eine sechste Zwischenverbindungs-Schicht, welche als eine Schreibwort-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 116 wird durch CVD auf der dielektrischen Zwischenschicht 104 ausgebildet. Wenn notwendig wird die Isolierschicht 116 durch CMP poliert und verbleibt lediglich auf den Metallschichten 115, welche als die sechsten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 117, welche die Metallschichten 115, welche als die sechsten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 104 ausgebildet.
  • [20] Ausbildungsschritt einer unteren Elektrode eines dritten MTJ Elements
  • Als nächstes werden, wie in 77 und 78 gezeigt, Kontaktlöcher, welche die unteren Elektroden 96 der zweiten MTJ Elemente erreichen, in den dielektrischen Zwischenschichten 100 und 104 ausgebildet.
  • Diese Kontaktlöcher können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 104 durch PEP und Ätzen der dielektrischen Zwischenschichten 100 und 104 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Zusätzlich wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ti und TiN) 118 auf den inneren Oberflächen der Kontaktlöcher, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine W-Schicht) 119, welche die Kontaktlöcher vollständig ausfüllt, auf der Grenz-Metallschicht 118, beispielsweise durch Sputtern, ausgebildet.
  • Danach wird die Metallschicht 119 beispielsweise durch CMP poliert und verbleibt lediglich in den Kontaktlöchern. Die in jedem Kontaktloch verbleibende Metallschicht 119 bildet einen Kontaktstecker. Zusätzlich werden Metallschichten (beispielsweise Ta-Schichten) 120, welche als die unteren Elektroden der ersten MTJ Elemente dienen, auf der dielektrischen Zwischenschicht 117 durch Sputtern ausgebildet.
  • [21] Ausbildungsschritt des dritten MTJ Elements
  • Wie in 79 und 80 gezeigt, werden erste MTJ Elemente 121 auf der Metallschicht 120 ausgebildet. Jedes dritte MTJ Element 121 hat als seinen Hauptabschnitt eine Tunnelbarriere und zwei ferromagnetische Schichten, welche die Tunnelbarriere dazwischenlegen, und hat beispielsweise den in 7 gezeigten Aufbau.
  • Die unteren Elektroden 120 der dritten MTJ Elemente 121 sind gemustert.
  • Die unteren Elektroden 120 der dritten MTJ Elemente 121 können einfach durch Ausbilden eines lichtundurchlässigen Musters auf den unteren Elektroden 120 durch PEP und Ätzen der unteren Elektroden 120 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Dann wird das lichtundurchlässige Muster entfernt.
  • Danach wird eine dielektrische Zwischenschicht 122, welche die dritten MTJ Elemente 121 vollständig bedeckt, durch CVD ausgebildet.
  • [22] Zwischenverbindungs-Graben Ausbildungsschritt
  • Wie in 81 gezeigt, werden Zwischenverbindungs-Gräben 122A in der dielektrischen Zwischenschicht 122 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 122A als Gräben, welche zur Ausbildung von Lese-/Schreibbit-Leitungen verwendet werden, und erstrecken sich in der Y-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und eine Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 122A ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 122A können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht durch PEP und Ätzen der dielektrischen Zwischenschicht durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 122 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [23] Ausbildungsschritt einer siebten Zwischenverbindungs-Schicht
  • Wie in 82 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 123 auf der dielektrischen Zwischenschicht 122, den inneren Oberflächen der Zwischenverbindungs-Gräben 122A und den Seitenwand-Isolierschichten, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 124, welche die Zwischenverbindungs-Gräben 122A vollständig ausfüllt, auf der Grenz-Metallschicht 123, beispielsweise durch Sputtern oder Gravieren, ausgebildet.
  • Danach wird die Metallschicht 124, wie in 83 gezeigt, beispielsweise durch CMP poliert, und verbleibt lediglich in den Zwischenverbindungs-Gräben 122A. Die in jedem Zwischenverbindungs-Graben 122A verbleibende Metallschicht 124 bildet eine siebte Zwischenverbindungs-Schicht, welche als eine Lese-/Schreibbit-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 125 wird durch CVD auf der dielektrischen Zwischenschicht 122 ausgebildet. Wenn notwendig, wird die Isolierschicht 125 durch CMP poliert, und verbleibt lediglich auf den Metallschichten 124, welche als die siebten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 126, welche die Metallschichten 124, die als die siebten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 122 ausgebildet.
  • [24] Ausbildungsschritt eines Zwischenverbindungs-Grabens
  • Als nächstes werden, wie in 84 gezeigt, Zwischenverbindungs-Gräben 127 in der dielektrischen Zwischenschicht 126 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 127 als Gräben, welche zur Ausbildung von Schreibwort-Leitungen verwendet werden, und erstrecken sich in der X-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 127 ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 127 können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf einer dielektrischen Zwischenschicht 126 durch PEP und Ätzen der dielektrischen Zwischenschicht 126 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten 128 können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 126 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [25] Ausbildungsschritt einer achten Zwischenverbindungs-Schicht
  • Wie in 85 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 129 auf der dielektrischen Zwischenschicht 126, den inneren Oberflächen der Zwischenverbindungs-Gräben 127 und den Seitenwand-Isolierschichten 128, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 130, welche die Zwischenverbindungs-Gräben 127 vollständig ausfüllt, beispielsweise durch Sputtern oder Gravieren, auf der Grenz-Metallschicht 129 ausgebildet.
  • Danach wird, wie in 86 gezeigt, die Metallschicht 130 beispielsweise durch CMP poliert und verbleibt lediglich in den Zwischenverbindungs-Gräben 127. Die in jedem Zwischenverbindungs-Graben 127 verbleibende Metallschicht 130 bildet eine achte Zwischenverbindungs-Schicht, welche als eine Schreibwort-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 131 wird durch CVD auf der dielektrischen Zwischenschicht 126 ausgebildet. Wenn notwendig wird die Isolierschicht 131 durch CMP poliert und verbleibt lediglich auf den Metallschichten 130, welche als die achten Zwischenverbindungs-Schichten dienen. Zusätzlich wird eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht) 132, welche die Metallschichten 130, welche als die achten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 126 ausgebildet.
  • [26] Ausbildungsschritt einer unteren Elektrode eines vierten MTJ Elements
  • Als nächstes werden, wie in 87 und 88 gezeigt, Kontaktlöcher, welche die unteren Elektroden 120 der dritten MTJ Elemente erreichen, in den dielektrischen Zwischenschichten 122 und 126 ausgebildet.
  • Diese Kontaktlöcher können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht 126 durch PEP und Ätzen der dielektrischen Zwischenschichten 122 und 126 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Zusätzlich wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ti und TiN) 133 auf den inneren Oberflächen der Kontaktlöcher, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine W-Schicht) 134, welche die Kontaktlöcher vollständig ausfüllt, auf der Grenz-Metallschicht 133, beispielsweise durch Sputtern, ausgebildet.
  • Danach wird die Metallschicht 134 beispielsweise durch CMP poliert und verbleibt lediglich in den Kontaktlöchern. Die in jedem Kontaktloch verbleibende Metallschicht 134 bildet einen Kontaktstecker. Zusätzlich werden Metallschichten (beispielsweise Ta-Schichten) 135, welche als die unteren Elektroden der vierten MTJ Elemente dienen, auf der dielektrischen Zwischenschicht 132 durch Sputtern ausgebildet.
  • [27] Ausbildungsschritt des vierten MTJ Elements
  • Wie in 89 und 90 gezeigt, werden vierte MTJ Elemente 136 auf der Metallschicht 135 ausgebildet. Jedes vierte MTJ Element 136 hat als seinen Hauptabschnitt eine Tunnelbarriere und zwei ferromagnetische Schichten, welche die Tunnelbarriere dazwischenlegen, und hat beispielsweise den in 7 gezeigten Aufbau.
  • Die unteren Elektroden 135 der vierten MTJ Elemente 136 sind gemustert.
  • Die unteren Elektroden 135 der vierten MTJ Elemente 136 können einfach durch Ausbilden eines lichtundurchlässigen Musters auf den unteren Elektroden 135 durch PEP und Ätzen der unteren Elektroden 135 durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Dann wird das lichtundurchlässige Muster entfernt.
  • Danach wird eine dielektrische Zwischenschicht 137, welche die vierten MTJ Elemente 136 vollständig bedeckt, durch CVD ausgebildet.
  • [28] Zwischenverbindungs-Graben Ausbildungsschritt
  • Wie in 91 gezeigt, werden Zwischenverbindungs-Gräben 137A in der dielektrischen Zwischenschicht 137 ausgebildet. In diesem Beispiel dienen die Zwischenverbindungs-Gräben 137A als Gräben, welche zur Ausbildung von Lese-/Schreibbit-Leitungen verwendet werden, und erstrecken sich in der Y-Richtung. Wenn das Metallschicht Material Cu ist, werden Seitenwand-Isolierschichten (wie beispielsweise Siliziumnitrit) benötigt, um eine Cu Diffusion und eine Korrosion zu verhindern, wobei sie auf den Seitenoberflächen der Zwischenverbindungs-Gräben 137A ausgebildet werden.
  • Die Zwischenverbindungs-Gräben 137A können einfach beispielsweise durch Ausbilden eines lichtundurchlässigen Musters auf der dielektrischen Zwischenschicht durch PEP und Ätzen der dielektrischen Zwischenschicht durch RIE unter Verwendung des lichtundurchlässigen Musters als eine Maske ausgebildet werden. Nach dem Ätzen wird das lichtundurchlässige Muster entfernt.
  • Die Seitenwand-Isolierschichten können einfach durch Ausbilden eines Isolierfilms (beispielsweise ein Siliziumnitrit-Film) auf der gesamten Oberfläche der dielektrischen Zwischenschicht 137 durch CVD und Ätzen des Isolierfilms durch RIE ausgebildet werden.
  • [29] Ausbildungsschritt einer neunten Zwischenverbindungs-Schicht
  • Wie in 92 gezeigt, wird eine Grenz-Metallschicht (beispielsweise eine Mehrfachschicht aus Ta und TaN) 138 auf der dielektrischen Zwischenschicht 137, den inneren Oberflächen der Zwischenverbindungs-Gräben 137A und den Seitenwand-Isolierschichten, beispielsweise durch Sputtern, ausgebildet. Darauf folgend wird eine Metallschicht (beispielsweise eine Cu-Schicht) 139, welche die Zwischenverbindungs-Gräben 137A vollständig ausfüllt, auf der Grenz-Metallschicht 138, beispielsweise durch Sputtern oder Gravieren, ausgebildet.
  • Danach wird die Metallschicht 139, wie in 93 und 94 gezeigt, beispielsweise durch CMP poliert, und verbleibt lediglich in den Zwischenverbindungs-Gräben 137A. Die in jedem Zwischenverbindungs-Graben 137A verbleibende Metallschicht 139 bildet eine neunte Zwischenverbindungs-Schicht, welche als eine Lese-/Schreibbit-Leitung dient.
  • Eine Isolierschicht (beispielsweise eine Siliziumnitrit-Schicht) 140 wird durch CVD auf der dielektrischen Zwischenschicht 137 ausgebildet. Wenn notwendig, wird die Isolierschicht 140 durch CMP poliert, und verbleibt lediglich auf den Metallschichten 139, welche als die neunten Zwischenverbindungs-Schichten dienen.
  • Schließlich wird beispielsweise eine dielektrische Zwischenschicht (beispielsweise eine Siliziumoxid-Schicht), welche die Metallschichten 139, welche als die neunten Zwischenverbindungs-Schichten dienen, vollständig bedeckt, auf der dielektrischen Zwischenschicht 137 ausgebildet.
  • (3) Ergebnis
  • Gemäß dieses Herstellungsverfahrens kann ein Zellenanordnungs-Aufbau (1-Schalter/n-MTJ-Aufbau), bei welchem ein Lese-Block aus einer Mehrzahl an TMR Elementen, welche bei einer Mehrzahl an Stufen gestapelt sind, ausgebildet wird, und die Mehrzahl an TMR Elementen unabhängig mit Lesebit-Leitungen verbunden sind, realisiert werden.
  • Bei diesem Beispiel werden zur Ausbildung einer Zwischenverbindungs-Schicht die Damaszene-Verarbeitung und doppelte Damaszene-Verarbeitung verwendet. Anstelle dessen kann beispielsweise eine Verarbeitung zur Ausbildung einer Zwischenverbindungs-Schicht durch Ätzen verwendet werden.
  • 5. Weiteres
  • Bei der obigen Beschreibung wird ein TMR Element als eine Speicherzelle des magnetischen Festkörperspeichers verwendet. Jedoch können, sogar wenn die Speicherzelle aus einem GMR (Giant MagnetoResistance) Element ausgebildet wird, die vorliegende Erfindung, das heißt verschiedene Arten an Zellenanordnungs-Aufbauten, der Lesebetrieb-Mechanismus und das detaillierte Beispiel der Lese-Schaltung angewendet werden.
  • Der Aufbau eines TMR Elements oder GMR-Elements und die Materialien derer sind bei der Anwendung der vorliegenden Erfindung nicht insbesondere beschränkt. Bei diesem Beispiel beträgt die Anzahl an TMR Elementen in einem Lese-Block gleich vier. Jedoch ist die Anzahl an TMR Elementen in einem Lese-Block nicht auf vier beschränkt und kann frei eingestellt werden.
  • Als ein Leseauswahl-Schalter des magnetischen Festkörperspeichers wird ein MOS Transistor, bipolarer Transistor oder eine Diode verwendet. Jedoch können jegliche weitere Schalterelemente, wie beispielsweise ein MIS (Metal Insulator Semiconductor) Transistor (welcher einen MOSFET enthält), ein MES (Metal Semiconductor) Transistor oder ein Verbindungstransistor als ein Leseauswahl-Schalter verwendet werden.
  • Gemäß der vorliegenden Erfindung kann ein magnetischer Festkörperspeicher, welcher einen neuen Zellenanordnungs-Aufbau hat, welcher zur Erhöhung einer Speicherkapazität geeignet ist, und ein Herstellungsverfahren dazu bereitgestellt werden.

Claims (31)

  1. Magnetischer Festkörperspeicher mit: Speicherzellen (MTJ1, MTJ2, MTJ3, MTJ4), welche einen magnetwiderstandsbeständigen Effekt verwenden; einem Leseauswahl-Schalter (RSW), welcher allgemein an einem Anschluss von jeder der Speicherzellen verbunden ist; und Bitleitungen (BL1, BL2, BL3, BL4), welche entsprechend der Speicherzellen angeordnet sind und sich in einer ersten Richtung erstrecken, wobei jede der Speicherzellen den weiteren Anschluss unabhängig an eine der Bitleitungen verbunden hat, und die Bitleitungen im Lesemodus voneinander elektrisch isoliert sind, dadurch gekennzeichnet, dass die Speicherzellen in Stufen gestapelt sind, und dass der Leseauswahl-Schalter (RSW) rechts unterhalb der Speicherzellen angeordnet ist.
  2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner Kontaktstecker (42A, 42B, 42C, 42D, 42E) enthält, wobei jeder davon einen Anschluss von einer der Speicherzellen mit dem Leseauswahl-Schalter verbindet, und dass die Kontaktstecker gegenseitig überlappt sind.
  3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner eine Quellenleitung (SLi) enthält, welche sich in die erste Richtung erstreckt, und mit dem Leseauswahl-Schalter verbunden ist.
  4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass er ferner enthält: einen Energieversorgungs-Anschluss (VSS), und einen Spaltenauswahl-Schalter (29C), welcher zwischen der Quellenleitung und dem Energieversorgungs-Anschluss verbunden ist.
  5. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass er ferner eine Lesewort-Leitung (RWLn) enthält, welche mit einem Steuer-Anschluss des Leseauswahl-Schalters (RSW) verbunden ist, und sich in einer zur ersten Richtung senkrechten zweiten Richtung erstreckt.
  6. Speicher nach Anspruch 5, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) durch ein Zeilenadress-Signal gesteuert ist.
  7. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner eine Lesewort-Leitung (RWLn) enthält, welche mit dem Leseauswahl-Schalter (RSW) verbunden ist, und sich in einer zur ersten Richtung senkrechten zweiten Richtung erstreckt.
  8. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass er ferner eine Dekodierungs-Leitung (DLj) enthält, welche mit einem Steuer-Anschluss des Leseauswahl-Schalters (RSW) verbunden ist, und sich in die erste Richtung erstreckt.
  9. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) durch ein Spaltenadress-Signal gesteuert ist.
  10. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner enthält: eine Lese-Schaltung (29B), und einen zwischen den Bitleitungen und der Lese-Schaltung verbundenen Spaltenauswahl-Schalter (29C) .
  11. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) und der Spaltenauswahl-Schalter (29C) denselben Betrieb ausführen.
  12. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass die Lese-Schaltung (29B) Lese-Verstärker (29B11, 29B14), welche entsprechend den Bitleitungen angeordnet sind, und Ausgabepuffer (29B31, 29B34) enthält, welche entsprechend den Lese-Verstärkern angeordnet sind.
  13. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass die Lese-Schaltung (29B) Lese-Verstärker (29B11, 29B14), welche entsprechend den Bitleitungen angeordnet sind, einen Ausgabepuffer (29B3), welcher Daten der Lese-Verstärker ausgibt, und einen Selektor (29B2) enthält, welcher zwischen den Lese-Verstärkern und dem Ausgabepuffer verbunden ist.
  14. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner einen Schreibbitleitungs-Treiber/-Ballast (29A, 31) enthält, welcher mit zwei Enden von jeder der Bitleitungen verbunden ist, um einen Schreib-Strom in eine von Schreibdaten entsprechende Richtung an die Bitleitungen zu fließen.
  15. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Bit-Leitungen (BL1, BL2, BL3, BL4) als Lesebit-Leitungen und Schreibbit-Leitungen wirken.
  16. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner Schreibwort-Leitungen (WWL1, WWL2, WWL3, WWL4) enthält, welche entsprechend den Speicherzellen angeordnet sind, und sich in einer zur ersten Richtung senkrechten zweiten Richtung erstrecken.
  17. Speicher nach Anspruch 16, dadurch gekennzeichnet, dass jede der Schreibwort-Leitungen (WWL1, WWL2, WWL3, WWL4) an einer Anschlussseite von einer entsprechenden der Speicherzellen angeordnet ist.
  18. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er ferner Blockauswahl-Schalter (BSW) enthält, wobei jeder zwischen dem weiteren Anschluss von einer entsprechenden der Speicherzellen und einer entsprechenden der Bitleitungen verbunden ist.
  19. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Blockauswahl-Schalter (BSW) durch ein Zeilenadress-Signal gesteuert ist.
  20. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) und der Blockauswahl-Schalter (BSW) denselben Betrieb ausführen.
  21. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen (MTJ1, MTJ2, MTJ3, MTJ4) einen Lese-Block (BKjn) aufbauen, und Daten der Speicherzellen gleichzeitig ausgelesen werden.
  22. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass jede der Speicherzellen (MTJ1, MTJ2, MTJ3, MTJ4) aus einem magnetischen Speicherelement gebildet ist, welches eine Pinning-Schicht, welche eine festgelegte Magnetisierungsrichtung hat, eine Speicherschicht, deren Magnetisierungsrichtung sich gemäß von Schreibdaten ändert, und eine Tunnelbarrieren-Schicht enthält, welche zwischen der Pinning-Schicht und der Speicherschicht angeordnet ist.
  23. Speicher nach Anspruch 22, dadurch gekennzeichnet, dass eine Achse einfacher Magnetisierung des magnetischen Speicherelements in eine zur ersten Richtung senkrechten zweiten Richtung gerichtet ist.
  24. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) aus einem MIS Transistor oder einem MES Transistor oder einem Flächentransistor oder einem Bipolar Transistor oder einer Diode ausgebildet ist.
  25. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass Speicherdaten der Speicherzellen (MTJ1, MTJ2, MTJ3, MTJ4) gemäß von Richtungen von Strömen entschieden werden, welche in den Bitleitungen fließen.
  26. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass der Leseauswahl-Schalter (RSW) unmittelbar unterhalb der Speicherzellen angeordnet ist.
  27. Herstellungsverfahren eines magnetischen Festkörperspeichers, mit: Ausbilden eines Leseauswahl-Schalters (RSW) auf einem Oberflächenbereich eines Halbleitersubstrats (51); Ausbilden einer ersten Schreibwort-Leitung (67), welche sich in einer ersten Richtung erstreckt, auf dem Leseauswahl-Schalter; Ausbilden eines ersten MTJ Elements (73), und zwar rechts oberhalb der ersten Schreibwort-Leitung; Ausbilden einer ersten Lese-/Schreibbit-Leitung (77), und zwar rechts oberhalb des ersten MTJ Elements, welche mit dem ersten MTJ Element in Kontakt ist und sich in einer zur ersten Richtung senkrechten zweiten Richtung erstreckt; Ausbilden einer zweiten Schreibwort(91)-Leitung, welche sich in die erste Richtung erstreckt, und zwar rechts oberhalb der ersten Schreibwort-Leitung; Ausbilden eines zweiten MTJ Elements (97), und zwar rechts oberhalb der zweiten Schreibwort-Leitung; und Ausbilden einer zweiten Lese-/Schreibbit-Leitung (102), und zwar rechts oberhalb des zweiten MTJ Elements, welche mit dem zweiten MTJ Element in Kontakt ist und sich in die zweite Richtung erstreckt.
  28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass aus der ersten und zweiten Schreibwort-Leitung (67, 91) und der ersten und zweiten Lese-/Schreibbit-Leitung (77, 102), zumindest Leitungen unter MTJs, durch Schritte eines Ausbildens von einem Zwischenverbindungs-Graben in einer Isolierschicht, eines Ausbildens einer Metallschicht, welche den Zwischenverbindungs-Graben vollständig ausfüllt, und eines Entfernens der Metallschicht mit Ausnahme der im Zwischenverbindungs-Graben, ausgebildet werden.
  29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass es ferner vor der Ausbildung der Metallschicht einen Schritt eines Ausbildens einer Barrieren-Metallschicht enthält.
  30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass es ferner vor der Ausbildung der Barrieren-Metallschicht die Schritte eines Ausbildens einer Seitenwand-Isolierschicht an einer Seitenoberfläche des Zwischenverbindungs-Grabens, und nach der Entfernung der Metallschicht, mit Ausnahme der im Zwischenverbindungs-Graben, eines Ausbildens einer Deckel-Isolierschicht enthält, welche aus demselben Material gemacht ist, wie jenes der Seitenwand-Isolierschicht auf der Metallschicht.
  31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass die Seitenwand-Isolierschicht und die Deckel-Isolierschicht aus Siliziumnitrid gemacht sind.
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