KR100512509B1 - 자기 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 자기 저항 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)를 제공한다. 본 발명에 있어서, 판독 블록은 횡방향으로 배열된 복수의 TMR 소자로 구성된다. 판독 블록 내의 TMR 소자의 일단은 공통 접속되고, 판독 선택 스위치를 경유하여 소스선에 접속된다. TMR 소자의 타단은 각각 독립적으로 판독 비트선/기입 워드선에 접속된다. 판독 비트선/기입 워드선은 로우 선택 스위치를 경유하여, 공통 데이터선에 접속된다. 공통 데이터선은 판독 회로에 접속된다.

Description

자기 랜덤 액세스 메모리 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND FABRICATING METHOD THEREOF}
본 발명은 자기 저항(Magneto Resistive) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 따른 데이터를 기억하는 메모리가 다수 제안되고 있는데, 그 중 하나로 터널 자기 저항(Tunneling Magneto Resistive: 이후, TMR로 표기함) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리가 있다.
자기 랜덤 액세스 메모리에 대한 제안으로는 예를 들어, Roy Scheuerlein et.al에 의한 ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」이 공지되어 있다.
자기 랜덤 액세스 메모리는 TMR 소자에 의해, "1" , "0" 데이터를 기억한다. TMR 소자의 기본 구조는 2개의 자성층(magnetic layer; 강자성층 ferromagnetic layer)에 절연층(tunneling barrier)을 끼워넣은 구조이다.
TMR 소자에 기억되는 데이터는 2개의 자성층의 자화 상태(magnetizing state)가 평행인가, 또는 반평행인가에 따라서 판단된다.
여기에서 평행이란, 2개의 자성층의 자화 방향이 같은 것을 의미하고, 반평행이란 2개의 자성층의 자화 방향이 역방향임을 의미한다.
통상, 2개의 자성층 중 하나(고정층; fixed layer)에는 반강자성층(antiferromagnetic layer)이 부가적으로 형성된다. 반강자성층은 고정층의 자화 방향을 고정하기 위한 부재이다. 따라서, 실제로는 2개의 자성층 중 다른 하나(자유층; free layer)의 자화 방향에 따라서, TMR 소자에 기억되는 데이터("1" 또는 "0")가 결정된다.
TMR 소자의 자화 상태가 평행이 된 경우, 그 TMR 소자를 구성하는 2개의 자성층 사이에 형성된 절연층의 터널 저항은 가장 낮아진다. 예를 들어, 이와 같은 상태를 "1" 상태로 한다. 또한, TMR 소자의 자화 상태가 반평행이 된 경우, 그 TMR 소자를 구성하는 2개의 자성층 사이에 형성된 절연층의 터널 저항은 가장 높아진다. 예를 들어, 이와 같은 상태를 "0" 상태로 한다.
자기 랜덤 액세스 메모리의 셀 어레이 구조에 대해서는, 현재 메모리 용량의 대용량화, 기입/판독 동작의 안정화 등의 관점에서 다양한 구조가 검토되고 있다.
예를 들어, 현재는 하나의 메모리셀을 하나의 MOS 트랜지스터와 하나의 TMR 소자(또는 MTJ(Magnetic Tunnel Junction) 소자)로 구성하는 셀 어레이 구조가 공지되어 있다. 또한, 판독 동작의 안정화를 실현하기 위해 이와 같은 셀 어레이 구조를 가짐과 함께, 1비트 데이터를 2개의 메모리셀 어레이를 이용하여 기억하는 자기 랜덤 액세스 메모리도 공지되어 있다.
그러나, 이들 자기 랜덤 액세스 메모리에서는 메모리 용량의 증대를 기대하기 어렵다. 왜냐하면, 이들 셀 어레이 구조에서는 하나의 TMR 소자에 하나의 MOS 트랜지스터가 대응되어 있기 때문이다.
본 발명에 따른 자기 랜덤 액세스 메모리에 있어서는, 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리셀; 상기 복수의 메모리셀의 일단에 공통으로 접속되는 판독 선택 스위치; 및 상기 복수의 메모리셀에 대응하여 설치되어, 제1 방향으로 연장되는 복수의 비트선을 포함하며, 상기 복수의 메모리셀 각각은 그 타단이 상기 복수의 비트선 중 하나에 독립적으로 접속된다.
본 발명에 따른 자기 랜덤 액세스 메모리의 제조 방법에 있어서는, 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하고; 상기 판독 선택 스위치 상에 제1 방향으로 연장되는 복수의 비트선을 형성하고; 상기 복수의 비트선의 바로 위에, 상기 복수의 비트선에 접속되는 복수의 MTJ 소자를 형성하고; 상기 복수의 MTJ 소자 바로 위에, 상기 복수의 MTJ 소자에 공통으로 접속되어, 상기 판독 선택 스위치에 접속되는 전극을 형성하고; 상기 복수의 MTJ 소자 부근에 상기 제1 방향에 교차하여, 제2 방향으로 연장되는 기입 선을 형성한다.
이하, 도면을 참조하면서 본 발명의 자기 랜덤 액세스 메모리에 대해 상세히 설명한다.
1. 셀 어레이 구조
우선 본 발명의 자기 랜덤 액세스 메모리의 셀 어레이 구조에 대해 설명한다.
(1) 제1 구조예
제1 구조예는 하나의 판독 블록이 4개의 TMR 소자로 구성되는 경우의 예를 나타내고 있다. 본 예에서는 판독 블록 내의 TMR 소자의 수가 4개인 경우에 대해 설명했으나, 판독 블록 내의 TMR 소자의 수는 4개로 한정되지 않고 자유롭게 설정할 수 있다.
① 회로 구조
우선 회로 구조에 대해 설명한다.
도 1은 본 발명의 제1 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한 것이다.
메모리셀 어레이(11)는 X방향 및 Y방향으로 어레이 형태로 배치되는 복수의 TMR 소자(12)를 갖는다. X방향으로는 j개의 TMR 소자(12)가 배치되고, Y방향으로는 4×n개의 TMR 소자(12)가 배치된다.
Y방향으로 배치된 4개의 TMR 소자(12)는 하나의 판독 블록(BKik; i=1, ‥‥j, k=1, ‥‥n)을 구성한다. X방향으로 배치되는 j개의 판독 블록(BKik)은 하나의 로우를 구성한다. 메모리 어레이(11)는 n개의 로우를 갖는다. 또한, Y방향으로 배치되는 n개의 판독 블록(BKik)은 하나의 컬럼을 구성한다. 메모리 어레이(11)는 j개의 컬럼을 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은 공통접속되고, 예를 들면 MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW1)를 경유하여 소스선(SLi; i=1, ‥‥j)에 접속된다. 소스선(SLi)은 Y방향으로 연장되고, 예를 들면 한 컬럼 내에 하나만 설치된다.
소스선(SLi)은, 예를 들면 MOS 트랜지스터로 구성되는 컬럼 선택 스위치(CSW)를 경유하여 접지점(VSS)에 접속된다.
판독 동작시, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치(RSW1)가 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(CSW)가 온 상태가 되므로, 소스선(SLi)의 전위는 접지 전위(VSS)가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독 동작시에, 선택되지 않은 로우에서는 판독 선택 스위치(RSW1)가 오프 상태이므로, 선택되지 않은 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이와 같은 경우, 선택되지 않은 로우 내의 판독 비트선(RBL4(n-1)+1, BL4(n-1)+2, BL4(n-1)+3, BL4(n-1)+4)의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 선택되지 않은 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4))의 전위에 대해서는 각각 같은 전위(예를 들면, 접지 전위)로 해 둔다.
판독 동작시에, 선택되지 않은 컬럼에서는 컬럼 선택 스위치(CSW)가 오프 상태이므로 선택되지 않은 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)이 배치된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)는 X방향으로 연장되고, 그 일단은 로우 선택 스위치(MOS 트랜지스터; RSW2)를 경유하여, 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(29B; 예를 들어, 센스 앰프, 셀렉터 및 버퍼를 포함함)에 접속된다.
로우 선택 스위치(RSW2)에는 로우 선택선 신호(RLi; i=1, …n)가 입력된다. 로우 디코더(25-1, …25-n)는 로우 선택선 신호(RLi)를 출력한다.
본 예에서는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 X방향(로우 방향)으로 연장되고, 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)으로의 기능도 갖는다.
기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, RBL4(n-1)+3, WWL4(n-1)+4)의 일단은 로우 선택 스위치(RSW2) 및 공통 데이터선(30)을 경유하여, 기입 워드선 드라이버(23A)에 접속되고, 그 타단은 기입 워드선 싱커(24-1, …24-n)에 접속된다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12) 부근에는 이들 4개의 TMR 소자에 공유되는 Y방향으로 연장되는 1개의 기입 비트선(i=1, …j)이 배치된다. 기입 비트선(WBLi)은 하나의 컬럼에 1개만 배치된다.
기입 비트선(WBLi)의 일단은 컬럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작시에는 회로 블록(29A, 31)이 동작 상태가 된다. 그리고 기입 비트선(WBLi)에는 기입 데이터에 따라 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로, 기입 전류가 흐른다.
기입 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn; n=1, 2, …)에 접속된다. 판독 워드선(RWLn)은 하나의 로우 내에 한 라인만 배치되고, X방향으로 배치되는 복수의 블록(BLjk)에 공통으로 되어 있다.
예를 들어, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선(RWLn)의 수는 4개가 된다. 판독 워드선(RWLn)은 X방향으로 연장되고, 그 일단은 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)에 접속된다.
로우 디코더(25-n)은 기입 동작시에 로우 어드레스 신호에 근거하여 복수의 로우 중 하나를 선택한다. 기입 워드선 드라이버(23A)는 선택된 로우 내의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, RBL4(n-1)+3, WWL4(n-1)+4)에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작시에, 로우 어드레스 신호에 근거하여 복수의 로우 중의 하나를 선택한다. 마찬가지로, 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)은 선택된 로우 내의 판독 워드선(RWLn)에 판독 전압(="H")을 공급한다.
컬럼 디코더(32)는 판독 동작시에, 컬럼 어드레스 신호(CSL1, …CSLj)에 근거하여 복수의 컬럼 중 하나를 선택하고, 선택된 컬럼 내에 배치되는 컬럼 선택 스위치(CSW)를 온 상태로 한다.
본 예에 따른 자기 랜덤 액세스 메모리에서는, 판독 블록 내의 복수의 TMR 소자의 일단은 공통접속되고, 그 타단은 각각 다른 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다.
따라서, 1회의 판독 단계에 의해 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)는 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, RBL4(n-1)+3, WWL4(n-1)+4)로서의 기능도 갖는다. 즉, 기입 워드선으로서의 기능만을 갖는 배선을 셀 어레이 내에 별도로 형성할 필요가 없으므로, 셀 어레이 구조를 간략화 할 수 있다.
② 제1 디바이스 구조
다음에 제1 디바이스 구조에 대해 설명한다.
〔1〕 단면 구조
도 2는 본 발명의 제1 구조예로서의 자기 랜덤 액세스 메모리의 제1 블럭분의 제1 디바이스 구조를 도시한 것이다.
또한, 도 2에 도시되는 요소에는 도 1의 회로 요소와 대응되도록 도 1과 같은 부호를 붙였다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통해서 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들어, Y방향(컬럼 방향)으로 일직선으로 연장되어, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWL1)으로 되어 있다. 판독 워드선(RWL1)은 X방향으로 연장되어 있다. 판독 선택 스위치(RWL1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ; Magnetic Tunnel Junction 소자) MTJ1, MTJ2, MTJ3, MTJ4가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는, 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는, 하단)은 판독 비트 선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위이며, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
본 예에서는 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 하나의 기입 비트선(WBL1)이 설치되어 있다. 단, 이를 대신하여, 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜, 4개의 기입 비트선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응하여 그 상부에 Y방향으로 연장된 기입 비트선(WBL1)을 배치하고, 그 하부에 X방향으로 연장되는 기입 비트선(RBL1, RBL2, RBL3, RBL4)을 배치했다.
단, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 비트선(WBL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지는 않는다.
예를 들면, 도 84에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 그 하부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통해서, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통으로 접속되어, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 비트선(WBL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로써, 셀 어레이 구조가 복잡해지는 일은 없다.
〔평면 구조〕
도 3은 도 2의 디바이스 구조에 있어서, TMR 소자, 기입 워드선 및 판독 비트선(기입 워드선)의 위치 관계를 나타낸다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 상부 전극(45)은, 예를 들어 사각형 패턴을 가지고 그 일부분에 컨택트 플러그에 대한 컨택트 영역이 형성되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 배치되고, 그 자화 용이축은 X방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 긴 직사각형 형상을 가지고 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 기입 워드선(WWL1)과 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))의 교점에 배치된다.
③ 제2 디바이스 구조
다음에 제2 디바이스 구조에 대해 설명한다.
〔1〕 단면 구조
도 4는 본 발명의 제1 구조예로서의 자기 랜덤 액세스 메모리의 1블럭분의 제2 디바이스 구조를 도시한다.
또한, 도 4에 도시된 요소에는 도 1의 회로 요소와 대응되도록, 도 1과 같은 부호가 붙여져 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 제2 디바이스 구조에서는 판독 선택 스위치(RSW1)의 위치가 제1 디바이스 구조에서의 판독 선택 스위치(RSW1)의 위치와 다소 다르다.
판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통하여 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들면, Y방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWL1) (RWL1)으로 되어 있다. 판독 워드선(RSW1)은 X방향으로 연장되어 있다. 판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction)소자; MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는, 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
제2 디바이스 구조에서는 상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부가, TMR 소자(MTJ1, MTJ2)와 TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이, 상부 전극(45)의 컨택트부에 대해서, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면, 배선 저항 등에 따른 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)과 상부 전극(45)은 동일 재료로 동시에 형성할 수도 있다. 이 경우, 도 4의 디바이스는 도 85에 도시한 바와 같이 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은, 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위에서, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
본 예에서는, 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 1개의 기입 비트선(WBL1)이 설치되어 있다. 단, 이를 대신하여, 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하고, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜 4개의 기입 비트선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 그 상부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치했다.
단, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 비트선(WBL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들어, 도 86에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 그 하부에 Y방향으로 연장된 기입 비트선(WBL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통해서, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통 접속되고, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 비트선(WBL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로 인하여, 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
〔평면 구조〕
도 5 내지 도 8은 도 4의 제2 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 4의 단면은 도 5 내지 도 8에서의 Ⅳ-Ⅳ선에 따른 단면에 대응되어 있다.
도 5는 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고, 소스 상에는 컨택트 플러그(46)가 배치된다.
또한, 본 예에서, X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스를 공유하고 있다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는 판독 선택 스위치(RSW1)의 게이트, 즉, 판독 워드선(RWLn-2, RWLn-1, RWLn)이 배치된다. 판독 워드선(RWLn-2, RWLn-1, RWLn)는 X방향으로 연장되어 있다.
도 6은 제2 배선층인 소스선 및 중간층의 레이아웃을 도시한다.
소스선(SL1)은 Y방향(컬럼 방향)으로 연장되며, 컨택트 플러그(46)에 접속된다. 본 예에서 X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스선(SL1)을 공유하고 있다. 즉, 2개의 컬럼에 대해서 하나의 소스선(SL1)이 설치된다.
소스선(SL1)은 컨택트 플러그(46)를 경유하여 X방향으로 인접하는 2개의 판독 선택 스위치(RSW1)에 공유되는 소스에 접속된다. 중간층(43)은 판독 선택 스위치 (RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 7은 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 나탄낸다.
판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))은 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는 TMR 소자(MTJ1)에 공통으로 접속되고, 판독 비트선(RBL2)은 X방향으로 배치되는 TMR 소자(MTJ2)에 공통으로 접속되고, 판독 비트선(RBL3)은 X방향으로 배치되는 TMR 소자(MTJ3)에 공통으로 접속되고, 판독 비트선(RBL4)는 X방향으로 배치되는 TMR(MTJ4)에 공통으로 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 X방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 긴 직사각형 형상을 가지고 있다. 컨택트 플러그(44) 상에는 중간층(45A)가 배치된다.
도 8은 제4 배선층인 기입 비트선의 레이아웃을 도시하고 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)가 배치된다. 상부 전극(45)는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 비트선(WBL1, WBL2)가 배치된다.
④ 제3 디바이스 구조
다음에 제3 디바이스 구조에 대해 설명한다.
〔1〕 단면 구조
도 9는 본 발명의 제1 구조예로서의 자기 랜덤 액세스 메모리의 1블럭분의 제3 디바이스 구조를 도시한다.
또한, 도 9에 도시된 요소에는 도 1의 회로 요소와 대응되도록 도 1과 같은 부호를 붙였다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)이 배치된다. 제3 디바이스 구조는 제2 디바이스 구조와 비교하면, 판독 선택 스위치(RSW1)를 소위 빗살형 MOS 트랜지스터로 구성한 점에 특징을 갖는다.
판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통하여 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들면, Y방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn-1)으로 되어 있다. 판독 워드선(RWLn-1)은 빗살형 형상을 갖는다. 본 도면에서는 2개의 판독 워드선(RWLn-1)을 볼 수가 있는데, 이들은 서로 접속되어 있다.
판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ 소자; MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
제3 디바이스 구조에서는 제2 디바이스 구조와 마찬가지로, 상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부가 TMR 소자(MTJ1, MTJ2)와, TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이, 상부 전극(45)의 컨택트부에 대하여 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)와 상부 전극(45)은 동일 재료로 동시에 형성할 수도 있다. 이 경우, 도 9의 디바이스는 도 87에 도시한 바와 같이 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
본 예에서는, 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 하나의 기입 비트선(WBL1)이 설치되어 있다. 단, 이를 대신하여, 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜 4개의 기입 비트선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 그 상부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치했다.
그러나, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 비트선(WBL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들어, 도 88에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 하부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은, 공통 접속되고, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 비트선(WBL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로써, 셀 어레이 구조가 복잡해지는 것이 방지된다.
또한, 판독 선택 스위치(RSW1)를 빗살형 MOS 트랜지스터로 구성함에 의해, 실질적으로 큰 채널 폭을 확보할 수 있고, 판독 동작의 안정화를 위해 큰 판독 전류를 흘려보낼 수 있게 된다.
〔평면 구조〕
도 10 내지 도 13은 도 9의 제3 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 9의 단면은 도 10 내지 도 13에서의 Ⅸ-Ⅸ선에 따른 단면에 대응하고 있다.
도 10은 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고 소스 상에는 컨택트 플러그(46)가 배치된다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는 판독 선택 스위치(RSW1)의 게이트, 즉, 판독 워드선(RWLn-1)이 배치된다. 판독 워드선(RWLn-1)은 빗살형 형상을 가짐과 함께, X방향으로 연장되어 있다.
도 11은 제2 배선층인 소스선 및 중간층의 레이아웃을 도시하고 있다.
소스선(SL1)은 Y방향(컬럼 방향)으로 연장되며, 컨택트 플러그(46)에 접속된다. 본 예에서는 하나의 컬럼에 대하여, 하나의 소스선(SL1)이 설치되어 있다. 소스선(SL1)은 컨택트 플러그(46)을 경유하여 판독 선택 스위치(RSW1)의 소스에 접속된다.
중간층(43)은 판독 선택 스위치(RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 12는 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 도시한다.
판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))는 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는TMR 소자(MTJ1)에 공통으로 접속되고, 판독 비트선(RBL2)는 X방향으로 배치되는 TMR 소자(MTJ2)에 공통으로 접속되고, 판독 비트선(RBL3)은 X방향으로 배치되는 TMR 소자(MTJ3)에 공통으로 접속되고, 판독 비트선(RBL4)는 X방향으로 배치되는 TMR 소자(MTJ4)에 공통으로 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 X방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 긴 직사각형 형상을 갖는다. 컨택트 플러그(44) 상에는 중간층(45A)이 배치된다.
도 13은 제4 배선층인 기입 비트선의 레이아웃을 도시한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)이 배치된다. 상부 전극(45)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 비트선(WBL1, WBL2)가 배치된다.
(2) 제2 구조예
제2 구조예는 제1 구조예와 비교하면, 판독 블록 내에 배치되는 판독 선택 스위치(MOS 트랜지스터; RSW1)의 방향을 90˚ 회전시킨 점에 특징이 있다.
제2 구조예에서는 판독 선택 스위치(RSW1)의 채널 폭이 Y방향의 폭이 되므로, 판독 선택 스위치(RSW1)의 채널 폭을 넓히기 쉽게 되어 있다. 즉, 제2 구조예에서는 판독 선택 스위치(RSW1)의 채널 폭을 넓혀서 판독 전류를 증대시키고, 판독 동작의 안정화를 도모할 수 있다.
① 회로 구조
우선, 회로 구조에 대해 설명한다.
도 14는 본 발명의 제2 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
메모리셀 어레이(11)은 X방향 및 Y방향으로 어레이상으로 배치되는 복수의 TMR 소자(12)를 갖는다. X방향으로는 j개의 TMR 소자(12)가 배치되고, Y방향으로는 4×n개의 TMR 소자(12)가 배치된다.
Y방향으로 배치된 4개의 TMR 소자(12)는 하나의 판독 블록(BKik(i=1, …j, k=1,…n))을 구성하고 있다. X방향으로 배치되는 j개의 판독 블록(BKik)은 하나의 로우를 구성한다. 메모리셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y방향으로 배치되는 n개의 판독 블록(BKik)은 하나의 컬럼을 구성한다. 메모리셀 어레이(11)는 j개의 컬럼을 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은 공통 접속되고, 예를 들어, MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW1)를 경유하여, 소스선(SLi(i=1, …j))에 접속된다. 소스선(SLi)은 Y방향으로 연장되고, 예를 들면, 한 컬럼 내에 1개만 설치된다.
소스선(SLi)은 예를 들면, MOS 트랜지스터로 구성되는 컬럼 선택 스위치(CSW)를 경유하여, 접지점(VSS)에 접속된다.
판독 동작시, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치(RSW1)가 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(CSW)가 온 상태가 되므로, 소스선(SLi)의 전위는 접지 전위(VSS)가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독시 비선택 로우에서는, 판독 선택 스위치(RSW1)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이 경우, 비선택 로우 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위에 대해서는 각각 동전위(예를 들면,접지 전위)로 해 둔다.
판독 동작시, 비선택 컬럼에서는 컬럼 선택 스위치(CSW)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)이 배치된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)는 X방향으로 연장되고, 그 일단은 로우 선택 스위치(MOS 트랜지스터; RSW2)를 경유하여, 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(29B; 예를 들면, 센스 앰프, 셀렉터 및 출력 버퍼를 포함함)에 접속된다.
로우 선택 스위치(RSW2)에는 로우 선택선 신호(RLi; i=1,…n)가 입력된다. 로우 디코더(25-1, …25-n)는 로우 선택선 신호(RLi)를 출력한다.
본 예에서는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 X방향(로우 방향)으로 연장되어 있으며, 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)으로서의 기능도 갖는다.
기입 워드선(WW4L(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)의 일단은 로우 선택 스위치(RSW2) 및 공통 데이터선(30)을 경유하여, 기입 워드선 드라이버(23A)에 접속되고, 그 타단은 기입 워드선 싱커(24-1, …24- n)에 접속된다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 근방에는 이들 4개의 TMR 소자에 공유되는 Y방향으로 연장되는 하나의 기입 비트선(WBLi; i=1, …j)이 배치된다. 기입 비트선(WBLi)은 하나의 컬럼에 하나만 배치된다.
기입 비트선(WBLi)의 일단은 컬럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작시에는, 회로 블록(29A, 31)이 동작 상태가 된다. 그리고, 기입 비트선(WBLi)에는 기입 데이터에 따라서 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로 기입 전류가 흐른다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn; n=1,2,…)에 접속된다. 판독 워드선(RWLn)은 하나의 로우 내에 한개만 배치되어, X방향으로 배치되는 복수의 블록(BKik)에 공통되도록 되어 있다.
예를 들면, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선(RWLn)의 수는 4개가 된다. 판독 워드선(RWLn)은 X방향으로 연장되고 그 일단은 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작시, 로우 어드레스 신호에 근거하여, 복수의 로우 중 하나를 선택한다. 기입 워드선 드라이버(23A)는 선택된 로우 내의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4))에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작시, 로우 어드레스 신호에 근거하여, 복수의 로우 중 하나를 선택한다. 마찬가지로, 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)은 선택된 로우 내의 판독 워드선(RWLn)에 판독 전압(="H")을 공급한다.
컬럼 디코더(32)는 판독 동작시, 컬럼 어드레스 신호(CSL1, …CSLj)에 근거하여 복수의 컬럼 중 하나를 선택하고, 선택된 컬럼 내에 배치되는 컬럼 선택 스위치(CSW)를 온 상태로 한다.
본 예의 자기 랜덤 액세스 메모리에서는 판독 블록 내의 복수의 TMR 소자의 일단은 공통 접속되고, 그 타단은 각각 다른 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4에 접속된다.
따라서, 1회의 판독 단계를 통하여, 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)로서의 기능도 갖는다. 즉, 기입 워드선 기능만을 갖는 배선을 셀 어레이 내에 별도로 형성할 필요가 없으므로, 셀 어레이 구조를 간략화할 수 있다.
② 디바이스 구조
다음에 디바이스 구조에 대해 설명한다
〔단면 구조〕
도 15는 본 발명의 제2 구조예로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시한다.
또한, 도 15에 도시된 요소에는 도 14의 회로 요소와 대응되도록 도 14와 같은 부호를 붙였다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 제2 구조예의 디바이스 구조는 제1 구조예의 제1, 제2, 제3 디바이스 구조에 비하면, 판독 선택 스위치(RSW1)의 방향이 90° 회전되어 있는 점에 특징이 있다.
즉, 판독 선택 스위치(RSW1)의 채널 폭은 Y방향(컬럼 방향)의 폭이 되며, 채널 길이는 X방향의 길이가 된다.
통상 판독 선택 스위치는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에 배치된다. 또한, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 배열되어 배치된다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래 영역은 X방향으로 짧고, Y방향으로 길게 되어 있다.
따라서, 판독 선택 스위치(RSW1)의 채널 폭을 Y방향(컬럼 방향)의 폭으로 하면, 판독 선택 스위치(RSW1)의 채널 폭을 넓게 할 수 있으며, 판독 전류를 증대시켜, 판독 동작의 안정화를 도모할 수 있다.
판독 선택 스위치(RSW1)의 소스는 컨택트 플러그를 통하여 소스선에 접속된다. 소스선은 예를 들면, Y방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn-2)으로 되어 있다. 판독 워드선(RWLn-2)는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에서는 Y방향으로 연장되어 있으나, 소정의 장소에서 대략 직각으로 절곡되어 X방향으로 연장되어 있다.
판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은, 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
본 예에서는 상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부는 TMR 소자(MTJ1, MTJ2)와 TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성된다. 이와 같이, 상부 전극(45)의 컨택트부에 대해서, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면, 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)과 상부 전극(45)은 동일 재료로 동시에 형성할 수도 있다. 이 경우, 도 15의 디바이스는 도 89에 도시한 바와 같이 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
본 예에서는 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 하나의 기입 비트선(WBL1)이 배치되어 있다. 단, 이를 대신하여 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜, 4개의 기입 비트선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 상부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치했다.
그러나, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 비트선(WBL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)의 위치 관계는 이에 한정되지 않는다.
예를 들면, 도 90에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 그 하부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통 접속되어, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 비트선(WBL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이에 따라 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
또한, 판독 선택 스위치(MOS 트랜지스터; RSW1)의 채널 폭이 Y방향(컬럼 방향)의 폭이 되도록 판독 선택 스위치(RSW1)의 레이아웃을 결정함에 의해, 판독 선택 스위치(RSW1)의 채널 폭을 넓힐 수 있으며, 판독 전류를 증대시켜, 판독 동작의 안정화를 도모할 수 있다.
〔평면 구조〕
도 16 내지 도 19는 도 15의 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 15의 단면은 도 16 내지 도 19에서의 ⅩⅤ-ⅩⅤ선에 따른 단면에 대응되어 있다.
도 16은 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고, 소스 상에는 컨택트 플러그(46)가 배치된다.
또한, 본 예에서 X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치 (RSW1)는 하나의 소스를 공유하고 있다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는 판독 선택 스위치(RSW1)의 게이트, 즉 판독 워드선(RWLn-2)이 배치된다. 판독 워드선(RWLn-2)은 소자 영역(47) 상에 있어서는 Y방향으로 연장되어 있으나, 소자 영역(47) 이외의 영역에 있어서는 X방향으로 연장되어 있다.
도 17은 제2 배선층인 소스선 및 중간층의 레이아웃을 도시한다.
소스선(SL1)은 Y방향(컬럼 방향)으로 연장되며, 컨택트 플러그(46)에 접속된다. 본 예에서는 X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스선(SL1)을 공유하고 있다. 즉, 2개의 컬럼에 대하여 하나의 소스선(SL1)이 설치된다.
소스선(SL1)은 컨택트 플러그(46)을 경유하여 X방향으로 인접하는 2개의 판독 선택 스위치(RSW1)에 공유되는 소스로서 접속된다. 중간층(43)은 판독 선택 스위치(RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 18은 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 도시한다.
판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))은 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는 TMR 소자(MTJ1)에 공통 접속되고, 판독 비트선(RBL2)는 X방향으로 배치되는 TMR 소자(MTJ2)에 공통 접속되고, 판독 비트선(RBL3)는 X방향으로 배치되는 TMR(MTJ3)에 공통 접속되고, 판독 비트선(RBL4)는 X방향으로 배치되는 TMR(MTJ4)에 공통 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 X방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 긴 직사각형 형상을 갖는다. 컨택트 플러그(44) 상에는 중간층(45A)이 배치된다.
도 19는 제4 배선층인 기입 비트선의 레이아웃을 도시한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)이 배치된다. 상부 전극(45)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 비트선(WBL1, WBL2)이 배치된다.
(3) 제3 구조예
제3 구조예는 제1 구조예의 변형예로서, 제1 구조예의 TMR 소자의 자화 용이축을 90°회전시킨 점에 특징이 있다.
제1, 제2 구조예에서는 TMR 소자의 자화 용이축은 X방향(로우 방향)을 향하고, 자화 곤란축은 Y방향(컬럼 방향)을 향하고 있다. 즉, TMR 소자는 X방향으로 긴 직사각형 형상을 가졌다. 이에 비해, 제3 구조예에서는 TMR 소자의 자화 용이축은 Y방향을 향하고, 자화 곤란축은 X방향을 향하고 있다. 즉, 제3 구조예는 TMR 소자가 Y방향으로 긴 직사각형 형상을 갖는 점에 특징이 있다.
자기 랜덤 액세스 메모리의 경우, 기본적으로는 자화 곤란축에 평행한 방향으로 연장되는 기입선에 흐르는 기입 전류의 방향을 바꾸어, 메모리셀에 데이터를 기입한다(핀 층의 자화 방향을 결정한다).
따라서, 본 예에서는 기입 동작시에 X방향으로 연장되는 기입 비트선(판독비트선)에 흐르는 기입 전류의 방향을 제어함으로써, 메모리셀에 기입하는 데이터를 결정한다.
또한, 일반적으로는 자화 곤란축(MTJ의 단축에 평행한 방향)으로 연장되는 기입선을 기입 비트선으로 칭한다.
ⓛ 회로 구조
도 20은 본 발명의 제3 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
메모리셀 어레이(11)는 X방향 및 Y방향으로 어레이상으로 배치되는 복수의 TMR 소자(12)를 갖는다. X방향으로는 j개의 TMR 소자(12)가 배치되고, Y방향으로는 4×n개의 TMR 소자(12)가 배치된다.
Y방향으로 배치되는 4개의 TMR 소자(12)는, 하나의 판독 블록(BKik(i=1, …j, k=1, …n))을 구성한다. X방향으로 배치되는 j개의 판독 블록(BKik)은 하나의 로우를 구성한다. 메모리셀 어레이(11)는 n개의 로우를 갖는다. 또한, Y방향으로 배치되는 n개의 판독 블록(BKik)은 하나의 컬럼을 구성한다. 메모리셀 어레이(11)는 j개의 컬럼을 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은 공통 접속되어, 예를 들면, MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW1)을 경유하여, 소스선(SLi(i=1, …j))에 접속된다. 소스선(SLi)은 Y방향으로 연장되고, 예를 들면, 한 컬럼 내에 1개만 설치된다.
소스선(SLi)은 예를 들면, MOS 트랜지스터로 구성되는 컬럼 선택 스위치(CSW)를 경유하여, 접지점(VSS)에 접속된다.
판독 동작시, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치 (RSW1)가 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(CSW)가 온 상태가 되므로, 소스선(SLi)의 전위는 접지 전위(VSS)가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독시 비선택 로우에서는 판독 선택 스위치(RSW1)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이 같은 경우, 비선택 로우 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위에 대해서는 각각 동전위(예를 들면 접지 전위)로 해 둔다.
판독 동작시에, 비선택 컬럼에서는 컬럼 선택 스위치(CSW)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)가 배치된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 X방향으로 연장되고, 그 일단은 로우 선택 스위치(MOS 트랜지스터; RSW2)를 경유하여 공통 데이터선(30A)에 접속된다. 공통 데이터선(30A)는 판독 회로(29B; 예를 들어, 센스 앰프, 셀렉터 및 출력 버퍼를 포함함)에 접속된다.
로우 선택 스위치(RSW2)에는 로우 선택선 신호(RLi(i=1, …n))가 입력된다. 로우 디코더(25-1,…25-n)는 로우 선택선 신호(RLi)를 출력한다.
본 예에서는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)는 X방향(로우 방향)으로 연장되어 있으며, 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)으로서의 기능도 갖는다.
기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)의 일단은 로우 선택 스위치(RSW2) 및 공통 데이터선(30A)을 경유하여 기입 비트선 드라이버/싱커(23AR)에 접속되고, 그 타단은 로우 선택 스위치(RSW2) 및 공통 데이터선(30B)를 경유하여 기입 비트선 드라이버/싱커(23AS)에 접속된다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 근방에는 이들 4개의 TMR 소자에 공유되는 Y방향으로 연장되는 하나의 기입 워드선(WWLi(i=1, …j))이 배치된다. 기입 워드선(WWLi)은 하나의 컬럼에 하나만 배치된다.
기입 워드선(WWLi)의 일단은 컬럼 디코더 & 기입 워드선 드라이버를 포함하는 회로 블록(29AR)에 접속되고, 그 타단은 컬럼 디코더 & 기입 워드선 싱커를 포함하는 회로 블록(31R)에 접속된다.
기입 동작시에는 회로 블록(29AR, 31R)이 동작 상태가 된다. 그리고, 기입 워드선(WWLi)에는 회로 블록(29AR)으로부터 회로 블록(31R)을 향하는 방향으로, 기입 전류가 흐른다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn(n=1, 2, …))에 접속된다. 판독 워드선(RWLn)은 하나의 로우 내에 하나만 배치되고, X방향으로 배치되는 복수의 블록(BKjk)에 공통으로 되어 있다.
예를 들어, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선(RWLn)의 수는 4개가 된다. 판독 워드선(RWLn)은 X방향으로 연장되고 그 일단은 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작시에, 로우 어드레스 신호에 따라서 복수의 로우 중의 하나를 선택한다. 기입 비트선 드라이버/싱크(23AR, 23AS)는 선택된 로우 내의 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)에 기입 데이터에 따른 방향의 기입 전류를 공급한다.
로우 디코더(25-n)는 판독 동작시에, 로우 어드레스 신호에 근거하여 복수의 로우 중 하나를 선택한다. 마찬가지로 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-n)은 선택된 로우 내의 판독 워드선(RWLn)에 판독 전압(="H")을 공급한다.
컬럼 디코더(32)는 판독 동작시에 컬럼 어드레스 신호(CSL1,…CSLj)에 근거하여 복수의 컬럼중 하나를 선택하고, 선택된 컬럼 내에 배치되는 컬럼 선택 스위치(CSW)를 온 상태로 한다.
본 예의 자기 랜덤 액세스 메모리에서는, 판독 블록 내의 복수의 TMR 소자의 일단은 공통 접속되고, 그 타단은 각각 다른 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)으로서의 기능도 갖는다. 즉, 기입 비트선으로서의 기능만을 갖는 배선을 셀 어레이 내에 별도로 형성할 필요가 없으므로, 셀 어레이 구조를 간략화할 수 있다.
② 디바이스 구조
다음에 디바이스 구조에 대해 설명한다.
〔1〕 단면 구조
도 21은 본 발명의 제3 구조예로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시한다.
또한, 도 21에 도시된 요소에는 도 20의 회로의 요소와 대응되도록 도 20과 같은 부호가 붙여져 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 제2 디바이스 구조에서는 판독 선택 스위치(RSW1)의 위치가 제1 디바이스 구조에서의 판독 선택 스위치(RSW1)의 위치와 다소 다르다.
판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통하여 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들면, Y방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터;RSW1)의 게이트는 판독 워드선(RWL1)으로 되어 있다. 판독 워드선(RWL1)은 X방향으로 연장되어 있다. 판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
제2 디바이스 구조에서는 상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부가 TMR 소자(MTJ1, MTJ2)와, TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이, 상부 전극(45)의 컨택트부에 대하여, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면, 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)과 상부 전극(45)는 동일 재료로 동시에 형성할 수도 있다. 이 경우, 도 21의 디바이스는 도 91에 도시한 바와 같게 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은, 판독 비트선(기입 비트선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)가 설치된다.
기입 워드선(WWL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 워드선(WWL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
본 예에서는, 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 하나의 기입 워드선(WWL1)이 설치되어 있다. 단, 이를 대신하여 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜 4개의 기입 워드선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 상부에 Y 방향으로 연장되는 기입 워드선(WWL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치한다.
단, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 워드선(WWL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들면, 도 92에 도시하는 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 하부에 Y방향으로 연장되는 기입 워드선(WWL1)을 배치하고 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통 접속되어, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 비트선(WWL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이에 따라 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
〔평면 구조〕
도 22 내지 도 25는 도 21의 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 21의 단면은 도 22 내지 도 25에서의 ⅩⅩⅠ-ⅩⅩⅠ선에 따른 단면에 대응되어 있다.
도 22는 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고, 소스 상에는 컨택트 플러그(46)가 배치된다.
또한, 본 예에서는 X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스를 공유하고 있다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는 판독 선택 스위치(RSW1)의 게이트, 즉, 판독 워드선(RWLn-2, RWLn-1, RWLn)이 배치된다. 판독 워드선(RWLn-2, RWLm-1, RWLn)은 X방향으로 연장되어 있다.
도 23은 제2 배선층인 소스선 및 중간층의 레이아웃을 도시한다.
소스선(SL1)은 Y방향(컬럼 방향)으로 연장되며, 컨택트 플러그(46)에 접속된다. 본 예에서는, X방향(로우 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스선(SL1)을 공유한다. 즉, 2개의 컬럼에 대하여 하나의 소스선(SL1)이 설치된다.
소스선(SL1)은 컨택트 플러그(46)를 경유하여 X방향으로 인접하는 2개의 판독 선택 스위치(RSW1)에 공유되는 소스에 접속된다. 중간층(43)은 판독 선택 스위치(RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 24는 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 도시한다.
판독 비트선(기입 비트선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))은 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는 TMR 소자(MTJ1)에 공통으로 접속되고, 판독 비트선(RBL2)은 X방향으로 배치되는 TMR 소자(MTJ2)에 공통으로 접속되고, 판독 비트선(RBL3)은 X방향으로 배치되는 TMR 소자(MTJ3)에 공통으로 접속되고, 판독 비트선(RBL4)은 X방향으로 배치되는 TMR 소자(MTJ4)에 공통으로 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 Y방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 긴 직사각형 형상을 가지고 있다. 컨택트 플러그(44) 상에는 중간층(45A)이 배치된다.
도 25는 제4 배선층인 기입 워드선의 레이아웃을 도시한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)이 배치된다. 상부 전극(45)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 워드선(WWL1)이 배치된다.
(4) 제4, 제5, 제6 구조예
다음에 제1 구조예를 개량한 제4, 제5, 제6 구조예에 대해 설명한다.
ⓛ 제4 구조예
도 26은 본 발명의 제4 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제4 구조예의 특징은 판독시에 판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 일단에 바이어스 전위(VC)를 부여하도록 한점에 있다.
즉, 제1 구조예(도 1)에서 소스선(SLi)은 컬럼 선택 스위치(CSW)를 경유하여 접지점(VSS)에 접속되어 있다. 따라서, 제1 구조예에서는 판독 동작시에는 판독 회로(29B)에서 바이어스 전위(VC)를 생성하고, 판독 전류는 판독 회로(29B)로부터 TMR 소자(12)로 공급되고 있다.
이에 비해, 제4 구조예에서는 판독 블록(BKik)을 구성하는 4개의 TMR 소자 (12)의 일단에 공통접속되는 소스선(SLi)은 컬럼 선택 스위치(CSW)를 경유하여 바이어스선(34)에 접속된다.
따라서, 판독 동작시에, 바이어스선(34)에 바이어스 전위(VC)를 부여하고, 판독 전류를 바이어스선(34)으로부터 TMR 소자(12)에 부여할 수 있다. 또한, 판독 동작 이외의 경우(예를 들면 기입 동작시 등)에, 바이어스선(34)에는 접지 전위(VSS)가 부여된다.
이와 같이, 제4 구조예에서는 소스선(SLi)의 전위를 변경할 수 있도록 구성되어 있다. 따라서, 예를 들면, 판독 동작시에, 소스선(SLi)으로부터 TMR 소자(12)에 바이어스 전위(VC)를 부여하고, 판독 블록(BKik) 내의 TMR 소자(12)에 판독 전류를 흘려보낼 수 있다.
② 제5 구조예
도 27은 본 발명의 제5 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제5 구조예의 특징은 메모리셀 어레이의 하나의 로우에 하나의 기입 워드선 드라이버를 설치한 점에 있다.
제1 구조예(도 1)에서 기입 워드선 드라이버(23A)는 메모리셀 어레이(11)의 전체 로우에 공통으로 하나만 설치되어, 공통 데이터선(공통 드라이버선;30)에 접속되어 있다. 그러나, 이와 같은 경우, 기입 워드선 드라이버와 기입 워드선과의 사이에는 저항을 갖는 요소, 즉, 공통 데이터선 및 로우 선택 스위치가 접속되므로, 이들에 의한 전압 강하가 커지게 되어, 기입 전류가 적어진다.
따라서, 제5 구조예에서는 메모리셀 어레이(11)의 하나의 로우에 하나의 기입 워드선 드라이버(33-1, …33-n)를 설치했다.
즉, 메모리셀 어레이(11)의 각 로우에 있어서, 로우 선택 스위치(RSW2)와 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)과의 사이에 기입 워드선 드라이버(33-1, …33-n)를 접속했다.
이 경우, 기입 워드선 드라이버(33-1, …33-n)는 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)만 구동하면 된다.
따라서, 기입 워드선 드라이버(33-1, …33-n)의 구동력을 저감할 수 있으며, 동시에 저소비 전력화 및 고속 동작화에도 공헌할 수 있다.
또한, 판독 전류는 기입 전류에 비해 훨씬 적으므로 로우 선택 스위치(RSW2)의 구동력도 크게 할 필요가 없다.
기입 워드선 드라이버(33-1, …33-n)는 로우 디코더(25-1, …25-n)의 출력 신호(워드선 인에이블 신호; WLEN1, …WLEN4)에 의해 제어된다. 즉, 기입 동작시에 로우 디코더(25-1, …25-n)는 활성화되어, 하나의 로우를 선택한다. 선택된 로우에서는 출력 신호(워드선 인에이블 신호; WLEN1, …WLEN4) 중 하나가 "H"가 된다.
또한, 제1 구조예에서 로우 선택 스위치(RSW2)는 기입 동작시에만 활성화되는 로우 디코더(25-1, …25-n)의 출력 신호에 의해 제어되었으나, 제5 구조예에서는 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-1, …23B-n)의 출력 신호에 의해 제어된다.
즉, 로우 선택 스위치(MOS 트랜지스터; RSW2)의 게이트는 판독 워드선(RWL1, …RWLn)에 접속되어, 판독 선택 스위치(RSW1)와 같은 동작을 수행한다.
이와 같은 구조로 구성한 이유는 제5 구조예에서는 기입 워드선 드라이버(33-1, …33-n)가 로우마다 설치되므로, 기입 동작시에는 모든 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)을 공통 데이터선(30)으로부터 분리할 필요가 있기 때문이다.
즉, 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-1, …23B-n)은 판독 동작시에만 활성화되므로, 기입 동작시에는 모든 로우의 로우 선택 스위치(RSW2)는 오프 상태가 되어, 모든 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)는 공통 데이터선(30)으로부터 분리된다.
③ 제6 구조예
도 28은 본 발명의 제6 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제6 구조예의 특징은 판독 블록 내에 새로이 MOS 트랜지스터로 구성되는 블록 선택 스위치(BSW)를 설치하고, 판독 동작시에, 선택된 로우 및 컬럼에 속하는 판독 블록만을 판독 비트선에 전기적으로 접속하도록 한 점에 있다.
이와 같은 구조에서는 메모리셀의 크기가 커지므로, 메모리셀의 고집적화에는 불리하게 된다. 그러나, 셀 어레이 구조의 일례로서 이하에 설명하는 바에 따른다.
블록 선택 스위치(MOS 트랜지스터; BSW)의 게이트는 컬럼 선택선(CSLi(i=1, …j))에 접속되고, 블록 선택 스위치(BSW)는 컬럼 어드레스 신호에 의해 제어된다. 즉, 판독 동작시에, 선택된 컬럼에 속하는 판독 블록(BKik) 내의 블록 선택 스위치 (BSW)만이 온 상태가 된다.
제6 구조예를 채용한 경우, 판독 동작시에 비선택 컬럼에서는 컬럼 선택 스위치(CSW)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된다. 그러나, 동시에 비선택 컬럼의 판독 블록(BKik) 내의 불록 선택 스위치(BSW)도 오프 상태가 된다.
따라서, 판독 동작시에, 선택된 로우 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에는 선택된 판독 블록(BKik) 내의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)만이 전기적으로 접속된다.
(5) 제7 구조예
제7 구조예는 하나의 판독 블록이 4개의 TMR 소자로 구성되는 경우의 예를 도시한다. 제7 구조예는 제1 구조예와 비교하면, 판독 블록 내의 판독 선택 트랜지스터에 접속되는 판독 워드선 및 소스선이 연장되는 방향에 특징이 있다.
제7 구조예에서는 판독 워드선은 Y방향으로 연장되고, 소스선은 X방향으로 연장된다. 이에 따라, 제7 구조예에서는 제1 구조예에 대하여, 로우 방향과 컬럼 방향이 바뀌어져 있으므로, 이 점에 주의한다. 즉, 로우 방향은 Y방향이 되고, 컬럼 방향은 X방향이 된다.
① 회로 구조
우선 회로 구조에 대해 설명한다.
도 29는 본 발명의 제7 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
메모리셀 어레이(11)는 X방향 및 Y방향으로 어레이상으로 배치되는 복수의 TMR 소자(12)를 갖는다. X방향으로는 j개의 TMR 소자(12)가 배치되고, Y방향으로는 4×n개의 TMR 소자(12)가 배치된다.
Y방향으로 배치된 4개의 TMR 소자(12)는 하나의 판독 블록(BKik(i=1, …j, k=1,…n)을 구성하고 있다. X방향으로 배치되는 j개의 판독 블록(BKik)은 하나의 컬럼을 구성한다. 메모리셀 어레이(11)는 n개의 컬럼을 갖는다. 또한, Y방향으로 배치되는 n개의 판독 블록(BKik)는 하나의 로우를 구성한다. 메모리셀 어레이(11)는 j개의 로우를 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은 공통접속되고, 예를 들면, MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW1)를 경유하여, 소스선(SLk(k=1, …n))에 접속된다. 소스선(SLk)은 X방향으로 연장되고, 예를 들면, 한 컬럼 내에 1개만 설치된다.
소스선(SLk)은 예를 들면, MOS 트랜지스터로 구성되는 컬럼 선택 스위치(CSW1)를 경유하여 접지점(VSS)에 접속된다.
판독 동작시에, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치(RSW1)이 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(CSW1)가 온 상태가 되므로, 소스선(SLk)의 전위는 접지 전위(VSS)가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독 동작시에 비선택 컬럼에서는 컬럼 선택 스위치(CSW1)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이 경우, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위에 대해서는 각각 동전위(예를 들면 접지 전압)로 해 둔다.
또한, 판독 동작시에 비선택 로우에서는 판독 선택 스위치(RSW1)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은, 각각 독립적으로 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)이 배치된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 X방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터; CSW2)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(29B; 예를 들면, 센스 앰프, 셀렉터 및 출력 버퍼를 포함함)에 접속된다.
컬럼 선택 스위치(CSW2)에는 컬럼 선택선 신호(CLi(i=1, …n))이 입력된다. 컬럼 디코더(25X-1, …25X-n)는 컬럼 선택선 신호(CLi)를 출력한다.
본 예에서는 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)는 X방향(컬럼 방향)으로 연장되어 있으며, 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)으로서의 기능도 갖는다.
기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)의 일단은 컬럼 선택 스위치(CSW2) 및 공통 데이터선(30)을 경유하여 기입 워드선 드라이버(23AX)에 접속되고, 그 타단은 기입 워드선 싱커(24X-1,…24X-n)에 접속된다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 근방에는 이들 4개의 TMR 소자에 공유되는 Y방향(로우 방향)으로 연장되는 하나의 기입 비트선(WBLi(i=1, …j))가 배치된다. 기입 비트선(WBLi)는 하나의 로우에 1개만 배치된다.
기입 비트선(WBLi)의 일단은 로우 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29AX)에 접속되고, 그 타단은 로우 디코더 & 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31X)에 접속된다.
기입 동작시에는 회로 블록(29AX, 31X)이 동작 상태가 된다. 그리고, 기입 비트선(WBLi)에는 기입 데이터에 따라서, 회로 블록(29AX)을 향하는 방향 또는 회로 블록(31X)을 향하는 방향으로 기입 전류가 흐른다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLi(i=1, …j))에 접속된다. 판독 워드선(RWLi)은 하나의 로우 내에 1개만 배치되어, Y방향으로 배치되는 복수의 블록(BKjk)에 공통되어 있다.
예를 들어, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선(RWLi)의 수는 4개가 된다. 판독 워드선(RWLi)은 Y방향으로 연장되고, 그 일단은 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-i)에 접속된다.
컬럼 디코더(25X-n)는 기입 동작시에 컬럼 어드레스 신호에 근거하여, 복수 컬럼중 하나를 선택한다. 기입 워드선 드라이버(23AX)는 선택된 컬럼 내의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24X-n)에 흡수된다.
컬럼 디코더(25X-n)는 판독 동작시에 컬럼 어드레스 신호에 근거하여 복수의 컬럼중 하나를 선택한다. 마찬가지로 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-i)은 선택된 로우 내의 판독 워드선(RWLi)에 판독 전압(="H")을 공급한다.
컬럼 디코더(32)는 판독 동작시에 컬럼 어드레스 신호(CSL1, …CSLj)에 근거하여 복수의 컬럼 중 하나를 선택하고, 선택된 컬럼 내에 배치되는 컬럼 선택 스위치(CSW1)를 온 상태로 한다.
본 예의 자기 랜덤 액세스 메모리에서는 판독 블록 내의 복수의 TMR 소자의 일단은 공통 접속되고, 그 타단은 각각 다른 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다.
따라서, 1회의 판독 단계를 통하여, 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)으로서의 기능도 갖는다. 즉, 기입 워드선으로만 기능하는 배선을 셀 어레이 내에 별도 설치할 필요가 없으므로 셀 어레이 구조를 간략화 할 수 있다.
② 디바이스 구조
다음에 디바이스 구조에 대해 설명한다.
〔1〕 단면 구조
도 30은 본 발명의 제7 구조예로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시한다.
또한, 도 30에 도시된 요소에는 도 29의 회로 요소와 대응되도록 도 29와 동일 부호를 붙였다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 채널 폭은 Y방향(로우 방향)의 폭으로 되어 있고, 채널 길이는 X방향(컬럼 방향)의 길이로 되어 있다.
통상 판독 선택 스위치는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에 배치된다. 또한, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 배열되어 배치된다. 결국, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래 영역은 X방향으로 짧고, Y방향으로 길게 되어 있다.
따라서, 판독 선택 스위치(RSW1)의 채널 폭을 Y방향(컬럼 방향)의 폭으로 하면, 판독 선택 스위치(RSW1)의 채널 폭을 넓힐 수 있으며, 판독 전류를 증대시켜 판독 동작의 안정화를 도모할 수 있다.
판독 선택 스위치(RSW1)의 소스는 컨택 플러그를 통하여 소스선(SLI)에 접속된다. 소스선(SLI)은 예를 들면, X방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWL1)으로 되어 있다. 판독 워드선(RWL1)은 Y방향으로 연장되어 있다. 판독 선택 스위치 (RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배열되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
본 예에서는 상부 전극(45)과 판독 선택 스위치(RSW1)과의 컨택트부는 TMR 소자(MTJ1, MTJ2)와, TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이 상부 전극(45)의 컨택트부에 대하여, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면, 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)과 상부 전극(45)은 동일 재료로 동시에 형성할 수도 있다. 이 경우, 도 30의 디바이스는 도 93에 도시한 바와 같이 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(컬럼 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(로우 방향)으로 연장되어 있다.
본 예에서는 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 하나의 기입 비트선(WBL1)이 설치되어 있다. 단, 이를 대신하여 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜, 4개의 기입 비트선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 상부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치한다.
그러나, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 비트선(WBL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들면, 도 94에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 하부에 Y방향으로 연장되는 기입 비트선(WBL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통 접속되고, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한 Y방향으로 연장되는 기입 비트선(WBL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로써 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
또한, 판독 선택 스위치(MOS 트랜지스터; RSW1)의 채널 폭이 Y방향(로우 방향)의 폭이 되도록, 판독 선택 스위치(RSW1)의 레이아웃을 결정함으로써, 판독 선택 스위치(RSW1)의 채널 폭을 넓힐 수 있으며, 판독 전류를 증대시켜 판독 동작의 안정화를 도모할 수 있다.
〔평면 구조〕
도 31 내지 도 34는 도 30의 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 30의 단면은 도 31 내지 도 34에서의 ⅩⅩⅩ-ⅩⅩⅩ선에 따른 단면에 대응되어 있다.
도 31은 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고, 소스 상에는 컨택트 플러그(46)가 배치된다.
또한, 본 예에서는 X방향(컬럼 방향)으로 인접하는 2개의 판독 선택 스위치 (RSW1)는 하나의 소스를 공유하고 있다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는 판독 선택 스위치(RSW1)의 게이트, 즉, 판독 워드선(RWL1, RWL2)가 배치된다. 판독 워드선(RWL1, RWL2)는 Y방향으로 연장되어 있다.
도 32는 제2 배선층인 소스선 및 중간층의 레이아웃을 도시한다.
소스선(SL1)은 소자 영역(47) 상에 있어서는 Y방향(로우 방향)으로 연장되어 있으나, 소자 영역(47)이외의 영역에 있어서 수직으로 절곡되어, X방향(컬럼 방향)으로 연장되어 있다. 소스선(SL1)은 컨택트 플러그(46)에 접속된다. 본 예에서는 X방향(컬럼 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스선(SL1)을 공유하고 있다.
소스선(SL1)은 컨택트 플러그(46)를 경유하여 X방향으로 인접하는 2개의 판독 선택 스위치(RSW1)에 공유되는 소스에 접속된다. 중간층(43)은 판독 선택 스위치(RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 33은 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 도시한다.
판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))는 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는 TMR 소자(MTJ1)에 공통으로 접속되고, 판독 비트선(RBL2)는 X방향으로 배치되는 TMR 소자(MTJ2)에 공통으로 접속되고, 판독 비트선(RBL3)은 X방향으로 배치되는 TMR 소자(MTJ3)에 공통으로 접속되고, 판독 비트선(RBL4)는 X방향으로 배치되는 TMR 소자(MTJ4)에 공통으로 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 X방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 긴 직사각형 형상을 갖는다. 컨택트 플러그(44) 상에는 중간층(45A)가 배치된다.
도 34는 제4 배선층인 기입 비트선의 레이아웃을 도시한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)이 배치된다. 상부 전극(45)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 비트선(WBL1, WBL2)이 배치된다.
(6) 제8 구조예
제8 구조예는 제7 구조예의 변형예이며, 제7 구조예의 TMR 소자의 자화 용이축을 90°회전시킨 점에 특징이 있다.
제7 구조예에서는 TMR 소자의 자화 용이축은 X방향(컬럼 방향)을 향하고, 자화 곤란축은 Y방향(로우 방향)을 향하고 있었다. 즉, TMR 소자는 X방향으로 긴 직사각형 형상을 가졌었다. 이에 비해, 제8 구조예에서는 TMR 소자의 자화 용이축은 Y방향을 향하고, 자화 곤란축은 X방향을 향하고 있다. 즉, 제8 구조예는 TMR 소자가 Y사각형으로 긴 직사각형 형상을 가지고 있는 점에서 특징을 갖는다.
자기 랜덤 액세스 메모리의 경우, 기본적으로는 자화 곤란축에 평행한 방향으로 연장되는 기입선에 흐르는 기입 전류의 방향을 바꾸어, 메모리셀에 데이터를 기입한다(핀층의 자화 방향을 결정한다).
따라서, 본 예에서는 기입 동작시에 X방향으로 연장되는 기입 비트선(판독 비트선)에 흐르는 기입 전류 방향을 제어함으로써, 메모리셀에 기입되는 데이터를 결정한다.
또한, 일반적으로는 자화 곤란축(MTJ의 단축에 평행한 방향)을 따라 연장되는 기입선을 기입 비트선이라 칭한다.
① 회로 구조
우선, 회로 구조에 대해 설명한다.
도 35는 본 발명의 제8 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
메모리셀 어레이(11)는 X방향 및 Y방향으로 어레이상으로 배치되는 복수의 TMR 소자(12)를 갖는다. X방향으로는 j개의 TMR 소자(12)가 배치되고, Y방향으로는 4×n개의 TMR 소자(12)가 배치된다.
Y방향으로 배치된 4개의 TMR 소자(12)는 하나의 판독 블록(BKik(i=1, …j,k=1,…n))을 구성하고 있다. X방향으로 배치되는 j개의 판독 블록(Bkik)은 하나의 컬럼을 구성한다. 메모리셀 어레이(11)는 n개의 컬럼을 갖는다. 또한, Y방향으로 배치되는 n개의 판독 블록(Bkik)은 하나의 로우를 구성한다. 메모리셀 어레이(11)는 j개의 로우를 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은 공통 접속되어, 예를 들면, MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW1)를 경유하여, 소스선(SLk(k=1, …n))에 접속된다. 소스선(SLk)은 X방향으로 연장되고, 예를 들면, 한 컬럼 내에 1개만 설치된다.
소스선(SLk)은, 예를 들면, MOS 트랜지스터로 구성되는 컬럼 선택 스위치 (CSW1)를 경유하여 접지점(VSS)에 접속된다.
판독 동작시에, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치(RSW1)가 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(CSW1)이 온 상태가 되므로, 소스선(SLk)의 전위는 접지 전위(VSS)가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독 동작시 비선택 컬럼에서는, 컬럼 선택 스위치(CSW1)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이 경우, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4))의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 비선택 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4))의 전위에 대해서는 각각 동전위(예를 들면 접지 전위)로 해 둔다.
또한, 판독 동작시 비선택 로우에서는, 판독 선택 스위치(RSW1)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여, 4개의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)이 배치된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 X방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터; CSW2)를 경유하여 공통 데이터선(30A)에 접속된다. 공통 데이터선(30A)은 판독 회로(29B; 예를 들면, 센스 앰프, 셀렉터 및 출력 앰프를 포함함)에 접속된다.
컬럼 선택 스위치(CSW2)에는 컬럼 선택선 신호(CLi(i=1, …n))가 입력된다. 컬럼 디코더(25X-1, …25X-n)는 컬럼 선택선 신호(CLi)를 출력한다.
본 예에서 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4))은 X방향(컬럼 방향)으로 연장되어 있고, 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4))으로서의 기능도 갖는다.
기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4))의 일단은 컬럼 선택 스위치(CSW2) 및 공통 데이터선(30A)을 경유하여 기입 비트선 드라이버/싱커(23AR)에 접속되고, 그 타단은 컬럼 선택 스위치(CSW2) 및 공통 데이터선(30B)를 경유하여 기입 비트선 드라이버/싱커(23AS)에 접속된다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 근방에는 이들 4개의 TMR 소자에 공유되는 Y방향(로우 방향)으로 연장되는 하나의 기입 워드선(WWLi(i=1, …j) )가 배치된다. 기입 워드선(WWLi)는 하나의 로우에 하나만 배치된다.
기입 워드선(WWLi)의 일단은 로우 디코더 & 기입 워드선 드라이버를 포함하는 회로 블록(29AX)에 접속되고, 그 타단은 로우 디코더 & 기입 워드선 싱커를 포함하는 회로 블록(31X)에 접속된다.
기입 동작시에는, 회로 블록(29AX, 31X)이 동작 상태가 된다. 그리고, 기입 워드선(WWLi)에는 회로 블록(29AX)으로부터 회로 블록(31X)을 향하는 방향으로 기입 전류가 흐른다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLi(i=1, …j))에 접속된다. 판독 워드선(RWLi)은 하나의 로우 내에 하나만 배치되어, Y방향으로 배치되는 복수의 블록(BKik)에 공통된다.
예를 들어, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선(RWLi)의 수는 4개가 된다. 판독 워드선(RWLi)은 Y방향으로 연장되고, 그 일단은 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-i)에 접속된다.
컬럼 디코더(25X-n)는 기입 동작시에 컬럼 어드레스 신호에 근거하여, 복수의 컬럼중 하나를 선택한다. 기입 비트선 드라이버/싱커(23AR, 23AS)는 선택된 컬럼 내의 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)에 기입 데이터에 따른 방향의 기입 전류를 공급한다.
컬럼 디코더(25X-n)는 판독 동작시에 컬럼 어드레스 신호에 근거하여, 복수의 컬럼 중 하나를 선택한다. 마찬가지로 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-i)은 선택된 로우 내의 판독 워드선(RWLi)에 판독 전압 (="H")를 공급한다.
컬럼 디코더(32)는 판독 동작시에, 컬럼 어드레스 신호(CSL1,…CSLj)에 근거하여, 복수의 컬럼중 하나를 선택하고, 선택된 컬럼 내에 배치되는 컬럼 선택 스위치(CSW1)를 온 상태로 한다.
본 예의 자기 랜덤 액세스 메모리에서는, 판독 블록 내의 복수의 TMR 소자의 일단은, 공통 접속되고, 그 타단은 각각 다른 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에 접속된다.
따라서, 1회의 판독 단계를 통하여, 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)은 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)으로서의 기능도 갖는다. 즉, 기입 비트선으로서의 기능만을 갖는 배선을 셀 어레이 내에 별도 설치할 필요가 없으므로, 셀 어레이 구조를 간략화할 수 있다.
② 디바이스 구조
다음에 디바이스 구조에 대해 설명한다.
〔1〕단면 구조
도 36은 본 발명의 제8 구조예로서의 자기 랜덤 액세스 메모리의 1블록분의 디바이스 구조를 도시한다.
또한, 도 36에 도시된 요소에는 도 35의 회로 요소와 대응되도록 도 35와 동일 부호을 붙였다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 채널 폭은 Y방향(로우 방향)의 폭으로 되어 있으며, 채널 길이는 X방향(컬럼 방향)의 길이로 되어 있다.
통상, 판독 선택 스위치는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래에 배치된다. 또한, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 배열되어 배치된다. 결국, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 아래 영역은 X방향으로 짧고, Y방향으로 길게 되어 있다.
따라서, 판독 선택 스위치(RSW1)의 채널 폭을 Y방향(컬럼 방향)의 폭으로 하면, 판독 선택 스위치(RSW1)의 채널 폭을 넓힐 수 있으며, 판독 전류를 증대시켜 판독 동작의 안정화를 도모할 수 있다.
판독 선택 스위치(RSW1)의 소스는 컨택트 플러그를 통하여 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들면 X방향(컬럼 방향)으로 일직선으로 연장되고, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWL1)으로 되어 있다. 판독 워드선(RWL1)은 Y방향으로 연장되어 있다. 판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
본 예에서 상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부는, TMR 소자(MTJ1, MTJ2)와, TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이, 상부 전극(45)의 컨택트부에 대하여, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면, 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)와 상부 전극(45)는 동일 재료로 동시에 형성할 수 있다. 이 경우, 도 36의 디바이스는 도 95에 도시한 바와 같이 된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은, 판독 비트선(기입 비트선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)는 X방향(컬럼 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 워드선(WWL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 워드선(WWL1)은 Y방향(로우 방향)으로 연장되어 있다.
본 예에서는 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 하나의 기입 워드선(WWL1)이 설치되어 있다. 단, 이를 대신하여, 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜 4개의 기입 워드선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여, 그 상부에 Y방향으로 연장되는 기입 워드선(WWL1)을 배치하고, 그 하부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)을 배치했다.
그러나, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 워드선(WWL1)과 판독 비트선(RBL1, RBL2, RBL3, RBL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들면, 도 96에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 그 하부에 Y방향으로 연장되는 기입 워드선(WWL1)을 배치하고, 그 상부에 X방향으로 연장되는 판독 비트선(RBL1, RBL2, RBL3, RBL4)를 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(기입 비트선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통하여 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통 접속되어, 하나의 판독 선택 스위치(RSW1)에 접속된다. 또한, Y방향으로 연장되는 기입 워드선(WWL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로써, 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
또한, 판독 선택 스위치(MOS 트랜지스터; RSW1)의 채널 폭이 Y방향(로우 방향)의 폭이 되도록, 판독 선택 스위치(RSW1)의 레이아웃을 결정함으로써, 판독 선택 스위치(RSW1)의 채널 폭을 넓힐 수 있으며 판독 전류를 증대시켜, 판독 동작의 안정화를 도모할 수 있다.
〔평면 구조〕
도 37 내지 도 40은 도 36의 디바이스 구조에서의 각 배선층의 레이아웃을 도시한 것이다. 또한, 도 36의 단면은 도 37 내지 도 40에서의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ선에 따른 단면에 대응되어 있다.
도 37은 제1 배선층인 판독 워드선의 레이아웃을 도시한다.
소자 영역(47)에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 드레인 상에는 컨택트 플러그(42)가 배치되고, 소스 상에는 컨택트 플러그(46)가 배치된다.
또한, 본 예에서 X방향(컬럼 방향)으로 인접하는 2개의 판독 선택 스위치 (RSW1)는 하나의 소스를 공유한다.
판독 선택 스위치(RSW1)의 드레인과 소스 사이의 채널 영역 상에는, 판독 선택 스위치(RSW1)의 게이트, 즉 판독 워드선(RWL1, RWL2)이 배치된다. 판독 워드선(RWL1, RWL2)은 Y방향으로 연장되어 있다.
도 38은 제2 배선층인 소스선 및 중간층의 레이아웃을 도시한다.
소스선(SL1)은 소자 영역(47) 상에 있어서는, Y방향(로우 방향)으로 연장되어 있으나, 소자 영역(47)이외의 영역에 있어서 수직으로 절곡되어, X방향(컬럼 방향)으로 연장되어 있다. 소스선(SL1)은 컨택트 플러그(46)에 접속된다. 본 예에서 X방향(컬럼 방향)으로 인접하는 2개의 판독 선택 스위치(RSW1)는 하나의 소스선(SL1)을 공유한다.
소스선(SL1)은 컨택트 플러그(46)를 경유하여, X방향으로 인접한 2개의 판독 선택 스위치(RSW1)에 공유되는 소스에 접속된다. 중간층(43)은 판독 선택 스위치 (RSW1)의 드레인 상의 컨택트 플러그(42)에 접속된다. 중간층(43) 상에는 컨택트 플러그(44)가 배치된다.
도 39는 제3 배선층인 판독 비트선 및 TMR 소자의 레이아웃을 도시한다.
판독 비트선(기입 비트선)(RBL1, RBL2, RBL3, RBL4(WBL1, WBL2, WBL3, WBL4))은 X방향으로 연장되어 있다.
판독 비트선(RBL1, RBL2, RBL3, RBL4) 상에는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치된다.
판독 비트선(RBL1)은 X방향으로 배치되는 TMR 소자(MTJ1)에 공통으로 접속되고, 판독 비트선(RBL2)은, X방향으로 배치되는 TMR 소자(MTJ2)에 공통으로 접속되고, 판독 비트선(RBL3)은, X방향으로 배치되는 TMR(MTJ3)에 공통으로 접속되고, 판독 비트선(RBL4)은 X방향으로 배치되는 TMR 소자(MTJ4)에 공통으로 접속된다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 자화 용이축은 Y방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 긴 직사각형 형상을 갖는다. 컨택트 플러그(44) 상에는 중간층(45A)이 배치된다.
도 40은 제4 배선층인 기입 워드선의 레이아웃을 도시한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A) 상에는 사각형 패턴을 갖는 상부 전극(45)이 배치된다. 상부 전극(45)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4) 상 및 중간층(45A)에 접촉되어 있다.
또한, 상부 전극(45)의 바로 위에는 Y방향으로 연장되는 기입 워드선(WWL1, WWL2)이 배치된다.
(7) 제9, 제10, 제11 구조예
다음에 제7 구조예를 개량한 제9, 제10, 제11에 대하여 설명한다.
① 제9 구조예
도 41은 본 발명의 제9 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제9 구조예의 특징은 판독시에 판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 일단에 바이어스 전위(VC)를 부여하도록 한 점에 있다.
즉, 제7 구조예(도 29)에서는, 소스선(SLi)은 컬럼 선택 스위치(CSW1)을 경유하여 접지점(VSS)에 접지되어 있다. 따라서, 제7 구조예에서는 판독 동작시에는 판독 회로(29B)에서 바이어스 전위(VC)를 생성하고, 판독 전류는 판독 회로(29B)로부터 TMR 소자(12)로 공급된다.
이에 비해, 제9 구조예에서는 판독 블록(BKik)를 구성하는 4개의 TMR 소자(12)의 일단에 공통 접속되는 소스선(SLi)은 컬럼 선택 스위치(CSW1)를 경유하여, 바이어스선(34)에 접속된다.
따라서, 판독 동작시 바이어스선(34)에 바이어스 전위(VC)를 부여하여, 판독 전류를 바이어스선(34)로부터 TMR 소자(12)에 부여할 수 있다. 또한, 판독 동작 이외의 경우(예를 들면 기입 동작 등의 경우), 바이어스선(34)에는 접지 전위(VSS)가 부여된다.
이와 같이, 제9 구조예에서는 소스선(SLi)의 전위를 바꿀 수 있도록 구성되어 있다. 따라서, 예를 들면, 판독 동작시 소스선(SLi)으로부터 TMR 소자(12)에 바이어스 전위(VC)를 부여하여, 판독 블록(BKik) 내의 TMR 소자(12)에 판독 전류를 흘려보낼 수 있다.
② 제10 구조예
도 42는 본 발명의 제10 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제10 구조예의 특징은 메모리셀 어레이의 하나의 컬럼에 하나의 기입 워드선 드라이버를 설치한 점에 있다.
제7 구조예(도 29)에서 기입 워드선 드라이버(23AX)는 메모리셀 어레이(11)의 모든 컬럼에 공통으로 하나만 설치되고, 공통 데이터선(공통 드라이버선; 30)에 접속되어 있다. 그러나, 이같은 경우, 기입 워드선 드라이버와 기입 워드선간에는 저항을 갖는 요소, 즉, 공통 데이터선 및 로우 선택 스위치가 접속되므로, 이들에 의한 전압 강하가 커지게 되어, 기입 전류가 작아진다.
따라서, 제10 구조예에서는 메모리셀 어레이(11)의 하나의 컬럼에 하나의 기입 워드선 드라이버(33-1, …33-n)을 설치한다.
즉, 메모리셀 어레이(11)의 각 컬럼에 있어서, 컬럼 선택 스위치(CSW2)와 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4) 사이에 기입 워드선 드라이버(33-1, …33-n)를 접속한다.
이 때, 기입 워드선 드라이버(33-1, …33-n)은 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)만 구동하면 된다.
따라서, 기입 워드선 드라이버(33-1, …33-n)의 구동력을 줄일 수 있음과 동시에, 저소비 전력화 및 고속 동작화에도 기여할 수 있다.
또한, 판독 전류는 기입 전류에 비하여 훨씬 작으므로, 컬럼 선택 스위치(CSW2)의 구동력도 크게 할 필요가 없다.
기입 워드선 드라이버(33-1,…33-n)는 컬럼 디코더(25X-1,…25X-n)의 출력 신호(비트선 인에이블 신호; BLEN1,…BLEN4)에 의해 제어된다. 즉, 기입 동작시 컬럼 디코더(25X-1, …25X-n)는 활성화되어 하나의 컬럼을 선택한다. 선택된 컬럼에서는 출력 신호(비트선 인에이블 신호; BLEN1,…BLEN4) 중 하나가 "H"가 된다.
또한, 제7 구조예에서 컬럼 선택 스위치(CSW2)는, 기입 동작시에만 활성화되는 컬럼 디코더(25X-1,…25X-n)의 출력 신호에 의해 제어되었으나, 제10 구조예에서는 컬럼 디코더 & 판독 컬럼 선택선 드라이버를 포함하는 회로 블록(32)의 출력 신호에 의해 제어된다.
즉, 컬럼 선택 스위치(MOS 트랜지스터; CSW2)의 게이트는 컬럼 선택선(CSL1,…CSLj)에 접속되므로, 컬럼 선택 스위치(CSW2)는 컬럼 선택 스위치(CSW1)와 같은 동작을 수행한다.
이와 같은 구조로 한 이유는, 제10 구조예에서는 기입 워드선 드라이버(33-1,…33-n)가 컬럼마다 설치되므로, 기입 동작시에는 모든 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)을 공통 데이터선(30)으로부터 분리할 필요가 있기 때문이다.
즉, 로우 디코더 & 판독 워드선 드라이버를 포함하는 회로 블록(23B-1, …23B-j)은 판독 동작시에만 활성화되므로, 기입 동작시에는 모든 컬럼의 컬럼 선택 스위치(CSW2)는 오프 상태가 되어, 모든 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)은 공통 데이터선(30)으로부터 분리된다.
③ 제11 구조예
도 43은 본 발명의 제11 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
제11 구조예의 특징은 판독 블록 내에 새로이 MOS 트랜지스터로 구성되는 블록 선택 스위치(BSW)를 설치하고, 판독 동작시에, 선택된 로우 및 컬럼에 속하는 판독 블록만을 판독 비트선에 전기적으로 접속하도록 한 점에 있다.
이와 같은 구조에서는 메모리 셀의 크기가 커지므로, 메모리셀의 고집적화에는 불리하다. 그러나, 셀 어레이 구조의 일례로서 이하에 설명한 바에 따른다.
블록 선택 스위치(MOS 트랜지스터; BSW)의 게이트는 판독 워드선(RWLi(i=1,…j))에 접속되고, 블록 선택 스위치(BSW)는 로우 어드레스 신호에 의해 제어된다. 결국 판독 동작시, 선택된 로우에 속하는 판독 블록(BKik) 내의 블록 선택 스위치(BSW)만이 온 상태가 된다.
제11 구조예를 적용한 경우, 판독 동작시 비선택 로우에서는 판독 선택 스위치(RSW1)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된다. 그러나, 동시에 비선택 로우의 판독 블록(BKik) 내의 블록 선택 스위치(BSW)도 오프 상태가 된다.
따라서, 판독 동작시에, 선택된 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에는 선택된 판독 블록(BKik) 내의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)만이 전기적으로 접속된다.
(8) 제12 구조예
제12 구조예는 하나의 판독 블록이 4개의 TMR 소자로 구성되는 경우의 예를 도시한다. 제12 구조예는 제7 구조예에 유사한 구조를 가지고 있다. 제12 구조예는 제7 구조예와 비교하면, 기입 워드선에 흐르는 기입 전류의 방향을 일정하게 하고, 기입 비트선에 흐르는 기입 전류의 방향을 변화시킨 점에 특징이 있다.
① 회로 구조
우선 회로 구조에 대해 설명한다.
도 44는 본 발명의 제12 구조예로서의 자기 랜덤 액세스 메모리의 주요부를 도시한다.
메모리셀 어레이(11)는 X방향 및 Y방향으로 어레이상으로 배치되는 복수의 TMR 소자(12)를 갖는다. 메모리셀 어레이(11)는 X방향으로 배치되는 4×j개의 TMR 소자(12)와, Y방향으로 배치되는 n개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다.
X방향으로 배치되는 4개의 TMR 소자(12)는 하나의 판독 블록(BKik(i=0,1, …j,k=0,1,…n))을 구성하고 있다. 하나의 로우는 X방향으로 배치되는 j개의 판독 블록(Bkik)으로 구성된다. 메모리셀 어레이(11)는 n개의 로우를 갖는다. 또한, 하나의 컬럼은 Y방향으로 배치되는 n개의 판독 블록(Bkik)으로 구성된다. 메모리셀 어레이(11)는 j개의 컬럼을 갖는다.
블록(BKik) 내의 4개의 TMR 소자(12)의 일단은, 예를 들면, MOS 트랜지스터로 구성되는 판독 선택 스위치(RSW)를 경유하여, 소스선(SLi(i=0,1, …j))에 접속된다. 소스선(SLi)은 Y방향으로 연장되고, 예를 들면, 한 컬럼 내에 1개만 설치된다.
소스선(SLi)은, 예를 들면, MOS 트랜지스터로 구성되는 컬럼 선택 스위치 (29C)를 경유하여 접지점에 접속된다.
판독 동작시에, 선택된 로우에서는 판독 블록(BKik) 내의 판독 선택 스위치(RSW)가 온 상태가 된다. 또한, 선택된 컬럼에서는 컬럼 선택 스위치(29C)이 온 상태가 되므로, 소스선(SLi)의 전위는 접지 전위가 된다. 즉, 선택된 로우 및 선택된 컬럼의 교점에 위치하는 판독 블록(BKik) 내의 TMR 소자(12)에만 판독 전류가 흐른다.
또한, 판독 동작시, 비선택 컬럼에서는, 컬럼 선택 스위치(29C)가 오프 상태이므로, 비선택 컬럼의 판독 블록(BKik) 내의 TMR 소자(12)의 타단은 서로 단락된 상태가 된다.
이 경우, 비선택 컬럼 내의 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4))의 전위가 다르면, 판독 동작에 영향을 미칠 수도 있으므로, 비선택 컬럼 내의 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4))의 전위에 대해서는 각각 동전위(예를 들면 접지 전위)로 해 둔다.
또한, 판독 동작시, 비선택 로우에서는, 판독 선택 스위치(RSW)가 오프 상태이므로, 비선택 로우의 판독 블록(BKik) 내의 TMR 소자(12)의 타단에 대해서도 서로 단락된 상태가 된다.
판독 블록(BKik) 내의 4개의 TMR 소자(12)의 타단은 각각 독립적으로 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4)에 접속된다. 즉, 하나의 판독 블록(BKik) 내의 4개의 TMR 소자(12)에 대응하여, 하나의 컬럼 내에는 4개의 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4)가 배치된다.
판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4)은 Y방향으로 연장되고, 그 일단은 컬럼 선택 스위치(MOS 트랜지스터; 29C)를 경유하여 공통 데이터선(30)에 접속된다. 공통 데이터선(30)은 판독 회로(29B; 예를 들면, 센스 앰프, 셀렉터 및 출력 앰프를 포함함)에 접속된다.
컬럼 선택 스위치(29C)에는 컬럼 선택선 신호(CSLi(i=0,1, …j))가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호(CSLi)를 출력한다.
본 예에서 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4))은 기입 비트선으로서의 기능도 갖는다.
즉, 판독/기입 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4))의 일단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(29A)에 접속되고, 그 타단은 컬럼 디코더와 기입 비트선 드라이버/싱커를 포함하는 회로 블록(31)에 접속된다.
기입 동작시에는, 회로 블록(29A, 31)이 동작 상태가 된다. 그리고, 판독/기입 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4))에는 기입 데이터에 따라서 회로 블록(29A)을 향하는 방향 또는 회로 블록(31)을 향하는 방향으로 기입 전류가 흐른다.
판독 블록(BKik)을 구성하는 4개의 TMR 소자(12)의 근방에는 X방향으로 연장되는 기입 워드선(WWLk(k=1,…n))이 배치된다. 본 예에서는 X방향으로 연장되는 기입 워드선에 관해서는 하나의 로우 내에 1개만 배치되어 있다.
기입 워드선(WWLk)의 일단은 기입 워드선 드라이버(23A-k)에 접속되고, 그 타단은 기입 워드선 싱커(24-k)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW)의 게이트 및 블록 선택 스위치(MOS 트랜지스터; BSW)의 게이트는 모두, 판독 워드선(RWLk(k=1, …n))에 접속된다. 판독 워드선(RWLk)은 하나의 로우 내에 하나만 배치되어, X방향으로 배치되는 복수의 블록(BKjk)에 공통된다.
로우 디코더(25-k(k=1,…n))는 기입 동작시에 로우 어드레스 신호에 근거하여, 복수의 로우 중 하나를 선택한다. 기입 워드선 드라이버(23A-k)는 선택된 로우 내의 기입 워드선(WWLk)에 기입 전류를 공급한다. 기입 전류는 기입 워드선 싱커(24-k)에 흡수된다.
로우 디코더(25-k)는 판독 동작시에 로우 어드레스 신호에 근거하여, 복수의 로우 중 하나를 선택한다. 판독 워드선 드라이버(23B-k)는 선택된 로우 내의 판독 워드선(RWLk)에 판독 전압 (="H")을 공급한다.
본 예의 자기 랜덤 액세스 메모리에서는 하나의 컬럼은 복수의 판독 블록으로 구성되고, 각 판독 블록 내의 복수의 TMR 소자는 각각 다른 판독 비트선에 접속되어 있다. 따라서, 1회의 판독 단계를 통하여, 판독 블록 내의 복수의 TMR 소자의 데이터를 한번에 판독할 수 있다.
또한, 판독 블록 내의 복수의 TMR 소자의 일단은 공통 접속된다. 또한, 판독 비트선은 기입 비트선으로서의 기능도 가지며, 기입 비트선으로서의 기능만을 갖는 배선을 셀 어레이 내에 별도 설치할 필요가 없으므로, 셀 어레이 구조를 간략화할 수 있다.
② 디바이스 구조
다음에 디바이스 구조에 대해 설명한다.
〔1〕단면 구조
도 45는 본 발명의 제12 구조예로서의 자기 랜덤 액세스 메모리의 제1 블럭분의 제1 디바이스 구조를 도시한 것이다.
또한, 도 45에 도시되는 요소에는 도 44의 회로 요소와 대응되도록 도 44와 동일 부호를 붙였다. 또한, 도 45의 단면 구조에 있어서는, 도 44에서의 블록 선택 트랜지스터(BSW)를 생략했다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW)가 배치된다. 판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통해서 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들어, Y방향(컬럼 방향)으로 일직선으로 연장되어, 메모리셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW)의 게이트는 판독 워드선(RWL1)으로 되어 있다. 판독 워드선(RWL1)은 X방향으로 연장되어 있다. 판독 선택 스위치(RWL1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는, 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는, 하단)은 판독 비트 선(BL1, BL2, BL3, BL4; 기입 비트선)에 전기적으로 접속된다. 판독 비트선(BL1, BL2, BL3, BL4)은 Y방향(컬럼 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(BL1, BL2, BL3, BL4)에 접속된다. 즉 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 4개의 판독 비트선(BL1, BL2, BL3, BL4)가 설치된다.
기입 워드선(WWL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 워드선(WWL1)은 X방향(로우 방향)으로 연장되어 있다.
본 예에서는 판독 블록을 구성하는 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서 하나의 기입 워드선(WWL1)이 설치되어 있다. 단, 이를 대신하여, 예를 들면, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 적층하여, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대응시켜서, 4개의 기입 워드선을 설치하여도 된다.
또한, 본 예에서는 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대하여 그 상부에 X방향으로 연장된 기입 워드선(WWL1)을 배치하고, 그 하부에 Y방향으로 연장되는 판독 비트선(BL1, BL2, BL3, BL4)을 배치했다.
단, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대한 기입 워드선(WWL1)과 판독 비트선(BL1, BL2, BL3, BL4)과의 위치 관계는 이에 한정되지 않는다.
예를 들면, 도 97에 도시한 바와 같이, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 그 하부에 X방향으로 연장되는 기입 워드선(WWL1)을 배치하고, 그 상부에 Y방향으로 연장되는 판독 비트선(BL1, BL2, BL3, BL4)을 배치하여도 된다.
이와 같은 디바이스 구조에 의하면, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 다른 판독 비트선(BL1, RBL2, RBL3, RBL4; 또는 기입 비트선)에 전기적으로 접속된다.
따라서, 1회의 판독 단계를 통해서, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 데이터를 한번에 판독할 수 있게 된다.
또한, 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단은 공통으로 접속되어, 하나의 판독 선택 스위치(RSW)에 접속된다. 또한, X방향으로 연장되는 기입 워드선(WWL1)은 판독 블록 내의 복수의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 공유된다. 이로써, 셀 어레이 구조가 복잡해지는 것을 방지할 수 있다.
〔평면 구조〕
도 46은 도 45의 디바이스 구조에 있어서, TMR 소자, 기입 워드선 및 판독 비트선(기입 비트선)의 위치 관계를 나타낸다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 상부 전극(45)은, 예를 들어, 사각형 패턴을 가지고 그 일부분에 컨택트 플러그에 대한 컨택트 영역이 형성되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 X방향으로 배치되고, 그 자화 용이축은 Y방향을 향하고 있다. 즉, TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 Y방향으로 긴 직사각형 형상을 가지고 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 기입 워드선(WWL1)과 판독 비트선(BL1, BL2, BL3, BL4; 기입 비트선)의 교점에 배치된다.
(9) 기타
제1∼제12 구조예에서는 자기 랜덤 액세스 메모리의 판독 선택 스위치, 로우 선택 스위치, 컬럼 선택 스위치 및 블록 선택 스위치로서는 MOS 트랜지스터를 이용하는 것을 전제로 했으나, 그 외의 스위칭 소자, 예를 들면, MIS(Metal Insulator Semiconductor) 트랜지스터(MOSFET를 포함), MES(Metal Semiconductor) 트랜지스터, 접합(Junction) 트랜지스터, 바이폴라 트랜지스터 또는 다이오드를 판독 선택 스위치로서 이용할 수 있다.
2. TMR 소자의 구조예
도 47 내지 도 49는 TMR 소자의 구조예를 도시한다.
도 47의 예에 도시한 TMR 소자는 가장 기본적인 구조이며, 2개의 강자성층과 이들 사이에 끼인 터널링 배리어(tunneling barrier)층을 갖는다.
2개의 강자성층 중 자화 방향이 고정되는 고정층(핀층)에는 자화 방향을 고정하기 위한 반강자성층이 부가된다. 2개의 강자성층중 자화 방향을 자유로이 변화시킬 수 있는 자유층(기억층)은 기입 워드선과 기입 비트선에 의해 만들어지는 합성 자계에 의해 자화 방향이 결정된다.
도 48의 예에 도시한 TMR 소자는 도 47의 예의 TMR 소자에 비해, 바이어스 전압을 증대시킬 목적으로, TMR 소자 내의 2개의 터널링 배리어층을 형성했다.
도 48의 예에 도시하는 TMR 소자는 도 47의 TMR 소자를 2개 직렬 접속한 구조(더블 졍션 구조)를 갖는다고 할 수도 있다.
본 예에서 TMR 소자는 3개의 강자성층을 가지고, 그들 사이에는 터널링 배리어층이 배치된다. 양단의 2개의 강자성층(핀 층)에는 각각 반강자성층이 부가되어 있다. 3개의 강자성층중 자화 방향을 자유로이 바꿀 수 있는 자유층(기억층)은 가운데 강자성층으로 되어 있다.
도 49의 예에 도시한 TMR 소자는 도 47 예의 TMR 소자와 비교하여, 기억층으로서의 강자성층내에서의 자력선을 닫기 쉽게한 것이다.
본 예의 TMR 소자는 도 47의 TMR 소자의 기억층을, 2개의 강자성층과 그들 사이에 삽입되는 비자성 금속층(예를 들면, 알루미늄)으로 구성되는 기억층으로 대신했다고 할 수 있다.
TMR 소자의 기억층이 2개의 강자성층과 그들 사이에 삽입되어지는 비자성 금속층으로 이루어지는 3층 구조를 가짐으로써, 기억층을 구성하는 2개의 강자성층내에서 자력선을 닫기 쉬워진다. 즉, 기억층을 구성하는 2개의 강자성층내에 반자계성분이 발생되는 것을 방지할 수 있으므로, MR비의 향상등을 실현할 수 있다.
이상으로 TMR 소자의 구조예에 대해 설명했으나, 본 발명(회로 구조, 디바이스 구조, 판독 동작 메커니즘, 판독 회로 및 제조 방법)에 있어서, TMR 소자의 구조는 특별히 한정되는 것은 아니다. 상술한 3가지 구조예는 단지 TMR 소자 구조의 대표예로서 개시한 것에 지나지 않는다.
3. 주변 회로의 회로예
이하, 기입 워드선 드라이버/싱커의 회로예, 기입 비트선 드라이버/싱커의 회로예, 판독 워드선 드라이버의 회로예, 로우 디코더의 회로예, 컬럼 디코더의 회로예 및 판독 회로(센스 앰프를 포함)의 회로예에 대해 순차 설명한다.
(1) 기입 드라이버/싱커
① 제1, 제2, 제4, 제6 구조예의 경우
도 50은 제1, 제2, 제4, 제6 구조예에 적용되는 기입 워드선 드라이버/싱커의 회로예를 도시한다.
판독 블록은 4개의 TMR 소자로 구성되고, 이들 4개의 TMR 소자는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 의해 선택되는 것으로 가정한다. 동일 도면에서는 기입 워드선 싱커에 대해서는 하나의 로우분만을 도시했다.
기입 워드선 드라이버(23A)는 P채널 MOS 트랜지스터(QP1, QP2, QP3, QP4) 및 NAND 게이트 회로(ND1, ND2, ND3, ND4)를 포함한다. 기입 워드선 싱커(24-n)는 N 채널 MOS 트랜지스터(QN1, QN2, Qn3, QN4)로 구성된다.
P채널 MOS 트랜지스터(QP1)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 로우 선택 스위치(RSW2)를 경유하여 기입 워드선(WWL4(n-1)+1)의 일단에 접속된다. NAND 게이트 회로(ND1)의 출력 단자는 P채널 MOS 트랜지스터(QP1)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN1)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+1)의 타단에 접속된다.
NAND 게이트 회로(ND1)의 출력 신호가 "0"일 때, 선택된 로우(로우 선택 스위치(RSW2)가 온 상태로 되는 로우) 내의 기입 워드선(WWL4(n-1)+1)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP2)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 로우 선택 스위치(RSW2)를 경유하여 기입 워드선(WWL4(n-1)+2)의 일단에 접속된다. NAND 게이트 회로(ND2)의 출력 단자는 P채널 MOS 트랜지스터(QP2)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN2)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+2)의 타단에 접속된다.
NAND 게이트 회로(ND2)의 출력 신호가 "0"일 때, 선택된 로우(로우 선택 스위치(RSW2)가 온 상태로 되는 로우) 내의 기입 워드선(WWL4(n-1)+2)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP3)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 로우 선택 스위치(RSW2)를 경유하여 기입 워드선(WWL4(n-1)+3)의 일단에 접속된다. NAND 게이트 회로(ND3)의 출력 단자는 P채널 MOS 트랜지스터(QP3)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN3)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+3)의 타단에 접속된다.
NAND 게이트 회로(ND3)의 출력 신호가 "0"일 때, 선택된 로우(로우 선택 스위치(RSW2)가 온 상태로 되는 로우) 내의 기입 워드선(WWL4(n-1)+3)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP4)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 로우 선택 스위치(RSW2)를 경유하여 기입 워드선(WWL4(n-1)+4)의 일단에 접속된다. NAND 게이트 회로(ND4)의 출력 단자는 P채널 MOS 트랜지스터(QP4)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN4)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+4)의 타단에 접속된다.
NAND 게이트 회로(ND4)의 출력 신호가 "0"일 때, 선택된 로우(로우 선택 스위치(RSW2)가 온 상태로 되는 로우) 내의 기입 워드선(WWL4(n-1)+4)에 기입 전류가 흐른다.
NAND 게이트 회로(NA1, NA2, NA3, NA4)에는 기입 신호(WRITE)가 입력된다. 기입 신호(WRITE)는 기입 동작시에 "H"가 된다. 또한, NAND 게이트 회로(NA1, NA2, NA3, NA4)에는 각각 다른 하위 컬럼 어드레스 신호(CA0, /CA0, CA1, /CA1)가 입력된다.
즉, 본 예에서는 컬럼 어드레스 신호(bCA0, bCA1)는 선택된 로우 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+1)을 선택하기 위해 이용되고, NAND 게이트 회로(ND1)에 입력된다.
컬럼 어드레스 신호(CA0, bCA1)는 선택된 로우 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+2)을 선택하기 위해 이용되고, NAND 게이트 회로(ND2)에 입력된다.
컬럼 어드레스 신호(bCA0, CA1)는 선택된 로우 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+3)을 선택하기 위해 이용되고, NAND 게이트 회로(ND3)에 입력된다.
컬럼 어드레스 신호(CA0, CA1)는 선택된 로우 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+4)을 선택하기 위해 이용되고, NAND 게이트 회로(ND4)에 입력된다.
또한, bCA0 및 bCA1은 CA0 및 CA1의 레벨을 반전한 레벨을 갖는 반전 신호이다.
이와 같은 기입 워드선 드라이버/싱커에 있어서는, 기입 동작시 기입 신호(WRITE)가 "H"가 되고, 예를 들면, 4개의 NAND 게이트 회로(ND1, ND2, ND3, ND4) 중 하나의 출력 신호가 "L"이 된다.
예를 들면, CA0 및 CA1이 모두 "0"인 경우, NAND 게이트 회로(ND1)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND1)의 출력 신호가 "0"가 된다. 그 결과, P채널 MOS 트랜지스터(QP1)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+1)에 기입 전류가 흐른다.
또한, CA0가 "1", CA1이 "0"인 경우, NAND 게이트 회로(ND2)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND2)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP2)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+2)에 기입 전류가 흐른다.
또한, CA0가 "0", CA1이 "1"인 경우, NAND 게이트 회로(ND3)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND3)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP3)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+3)에 기입 전류가 흐른다.
또한, CA0 및 CA1이 모두 "1"인 경우, NAND 게이트 회로(ND4)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND4)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP4)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+4)에 기입 전류가 흐른다.
② 제7, 제9, 제10, 제11의 구조예
도 51은 제7, 제9, 제10, 제11의 구조예에 적용되는 기입 비트선 드라이버/싱커의 회로예를 도시한다.
기입 비트선 드라이버/싱커(29AX)는 P채널 MOS 트랜지스터(QP5, QP6), N채널 MOS 트랜지스터(QN5, QN6), NAND 게이트 회로(ND5, ND6), AND 게이트 회로(AD1, AD2) 및 인버터(INV1, INV2)로 구성된다.
P채널 MOS 트랜지스터(QP5)는, 전원 단자(VDD)와 기입 비트선(WBL1)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND5)의 출력 신호는 P채널 MOS 트랜지스터(QP5)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN5)는 기입 비트선(WBL1)의 일단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD1)의 출력 신호는 N채널 MOS 트랜지스터(QN5)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP6)는, 전원 단자(VDD)와 기입 비트선(WBLj)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND6)의 출력 신호는 P채널 MOS 트랜지스터(QP6)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN6)는 기입 비트선(WBLj)의 일단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD2)의 출력 신호는 N채널 MOS 트랜지스터(QN6)의 게이트에 공급된다.
기입 비트선 드라이버/싱커(31X)는 P채널 MOS 트랜지스터(QP7, QP8), N채널 MOS 트랜지스터(QN7, QN8), NAND 게이트 회로(ND7, ND8), AND 게이트 회로(AD3, AD4) 및 인버터(INV3, INV4)로 구성된다.
P채널 MOS 트랜지스터(QP7)는, 전원 단자(VDD)와 기입 비트선(WBL1)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND7)의 출력 신호는 P채널 MOS 트랜지스터(QP7)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN7)는 기입 비트선(WBL1)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD3)의 출력 신호는 N채널 MOS 트랜지스터(QN7)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP8)는, 전원 단자(VDD)와 기입 비트선(WBLj)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND8)의 출력 신호는 P채널 MOS 트랜지스터(QP8)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN8)는 기입 비트선(WBLj)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD4)의 출력 신호는 N채널 MOS 트랜지스터(QN8)의 게이트에 공급된다.
이와 같은 구성을 갖는 기입 비트선 드라이버/싱커(29AX, 31X)에 있어서, NAND 게이트 회로(ND5)의 출력 신호가 "0", AND 게이트 회로(AD3)의 출력 신호가 "1"일 때, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(29AX)로부터 기입 비트선 드라이버/싱커(31X)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND7)의 출력 신호가 "0", AND 게이트 회로(AD1)의 출력 신호가 "1"일 때, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(31X)로부터 기입 비트선 드라이버/싱커(29AX)를 향하는 기입 전류가 흐른다.
기입 비트선 드라이버/싱커(29AX, 31X)에 있어서는, 기입 동작시에 기입 신호(WRITE)는 "1"이 된다. 또한, 선택된 로우에서는 로우 어드레스 신호의 모든 비트가 "1"이 된다. 따라서, 선택된 로우 내의 기입 비트선(WBLi(i=1, …j))에는 기입 데이터(DATA)의 값에 따른 방향을 갖는 기입 전류가 흐른다.
선택된 로우 내의 기입 비트선(WBLi)에 흐르는 기입 전류의 방향은 기입 데이터(DATA)의 값에 따라서 결정된다.
예를 들면, 기입 비트선(WBL1)이 선택되었을 때, 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND5)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD3)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(29AX)로부터 기입 비트선 드라이버/싱커(31X)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND7)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD1)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(31X)로부터 기입 비트선 드라이버/싱커(29AX)를 향하는 기입 전류가 흐른다.
③ 제5 구조예의 경우
도 52는 제5 구조예에 적용되는 기입 워드선 드라이버를 도시한다.
또한, 제5 구조예에서의 기입 워드선 싱커에 대해서는, 도 50에 도시한 기입 워드선 싱커(24-1,…24-n)와 같으므로, 그 설명은 생략한다.
본 예에서는 하나의 로우분의 기입 워드선 드라이버만을 도시했다.
기입 워드선 드라이버(33-1)는 기입 워드선(WWL1, WWL2, WWL3, WWL4)에 접속되는 P채널 MOS 트랜지스터(P1, P2, P3, P4)로 구성된다.
P채널 MOS 트랜지스터(P1, P2, P3, P4)는 전원 단자(VDD)와 기입 워드선(WWL1, WWL2, WWL3, WWL4)과의 사이에 접속되고, 워드선 인에이블 신호(WLEN)에 의해 제어된다. 워드선 인에이블 신호(WLEN)는 로우 디코더에 의해 로우 어드레스 신호를 디코드함으로써 얻어지는 신호이다.
④ 제12 구조예의 경우
도 53은 제12 구조예에 적용되는 기입 워드선 드라이버/싱커의 회로예를 도시한다.
본 예는 기입 워드선 드라이버와 로우 디코더를 일체화한 경우의 예이다.
기입 워드선 드라이버(23A-1) 및 로우 디코더(25-1)는 P채널 MOS 트랜지스터(QP9) 및 NAND 게이트 회로(ND9)를 포함한다. 기입 워드선 싱커(24-1)는 N채널 MOS 트랜지스터(QN9)로 구성된다.
P채널 MOS 트랜지스터(QP9)의 소스는 전원 단자(VDD)에 접속되고, 그 드레인은 기입 워드선(WWL1)의 일단에 접속된다. NAND 게이트 회로(ND9)의 출력 단자는, P채널 MOS 트랜지스터(QP9)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN9)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL1)의 타단에 접속된다.
NAND 게이트 회로(ND9)의 출력 신호가 "0"일 때, 기입 워드선(WWL1)에 기입 전류가 흐른다.
기입 워드선 드라이버(23A-n) 및 로우 디코더(25-n)는 P채널 MOS 트랜지스터(QP10) 및 NAND 게이트 회로(ND10)를 포함한다. 기입 워드선 싱커(24-n)는 N채널 MOS 트랜지스터(QN10)로 구성된다.
P채널 MOS 트랜지스터(QP10)의 소스는 전원 단자(VDD)에 접속되고, 그 드레인은 기입 워드선(WWLn)의 일단에 접속된다. NAND 게이트 회로(ND10)의 출력 단자는, P채널 MOS 트랜지스터(QP10)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN10)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWLn)에 접속된다.
NAND 게이트 회로(ND10)의 출력 신호가 "0"일 때, 기입 워드선(WWLn)에 기입 전류가 흐른다. NAND 게이트 회로(NA9, NA10)에는 기입 신호(WRITE)가 입력된다. 기입 신호(WRITE)는 기입 동작시에 "H"가 된다.
이와 같은 기입 워드선 드라이버/싱커에 있어서는, 기입 동작시에 기입 신호(WRITE)가 "H"가 되므로, 예를 들면, 로우 어드레스 신호에 의해 선택된 로우 내의 NAND 게이트 회로(ND9, ND10)의 출력 신호가 "L"이 된다. 그 결과, 선택된 로우 내의 기입 워드선(WWLk(k=1, …n))에 기입 전류가 흐른다.
(2) 기입 드라이버/싱커
① 제1, 제2, 제4, 제5, 제6 구조예의 경우
도 54는 제1, 제2, 제4, 제5, 제6 구조예에 적용되는 기입 비트선 드라이버/싱커의 회로예를 도시한다.
기입 비트선 드라이버/싱커(29A)는 P채널 MOS 트랜지스터(QP5, QP6), N채널 MOS 트랜지스터(QN5, QN6), NAND 게이트 회로(ND5, ND6), AND 게이트 회로(AD1, AD2) 및 인버터(INV1, INV2)로 구성된다.
P채널 MOS 트랜지스터(QP5)는, 전원 단자(VDD)와 기입 비트선(WBL1)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND5)의 출력 신호는 P채널 MOS 트랜지스터(QP5)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN5)는 기입 비트선(WBL1)의 일단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD1)의 출력 신호는 N채널 MOS 트랜지스터(QN5)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP6)는, 전원 단자(VDD)와 기입 비트선(WBLj)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND6)의 출력 신호는 P채널 MOS 트랜지스터(QP6)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN6)는 기입 비트선(WBLj)의 일단과 접지 단자(VSS)사이에 접속된다. AND 게이트 회로(AD2)의 출력 신호는 N채널 MOS 트랜지스터(QN6)의 게이트에 공급된다.
기입 비트선 드라이버/싱커(31)는 P채널 MOS 트랜지스터(QP7, QP8), N채널 MOS 트랜지스터(QN7, QN8), NAND 게이트 회로(ND7, ND8), AND 게이트 회로(AD3, AD4) 및 인버터(INV3, INV4)로 구성된다.
P채널 MOS 트랜지스터(QP7)는, 전원 단자(VDD)와 기입 비트선(WBL1)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND7)의 출력 신호는 P채널 MOS 트랜지스터(QP7)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN7)는 기입 비트선(WBL1)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD3)의 출력 신호는 N채널 MOS 트랜지스터(QN7)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP8)는, 전원 단자(VDD)와 기입 비트선(WBLj)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND8)의 출력 신호는 P채널 MOS 트랜지스터(QP8)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN8)는 기입 비트선(WBLj)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD4)의 출력 신호는 N채널 MOS 트랜지스터(QN8)의 게이트에 공급된다.
이와 같은 구성을 갖는 기입 비트선 드라이버/싱커(29A, 31)에 있어서, NAND 게이트 회로(ND5)의 출력 신호가 "0", AND 게이트 회로(AD3)의 출력 신호가 "1"일 때, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND7)의 출력 신호가 "0", AND 게이트 회로(AD1)의 출력 신호가 "1"일 때, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
기입 비트선 드라이버/싱커(29A, 31)에 있어서는, 기입 동작시에 기입 신호(WRITE)는 "1"이 된다. 또한, 선택된 컬럼에서는 상위 컬럼 어드레스 신호의 모든 비트가 "1"이 된다. 따라서, 선택된 컬럼 내의 기입 비트선(WBLi(i=1, …j))에는 기입 데이터(DATA)의 값에 따른 방향을 갖는 기입 전류가 흐른다.
선택된 컬럼 내의 기입 비트선(WBLi)에 흐르는 기입 전류의 방향은 기입 데이터(DATA)의 값에 따라서 결정된다.
예를 들면, 기입 비트선(WBL1)이 선택되었을 때, 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND5)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD3)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND7)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD1)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(WBL1)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
② 제7, 제9, 제11 구조예의 경우
도 55는 제7, 제9, 제11 구조예에 적용되는 기입 워드선 드라이버/싱커의 회로예를 도시한다.
판독 블록은 4개의 TMR 소자로 구성되고, 이들 4개의 TMR 소자는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 의해 선택되는 것으로 가정한다. 동일 도면에서는 기입 워드선 싱커에 대해서는 하나의 로우분만을 도시했다.
기입 워드선 드라이버(23AX)는 P채널 MOS 트랜지스터(QP1, QP2, QP3, QP4) 및 NAND 게이트 회로(ND1, ND2, ND3, ND4)를 포함한다. 기입 워드선 싱커(24X-n)는 N채널 MOS 트랜지스터(QN1, QN2, Qn3, QN4)로 구성된다.
P채널 MOS 트랜지스터(QP1)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 컬럼 선택 스위치(CSW2)를 경유하여 기입 워드선(WWL4(n-1)+1)의 일단에 접속된다. NAND 게이트 회로(ND1)의 출력 단자는 P채널 MOS 트랜지스터(QP1)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN1)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+1)의 타단에 접속된다.
NAND 게이트 회로(ND1)의 출력 신호가 "0"일 때, 선택된 컬럼(컬럼 선택 스위치(CSW2)가 온 상태로 되는 컬럼) 내의 기입 워드선(WWL4(n-1)+1)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP2)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 컬럼 선택 스위치(CSW2)를 경유하여 기입 워드선(WWL4(n-1)+2)의 일단에 접속된다. NAND 게이트 회로(ND2)의 출력 단자는 P채널 MOS 트랜지스터(QP2)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN2)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+2)의 타단에 접속된다.
NAND 게이트 회로(ND2)의 출력 신호가 "0"일 때, 선택된 컬럼(컬럼 선택 스위치(CSW2)가 온 상태로 되는 컬럼) 내의 기입 워드선(WWL4(n-1)+2)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP3)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 컬럼 선택 스위치(CSW2)를 경유하여 기입 워드선(WWL4(n-1)+3)의 일단에 접속된다. NAND 게이트 회로(ND3)의 출력 단자는 P채널 MOS 트랜지스터(QP3)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN3)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+3)의 타단에 접속된다.
NAND 게이트 회로(ND3)의 출력 신호가 "0"일 때, 선택된 컬럼(컬럼 선택 스위치(CSW2)가 온 상태로 되는 컬럼) 내의 기입 워드선(WWL4(n-1)+3)에 기입 전류가 흐른다.
P채널 MOS 트랜지스터(QP4)의 소스는, 전원 단자(VDD)에 접속되고, 그 드레인은 공통 데이터선(공통 드라이버선; 30) 및 컬럼 선택 스위치(CSW2)를 경유하여 기입 워드선(WWL4(n-1)+4)의 일단에 접속된다. NAND 게이트 회로(ND4)의 출력 단자는 P채널 MOS 트랜지스터(QP4)의 게이트에 접속된다. N채널 MOS 트랜지스터(QN4)의 소스는 접지 단자(VSS)에 접속되고, 그 드레인은 기입 워드선(WWL4(n-1)+4)의 타단에 접속된다.
NAND 게이트 회로(ND4)의 출력 신호가 "0"일 때, 선택된 컬럼(컬럼 선택 스위치(CSW2)가 온 상태로 되는 컬럼) 내의 기입 워드선(WWL4(n-1)+4)에 기입 전류가 흐른다.
NAND 게이트 회로(NA1, NA2, NA3, NA4)에는 기입 신호(WRITE)가 입력된다. 기입 신호(WRITE)는 기입 동작시에 "H"가 된다. 또한, NAND 게이트 회로(NA1, NA2, NA3, NA4)에는 각각 다른 하위 컬럼 어드레스 신호(CA0, /CA0, CA1, /CA1)가 입력된다.
즉, 본 예에서는 컬럼 어드레스 신호(bCA0, bCA1)는 선택된 컬럼 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+1)을 선택하기 위해 이용되고, NAND 게이트 회로(ND1)에 입력된다.
컬럼 어드레스 신호(CA0, bCA1)는 선택된 컬럼 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+2)을 선택하기 위해 이용되고, NAND 게이트 회로(ND2)에 입력된다.
컬럼 어드레스 신호(bCA0, CA1)는 선택된 컬럼 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+3)을 선택하기 위해 이용되고, NAND 게이트 회로(ND3)에 입력된다.
컬럼 어드레스 신호(CA0, CA1)는 선택된 컬럼 내의 4개의 기입 워드선(판독 비트선) 중, 하나의 기입 워드선(WWL4(n-1)+4)을 선택하기 위해 이용되고, NAND 게이트 회로(ND4)에 입력된다.
또한, bCA0 및 bCA1은 CA0 및 CA1의 레벨을 반전한 레벨을 갖는 반전 신호이다.
이와 같은 기입 워드선 드라이버/싱커에 있어서는, 기입 동작시 기입 신호(WRITE)가 "H"가 되고, 예를 들면, 4개의 NAND 게이트 회로(ND1, ND2, ND3, ND4) 중 하나의 출력 신호가 "L"이 된다.
예를 들면, CA0 및 CA1이 모두 "0"인 경우, NAND 게이트 회로(ND1)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND1)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP1)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+1)에 기입 전류가 흐른다.
또한, CA0가 "1", CA1이 "0"인 경우, NAND 게이트 회로(ND2)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND2)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP2)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+2)에 기입 전류가 흐른다.
또한, CA0가 "0", CA1이 "1"인 경우, NAND 게이트 회로(ND3)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND3)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP3)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+3)에 기입 전류가 흐른다.
또한, CA0 및 CA1이 모두 "1"인 경우, NAND 게이트 회로(ND4)의 입력 신호가 모두 "1"이 되고, NAND 게이트 회로(ND4)의 출력 신호가 "0"이 된다. 그 결과, P채널 MOS 트랜지스터(QP4)가 온 상태가 되어, 기입 워드선(WWL4(n-1)+4)에 기입 전류가 흐른다.
③ 제10 구조예의 경우
도 56은 제10 구조예에 적용되는 기입 비트선 드라이버를 도시한다.
또한, 제10 구조예에서의 기입 비트선 싱커에 대해서는 도 55에 도시한 기입 비트선 싱커(24-1, …24-n)와 같으므로 그 설명에 대해서는 생략한다.
본 예에서는 한 컬럼분의 기입 비트선 드라이버만을 도시했다.
기입 비트선 드라이버(33-1)는 기입 비트선(WBL1, WBL2, WBL3, WBL4)에 접속되는 P채널 MOS 트랜지스터(P1, P2, P3, P4)로 구성된다.
P채널 MOS 트랜지스터(P1, P2, P3, P4)는 전원 단자(VDD)와 기입 비트선(WBL1, WBL2, WBL3, WBL4)과의 사이에 접속되고, 비트선 인에이블 신호(BLEN)에 의해 제어된다. 비트선 인에이블 신호(BLEN)는 컬럼 디코더에 의해 상위 컬럼 어드레스 신호를 디코드함으로써 얻어지는 신호이다.
④ 제12 구조예의 경우
도 57 및 도 58은 제12 구조예에 적용되는 기입 비트선 드라이버/싱커의 회로예를 도시한다.
본 예에서 판독 블록은 4개의 TMR 소자로 구성되고, 판독 블록 내의 4개의 TMR 소자는 컬럼 어드레스 신호의 하위 2비트 CA0, CA1에 의해 선택되는 것으로 가정한다. 또한, 메모리셀 어레이의 컬럼은 상위 컬럼 어드레스 신호, 즉 컬럼 어드레스 신호 중 하위 2비트 CA0, CA1을 제외한 컬럼 어드레스 신호에 의해 선택된다.
또한, 동 도면에서는 기입 비트선 드라이버/싱커의 한 컬럼분만을 도시했다.
기입 비트선 드라이버/싱커(29A)는 P채널 MOS 트랜지스터(QP5, QP6, QP7, QP8), N채널 MOS 트랜지스터(QN5, QN6, QN7, QN8), NAND 게이트 회로(ND5, ND6, ND7, ND8), AND 게이트 회로(AD1, AD2, AD3, AD4) 및 인버터(INV1, INV2, INV3, INV4)로 구성된다.
P채널 MOS 트랜지스터(QP5)는, 전원 단자(VDD)와 기입 비트선(BL1)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND5)의 출력 신호는 P채널 MOS 트랜지스터(QP5)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN5)는 기입 비트선(BL1)의 일단과 접지 단자(VSS)사이에 접속된다. AND 게이트 회로(AD1)의 출력 신호는 N채널 MOS 트랜지스터(QN5)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP6)는, 전원 단자(VDD)와 기입 비트선(BL2)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND6)의 출력 신호는 P채널 MOS 트랜지스터(QP6)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN6)는 기입 비트선(BL2)의 일단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD2)의 출력 신호는 N채널 MOS 트랜지스터(QN6)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP7)는, 전원 단자(VDD)와 기입 비트선(BL3)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND7)의 출력 신호는 P채널 MOS 트랜지스터(QP7)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN7)는 기입 비트선(BL3)의 일단과 접지 단자(VSS)사이에 접속된다. AND 게이트 회로(AD3)의 출력 신호는 N채널 MOS 트랜지스터(QN7)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP8)는, 전원 단자(VDD)와 기입 비트선(BL4)의 일단과의 사이에 접속된다. NAND 게이트 회로(ND8)의 출력 신호는 P채널 MOS 트랜지스터(QP8)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN8)는 기입 비트선(BL4)의 일단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD4)의 출력 신호는 N채널 MOS 트랜지스터(QN8)의 게이트에 공급된다.
기입 비트선 드라이버/싱커(31)는 P채널 MOS 트랜지스터(QP9, QP10, QP11, QP12), N채널 MOS 트랜지스터(QN9, QN10, QN11, QN12), NAND 게이트 회로(ND9, ND10, ND11, ND12), AND 게이트 회로(AD5, AD6, AD7, AD8) 및 인버터(INV5, INV6, INV7, INV8)로 구성된다.
P채널 MOS 트랜지스터(QP9)는, 전원 단자(VDD)와 기입 비트선(BL1)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND9)의 출력 신호는 P채널 MOS 트랜지스터(QP9)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN9)는 기입 비트선(BL1)의 타단과 접지 단자(VSS)사이에 접속된다. AND 게이트 회로(AD5)의 출력 신호는 N채널 MOS 트랜지스터(QN9)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP10)는, 전원 단자(VDD)와 기입 비트선(BL2)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND10)의 출력 신호는 P채널 MOS 트랜지스터(QP10)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN10)는 기입 비트선(BL2)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD6)의 출력 신호는 N채널 MOS 트랜지스터(QN10)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP11)는, 전원 단자(VDD)와 기입 비트선(BL3)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND11)의 출력 신호는 P채널 MOS 트랜지스터(QP11)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN11)는 기입 비트선(BL3)의 타단과 접지 단자(VSS)사이에 접속된다. AND 게이트 회로(AD7)의 출력 신호는 N채널 MOS 트랜지스터(QN11)의 게이트에 공급된다.
P채널 MOS 트랜지스터(QP12)는, 전원 단자(VDD)와 기입 비트선(BL4)의 타단과의 사이에 접속된다. NAND 게이트 회로(ND12)의 출력 신호는 P채널 MOS 트랜지스터(QP12)의 게이트에 공급된다. N채널 MOS 트랜지스터(QN12)는 기입 비트선(BL4)의 타단과 접지 단자(VSS) 사이에 접속된다. AND 게이트 회로(AD8)의 출력 신호는 N채널 MOS 트랜지스터(QN12)의 게이트에 공급된다.
이와 같은 구성을 갖는 기입 비트선 드라이버/싱커(29A, 31)에 있어서, NAND 게이트 회로(ND5)의 출력 신호가 "0", AND 게이트 회로(AD5)의 출력 신호가 "1"일 때, 기입 비트선(BL1)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND9)의 출력 신호가 "0", AND 게이트 회로(AD1)의 출력 신호가 "1"일 때, 기입 비트선(BL1)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND6)의 출력 신호가 "0", AND 게이트 회로(AD6)의 출력 신호가 "1"일 때, 기입 비트선(BL2)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND10)의 출력 신호가 "0", AND 게이트 회로(AD2)의 출력 신호가 "1"일 때, 기입 비트선(BL2)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND7)의 출력 신호가 "0", AND 게이트 회로(AD7)의 출력 신호가 "1"일 때, 기입 비트선(BL3)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND11)의 출력 신호가 "0", AND 게이트 회로(AD3)의 출력 신호가 "1"일 때, 기입 비트선(BL3)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND8)의 출력 신호가 "0", AND 게이트 회로(AD8)의 출력 신호가 "1"일 때, 기입 비트선(BL4)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
또한, NAND 게이트 회로(ND12)의 출력 신호가 "0", AND 게이트 회로(AD4)의 출력 신호가 "1"일 때, 기입 비트선(BL4)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
기입 비트선 드라이버/싱커(29A, 31)에 있어서는, 기입 동작시에 기입 신호(WRITE)는 "1"이 된다. 또한, 선택된 컬럼에서는 상위 컬럼 어드레스 신호의 모든 비트, 즉 컬럼 어드레스 신호 중 하위 2비트 CA0, CA1을 제외한 컬럼 어드레스 신호의 모든 비트가 "1"이 된다.
하위 컬럼 어드레스 신호(CA0, CA1)는 선택된 컬럼 내의 4개의 기입 비트선(BL1, BL2, BL3, BL4) 중 하나를 선택하기 위한 신호이다. 선택된 비트선에는 기입 데이터(DATA)의 값에 따른 방향을 갖는 기입 전류가 흐른다.
선택된 컬럼 내의 선택된 기입 비트선에 흐르는 기입 전류의 방향은, 기입 데이터(DATA)의 값에 따라 결정된다.
예를 들면, 기입 비트선(BL1)이 선택되었을 때(CA0="0", CA1="0"일 때), 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND5)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD5)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL1)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND9)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD1)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL1)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, 기입 비트선(BL2)이 선택되었을 때(CA0="1", CA1="0"일 때), 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND6)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD6)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL2)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND10)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD2)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL2)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, 기입 비트선(BL3)이 선택되었을 때(CA0="0", CA1="1"일 때), 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND7)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD7)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL3)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND11)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD3)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL3)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
또한, 기입 비트선(BL4)이 선택되었을 때(CA0="1", CA1="1"일 때), 기입 데이터(DATA)가 "1"이면, NAND 게이트 회로(ND8)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD8)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL4)에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)를 향하는 기입 전류가 흐른다.
반대로, 기입 데이터(DATA)가 "0"이면, NAND 게이트 회로(ND12)의 출력 신호가 "0"이 되고, AND 게이트 회로(AD4)의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선(BL4)에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)를 향하는 기입 전류가 흐른다.
(3) 판독 워드선 드라이버
도 59는 판독 워드선 드라이버의 회로예를 도시한다.
판독 워드선 드라이버에 관해서는 제1∼12의 모든 구조예에 있어서 같은 구조로 할 수 있다. 이하에 설명하는 판독 워드선 드라이버는 로우 디코더 기능을 포함한 로우 디코더 & 판독 워드선 드라이버이다. 본 도면에서는 하나의 로우분의 판독 워드선 드라이버에 대해서만 도시한다.
판독 워드선 드라이버(23B-1)는 AND 게이트 회로(AD9)로 구성된다. AND 게이트 회로(AD9)에는 판독 신호(READ) 및 로우 어드레스 신호가 입력된다.
판독 신호는 판독 동작시에, "H"가 되는 신호이다. 따라서, 판독 동작 이외의 모드에서 판독 워드선(RWL1)의 전위가 "H"가 되는 경우는 없다. 판독 동작시, 선택된 로우에서는 로우 어드레스 신호의 모든 비트는 "H"가 되므로, 판독 워드선(RWL1)의 전위는 "H"가 된다.
(4) 로우 디코더
도 60은 로우 디코더의 회로예를 도시한다.
제1∼4, 제6, 제12 구조예에 사용하는 로우 디코더는, 예를 들면, 이하와 같은 구조로 구성할 수 있다. 또한, 본 도면에서는 하나의 로우분의 로우 디코더(25-1)에 대해서만 도시한다.
로우 디코더(25-1)는 AND 게이트 회로(AD11)로 구성된다. AND 게이트 회로(AD11)에는 로우 어드레스 신호가 입력된다. 선택된 로우에서는 로우 어드레스 신호의 모든 비트가 "H"가 되므로, 로우 디코더(25-1)의 출력 신호(RL1)가 "H" 가 된다.
도 63은 로우 디코더의 회로예를 도시한다.
제5 구조예에 사용하는 로우 디코더는 예를 들면, 이하와 같은 구조로 구성할 수 있다. 또한, 본 도면에서는 하나의 로우분의 로우 디코더(25-1)에 대해서만 도시한다.
로우 디코더(25-1)는 4개의 AND 게이트 회로(AD13∼AD16)로 구성된다. AND 게이트 회로(AD13∼AD16)에는 기입 신호(WRITE), 로우 어드레스 신호, 및 컬럼 어드레스 신호의 하위 비트(CA0, CA1)가 입력된다.
기입 동작시 기입 신호(WRITE)는 "H"가 되고, 선택된 로우에서는 로우 어드레스 신호의 모든 비트가 "H"가 된다. 또한, 선택된 로우에서는 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)에 근거하여, 하나의 로우 내의 4개의 기입 워드선중 하나가 선택된다.
(5) 컬럼 디코더 & 판독 선택선 드라이버
도 61은 컬럼 디코더 & 판독 선택선 드라이버의 회로예를 도시한다.
컬럼 디코더 & 판독 선택선 드라이버에 관해서는 제1∼12 구조예 모두에 있어서 같은 구조로 할 수 있다. 본 도면에서는 한 컬럼분의 컬럼 디코더 & 판독 선택선 드라이버에 대해서만 도시한다.
컬럼 디코더 & 판독 선택선 드라이버(32)는 AND 게이트 회로(AD10)으로 구성된다. AND 게이트 회로(AD10)에는 판독 신호(READ) 및 상위 컬럼 어드레스 신호가 입력된다.
판독 신호는 판독 동작시에 "H"가 되는 신호이다. 즉, 판독 동작 이외의 모드에서 컬럼 디코더 & 판독 선택선 드라이버(32)의 출력 신호(컬럼 선택 신호; CSL1)의 전위가 "H"가 되는 경우는 없다. 판독 동작시, 선택된 컬럼에서는 컬럼 어드레스 신호의 모든 비트는 "H"가 되므로, 컬럼 디코더 & 판독 선택선 드라이버(32)의 출력 신호(CSL1)의 전위는 "H"가 된다.
(6) 컬럼 디코더
도 62는 컬럼 디코더의 회로예를 도시한다.
제7∼9, 제11 구조예에 사용하는 컬럼 디코더는, 예를 들면, 이하와 같은 구조로 구성할 수 있다. 또한, 본 도면에서는 한 컬럼분의 컬럼 디코더(25X-1)에 대해서만 도시한다.
컬럼 디코더(25X-1)는 AND 게이트 회로(AD12)로 구성된다. AND 게이트 회로(AD12)에는 컬럼 어드레스 신호가 입력된다. 선택된 컬럼에서는 컬럼 어드레스 신호의 모든 비트가 "H"가 되므로, 컬럼 디코더(25X-1)의 출력 신호(CL1)가 "H"가 된다.
도 64는 컬럼 디코더의 회로예를 도시한다.
제10 구조예에 사용하는 컬럼 디코더는 예를 들면, 이하와 같은 구조로 구성할 수 있다. 또한, 본 도면에서는 하나의 로우분의 컬럼 디코더(25X-1)에 대해서만 도시한다.
컬럼 디코더(25X-1)는 4개의 AND 게이트 회로(AD13∼AD16)로 구성된다. AND 게이트 회로(AD13∼AD16)에는 기입 신호(WRITE) 및 컬럼 어드레스 신호(상위 컬럼 어드레스 신호와 컬럼 어드레스 신호의 하위 2 비트(CA0, CA1))가 입력된다.
기입 동작시 기입 신호(WRITE)는 "H"가 되고, 선택된 컬럼에서는 컬럼 어드레스 신호의 모든 비트가 "H"가 된다. 또한, 선택된 컬럼에서는 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)에 근거하여, 한 컬럼 내의 4개의 기입 비트선 중 하나가 선택된다.
(7) 판독 회로
도 65는 판독 회로의 회로예를 도시한다.
본 예에서는 한 컬럼 내에 있어서, 판독 블록 내에는 4개의 TMR 소자가 배치되며, 그 TMR 소자는 각각 독립적으로 판독 비트선에 접속되는 것을 전제로 한다. 즉, 한 컬럼 내에는 4개의 판독 비트선이 배치되고, 이들 판독 비트선은 컬럼 선택 스위치를 경유하여 판독 회로(29B)에 접속된다.
본 예의 판독 회로(29B)는 판독 데이터를 1비트씩 출력하는 1비트 타입 자기 랜덤 액세스 메모리에 적용된다.
따라서, 판독 회로(29B)는 4개의 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)와, 셀렉터(29B2)와, 출력 버터(29B3)를 갖는다.
판독 동작시, 선택된 판독 블록의 4개의 TMR 소자로부터 동시에 판독 데이터가 판독된다. 이들 4개의 판독 데이터는 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 입력되어, 센싱된다.
셀렉터(29B2)는 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)에 근거하여, 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)로부터 출력되는 4개의 판독 데이터 중 하나를 선택한다. 선택된 판독 데이터는 출력 버퍼(29B3)를 경유하여, 출력 데이터로서 자기 랜덤 액세스 메모리로부터 출력된다.
한편, 본 예에서는 판독 회로(29B)를 1비트 타입 자기 랜덤 액세스 메모리에 적용하는 것을 전제로 했다.
그러나, 예를 들어, 판독 회로(29B)를, 판독 데이터를 4비트씩 출력하는 4비트 타입 자기 랜덤 액세스 메모리에 적용하는 경우에는, 셀렉터(29B2)는 불필요하게 된다. 반면, 출력 버퍼(29B3)에 대해서는 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 대응시켜 4개 필요하게 된다.
도 66은 4비트 타입 자기 랜덤 액세스 메모리에 적용되는 판독 회로의 회로예를 도시한다.
판독 회로(29B)는 4개의 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)와, 4개의 출력 버퍼(29B31, 29B32, 29B33, 29B34)를 가지고 있다.
판독 동작시, 선택된 판독 블록의 4개의 TMR 소자로부터 동시에 판독 데이터가 판독되어진다. 이들 4개의 판독 데이터는 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)에 입력되어 감지된다.
그리고, 센스 앰프 & 바이어스 회로(29B11, 29B12, 29B13, 29B14)의 출력 데이터는 출력 버퍼(29B31, 29B32, 29B33, 29B34)를 경유하여 자기 랜덤 액세스 메모리로부터 출력된다.
도 67은 센스 앰프 & 바이어스 회로의 회로예를 도시한다.
이 같은 센스 앰프 & 바이어스 회로는 도 65 및 도 66의 4개의 센스 앰프 & 바이어스 회로 중 하나에 대응되어 있다.
센스 앰프(S/A)는, 예를 들면, 차동 앰프로 구성된다.
전원 단자(VDD)와 컬럼 선택 스위치(29C)와의 사이에는 P채널 MOS 트랜지스터(QP14)와 N채널 MOS 트랜지스터(QN13)가 직렬로 접속된다. OP 앰프(OP)의 마이너스측 입력 단자는 노드(n2)에 접속되고, 그 출력 단자는 N채널 MOS 트랜지스터(QN13)의 게이트에 접속되고, 그 플러스측 입력 단자에는 클램프 전위(VC)가 입력된다.
OP 앰프(OP)는 노드(n2)의 전위를 클램프 전위(VC)와 동등하게 하는 역할을 한다. 클램프 전위(VC)의 값은 소정의 양의 값으로 설정된다.
정전류원(Is)은 판독 전류(Iread)를 생성한다. 판독 전류(Iread)는 P채널 MOS 트랜지스터(QP13, QP14)로 이루어지는 커런트 미러 회로를 경유하여, 비트선 (BLi)으로 흐른다. 예를 들면, 차동 앰프로 이루어지는 센스 앰프는 판독 전류(Iread)가 흐르고 있을 때의 노드(n1) 전위에 근거하여, 메모리셀(TMR 소자)의 데이터를 센싱한다.
도 68은 센스 앰프의 회로예를 도시한다. 도 69는 센스 앰프의 레퍼런스 전위 생성 회로의 회로예를 도시한다.
센스 앰프(S/A)는 예를 들면, 차동 앰프로 구성된다. 센스 앰프(S/A)는 노드(n1)의 전위(Vn1)와 레퍼런스 전위(Vref)를 비교한다.
레퍼런스 전위(Vref)는 "1" 데이터를 기억하는 TMR 소자와 "0" 데이터를 기억하는 TMR 소자로부터 생성된다.
전원 단자(VDD)와 "1" 데이터를 기억하는 TMR 소자와의 사이에는 P채널 MOS 트랜지스터(QP16) 및 N채널 MOS 트랜지스터(QN14, QN15)가 직렬로 접속된다. 또한, 전원 단자(VDD)와 "0" 데이터를 기억하는 TMR 소자와의 사이에는 P채널 MOS 트랜지스터(QP17) 및 N채널 MOS 트랜지스터(QN16, QN17)가 직렬로 접속된다.
P채널 MOS 트랜지스터(QP16, QP17)의 드레인은 서로 접속되고, 또한, N채널 MOS 트랜지스터(QN15, QN17)의 드레인도 서로 접속된다.
OP 앰프(OP)는 노드(n4)의 전위를 클램프 전위(VC)와 동등하게 하는 역할을 한다. 정전 전류(Is2)는 판독 전류(Iread)를 생성한다. 판독 전류(Iread)는 P채널 MOS 트랜지스터(QP15, QP16)로 이루어지는 커런트 미러 회로를 경유하여, "1" 데이터를 기억하는 TMR 소자 및 "0" 데이터를 기억하는 TMR 소자로 흐른다.
레퍼런스 전위(Vref)는 노드(n3)로부터 출력된다.
도 70은 도 67 및 도 69의 OP 앰프(OP)의 회로예를 도시한다.
OP 앰프(OP)는 P채널 MOS 트랜지스터(QP18, QP19) 및 N채널 MOS 트랜지스터(QN18, QN19, QN20)로 구성된다. 인에이블 신호(Enable)가 "H"가 되면, OP 앰프(OP)는 동작 상태가 된다.
도 71은 센스 앰프 & 바이어스 회로의 회로예를 도시한다.
도시된 센스 앰프 & 바이어스 회로는 도 65 및 도 66의 4개의 센스 앰프 & 바이어스 회로 중 하나에 대응되어 있다.
본 예의 센스 앰프 & 바이어스 회로는 제4 구조예(도 26) 및 제9 구조예(도 41)에 적용된다.
제4 구조예(도 26)에 적용한 경우, 도 71의 QN24와 QN25는 도 26의 CSW와 동일 사이즈로 하고, 도 71의 QN22와 QN23은 도 26의 RSW1과 동일 사이즈로 하고, 도 71의 QN20과 QN21은 도 26의 RSW2와 동일 사이즈로 한다.
또한, 도 71의 QN17, QN18 및 QN19는 동일 구동 능력을 가지도록 동일 사이즈로 한다.
이에 따라, OP 앰프(OP)의 플러스측 입력 전위는, 도 26에 있어서, "1" 데이터가 판독될 때의 OP 앰프의 마이너스측 입력 전위와, "0" 데이터가 판독될 때의 OP 앰프의 마이너스측 입력 전위와의 대략 중간 전위가 되어, 데이터 판독시의 레퍼런스 전위로서의 역할을 한다.
제9 구조예(도 41)에 적용한 경우, 도 71의 QN24와 QN25는 도 41의 CSW1와 동일 사이즈로 하고, 도 71의 QN22와 QN23은 도 41의 RSW1과 동일 사이즈로 하고, 도 71의 QN20과 QN21은 도 41의 CSW2와 동일 사이즈로 한다.
또한, 도 71의 QN17, QN18 및 QN19는 동일 구동 능력을 가지도록 동일 사이즈로 한다.
이에 따라, OP 앰프(OP)의 플러스측 입력 전위는, 도 41에 있어서, "1" 데이터가 판독될 때의 OP 앰프의 마이너스측 입력 전위와, "0" 데이터가 판독될 때의 OP 앰프의 마이너스측 입력 전위와의 대략 중간 전위가 되어, 데이터 판독시의 레퍼런스 전위로서의 역할을 한다.
N채널 MOS 트랜지스터(QN18, QN19)의 게이트에 입력되는 신호(VtA)는 센스 앰프(S/A)의 데이터 변별 전압과 동등하다. N채널 MOS 트랜지스터(QN20∼ QN25)의 게이트에는 판독 동작시에 "H"가 되는 판독 신호(READ)가 입력된다.
본 도면에 있어서, "1"은 TMR 소자가 "1" 데이터를 기억하고 있음을 나타내고, "0" 은 TMR 소자가 "0" 데이터를 기억하고 있음을 나타낸다. VC는 제4, 제9(도26 및 도 41)의 바이어스선에 부여되는 바이어스 전위(VC)와 같다.
4. 기입/판독 동작 메커니즘
본 발명의 자기 랜덤 액세스 메모리의 기입/판독 동작 원리에 대해 설명한다.
(1) 제1, 제2, 제4, 제6 구조예(도 1, 도 14, 도 26, 도 28)의 경우
① 기입 동작 원리
TMR 소자에 대한 기입은 랜덤하게 수행된다. 예를 들면, 로우 디코더(25-1,…25-n)는 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더(25-k)의 출력 신호(RLk)가 "H"가 되므로 로우 선택 스위치(RSW2)가 온 상태가 된다.
또한, 로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n)와 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 판독 동작시에만 활성화되므로, 모든 판독 워드선(RWL1,…RWLn) 및 모든 컬럼 선택선(CSL1,…CSLj)은 "L" 이다.
기입 워드선 드라이버(23A)는, 예를 들면, 컬럼 어드레스 신호 중 하위 2비트(CA0, CA1)에 근거하여, 하나의 로우 내에 배치되는 4개의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4) 중 하나를 선택하고, 그 선택된 기입 워드선에 데이터선(30; 드라이버선) 및 로우 선택 스위치(RSW2)를 경유하여 기입 전류를 부여한다.
컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 예를 들면, 상위 컬럼 어드레스 신호(컬럼 어드레스 신호 중 하위 2비트 CA0, CA1를 제외한 컬럼 어드레스 신호)에 근거하여 하나의 컬럼을 선택하고, 그 선택된 컬럼 내의 기입 비트선(WBLi)에 기입 전류를 흘려보낸다.
또한, 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 기입 데이터의 값에 따라서, 선택된 컬럼 내의 기입 비트선(WBLi)에 흘려보내는 기입 전류의 방향을 결정한다.
그리고, 기입 워드선에 흐르는 기입 전류 및 기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 따라, 선택된 TMR 소자의 자유층(기억층)의 자화 방향을 결정하고, 그 TMR 소자에 "1"/"0" 정보를 기억시킨다.
② 판독 동작 원리
TMR 소자에 대한 판독 동작은 판독 블록 단위로 이루어진다. 예를 들면, 로우 디코더(25-1,…25-n)는 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더(25-k)의 출력 신호(RLk)가 "H"가 되므로 로우 선택 스위치(RSW2)가 온 상태가 된다.
로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n)도 마찬가지로 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더 & 판독 워드선 드라이버(23B-k)의 출력 신호, 즉 판독 워드선(RWLk)가 "H"가 되므로 로우 선택 스위치(RSW1)가 온 상태가 된다.
컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)의 출력 신호, 즉 컬럼 선택 신호(CSLi)가 "H"가 되므로 로우 선택 스위치(RSW1)가 온 상태가 된다.
또한, 제6 구조예(도 28)의 경우에는 선택된 컬럼 내의 블록 선택 스위치(BSW)만이 온 상태가 된다. 즉, 선택된 로우 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3,RBL4(n-1)+4)에는 선택된 판독 블록 내의 TMR 소자(12)만이 전기적으로 접속된다.
또한, 판독 동작시에는 기입 워드선 드라이버(23A) 및 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 비동작 상태이다.
판독 회로(29B)는 예를 들면, 판독 전류를 생성한다. 이 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 복수의 TMR 소자(12)에만 흐른다.
즉, 판독 전류는, 선택된 로우 내의 로우 선택 스위치(RSW2), 판독 블록 내의 TMR 소자(12), 선택된 로우 내의 판독 선택 스위치(RSW1) 및 선택된 컬럼 내의 컬럼 선택 스위치(CSW)를 경유하여 접지점(VSS)에 흡수된다.
또한, 판독 전류의 방향에 대해서는 특별히 한정되지 않는다. 판독 전류는, 판독 회로(29B)에 흡수되는 방향으로 흘러도 된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위는 판독 블록 내의 TMR 소자(12)의 데이터에 따른 값이 된다. 이 전위를 판독 회로(29B) 내의 센스 앰프에 의해 센싱한다.
판독 블록 내의 복수의 TMR 소자의 데이터는 센스 앰프에 의해 센싱된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 이 때, 판독 블록 내의 복수의 TMR 소자(12)의 데이터는 1비트씩 출력해도 되며, 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜하게 출력하는 경우에는, 예를 들면, 하위 컬럼 어드레스 신호(CA0, CA1)를 이용하여 복수의 TMR 소자(12)의 데이터 중 하나를 선택한다.
(2) 제5 구조예(도 27)의 경우
① 기입 동작 원리
로우 디코더(25-1,…25-n)는 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더(25-k)의 출력 신호(WLEN1∼WLEN4)가 "H"가 되므로, 기입 워드선 드라이버(33-k)가 활성화되어, 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)에 기입 전류가 공급된다.
여기에서, TMR 소자에 대한 기입을 랜덤하게 수행할 경우에는, 예를 들면, 도 63에 도시한 바와 같이, 로우 디코더(25-1,…25-n)에 4개의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4) 중 하나를 선택하기 위한 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)를 입력시키면 된다.
즉, 제5 구조예의 경우, 도 63에 도시한 바와 같이, 하나의 로우 내에 4개의 로우 디코더를 배치하고, 그 각각에 다른 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)를 입력시킨다. 또한, 하나의 로우 내에 4개의 워드선 인에이블선(WLEN1∼WLEN4)을 배치하고, 4개의 기입 워드선(WWL4(n-1)+1, WWL4(n-1)+2, WWL4(n-1)+3, WWL4(n-1)+4)을 각각 독립적으로 구동할 수 있도록 한다.
또한, 로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n) 및 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 판독 동작시에만 활성화되므로, 모든 판독 워드선(RWL1,…RWLn) 및 모든 컬럼 선택선(CSL1,…CSLj)은 "L" 이다.
컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 예를 들면, 상위 컬럼 어드레스 신호(컬럼 어드레스 신호 중 하위 2비트(CA0, CA1)를 제외한 컬럼 어드레스 신호)에 근거하여 하나의 컬럼을 선택하고, 그 선택된 컬럼 내의 기입 비트선(WBLi)에 기입 전류를 흘려보낸다.
또한, 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 기입 데이터의 값에 따라서, 선택된 컬럼 내의 기입 비트선(WBLi)에 흘려보내는 기입 전류의 방향을 결정한다.
그리고, 기입 워드선에 흐르는 기입 전류 및 기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 따라, 선택된 TMR 소자의 자유층(기억층)의 자화 방향을 결정하고, 그 TMR 소자에 "1"/"0" 정보를 기억시킨다.
② 판독 동작 원리
TMR 소자에 대한 판독 동작은 판독 블록 단위로 이루어진다. 제5 구조예의 경우, 판독 동작시 로우 디코더(25-1,…25-n)는 비동작 상태이다. 즉, 로우 디코더(25-1,…25-n)의 출력 신호(WLEN1∼WLEN4)는 모두 "L"이다.
로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n)는 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더 & 판독 워드선 드라이버(23B-k)의 출력 신호, 즉 판독 워드선(RWLk)가 "H"가 되므로 판독 선택 스위치(RSW1) 및 로우 선택 스위치(RSW2)가 온 상태가 된다.
컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)의 출력 신호, 즉 컬럼 선택 신호(CSLi)가 "H"가 되므로 컬럼 선택 스위치(CSW)가 온 상태가 된다.
또한, 판독 동작시에는 기입 워드선 드라이버(33-k) 및 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 비동작 상태이다.
판독 회로(29B)는 예를 들면, 판독 전류를 생성한다. 이 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 복수의 TMR 소자(12)에만 흐른다.
즉, 판독 전류는, 선택된 로우 내의 로우 선택 스위치(RSW2), 판독 블록 내의 TMR 소자(12), 선택된 로우 내의 판독 선택 스위치(RSW1) 및 선택된 컬럼 내의 컬럼 선택 스위치(CSW)를 경유하여 접지점(VSS)에 흡수된다.
또한, 판독 전류의 방향에 대해서는 특별히 한정되지 않는다. 판독 전류는, 판독 회로(29B)에 흡수되는 방향으로 흘러도 된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위는 판독 블록 내의 TMR 소자(12)의 데이터에 따른 값이 된다. 이 전위를 판독 회로(29B) 내의 센스 앰프에 의해 센싱한다.
판독 블록 내의 복수의 TMR 소자의 데이터는 센스 앰프에 의해 센싱된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 이 때, 판독 블록 내의 복수의 TMR 소자(12)의 데이터는 1비트씩 출력해도 되며, 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜하게 출력하는 경우에는, 예를 들면, 하위 컬럼 어드레스 신호(CA0, CA1)를 이용하여 복수의 TMR 소자(12)의 데이터 중 하나를 선택한다.
(3) 제7, 제9, 제11 구조예(도 29, 도 41, 도26, 도 43)의 경우
① 기입 동작 원리
TMR 소자에 대한 기입은 랜덤하게 수행된다. 예를 들면, 로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n) 및 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 판독 동작시에만 활성화되므로, 모든 판독 워드선(RWL1,…RWLn) 및 모든 컬럼 선택선(CSL1,…CSLj)은 "L" 이다.
컬럼 디코더(25X-1, …25X-n)는 상위 컬럼 어드레스 신호에 근거하여 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더(25X-k)의 출력 신호(CLk)가 "H"가 되므로 컬럼 선택 스위치(CSW2)가 온 상태가 된다.
기입 비트선 드라이버(23AX)는, 예를 들면, 컬럼 어드레스 신호 중 하위 2비트(CA0, CA1)에 근거하여, 한 컬럼 내에 배치되는 4개의 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4) 중 하나를 선택하고, 그 선택된 기입 비트선에 데이터선(30; 드라이버선) 및 컬럼 선택 스위치(CSW2)를 경유하여 기입 전류를 부여한다.
로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31)는 예를 들면, 로우 어드레스 신호에 근거하여 하나의 로우를 선택하고, 그 선택된 로우 내의 기입 워드선(WWLi)에 기입 전류를 흘려보낸다.
또한, 로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31)는 기입 데이터의 값에 따라서, 선택된 로우 내의 기입 워드선(WWLi)에 흘려보내는 기입 전류의 방향을 결정한다.
그리고, 기입 워드선에 흐르는 기입 전류 및 기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 따라, 선택된 TMR 소자의 자유층(기억층)의 자화 방향을 결정하고, 그 TMR 소자에 "1"/"0" 정보를 기억시킨다.
② 판독 동작 원리
TMR 소자에 대한 판독 동작은 판독 블록 단위로 이루어진다. 예를 들면, 컬럼 디코더(25X-1, …25X-n)는 상위 컬럼 어드레스 신호에 근거하여 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더(25X-k)의 출력 신호(CLk)가 "H"가 되므로 컬럼 선택 스위치(CSW2)가 온 상태가 된다.
로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n)도, 마찬가지로, 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더 & 판독 워드선 드라이버(23B-k)의 출력 신호, 즉, 판독 워드선(RWLk)가 "H"가 되므로 판독 선택 스위치(RSW1)가 온 상태가 된다.
컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)의 출력 신호, 즉, 컬럼 선택 신호(CSLi)가 "H"가 되므로 컬럼 선택 스위치(CSW1)가 온 상태가 된다.
또한, 제11 구조예(도 43)의 경우에는, 선택된 로우 내의 블록 선택 스위치(BSW)만이 온 상태가 된다. 즉, 선택된 컬럼 내의 판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)에는 선택된 판독 블록 내의 TMR 소자(12)만이 전기적으로 접속된다.
또한, 판독 동작시에는 기입 비트선 드라이버(23AX) 및 로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31X)는 비동작 상태이다.
판독 회로(29B)는 예를 들면, 판독 전류를 생성한다. 이 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 복수의 TMR 소자(12)에만 흐른다.
즉, 판독 전류는, 선택된 컬럼 내의 컬럼 선택 스위치(CSW2), 판독 블록 내의 TMR 소자(12), 선택된 로우 내의 판독 선택 스위치(RSW1) 및 선택된 컬럼 내의 컬럼 선택 스위치(CSW1)를 경유하여 접지점(VSS)에 흡수된다.
또한, 판독 전류의 방향에 대해서는 특별히 한정되지 않는다. 판독 전류는, 판독 회로(29B)에 흡수되는 방향으로 흘러도 된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3, RBL4(n-1)+4)의 전위는 판독 블록 내의 TMR 소자(12)의 데이터에 따른 값이 된다. 이 전위를 판독 회로(29B) 내의 센스 앰프에 의해 센싱한다.
판독 블록 내의 복수의 TMR 소자의 데이터는 센스 앰프에 의해 센싱된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 이 때, 판독 블록 내의 복수의 TMR 소자(12)의 데이터는 1비트씩 출력해도 되며, 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜하게 출력하는 경우에는, 예를 들면, 하위 컬럼 어드레스 신호(CA0, CA1)를 이용하여 복수의 TMR 소자(12)의 데이터 중 하나를 선택한다.
(4) 제10 구조예(도 42)의 경우
① 기입 동작 원리
컬럼 디코더(25X-1, …25X-n)는 상위 컬럼 어드레스 신호에 근거하여 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더(25X-k)의 출력 신호(BLEN1∼BLEN4)가 "H"가 되므로 기입 비트선 드라이버(33-k)가 활성화되어, 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)에 기입 전류가 공급된다.
여기에서, TMR 소자에 대한 기입을 랜덤하게 수행할 경우에는, 예를 들면, 도 64에 도시한 바와 같이, 컬럼 디코더(25X-1,…25X-n)에 4개의 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4) 중 하나를 선택하기 위한 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)를 입력시키면 된다.
즉, 제10 구조예의 경우, 도 64에 도시한 바와 같이, 하나의 컬럼 내에 4개의 컬럼 디코더를 배치하고, 그 각각에 다른 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)를 입력시킨다. 또한, 한 컬럼 내에 4개의 비트선 인에이블선(WLEN1∼WLEN4)을 배치하고, 4개의 기입 비트선(WBL4(n-1)+1, WBL4(n-1)+2, WBL4(n-1)+3, WBL4(n-1)+4)을 각각 독립적으로 구동할 수 있도록 한다.
또한, 로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n) 및 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 판독 동작시에만 활성화되므로, 모든 판독 워드선(RWL1,…RWLn) 및 모든 컬럼 선택선(CSL1,…CSLj)은 "L" 이다.
로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31X)는 예를 들면, 로우 어드레스 신호에 근거하여 하나의 로우를 선택하고, 그 선택된 로우 내의 기입 워드선(WWLi)에 기입 전류를 흘려보낸다.
또한, 로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31X)는 기입 데이터의 값에 따라서, 선택된 로우 내의 기입 워드선(WWLi)으로 흘려보내는 기입 전류의 방향을 결정한다.
그리고, 기입 워드선에 흐르는 기입 전류 및 기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 따라, 선택되어진 TMR 소자의 자유층(기억층)의 자화 방향을 결정하고, 그 TMR 소자에 "1"/"0" 정보를 기억시킨다.
② 판독 동작 원리
TMR 소자에 대한 판독 동작은 판독 블록 단위로 이루어진다. 제10 구조예의 경우, 판독 동작시 컬럼 디코더(25X-1,…25X-n)는 비동작 상태이다. 즉, 로우 디코더(25X-1,…25X-n)의 출력 신호(BLEN1∼BLEN4)는 모두 "L"이다.
로우 디코더 & 판독 워드선 드라이버(23B-1,…23B-n)는 로우 어드레스 신호에 근거하여, 하나의 로우를 선택한다. 선택된 로우에서는 로우 디코더 & 판독 워드선 드라이버(23B-k)의 출력 신호, 즉, 판독 워드선(RWLk)이 "H"가 되므로 판독 선택 스위치(RSW1)가 온 상태가 된다.
컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)는 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택한다. 선택된 컬럼에서는 컬럼 디코더 & 판독 컬럼 선택선 드라이버(32)의 출력 신호, 즉, 컬럼 선택 신호(CSLi)가 "H"가 되므로 컬럼 선택 스위치(CSW1, CSW2)가 온 상태가 된다.
또한, 판독 동작시에는 기입 비트선 드라이버(33-k) 및 로우 디코더 & 기입 워드선 드라이버/싱커(29AX, 31X)는 비동작 상태이다.
판독 회로(29B)는 예를 들면, 판독 전류를 생성한다. 이 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 복수의 TMR 소자(12)에만 흐른다.
즉, 판독 전류는, 선택된 컬럼 내의 컬럼 선택 스위치(RSW2), 판독 블록 내의 TMR 소자(12), 선택된 로우 내의 판독 선택 스위치(RSW1) 및 선택된 컬럼 내의 컬럼 선택 스위치(CSW1)를 경유하여 접지점(VSS)에 흡수된다.
또한, 판독 전류의 방향에 대해서는 특별히 한정되지 않는다. 판독 전류는, 판독 회로(29B)에 흡수되는 방향으로 흘러도 된다.
판독 비트선(RBL4(n-1)+1, RBL4(n-1)+2, RBL4(n-1)+3,RBL4(n-1)+4)의 전위는 판독 블록 내의 TMR 소자(12)의 데이터에 따른 값이 된다. 이 전위를 판독 회로(29B) 내의 센스 앰프에 의해 센싱한다.
판독 블록 내의 복수의 TMR 소자의 데이터는 센스 앰프에 의해 센싱된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 이 때, 판독 블록 내의 복수의 TMR 소자(12)의 데이터는 1비트씩 출력해도 되며, 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜하게 출력하는 경우에는, 예를 들면, 하위 컬럼 어드레스 신호(CA0, CA1)를 이용하여 복수의 TMR 소자(12)의 데이터 중 하나를 선택한다.
(5) 제12 구조예(도 44)의 경우
① 기입 동작 원리
TMR 소자에 대한 기입은 랜덤하게 수행된다. 판독 워드선 드라이버(23B-1,…23B-n) 및 컬럼 디코더(32; 판독 컬럼 선택선 드라이버)는 판독 동작시에만 활성화되므로, 모든 판독 워드선(RWL1,…RWLn) 및 모든 컬럼 선택선(CSL1,…CSLj)은 "L" 이다.
기입 워드선 드라이버(23A-1, …23A-n)는 예를 들면, 로우 어드레스 신호에 근거하여 하나의 로우를 선택하고, 그 선택된 로우 내의 기입 워드선(WWLi)에 기입 전류를 흘려보낸다.
컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 예를 들면, 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택함과 함께, 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)에 근거하여, 선택된 컬럼 내의 4개의 기입 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4) 중의 하나를 선택한다.
또한, 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 기입 데이터의 값에 따라서, 선택된 컬럼 내의 기입 비트선(BLi)에 흘려보내는 기입 전류의 방향을 결정한다.
그리고, 기입 워드선에 흐르는 기입 전류 및 기입 비트선에 흐르는 기입 전류에 의해 발생하는 합성 자계에 따라, 선택된 TMR 소자의 자유층(기억층)의 자화 방향을 결정하고, 그 TMR 소자에 "1"/"0" 정보를 기억시킨다.
② 판독 동작 원리
TMR 소자에 대한 판독 동작은 판독 블록 단위로 이루어진다. 로우 디코더(25-1, …25-n)는 로우 어드레스 신호에 근거하여 하나의 로우를 선택한다. 선택된 로우에서는 판독 워드선 드라이버(23B-1,…23B-n)의 출력 신호(RWL1, …RWLn)가 "H"가 되므로 판독 선택 스위치(RSW) 및 블록 선택 스위치(BSW)가 온 상태가 된다.
컬럼 디코더(32)는 상위 컬럼 어드레스 신호에 근거하여, 하나의 컬럼을 선택함과 함께, 컬럼 어드레스 신호의 하위 2비트(CA0, CA1)에 근거하여, 선택된 컬럼 내의 4개의 판독 비트선(BL4(j-1)+1, BL4(j-1)+2, BL4(j-1)+3, BL4(j-1)+4) 중의 하나를 선택한다.
또한, 판독 동작시에는 기입 워드선 드라이버(23A-1, …23A-n) 및 컬럼 디코더 & 기입 비트선 드라이버/싱커(29A, 31)는 비동작 상태이다.
판독 회로(29B)는 예를 들면, 판독 전류를 생성한다. 이 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 복수의 TMR 소자(12)에만 흐른다.
즉, 판독 전류는, 선택된 로우 및 선택된 컬럼에 존재하는 판독 블록 내의 블록 선택 스위치(BSW), TMR 소자(12), 판독 선택 스위치(RSW) 및 선택된 컬럼 내의 컬럼 선택 스위치(CSW)를 경유하여 접지점(VSS)에 흡수된다.
또한, 판독 전류의 방향에 대해서는 특별히 한정되지 않는다. 판독 전류는, 판독 회로(29B)에 흡수되는 방향으로 흘러도 된다.
판독 비트선(BL4(n-1)+1, BL4(n-1)+2, BL4(n-1)+3, BL4(n-1)+4)의 전위는 판독 블록 내의 TMR 소자(12)의 데이터에 따른 값이 된다. 이 전위를 판독 회로(29B) 내의 센스 앰프에 의해 센싱한다.
판독 블록 내의 복수의 TMR 소자의 데이터는 센스 앰프에 의해 센싱된 후, 자기 랜덤 액세스 메모리의 외부로 출력된다. 이 때, 판독 블록 내의 복수의 TMR 소자(12)의 데이터는 1비트씩 출력해도 되며, 동시에 출력해도 된다.
복수의 TMR 소자의 데이터를 1비트씩 시퀀셜하게 출력하는 경우에는, 예를 들면, 하위 컬럼 어드레스 신호(CA0, CA1)를 이용하여 복수의 TMR 소자(12)의 데이터 중 하나를 선택한다.
5. 제조 방법
본 발명의 자기 랜덤 액세스 메모리의 셀 어레이 구조, TMR 소자의 구조, 판독 회로 및 판독 동작 원리에 대해서는 이상 설명한 바와 같다. 마지막으로 본 발명의 자기 랜덤 액세스 메모리를 실현하기 위한 제조 방법에 대해 설명한다.
이하에 설명하는 제조 방법은 제1 구조예에 관한 것이다. 단, 제2∼제12 구조예에 대해서도 이하의 제조 방법을 사용하여 간단히 형성할 수 있다.
(1) 대상이 되는 셀 어레이 구조
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대해 간단히 설명한다. 그 후, 셀 어레이 구조의 제조 방법에 대해 설명한다.
도 72는 제1 구조예에 관한 셀 어레이 구조를 도시한다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터; RSW1)가 배치된다. 판독 선택 스위치(RSW1)의 소스는 컨택트 플러그(46)를 통하여 소스선(SL1)에 접속된다. 소스선(SL1)은 예를 들면, Y방향(컬럼 방향)으로 일직선으로 연장되고, 메모리 셀 어레이 영역의 주변부의 컬럼 선택 스위치를 경유하여 접지점(VSS)에 접속된다.
판독 선택 스위치(MOS 트랜지스터; RSW1)의 게이트는 판독 워드선(RWLn-1)으로 되어 있다. 판독 워드선(RWLn-1)은 빗살형 형상을 가진다. 본 도면에서는 2개의 판독 워드선(RWLn-1)을 볼 수가 있는데, 이들은 서로 접속되어 있다.
판독 선택 스위치(RSW1) 상에는 Y방향으로 배열된 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)가 배치되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 일단(본 예에서는 상단)은 상부 전극(45)에 공통으로 접속된다. 컨택트 플러그(42, 44) 및 중간층(43, 45A)은 상부 전극(45)과 판독 선택 스위치(RSW1)의 드레인을 전기적으로 접속한다.
상부 전극(45)과 판독 선택 스위치(RSW1)와의 컨택트부가 TMR 소자(MTJ1, MTJ2)와, TMR 소자(MTJ3, MTJ4) 사이의 영역에 형성되어 있다. 이와 같이, 상부 전극(45)의 컨택트부에 대하여 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)를 좌우 균등하게 배치하면 배선 저항 등에 의한 판독 동작시의 노이즈를 최소한으로 억제할 수 있다.
또한, 중간층(45A)은 상부 전극(45)과 일체화하여도 된다. 즉, 중간층(45A)과 상부 전극(45)은 동일 재료로 동시에 형성할 수도 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 타단(본 예에서는 하단)은 판독 비트선(기입 워드선)(RBL1, RBL2, RBL3, RBL4(WWL1, WWL2, WWL3, WWL4))에 전기적으로 접속된다. 판독 비트선(RBL1, RBL2, RBL3, RBL4)은 X방향(로우 방향)으로 연장되어 있다.
TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)는 각각 독립적으로 판독 비트선(RBL1, RBL2, RBL3, RBL4)에 접속된다. 즉, 4개의 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)에 대해서, 4개의 판독 비트선(RBL1, RBL2, RBL3, RBL4)이 설치된다.
기입 비트선(WBL1)은 TMR 소자(MTJ1, MTJ2, MTJ3, MTJ4)의 바로 위로서, 그 근방에 배치된다. 기입 비트선(WBL1)은 Y방향(컬럼 방향)으로 연장되어 있다.
(2) 제조 방법의 각 단계
이하, 도 72의 셀 어레이 구조를 실현하기 위한 제조 방법에 대해 설명한다.
여기에서는 구체화된 제조 방법(예를 들면, 듀얼 다마신 공정의 적용 등)을 설명하므로 도 72의 셀 어레이 구조에는 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성되는 셀 어레이 구조의 개략은 도 72의 셀 어레이 구조와 대략 같다.
〔1〕 소자 분리 단계
우선 도 72에 도시한 바와 같이, 반도체 기판(51) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면, 이하와 같은 공정에 의해 형성할 수 있다.
PEP(Photo Engraving Process; 이하, PEP라 약칭함)에 의해, 반도체 기판(51) 상에 마스크 패턴(질화 실리콘 등)을 형성한다. 그 마스크 패턴을 마스크로 하여 RIE(Reactive Ion Etching; 이하, RIE라 약칭함)를 이용하여 반도체 기판(51)을 에칭하여, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition; 이하, CVD라 약칭함)법 및 CMP(Chemical Mechanical Polishing; 이하, CMP라 약칭함)법을 이용하여 상기 트렌치 내에 절연층(산화 실리콘 등)을 충전한다.
그 후, 필요에 따라 예를 들면, 이온 주입법에 의해 반도체 기판내에 P형 불순물(B, BF2등) 또는 N형 불순물(P, As등)을 주입하여, P형 웰 영역 또는 N형 웰 영역을 형성한다.
〔2〕MOSFET의 형성 단계
다음으로, 도 74에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에 판독 선택 스위치로서의 기능을 갖는 MOS 트랜지스터를 형성한다.
MOS 트랜지스터는 예를 들면, 이하와 같은 공정에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역내의 채널부에 MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열산화법에 의해 소자 영역내에 게이트 절연막(53; 산화 실리콘 등)을 형성한다. CVD법에 의해 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리 실리콘 등) 및 캡 절연막(55; 질화 실리콘 등)을 형성한다.
PEP에 의해 캡 절연막(55)을 패터닝 한 후, 그 캡 절연막(55)을 마스크로 하여, RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연막(55) 및 게이트 전극(54)을 마스크로 하여, 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판내에 저농도의 불순물 영역(LDD 영역 또는 익스텐션 영역)을 형성한다.
CVD법에 의해 반도체 기판(51) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭하여, 게이트 전극(54) 및 캡 절연막(55)의 측벽에 사이드월 절연층(57)을 형성한다. 캡 절연막(55), 게이트 전극(54) 및 사이드월 절연층(57)을 마스크로 하여 이온 주입법을 이용하여, 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56B)가 형성된다.
그 후, CVD법에 의해 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전히 덮는 층간 절연막(58; 예를 들면 산화 실리콘 등)을 형성한다. 또한, CMP 기술을 이용함에 의해 층간 절연막(58)의 표면을 평탄화한다.
〔3〕 컨택트 홀의 형성 단계
다음으로 도 75에 도시한 바와 같이, 반도체 기판(51) 상에 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트 홀(59)을 형성한다.
컨택트 홀(59)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(58)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 공정 이후 레지스트 패턴은 제거된다.
〔4〕 배선홈 및 제1 배선층의 형성 단계
다음으로, 도 76에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서 배선홈(60)은 소스선을 형성하기 위한 홈이며, 예를 들어, X방향(지면에 수직인 방향)으로 연장되어 있다. 본 도면에서 배선홈(60)은 파선으로 나타낸다.
배선홈(60)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 공정 후, 레지스트 패턴은 제거된다.
다음으로 도 76에 도시한 바와 같이, 예를 들어, 스퍼터법을 이용하여 층간 절연막(58) 상, 컨택트 홀(59)의 내면 상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(61; Ti와 TiN의 적층등)을 형성한다. 이어서, 예를 들면 스퍼터법에 의해 배리어 메탈층(61) 상에 컨택트 홀(59) 및 배선홈(60)을 완전히 충전하는 금속층(62; W 등)을 형성한다.
그 후, 예를 들면, CMP법을 이용하여 금속층(62)을 연마하여, 금속층(62)을 컨택트 홀(59) 내 및 배선홈(60) 내에만 남긴다. 컨택트 홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되며, 배선홈(60) 내에 잔존한 금속층(62)은 제1 배선층(소스선)이 된다.
그리고, 도 77에 도시한 바와 같이, CVD법에 의해 층간 절연막(58) 상에 층간 절연막(63; 산화 실리콘 등)을 형성한다.
또한, 컨택트 홀 형성 단계, 배선홈 형성 단계 및 제1 배선층의 형성 단계으로 이루어지는 단계를 듀얼 다마신 공정이라 한다.
〔5〕 배선홈의 형성 단계
다음으로 도 78에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는 배선홈(64)은 기입 워드선(판독 비트선)을 형성하기 위한 홈으로, X방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 사이드월 절연층(질화 실리콘 등)을 형성하여도 된다.
배선홈(64)은, 예를 들면, PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(63)을 에칭하면, 용이하게 형성할 수 있다. 이 에칭 공정 후, 레지스트 패턴은 제거된다.
사이드월 절연층은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
〔6〕 제2 배선층의 형성 단계
다음으로, 도 79에 도시한 바와 같이, 배선홈(64) 내에 MOSFET의 드레인 상의 컨택트 플러그(62)에 달하는 컨택트 홀(65)을 형성한다.
컨택트 홀(65)은 예를 들면, PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 공정 후, 레지스트 패턴은 제거된다.
그 후, 예를 들어, 스퍼터법을 이용하여 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 컨택트 홀(65)의 내면 상에 각각 배리어 메탈층(66; Ta와 TaN의 적층 등)을 형성한다. 이어서, 예를 들면 스퍼터법에 의해 배리어 메탈층(66) 상에 배선홈(64) 및 컨택트 홀(65)을 완전히 충전하는 금속층(67; Cu 등)을 형성한다.
그 후, 예를 들면, CMP법을 이용하여 금속층(67)을 연마하여, 금속층(67)을 배선홈(64) 내 및 컨택트 홀(65) 내에만 남긴다. 배선홈(64) 내에 잔존한 금속층(67)은 기입 워드선(판독 비트선)의 기능을 갖는 제2 배선층이 되며, 컨택트 홀(65) 내에 잔존한 금속층(67)은 컨택트 플러그가 된다.
〔7〕 MTJ 소자 및 그 하부 전극의 형성 단계
다음으로, 도 80에 도시한 바와 같이, 스퍼터법에 의해 층간 절연막(63) 상에 상부 전극(68; Ta)을 형성한다. 이어서, 하부 전극(68) 상에 MTJ 소자를 위한 복수의 층(69)을 형성한다. 복수의 층(69)은 예를 들면, 터널링 배리어층, 그 터널링층을 양측에서 끼고 있는 2개의 강자성층 및 반강자성층을 포함하고 있다.
그 후, 도 81에 도시한 바와 같이, MTJ 소자를 위한 복수의 층(69)을 패터닝하여, 하부 전극(68) 상에 복수의 MTJ 소자(69A)를 형성한다. 복수의 MTJ 소자(69A)는 최종적으로 예를 들면, 도 47, 도 48 또는 도 49에 도시한 바와 같은 구조가 된다.
또한, MTJ 소자를 위한 복수의 층(69)의 패터닝은 PEP에 의해, 복수의 층(69) 상에 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 RIE에 의해 복수의 층(69)을 에칭함으로써, 용이하게 수행할 수 있다. 그 후, 레지스트 패턴은 제거된다.
이어서, MTJ 소자의 하부 전극(68)의 패터닝을 수행한다.
하부 전극(68)의 패터닝은 PEP에 의해 하부 전극(68) 상에 레지스트 패턴을 형성한 후, 그 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(68)을 에칭함으로써, 용이하게 수행할 수 있다. 그 후, 레지스트 패턴은 제거된다.
그 후, CVD법을 이용하여 MTJ 소자(69A)를 완전히 덮는 층간 절연막(70)을 형성한다. 또한, CMP법에 의해 층간 절연막(70)을 연마 및 평탄화하여 층간 절연막(70)을 MTJ 소자(69A) 사이에만 잔존시킨다.
〔8〕MTJ 소자의 상부 전극의 형성 단계
다음으로, 도 82에 도시한 바와 같이, 층간 절연막(70)에 컨택트 플러그(67)에 달하는 컨택트 홀을 형성한다.
이 같은 컨택트 홀은, 예를 들면, PEP에 의해 층간 절연막(70) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(70)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 공정 후, 레지스트 패턴은 제거된다.
그 후, 스퍼터법을 이용하여 MTJ 소자(69A) 상 및 층간 절연막(70) 상에 컨택트 홀을 완전히 매립하도록, MTJ 소자(69A)의 상부 전극이 되는 금속층(71; Ta 등)을 형성한다. 또한, CMP법에 의해 금속층(71)을 연마하여 금속층(71)의 표면을 평탄화한다.
또한, MTJ 소자(69A)의 상부 전극(71)의 패터닝을 수행한다.
MTJ 소자(69A)의 상부 전극(71)의 패터닝은, 예를 들면, PEP에 의해 상부 전극(71) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 상부 전극(71)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 공정 후, 레지스트 패턴은 제거된다.
〔9〕 제3 배선층 형성 단계
다음으로 도 83에 도시한 바와 같이, CVD법을 이용하여 층간 절연막(70) 상에 MTJ 소자(69A)의 상부 전극(71)을 완전히 덮는 층간 절연막(72)을 형성한다. CMP법에 의해 층간 절연막(72)을 연마하여 층간 절연막(72)의 표면을 평탄화한다.
또한, 층간 절연막(72)에 배선홈을 형성한다. 이 배선홈은 기입 비트선을 형성하기 위한 홈으로 형성되어, Y방향으로 연장되어 있다. 배선홈의 측면에는 절연 기능을 향상하기 위한 사이드월 절연층(질화 실리콘 등)을 형성하여도 된다.
배선홈은 예를 들면, PEP에 의해 층간 절연막(72) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여, RIE에 의해 층간 절연막(72)을 에칭하면 용이하게 형성할 수 있다. 이 같은 에칭 공정 후, 레지스트 패턴은 제거된다.
사이드월 절연층은 CVD법에 의해 층간 절연막(72) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써, 용이하게 형성할 수 있다.
그 후, 예를 들면, 스퍼터법을 이용하여 층간 절연막(72) 상 및 배선홈의 내면 상에 각각 배리어 메탈층(73; Ta과 TaN의 적층 등)을 형성한다. 이어서, 예를 들면, 스퍼터법에 의해 배리어 메탈층(73) 상에 배선홈을 완전히 충전하는 금속층(74; Cu 등)을 형성한다.
또한, 예를 들면, CMP법을 이용하여 금속층(74)을 연마하여, 금속층(74)을 배선홈 내에만 남긴다. 배선홈 내에 잔존된 금속층(74)은 기입 비트선으로의 기능을 갖는 제3 배선층이 된다.
(3) 결론
본 발명의 제조 방법에 의하면, 판독 블록 내의 복수의 TMR 소자의 일단이 공통 접속되고, 이들 복수의 TMR 소자의 타단이 각각 독립적으로 판독 비트선에 접속되는 셀 어레이 구조(1 스위치- nMTJ 구조)를 실현할 수 있다.
또한, 본 예에서는 배선홈을 형성할 때, 다마신 공정 및 듀얼 다마신 공정을 이용했으나, 이를 대신하여 예를 들면, 배선홈의 가공을 에칭에 의해 수행하는 공정을 이용하여도 된다.
6. 기타
상기의 설명에서는 자기 랜덤 액세스 메모리의 메모리 셀로서 TMR 소자를 이용하는 것을 전제로 하였으나, 메모리 셀이 GMR(Giant Magneto Resistance) 소자인 경우에도, 본 발명, 즉, 각종 셀 어레이 구조, 판독 동작 원리, 판독 회로와 같은 구체예등을 적용할 수 있다.
또한, TMR 소자 및 GMR 소자의 구조와, 이들을 구성하는 재료 등에 대해서도, 본 발명의 적용에 있어서, 특별히 한정되지는 않는다. 본 예에서는 판독 블록 내의 TMR 소자 수가 4개인 경우에 대해서 설명했으나, 판독 블록 내의 TMR 소자 수는 4개로 한정되지 않고 자유롭게 설정할 수 있다.
자기 랜덤 액세스 메모리의 판독 선택 스위치로는, MOS 트랜지스터, 바이폴라 트랜지스터 및 다이오드인 경우에 대해서 설명했으나, 이들 외의 스위치 소자, 예를 들면, MIS(Metal Insulator Semiconductor) 트랜지스터(MOSFET 포함), MES(Metal Semiconductor) 트랜지스터, 접합(Junction) 트랜지스터 등을 판독 선택 스위치로 이용할 수도 있다.
이상과 같이 본 발명에 의하면, 메모리 용량 증대에 적합한 신규한 셀 어레이 구조를 갖는 자기 랜덤 액세스 메모리 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 자기 랜덤 액세스 메모리의 제1 구조예에 관한 회로도.
도 2는 제1 구조예에 관한 제1 디바이스 구조를 도시한 단면도.
도 3은 제1 구조예에 관한 제1 디바이스 구조를 도시한 평면도.
도 4는 제1 구조예에 관한 제2 디바이스 구조를 도시한 단면도.
도 5는 제1 구조예에 관한 제2 디바이스 구조를 도시한 평면도.
도 6은 제1 구조예에 관한 제2 디바이스 구조를 도시한 평면도.
도 7은 제1 구조예에 관한 제2 디바이스 구조를 도시한 평면도.
도 8은 제1 구조예에 관한 제2 디바이스 구조를 도시한 평면도.
도 9는 제1 구조예에 관한 제3 디바이스 구조를 도시한 평면도.
도 10은 제1 구조예에 관한 제3 디바이스 구조를 도시한 평면도.
도 11은 제1 구조예에 관한 제3 디바이스 구조를 도시한 평면도.
도 12은 제1 구조예에 관한 제3 디바이스 구조를 도시한 평면도.
도 13은 제1 구조예에 관한 제3 디바이스 구조를 도시한 평면도.
도 14는 본 발명의 자기 랜덤 액세스 메모리의 제2 구조예에 관한 회로도.
도 15는 제2 구조예에 관한 디바이스 구조를 도시한 단면도.
도 16는 제2 구조예에 관한 디바이스 구조를 도시한 평면도.
도 17은 제2 구조예에 관한 디바이스 구조를 도시한 평면도.
도 18은 제2 구조예에 관한 디바이스 구조를 도시한 평면도.
도 19는 제2 구조예에 관한 디바이스 구조를 도시한 평면도.
도 20은 본 발명의 자기 랜덤 액세스 메모리 제3 구조예에 관한 회로도.
도 21은 제3 구조예에 관한 디바이스 구조를 도시한 단면도.
도 22는 제3 구조예에 관한 디바이스 구조를 도시한 평면도.
도 23은 제3 구조예에 관한 디바이스 구조를 도시한 평면도.
도 24는 제3 구조예에 관한 디바이스 구조를 도시한 평면도.
도 25는 제3 구조예에 관한 디바이스 구조를 도시한 평면도.
도 26은 본 발명의 자기 랜덤 액세스 메모리의 제4 구조예에 관한 회로도.
도 27은 본 발명의 자기 랜덤 액세스 메모리의 제5 구조예에 관한 회로도.
도 28은 본 발명의 자기 랜덤 액세스 메모리의 제6 구조예에 관한 회로도.
도 29는 본 발명의 자기 랜덤 액세스 메모리의 제7 구조예에 관한 회로도.
도 30은 제7 구조예에 관한 디바이스 구조를 도시한 단면도.
도 31은 제7 구조예에 관한 디바이스 구조를 도시한 평면도.
도 32은 제7 구조예에 관한 디바이스 구조를 도시한 평면도.
도 33은 제7 구조예에 관한 디바이스 구조를 도시한 평면도.
도 34은 제7 구조예에 관한 디바이스 구조를 도시한 평면도.
도 35는 본 발명의 자기 랜덤 액세스 메모리의 제8 구조예에 관한 회로도.
도 36은 제8 구조예에 관한 디바이스 구조를 도시한 단면도.
도 37은 제8 구조예에 관한 디바이스 구조를 도시한 평면도.
도 38은 제8 구조예에 관한 디바이스 구조를 도시한 평면도.
도 39은 제8 구조예에 관한 디바이스 구조를 도시한 평면도.
도 40은 제8 구조예에 관한 디바이스 구조를 도시한 평면도.
도 41은 본 발명의 자기 랜덤 액세스 메모리의 제9 구조예에 관한 회로도.
도 42는 본 발명의 자기 랜덤 액세스 메모리의 제10 구조예에 관한 회로도.
도 43은 본 발명의 자기 랜덤 액세스 메모리의 제11 구조예에 관한 회로도.
도 44는 본 발명의 자기 랜덤 액세스 메모리의 제12 구조예에 관한 회로도.
도 45는 제12 구조예에 관한 디바이스 구조를 도시한 단면도.
도 46은 제12 구조예에 관한 디바이스 구조를 도시한 평면도.
도 47은 TMR 소자의 구조예를 도시한 도면.
도 48은 TMR 소자의 구조예를 도시한 도면.
도 49는 TMR 소자의 구조예를 도시한 도면.
도 50은 기입 워드선 드라이버/싱커의 회로예를 도시한 도면.
도 51은 기입 워드선 드라이버/싱커의 회로예를 도시한 도면.
도 52는 기입 워드선 드라이버/싱커의 회로예를 도시한 도면.
도 53은 기입 워드선 드라이버/싱커의 회로예를 도시한 도면.
도 54는 기입 비트선 드라이버/싱커의 회로예를 도시한 도면.
도 55는 기입 비트선 드라이버/싱커의 회로예를 도시한 도면.
도 56은 기입 비트선 드라이버/싱커의 회로예를 도시한 도면.
도 57은 기입 비트선 드라이버/싱커의 회로예를 도시한 도면.
도 58은 기입 비트선 드라이버/싱커의 회로예를 도시한 도면.
도 59는 로우 디코더 & 판독 워드선 드라이버의 회로예를 도시한 도면.
도 60은 로우 디코더의 회로예를 도시한 도면.
도 61은 컬럼 디코더 & 판독 선택선 드라이버의 회로예를 도시한 도면.
도 62는 컬럼 디코더의 회로예를 도시한 도면.
도 63은 로우 디코더의 회로예를 도시한 도면.
도 64는 컬럼 디코더의 회로예를 도시한 도면.
도 65는 판독 회로의 회로예를 도시한 도면.
도 66은 판독 회로의 회로예를 도시한 도면.
도 67은 센스 앰프 & 바이어스 회로의 회로예를 도시한 도면.
도 68은 센스 앰프의 회로예를 도시한 도면.
도 69는 레퍼런스 전위 생성 회로의 회로예를 도시한 도면.
도 70은 OP 앰프 회로예를 도시한 도면.
도 71은 센스 앰프 & 바이어스 회로의 회로예를 도시한 도면.
도 72는 본 발명의 제조 방법이 적용되는 디바이스 구조를 도시한 도면.
도 73은 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 74는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 75는 본 발명의 제조 방법의 1 단계를 나타낸 평면도.
도 76는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 77는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 78는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 79는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 80는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 81는 본 발명의 제조 방법의 1 단계를 나타낸 단면도.
도 82는 본 발명의 제조 방법의 1 단계를 나타낸 평면도.
도 83는 본 발명의 제조 방법의 1 단계를 나타낸 평면도.
도 84는 제1 구조예에 관한 제1 디바이스 구조의 변형예를 도시한 단면도.
도 85는 제1 구조예에 관한 제2 디바이스 구조의 변형예를 도시한 단면도.
도 86는 제1 구조예에 관한 제2 디바이스 구조의 변형예를 도시한 단면도.
도 87는 제1 구조예에 관한 제3 디바이스 구조의 변형예를 도시한 단면도.
도 88는 제1 구조예에 관한 제3 디바이스 구조의 변형예를 도시한 단면도.
도 89는 제2 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 90는 제2 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 91은 제3 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 92는 제3 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 93은 제7 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 94은 제7 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 95은 제8 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 96은 제8 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
도 97은 제12 구조예에 관한 디바이스 구조의 변형예를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
23B-1, 23B-n : 로우 디코더 & 판독 워드선 드라이버
24-1, 24-n : 기입 워드선 싱커
25-1, 25-n : 로우 디코더
29A : 컬럼 디코더 & 기입 비트선 드라이버/싱커
29B : 판독 회로(센스 앰프를 포함함)
31 : 컬럼 디코더 & 기입 비트선 드라이버/싱커
32 : 컬럼 디코더 & 판독 컬럼 선택선 드라이버

Claims (55)

  1. 반도체 기판 상에서 상기 반도체 기판의 표면에 평행한 방향으로 배치되며, 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀,
    상기 복수의 메모리 셀의 일단에 공통으로 접속되는 판독 선택 스위치, 및
    상기 복수의 메모리 셀에 대응하여 설치되며, 제1 방향으로 연장하는 복수의 비트선
    을 포함하며,
    상기 복수의 메모리 셀 각각은 그 타단이 상기 복수의 비트선 중의 하나에 독립적으로 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀은 상기 제1 방향에 교차하는 제2 방향으로 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  3. 제2항에 있어서,
    상기 복수의 메모리 셀에 공통으로 설치되어, 상기 제2 방향으로 연장하는 기입선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  4. 제3항에 있어서,
    상기 기입선은 상기 복수의 메모리 셀로부터 이격되어 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  5. 제3항에 있어서,
    상기 기입선은 상기 복수의 메모리 셀의 일단측에 배치되고, 상기 복수의 비트선은 상기 복수의 메모리 셀의 타단측에 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  6. 제5항에 있어서,
    상기 복수의 메모리 셀의 일단측은 상기 판독 선택 스위치가 배치되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  7. 제5항에 있어서,
    상기 복수의 메모리 셀의 타단측은 상기 판독 선택 스위치가 배치되는 측인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 복수의 비트선은 판독선 및 기입선으로서의 기능을 갖는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  9. 제1항에 있어서,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래에 배치되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 복수의 메모리 셀의 일단에 공통으로 접속되는 전극, 및
    상기 전극과 상기 판독 선택 스위치를 접속하는 컨택트 플러그
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  11. 제1항에 있어서,
    상기 판독 선택 스위치에 접속되며 상기 제1 방향에 교차하는 제2 방향으로 연장하는 소스선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  12. 제11항에 있어서,
    전원 단자, 및
    상기 소스선과 상기 전원 단자와의 사이에 접속되는 컬럼 선택 스위치
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  13. 제12항에 있어서,
    상기 전원 단자에는 접지 전위 또는 바이어스 전위가 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  14. 제11항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향으로 연장하는 판독 워드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  15. 제14항에 있어서,
    상기 판독 선택 스위치는 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  16. 제1항에 있어서,
    상기 판독 선택 스위치에 접속되는 상기 제1 방향으로 연장하는 소스선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  17. 제16항에 있어서,
    전원 단자, 및
    상기 소스선과 상기 전원 단자와의 사이에 접속되는 컬럼 선택 스위치
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  18. 제17항에 있어서,
    상기 전원 단자에는 접지 전위 또는 바이어스 전위가 공급되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  19. 제16항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향에 교차하며 제2 방향으로 연장하는 판독 워드선을 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  20. 제19항에 있어서,
    상기 판독 선택 스위치는 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  21. 제1항에 있어서,
    판독 회로, 및
    상기 복수의 비트선과 상기 판독 회로와의 사이에 접속되는 로우 선택 스위치
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  22. 제21항에 있어서,
    상기 판독 선택 스위치는 판독 동작시에만 동작하고, 상기 로우 선택 스위치는 판독 동작시 및 기입 동작시에 동작하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  23. 제22항에 있어서,
    상기 판독 선택 스위치 및 상기 로우 선택 스위치는 모두 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  24. 제21항에 있어서,
    상기 판독 회로와 상기 로우 선택 스위치와의 사이에 접속되는 공통 데이터선을 더 포함하며,
    상기 복수의 메모리 셀, 상기 판독 선택 스위치, 상기 로우 선택 스위치 및 상기 복수의 비트선에 의해 로우가 구성되는 경우에, 상기 공통 데이터선에는 복수의 로우가 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  25. 제1항에 있어서,
    판독 회로, 및
    상기 복수의 비트선과 상기 판독 회로와의 사이에 접속되는 컬럼 선택 스위치
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  26. 제25항에 있어서,
    상기 판독 선택 스위치는 판독 동작시에만 동작하고, 상기 컬럼 선택 스위치는 판독 동작시 및 기입 동작시에 동작하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  27. 제26항에 있어서,
    상기 판독 선택 스위치는 로우 어드레스 신호에 의해 제어되고, 상기 컬럼 선택 스위치는 컬럼 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  28. 제25항에 있어서,
    상기 판독 회로와 상기 컬럼 선택 스위치와의 사이에 접속되는 공통 데이터선을 더 포함하며,
    상기 복수의 메모리 셀, 상기 판독 선택 스위치, 상기 컬럼 선택 스위치 및 상기 복수의 비트선에 의해 컬럼이 구성되는 경우에, 상기 공통 데이터선에는 복수의 컬럼이 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  29. 제21항 또는 제25항에 있어서,
    상기 판독 회로는 상기 복수의 비트선에 대응하여 설치되는 복수의 센스 앰프와, 상기 복수의 센스 앰프에 대응하여 설치되는 복수의 출력 버퍼로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  30. 제21항 또는 제25항에 있어서,
    상기 판독 회로는 상기 복수의 비트선에 대응하여 설치되는 복수의 센스 앰프와, 상기 복수의 센스 앰프중의 하나의 데이터를 출력하기 위한 출력 버퍼와, 상기 복수의 센스 앰프와 상기 출력 버퍼와의 사이에 접속되는 셀렉터로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  31. 제1항에 있어서,
    상기 복수의 비트선의 일단에 접속되고, 상기 복수의 비트선에 기입 전류를 공급하는 기입 드라이버, 및
    상기 복수의 비트선의 타단에 접속되고, 상기 기입 전류를 흡수하는 기입 싱커
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  32. 제1항에 있어서,
    상기 복수의 비트선의 양단에 각각 접속되고, 상기 복수의 비트선에 기입 데이터에 따른 방향의 기입 전류를 흘리기 위한 기입 드라이버/싱커를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  33. 제1항에 있어서,
    상기 복수의 메모리 셀의 타단과 상기 복수의 비트선과의 사이에 접속되는 복수의 블록 선택 스위치를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  34. 제33항에 있어서,
    상기 블록 선택 스위치는 로우 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  35. 제34항에 있어서,
    상기 판독 선택 스위치와 상기 블록 선택 스위치는 같은 동작을 하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  36. 제33항에 있어서,
    상기 블록 선택 스위치는 컬럼 어드레스 신호에 의해 제어되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  37. 제1항에 있어서,
    판독 회로,
    상기 복수의 비트선과 상기 판독 회로와의 사이에 접속되는 로우 선택 스위치, 및
    상기 복수의 비트선에 접속되는 기입 드라이버
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  38. 제37항에 있어서,
    상기 기입 드라이버는 상기 복수의 비트선 중, 로우 어드레스 신호에 의해 선택된 비트선에 기입 전류를 공급하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  39. 제1항에 있어서,
    판독 회로,
    상기 복수의 비트선과 상기 판독 회로와의 사이에 접속되는 컬럼 선택 스위치, 및
    상기 복수의 비트선에 접속되는 기입 드라이버
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  40. 제39항에 있어서,
    상기 기입 드라이버는 상기 복수의 비트선 중, 컬럼 어드레스 신호에 의해 선택된 비트선에 기입 전류를 공급하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  41. 제1항에 있어서,
    상기 복수의 메모리 셀은, 판독 블록을 구성하고, 상기 복수의 메모리 셀 데이터는, 동시에 판독되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  42. 제1항에 있어서,
    상기 복수의 메모리 셀 각각은 자화 방향이 고정되는 핀층, 기입 데이터에 따라서 자화 방향이 변하는 기억층 및 상기 핀층과 상기 기억층과의 사이에 배치되는 터널링 배리어층을 포함하는 자기 기억 소자로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  43. 제42항에 있어서,
    상기 자기 기억 소자의 자화 용이축은 상기 제1 방향을 향하고 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  44. 제42항에 있어서,
    상기 자기 기억 소자의 자화 용이축은 상기 제1 방향에 교차하는 제2 방향을 향해 있는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  45. 제1항에 있어서,
    상기 판독 선택 스위치는 MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 어느 하나인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  46. 반도체 기판 상에서 상기 반도체 기판의 표면에 평행한 방향으로 배치되며, 자기 저항 효과를 이용하여 데이터를 기억하는 제1 및 제2 메모리 셀,
    상기 제1 및 제2 메모리 셀의 일단에 공통으로 접속되는 판독 선택 스위치,
    상기 제1 메모리 셀의 타단에 접속되는 제1 비트선, 및
    상기 제2 메모리 셀의 타단에 접속되는 제2 비트선
    을 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  47. 제1항에 있어서,
    상기 복수의 메모리 셀과 상기 판독 선택 스위치에 의해 판독 블록이 구성되는 경우에, 상기 복수의 비트선에는 복수의 판독 블록이 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  48. 제47항에 있어서,
    상기 복수의 판독 블록 중 서로 인접하는 판독 블록 내의 판독 선택 스위치의 소스는 서로 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
  49. 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계,
    상기 판독 선택 스위치 상에 상기 반도체 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선을 형성하는 단계,
    상기 복수의 비트선의 바로 위에, 상기 제1 방향에 교차하는 제2 방향으로 배치되고, 상기 복수의 비트선에 접속되는 복수의 MTJ 소자를 형성하는 단계,
    상기 복수의 MTJ 소자 바로 위에, 상기 복수의 MTJ 소자에 공통으로 접속되어, 상기 판독 선택 스위치에 접속되는 전극을 형성하는 단계, 및
    상기 복수의 MTJ 소자 근방에, 제2 방향으로 연장하는 기입선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  50. 제49에 있어서, 상기 기입선은 상기 복수의 MTJ 소자의 바로 위에 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  51. 제49항에 있어서,
    상기 복수의 비트선 및 상기 기입선은 모두 다마신 공정에 의해 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  52. 제49항에 있어서,
    상기 복수의 비트선 및 상기 기입선은 모두 절연층에 배선홈을 형성하는 단계와, 상기 배선홈을 완전히 채우는 금속층을 형성하는 단계와, 상기 배선홈 내 이외의 상기 금속층을 제거하는 단계에 의해 형성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  53. 제52항에 있어서,
    상기 금속층을 형성하기 전에, 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  54. 제53항에 있어서,
    상기 배리어 메탈층을 형성하기 전에, 상기 배선홈의 측벽에 사이드월 절연층을 형성하는 단계, 및
    상기 배선홈 내 이외의 상기 금속층을 제거한 후에, 상기 금속층상에만 상기 사이드월 절연층과 동일 재료로 구성되는 캡 절연층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
  55. 제54항에 있어서,
    상기 사이드월 절연층 및 상기 캡 절연층은 질화 실리콘으로 구성되는 것을 특징으로 하는 자기 랜덤 액세스 메모리의 제조 방법.
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