TWI223451B - Magnetic random access memory and the manufacturing method thereof - Google Patents

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TWI223451B TW091135032A TW91135032A TWI223451B TW I223451 B TWI223451 B TW I223451B TW 091135032 A TW091135032 A TW 091135032A TW 91135032 A TW91135032 A TW 91135032A TW I223451 B TWI223451 B TW I223451B
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0)1223451 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 發明之背景 _ 1.發明之領域 本發明係關於一種利用磁性電阻（Magneto Resistive)效應 記憶’’ 1 ”資料的磁性隨機存取記憶體（MRAM: Magnetic Random Access Memory) 0 2 .相關技藝之說明 近幾年提出多數根據新原理記憶資料的記憶體，其中之 鲁 一’有利用穿隨磁阻（Tunneling Magneto Resistive :以後記載 成TMR)效應記憶” 1 "、” ” -資料的磁性隨機存取記憶體。 就磁性隨機存取記憶體的提案而言，已知例如Roy Scheuerlein et· al的 ISSCC2000 Technical Digest ρ· 128「A 10ns
Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」o 磁性隨機存取記憶體利用tmr元件記憶” 1 資料。
TMR元件的基本構造為利用兩個磁性層magnetic layers (強 磁性層 ferromagnetic layers)夾住絕緣層（tunneling barrier)的構 造 ° 記憶於TMR元件的資料由兩個磁性層的磁化狀態 magnetizing state為平行 parallel或反平行 antiparellel判斷。此 處所謂平行，意味著兩個磁性層的磁化方向magnetizing direction相同，所謂反平行，意味著兩個磁性層的磁化方 向反相。 通常在兩個磁性層中的一個（固定層fixed layer)附設反 1223451 (2) 強磁性層antiferromagnetic layer。反強磁性層為用作固定固 定層磁化方向的構件。因此，實際上根據兩個磁性層中的 另外一個（自由層free layer)磁化方向，決定記憶於TMR元 件的資料（π 1 π或π 〇 ’’）。 TMR元件的磁化狀態成為平行時，夾在構成該TMR元件 的兩個磁性層間的絕緣層（tunneling barrier)的隧道電阻最 低。例如以此狀態為” 1 ” -狀態。此外，T M R元件的磁化狀 態成為反平行時，夾在構成該TMR元件的兩個磁性層間的 絕緣層（tunneling barrier)的隨道電阻最高《例如以此狀態為 π〇π-狀態。 對於磁性隨機存取記憶體的單元陣列構造，目前正從記 憶體容量的大容量化、寫入/讀出操作的穩定化等觀點研 討各種構造。 例如目前已知單元陣列構造：由1個MOS電晶體和1個 T M R元件（或Μ T J (磁性穿透接面）元件）構成1個記憶單元 。此外，亦知磁性隨機存取記憶體：為實現讀出操作的穩 定化而具有這種單元陣列構造，同時使用2個記憶單元陣 列記憶1位元資料。 然而，這些磁性隨機存取記憶體謀求記憶體容量增大困 難。因為這些單元陣列構造係1個Μ0 S電晶體與1個T M R 元件對應。 發明之概述 根據本發明之一方面，其提供一種磁性隨機存取記憶體 ，包含： 1223451
(3) 多數記憶單元：利用磁性電阻效應記憶資料；讀出選擇 開關：共同連接於前述多數記憶單元一端；及，多數位元 線：與前述多數記憶單元對應所設，在第一方向延伸；前 述多數記憶單元各個的他端獨立連接於前述多數位元線 中的1個。 根據本發明之一方面，其提供一種磁性隨機存取記憶體 之製造方法，包含： 在半導體基板表面區域形成讀出選擇開關；在前述讀出 選擇開關上形成在第一方向延伸的多數位元線；在前述多 數位元線正上方形成連接於前述多數位元線的多數MTJ 元件；在前述多數MTJ元件正上方形成共同連接於前述多 數MTJ元件、連接於前述讀出選擇開關的電極；在前述多 數MTJ元件附近形成在與前述第一方向交叉的第二方向 延伸的寫入線。 發明之詳細說明 以下，一面參考附圖，一面就本發明磁性隨機存取記憶 體加以詳細說明。 1 .單元陣列構造 首先，就本發明磁性隨機存取記憶體的單元陣列構造加 以說明。 (1)構造例1 構造例1顯示1個讀出塊由4個TMR元件所構造時之例。 本例雖然就讀出塊内的T M R元件數為4個時加以說明，但 讀出塊内的T M R元件數不限於4個，可自由設定。 1223451 (4) _變職 ①電路構造 首先’就電路構造加以說明。 圖1顯示作為本發明構造例1的磁性隨機存取記憶體的 主要部分。 冗憶單元陣列i i具有在X方向及γ方向配置成陣列狀的 夕數TMR元件12。在X方向配置j個TMR元件12，在γ方向 配置4xn個個TMR元件12。 配置於Y方向的4個TMR元件12構成1個讀出塊BKik (i=i， …j、k=l，…n)。配置於χ方向的j個讀出塊BKik構成i個列。 έ己憶單元陣列1 1具有η個列。此外，配置於γ方向的η個讀 出塊BKik構成1個行。記憶單元陣列π具有」個行。 塊BKik内的4個TMR元件12—端被共同連接，經由例如 由M0S電晶體構成的讀出選擇開關RSW1連接於源極線SLi (i=l，…j)。源極線SLi在Y方向延伸，例如在！行内只設i條。 源極線S L i經由例如由Μ 0 S電晶體構成的行選擇開關 C S W連接於接地點γ S S ^ 讀出操作時，在被選列，讀出塊BKik内的讀出選擇開關 RSW1成為接通狀態。此外，在被選行，行選擇開關csw 成為接通狀態，所以源極線S L i的電位成為接地電位γ s S 。即，讀出電流只流到位於被選列及被選行交點的讀出塊 BKik内的TMR元件12 。 又，讀出時，在非選列，讀出選擇開關RSW1為斷開狀 態，所以非選列的讀出塊BKik内的TMR元件12他端成為被 互相短路的狀態。 1223451
這種情況，若非選列内的讀出位元線RBL4 (n-l)+l、BL4 (n-l)+2、BL4 (n-l)+3、BL4 (n-l)+4的電位不同，則有時也會 給與讀出操作影響，所以關於非選行内的讀出位元線 RBL4 (n-l)+l、RBL4 (η·1)+2、RBL4 (n-l)+3、RBL4 (n-l)+4的電 位，先使其分別成為同電位（例如接地電位）。
讀出操作時，在非選行，行選擇開關c S W為斷開狀態’ 所以關於非選行的讀出塊BKik内的TMR元件12他端，也成 為被互相短路的狀態。 讀出塊BKik内的4個TMR元件12他端分別獨立連接於讀 出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-1 )+4。即，與1個讀出塊BKik内的4個TMR元件12對應， 配置 4條讀出位元線 RBL4 (n-l)+卜 RBL4 (n-l)+2、RBL4 (n-l)+3 、RBL4 (η-1)+4 〇 讀出位元線1^乙4(11-1)+卜1^1^4(11-1)+2、1^乙4(11-1)+3、1^1^ (n-1)+4在X方向延伸，其一端經由列選擇開關（M0S電晶體） RSW2連接於共同資料線3〇。共同資料線3〇連接於讀出電 路（例如包含感測放大器、選擇器及輸出緩衝器）29B。 輸入列選擇線信號RLi (i=l、…n)到列選擇開關RSW2。列 解碼器25-1、."25-η輸出列選擇線信號RLi。 在本例，讀出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 、RBL4 (n-l)+4在X方向（列方向）延伸，亦起作用作 為寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3 、WWL4 (n-l)+4。 寫入字元線 WWL4 (n-l)+l、WWL4 (n-l) + 2、WWL4 (η·1)+3 -1〇- 1223451 ⑹ 發明說明續頁 、WWL4 (n-l)+4的一端經由列選擇開關RSW2及共同資料線 3〇連接於寫入字元線驅動器23A，其他端連接於寫入字元 線吸收器24-1、"·24·η。 在構成讀出塊BKik的4個T M R元件1 2附近配置這些4個 T M R元件共有的在γ方向延伸的1條寫入位元線W B L丨（丨=1 、…j)。寫入位元線WBLi在1個行只配置1條。 寫入位元線Li的一端連接於包含行解碼器及寫入位 元線驅動器/吸收器的電路塊2 9 A，其他端連接於包含行解 碼器及寫入位元線驅動器/吸收器的電路塊3 1 ° 寫入操作時’電路塊2 9 A、3 1成為動作狀態。而且’按 照寫入資料，在向電路塊2 9 A的方向或向電路塊3 1的方向 ，寫入電流流到寫入位元線WBLi。 讀出選擇開關（MOS電晶體）RSW1的閘極連接於讀出字 元線RWLn (n=l、2、…）。讀出字元線RWLn在1個列内只配 置1條，與配置於X方向的多數塊BKik共用。
例如1個行由4個塊構成時，讀出字元線RWLn數成為4條 。讀出字元線RWLn在X方向延伸，其一端連接於包含列解 碼器及讀出字元線驅動器的電路塊23B-n。 列解碼器25-η在寫入操作時，根據列位址信號選擇多數 列中的1個。寫入字元線驅動器2 3 Α供應寫入電流給被選 列内的寫入字元線 WWL4 、WWL4 (n-l)+2、WWL4 (n-l) + 3、WWL4 (n-l)+4。寫入電流被寫入字元線吸收器24-n 吸收。 列解碼器2 5 -η在讀出操作時，根據列位址信號選擇多數 1223451 ⑺ 發明知_ 列中的1個。同樣地，包含列解碼器及讀出字元線驅動器 的電路塊23B-n供應讀出電壓（ = I’H”）給被選列内的讀出字 元線RWLn。 行解碼器32在讀出操作時，根據行位址信號CSL1…CSLj 選擇多數行中的1個，使配置於被選行内的行選擇開關 C S W成為接通狀態。 在本例的磁性隨機存取記憶體，讀出塊内的多數TMR 元件一端被共同連接，其他端分別連接於不同的讀出位元 線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-l)+4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數T M R元件的資料。 此外，讀出位元線 RBL4 (η-1)+卜 RBL4 (n-l)+2、RBL4 (η-1)+3 、RBL4 (η-1)+4亦起作用作為寫入字元線WWL4 (η·1)+1、 WWL4 (n-l) + 2、WWL4 (n-l)+3、WWL4 (η-1)+4。即，無需將只 起作用作為寫入字元線的配線另外設於單元陣列内，所以 可簡化單元陣列構成。 ②裝置構造1 其次，就裝置構造1加以說明。 [1 ]截面構造 圖2顯示作為本發明構造例1的磁性隨機存取記憶體i塊 分的裝置構造1。 又’為了可和圖1的電路元件取得對應，和圖1相同的符 號附加於圖2所示的元件上。 在半導體基板41表面區域配置讀出選擇開關（M〇s電晶 1223451 ⑻ 體）RSW1。讀出選擇開關RSW1的源極透過接觸插塞4 6連 接於源極線S L 1。源極線S L 1例如在Y方向（行方向）成一直 線延伸，經由記憶單元陣列區域周邊部的行選擇開關連接 於接地點V S S。 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWL1。讀出字元線RWL1在X方向延伸。在讀出選擇開關 RSW1上配置Y方向排列的4個TMR元件（MTJ (磁性穿透接 面）元件）MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43電氣 連接上部電極45和讀出選擇開關RSW1的沒極。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字 元線 WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL卜 RBL2 、RBL3、RBL4在X方向（列方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入位元線WBL1配置於TMR元件MTJH、MTJ2、MTJ3、MTJ4 的正上方且其附近。寫入位元線WBL 1在Y方向（行方向）延 -伸。 * 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入位元線WBL1。但是，代替此，例如也 -13 - 1223451 (9) 可以堆積4個TMR元件MTJl、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 位元線。 此外，本例對於TMR元件MTJl、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入位元線WBL1，在其下部配置 X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。
但是，對於TMR元件MTJl、MTJ2、MTJ3、MTJ4的寫入位 元差泉WBL1和讀出位元線RBL1、RBL2、RBL3、RBL4的位置關 係並不限於此。 例如也可以如圖84所示，對於TMR元件MTJL· MTJ2、MTJ3 、MTJ4，在其下部配置Υ方向延伸的寫入位元線WBL1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、WWL3、 WWL4)。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJl、MTJ2、MTJ3、MTJ4的資料。 此外，讀出塊内的多數T M R元件MTJ1、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 · ，在Υ方向延伸的寫入位元線WBL1為讀出塊内的多數TMR · 元件MTJl、MTJ2、MTJ3、MTJ4所共有。因此，單元陣列構 造不會變成複雜。 •14- 1223451
(ίο) [平面構造] 圖3為在圖2的裝置構造顯示TMR元件、寫入字元線及讀 出位元線（寫入字元線）的位置關係。 · TMR元件MTJ1、MTJ2、MTJ3、MTJ4的上部電極45具有例 · 如方形圖案，在其一部分設有對於接觸插塞的接觸區域。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4配置於γ方向，其容 易磁化軸向著X方向。即，TMR元件ΜΤΠ、MTJ2、MTJ3、 MTJ4在X方向具有長的長方形。 T M R元件MTJ1、MTJ2、MTJ3、MTJ4配置於寫入字元線 嫌 WWL1和讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、WWL3、WWL4)的交點。 ③裝置構造2 其次，就裝置構造2加以說明。 [1 ]截面構造 圖4顯示作為本發明構造.例1的磁性隨機存取記憶體 分的裝置構造2。 又’為了可和圖1的電路元件取得對應，和圖1相同的符 | 號附加於圖4所示的元件上。 在半導體基板41表面區域配置讀出選擇開關（m〇s電晶 體）RSW1。在裝置構造2，讀出選擇開關RSWi的位置和裝 置構造1的讀出選擇開關RSW1的位置少許不同。 讀出選擇開關RSW1的源極透過接觸插塞46連接於源極 線S L 1。源極線S L 1例如在Y方向（行方向）成一直線延伸， 經由記憶單元陣列區域周邊部的行選擇開關連接於接地 -15-
I 點 V s s。 讀出選〗擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWL P讀出字元線RWL1在X方向延伸。在讀出選擇開關 RSW1上配置Y方向排列的4個TMR元件（MTJ (磁性穿透接 面）元件）MTJ1、MTJ2、MTJ3、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端）
共同連接於上部電極45。接觸插塞42、44及中間層43、45A 電氣連接上部電極45和讀出選擇開關RSW1的汲極。 裝置構造2將上部電極45和讀出選擇開關RSW1的接觸 部設於TMR元件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的 區域。如此，對於上部電極4 5的接觸部左右平均配置τ μ R 元件MTJ1、MTJ2、MTJ3、MTJ4，則可將配線電阻等所引起 的讀出操作時的雜訊控制在最小限度。 又，中間層4 5 Α也可以和上部電極4 5 —體化。即，中間 層45A和上部電極45也可以用相同材料同時形成。這種情 況，圖4的裝置就如圖8 5所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (窝入字 元線WWL卜WWL2、WWL3、WWL4)。讀出位元線RBL卜RBL2 、RBL3、RBL4在X方向（列方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 1223451 (12) 發明說明讀頁:: 寫入位元線WBL1配置於TMR元件MT«H、MTJ2、MTJ3、MTJ4 的正上方且其附近。窝入位元線WBL1在Y方向（行方向）延 伸。 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入位元線WBL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入
位元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入位元線WBL 1，在其下部配置 X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入位 元，線WBL1和t賣出位元線RBL1、RBL2、RBL3、RBL4的位置關 係並不限於此。 例如也可以如圖86所示，對於TMR元件MTn、MTJ2、MTJ3
、MTJ4，在其下部配置Y方向延伸的寫入位元線WBL1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、WWL3、 WWL4)。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 -17- 1223451
此外0貝出塊内的多數TMR元件MTJl、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Y方向延伸的寫入位元線WBL1為讀出塊内的多數TmR -疋件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣列構. 造不會變成複雜。 [平面構造] 圖5至圖8顯示圖4的裝置構造2的各配線層佈局。又，圖 4的截面與沿著圖5至圖8的][V-Iv線的截面對應。 圖5顯示為第一配線層的讀出字元線佈局。 _ 在元件區域47配置讀出選擇開關（M0S電晶體）RSW1。 在讀出選擇開關RSW1的汲極上配置接觸插塞42，在源極 上配置接觸插塞4 6。 又’在本例’ X方向（列方向）鄰接的兩個讀出選擇開關 Rswi共有1個源極。 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置璜出選擇開關RSW1的閘極，即讀出字元線RWLn-2、 RWU-1、RWLn。讀 * 字元線 RWLn-2、RWLn-1、RWLn在 X方籲 向延伸。 圖6顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在Y方向（行方向）延伸且連接於接觸插塞4 6 。在本例，X方向（列方向）鄰接的兩個讀出選擇開關RSW1 * 共有1個源極線S L 1。即，對於兩個行設置1條源極線s L1。 源極線S L 1經由接觸插塞4 6連接於為X方向鄰接的兩個 讀出選擇開關RSW1所共有的源極。中間層43連接於讀出 -18· 1223451
(14) 選擇開關RSW1的汲極上的接觸插塞42。在中間層43上配 置接觸插塞44。 圖7顯示為第三配線層的讀出位元線及TMR元件佈局。 · 讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1 % 、WWL2、WWL3、WWL4)在 X方向延伸。 在讀出位元線RBL1、RBL2、RBL3、RBL4上g己置TMR元件 MTJ1、MTJ2、MTJ3、MTJ4。 讀出位元線RBL1共同連接於X方向配置的TMR元件 MTJ1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 MTJ3，讀出位元線RBL4共同連接於X方向配置TMR元件 MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著X 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在X方向具 有長的長方形。在接觸插塞44上配置中間層45A。 圖8顯示為第四配線層的寫入位元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極45。上部電極45接觸到TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45A。 此外，在上部電極45的正上方配置Y方向延伸的寫入位 元線 WBL1、WBL2。 ④裝置構造3 其次，就裝置構造3加以說明。 [1]截面構造
-19-
1223451 圖9顯示作為本發明構造例1的磁性隨機存取記憶體！塊 分的裝置構造3。 又，為了可和圖1的電路元件取得對應，和圖1相同的符 號附加於圖9所示的元件上。 在半導體基板4 1表面區域配置讀出選擇開關（Μ 0 S電晶 體）RSW1。裝置構造3和裝置構造2相比，在下述之點具有 特徵··由所謂的梳型MO S電晶體構成讀出選擇開關RSW1。 1買出選擇開關RSW1的源極透過接觸插塞4 6連接於源極 線S L 1。源極線S L 1例如在Υ方向（行方向）成一直線延伸， 經由記憶單元陣列區域周邊部的行選擇開關連接於接地 點 VSS 0 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWLn-1。讀出字元線RWLn-丨具有梳型。在同圖可看見兩 個漬出字元線RWLn-Ι，但這些讀出字元線互相連接著。 在謂出選擇開關RSW1上配置γ方向排列的4個TMR元件 (MTJ (磁性穿透接面）元件）mtji、MTJ2、MTJ3、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45A 電氣連接上部電極45和讀出選擇開關RSW1的汲極。 裝置構造3和裝置構造2同樣，將上部電極45和讀出選擇 開關RSW1的接觸部設於TMR元件MTJI、MTJ2和TMR元件 MTJ3、MTJ4之間的區域。如此，對於上部電極45的接觸部 左右平均配置TMR元件MTJI、MTJ2、MTJ3、MTJ4，則可將 配線電阻等所引起的讀出操作時的雜訊控制在最小限度。 -20- 1223451 (16) 發明弟吸續夏 又，中間層45 A也可以和上部電極45 —體化。即，中間 層45 A和上部電極45也可以用相同材料同時形成。這種情 況，圖9的裝置就如圖8 7所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字 元線 WWU、WWL2、WWL3、WWL4)。讀出位元線 RBL卜 RBL2 、RBL3、RBL4在X方向（列方向）延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入位元線WBL1配置於TMR元件MTJ卜MTJ2、MTJ3、MTJ4 的正上方且其附近。寫入位元線WBL1在Y方向（行方向）延 伸0 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3
、MTJ4設有1條寫入位元線WBL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 位元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入位元線WBL1，在其下部配置 X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入位 元線WBL1和讀出位元線RBL1、RBL2、RBL3、RBL4的位置關 -21 - 1223451 (17)
奋明說萌諫貢I 係並不限於此。 例如也可以如圖88所示，對於TMR元件MTJ卜MTJ2、MTJ3 、MTJ4，在其下部配置Y方向延伸的寫入位元線WBL1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4 〇 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、WWL3、 WWL4) 0 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 此外，讀出塊内的多數T M R元件MTJ卜MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Υ方向延伸的寫入位元線WBL1為讀出塊内的多數TMR 元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣列構 造不會變成複雜。 此外’藉由由梳型MOS電晶體構成讀出選擇開關Rswi ，實質上可確保大的通道寬度，為了讀出操作的穩定化， 可使大的讀出電流流動。 [平面構造] 圖10至圖13顯示圖9的裝置構造3的各配線層佈局。又， 圖9的截面與沿著圖10至圖13的IX-IX線的截面對應。 圖1 0顯示為第一配線層的讀出字元線佈局。 在元件區域47配置讀出選擇開關（m〇S電晶體）RSW1。 -22- 1223451
發明說确讀其 在讀出選擇開關RSW1的汲極上配置接觸插塞42，在源極 上配置接觸插塞4 6。 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置讀出選擇開關RSW1的閘極，即讀出字元線RWLn-Ι。讀 出字元線RWLn-1具有梳型，同時在X方向延伸。 圖1 1顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在Y方向（行方向）延伸且連接於接觸插塞4 6 。在本例，對於1個行設置1條源極線S L 1。源極線S L 1經 由接觸插塞4 6連接於讀出選擇開關RSW 1的源極。 中間層43連接於讀出選擇開關RSW1的汲極上的接觸插 塞42。在中間層43上配置接觸插塞44。 圖1 2顯示為第三配線層的讀出位元線及TMR元件佈局。 讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1 、WWL2、WWL3、WWL4)在 X方向延伸。 在t賣出位元線RBL1、RBL2、RBL3、RBL4上配置TMR元件 MTJ1、MTJ2、MTJ3、MTJ4。
讀出位元線RBL1共同連接於X方向配置的TMR元件 MTJ1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 MTJ3，讀出位元線RBL4共同連接於X方向配置TMR元件 MTJ4。 · TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著X M 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在X方向具 有長的長方形。在接觸插塞44上配置中間層45 A。 -23- 1223451 (19) 發明說明績# 圖1 3顯不為弟四配線層的寫入位元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極45。上部電極45接觸到TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45A。 此外，在上部電極45的正上方配置Y方向延伸的寫入位 元線 WBL1、WBL2。 (2 )構造例2 構造例2和構造例1相比，在下述之點具有特徵：使配置 於讀出塊内的讀出選擇開關（MOS電晶體）RSW1的方向旋 ® 轉 90°。 構造例2因讀出選擇開關RSW1的通道寬度成為γ方向的 寬度而容易擴大讀出選擇開關RSW1的通道寬度。即，構 造例2擴大讀出選擇開關RSW1 ό勺通道寬度，增加讀出電流 ，可謀求讀出操作的穩定化。 ①電路構造 首先，就電路構造加以說明。 圖1 4顯示作為本發明構造例2的磁性隨機存取記憶體的鲁 主要部分。 記憶單元陣列1 1具有在X方向及Υ方向配置成陣列狀的 多數TMR元件12。在X方向配置j個TMR元件12，在γ方向 配置4 X η個個T M R元件1 2。 . 配置於Υ方向的4個TMR元件12構成1個讀出塊BKik (i=i V 5 * …j、k=l，…η)。配置於X方向的j個讀出塊BKik構成“固列。 記憶單元陣列1 1具有η個列。此外，配置於γ方向的η個讀 •24· 1223451 (20)
Mmm 出塊BKik構成1個行。記憶單元陣列1 1具有j個行。 塊BKik内的4個丁MR元件12—端被共同連接，經由例如 由MOS電晶體構成的讀出選擇開關RSW1連接於源極線SLi (i=l，…j)。源極線SLi在Y方向延伸，例如在1行内只設i條。 源極線SLi經由例如由MOS電晶體構成的行選擇開關 C S W連接於接地點V S S。 讀出操作時，在被選列，讀出塊BKik内的讀出選擇開關 RSW1成為接通狀態。此外，在被選行，行選擇開關cs w 成為接通狀態，所以源極線SLi的電位成為接地電位vs S 。即，讀出電流只流到位於被選列及被選行交點的讀出塊 BKik内的TMR元件12 〇 又，讀出時，在非選列，讀出選擇開關RSW1為斷開狀 態，所以非選列的讀出塊BKik内的TMR元件1 2他端成為被 互相短路的狀態。 這種情況，若非選列内的讀出位元線RBL4 (n-l)+l、BL4 (n-l) + 2、BL4 (n-l) + 3、BL4 (n-l)+4的電位不同，則有時也會 給與讀出操作影響，所以關於非選行内的讀出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-l)+4的電 位，先使其分別成為同電位（例如接地電位）。 讀出操作時，在非選行，行選擇開關C S W為斷開狀態’ 所以關於非選行的讀出塊BKik内的TMR元件12他端’也成 為被互相短路的狀態。 讀出塊BKik内的4個T M R元件1 2他端分別獨立連接於讀 出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 -25- 1223451 (21) 發明說明續頁 (n-l)+4。即，與1個讀出塊BKik内的4個TMR元件12對應， 配置 4 條讀出位元線 RBL4 (η-1)+ 1、RBL4 (η-1 ) + 2、RBL4 (η-1 ) + 3 、RBL4 (η-1)+4 0 讀出位元線 RBL4 (η-1)+1、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-1)+4在X方向延伸，其一端經由列選擇開關（MOS電晶體） RSW2連接於共同資料線30。共同資料線30連接於讀出電 路（例如包含感測放大器、選擇器及輸出緩衝器）2 9 B。
輸入列選擇線信號RLi (i=l、…η)到列選擇開關RSW2。列 解碼器25-1、…25-η輸出列選擇線信號RLi。 在本例，讀出位元線 RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (n-l) + 3、RBL4 (n-l)+4在X方向（列方向）延伸，亦起作用作 為寫入字元線 WWL4 (n-l)+l、WWL4 (n-l) + 2、WWL4 (n-l)+3 、WWL4 (η-1 )+4 〇 寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3 、\^^4(11-1)+4的一端經由列選擇開關1^〜2及共同資料線 30連接於寫入字元線驅動器23A，其他端連接於寫入字元 線吸收器24-1、…24-n。 在構成讀出塊BKik的4個T M R元件1 2附近配置這些4個 TMR元件共有的在γ方向延伸的i條寫入位元線WBLi (i=l 、…j)。寫入位元線WBLi在1個行只配置1條。 寫入位元線WBLi的一端連接於包含行解碼器及寫入位 元線驅動器/吸收器的電路塊2 9 A，其他端連接於包含行解 碼器及寫入位元線驅動器/吸收器的電路塊3 1。 寫入操作時，電路塊2 9 A、3 1成為動作狀態。而且，按 -26· 1223451 (22) 奁明說明續頁 照寫入資料’在向電路塊2 9 A的方向或向電路塊3 1的方向 ，寫入電流流到寫入位元線WBLi。 讀出選擇開關（Μ 〇 S電晶體）RSW1的閘極連接於讀出字 元線RWLn (η = 1、2、…）。讀出字元線RWLn在1個列内只配 置1條，與配置於X方向的多數塊BKik共用。 例如1個行由4個塊構成時，讀出字元線RWLn數成為4條 。璜出字元線RWLn在X方向延伸，其一端連接於包含列解 碼器及讀出字元線驅動器的電路塊23B-n。 列解碼器2 5 - η在寫入操作時，根據列位址信號選擇多數 列中的1個。寫入字元線驅動器2 3 Α供應寫入電流給被選 列内的寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l) + 3、WWL4 (n-l)+4。寫入電流被寫入字元線吸收器24-n 吸收。 列解碼器2 5 - η在讀出操作時，根據列位址信號選擇多數 列中的1個。同樣地，包含列解碼器及讀出字元線驅動器 的電路塊23Β-Ι1供應讀出電壓（ = ”H·，）給被選列内的讀出字 元線RWLn。 行解碼器32在讀出操作時，根據行位址信號CSL1〜CSLj· 選擇多數行中的1個，使配置於被選行内的行選擇開關 C S W成為接通狀態。 在本例的磁性隨機存取記憶體，讀出塊内的多數TMR 元件一 被共同連接，其他端分別連接於不同的讀出位元 線 RBL4 (n])+l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-l)+4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 •27- 1223451 (23) 發明說明續頁_ 數T M R元件的資料。 此外，讀出位元線 RBL4 (η-1)Ή、RBL4 (n])+2、RBL4 (η-1)+3 、1^1^4(11-1)+4亦起作用作為寫入字元線〜\^1>4(11-1)+1、 WWL4 (η·1)+2、WWL4 (η-1)+3、WWL4 (η-1)+4。即，無需將只 · 起作用作為寫入字元線的配線另外設於單元陣列内，所以 可簡化單元陣列構成。 ②裝置構造 其次，就裝置構造加以說明。 [1 ]截面構造 · 圖1 5顯示作為本發明構造例2的磁性隨機存取記憶體1 塊分的裝置構造1 〇 又，為了可和圖14的電路元件取得對應，和圖14相同的 符號附加於圖1 5所示的元件上。 在半導體基板4 1表面區域配置讀出選擇開關（μ 0 S電晶 體）RSW1。構造例2的裝置構造和構造例1的裝置構造1、2 、3相比，在下述之點具有特徵：讀出選擇開關RSW1的方 向旋轉9 0 °。 _ 即，讀出選擇開關RSW1的通道寬度成為γ方向（行方向） 的寬度，通道長度成為X方向的長度。 通常讀出選擇開關配置於T M R元件（MTJ (磁性穿透接面） 元件）MTJ1、MTJ2、MTJ3、MTJ4的正下方。此外，tmR元 . 件MTJ1、MTJ2、MTJ3、MTJ4係Υ方向排列地配置。即， 元件MTJ1、MTJ2、MTJ3、MTJ4的正下方區域在X方向變短 ，在Υ方向變長。 •28- 1223451 (24) 因此’右*以彡買出選擇開關RS W1的通道寬度為γ方向（行 方向）的寬度，則可加寬讀出選擇開關RSW1的通道寬度， 增加讀出電流，而可謀求讀出操作的穩定化。 · 讀出選擇開關RSW1的源極透過接觸插塞連接於源極線 -。源極線例如在Υ方向（行方向）成一直線延伸，經由記憶 單元陣列區域周邊部的行選擇開關連接於接地點V s S。 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWLn-2。讀出字元線RWLn-2在TMR元件MTJ卜MTJ2、MTJ3 、MTJ4的正下方雖然在Y方向延伸，但在特定地方大致直 < 角地彎曲，在X方向延伸。 在讀出選擇開關RSW1上配置Y方向排列的4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45A 電氣連接上部電極45和讀出選擇開關RSW1的汲極。
在本例，上部電極45和讀出選擇開關RSW1的接觸部設 於TMR元件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的區域 。如此，對於上部電極4 5的接觸部左右平均配置T M R元件 MTJ1、MTJ2、MTJ3、MTJ4，則可將配線電阻等所引起的讀 出操作時的雜訊控制在最小限度。 又，中間層45A也可以和上部電極45—體化。即，中間 層45A和上部電極45也可以用相同材料同時形成。這種情 況，圖1 5的裝置就如圖8 9所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） -29- 1223451 (25)
發明^說明續F 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字 元線 WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL卜 RBL2 、RBL3、RBL4在X方向（列方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入位元線WBL1配置於TMR元件MTJ卜MTJ2、MTJ3、MTJ4 的正上方且其附近。寫入位元線WBL1在Y方向（行方向）延 伸0 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入位元線WBL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 位元線。
此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入位元線WBL1，在其下部配置 X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入位 元線WBL1和讀出位元線RBL1、RBL2、RBL3、RBL46勺位置關 係並不限於此。 例如也可以如圖90所示，對於TMR元件ΜΤΠ、MTJ2、MTJ3 、MTJ4，在其下部配置Y方向延伸的寫入位元線WBL 1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 •30· 1223451 (26) I發明說明續頁 RBL4。 根據14種裝置構造’讀出塊内的多數tmr元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入字元線 wwli、WWL2、WWL3、 WWL4)。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 此外，讀出塊内的多數TMR元件MTJ卜MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Y方向延伸的寫入位元線WBL1為讀出塊内的多數TMR 元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣列構 造不會變成複雜。 此外，如讀出選擇開關（MOS電晶體）RSW1的通道寬度成 為Y方向（行方向）的寬度般地決定讀出選擇開關RSW1的 佈局，藉此可加寬讀出選擇開關RSW 1的通道寬度，增加 讀出電流，而可謀求讀出操作的穩定化。 [平面構造] 圖1 6至圖1 9顯示圖1 5的裝置構造的各配線層佈局。又， 圖1 5的截面與沿著圖1 6至圖1 9的X V - X V線的截面對應。 圖1 6顯示為第一配線層的讀出字元線佈局。 在元件區域47配置讀出選擇開關（MOS電晶體）RSW1。 在讀出選擇開關RSW1的汲極上配置接觸插塞42，在源極 上配置接觸插塞46。 又，在本例，X方向（列方向）鄰接的兩個讀出選擇開關 1223451 (27) 發明說明續頁 R S W1共有1個源極。 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置讀出選擇開關RSWi的閘極，即讀出字元線RWLn_2。讀 出字元線RWLn-2在元件區域47上雖然在γ方向延伸，但在 元件區域4 7以外的區域卻在X方向延伸。 圖1 7顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在Y方向（行方向）延伸且連接於接觸插塞4 6 。在本例，X方向（列方向）鄰接的兩個讀出選擇開關RSW1 共有1個源極線SL 1。即’對於兩個行設置i條源極線su。 源極線S L 1經由接觸插塞4 6連接於為X方向鄰接的兩個 項出選擇開關R S W 1所共有的源極。中間層4 3連接於讀出 選擇開關RSW1的沒極上的接觸插塞42。在中間層43上配 置接觸插塞4 4。 圖1 8顯示為第三配線層的讀出位元線及τ M R元件佈局。 讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1 、WWL2、WWL3、WWL4)在 X 方向延伸。 在讀出位元線RBL1、RBL2、RBL3、RBL4上配置TMR元件 MTJ1、MTJ2、MTJ3、MTJ4 0 項出位元線R B L 1共同連接於X方向配置的τ M R元件 MTJ1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 MTJ3，讀出位元線RBL4共同連接於X方向配置TMR元件 MTJ4。 •32- 1223451 (28) 發明說明績頁 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著X 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在X方向具 有長的長方形。在接觸插塞44上配置中間層45 A。 圖1 9顯示為第四配線層的寫入位元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極4 5 0上部電極4 5接觸到T M R 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45Α。
此外，在上部電極4 5的正上方配置Υ方向延伸的寫入位 元線 WBL1、WBL2。 (3 )構造例3 構造例3為構造例1的變形例，在於使構造例1的τ M R元 件的容易磁化軸旋轉9 0 °之點。 在構造例1、2，T M R元件的容易磁化軸向著X方向（列方 向），難以磁化軸向著Υ方向（行方向）。即T M R元件在X方 向具有長的長方形。對此，在構造例3，TMR元件的容易磁 化軸向著Υ方向，難以磁化軸向著X方向。即，構造例3在 下述之點具有特徵：TMR元件在γ方向具有長的長方形。鲁 磁性隨機存取記憶體的情況，基本上改變流到在與難以 磁化軸平行的方向延伸的寫入線的寫入電流方向，而寫入 貝料到€憶單元（決定鎖住（p i η)層的磁化方向）。 因此’在本例，寫入操作時控制流到X方向延伸的寫入 _ 位元線（讀出位元線）的寫入電流方向，藉此決定寫入到記 憶單元的資料。 又，一般稱在難以磁化軸（與MTJ的短軸平行的方向）延 -33 - 1223451 (29) 發明說明續頁 伸的寫入線為寫入位元線。 ①電路構造 圖2 0顯示作為本發明構造例3的磁性隨機存取記憶體的 主要部分。 記憶單元陣列1 1具有在X方向及Y方向配置成陣列狀的 多數TMR元件12。在X方向配置j個TMR元件12，在Y方向 配置4 X η個T M R元件1 2。 配置於Υ方向的4個TMR元件1 2構成1個讀出塊BKik (i=l， …j、k=l，…n)。配置於χ方向的j個讀出塊BKik構成1個列。 記憶單元陣列1 1具有η個列。此外，配置於γ方向的η個讀 出塊B K i k構成i個行。記憶單元陣列1 1具有」·個行。 塊BKik内的4個TMR元件12—端被共同連接，經由例如 由Μ 0 S電晶體構成的讀出選擇開關RSW1連接於源極線SLi (丨=1，_"j)。源極線SLi在Y方向延伸，例如在1行内只設1條。 源極線SLi經由例如由MOS電晶體構成的行選擇開關 C S W連接於接地點v s s。 讀出操作時’在被選列，讀出塊BKik内的讀出選擇開關 RSW1成為接通狀態。此外，在被選行，行選擇開關csw 成為接通狀態’所以源極線S L i的電位成為接地電位V S S °即’讀出電流只流到位於被選列及被選行交點的讀出塊 BKik内的TMR元件。 又’讀出時，在非選列，讀出選擇開關RSW1為斷開狀 態’所以非選列的讀出塊BKik内的TMR元件12他端成為被 互相短路的狀態。 -34· 1223451 (30) 旁%琴_|矿 這種情況，若非選列内的讀出位元線RBL4 (n-l)+l、BL4 (11-1)+2、81^4(11-1)+3、31^4(11-1)+4的電位不同，則有時也會 給與讀出操作影響，所以關於非選行内的讀出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (η-1)+4的電 位，先使其分別成為同電位（例如接地電位）。 讀出操作時，在非選行，行選擇開關C S W為斷開狀態， 所以關於非選行的讀出塊BKik内的TMR元件12他端，也成 為被互相短路的狀態。
讀出塊BKik内的4個TM R元件1 2他端分別獨立連接於讀 出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-1 )+4。即，與1個讀出塊BKik内的4個TMR元件12對應， 配置 4條讀出位元線 RBL4 (n-l)+卜 RBL4 (n-l) + 2、RBL4 (n-l)+3 、RBL4 (η-1 )+4 0 讀出位元線 RBL4 (n-1)+卜 RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4
(n-l)+4在X方向延伸，其一端經由列選擇開關（MOS電晶體） RSW2連接於共同資料線30A。共同資料線30A連接於讀出 電路（例如包含感測放大器、選擇器及輸出緩衝器）2 9 B。 輸入列選擇線信號RLi (i=l、…η)到列選擇開關RSW2。列 解碼器25-1、…25-η輸出列選擇線信號RLi。 在本例，讀出位元線 RBL4 (η·1)+1、RBL4 (n-l)+2、RBL4 (n-1 )+3、RBL4 (n-1)+4在X方向（列方向）延伸，亦起作用作 為寫入位元線 WBL4 (n-l)+l、WBL4 (n-l)+2、WBL4 (n-l)+3、 W B L 4 (π -1)+4 〇 寫入位元線 WBL4 (n-l)+l、WBL4 (n-l)+2、WBL4 (n-l)+3、 -35- 1223451 (31) 發明說明續頁 WBL4 (η·1)+4的一端經由列選擇開關RSW2及共同資料線 3 0Α連接於寫入位元線驅動器/吸收器23AR，其他端經由列 選擇開關RSW2及共同資料線3 0 B連接於寫入位元線驅動 、 器/吸收器23AS。 - 在構成讀出塊BKik的4個T M R元件1 2附近配置這些4個 T M R元件共有的在Υ方向延伸的1條寫入字元線w WLi (i = 1 、…j)。寫入字元線WWLi在1個行只配置1條。 寫入字元線WWLi的一端連接於包含行解碼器及寫入位 元線驅動器的電路塊29AR，其他端連接於包含行解碼器及 鲁 寫入字元線吸收器的電路塊3 1 R。 寫入操作時，電路塊29AR、3 1R成為動作狀態。而且， 在從電路塊29AR向電路塊3 1 R的方向，寫入電流流到寫入 字元線WWLi。 讀出選擇開關（Μ 0 S電晶體）RSW1的閘極連接於讀出字 元線RWLn ( η = 1、2、…）。讀出字元線RWLn在1個列内只配 置1條’與配置於X方向的多數塊BKik共同。 例如1個行由4個塊構成時，讀出字元線RWLn數成為4條 _ 。讀出字元線RWLn在X方向延伸，其一端連接於包含列解 碼器及讀出字元線驅動器的電路塊23B-n。 列解碼器2 5 - η在寫入操作時，根據列位址信號選擇多數 列中的1個。寫入位元線驅動器/吸收器23AR、23AS供應與 -寫入資料相應的方向的寫入電流給被選列内的寫入位元 線 WBL4 (n-i)+i、WBL4 (η·1) + 2、WBL4 (n-l) + 3、WBL4 (η-1)+4。 列解碼器2 5 - η在讀出操作時，根據列位址信號選擇多數 •36- 1223451
發明說明續頁: 列中的1個。同樣地，包含列解碼器及讀出字元線驅動器 的電路塊23B-n供應讀出電壓（ = "h，，）給被選列内的讀出字 元線RWLn。 行解碼器32在讀出操作時，根據行位址信號cSLl 選擇多數行中的1個，使配置於被選行内的行選擇開關 C S W成為接通狀態。 在本例的磁性隨機存取記憶體，讀出塊内的多數T M R 元件一端被共同連接’其他端分別連接於不同的讀出位元 線 RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (n-l)+3、RBL4 (η-1)+4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數TMR元件的資料。 此外，讀出位元線 RBL4 (η-1)+卜 RBL4 (n-l)+2、RBL4 (η-1)+3 、RBL4 (η-1)+4亦起作用作為寫入位元線WBL4 (η-1)+卜WBL4 (n-l) + 2、WBL4 (η·1)+3、WBL4 (η-1)+4。即，無需將只起作用 作為寫入位元線的配線另外設於單元陣列内，所以可簡化 單元陣列構成。 ②裝置構造 其次’就裝置構造加以說明。 [1 ]截面構造 圖2 1顯示作為本發明構造例3的磁性隨機存取記憶體1 塊分的裝置構造1。 又’為了可和屬2 〇的電路元件取得對應，和圖2 0相同的 符號附加於圖2 1所示的元件上。 在半導體基板4 1表面區域配置讀出選擇開關（μ Ο S電晶 1223451 (33) mmm 體）RSWl。在裝置構造2，讀出選擇開關RSWl的位置和裝 置構造1的讀出選擇開關RSW1的位置少許不同。 讀出選擇開關RSW1的源極透過接觸插塞4 6連接於源極 線S L 1。源極線S L 1例如在Y方向（行方向）成一直線延伸， 經由記憶單元陣列區域周邊部的行選擇開關連接於接地 點 V S S 〇 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWL1。讀出字元線RWL1在X方向延伸。在讀出選擇開關 RSW1上配置Y方向排列的4個TMR元件（MTJ (磁性穿透接 面）元件）MTJ1、MTJ2、MTJ3、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45A 電氣連接上部電極4 5和讀出選擇開關RSW 1的汲極。
裝置構造2將上部電極45和讀出選擇開關RSW1的接觸 部設於TMR元件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的 區域。如此，對於上部電極45的接觸部左右平均配置TMR 元件MTJ1、MTJ2、MTJ3、MTJ4，則可將配線電阻等所引起 的讀出操作時的雜訊控制在最小限度。 又，中間層4 5 A也可以和上部電極4 5 —體化。即，中間 層4 5 A和上部電極4 5也可以用相同材料同時形成。這種情 況，圖2 1的裝置就如圖9 1所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入位 元、線 WBL1、WBL2、WBL3、WBL4)。j賣出位元線 RBL1、RBL2 -38- 1223451 (34) 、RBL3、RBL4在X方向（列方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入字元線WWL1配置於TMR元件MTJ1、MTJ2、MTJ3、 MTJ4的正上方且其附近。寫入字元線WWL1在Y方向（行方 向）延伸。 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入字元線WWL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 字元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入字元線WWL1，在其下部配 置X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入字 元多泉WWL1和讀出位元線RBL1、RBL2、RBL3、RBL46勺位置 關係並不限於此。 例如也可以如圖92所示，對於TMR元件ΜΤΠ、MTJ2、MTJ3 、MTJ4，在其下部配置Y方向延伸的寫入字元線W WL1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 -39· 1223451 (35) I發明說喷鳟寬 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入位元線 WBL1、WBL2、WBL3、WBL4) 〇 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 此外，讀出塊内的多數TMR元件MTn、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Υ方向延伸的寫入字元線WWL1為讀出塊内的多數 TMR元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣 列構造不會變成複雜。 [平面構造] 圖2 2至圖2 5顯示圖2 1的裝置構造的各配線層佈局。又， 圖2 1的截面與沿著圖22至圖25的ΧΧΙ-ΧΧΙ線的截面對應。 圖2 2顯示為第一配線層的讀出字元線佈局。 在元件區域47配置讀出選擇開關（MOS電晶體）RSW1。 在讀出選擇開關RSW1的汲極上配置接觸插塞42，在源極 上配置接觸插塞4 6。
又，在本例，X方向（列方向）鄰接的兩個讀出選擇開關 RSW1共有1個源極。 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置讀出選擇開關RSW1的閘極，即讀出字元線RWLn-2、 RWLn-1、RWLn。讀出字元線 RWLn-2、RWLn-1、RWLn在 X 方 - 向延伸。 圖2 3顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在Y方向（行方向）延伸且連接於接觸插塞46 •40- 1223451 (36) 發明說明續頁 。在本例，X方向（列方向）鄰接的兩個讀出選擇開關RSW1 共有1個源極線SL 1。即，對於兩個行設置1條源極線SL1。 源極線SL1經由接觸插塞46連接於為X方向鄰接的兩個 讀出選擇開關RSW1所共有的源極。中間層43連接於讀出 選擇開關RSW1的汲極上的接觸插塞42。在中間層43上配 置接觸插塞4 4。
圖24顯示為第三配線層的讀出位元線及TMR元件佈局。 讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入位元線WBL1 、WBL2、WBL3、WBL4)在 X 方向延伸。 在讀出位元系泉RBL1、RBL2、RBL3、RBL4上酉己置TMR元件 MTJ1、MTJ2、MTJ3、MTJ4。 讀出位元線RBL1共同連接於X方向配置的TMR元件 MTJ1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 MTJ3，讀出位元線RBL4共同連接於X方向配置TMR元件 MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著Y 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在Y方向具 有長的長方形。在接觸插塞44上配置中間層45A。 圖2 5顯示為第四配線層的寫入字元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極45。上部電極45接觸到TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45A。 此外，在上部電極45的正上方配置Y方向延伸的寫入字 •41 - 1223451 (37) 發明說明續頁 元線WWL1。 (4)構造例4、5、6 其次，就改良構造例1的構造例4、5、6加以說明。 ①構造例4 圖2 6顯示作為本發明構造例4的磁性隨機存取記憶體的 主要部分。
構造例4的特徵在於下述之點：讀出時，給與構成讀出 塊BKik的4個TMR元件12—端偏壓電位VC。 即，在構造例1 (圖1)，源極線S L i經由行選擇開關C S W 連接於接地點V S S。因此，在構造例1，讀出操作時以讀 出電路2 9 B產生偏壓電位V C，讀出電流從讀出電路2 9 B給 與T M R元件1 2。 對此，在構造例4，共同連接於構成讀出塊BKik的4個 T M R元件1 2 —端的源極線S L i經由行選擇開關C S W連接於 偏壓線3 4。
因此，讀出操作時，給與扁壓線34偏壓電位VC，可將 讀出電流從偏壓線3 4給與T M R元件1 2。又，讀出操作以外 時（例如寫入操作時等），給與偏壓線3 4接地電位V S S。
如此，在構造例4，係可改變源極線S L i的電位般地所構 成。因此，例如讀出操作時，從源極線S L i給與T M R元件 1 2偏壓電位VC，可使讀出電流流到讀出塊BKik内的TMR 元件1 2。 ②構造例5 圖2 7所示為本發明之構造例5之磁性隨機存取記憶體之 -42 - 1223451 (38) 發明說明竣頁: 主要部分。 構造例5的特徵在於下述之點：在記憶單元陣列的1個列 設有1個寫入字元線驅動器。 在構造例1 (圖1)，寫入字元線驅動器23 A在記憶單元陣 列1 1全部的列共同只設1個，連接於共同資料線（共同驅動 線）3 0。然而，這種情況，由於在寫入字元線驅動器和寫 入字元線之間連接具有電阻的元件，即共同資料線及列選 擇開關，所以這些所引起的電壓下降變大，寫入電流變小。 於是，在構造例5，在記憶單元陣列1 1的1個列設有1個 寫入字元線驅動器33-1、…33-n。 即，在記憶單元陣列1 Γ的各列，在列選擇開關RSW2和 寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3、 WWL4 (n-l)+4之間連接寫入字元線驅動器33-1、一33-11。 這種情況，寫入字元線驅動器33-1、…33-n只驅動寫入字 元線 WWL4 (n-l)+l、WWL4 (n-l) + 2、WWL4 (n-l) + 3、WWL4 (n-l)+4即可。 因此，可縮小寫入字元線驅動器33-1、…33-n的驅動力， 同時亦可有助於低耗電化及高速動作化。 又，讀出電流比寫入電流小得多，所以列選擇開關RSW2 的驅動力也無需增大。 寫入字元線驅動器33-1、…33-n為列解碼器25-1、…25-n 的輸出信號（字元線啟動信號）WLEN1、…WLEN4所控制。 即，寫入操作時，列解碼器25-1、…25-n被活化，選擇1個 列。在被選列，輸出信號（字元線啟動信號）WLEN1、… -43· (39)1223451 發明競明讀夏 WLEN4中的1個成為”H，，。 外’在構造例卜列選擇開關RSW2為只在寫入操作時 ::化的列解碼器25]、...25·η的輸出信號所控制，但在構 …，為包含列解碼器及讀出字元線驅動器的電路塊 23Β·1、的輸出信號所控制。 電晶體）RSW2的閘極連接於讀出 進行和謂出選擇開關RSW1相同的 即’列選擇開關（M〇s 字元線RWL1、…RWLn , 動作。 形成這種構造的理由，是 入字元線驅動器33-1、… 資料線3 0斷開全部的寫入 因為在構造例5，各列設置寫 ’所以寫入操作時需要從共同
4·元線 WWL4 、WWM (n-l) + 2、WWL4 、WWL4(n_1)+4。
即，包含列解碼器及讀出字元線驅動器的電路塊23Β· 、…23Β-η只在讀出操作時被活化，所以寫入操作時，全奇 列的列選擇開關RSW2成為斷開狀態，全部的寫入字元驾 WWL4 (n-l)+l、WWL4 (n-i)+2、WWL4 (n_1)+3、WWL4 (η ΐ)4
從共同資料線3 Ο被斷開β ③構造例6 圖28顯示作為本發明構造例6的磁性隨機存取記憶體的 主要部分。 構造例6的特徵在於下述之點：在讀出塊内新設由m〇s 電晶體構成的塊選擇開關BSW，讀出操作時只將屬於被選 列及行的讀出塊電氣連接於讀出位元線。 這種構造因圮憶單元的大小變大而不利於記憶單元的 -44· (40) (40)1223451 發明說明績頁 门’、术 然而，作為單元陣列構造一例，說明於下。 塊選擇開關（MOS電晶體）讀的閘極連接於行選擇線 CSLi (1 1 ’塊選擇開關BS W為行位址信號所控制。即， 靖出祛作時，只是屬於被選行的讀出塊B ik内的塊選擇· 開關B S W成為接通狀態。 採用構造例6的情況，讀出操作時，在非選行，行選擇 開關csw為斷開狀態，所以非選行的讀出塊BKik内的tmr 元件1 2他％被互相短路。然而，同時非選行的讀出塊b以 内的塊選擇開關BSW也成為斷開狀態。 籲 因此’謂出操作時，只將被選讀出塊BKik内的TMR元件 MTJ1、MTJ2、MTJ3、MTJ4電氣連接於被選列内的讀出位元 線 RBL4 (n-l)+l、RBL4 (η·1)+2、RBL4 (n])+3、RBL4 (n-l)+4。 (5 )構造例7 構造例7顯示1個讀出塊由4個TMR元件構成時之例。構 造例7和構造例1相比，連接於讀出塊内的讀出選擇電晶體 的項出字元線和源極線在延伸的方向具有特徵。 在構造例7，讀出字元線在γ方向延伸，源極源在X方向鲁 延伸。隨著此，在構造例7，對於構造例1，因列方向和行 方向碉換而注意此點。即，列方向成為γ方向，行方向成 為X方向。 ①電路構造 首先，就電路構造加以說明。 圖2 9顯示作為本發明構造例7的磁性隨機存取記憶體的 主要部分。 -45- 1223451 (41) 發明說明續頁 記憶單元陣列1 1具有在X方向及Y方向配置成陣列狀的 多數TMR元件12。在X方向配置j個TMR元件12，在γ方向 配置4 X η個個T M R元件1 2。 · 配置於Υ方向的4個TMR元件12構成1個讀出塊BKik (i=l， Λ …j、k=l，…η)。配置於χ方向的j個讀出塊BKik構成1個行。 &己憶單元陣列1 1具有η個行。此外’配置於γ方向的^個讀 出塊B K i k構成1個列。記憶箪元陣列1 1具有j個列。 塊BKik内的4個TMR元件12—端被共同連接，經由例如 由MOS電晶體構成的讀出選擇開關RSwi連接於源極線籲 SLk (k=l，··· j)。源極線sLk在X方向延伸，例如在1行内只設1 條。 源極線S L k經由例如由Μ 0 S電晶體構成的行選擇開關 C S W 1連接於接地點ν S S。 讀出操作時，在被選列，讀出塊BKik内的讀出選擇開關 Rswi成為接通狀態。此外，在被選行，行選擇開關CSwi 成為接通狀態，所以源極線S L k的電位成為接地電位v S S 。即，讀出電流只流到位於被選列及被選行交點的讀出塊 ® BKik内的TMR元件12 。 又，讀出操作時，在非選行，行選擇開關CSW1為斷開 狀態，所以非選行的讀出塊BKik内的TMR元件1 2他端成為 被互相短路的狀態。 . 這種情況，若非選行内的讀出位元線RBL4 (n])+l、RBL4 ^ (n-l) + 2、RBL4 (n-l) + 3、RBL4 (n-l)+4的電位不同，則有時也 會給與讀出操作影響，所以關於非選行内的讀出位元線 -46- 1223451
奁明說明績ΐ: RBL4 (η-1)+1、RBL4 (η-1)+2、RBL4 (η-1) + 3、RBL4 (η-1)+4的電 位，先使其分別成為同電位（例如接地電位）。 此外，讀出操作時，在非選列，讀出選擇開關RSW1為 斷開狀態，所以關於非選列的讀出塊BKik内的TMR元件12 他端，也成為被互相短路的狀態。 讀出塊BKik内的4個TMR元件12他端分別獨立連接於讀 出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-l)+4。即，與1個讀出塊BKik内的4個TMR元件12對應， 配置 4條讀出位元線 RBL4 (n-l)*M、RBL4 (n-l)+2、RBL4 (n-l)+3 ^ 、RBL4 (η-1 )+4 〇 讀出位元線1^[4(11-1)+卜1^1^4(11-1)+2、118乙4(11-1)+3、1^1^4 (n-1)+4在X方向延伸，其一端經由行選擇開關（m〇S電晶體） CSW2連接於共同資料線3〇。共同資料線30連接於讀出電 路（例如包含感測放大器、選擇器及輸出緩衝器）29B。 輸入行選擇線信號CLi (i=l、…η)到行選擇開關CSW2。行 解碼器25Χ-1、…25-η輸出行選擇線信號CLi« 在本例，讀出位元線 RBL4 (nj+i、rBL4 (n-1)+2、RBL4 _ (η·1) + 3、RBL4 (n-l)+4在χ方向（行方向）延伸，亦起作用作 為寫入字 7L 線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3 、WWL4 (n-l)+4 〇 寫入字 το 線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3 - 、WWL4 (η·1)+4的一端經由行選擇開關CSW2及共同資料線* 30連接於寫入字元線驅動器23Αχ，其他端連接於寫入字 元線吸收器24Χ.1、〜24Χπ。 -47- 1223451 (43) 發明說明續頁 在構成讀出塊BKik的4個T MR元件1 2附近i ^ 此罝廷些4個 T M R元件共有的在γ方向（列方向）延伸的1條宜 •与八位元線 WBLi (丨叫、···〗）。寫入位元線WBLi在1個列只配置丄條。 · 寫入位元線WBLi的一端連接於包含列解碼养及寫入位 ¥ 元線驅動器/吸收器的電路塊29AX，其他端連接於包4行 解碼器及寫入位元線驅動器/吸收器的電路塊3丨χ。 寫入操作時，電路塊29ΑΧ、3 IX成為動作狀態。而且， 按照寫入資料，在向電路塊29ΑΧ的方向或向電路塊3丨χ的 方向，寫入電流流到寫入位元線WBLi。 · 讀出選擇開關（MOS電晶體）RSW1的閘極連接於讀出字 元線RWLi (i = 1、…J)。讀出字元線RWU在Η固列内只配置1 條’與配置於Υ方向的多數塊BKik共用。 例如1個行由4個塊構成時，讀出字元線RWLi數成為4條 。讀出字元線RWLi在Y方向延伸，其一端連接於包含列解 碼器及讀出字元線驅動器的電路塊23B4。 行解碼器25Χ·η在寫入操作時，根據行位址信號選擇多 數行中的1個。寫入字元線驅動器23ΑΧ供應寫入電流給被 _ 選行内的寫入字元線 WWL4 (n-l)+l、WWL4 (n-l) + 2、WWL4 (η-1) + 3、WWL4 (η-1)+4。寫入電流被寫入字元線吸收器24Χ-η 吸收。 行解碼器2 5 X - η在讀出操作時，根據行位址信號選擇多· 數行中的1個。同樣地，包含列解碼器及讀出字元線驅動 、 器的電路塊23B-i供應讀出電壓（ = ”Η”）給被選列内的讀出 字元線RWLi。 -48 - 1223451 (44) 發明說明續頁 行解碼器32在讀出操作時，根據行位址信號CSL1…CSLj 選擇多數行中的1個，使配置於被選行内的行選擇開關 CSW1成為接通狀態。 ^ 在本例的磁性隨機存取記憶體，讀出塊内的多數TMR · 元件一端被共同連接，其他端分別連接於不同的讀出位元 線 RBL4 (η·1)+1、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-l)+4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數T M R元件的資料。 此外，讀出位元線 RBL4 (η-1)+卜 RBL4 (n-l)+2、RBL4 (η-1)+3 ^ 、RBL4 (η-1)+4亦起作用作為寫入字元線WWL4 (η-1)+1、 WWL4 (η·1)+2、WWL4 (n-l)+3、WWL4 (η-1)+4。即，無需將只 起作用作為寫入字元線的配線另外設於單元陣列内，所以 可簡化單元陣列構成。 ②裝置構造1 其次’就裝置構造加以說明。 [1 ]截面構造 圖3 0顯示作為本發明構造例7的磁性隨機存取記憶體1春 塊分的裝置構造。 又，為了可和圖29的電路元件取得對應，和圖29相同的 符號附加於圖3 0所示的元件上。 在半導體基板41表面區域配置讀出選擇開關（M0S電晶· 體）RSW1。讀出選擇開關RSWU々通道寬度成為γ方向（列. 方向）的寬度’通道長度成為X方法（行方向）的長度。 通常讀出選擇開關配置於T M R元件（MTJ (磁性穿透接面） -49- (45) 1223451 mmm 元件）MTJl、MTJ2、MTJ3、MTJ4的正下方。此外，TMR - 件MTJ1、MTJ2、MTJ3、MTJ4係Y方向排列地配置。即， 元件MTJ1、MTJ2、MTJ3、MTJ4的正下方區域在X方向變知 ，在Υ方向變長。 因此，若以讀出選擇開關RSW1的通道寬度為γ方向㈠于 方向）的寬度，則可加寬讀出選擇開關RSW1的通道寬度， 增加讀出電流，而可謀求讀出操作的穩定化。
讀出選擇開關RSW1的源極透過接觸插塞連接於源極@ S L 1。源極線S L1例如在Υ方向（行方向）成一直線延伸，細 由記憶單元陣列區域周邊部的行選擇開關連接於接地& VSS。 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWL1。讀出字元線RWL1在Υ方向延伸。在讀出選擇開關 RSW1上配置Υ方向排列的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45Α ® 電氣連接上部電極4 5和讀出選擇開關RSW 1的汲極。 在本例，上部電極4 5和讀出選擇開關RSW 1的接觸部設 於TMR元件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的區域 。如此，對於上部電極4 5的接觸部左右平均配置T M R元件 -MTJ1、MTJ2、MTJ3、MTJ4，則可將配線電阻等所引起的讀 、 出操作時的雜訊控制在最小限度。 又，中間層4 5 Α也可以和上部電極4 5 —體化。即，中間 -50- 1223451 (46) 發明說明續頁 層45Α和上部電極45也可以用相同材料同時形成。這種情 況，圖3 0的裝置就如圖9 3所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字 元線 WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL卜 RBL2 、RBL3、RBL4在X方向（行方向）延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入位元線WBL1配置於TMR元件MTn、MTJ2、MTJ3、MTJ4 的正上方且其附近。寫入位元線WBL 1在Y方向（列方向）延 伸。 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入位元線WBL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4
個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 位元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入位元線WBL 1，在其下部配置 X方向延伸的讀出位元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入位 元系泉WBL1和讀出位元多泉RBL1、RBL2、RBL3、RBL4白勺位置關 係並不限於此。 -51 - 1223451 (47) #明說明續頁 例如也可以如圖94所示，對於TMR元件MTn、MTJ2、MTJ3 、MTJ4，在其下部配置γ方向延伸的寫入位元線WBL1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、WWL3、 WWL4)。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 此夕卜，讀出塊内的多數T M R元件MTn、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Υ方向延伸的寫入位元線WBL1為讀出塊内的多數TMR 元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣列構 造不會變成複雜。 此外，如讀出選擇開關（MOS電晶體）RSW1的通道寬度成 為Υ方向（列方向）的寬度般地決定讀出選擇開關RSW1的 佈局，藉此可加寬讀出選擇開關RSW 1的通道寬度，增加 讀出電流，而可謀求讀出操作的穩定化。 [平面構造] 圖31至圖34顯示圖30的裝置構造的各配線層佈局。又， 圖30的截面與沿著圖3 1至圖34的ΧΧΧ-ΧΧΧ線的截面對應。 圖3 1顯示為第一配線層的讀出字元線佈局。 在元件區域47配置讀出選擇開關（MOS電晶體）RSW1。 -52· 1223451 (48) 奋明說明續頁 在讀出選擇開關RSW1的汲極上配置接觸插塞42，在源極 上配置接觸插塞46。 又，在本例，X方向（行方向）鄰接的兩個讀出選擇開關 · RSW1共有1個源極。 ， 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置讀出選擇開關RSW1的閘極，即讀出字元線rwLI、RWL2 。讀出字元線RWL1、RWL2在Y方向延伸。 圖3 2顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在元件區4 7上雖然在γ方向（列方向）延伸，但 鲁 在元件區域4 7以外的區域卻垂直，彎曲，在X方向（行方向） 延伸。源極線S L 1連接於接觸插塞4 6。在本例，X方向（行 方向）鄰接的兩個讀出選擇開關RSW 1共有1個源極線S L 1。 源極線S L 1經由接觸插塞4 6連接於為X方向鄰接的兩個 讀出選擇開關RSW 1所共有的源極。中間層43連接於讀出 選擇開關RSW1的汲極上的接觸插塞42。在中間層43上配 置接觸插塞44。 圖3 3顯示為第三配線層的讀出位元線及τ μ R元件佈局。_ 讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1 、WWL2、WWL3、WWL4)在 X方向延伸。 在讀出位元、線RBL1、RBL2、RBL3、RBL4上配置TMR元件 MTJ1、MTJ2、MTJ3、MTJ4。 · 讀出位元線RBL 1共同連接於X方向配置的TMR元件 . MTJ 1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 -53- 1223451 (49) . '* ',ν MTJ3，讀出位元線RBL4共同連接於χ方向配置TMR元件 MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著χ · 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在X方向具 w 有長的長方形。在接觸插塞44上配置中間層45A。 圖3 4顯示為第四配線層的寫入位元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極45。上部電極45接觸到TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45A。 此外，在上部電極4 5的正上方配置Y方向延伸的寫入位 元線 WBL1、WBL2。 (6 )構造例8 構造例8為構造例7的變形例，在於使構造例7的TMR元 件的容易磁化軸旋轉9 0。之點。 在構造例7，TM R元件的容易磁化軸向著X方向（行方向） ，難以磁化軸向著γ方向（列方向）。即T M R元件在X方向 | 具有長的長方形。對此，在構造例8，T M R元件的容易磁化 軸向著Υ方向，難以磁化軸向著χ方向。即，構造例8在下 述 < 點具有特徵：T M R元件在Υ方向具有長的長方形。 磁性隨機存取記憶體的情況，基本上改變流到在與難以 磁化軸平行的方向延伸的寫入線的寫入電流方向，而寫入 資料到記憶單元（決定鎖住（pin)層的磁化方向）。 因此，在本例，寫入操作時控制流到χ方向延伸的寫入 位元線（讀出位元線）的寫入電流方向，藉此決定寫入到記 -54- (50) (50)1223451 發明說明續頁 憶單元的資料。 又，一般％在難以磁化軸（與M 丁】的短軸平行 伸的寫入線為寫入位元線。 丁 、方向）延 ①電路構造 首先’就電路構造加以說明。 圖3 5顯π作為本發明構造例8的磁性隨機 要郭分。 俘取圮憶體的 記憶單元陣列i 1具有在χ方向及γ方向配置成 多數丁 M R疋件1 2。在X方向配置j個T M R元件1 2，在γ、: 配置4χη個個TMR元件12。 万向 配置於Υ方向的4個TMR元件12構成1個讀出塊BKik (丨叫 …J、k=l，."η)。配置於χ方向的j個讀出塊BKik構成^個行。 。己丨思單元陣列1 1具有η個行。此外，配置於Y方向的η個讀 出塊BKik構成1個列。記憶單元陣列丨丨具有」個列。 塊BKik内的4個TMR元件12—端被共同連接，經由例如 由MOS電晶體構成的讀出選擇開關RSW1連接於源極線 SLk (k=l，…n)。源極線SLk在X方向延伸，例如在1行内只後 1條。 源極線S L k經由例如由M 〇 S電晶體構成的行選擇開關 C S W 1連接於接地點V S S。 讀出操作時，在被選列’ ？買出塊BKlk内的讀出選擇開關 RSW1成為接通狀態。此外，在被選行，行選擇開關CSW1 成為接狀態狀態，所以源極線SLk的電位成為接地電位 VSS。即，讀出電流只流到位於被選列及被選行交點的讀 -55 - 1223451 (51) 發明說明續頁 出塊BKik内的TMR元件12。 又，讀出操作時，在非選行’行選擇開關CSW1為斷開 狀態，所以非選行的讀出塊BKik内的TMR元件12他端成為 被互相短路的狀態。 這種情況，若非選行内的讀出位元線RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (n-l) + 3、RBL4 (η·1)+4的電位不同，則有時也 會給與讀出操作影響，所以關於非選行内的讀出位元線 RBL4 (η·1)+1、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (η-1)+4的電 位，先使其分別成為同電位（例如接地電位）。 此外，讀出操作時，在非選列，讀出選擇開關RSW1為 斷開狀態，所以關於非選列的讀出塊BKik内的TMR元件12 他端，也成為被互相短路的狀態。 讀出塊BKik内的4個TMR元件12他端分別獨立連接於讀 出位元線 RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (n-l) + 3、RBL4 (n-1)+4。即，與1個讀出塊BKik内的4個TMR元件12對應， 配置 4條讀出位元線 RBL4 (η-1)·Μ、RBL4 (n-l)+2、RBL4 (n-l)+3 、RBL4 (n-l)+4。 讀出位元線 RBL4 (n-l)+l、RBL4 (n])+2、RBL4 (n-l)+3、RBL4 (η·1)+4在X方向延伸，其一端經由行選擇開關（M〇s電晶體） CSW2連接於共同資料線30A。共同資料線3〇A連接於讀出 電路（例如包含感測故大器、選擇器及輸出緩衝器）29b。 輸入行選擇線信號CLi (i=l、…n)到行選擇開關CSW2。行 解碼器25X-1、…25X-n輸出行選擇線信號cLi。 在本例 ’ 4 出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 -56- 1223451 (52) 發明說明續頁 (n-l)+3、RBL4 (η·1)+4在X方向（行方向）延伸，亦起作用作 為寫入位元線 WBL4 (n-l)+l、WBL4 (n-l) + 2、WBL4 (η-1) + 3、 WBL4 (η-1)+4。 寫入位元線 WBL4 (η-1)+〖、WBL4 (η-1 ) + 2、WBL4 (η-1 ) + 3、 · \¥8[4(11-1)+4的一端經由行選擇開關〇3\¥2及共同資料線 3 Ο Α連接於寫入位元線驅動器/吸收器2 3 A R ’其他端經由行 選擇開關CSW2及共同資料線30B連接於寫入位元線驅動 器/吸收器23AS。 在構成讀出塊BKik的4個TM R元件1 2附近配置這些4個 _ T M R元件共有的在γ方向（列方向）延伸的1條寫入字元線 WWU (i=l、…j)。寫入字元線w\VLi在1個列只配置！條w 寫入字元線WWLi的一端連接於包含列解碼器及寫入字 元線驅動器的電路塊29AX，其他端連接於包含列解碼器 及寫入字元線吸收器的電路塊3 1 X。
寫入操作時，電路塊29AX、3 IX成為動作狀態。而且， k黾路塊2 9 A X在向電路塊3 1 X的方向，寫入電流流到寫入 字元線WWLi。 讀出選擇開關（Μ 0 S電晶體）RSW 1的閘極連接於讀出字 元線RWLi (i=l、…j)。讀出字元線RWLi在1個列内只配置i 條’與配置於Y方向的多數塊BKjk共用。 例如1個行由4個塊構成時，讀出字元線Rv/Li數成為4條 。讀出字元線RWLi在Y方向延伸，其一端連接於包含列解 碼器及讀出字元線驅動器的電路塊23B-i。 行解碼器25Χ·η在寫入操作時，根據行位址信號選擇多 -57- 1223451 (53) 發明說明續頁 數行中的1個。寫入位元線驅動器/吸收器23AR、23AS供應 寫入資料相應的方向的寫入電流給被選行内的寫入位元線 WBL4 (n])+i、WBL4 (n-l)+2、WBL4 (n-l) + 3、WBL4 (n-l)+4。 行解碼器25X-n在讀出操作時，根據行位址信號選擇多、 數行中的1個。同樣地，包含列解碼器及讀出字元線驅動 器的電路塊23B-i供應讀出電壓（ = ”ΗΠ)給被選列内的讀出 字元線RWLi。 行解碼器32在讀出操作時，根據行位址信號CSL1…CSLj 選擇多數行中的1個，使配置於被選行内的行選擇開關 C S W 1成為接通狀態。 在本例的磁性隨機存取記憶體，讀出塊内的多數TMR 元件一端被共同連接，其他端分別連接於不同的讀出位元 線 RBL4 (η·1)+1、RBL4 (η·1)+2、RBL4 (n-l)+3、RBL4 (n])+4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數TMR元件的資料。 此外，讀出位元線 RBL4 (n-l)+卜 RBL4 (n-l) + 2、RBL4 (n])+3 、RBL4 (n-l)+4亦起作用作為寫入位元線WBL4 (n-l)+卜WBL4 , (n-l) + 2、WBL4 (n-i) + 3、WBL4 (n-1)+4。即，無需將只起作用 作為寫入位元線的配線另外設於單元陣列内，所以可簡化 單元陣列構成。 ②裝置構造 其/入’就裝置構造加以說明。 [1 ]截面構造 圖3 6顯示作為本發明構造例8的磁性隨機存取記憶體 -58- 1223451 發明說明續頁 塊分的裝置構造。 又，為了可和圖35的電路元件取得對應，和圖35相同的 符號附加於圖3 6所示的元件上。 在半導體基板41表面區域配置讀出選擇開關(m〇s電晶 體）RSWi。讀出選擇開關RSW1的通遒寬度成為γ方向（列 方向）的寬度，通道長度成為χ方法（行方向）的長度。 通常讀出選擇開關配置於TMR元件（MTJ (磁性穿透接面） 元件）MTJ1、MTJ2、MTJ3、MTJ4的正下方。此外，TMR元 件MTJ1、MTJ2、MTJ3、MTJ4係Y方向排列地配置。即，TMR 元件MTJ1、MTJ2、MTJ3、MTJ4的正下方區域在X方向變短 ，在Y方向變長。 因此，若以讀出選擇開關RSW1的通道寬度為γ方向（行 方向）的寬度，則可加寬讀出選擇開關RSWi的通道寬度， 增加讀出電流’而可謀求讀出操作的穩定化。 讀出選擇開關RSW1的源極透過接觸插塞連接於源極線 S L卜源極線S L1例如在Y方向（行方向）成一直線延伸，經 由記憶單元陣列區域周邊部的行選擇開關連接於接地點 VSS。 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWL 1。讀出字元線RWL 1在Y方向延伸。在讀出選擇開關 RSW1上配置Y方向排列的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4 0
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45A •59· 1223451
發明說明績頁 .二..'〜： 電氣連接上部電極45和讀出選擇開關RSW1的汲極° 在本例，上部電極45和讀出選擇開關RSW1的接觸部設 於TMR元件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的區域 。如此，對於上部電極4 5的接觸部左右平均配置T M R元件 MTJ1、MTJ2、MTJ3、MTJ4，則可將配線電阻等所引起的讀 出操作時的雜訊控制在最小限度。 又，中間層4 5 Α也可以和上部電極4 5 —體化。即，中間 層4 5 A和上部電極4 5也可以用相同材料同時形成。這種情 況，圖3 6的裝置就如圖9 5所示。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入位 元系泉 WBL1、WBL2、WBL3、WBL4)。讀出位元線 RBL1、RBL2 、RBL3、RBL4在X方向（行方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分另*J獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入字元線WWL1配置於TMR元件MTJ1、MTJ2、MTJ3、 MTJ4的正上方且其附近。寫入字元線WWL1在Y方向（列方 向）延伸。 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 、MTJ4設有1條寫入字元線WWL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 -60- 1223451 (56) 發明說明續頁 字元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置Y方向延伸的寫入字元線WWL1，在其下部配 置X方向延伸的讀出字元線RBL1、RBL2、RBL3、RBL4。 但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入字 元線WWL1和讀出位元線RBL1、RBL2、RBL3、RBL4的位置 關係並不限於此。 例如也可以如圖96所示，對於TMR元件MTn、MTJ2、MTJ3
、MTJ4，在其下部配置Y方向延伸的寫入字元線WWL 1，在 其上部配置X方向延伸的讀出位元線RBL1、RBL2、RBL3、 RBL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線RBL1 、RBL2、RBL3、RBL4(寫入位元線 WBL1、WBL2、WBL3、WBL4)。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。
此外，讀出塊内的多數TMR元件MTJ1、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW1。此外 ，在Y方向延伸的寫入字元線WWL1為讀出塊内的多數 TMR元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣 列構造不會變成複雜。 此外，如讀出選擇開關（MOS電晶體）RSW1的通道寬度成 為Y方向（列方向）的寬度般地決定讀出選擇開關RSW1的 佈局，藉此可加寬讀出選擇開關RSW 1的通道寬度，增加 -61 - 1223451 (57) 發胡說明續頁 頃出電流，而可謀求讀出操作的穩定化。 [平面構造] 圖37至圖40顯示圖36的裝置構造的各配線層佈局。又，· 圖36的截面與沿著圖37至圖40的XXXVI-XXXVI線的截面 、 對應。 圖3 7顯示為第一配線層的讀出字元線佈局。 在元件區域47配置讀出選擇開關（MOS電晶體）RSW1。 在讀出選擇開關RSW1的汲極上配置接觸插塞42 ,在源極 上配置接觸插塞46。 ^ 又’在本例，X方向（行方向）鄰接的兩個讀出選擇開關 RSW1共有1個源極。 在讀出選擇開關RSW1的汲極和源極間的通道區域上配 置讀出選擇開關RSW1的閘極，即讀出字元線RWL1、RWL2 。讀出字元線RWL1、RWL2在Y方向延伸。 圖3 8顯示為第二配線層的源極線及中間層佈局。 源極線S L 1在元件區4 7上雖然在Y方向（列方向）延伸，但 在元件區域4 7以外的區域卻垂直彎曲，在X方向（行方向）鲁 延伸。源極線S L 1連接於接觸插塞4 6 ^在本例，X方向（行 方向）鄰接的兩個讀出選擇開關RSW1共有1個源極線s L 1。 源極線S L 1經由接觸插塞4 6連接於為X方向鄰接的兩個 讀出選擇開關RSW 1所共有的源極。中間層4 3連接於讀出 -選擇開關RSW1的汲極上的接觸插塞42。在中間層43上配 置接觸插塞44。 圖3 9顯示為第三配線層的讀出位元線及τ μ R元件佈局。 -62- 1223451 (58) 發明說明續頁 1買出位元線RBL1、RBL2、RBL3、RBL4 (寫入位元線 、WBL2、WBL3、WBL4)在 X 方向延伸。 在j賣出位元、線RBL1、RBL2、RBL3、RBL4Ji @己置丁MR元件 MTJ1、MTJ2、MTJ3、MTJ4。 讀出位元線RBL1共同連接於X方向配置的TMR元件 MTJ1，讀出位元線RBL2共同連接於X方向配置的TMR元件 MTJ2，讀出位元線RBL3共同連接於X方向配置TMR元件 MTJ3，讀出位元線RBL4共同連接於X方向配置丁MR元件
MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的容易磁化軸向著Y 方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4在Y方向具 有長的長方形。在接觸插塞44上配置中間層45 A。 圖4 0顯示為第四配線層的寫入字元線佈局。 在TMR元件MTJ1、MTJ2、MTJ3、MTJ4上及中間層45A上 配置具有方形圖案的上部電極45。上部電極45接觸到TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4上及中間層 45A。
此外，在上部電極4 5的正上方配置Y方向延伸的寫入字 元線 WWL1、WWL2。 (7 )構造例 9、1 0、1 1 其次，就改良構造例7的構造例9、1 0、1 1加以說明。 ①構造例9 圖4 1顯示作為本發明構造例9的磁性隨機存取記憶體的 主要部分。 構造例9的特徵在於下述之點：讀出時，給與構成讀出 -63- (59)1223451 發明說碉績頁 塊BKik的4個TMR元件12一端偏壓電位vc。 P在構U例7 (圖29)，源極線SLi經由行選擇開關CSW1 連接於接地點vss。…在構造例7,讀出操作時以讀 出電路29B產生偏壓雷^ $仏V C，1買出電流從讀出電路2 9 Β給 與T M R元件1 2。 對此，在構造例9，丑π、击社、九姐丄· ·士， ”冋連接於構成謂出塊BKik的4個 丁 M R 7C 件 1 2 —· 5 k g '、極、，泉SLi經由行選擇開關CSW1連接 於偏壓線34。
因此靖出操作時’給與扁壓線3 4偏壓電位v C，可將 讀出電流從偏壓線34給與TMR元件12。又，讀出操作以外 時（例如寫入操作時等），給與偏壓線34接地電位vSS。 如此’在構造例9 ’係可改變源極線SLi的電位般地所構 成°因此’例如讀出操作時，從源極線SLi給與丁Mr元件 1 2偏壓電位VC ’可使讀出電流流到讀出塊BKik内的tmr 元件1 2。 ②構造例1 〇 圖4 2顯示作為本發明構造例丨〇的磁性隨機存取記憶體| 的主要部分。 構造例1 0的特徵在於下述之點··在記憶單元陣列的1個 行設有1個寫入字元線驅動器。 在構造例7(圖29)，寫入字元線驅動器23 ΑΧ在記憶單元 · 陣列1 1全部的行共同只設1個，連接於共同資料線（共同驅 · 動線）3 〇。然而，這種情況，由於在寫入字元線驅動器和寫 入字元線之間連接具有電阻的元件，即共同資料線及列選 •64- 1223451 (60) 發明說明績頁 . 擇開關，所以這些所引起的電壓下降變大，寫入電流變小。 於是，在構造例1 0，在記憶單元陣列1 1的1個行設有1 個寫入字元線驅動器33-1、一33-11。 即，在記憶單元陣列1 1的各行，在行選擇開關CSW2和 寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3、 WWL4 (n-l)+4之間連接寫入字元線驅動器33-1、...33-11。 這種情況，寫入字元線驅動器33-1、…33·η只驅動寫入字 元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l) + 3、WWL4 (n-1)+4即可。 因此，可縮小寫入字元線驅動器33-1、…33-η的驅動力， 同時亦可有助於低耗電化及高速動作化。 又，讀出電流比寫入電流小得多，所以行選擇開關CSW2 的驅動力也無需增大。 寫入4-元線驅動器33-1、…33-n為行解碼器25X-1、···SSX-n 的輸出信號（字元線啟動信號）BLEm、…BLEN4所控制。即 ，寫入操作時，行解碼器25X-1、…25X-n被活化，選擇i個 行。在被選行，輸出信號（位元線啟動信號）BLEN卜...BLEN4 中的1個成為η Η π。 此外，在構造例7，列選擇開關CSW2為只在寫入操作時 被活化的行解碼器25Χ-1、…25Χ-Γ1的輸出信號所控制，但 在構造例1 0，為包含行解碼器及讀出行選擇線驅動器的電 路塊3 2的輸出信號所控制。 即，行選擇開關（MOS電晶體）CSW2的閘極連接於行選 擇線CSL1、…CSLj，所以行選擇開關CSW2進行和行選擇開 -65- 1223451 (61) 發明说明續頁 關CSW1相同的動作。 形成這種構造的理由，是因為在構造例1 0，各行設置寫 入字元線驅動器33-1、…33-n，所以寫入操作時需要從共同 資料線30斷開全部的寫入字元線WWL4 (n-i)+i、WWL4 (n-l)+2、WWL4 (n-l)+3、WWL4 (n-l)+4 0 即，包含列解碼器及讀出字元線驅動器的電路塊23B-1 、…23B-j只在讀出操作時被活化，所以寫入操作時，全部 行的行選擇開關CSW2成為斷開狀態，全部的寫入字元線 WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3、WWL4 (n-l)+4 從共同資料線3 0被斷開。 ③構造例1 1 圖4 3顯示作為本發明構造例1 1的磁性隨機存取記憶體 的主要部分。 構造例Μ的特徵在於下述之點：在讀出塊内新設由Μ 〇 s 電晶體構成的塊選擇開關B s W，讀出操作時只將屬於被選 列及行的讀出塊電氣連接於讀出位元線。 這種構造因记憶單元的大小變大而不利於記憶單元的 高積集化。然而’作為單元陣列構造一例，說明於下。 塊選擇開關（MOS電晶體）BSW的閘極連接於讀出字元 線RWLi (i=l、···』），塊選擇開關BSw為列位址信號所控制。 即’頌出採作時’只是屬於被選列的讀出塊Bik内的塊選 擇開關BSW成為接通狀態。 知用構造例1 1的情況，讀出操作時，在非選列，讀出選 擇開關RSW1為斷開狀態，所以非選列的讀出塊内的 •66· 1223451 (62) 發明說明續頁 T M R元件1 2他端被互相短路。然而，同時非選列的讀出塊 B i k内的塊選擇開關B S W也成為斷開狀態。 因此，讀出操作時，只將被選讀出塊BKik内的TMR元件 MTJ1、MTJ2、MTJ3、MTJ4電氣連接於被選行内的讀出位元 線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-l)+4 〇 (8 )構造例1 2 構造例1 2顯示1個讀出塊由4個T M R元件構成時之例。構 造例1 2具有接近構造例7的構造。構造例1 2與構造例7相比 ，在下述之點具有特徵：以流到寫入字元線的寫入電流方 向為一定，改變流到寫入位元線的寫入電流方向。 ①電路構造 首先，就電路構造加以說明。 圖44顯示作為本發明構造例1 2的磁性隨機存取記憶體 的主要部分。 記憶單元陣列1 1具有在X方向及Y方向配置成陣列狀的 多數TM R元件1 2。記憶單元陣列1 1具有單元陣列構造：包 含配置於X方向的4xj個TMR元件12和配置於Y方向的η個 T M R元件1 2。 配置於X方向的4個TMR元件12構成1個讀出塊BKik (i=〇 、1、…j、k=0、1、.·· η)。1個歹1J由配置於χ方向的j個讀出塊 BKik構成。記憶單元陣列1 1具有η個行。此外，1個行由配 置於Υ方向的η個讀出塊BKik構成。記憶單元陣列1 1具有j 個行。 塊BKik内的4個TMR元件12—端經由例如由MOS電晶體 -67· 1223451 (63) 發明說明續頁 構成的讀出選擇開關RSW連接於源極線SU (i==〇 ,丨，…』）。 源極線S L i在Y方向延伸，例如在1行内只設1條。 源極線S L i經由例如由M 〇 s電晶體構成的行選擇開關 2 9 C連接於接地點。 謂出操作時，在被選列，讀出塊BKik内的讀出選擇開關 RSW成為接通狀態。此外，在被選行，行選擇開關29C成 為接狀態狀態，所以源極線S L i的電位成為接地電位。即 ’項出電流只流到位於被選列及被選行交點的讀出塊BKik 内的T M R元件1 2。 又，讀出操作時，在非選行，行選擇開關29C為斷開狀 態，所以非選行的讀出塊BKik内的TMR元件12他端成為被 互相短路的狀態。 這種情況，若非選行内的讀出位元線BL4 (j-l)+l、BL4 (j-l)+2、BL4 (j_l) + 3、BL4 (j-l)+4的電位不同，則有時也會給 與讀出操作影響，所以關於非選行内的讀出位元線BL4 (j-l)+l、BL4 (j-l)+2、BL4 (j-l)+3、BL4 (j-l)+4的電位，先使 其分別成為同電位（例如接地電位）。 此外，讀出操作時，在非選列，讀出選擇開關RSW1為 斷開狀態，所以關於非選列的讀出塊BKik内的TMR元件12 他端，也成為被互相短路的狀態。 讀出塊BKik内的4個T M R元件1 2他端分別獨立連接於讀 出位元線 BL4 、BL4 (j-l) + 2、BL4 (j-l)+3、BL4 (j-l)+4 。即，與1個讀出塊BKik内的4個T M R元件1 2對應’在1個 行内配置 4條讀出位元線 BL4 (j-l)+l、BL4 (j-l)+2、BL4 (j-l) + 3 •68- 1223451 (64) 發明說明績頁 :一一〜—V:. ，乂 ' .一·，：* · 、BL4 (j-l)+4 〇 讀出位元線 BL4 (j-l)+卜 BL4 (j-l)+2、BL4 (j-l)+3、BL4 (j-l)+4 在Y方向延伸’其一端經由行選擇開關（M0S電晶體）29C 連接於共同資料線3 〇。共同資料線3 〇連接於讀出電路（例 如包含感測放大器、選擇器及輸出緩衝器）2 9 B。 輸入行選擇線信號CSLi (i=0、I、…j)到行選擇開關29C。 行解碼器3 2輸出行選擇線信號c s L i。 在本例’讀出位元線 BL4 (j-l)+l、BL4 (j-l)+2、BL4 (j-l) + 3 、BL4 (j-1)+4亦起作用作為寫入位元線。 即，讀出 / 寫入位元線 BL4 (j-l)*H、BL4 (j-l)+2、BL4 (j-l)+3 、BL4 (j-l)+4的一端連接於包含行解碼器和寫入位元線驅 動器/吸收器的電路塊2 9 A，其他端連接於包含行解碼器和 寫入位元線驅動器/吸收器的電路塊3 1。 寫入操作時’電路塊29A、3 1成為動作狀態。而且，按 知、寫入資料’在向電路塊2 9 A的方向或向電路塊3 1的方向 ，寫入電流流到讀出/寫入位元線BL4 (j-l)+l、BL4 (j-l) + 2、 BL4 (j-l) + 3、BL4 (j-l)+4 〇 在構成讀出塊BKik的4個TMR元件12附近配置X方向延 伸的寫入字元線WWLk (k=l、…η)。本例關於X方向延伸的 寫入字元線，在1列内只配置1條。 寫入字元線WWLk的一端連接於寫入字元線驅動器 23A-k，其他端連接於寫入字元線吸收器24-lc。 讀出選擇開關（MOS電晶體）RSW的閘極及塊選擇開關 (Μ〇S電晶體）B S W的閘極均連接於讀出字元線RWLk (k= 1 •69- 1223451 (65) 發明說明續頁 .•一. .... 、…η) °讀出字元線尺…“在1個列内只配置1條，與配置於 Χ方向的多數塊BKjk共用。 列解碼器25-k (k=l、…η)在寫入操作時，根據列位址信號 選擇多數列中的1個。寫入字元線驅動器23A-k供應寫入電 流給被選列内的寫入字元線WWLk。寫入電流被寫入字元 線吸收器24-k吸收。 列碼器2 5 - k在讀出操作時，根據列位址信號選擇多數列 中的1個。寫入字元線驅動器23B-k供應讀出電壓（ = ’，ΗΠ)給 被選列内的讀出字元線RWLk。 在本例的磁性隨機存取記憶體，1個行由多數讀出塊構 成，各讀出塊内的多數T M R元件分別連接於不同的讀出位 元線。因此，藉由一次的讀出步驟，可一次讀出謂出塊内 的多數T M R元件的資料。 此外，讀出塊内的多數T M R元件的一端被共同連接。此 外，讀出位元線亦起作用作為寫入位元線’無需將只起作 用作為寫入位元線的配線設於單元陣列内。因此’可間化 單元陣列構造。 ②裝置構造 其次，就裝置構造加以說明。 磁性隨機存取？己憶體1 ，和圖44相同的 圖4 5的截面構造 [1 ]截面構造 圖4 5顯示作為本發明構造例1 2的 塊分的裝置構造1。 取得對應 此外，在 又，為了可和圖44的電路元件 符號附加於圖4 5所示的元件上。 -70· 1223451 (66) 發明說明續頁 省略圖44的塊選擇電晶體B S W。 在半導體基板4 1表面區域配置讀出選擇開關（MO S電晶 體）RSW。讀出選擇開關RSW1的源極透過接觸插塞46連接 於源極線S L 1。源極線S L 1例如在Y方向（行方向）成一直線 延伸，經由記憶單元陣列區域周邊部的行選擇開關連接於 接地點V S S。 讀出選擇開關（MOS電晶體）RSW的閘極成為讀出字元 線RWL 1。讀出字元線RWL 1在X方向延伸。在讀出選擇開關 RSW1上配置Y方向排列的4個TMR元件（MTJ (磁性穿透接 面）元件）MTJ1、MTJ2、MTJ3、MTJ4。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43電氣 連接上部電極45和讀出選擇開關RSW1的汲極。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線（寫入位元線）BL1、BL2、BL3、BL4 。讀出位元線BL1、BL2、BL3、BL4在Y方向（行方向）延伸。 T M R元件MTJ 1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 · 位元線 BL1、BL2、BL3、BL4。，對於 4 個 TMR 元件 MTJ1 、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 BL1、BL2、BL3、 BL4。 寫入字元線WWL1配置於TMR元件MTJ1、MTJ2、MTJ3、 IVITJ4的正上方且其附近。寫入字元線WWL1在X方向（列方 向）延伸。 本例對於構成讀出塊的4個TMR元件MTJ1、MTJ2、MTJ3 -71 - 1223451 (67) 發明說明讀頁 、MTJ4設有1條寫入字元線WWL1。但是，代替此，例如也 可以堆積4個TMR元件MTJ1、MTJ2、MTJ3、MTJ4，使其與4 個TMR元件MTJ1、MTJ2、MTJ3、MTJ4對應而設置4條寫入 字元線。 此外，本例對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置X方向延伸的寫入字元線WWL1，在其下部配 置Y方向延伸的讀出位元線BL1、BL2、BL3、BL4。
但是，對於TMR元件MTJ1、MTJ2、MTJ3、MTJ4的寫入字 元線WWL1和讀出位元線BL1、BL2、BL3、BL4的位置關係並 不限於此。 例如也可以如圖97所示，對於TMR元件MTJ卜MTJ2、MTJ3 、MTJ4，在其下部配置X方向延伸的寫入字元線WWL1，在 其上部配置Y方向延伸的讀出位元線BL1、BL2、BL3、BL4。 根據這種裝置構造，讀出塊内的多數TMR元件MTJ1、 MTJ2、MTJ3、MTJ4分別電氣連接於不同的讀出位元線（寫 入字元線）BL1、BL2、BL3、BL4。 因此，藉由一次的讀出步驟，可一次讀出讀出塊内的多 數 TMR 元件 MTJ1、MTJ2、MTJ3、MTJ4的資料。 此外，讀出塊内的多數TMR元件MTn、MTJ2、MTJ3、MTJ4 的一端被共同連接，連接於1個讀出選擇開關RSW。此外 ，在X方向延伸的寫入字元線WWL1為讀出塊内的多數 TMR元件MTJ1、MTJ2、MTJ3、MTJ4所共有。因此，單元陣 . 列構造不會變成複雜。 [平面構造] -72- 1223451 (68) 發明說明續頁 圖46為在圖45的裝置構造顯示TMR元件、寫入字元線及 讀出位元線（寫入位元線）的位置關係。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的上部電極45例如具 -有方形圖案，在其一部分設有對於接觸插塞的接觸區域。\ TMR元件MTJ1、MTJ2、MTJ3、MTJ4配置於X方向，其容 易磁化軸向著Y方向。即，TMR元件MTJ1、MTJ2、MTJ3、 MTJ4在Y方向具有長的長方形。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4配置於寫入字元線 WWL1和讀出位元線（寫入字元線）BL1、BL2、BL3、BL4的交 _ (9)其他 構造例1〜1 2雖然以使用MOS電晶體作為磁性隨機存取 記憶體的讀出選擇開關、列選擇開關、行選擇開關及塊選 擇開關為前提，但也可以使用其以外的開關元件，例如 MIS (金屬絕緣體半導體）電晶體（包含MOSFET)、MES (金屬 半導體）電晶體、接面（junction)電晶體、雙載子電晶體或 二極體作為讀出’選擇開關。 2 . T M R元件的構造例 圖4 7至圖4 9顯示T M R元件的構造例。 圖47之例所示的TMR元件為最基本的構造，具有兩個強 磁性層和為其所夾的穿隧阻擋層。 在兩個強磁性層中固定磁化方向的固定層（鎖住層）附 加用作固定磁化方向的反強磁性層。兩個強磁性層中可自 由改變磁化方向的自由層（記憶層）利用由寫入字元線和 -73- 1223451 (69) 發明說明續頁 寫入位元線所作的合成磁場決定磁化方向。 圖4 8之例所示的T M R元件與圖4 7之例的T M R元件相比 ，係以使偏壓電壓增大為目的，在TMR元件内設有兩個穿 隧阻擋層。 圖48的TMR元件亦可說是具有串聯連接兩個圖47的 T M R元件的構造（雙接面構造）。
在本例，T M R元件具有個強磁性層，在這些強磁性層間 配置穿隧阻擋層。在兩端的兩個強磁性層（鎖住層）分別附 加反強磁性層。三個強磁性層中可自由改變磁化方向的自 由層（記憶層）成為正當中的強磁性層。 圖4 9之例所示的T M R元件與圖4 7之例的T M R元件相比 ，容易封閉作為記憶層的強磁性層内的磁力線。 本例的T M R元件可說是將圖4 7的T M R元件的記憶層取 代由兩個強磁性層和夾在這些強磁性層間的非磁性金屬 層（例如銘）構成的記憶層者。
藉由T M R元件的記憶層具有由兩個強磁性層和夾在這 些強磁性層間的非磁性金屬層構成的二層構造，在構成記 憶層的兩個強磁性層内，磁力線容易封閉。即，在構成記 憶層的兩個強磁性層内可防止反磁場成分產生，所以可實 現M R比的提高等。 以上雖然就T M R元件的構造例加以說明，但關於本發明 (電路構造、裝置構造、讀出操作機構、讀出電路及製造 方法），T M R元件的構造並不被特別限定。上述三個構造 例只不過顯示作為T M R元件構造的代表例。 -74- 1223451 (70) I發明說明續頁 3 .周邊電路的電路例 以下，就寫入字元線驅動器/吸收器的電路例、窝入位 元線驅動器/吸收器的電路例、讀出字元線驅動器的電路 · 例、列解碼器的電路例、行解碼器的電路例及讀出電路（包 . 含感測放大器）的電路例依次加以說明。 (1 )寫入驅動器/吸收器 ①構造例1、2、4、6的情況 圖5 0顯示適用於構造例1、2、4、6的寫入字元線驅動器 /吸收器的電路例。 胃 假設讀出塊由4個T M R元件構成，這些4個T M R元件為行 位址信號的低位兩位元CA0、CA1所選擇。同圖關於寫入字 元線吸收器，只顯示1列分。 寫入字元線驅動器23A含有P通道MOS電晶體QP 1、QP2 、QP3、QP4和反及（NAND)閘電路 ND1、ND2、ND3、ND4。寫 入字元線吸收器24-n由N通道MOS電晶體QN1、QN2、QN3 、QN4構成。 P通道MOS電晶體Qp 1的源極連接於電源端子VDD，其 I 沒極經由共同資料線（共同驅動線）3 〇及列選擇開關RSW2 連接於寫入字元線WWL4 (n-1)+1的一端。反及閘電路ND1 的輸出端子連接於p通道Μ 〇 s電晶體QP 1的閘極。N通道 Μ 0 s電晶體Q Ν 1的源極連接於接地端子ν S S，其汲極連接 · 於寫入字元線WWL4 (η·1)+ι的他端。 ， 反及閘電路N D 1的輸出信號為，，〇 ”時，寫入電流流到被選 列（列選擇開關RSW2成為接通狀態的列）内的寫入字元線 -75· 1223451 (71) 發明說明續頁 WWL4 (n-l)+l 0 P通道MOS電晶體QP2的源極連接於電源端子vDD，其 汲極經由共同貝料線（共同驅動線）3 0及列選擇開關rsw2 * 連接於寫入字元線WWL4 (n-l)+2的一端。反及閘電路ND2 -的輸出端子連接於P通道MOS電晶體qP2的閘極。N通道 Μ 0 S電晶體Q N 2的源極連接於接地端子v S S ,其沒極連接 於寫入字元線WWL4 (η-1)+2的他端。 反及閘電路N D 2的輸出#號為”時，寫入電流流到被 選列（列選擇開關RSW2成為接通狀態的列）内的寫入字元 參 線 WWL4 (η-1)+2。 Ρ通道M〇S電晶體QP3的源極連接於電源端子VDD，其 沒極經由共同資料線（共同驅動線）30及列選擇開關RSW2 連接於寫入字元線WWL4 (n-l) + 3的一端。反及閘電路nd3 的輸出端子連接於P通道MOS電晶體QP3的閘極。N通道 Μ〇S電晶體Q N 3的源極連接於接地端子v s s，其沒極連接 於寫入字元線WWL4 (η-1)+3的他端。 反及閘電路N D 3的輸出信號為” 〇 ”時，寫入電流流到被籲 選列（列選擇開關RSW2成為接通狀態的列）内的寫入字元 線 WWL4 (η-ΐ) + 3。 Ρ通道MOS電晶體QP4的源極連接於電源端子vDD，其 沒極經由共同資料線（共同驅動線）30及列選擇開關RSW2 . 連接於寫入字元線WWL4 (n-l)+4的一端。反及閘電路ND4 ^ 的輸出端子連接於！>通道M〇S電晶體qP4的閘極。n通道 Μ 0 S電晶體q N 4的源極連接於接地端子v s s，其汲極連接 -76· 1223451 (72) 發明說應 於 選 線 〇 入 電 寫 (Π 出 > 出 1 位 輸 信 寫 寫入字元線WWL4 (η-1)+4的他端。 反及閘電路ND4的輸出信號為，，〇”時，寫入電流流到被 列（列選擇開關RSW2成為接通狀態的列）内的寫入字元 . WWL4 (η])+4。 \ 輸入寫入信號WRITE到反及閘電路ΝΑΙ、NA2、NA3、NA4 寫入信號WRITE在寫入操作時成為”η，，。再者，分別輸 不同的低位行位址信號CA0、/CA0、CA1、/CA1到反及閘 路 ΝΑΙ、ΝΑ2、ΝΑ3、ΝΑ4 〇 即’在本例，行位址信號bCA〇、bCA1係被選列内的4條春 入字疋線（讀出位元線）中為選擇1條寫入字元線WWL4 -ι)+ι而所使用，輸入到反及電路。 行位址k號CA0、bCAl係被選列内的4條寫入字元線（讀 位元線）中為選擇1條寫入字元線WWL4 (心1) + 2而所使用 輸入到反及電路ND2。 行位址信號bCAO、CA1係被選列内的4條寫入字元線（讀 位元線）中為選擇丄條寫入字元線WWM (11])+3而所使用 輸入到反及電路ND3。 Φ 行位址信號CAO、CA1係被選列内的4條寫入字元線（讀出 元線）中為選们條寫入字元線WWL4 (n_1)+4而所使用， 入到反及電路ND4。 又be礙bCA1為具有反轉CA0及CA1位 號。 在這種寫入字元線驅動器/吸收_ 一 汉队态万面，寫入操作時， 入信號WRITE成為”H”，例如4個反及n 久次閘電路ND1、ND2、 •77- 1223451 (73) 發明説明續頁 ND3、ND4中的1個輸出信號成為”l”。 例如CAO及CA1均為”0”時，反及閘電路NDi的輸入信號 全部成為’’ 1 ”，反及閘電路ND 1的輸出信號成為，，〇。其結 ' 果，P通道MOS電晶體QP1成為接通狀態，寫入電流流到 寫入字元線WWL4 (n-l)+l。 此外，CA0為"1”、CA1為”〇”時，反及閘電路Ν〇2的輸 入信號全部成為”1”，反及閘電路ND2的輸出信號成為"〇π 。其結果，Ρ通道MOS電晶體QP2成為接通狀態，寫入電 流流刻寫入羊元線W W L 4 (η -1) + 2。 嫌^ 此外，CA0為”0”、CA1為”1”時，反及閘電路ND3的輸 入信號全部成為” π，反及閘電路ND3的输出信號成為”〇,， 。其結果，Ρ通道MOS電晶體QP3成為接通狀態，寫入電 流流到寫入半元線WWL4 (η-1)+3。 此外，CA0及CA1為”1”時，反及閘電路ND4的輸入信號 全部成為” 1 ’’，反及閘電路N D4的輸出信號成為"〇，，。其結 果，P通道MOS電晶體QP4成為接通狀態，寫入電流流到 寫入字元線WWL4 (n-l)+4。 籲 ②構造例7、9、1 0、1 1的情況 圖5 1顯示適用於構造例7、9、1 0、1 1的寫入位元線驟動 器/吸收器的電路例。 寫入位元線顆*動器/吸收器29AX包含P通道電晶f · Qp5、QP6、N通道MOS電晶體QN5、QN6、反及閘電路ND5 % 、ND6、及閘電路AD1、AD2及反相器INV1、INV2。 ρ通道MOS電晶體QP5連接於電源端子VDD和寫入位元 -78- 1223451 (74) 發明說明 線WBL1的一端之間。反及閘電路ND5的輸出信號供應給P 通道Μ 0 S電晶體Q P 5的閘極。n通道Μ 0 S電晶體Q N 5連接 於寫入位元線WBL1的一端和接地端子ν s S之間。及閘電路 A D 1的輸出信號供應給Ν通道μ 0 S電晶體Q Ν 5的閘極。 Ρ通道MOS電晶體QP6連接於電源端子VDD和寫入位元 線WBLj的一端之間。反及閘電路ND6的輸出信號供應給Ρ 通道MOS電晶體QP6的閘極。ν通道MOS電晶體QN6連接 於寫入位元線WBLj的一端和接地端子VSS之間。及閘電路 AD2的輸出信號供應給N通道MOS電晶體QN6的閘極。 寫入位元線驅動器/吸收器31X包含P通道MOS電晶體 QP7、QP8、N通MOS電晶體QN7、QN8、反及閘電路ND7、ND8 、及閘電路AD3、AD4及反相器INV3、INV4。 ρ通道MOS電晶體QP7連接於電源端子VDD和寫入位元 線WBL1的他端之間❶反及閘電路ND7的輸出信號供應給ρ 通道MOS電晶體QP7的閘極^ N通道MOS電晶體QN7連接 於寫入位元線WBL 1的他端和接地端子V S S之間。及閘電路 AD3的輸出信號供應給N通道MOS電晶體QN7的閘極。 P通道MOS電晶體QP8連接於電源端子VDD和寫入位元 線WBLj的他端之間。反及閘電路ND8的輸出信號供應給ρ 通道MOS電晶體QP8的閘極。N通道MOS電晶體qN8連接 於寫入位元線WBLj的他端和接地端子VSS之間。及閘電路 A D 4的輸出信號供應給N通道Μ 0 S電晶體Q N 8的閘極。 在具有這種結構的寫入位元線驅動器/吸收器29Αχ、31χ 方面，反及閘電路ND5的輸出信號為，，0，，、及閘電路AD3 -79- 1223451 (75) 明說明續ί '· ..〜iv r、.，； 的輸出信號為” 1，·時，從寫入位元線驅動器/吸收器29AX向 寫入位元線驅動器/吸收器31X的寫入電流流到寫入位元 線 WBL1。 \ 此外’反及閘電路N D 7的輸出信號為” 〇 ”、及閘電路a d 1 ·. 的輸出信號為” 1”時，從寫入位元線驅動器/吸收器3丨乂向 寫入位元線驅動器/吸收器29AX的寫入電流流到寫入位元 線 WBL1。 在寫入位元線驅動器/吸收器29AX、3 1X方面，寫入操作 時，寫入信號WRITE成為” 1 ”。此外，在被選列，列位址信春 號的全部位元成為” 1 ”。因此，具有與寫入資料DATA值相 您的方向的寫入電流沉到被選列内的寫入位元線WBLi (i = 1、…j) 0 流到被選列内的寫入位元線WBLi的寫入電流方向係按 照寫入資料DATA值決定。 例如選擇寫入位元線WBL1時，若寫入資料DA丁A為，，i，， ，則反及閘電路ND5的輸出信號成為” 〇,，，及閘電路ad3 的輸出信號成為，，丨"。其結果，從寫入位元線驅動器/吸收籲 器29AX向寫入位元線驅動器/吸收器31χ的寫入電流流到 寫入位元線WBL1。 反之，若寫入資料〇八丁八為，，〇，，，則及；巧本， ^ 二 ^ τ ° 幻汊及閘電路ND7的輸 出信號成為，，〇，，，及閘電路AD1的輸出信號成為，，1”。其結， 從。寫入位元線驅動器/吸收器31X向寫入位元線驅動器' =29AX的寫入電泥泥到寫入位元線wbl 1。 ③構造例5的情況 •80· 1223451 (76) 發明說确續頁 圖5 2顯示適用於構造例5的寫入字元線驅動器。 又’關於構造例5的寫入字元線吸收器，因和圖5 〇所示 的寫入字元線吸收器24-1、…24-n相同而就其說明加以省 略。 在本例只顯示1列分的寫入字元線驅動器。 寫入字元線驅動器33-1包含連接於寫入字元線WWL1、 WWL2、WWL3、WWL4的 P通道 MOS 電晶體 P1、P2、P3、P4。 P通道MOS電晶體PI、P2、P3、P4連接於電源端子VDD和 寫入字元線WWL1、WWL2、WWL3、WWL4之間，為字元線 啟動信號WLEN所控制。字元線啟動信號WLEN係藉由利用 列解碼器解譯列位址信號所得到的信號。 ④構造例1 2的情況 圖5 3顯示適用於構造例1 2的寫入字元線驅動器/吸收器 的電路例。 本例為使寫入字元線驅動器和列解碼器一體化時之例。 寫入字元線驅動器23A-1及列解碼器25-1含有p通道 MOS電晶體QP9和反及閘電路ND9。寫入字元線吸收器 24-1由N通道MOS電晶體QN9構成。 P通道Μ 0 S電晶體Q P 9的源極連接於電源端子v d D，其 沒極連接於寫入字元線WWL 1的一端。反及閘電路ν d 9的 輸出端子連接於Ρ通道MOS電晶體QP9的閘極。ν通道MOS 電晶體Q Ν 9的源極連接於接地端子ν S S，其沒極連接於寫 入字元線WWL1的他端。 反及閘黾路N D 9的輸出仏號為時，寫入電流流到寫 -81- 1223451 (77) 發明說明讀_ 入字元線WWL1。 寫入位元線驅動器23A-I1及列解碼器25·η含有p通道 Μ 0 S電晶體QP1 〇和反及閘電路N D10。寫入字元線吸收器 \ 24-η由Ν通道MOS電晶體QN10構成。 * Ρ通道MOS電晶體QP10的源極連接於電源端子VDD，其 汲極連接於寫入字元線WWLn的一端。反及閘電路ND1(^々 輸出端子連接於P通道MOS電晶體QPl〇的閘極。N通道 Μ 0 S電晶體QN 10的源極連接於接地端子v S S，其；;及極連接 於寫入字元線WWLn。 _ 反及閘電路ND 10的輸出信號為”〇”時，寫入電流流到寫 入字元線WWLn。輸入寫入信號WRITE到反及開電路NA9、 ΝΑ 10。寫入信號WRITE在寫入操作時成為”η"。 在這種寫入字元線驅動器/吸收器方面，寫入操作時， 寫入信號WRITE成為” Η”，所以例如由列位址信號所選列 内的反及閘電路ND9、ND10的輸出信號成為” L"。其辞果， 寫入電流流到被選列内的寫入字元線WWLk 、...n)。 (2 )寫入驅動器/吸收器 _ ①構造例1、2、4、5、6的情況 圖5 4顯示適用於構造例1、2、4、5、6的耷入厂-μ j两入位7L線驅 動器/吸收器的電路例。 寫入位元線驅動器/吸收器29A包含P通道M〇s電晶體 · QP5、QP6、N通道MOS電晶體QN5、QN6、反及閘電路ND5 、ND6、及閘電路ADI、AD2及反相器INV1、INV2。 P通道MOS電晶體QP5連接於電源端子vdd和寫入位元 -82- 1223451 (78) 發明說明績頁 V1 一_— — 一 線WBL1的一端之間。反及閘電路ND5的輸出信號供應給P 通道MOS電晶體QP5的閘極。N通道M0S電晶體QN5連接 於寫入位元線WBL 1的一端和接地端子V s s之間。及閘電路 AD 1的輸出信號供應給N通道MOS電晶體QN5的閘極。 P通道MOS電晶體QP6連接於電源端子VDD和寫入位元 線WBLj的一端之間。反及閘電路ND6的輸出信號供應給p 通道M〇S電晶體QP6的閘極。N通道MOS電晶體QN6連接 於寫入位元線WBLj的一端和接地端子V S S之間。及閘電路 A D 2的輸出信號供應給N通道Μ 0 S電晶體Q N 6的閘極。 寫入位元線驅動器/吸收器31包含Ρ通道MOS電晶體 QP7、QP8、Ν通道MOS電晶體QN7、QN8、反及閘電路Nt)7 、ND8、及閘電路AD3、AD4及反相器INV3、INV4。 P通道MOS電晶體QP7連接於電源端子VDD和寫入位元 線WBL1的他端之間。反及閘電路ND7的輸出信號供應給p 通道MOS電晶體QP7的閘極。N通道MOS電晶體QN7連接 於寫入位元線WBL 1的他端和接地端子V S S之間。及閘電路 A D 3的輸出信號供應給N通道Μ 0 S電晶體Q N 7的閘極。 ρ通道MOS電晶體QP8連接於電源端子VDD和寫入位元 線WBLj的他端之間。反及閘電路ND8的輸出信號供應給ρ 通道Μ〇S電晶體Q P 8的閘極。N通道Μ 0 S電晶體Q N 8連接 於寫入位元線WBLj的他端和接地端子VSS之間。及閘電路 A D 4的輸出信號供應給N通道Μ 0 S電晶體Q N 8的閘極。 在具有這種結構的寫入位元線驅動器/吸收器29A、3 1方 面，反及閘電路N D 5的輸出信號為”〇"、及閘電路a D 3的輸出 -83- 1223451 (79) 發明說明續頁 ί呂號為π 1 ’’時，從寫入位元線驅動器/吸收器29A向寫入位 元線驅動器/吸收器3 1的寫入電流流到寫入位元線WBL1。 此外，反及閘電路ND7的輸出信號為，，0，，、及閘電路AD1 ‘ 的輸出信號為” 1 ”時，從寫入位元線驅動器/吸收器3丨向寫 ' 入位元線驅動器/吸收器29Α的寫入電流流到寫入位元線 WBL1。 在寫入位元線驅動器/吸收器29A、3 1方面，寫入操作時 ，寫入信號WRITE成為” 1 ’，。此外，在被選行，高位行位址 信號的全部位元成為” 1 ”。因此，具有與寫入資料DATA值 _ 相應的方向的寫入電流流到被選行内的寫入位元線WBLi (i = 1、· · · j) 〇 流到被選行内的寫入位元線WBLi的寫入電流方向係按 照寫入資料DATA值決定。 例如選擇寫入位元線WBL1時，若寫入資料DATA為，· 1 ” ’則反及閘電路N D 5的輸出信號成為，，〇，，，及閘電路A D 3 的輸出信號成為”丨，，。其結果，從寫入位元線驅動器/吸收 器29 A向寫入位元線驅動器/吸收器3丨的寫入電流流到寫_ 入位元線WBL1。 反之，若寫入資料DATA為，則反及閘電路ND7的輸 出^號成為”，及閘電路A D 1的輸出信號成為” 1 ”。其結 果，彳文寫入位元線驅動器/吸收器31向寫入位元線驅動器/ 及收器29A的寫入電流流到寫入位元線wblI。 篡 ②構造例7、9、1 1的情況 圖55顯示適用於構造例7、9、u的寫入字元線驅動器/ • 84- 1223451 (80) 發明說明續頁 吸收器的電路例。 假設讀出塊由4個T M R元件構成，這些4個T M R元件為行 位址信號的低位兩位元CA0、CA1所選擇。同圖關於寫入字 元線吸收器，只顯示1列分。 寫入字元線驅動器23AX含有P通道MOS電晶體QP1、QP2 、QP3、QP4和反及（NAND)閘電路 ND1、ND2、ND3、ND4。寫 入字元線吸收器24X-n由N通道MOS電晶體QN1、QN2、QN3 、QN4構成。 P通道Μ Ο S電晶體Q P 1的源極連接於電源端子v D D，其 汲極經由共同資料線（共同驅動線）3 0及行選擇開關CSW2 連接於寫入字元線WWL4 (η-1)+1的一端。反及閘電路ND1 的輸出端子連接於P通道MOS電晶體QPi的閘極。N通道 MOS電晶體QN 1的源極連接於接地端子VSS，其沒極連接 於寫入字元線WWL4 (n-l)+l的他端。 反及閘電路ND1的輸出仏號為’’ 0 π時，寫入電流流到被選 行（行選擇開關CSW2成為接通狀態的行）内的寫入字元線 WWL4 (η-1)+1〇 Ρ通道MOS電晶體QP2的源極連接於電源端子vdd，其 汲極經由共同資料線（共同驅動線）3 0及行選擇開關CSW2 連接於寫入字元線WWM (n-l) + 2的一端。反及問電路ND2 的輸出端子連接於P通道MOS電晶體QP2的閘極。N通道 MOS電晶體QN2的源極連接於接地端子VSS，其沒極連接 於寫入字元線WWL4 (n-l)+2的他端。 反及閘電路ND2的輸出信號為· "0"時，寫入電流流到被 -85 - 1223451 (81) 發明說明續頁 選行（行選擇開關CSW2成為接通狀態的行）内的寫入字元 線 WWL4 (η·1)+2。 Ρ通道MOS電晶體QP3的源極連接於電源端子Vdd ,其 ' 汲極經由共同資料線（共同驅動線）3 0及行選擇開關CSW2 ， 連接於寫入字元線W WL4 (η-1 ) + 3的一端。反及閘電路ND3 的輸出端子連接於P通道MOS電晶體qp3的閘極。N通道 MOS電晶體QN3的源極連接於接地端子VSS，其汲極連接 於寫入字元線WWL4 (n-l)+3的他端。 反及閘電路N D 3的輸出信號為π 〇 ”時，寫入電流流到被 I 選行（行選擇開關CSW2成為接通狀態的行）内的寫入字元 線 WWL4 (η-1) + 3 0 Ρ通道MOS電晶體QP4的源極連接於電源端子vdd，其 汲極經由共同資料線（共同驅動線）3 〇及行選擇開關CSW2 連接於寫入字元線WWL4 (n-1)+4的一端。反及閘電路ND4 的輸出端子連接於P通道Μ 0 S電晶體Q P 4的閘極。N通道 Μ 0 S電晶體Q Ν 4的源極連接於接地端子v S S，其汲極連接 於寫入字元線WWL4 (η-1)+4的他端。 ® 反及閘電路N D4的輸出信號為，，〇 ”時，寫入電流流到被 選行（行選擇開關CSW2成為接通狀態的行）内的寫入字元 線 WWL4 (η-1)+4 〇 輸入寫入信號WRITE到反及閘電路ΝΑΙ、ΝΑ2、ΝΑ3、ΝΑ4 ' 。寫入信號WRITE在寫入操作時成為’’Η "。再者，分別輸 · 入不同的低位行位址信號CA0、/CA0、CA1、/CA1到反及閘 電路 ΝΑΙ、ΝΑ2、ΝΑ3、ΝΑ4。 -86 - 1223451 發明說明績頁 即，在本例，行位址信號bCA0、bCAH系被選行内的4條 寫入字元線（讀出位元線）中為選擇！條寫入字元線WWL4 (n-l)+l而所使用，輸入到反及電路ndi。 行位址信號CA0、bCA1係被選行内的4條窝入字元線（讀 出位元綠）中為選擇！條寫入字元線WWL4 (n训而所使用 ’輸入到反及電路ND2。 行位址信號bCAO、CA丨係被選行内的4條寫入字元線（讀 出4 泉）中為選擇丨條寫入字元線w WL4 & 1 ) + 3而所使用 ’輸入到反及電路ND3。 行位址信號CA〇、CA丨係被選行内的4條寫入字元線（讀出 位兀線）中為選擇i條寫入字元線WWL4 (11_1)+4而所使用， 輸入到反及電路ND4。 又bCAO及bCAl為具有反轉CA〇及CA1位準的位準的反轉 信號。 在14種寫入字元線驅動器/吸收器方面，寫入操作時， 寫入信號WRITE成為"H”，例如4個反及閘電路Nm、ND2、 ND3、ND4中的1個輸出信號成為，，L”。 _ 例如CA0及CA1均為”〇”時，反及閘電路Nm的輸入信號 全部成為” 1 ”，反及閘電路ND丨的輸出信號成為π〇π。其結 果，Ρ通道MOS電晶體QP1成為接通狀態，寫入電流流到 寫入丰元線WWL4 (n-l)+l。 此外，CA0為”厂、CA4”〇”時，反及閘電路卯2的輸， 入信號全部成為”1”，反及閘電路ND2的輸出信號成為”〇” · 。其結果，P通道MOS電晶體QP2成為接通狀態，寫入電 • 87 - 1223451 (83) I發明續充 流流到寫入字元線WWL4 (n·1 )+2。 此外，CA〇為”〇n、CA1為"丨，，時，反及閘電路ND3的輸 入信號全部成為”1” ’反及閘電路ND3的輸出信號成為，，〇，， 。其結果，P通返M〇S電晶體qP3成為接通狀態，寫入電 流流刻寫入字元線WWL4 (n-i)+3。 此外’ CAO及CA 1為’’ 1 ”時，反及閘電路ND4的輸入信號 全部成為’’ 1 ’’ ’反及閘電路N D4的輸出信號成為” 〇，，。其結 果，P通道MOS電晶體QP4成為接通狀態，寫入電流流到 寫入字元線WWL4 (n-l)+4。 ③ 構造例1 〇的情況 圖5 6顯示適用於構造例1 〇的寫入位元線驅動器。 又，關於構造例1 0的寫入位元線吸收器，因和圖5 5所示 的寫入位元線吸收器24-1、…24-n相同而就其說明加以省 略0 在本例只顯示1行分的寫入位元線驅動器。 寫入位元線驅動器33-1包含連接於寫入位元線WBL1、 WBL2、WBL3 ' WBL4的 P通道 MOS 電晶體 pi、P2、P3、P4。 p通道MOS電晶體pi、P2、P3、P4連接於電源端子VDD和 寫入位元線WBL1、WBL2、WBL3、WBL4之間，為位元線啟 動信號BLEN所控制。位元線啟動信號bleN係藉由利用行 解碼器解#向位行位址信號所得到的信號。 ④ 構造例1 2的情況 圖5 7及圖5 8顯示適用於構造例1 2的寫入位元線驅動器/ 吸收器的電路例。 -88 - 1223451 (84) 發明說明續頁 在本例假設讀出塊由4個T M R元件構成，讀出塊内的4 個TMR元件為行位址信號的低位兩位元CAO、CA1所選擇。 此外，記憶單元陣列的行為高位行位址信號，即行位址信 \ 號中除了低位兩位元CAO、CA1之外的行位址信號所選擇。 -又，同圖只顯示寫入位元線驅動器/吸收器的1行分。 寫入位元線驅動器/吸收器2 9 Α包含Ρ通道μ 0 S電晶體 QP5、QP6、QP7、QP8、Ν通道 MOS 電晶體 QN5、QN6、QN7、 QN8、反及閘電路ND5、ND6、ND7、ND8、及閘電路ADI、AD2 、AD3、AD4及反相器 INV1、INV2、INV3、INV4。 _ Ρ通道MOS電晶體QP5連接於電源端子VDD和寫入位元 線BL1的一端之間。反及閘電路ND5的輸出信號供應給ρ 通道MOS電晶體QP5的閘極。Ν通道MOS電晶體QN5連接 於寫入位元線BL 1的一端和接地端子V S S之間。及閘電路 A D 1的輸出信號供應給Ν通道Μ 0 S電晶體Q Ν 5的閘極。 ρ通道Μ 0 S電晶體Q Ρ 6連接於電源端子V D D和寫入位元 線BL2的一端之間。反及閘電路N D 6的輸出信號供應給ρ 通道Μ〇S電晶體Q Ρ 6的閘極。Ν通道Μ〇S電晶體Q Ν 6連接 _ 於寫入位元線BL2的一端和接地端子V S S之間。及閘電路 AD2的輸出信號供應給Ν通道MOS電晶體QN6的閘極。 ρ通道MOS電晶體QP7連接於電源端子VDD和寫入位元 線BL3的一端之間。反及閘電路N D 7的輸出信號供應給ρ · 通道Μ 0 S電晶體Q P 7的閘極。N通道Μ 0 S電晶體Q N 7連接 . 於寫入位元線BL3的一端和接地端子V S S之間。及閘電路 A D 3的輸出信號供應給Ν通道Μ 0 S電晶體Q Ν 7的問極。 -89- 1223451 (85) 發明說明續頁 P通道MOS電晶體QP8連接於電源端子VDD和寫入位元 線BL4的一端之間。反及閘電路ND8的輸出信號供應給P 通道Μ〇S電晶體Q P 8的閘極。n通道Μ 0 S電晶體Q N 8連接 ' 於寫入位元線BL4的一端和接地端子VSS之間。及閘電路 A D 4的輸出信號供應給Ν通道μ 0 S電晶體Q Ν 8的閘極。 寫入位元線驅動器/吸收器3 1包含ρ通道Μ 0 S電晶體QP9 、QP10、QP11、QP12、Ν通道 m〇S 電晶體 QN9、QN10、QN11 、QN12、反及閘電路ND9、ND10、ND11、ND12、及閘電路 AD5、AD6、AD7、AD8及反相器 INV5、INV0、INV7、INV8。 _ ρ通道MOS電晶體QP9連接於電源端子VDD和寫入位元 線B L 1的他端之間。反及閘電路ν D 9的輸出信號供應給ρ 通道Μ 0 S電晶體Q ρ 9的閘極。ν通道Μ〇S電晶體Q Ν 9連接 於寫入位元線β L 1的他端和接地端子ν S S之間。及閘電路 A D 5的輸出信號供應給Ν通道Μ 0 S電晶體Q Ν 9的閘極。 Ρ通道MOS電晶體Qpi〇連接於電源端子Vdd和寫入位元 線BL2的他端之間。反及閘電路nd 1〇的輸出信號供應給ρ 通道MOS電晶體qP1〇的閘極。Ν通道m〇S電晶體QN10連接籲 於寫入位元線BL2的他端和接地端子VSS之間。及閘電路 A 〇 6的輸出信號供應給ν通道Μ 0 S電晶體QN10的閘極。 Ρ通道Μ 0 s電晶體QP 1 1連接於電源端子V D D和寫入位元 線BL3的他端之間。反及閘電路ND11的輸出信號供應給ρ · 通道M0S電晶體QP11的閘極。N通道MOS電晶體QN11連接 · 於寫入位元線BL3的他端和接地端子VSS之間。及閘電路 A D 7的輸出信號供應給N通道Μ Ο S電晶體QN 1 1的閘極。 -90- (86) 1223451 發明說萌讀貧 p通I|：M0S電晶體QP12連接於電源端子VDD和寫入位元 j BL4的他端之間。反及閘電路NDi2的輸出信號供應給p 辿道MOS電晶體Qpi2的閘極。N通道Mos電晶體連接 、；寫入位το線BL4的他端和接地端子vss之間。及閘電路 AD8的輸出信號供應給N通道M〇s電晶體QN12的閘極。 、“有這種結構的寫入位元線驅動器/吸收器2 9 A、3 1 ，反及閘電路ND5的輸出信號為”〇”、及閘電路AD5 寫 。；為1 ’’時’從寫入位元線驅動器/吸收器2 9 Α向 位兀線驅動器/吸收器31的寫入電流流到寫入位元線 ,,^ 久久閘電路ND9的輸出信號為”0，，、及閘電路AD1 的輸出信號 入p ； 1 ’’時’從寫入位元線驅動器/吸收器3 1向寫 泉驅動器/吸收器2 9 A的寫入電流流到寫入位元線 的輸出1 寫入位^ BL2 〇
電路N D 6的輸出信號為，，〇 ·，、及閘電路ad 6 ’·時，從寫入位元線驅動器/吸收器29 A向 器/吸收器3 1的寫入電流流到寫入位元線 的輸出广 巧電路ND10的輸出信號為，，〇”、及閘電路AD2 入位- '為1 ’時’從寫入位元線驅動器/吸收器3 1向寫 疋線驅备 B L 2。 * /吸收器2 9 A的窝入電流流到寫入位元線 ' 此外 的輸出 、 閉電路N D 7的輸出信號為，，〇，·、及閘電路a D 7 '為”1’’時，從寫入位元線驅動器/吸收器29 A向 -91 - 1223451 (87) 發明說明蟓頁覔 . .. ·. 寫入位兀線驅動器/吸收器3丨的寫入電流流到寫入位元線 BL3。 此外’反及閘電路ND 1 1的輸出信號為” 〇 ”、及閘電路a D 3 · 的輸出信號為” 1，，時，從寫入位元線驅動器/吸收器3丨向寫二 入位元線驅動器/吸收器29A的寫入電流流到寫入位元線 BL3。 此外’反及閘電路N D 8的輸出信號為’，〇 "、及閘電路A D 8 的輸出信號為” 1 ”時，從寫入位元線驅動器/吸收器29A向 寫入位元線驅動器/吸收器3丨的寫入電流流到寫入位元線_ BL4。 此外’反及閘電路ND 12的輸出信號為” 0 ”、及閘電路A D 4 的輸出信號為” 1 ”時，從寫入位元線驅動器/吸收器3丨向寫 入位元線驅動器/吸收器2 9 A的寫入電流流到寫入位元線 BL4。 在寫入位元線驅動器/吸收器2 9 A、3 1方面，寫入操作時 ，寫入信號WRITE成為” 1 %此外，在被選行，高位行位址 信號的全部位元，即行位址信號中除了低位兩位元CAO、 Φ C A 1之外的行位址信號的全部位元成為π 1 π。 低位行位址信號CAO、CA1係用作選擇被選行内的4條寫 入位元線BL1、BL2、BL3、BL4中的1條的信號。具有與寫入 資料DATA值相應的方向的寫入電流流到被選的位元線。 · 流到被選行内的被選寫入位元線的寫入電流方向係祛 % 照寫入資料DATA值決定。 例如選擇寫入位元線BL 1時（CA〇=”〇"、CA1=’’0’’時），若寫 -92· 1223451 (88) 發明說明績頁 入資料DATA為”1”，則反及閘電路ND5的輸出信號成為，，〇，， ，及閘電路A D 5的輸出信號成為，，1 ”。其結果，從寫入位 元線驅動器/吸收器2 9 A向寫入位元線驅動器/吸收器3 1的 寫入電流流到寫入位元線B L 1。 反之，若寫入資料DATA*，’〇，，，則反及閘電路ND9的輸 出信號成為π 0 ”，及閘電路AD 1的輸出信號成為，，1 ”。其結 果，從寫入位元線驅動器/吸收器3丨向寫入位元線驅動器/ 吸收器2 9 Α的寫入電流流到寫入位元線β L 1。 此外，選擇寫入位元線BL2時（CA0=，，1”、CAl="On時），若 寫入資料DATA為”1，，，則反及閘電路ND6的輸出信號成為 ，及閘電路A D 6的輸出信號成為” 1，，。其結果，從寫入 位元線驅動器/吸收器2 9 A向寫入位元線驅動器/吸收器3 1 的寫入電流流到寫入位元線B L 2。 反之’若寫入資料DATA為’，〇，，，則反及閘電路ND10的輸 出化號成為’’ 0 ·’，及閘電路A D 2的輸出信號成為，，1，，。其結 果，從寫入位元線驅動器/吸收器3丨向寫入位元線驅動器/ 吸收器2 9 A的寫入電流流到寫入位元線b L 2。 此外，選擇寫入位元線BL3時（CA0="0，·、CA1 =，T·時），若 寫入資料DATA為"1’·，則反及閘電路ND7的輸出信號成為 π〇π，及閘電路AD7的輸出信號成為"1，，。其結果，從寫入 位元線驅動器/吸收器29Α向寫入位元線驅動器/吸收器 的寫入電流流到寫入位元線B L 3。 反之，寫入資料DATΑ為’’0’，，則反及閘電路ND1 1的輸出 仏號成為〇 ’及閘電路A D 3的輸出信號成為” 1 ” ^其結果 •93- (89) 發明說明績頁: 從寫入位元線驅動器/吸收器3丨向寫入位元線驅動器/ °及 #_ 咨2 9 A的寫入電流流到寫入位元線b l 3。 匕外’遙擇寫入位元線BL4時（CAO==’’i·，、CA1=，，1，，時），若 寫入資料DATA為”1”，則反及閘電路ND8的輸出信號成為 〇M，及閘電路AD8的輸出信號成為”1”。其結果，從寫入 元線驅動备/吸收器2 9 A向寫入位元線驅動器/吸收器3 1 的寫入電流流到寫入位元線BL4。 反之，寫入資料data為則反及閘電路ND12的輸出 信號成為”0”，及閘電路AD4的輸出信號成為，1 "。其結果 ，從寫入位元線驅動器/吸收器3丨向寫入位元線驅動器/ 吸收器29A的寫入電流流到寫入位元線BL4。 (3 )崎出字元線驅動器 圖5 9顯示讀出字元線驅動器的電路例。 關於讀出字元線驅動器，在全部構造例卜12可形成相同 構造。以下說明的讀出字元線驅動器為含有列解碼器功能 的列解碼器及讀出字元線驅動器。同圖只就丨列分的讀出 丰元線驅動器加以顯示。 讀出字元線驅動器23B-1由及閘電路AD9構成。輸入讀出 k號READ及列位址信號及閘電路ad 9。 讀出信號係在讀出操作時成為”Η ”的信號。即，在讀出 操作以外的模式，讀出字元線RWL1的電位不會成為"Η" 。讀出操作時，在被選列，列位址信號的全部位元成為，,η,· ，所以讀出字元線RWL1的電位成為”η”。 (4)列解碼器 -94- (90) 發明說明續頁 圖60顯示列解碼器的電路例。 =用於構造例1〜4、6、12的列解碼器例如可形成如下的 構坆。又，同圖只就！列分的列解碼器2 5 _丨加以顯示。. 列解碼器25-1由及閘電路AD11構成。輸入列位址信號到· 及閘電路副。在被選列，因列位址信號的全部位 . 而列解碼器25-1的輸出信號RL1成為"H”。 ，·· 圖6 3顯示列解碼器的電路例。 使用於構造例5的列解碼器例如可形成如下的構造。又 同圖只就1列分的列解碼器2 5 ]加以顯示。 癱 二列解碼器25-1由4個及閘電路AD13〜AD16構成。輸入寫入 U wriTE、列位址信號及行位址信號的低位兩位元㈤、 <:八1到閘電路八〇13〜八〇16。 寫入操作時，寫入信號WRITE成為”H”，在被選列列 位址信號的全部位元成為"H"。此外，在被選列，根據行 位址信號的低位兩位元CA0、CA1選擇（列内的4條寫入字 元線中的1條。 (5)行解碼器和讀出選擇驅動器 _ 圖61顯示行解碼器和讀出選擇驅動器的電路例。 關於行解碼器和讀出選擇驅動器，在全部構造例丨〜12 可形成相同構造。同圖只就丨行分的行解碼器和讀 驅動器加以顯示。 〜解馬器和靖出選擇驅動器32由及閘電路構成。 輸：謂出信號READ及高位行位址信號及閘電路ADi〇。 、 碩出信號係在讀出操作時成為，，H”的信號。即，在讀出 -95· 1223451 (91) 發明說明績夏 操作以外的模式，行解碼器和讀出選擇驅動器3 2的輸出信 號（行選擇信號）CSL1的電位不會成為，，H"。讀出操作時， 在被選行’因行位址信號的全部位元成為，，Η ”而行解碼器 #項出選擇驅動器3 2的輸出信號CSL 1的電位成為，，Η，，。 (6 )行解碼器 圖6 2顯示行解碼器的電路例。 使用於構造例7〜9、1 1的行解碼器如可形成如下的構造 ° 又 ’ ’同圖只就1行分的行解碼器25Χ-1加以顯示。 灯解碼器25Χ-1由及閘電路AD12構成。輸入行位址信號
至丨J 及開電路AD12。在被選行，因行位址信號的全部位元成 Η”而行解碼器25Χ-1的輸出信號cli成為，，Η，·。 圖6 4顯示行解碼器的電路例。 使用於構造例1 〇的行解碼器如可形成如下的構造。又， 同圖只就1列分的行解碼器25Χ-1加以顯示。 灯解碼器25Χ-1由4個及閘電路AD13〜AD16構成。輸入寫 入信號WRITE及行位址信號（高位行位址信號和行位址信 號 、 』的低位兩位元〇八0、〇八1)到及閘電路八〇13〜八〇16。 寫入操作時，寫入信號WRITE成為”H”，在被選行，行 千·;^ ^ ά止信號的全部位元成為” Η n。此外，在被選行，根據行 位1止信號的低位兩位元CAO、CA1選擇i行内的4條寫入位 元線中的1條。 (7)讀出電路 圖6 5顯示讀出電路的電路例。 本例以下述為前提：對於1行内，在讀出塊内配置4個 -96- 1223451 (92) 說;明亨頁: T M R元件，並且T M R元件分別獨立連接於讀出位元線。即 ，在1行内配置4條讀出位元線，這些讀出位元線經由行選 擇開關連接於讀出電路2 9 Β。 、 本例的讀出電路2 9 Β適用於每1位元輸出讀出資料的1 \ 位元型磁性隨機存取記憶體。 因此，讀出電路29Β具有4個感測放大器和偏壓電路 29Β1 1、29Β12、29Β13、29Β14、選擇器 29Β2及輸出緩衝器 29Β3。 讀出操作時，從被選讀出塊的4個TMR元件同時讀出讀 出資料。這些4個讀出資料輸入到感測放大器和偏壓電路 ® 29Β11、29Β12、29Β13、29Β14，被感測。 選擇器29Β2根據行位址信號的低位兩位元CAO、CA1選擇 由感測放大器和偏壓電路29Β1 h29B12、29Β13、29Β14輸出的 4個讀出資料中的1個。被選的讀出資料經由輸出緩衝器 29Β3、作為輸出資料由磁性隨機存取記憶體輸出。 且說在本例以將讀出電路2 9 Β適用於1位元型磁性隨機 存取記憶體為前提。 然而，例如將讀出電路2 9 Β適用於每4位元輸出讀出資 _ 料的4位元型磁性隨機存取記憶體時，選擇器29Β2不需要 。反面，關於輸出緩衝器29Β3，使其與感測放大器和偏壓 電路 29Β1 1、29Β12、29Β13、29Β14對應，需要 4個。 圖6 6顯示適用於4位元型磁性隨機存取記憶體的讀出電 . 路的電路例。 > 讀出電路29Β具有4個感測放大器和偏壓電路29Β11、 29Β12、29Β13、29Β14及 4個輸出緩衝器 29Β31、29Β32、29Β33 -97- 1223451 (93) 發明說明續頁 、29B34 。 讀出操作時，從被選讀出塊的4個T M R元件同時讀出讀 出資料。這些4個讀出資料輸入到感測放大器和偏壓電路 29Β11、29Β12、29Β13、29Β14，被感測。 然後，感測放大器和偏壓電路29ΒΗ、29Β12、29Β13、29Β14 的輸出資料經由輸出緩衝器29Β31、29Β32、29Β33、29Β34 , 由磁性隨機存取記憶體輸出。 圖6 7顯示感測放大器和偏壓電路的電路例。 此感測放大器和偏壓電路與圖6 5及圖6 6的4個感測放大 器和偏壓電路中的1個對應。 感測放大器S/A例如由差動放大器構成。 在電源端子VDD和行選擇開關29C之間串聯連接ρ通道 MOS電晶體QP14和Ν通道MOS電晶體QN13。運算放大器〇ρ 的負側輸入端子連接於節點η 2，其輸出端子連接於ν通道 Μ〇S電晶體qn 1 3的閘極，輸入箝位電位V C到其正側輸入 端子。 運算放大器0Ρ起使節點Π2電位等於箝位電位VC的作用 。箝位電位VC之值設定在特定的正值。 区足电泥源Is產生項出電流Iread。讀出電流Iread經由由 P通道MOS電晶體QP13、Qpi4構成的電流鏡電路流到位元 線B L i。例如由差動放大器構成的感測放大器根據讀出電 w Iread流動時的節點η 1的電位感測記憶單元（tmr元件） 的資料。 圖68顯示感測放大器的電路例。圖69顯示感測放大器的 -98- 1223451 (94) I發明說明績夏 基準電位產生電路的電路例。 感測放大器S/A例如由差動放大器構成。感測放大器 S / A比較節點η 1的電位Vη 1和基準電位Vref。 基準電位Vref由記憶π 1 "資料的τ M R元件和記憶，，〇，，資料 的T M R元件產生。 在電源端子V D D和記憶π 1 ’’資料的τ M R元件之間串聯連 接Ρ通道MOS電晶體QP16及Ν通道MOS電晶體QN14、QN15 。此外’在電源端子V D D和記憶，，〇，，資料的τ μ R元件之間 串聯連接Ρ通道MOS電晶體QP17及Ν通道MOS電晶體QN16 、QN17。 Ρ通道Μ 0 S電晶體QP 16、QP1 7的汲極被互相連接，並且ν 通道MOS電晶體QN15、QN17的汲極也被互相連接。 運算放大器Ο Ρ起使節點η 4電位等於箝位電位ν C的作用 。怪定電流源Is2產生讀出電流Iread。讀出電流Iread經由由 P通道MOS電晶體QP15、QP16構成的電流鏡電路流到記憶 ’•1”資料的TMR元件及記憶”0"資料的TMR元件。 基準電位Vref由節點n3輸出。 圖70顯示圖67及圖69的運算放大器OP的電路例。 運算放大器OP由P通道MOS電晶體QP18、QP19及N通道 MOS電晶體QN18、QN19、QN20構成。啟動信號Enable成為 π Η ” ’運算放大器〇 ρ就成為動作狀態。 圖7 1顯示感測放大器和偏壓電路的電路例。 此感測放大器和偏壓電路與圖65及圖66的4個感測放大 器和偏壓電路中的1個對應。 •99- 1223451 (95) 發明說明續頁 本例的感測放大器和偏壓電路適用於構造例4 (圖2 6)及 構造例9 (圖4 1 )。 適用於構造例4 (圖26)時，圖71的QN24和QN25與圖26的 ·· CSW同一尺寸，圖71的qn22和QN23與圖26的RSW1同一尺 ~ 寸’圖7 1的QN20和QN21與圖26的RSW2同一尺寸。 此外，圖7 1的QN17、QN18和QN19為了具有同一驅動能力 而為同一尺寸。 藉此，運算放大器〇 p的正側輸入電位在圖2 6成為讀出 π 1 π資料時的運算放大器的負側輸入電位和讀出” 〇 ”資料鲁 時的運算放大器的負側輸入電位的大致中間電位，起資料 讀出時作為基準電位的作用。 適用於構造例9 (圖4 1)時，圖7 1的QN24和QN25與圖4 1的 CSW1同一尺寸，圖71的QN22和QN23與圖41的RSW1同一尺 寸，圖7 1的QN20和QN21與圖4 1的CSW2同一尺寸。 此外，圖7 1的QN17、QN18和QN19為了具有同一驅動能力 而為同一尺寸。 藉此，運算放大器〇 ρ的正側輸入電位在圖4 1成為讀出 _ ’’ 1 ”資料時的運算放大器的負側輸入電位和讀出” 〇 ”資料 時的運算放大器的負側輸入電位的大致中間電位，起資料 讀出時作為基準電位的作用。 輸入到Ν通道MOS電晶體QN18、QN19的閘極的信號VtA . 等於感測放大器S/A的資料判別電壓。輸入讀出操作時成 ， 為ΠΗ”的讀出信號READ到N通道MOS電晶體QN20〜QN25的 閘極。 -100 - (96) (96)1223451 發明說明續頁 在同圖，”丨’’顯示丁 MR元件記憶著，，丨"資料，，，〇,,顯示tmr 元件記憶著”〇”資料。vc和給與構造例4、9(圖26及圖川 的偏壓線的偏壓電位V c相同。 - 4 ·寫入/彡買出操作機構 兹就本發明磁性隨機存取記憶體的寫入/讀出操作機構· 加以說明。 ⑴構造例丨、2'4、6 (圖丨、圖M、圖26、圖28)的情況 ①寫入動作原理 對於TMR το件的寫入係隨機進行。例如列解碼器2 w · 、…25·η根據列位址信號選擇1個列。纟被選列’因列解 碼器2 5 - k的輸出作骑p ]· ά 。號Lk成為Η’，而列選擇開關RSW2成為 接通狀態。 又，列解碼器和讀出字元線驅動器23B」、…23b{及行 解碼态和渭出選擇線驅動器32只在讀出操作時被活化，所 以王邛的靖出+元線rwLI、··· RWLn及全部的行選擇線 CSL1、".CSLj 為” L”。 寫入字兀線驅動器2 3 A例如根據行位址信號中的低兩春 位7C CA0、CA1選擇配置於1列内的*條寫入字元線WWL4 (n-l)+l、WWL4 (n])+2、WWL4 (n]) + 3、WWL4 (n-l)+4中的 1 fr、’並且經由資料線（驅動線）3〇及列選擇開關RSW2給與 該被選的寫入字元線寫入電流。 · <丁解碼器和寫入位元線驅動器/吸收器2 9 A、3 1例如根據 、 呵位彳丁位址信號（行位址信號中除了低位兩位元CA0、CA1 '卜的行彳ϋ址信號）選擇1個行，並且使寫入電流流到該被 -ιοί - 1223451
發明說明續頁 _二 i·' .··':：： τ**·' 4 選行内的寫入位元線WBLi。 此外，行解碼器和寫入位元線驅動器/吸收器2 9 A、3 i 按知寫入資料值決定流到被選行内的寫入位元線WBLi的 寫入電流方向。 然後，根據因流到寫入字元線的寫入電流及流到寫入位 元、’泉的寫入電流而產生的合成磁場決定被選T M r元件的 自由層（記憶層）的磁化方向，使該T M R元件記憶” 1 ” ” ” 資訊。 ②讀出操作機構 對於TMR元件的讀出係以讀出塊單位進行。例如列解碼 咨2 5 · 1、…2 5 _η根據列位址信號選擇1個列。在被選列， 因列解碼器25-k的輸出信號RLk成為” Η”而列選擇開關 RSW2成為接通狀態。 列解碼器和讀出字元線驅動器23B4、…23β-η&同樣根 據列仏址信號選擇1個列。在被選列，因列解碼器和讀出 +元線驅動器23 B-k的輸出信號，即讀出字元線RWLk成為 ’’H”而讀出選擇開關RSWi成為接通狀態。 。行解碼器和讀出行選擇線驅動器32根據高位行位址信 '、擇個行。在被選行，因行解碼器和讀出行選擇線驅 力°° 32的輸出信號，即行選擇信號CSLi成為，，Η，，而行選擇 開關C S W成為接通狀態。 此外，構造例6 (圖28)的情況，只是被選行内的塊選擇 開關B S W成a技g
一 +吸為接通狀恐。即，只將被選讀出塊内的TMR 一 ％氣連接於被選列内的讀出位元線RBL4 (n-l)+l、 •102- 1223451 (98) 發明說明續頁 RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-l)+4。 又，讀出操作時，寫入字元線驅動器2 3 A及行解碼器和 寫入位元線驅動器/吸收器29A、3 1成為非動作狀態。 · 讀出電路29B例如產生讀出電流。此讀出電流只流到存 \ 在於被選列及被選行的讀出塊内的多數T M R元件1 2。 即，讀出電流經由被選列内的列選擇開關RSW2、讀出 塊内的TMR元件12、被選列内的讀出選擇開關RSW1及被 選行内的行選擇開關C S W，被接地點V S S吸收。 又，關於讀出電流方向，不特別限定。讀出電流也可以鲁 流到被讀出電路2 9 Β吸收的方向。 讀出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-i) + 3、RBL4 (n-〖）+4的電位成為與讀出塊内的tmR元件12的資料相應 的值。利用謂出電路2 9 B内的感測放大器此電位。 讀出塊内的多數TMR元件的資料為感測放大器所感測 後’輸出到磁性隨機存取記憶體的外部。此處，讀出塊内 的多數TMR元件1 2的資料可以每i位元輸出，或者也可以 同時輸出。 _ 每1位元順序輸出多數TMR元件的資料時，例如使用低 位仃位址信號CA〇、CA1選擇多數TMR元件丨2的資料中的1 個。 (2)構造例5 (圖27)的情況 ①寫入動作原理 列解碼 被選列， 3 · · · 2 5 · η根據列位址信號選擇1個列。在 因列解碼器25-k的輸出信號WLEN1〜WLEN4成為 -103· 1223451 (99) 發明說明續頁 ’’ Η π而寫入字元線驅動器3 3 - k被活化，供應寫入電流給寫 入字元線 WWL4 (n-l)+卜 WWL4 (n-l)+2、WWL4 (n-l)+3、WWL4 (n-l)+4 。 此處，當隨機進行對於TMR元件的寫入時，例如如圖63 所示，使用作選擇4條寫入字元線WWL4 (n-l)+l、WWL4 (11-1) + 2、\¥\¥[4(11-1) + 3、\^/[4(11-1)+4中的1條的行位址信號 的低位兩位元CAO、CA1輸入到列解碼器25-1、."25-n即可。 即，構造例5的情況，如圖6 3所示，在1個列内配置4個 列解碼器’使不同的行位址信號的低位兩位元CAO、CA1 輸入到各個。此外，在1列内配置4條字元線啟動線 WLEN1〜WLEN4，可分別獨立驅動4條寫入字元線WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l) + 3、WWL4 (n-l)+4。 又，列解碼器和讀出字元線驅動器23B]、…23 B-n及行 解碼器和讀出行選擇線驅動器3 2只在讀出操作時被活化 ，所以全部的讀出字元線RWL1、…RWLn及全部的行選擇 線 CSL1、…CSLj為’，L，，。 行解碼器和寫入位元線驅動器/吸收器2 9 A、3 1例如根據 鬲位行位址信號（行位址信號中除了低位兩位元C A 0、C A 1 之外的行位址信號）選擇1個行，並且使寫入電流流到被選 行内的寫入位元線WBLi。 此外，行解碼器和寫入位元線驅動器/吸收器2 9 A、3 1 按照寫入資料值決定流到被選行内的寫入位元線WBLi的 寫入電流方向。 然後，根據因流到寫入字元線的寫入電流及流到寫入位 1223451 (100) Γ發明說明續頁 元線的寫入電流而產生的合成磁場決定被選TMR元件的 自由層（記憶層）的磁化方向，使該TMR元件記憶，，1，，/"〇，， 資訊。 ②讀出操作機構 對於TMR元件的讀出係以讀出塊單位進行。構造例5的 情況，讀出操作時，列解碼器25-1、…25-n為非動作狀態 。即，列解碼器25]、…25·η的輸出信號WLEN1〜WLEN4 全部為”Ln。 列解碼器和讀出字元線驅動器23B-1、…23B-n根據列位 址信號選擇1個列。在被選列，列解碼器和讀出字元線驅 動器23B-k的輸出信號，即讀出字元線RWLk成為"H，，，所 以讀出選擇開關RSW1及列選擇開關RSW2成為接通狀態。 行解碼器和讀出行選擇線驅動器3 2根據高位行位址信 號選擇1個行。在被選行，行解碼器和讀出行選擇線驅動 器32的輸出信號，即行選擇信號以以成為，，η，，，所以行選 擇開關C S W成為接通狀態。 又，讀出操作時，寫入字元線驅動器3 3 -k及行解碼器和 寫入位元線驅動器/吸收器29A、31成為非動作狀態。 请出電路2 9 B例如產生讀出電流。此讀出電流只流到存 在於被選列及被選行的讀出塊内的多數T μ R元件1 2。 即，讀出電流經由被選列内的列選擇開關RSW2、讀出 塊内的TMR元件12、被選列内的讀出選擇開關RSW1及被 選行内的行選擇開關C S W，被接地點V S S吸收。 又，關於讀出電流方向，不特別限定。讀出電流也可以 1223451 (101) 發明說明續頁 流到被讀出電路2 9 B吸收的方向。 讀出位元線 RBL4 (n-l)+卜 RBL4 (η·1)+2、RBL4 (n-l) + 3、RBL4 1 的電位成為與讀出塊内的TMR元件1 2的資料相應 的值。利用讀出電路29B内的感測放大器感測此電位。 讀出塊内的多數TMR元件的資料為感測放大器所感測 後，輸出到磁性隨機存取記憶體的外部。此處，讀出塊内 的多數TMR元件1 2的資料可以每1位元輸出，或者也可以 同時輸出。 每1位元順序輸出多數T M R元件的資料時，例如使用低 位行位址信號CA0、CA 1選擇多數丁 M R元件1 2的資料中的1 個。 (3 )構造例7、9、1 1 (圖2 9、圖4 1、圖4 3)的情況 ①寫入動作原理 對於TMR元件的寫入係隨機進行。列解碼器和讀出字元 線驅動器2 3 Β - 1、…2 3 Β - η及行解碼器和讀出行選擇線驅動 器32只在讀出操作時被活化，所以全部的讀出字元線 RWL1、…RWLn及全部的行選擇線CSL1、為，，L„。 行醉碼器25X-1、…25X-n根據南位行位址信號選擇1個行 。在被選行，因行解碼器25X-k的輸出信號CLk成為，,Η”而 行選擇開關CSW2成為接通狀態。 寫入字元線驅動器23ΑΧ例如根據行位址信號中的低兩 位元CA0、CA1選擇配置於1列内的4條寫入位元線WBL4 (n-l)+l、WBL4 (n-l) + 2、WBL4 (n-l) + 3、WBL4 (n-l)+4中的 1條 ’並且經由資料線（驅動線）3〇及行選擇開關CSW2給與該 -106- 1223451 (102) 發明說明續頁 被選的寫入位元線寫入電流。 列解碼器和寫入字元線驅動器/吸收器29Αχ、3 IX例如根 據列位址信號選擇1個列，並且使寫入電流流到該被選列' · 内的寫入字元線WWLi。 此外’列解碼器和寫入字元線驅動器/吸收器29Αχ、3IX 按照寫入資料值決定流到被選列内的寫入字元線WWLi的 寫入電流方向。 然後’根據因流到寫入字元線的寫入電流及流到寫入位 元線的寫入電流而產生的合成磁場決定被選TMR元件的 ® 自由層（記憶層）的磁化方向，使該TMR元件記憶，，1，，/”〇，， 資訊。 ②讀出操作機構 對於T M R元件的讀出係以讀出塊單位進行。例如行解碼 咨2 5Χ-1、…25Χ-η根據高位行址信號選擇1個行。在被選行 ，因行解碼器2 5 X · k的輸出信號CLk成為，，Η ”而行選擇開關 CSW2成為接通狀態。 列解碼器和讀出字元線驅動器23Β-1、…23Β-η也同樣根 _ 據列位址信號選擇1個列。在被選列，因列解碼器和讀出 夺元線驅動器2 3 Β - k的輸出信號，即讀出字元線RWLk成為 ” Η ’’而讀出選擇開關RS W 1成為接通狀態。 行解碼器和讀出行選擇線驅動器3 2根據高位行位址信 、 號選擇1個行。在被選行，因行解碼器和讀出行選擇線驅· 動器32的輸出信號，即行選擇信號CSU成為” Η”而行選擇 、 開關CSW1成為接通狀態。 -107- 1223451 (103) 發明說明續頁 ———^. 此外’構造例1 1 (圖43)的情況，只是被選列内的塊選擇 開關BSW成為接通狀態。即，只將被選讀出塊内的TMr 元件1 2電氣連接於被選行内的讀出位元線rbL4 、 - RBL4 (n]) + 2、RBL4 (n-l) + 3、RBL4 (η·1)+4。 · 又，讀出操作時，寫入位元線驅動器23ΑΧ及列解碼器 和寫入字元線驅動器/吸收器29ΑΧ、3 IX成為非動作狀態。 讀出電路2 9 Β例如產生讀出電流。此讀出電流只流到存 在於被選列及被選行的讀出塊内的多數T M R元件1 2。 ，讀出電流經由被選行内的行選擇開關CSW2、讀出 < 塊内的TMR元件12、被選列内的讀出選擇開關RSW1及被 選行内的行選擇開關CSW1，被接地點VSS吸收。 又，關於讀出電流方向，不特別限定。讀出電流也可以 到被讀出電路2 9 B吸收的方向。 讀出位元線 RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (n-l) + 3、RBL4 (η·1)+4的電位成為與讀出塊内的tmr元件12的資料相應 的值。利用讀出電路2 9 B内的感測放大器感測此電位。 讀出塊内的多數T M R元件的資料為感測放大器所感測 < 後，輸出到磁性隨機存取記憶體的外部。此處，讀出塊内 的多數T M R元件1 2的資料可以每1位元輸出，或者也可以 同時輸出。 每1位元順序輸出多數T M R元件的資料時，例如使用低 ， 位行位址信號CAO、C A 1選擇多數T M R元件1 2的資料中的1 . 個。 (4)構造例1〇 (圖42)的情況 -108- 發明說明續頁 (1〇4) ①寫入動作原理 行解螞器25X-1、…25X-I1根據高位行位址信號選擇1個行 °在·被選行，因行解碼器25X-k的輸出信號BLEN1〜BLEN4 成為’’ H ’’而寫入位元線驅動器3 3 - k被活化，供應寫入電流 給寫入位元線 WBL4 (n-l)+i、WBL4 (n-l) + 2、WBL4 (n-l) + 3、 WBL4 (η、1 )+4 〇 此處’當隨機進行對於Τ Μ R元件的寫入時，例如如圖64 所不，使用作選擇4條寫入位元線WBL4 (n-l)+卜WBL4 (n-l)+2 、〜81^4(11-1) + 3、界3二4(11-1)+4中的1條的行位址信號的低位 兩位元CAO、CA1輸入到行解碼器25X-1、…25X-n即可。 即，構造例1 〇的情況，如圖64所示，在1個行内配置4 個行解碼器，使不同的行位址信號的低位兩位元CAO、CA1 輸入到各個。此外，在1行内配置4條位元線啟動線 WLEN卜WLEN4，可分別獨立驅動4條寫入位元線WBL4 (n])+l、WBL4 (n-l) + 2、WBL4 (n-l) + 3、WBL4 (n-l)+4。 又’列解碼器和讀出字元線驅動器23B-1、…23B-n及行 解碼器和讀出行選擇線驅動器3 2只在讀出操作時被活化 ’所以全邵的讀出字元線RWL1、…RWLn及全部的行選擇 線 CSL1、…CSLj為，，L"。 列解碼器和寫入字元線驅動器/吸收器29Αχ、3 ιχ例如根 據列位址信號選擇丨個列，並且使寫入電流流到被選行内 的寫入字元線WWLi。 此外’列解碼器和寫入字元線驅動器/吸收器29Αχ、3 ιχ 按照寫入資料值決定流到被選列内的寫入字元線WWLi的 1223451 (105) 發明說明續頁 ' ..1.. rv ί ' . 寫入電流方向。 然後’根據因流到寫入字元線的寫入電流及流到寫入位 疋線的寫入電流而產生的合成磁場決定被選Tmr元件的 自由層（圮憶層）的磁化方向，使該T M R元件記憶，，丨，，/ ” 〇，， 資訊。 ②讀出操作機構 對於TMR兀件的讀出係以讀出塊單位進行。構造例i 〇 的情況’謂出操作時，行解碼器25χ·1、…以乂巧為非動作 狀怨。即，列解碼器25Χ-1、·，·25χ·η的輸出信號BLEN1〜BLEN4 全部為” L ’·。 列解碼益和讀出字元線驅動器23BM、…2313-11根據列位 址k號選擇1個列。在被選列，列解碼器和讀出字元線驅 動咨23B-k的輸出信號，即讀出字元線RWLk成為，，H，，，所 以讀出選擇開關RSW1成為接通狀態。 行解碼器和讀出行選擇線驅動器3 2根據高位行位址信 號選擇1個行。在被選行，行解碼器和讀出行選擇線驅動 咨32的輸出信號，即行選擇信號以匕丨成為，，H，，，所以行選 擇開關CSW1、CSW2成為接通狀態。 又’謂出操作時’寫入位元線驅動器3 3 _ k及列解碼器和 寫入罕疋線驅動器/吸收器29八乂、31乂成為非動作狀態。 讀出電路29B例如產生讀出電流。此讀出電流只流到存 在於被選列及被選行的讀出塊内的多數T M R元件丨2。 即’ 1買出電流經由被選行内的行選擇開關RSw2、讀出 塊内的T M R元件1 2、被選列内的讀出選擇開關RSW丨及被 1223451 (106) 發明說明續頁 選行内的行選擇開關CSW1，被接地點VS S吸收。 又，關於讀出電流方向，不特別限定。讀出電流也可以 流到被讀出電路2 9 B吸收的方向。 讀出位元線 RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-1)+4的電位成為與讀出塊内的TMR元件12的資料相應 的值。利用讀出電路2 9 B内的感測放大器感測此電位。 讀出塊内的多數TMR元件的資料為感測放大器所感測 後，輸出到磁性隨機存取記憶體的外部。此處，讀出塊内 的多數T M R元件1 2的資料可以每1位元輸出，或者也可以 同時輸出。 每1位元順序輸出多數TMR元件的資料時，例如使用低 位行位址信號CA0、CA1選擇多數TMR元件12的資料中的1 個。 (5)構造例12 (圖44)的情況 ①寫入動作原理
對於T M R元件的寫入係隨機進行。讀出字元線驅動器 2 3 Β - 1、…2 3 Β - η及行解碼器（讀出行選擇線驅動器）3 2只 在讀出操作時被活化，所以全部的讀出字元線RWL1、… RWLn及全部白勺行選擇線CSL1 、 ···CSLj為，，L1，。 寫入字元線驅動器23 A-1、…23 A-n例如根據列位址信號 選擇1個列，並且使寫入電流流到該被選列内的寫入字元 線 WWLi。 行解碼器和寫入位元線驅動器/吸收器29A、3 1根據高位 行位址信號選擇1個行，同時根據行位址信號低位兩位元 -111 - 1223451 (107) CAO、CA1選擇被選行内的4條寫入位元線BL4 (jw+i、BL4 (j-l)+2、BL4 (j-l)+3、BL4 (j-l)+4中的 i條。 此外’列解碼器和寫入位元線驅動器/吸收器29A、31按- 照寫入資料值決定流到被選行内的寫入位元線BLi的寫入: 電流方向。 然後’根據因流到寫入字元線的寫入電流及流到寫入位 元線的寫入電流而產生的合成磁場決定被選TMR元件的 自由層（記憶層）的磁化方向，使該T μ R元件記憶"1 ” / " 〇，， 資訊。 鲁 ②讀出操作機構 對於TMR元件的讀出係以讀出塊單位進行。列解碼器 25-1、…25-η根據列址信號選擇1個列。在被選列，因讀出 字元線驅動器23Β-1、…23Β-η的輸出信號RWL1、…RWLn 成為πΗ ’’而讀出選擇開關RS W及塊選擇開關b S W成為接通 狀態。 行解碼器3 2根據高位行位址信號選擇1個行，同時根據 行位址信號的低位兩位元CA0、CA1選擇被選行内的4條鲁 讀出位元線 BL4 (j-l)+l、BL4 (j-l)+2、BL4 (j-l)+3、BL4 (j-l)+4 中的1條。 又，在讀出操作時，寫入字元線驅動器23A-1、…23A-n 及行解碼器和寫入位元線驅動器/吸收器29A、3 1成為非動 、 作狀態。 _ 讀出電路29Β例如產生讀出電流。此讀出電流只流到存 在於被選列及被選行的讀出塊内的多數TMR元件1 2。 -112- 1223451 (108) 發明說明績頁 即，讀出電流經由存在於被選列及被選行的讀出塊内的 塊選擇開關BSW、TMR元件12，讀出選擇開關RSW及被選 行的行選擇開關C S W，被接地點V S S吸收。 又，關於讀出電流方向，不特別限定。讀出電流也可以 流到被讀出電路2 9 B吸收的方向。 讀出位元線 BL4 (n-l)+l、BL4 (n-l) + 2、BL4 (n-l) + 3、BL4 (n-l )+4的電位成為與讀出塊内的tmR元件12的資料相應 的值。利用讀出電路2 9 B内的感測放大器感測此電位。 请出塊内的多數T M R元件的資料為感測放大器所感測 後’輸出到磁性隨機存取記憶體的外部。此處，讀出塊内 的多數T M R元件1 2的資料可以每1位元輸出，或者也可以 同時輸出。 每1位元順序輸出多數T M R元件的資料時，例如使用低 ^ <丁 址信號CA〇、CA 1選擇多數τμR元件1 2的資料中的1 個。 (5 )製造方法 關於本發明磁性隨機存取記憶體的單元陣列構造、TMR 70件構造、讀出電路及讀出操作機構，如上述。此外，最 恢就用作實現本發明嵫性隨機存取記憶體的製造方法加 以說明。 以下說明的製造方法係關於構造例1 ^但是，關於構造 J 2 12也可以使用以下的製造方法簡單形成。 (1)形成對象的單元陣列構造 首先’就由本發明的製造方法完成的單元陣列構造加以 (109) (109)1223451 發明說明績頁 簡單說明。其後，就該單元陣列構造的製造方法加以說明。 圖72顯示關於構造例1的單元陣列構造。 在半導體基板4 1表面區域配置讀出選擇開關（％ 〇 s電晶 體）RSW1。讀出選擇開關RSW1的源極透過接觸插塞“連 接於源極線S L 1。源極線s L 1例如在γ方向（行方向）成一直 線延伸’經由記憶單元陣列區域周邊部的行選擇開關連接 於接地點V S S。 讀出選擇開關（MOS電晶體）RSW1的閘極成為讀出字元 線RWLn-Ι。讀出字元線RWLn-1具有梳型。同圖雖然可看見 兩個謂出字元線RWLn-Ι，但這些讀出字元線互相連接。 在漬出選擇開關RSW1上配置Y方向排列的4個T M R元件 MTJ1、MTJ2、MTJ3、MTJ4 〇 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端（本例為上端） 共同連接於上部電極45。接觸插塞42、44及中間層43、45Α 電氣連接上部電極45和讀出選擇開關RSW1的汲極。 上邵電極4 5和讀出選擇開關RSW1的接觸部設於T M R元 件MTJ1、MTJ2和TMR元件MTJ3、MTJ4之間的區域。如此， 對於上部電極4 5的接觸部左右平均配置T M R元件MTJ 1、 MTJ2、、MTJ3、MTJ4，則可將配線電阻等所引起的讀出操 作時的雜訊控制在最小限制。 又，中間層4 5 Α也可以和上部電極4 5 —體化。即，中間 層45A和上部電極45也可以用相同材料同時形成。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4的他端（本例為下端） 電氣連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字 • 114- 1223451 (110) 發明說明續頁 元線 WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL1、RBL2 、RBL3、RBL4在X方向（列方向）延伸。 TMR元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立連接於讀出 位元線RBL1、RBL2、RBL3、RBL4。即，對於4個TMR元件 MTJ1、MTJ2、MTJ3、MTJ4設置 4條讀出位元線 RBL1、RBL2 、RBL3、RBL4。 寫入位元線WBL1配置於TMR元件MTJ卜MTJ2、MTJ3、MTJ4 的正上方且其附近。寫入位元線WBL1在Y方向（行方向）延 伸0 (2 )製造方法的各步驟 以下，就用作實現圖72的單元陣列構造的製造方法加以 說明。此處留意因說明被具體化的製造方法（例如採用雙 鑲嵌製程等）而對於不在圖72的單元陣列構造的元件也要 被說明。但是，最後完成的單元陣列構造的概略和圖7 2 的單元陣列構造大致相同。 [1 ]元件分離步驟 首先，如圖72所示，在半導體基板5 1内形成STI (淺溝 渠隔離）構造的元件分離絕緣層5 2。 元件分離絕緣層5 2例如可由如下的製程形成。 利用P E P (光雕刻製程）在半導體基板5 1上形成光罩圖 案（氮化矽等）。以此光罩圖案為罩幕，使用RIE (反應性離 子蝕刻）蝕刻半導體基板5 1，在半導體基板5 1形成溝渠° 例如使用CVD (化學氣相沈積）法及CMP (化學機械研磨）法 在此溝渠内填滿絕緣層（氧化矽等）。 -115- 1223451 (111) 發明說明續頁 此後，若必要，例如利用離子注入法在半導體基板内注 入P型雜質（B、B F 2等）或N型雜質（P、A s等），形成P型井 區域或N型井區域。 [2] MOSFET的形成步驟 其次，如圖74所示，在半導體基板51表面區域形成起作 用作為讀出選擇開關的MOS電晶體。 Μ 0 S電晶體例如可由如下的製程形成。
在被元件分離絕緣層5 2包圍的元件區域内的通道部離 子注入用作控制Μ 0 S電晶體臨界值的雜質。利用熱氧化法 在元件區域内形成閘絕緣膜（氧化矽等）5 3。利用CVD法 在閘絕緣膜5 3上形成閘極材料（含有雜質的多晶碎等）及 帽蓋絕緣膜（氮化矽等）5 5。 利用PEP將帽蓋絕緣膜55形成圖案後；以此帽蓋絕緣膜 55為罩幕，利用RIE加工（蝕刻）閘極材料及閘絕緣膜53。 其結果，在半導體基板5 1上形成X方向延伸的閘極5 4。
以帽蓋絕緣膜5 5及閘極5 4為罩幕，使用離子注入法在半 導體基板5 1内注入P型雜質或N型雜質。然後，在半導體 基板内形成低濃度的雜質區域（L D D區域或延伸區域）。 利用C V D法在半導體基板5 1上的全體形成絕緣膜（氮化 矽等）後，利用RIE蝕刻絕緣膜，在閘極54及帽蓋絕緣膜55 的側壁形成側壁絕緣膜5 7。以帽蓋絕緣5 5、閘極5 4及側壁 絕緣層5 7為罩幕，使用離子注入法在半導體基板5 1内注入 P型雜質或N型雜質。其結果，在半導體基板5 1内形成源 極區域5 6 A和汲極區域5 6 B。 -116- 1223451 (112) 發明說明續頁 此後，利用CVD法在半導體基板51上的全體形成完全覆 蓋MOS電晶體的層間絕緣膜（例如氧化矽等）5 8。此外，藉 由利用C Μ P技術使層間絕緣膜5 8表面平坦化。 [3 ]接觸孔的形成步驟 其次，如圖7 5所示，在半導體基板5 1上的層間絕緣膜5 8 形成到達Μ 0 S電晶體的源極區域5 6 Α和汲極區域5 6 Β的接 觸孔5 9。 接觸孔5 9例如利用P E P在層間絕緣膜5 8上形成光阻圖 案，以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜58， 則可容易形成。此蝕刻後，光阻圖案被除去。 [4 ] g己線溝及第一配線層的形成步驟 其次，如圖7 6所示，在半導體基板5 1上的層間絕緣膜5 8 形成配線溝60。在本例，配線溝60為用作形成源極線的溝 ，例如在X方向（與紙面垂直的方向）延伸。在同圖，配線 溝6 0以虛線表示。
配線溝6 0例如利用P E P在層間絕緣膜5 8上形成光阻圖 案，以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜58， 則可容易形成。此触刻後，光阻圖案被除去。 其次，如圖7 6所示，例如使用濺鍍法在層間絕緣膜5 8 上、接觸孔5 9内面上及配線溝6 0内面上分別形成阻擋金屬 層（鈦和氮化鈦的層疊等）6 1。接著，例如利用濺鍍法在 阻擋金屬層6 1上形成完全填滿接觸孔5 9及配線溝6 0的金 屬層（偽等）62。 此後，利用使用C Μ P法研磨金屬層62，將金屬層62只留 •117- 1223451 (113) 發明說明續頁 在接觸孔5 9内及配線溝6 〇内。殘留在接觸孔5 9内的金屬層 62成為接觸插塞’殘留在配線溝内的金屬層。成為第一 配線層（源極線）。 然後，如圖7 7所+ <, /听不’利用CVD法在層間絕緣膜58上形成 層間絕緣膜（氧化矽等）63。 又’由接觸孔μ 勺元成步驟、配線溝的形成步驟及第一配 線層的形成步明 "" %構成的步驟稱為雙鑲嵌製程。 [5]配線溝的形成步驟 其次’如圖7 R祕- 丄 V π ’在層間絕緣膜6 3形成配線溝6 4。在 本例，配線溝4 ^ 成為用作形成寫入字元線（讀出位元線） 的溝，在X方向& ^ ^ 一 、伸。也可以在配線溝64惻面形成用作提 高絕緣功能的伽辟 J 土，’·巴緣層（I化石夕等）0 配線溝64你丨j* 安 、如利用PEP在層間絕緣膜63上形成光阻圖 ^以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜63 , 則可容易形& f 成。此触刻後，光阻圖案被除去。 側壁絕緣js ^ 曰丨用C V D法在層間絕緣膜6 3上的全體形成 絕緣膜（氮化矽答、诒 y寺）谩，利用RIE蝕刻該絕緣膜，藉此可容 易形成。 π + [6]第二配線層的形成步驟 其次’如圖7 Q α , 斤不’在配線溝64内形成達到m〇SFET的 沒極上的接酿k a 閑插基6 2的接觸孔6 5。 安接觸孔65例如利用pEp在層間絕緣膜〇上形成光阻圖 ^以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜63 , 則可容易形忐 t , 成。此触刻後，光阻圖案被除去。 -118- 1223451 (114) 發明說明續頁 此後，例如使用濺鍍法，在層間絕緣膜63上、配線溝M 内面上及接觸孔65内面上分別形成阻擋金屬層（妲和氮化 钽的層疊等）66。接著，例如利用測鍍法在阻擋金屬層66 -· 上形成％全填滿配線溝64及接觸孔6 5的金屬層（銅等）67。 ' 此外’例如使用CMP法研磨金屬層67，將金屬層67只留 在配線溝64内及接觸孔65内。殘留在配線溝64内的金屬層 67成為起作用作為寫入字元線（讀出位元線）的第二配線 層’殘留在接觸孔65内的金屬層67成為接觸插塞。 [7 ] Μ T J元件及其下部電極的形成步驟 _ 其次，如圖8 0所示，利用濺鍍法在層間絕緣膜6 3上形成 下部電極（纽等）68。接著，在下·部電極68上形成用作.MTJ 元件的多數層69。多數層69例如含有穿隧阻擋層、夾入穿 隧阻擔層的兩個強磁性層及反強磁性層。 此外’如圖8 1所示，將用作Μ T J元件的多數層6 9形成圖 案’在下部電極68上形成多數MTJ元件69Α。多數MTJ元 件6 9 Α最後成為例如圖4 7、圖4 8或圖4 9所示之類的構造。 又’用作Μ T J元件的多數層6 9的圖案形成利用p e p在多鲁 數層6 9上形成光阻圖案後，以此光阻圖案為罩幕，利用 RIE触刻多數層69，藉此可容易進行。此後，光阻圖案被 除去。 接著’進行MTJ元件的下部電極68的圖案形成。 . 巍 下部電極68的圖案形成利用PEP在下部電極68上形成 光阻圖案後，以此光阻圖案為罩幕，利用RIE蝕刻下部電 極68 ’藉此可容易進行。此後，光阻圖案被除去。 -119· (115) 發明說明續頁 此外’使用CVD法形成完全覆蓋MTJ元件69A的層間絕 緣膜70。此外，利用CMP法將層間絕緣膜70研磨且平坦化 ’使層間絕緣膜70只殘留在MTJ元件69 A之間。 [8 ] Μ T J元件的上部電極的形成步驟 其次，如圖8 2所示，在層間絕緣膜7 0形成達到接觸插塞 6 7的接觸孔。 此接觸孔例如利用PEP在層間絕緣膜70上形成光阻圖 案’以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜7〇， 則可容易形成。此蝕刻後，光阻圖案被除去。 此後，使用濺鍍法在MTJ元件69A上及層間絕緣膜70上 如完全嵌入接觸孔般地形成成為MTJ元件69A的上部電極 的金屬層（钽等）7 1。此外，利用C Μ P法研磨金屬層7 1，將 金屬層7 1的表面平坦化。 此外，進行Μ T J元件6 9 Α的上部電極7 1的圖案形成。 MTJ元件69A的上部電極71的圖案形成例如利用PEP在 上邵電極7 1上形成光阻圖案，以此光阻圖案為罩幕，利用 RI E蝕刻上邵電極7 i，即可容易形成。此蝕刻後，光阻圖 案被除去。 [9 ]第三配線層的形成步驟 其次，如圖83所示，用CVD法在層間絕緣膜70上形成完 全覆蓋MTJ元件69A的上部電極71的層間絕緣膜72。此外 ，利用CMP法研磨層間絕緣膜72，將層間絕緣膜72的表面 平坦化。 此外’在層間絕緣膜7 2形成配線溝。此配線溝成為用作 1223451 (116) 發明說明續頁 形成寫入位元線的溝，在Y方向延伸。也可以在配線溝側 面形成用作提高絕緣功能的側壁絕緣層（氮化矽等）。 配線溝例如利用PEP在層間絕緣膜72上形成光阻圖案 ，以此光阻圖案為罩幕，利用RIE蝕刻層間絕緣膜72，則 可容易形成。此蝕刻後，光阻圖案被除去。 側壁絕緣層利用C V D法在層間絕緣膜7 2上的全體形成 絕緣膜（氮化矽等）後，利用RIE蝕刻該絕緣膜，藉此可容
易形成。 此後，例如使用濺鍍法在層間絕緣膜7 2上及配線溝内面 上分別形成阻擋金屬層（鈕和氮化钽的層疊等）7 3。接著 ，例如利用濺鍵法在阻擋金屬層73上形成完全填滿配線溝 的金屬層（銅等）74。 此外，例如使用CMP法研磨金屬層74，將金屬層74只留 在配線溝内。殘留在配線溝内的金屬層7 4成為起作用作為 寫入位元線的第三配線層。 (3 )總結
根據此製造方法，可實現單元陣列構造（1開關-nMTJ構 造）：共同連接讀出塊内的多數TMR元件一端，並且將這 些多數T M R元件他端分別獨立連接於讀出位元線。 又，在本例當形成配線層時，採用鑲嵌製程及雙鑲嵌製 程，但取代此，例如也可以採用利用蝕刻進行配線層加工 的製程。 6.其他 上述說明係以使用T M R元件作為磁性隨機存取記憶體 -121 · 1223451 (117) 發明說明續頁 的記憶單元為前提，但記憶單元為GMR (巨磁阻）元件時， 亦可適用本發明，即各種單元陣列構造、.讀出操作機構、 讀出電路的具體例等。 此外，關於T M R元件或G M R元件的構造、構成這些元件 的材料等，亦適合適用本發明，不特別限制。本例雖然就 讀出塊内的T M R元件數為4個的情況加以說明，但讀出塊 内的T M R元件數不限於4個，可自由設定。 就磁性隨機存取記憶體的讀出選擇開關而言，雖然就 Μ〇S電晶體、雙載子電晶體及二極體的情況加以說明，但 也可以使用這些以外的開關元件，例如ΜIS (金屬緣體半 導體）電晶體（包含MOSFET)、MES (金屬半導體）電晶體、接 面（Junction)電晶體等作為讀出選擇開關。 以上，根據本發明，可提供一種具有適於記憶體容量增 大的新穎單元陣列構造的磁性隨機存取記憶體及其製造 方法。 圖式之簡單說明
圖1為關於本發明磁性隨機存取記憶體構造例1的電路 圖。 圖2為顯示關於構造例1的裝置構造1的截面圖。 圖3為顯示關於構造例1的裝置構造1的平面圖。 圖4為顯示關於構造例1的裝置構造2的截面圖。 圖5為顯示關於構造例1的裝置構造2的平面圖。 圖6為顯示關於構造例1的裝置構造2的平面圖。 圖7為顯示關於構造例1的裝置構造2的平面圖。 •122· 1223451 (118) 發明說明續頁 圖8為顯示關於構造例1的裝置構造2的平面圖。 圖9為顯示關於構造例1的裝置構造3的截面圖。 圖1 0為顯示關於構造例1的裝置構造3的平面圖。 圖1 1為顯示關於構造例1的裝置構造3的平面圖。 圖1 2為顯示關於構造例1的裝置構造3的平面圖。 圖1 3為顯示關於構造例1的裝置構造3的平面圖。 圖1 4為關於本發明磁性隨機存取記憶體構造例2的電路
圖。 圖1 5為顯示關於構造例2的裝置構造的截面圖。 圖1 6為顯示關於構造例2的裝置構造的平面圖。 圖1 7為顯示關於構适例2的裝置構造的平面圖。 圖1 8為顯示關於構造例2的裝置構造的平面圖。 圖1 9為顯示關於構造例2的裝置構造的平面圖。 圖2 0為關於本發明磁性隨機存取記憶體構造例3的電路 圖 圖2 1為顯示關於構造例3的裝置構造的截面圖。
圖2 2為顯示關於構造例3的裝置構造的平面圖。 圖2 3為顯示關於構造例3的裝置構造的平面圖。 圖2 4為顯示關於構造例3的裝置構造的平面圖。 圖2 5為顯示關於構造例3的裝置構造的平面圖。 圖2 6為關於本發明磁性隨機存取記憶體構造例4的電路 圖。 圖2 7為關於本發明磁性隨機存取記憶體構造例5的電路 圖 -123 - 1223451 (119) 發明說明續頁 圖2 8為關於本發明磁性隨機存取記憶體構造例6的電路 圖。 圖2 9為關於本發明磁性隨機存取記憶體構造例7的電路 圖。 圖3 0為顯示關於構造例7的裝置構造的截面圖。 圖3 1為顯示關於構造例7的裝置構造的平面圖。 圖3 2為顯示關於構造例7的裝置構造的平面圖。 圖3 3為顯示關於構造例7的裝置構造的平面圖。 圖3 4為顯示關於構造例7的裝置構造的平面圖。 圖3 5為關於本發明磁性隨機存取記憶體構造例8的電路 圖 圖3 6為顯示關於構造例8的裝置構造的截面圖。 圖3 7為顯示關於構造例8的裝置構造的平面圖。 圖3 8為顯示關於構造例8的裝置構造的平面圖。 圖3 9為顯示關於構造例8的裝置構造的平面圖。 圖4 0為顯示關於構造例8的裝置構造的平面圖。
圖4 1為關於本發明磁性隨機存取記憶體構造例9的電路 圖。 圖4 2為關於本發明磁性隨機存取記憶體構造例1 0的電 路圖。 圖43為關於本發明磁性隨機存取記憶體構造例1 1的電 路圖。 圖44為關於本發明磁性隨機存取記憶體構造例1 2的電 路圖。 •124- 1223451 (120) 發明說明續頁 圖4 5為顯示關於構造例1 2的裝置構造的截面圖。 圖4 6為顯示關於構造例1 2的裝置構造的平面圖。 圖4 7為顯示T M R元件構造例之圖。 圖4 8為顯示T M R元件構造例之圖。 圖4 9為顯示T M R元件構造例之圖。
圖5 0為顯示寫入字元線驅動器/接收器的電路例之圖。 圖5 1為顯示寫入字元線驅動器/接收器的電路例之圖。 圖5 2為顯示寫入字元線驅動器/接收器的電路例之圖。 圖5 3為顯示寫入字元線驅動器/接收器的電路例之圖。 圖5 4為顯示寫入位元線驅動器/接收器的電路例之圖。 圖5 5為顯示寫入位元線驅動器/接收器的電路例之圖。 圖5 6為顯示寫入位元線驅動器/接收器的電路例之圖。 圖5 7為顯示寫入位元線驅動器/接收器的電路例之圖。 圖5 8為顯示寫入位元線驅動器/接收器的電路例之圖。 圖5 9為顯示列解碼器及讀出字元線驅動器的電路例之 圖。
圖6 0為顯示列解碼器的電路例之圖。 圖6 1為顯示行解碼器及讀出選擇線驅動器的電路例之 圖。 圖6 2為顯示行解碼器的電路例之圖。 圖6 3為顯示列解碼器的電路例之圖。 圖64為顯示行解碼器的電路例之圖。 圖6 5為顯tf ?買出電路的電路例之圖。 圖6 6為顯示讀出電路的電路例之圖。 圖6 7為顯示感測放大器及偏壓電路的電路例之圖。 -125 - 1223451 (121) 發明說明續頁 圖6 8為顯示感測放大器的電路例之圖。 圖6 9為顯示基準電位產生電路的電路例之圖。 圖7 0為顯示運算放大器的電路例之圖。 ' 圖7 1為顯示感測放大器及偏壓電路的電路例之圖。 ： 圖7 2為顯示適用本發明製造方法的裝置構造之圖。 圖7 3為顯示本發明製造方法一步驟的截面圖。 圖7 4為顯示本發明製造方法一步驟的截面圖。 圖7 5為顯示本發明製造方法一步驟的平面圖。 圖7 6為顯示本發明製造方法一步驟的截面圖。 ® 圖7 7為顯示本發明製造方法一步驟的截面圖。 圖7 8為顯示本發明製造方法一步驟的截面圖。 圖7 9為顯示本發明製造方法一步驟的截面圖。 圖8 0為顯示本發明製造方法一步驟的截面圖。 圖8 1為顯示本發明製造方法一步驟的截面圖。 圖8 2為顯示本發明製造方法一步驟的平面圖。 圖8 3為顯示本發明製造方法一步驟的平面圖。 圖84為顯示關於構造例1的裝置構造1變形例的截面圖。 φ 圖8 5為顯示關於構造例1的裝置構造2變形例的截面圖。 圖8 6為顯示關於構造例1的裝置構造2變形例的截面圖。 圖8 7為顯示關於構造例1的裝置構造3變形例的截面圖。 圖8 8為顯示關於構造例1的裝置構造3變形例的截面圖。 圖8 9為顯示關於構造例2的裝置構造變形例的截面圖。 ％ 圖9 0為顯示關於構造例2的裝置構造變形例的截面圖。 、 圖9 1為顯示關於構造例3的裝置構造變形例的截面圖。 圖9 2為顯示關於構造例3的裝置構造變形例的截面圖。 -126· 1223451 (122)
圖9 3為顯示關於構造例7的裝置構造變形例的截面圖。 圖9 4為顯示關於構造例7的裝置構造變形例的截面圖。 圖9 5為顯示關於構造例8的裝置構造變形例的截面圖。 圖9 6為顯示關於構造例8的裝置構造變形例的截面圖。 圖97為顯示關於構造例12的裝置構造變形例的截面圖。 圖式代表符號說明 11 記憶單元陣列 12 BKik RSW1 SLi、SL1 CSW VSS RBL4(n-l)+l、RBL4(n-l)+2 TMR元件 讀出塊 讀出選擇開關 源極線 行選擇開關 接地點、接地電位 、讀出位元線
RBL4(n-l) + 3、RBL4(n-l)+4 RSW2 列選擇開關 30、30A、30B 29B RLi 共同資料線 讀出電路 列選擇線信號 25-1、"·25-η 列解碼器 WWL4(n-l)+l、WWL4(n-l)+2 窝入字元線
、WWL4(n-l)+3、WWL4(n-l)+4 2 3 A 寫入字7L線驅動益 24-1 ' -·24-η 寫入字元線吸收器 WBLi 寫入位元線 29A、31 RWLn BKjk 23B-n 32 電路塊 讀出字元線 塊 電路塊 行解碼器 -127- 1223451 (123)
CSL1 > -CSLj 41 46 、 42 ' 44 MTJ1、MTJ2、MTJ3、MTJ4 45
43 、 45A RBL1、RBL2、RBL3、RBL4 WWL 卜 WWL2、WWL3、WWL4 47
RWLn-2、RWLn-1、RWLn 23AR、23AS WWLi 29AR、31R WBL1、WBL2、WBL3、WBL4 VC 34 33-1 、 "·33-η WLEN1、“-WLEN4 23B-1、"·23Β-η BSW CSLi SLk CSW1、CSW2 CLi
25X-1、…25X-n 23AX 24X-1、…24X-n 29AX、31X RWLi 23B-i RWLI、RWL2 行位址信號 半導體基板 接觸插塞 TMR元件 上部電極 中間層 1買出位元線 寫入字元線 元件區域 讀出字元線 寫入位元線驅動器/吸收器 寫入字7C線 電路塊 電入位元線 偏壓電位 偏壓線 寫入字元線驅動器 輸出信號（字元線啟動信號） 電路塊 塊選擇開關 行選擇線 源極線 行選擇開關 行選擇線信號 行解碼器 寫入字元線驅動器 寫入字元線吸收器 電路塊 讀出字元線 電路塊 讀出字元線
128- 1223451
(124) WBL4(n-l)+l、WBL4(n-l)+2、寫入位元線 WBL4(n-l)+3、WBL4(n-l)+4 BLEN1、“.BLEN4 32 23B-1、".23B-j
RSW
29C BL4(j-l)+l、BL4(j-l)+2、 BL4(j-l) + 3、BL4(j-l)+4、 CSLi BL4 (j,l)+l、BL4 (j-l)+2、 BL4 (j-l)+3、BL4 (j-l)+4、 WWLk、WWLn 23A-k、23A-n 24- k RWLk、RWL1 25- k 23B-k、23B-1 BL1、BL2、BL3、BL4 QP1、QP2、QP3、QP4 ND1、ND2、ND3、ND4 QN1、QN2、QN3、QN4
VDD
VSS ΝΑΙ、NA2、NA3、NA4
29AX QP5 、 QP6 QN5、QN6 輸出信號（位元線啟動信號） 電路塊 電路塊 讀出選擇開關 行選擇開關 讀出位元線 行選擇線信號 讀出/寫入位元線 寫入字元線 寫入字元線驅動器 寫入字元線吸收器 讀出字元線 列解碼器 讀出字元線驅動器 讀出位元線（寫入位元線） P通道MOS電晶體 反及閘電路 N通道MOS電晶體 電源端子 接地端子 反及閘電路 寫入位元線驅動器/吸收器 P通道MOS電晶體 N通道MOS電晶體
ND5、ND6 反及閘電路 ADI、AD2 及閘電路 INV1、INV2 反相器 129- 1223451 (125)
WBLj
31X、31、29A QP7、QP8 QN7、QN8 ND7、ND8 AD3、AD4 INV3、INV4 PI 、 P2 、 P3 、 P4 QP9、QP10、QP11、QP12 ND9、NDIO、ND11、ND12 QN9、QNIO、QN11、QN12
NA9、NAIO AD5、AD6、AD7、AD8 INV5、INV6、INV7、INV8 AD9、AD11、AD13〜AD16 32 ADIO、AD12 寫入位元線 寫入位元線驅動器/吸收器 P通道MOS電晶體 N通道MOS電晶體 反及閘電路 及閘電路 反相器 P通道MOS電晶體 P通道MOS電晶體 反及閘電路 N通道MOS電晶體 反及閘電路 及閘電路 反相器 及閘電路 行解碼器和讀出選擇驅動器 及閘電路
29B11、29B12、29B13、29B14感測放大器和偏壓電路 29B2 選擇器 29B3 輸出緩衝器
29B31、29B32、29B33、29B34 輸出緩衝器 QP14、QP13、QP16、QP17 P通道 MOS 電晶體
QN13、QN14、QN15 n2 、 nl 、 n4 、 n3 OP
Is 、 Is2 BLi
S/A QN16、QN17 QP15、QP18、QP19 QN18、QN19 N通道MOS電晶體 節點 運算放大器 恆定電流源 位元線 感測放大器 N通道MOS電晶體 P通道MOS電晶體 N通道MOS電晶體 130- 1223451
(126) QN20 〜QN25 N通道MOS電晶體 23B-1、…23B-n 列解碼器和讀出字元線驅動器 23B-k 列解碼器和讀出字元線驅動器 29AX、31X 列解碼器和寫入字元線驅動器/吸 收器 51 半導體基板 52 元件分離絕緣層 53 閘絕緣膜 55 帽蓋絕緣膜 54 閘極 57 側壁絕緣層 56A 源極區域 56B 汲極區域 58 層間絕緣膜 59 接觸孔 60 配線溝 61 阻擋金屬層 62 金屬層 63 層間絕緣膜 64 配線溝 65 接觸孔 66 阻擋金屬層 67 金屬層、接觸插塞 68 下部電極 69 層 69A MTJ元件 70 層間絕緣膜 71 金屬層、上部電極 72 層間絕緣膜 73 阻擋金屬層 74 金屬層
131 -

Claims (1)

1223451 拾、申請專利範圍 1. 一種磁性隨機存取記憶體，其特徵在於：包含 多數記憶單元：在半導體基板上配置於與前述半導體 基板表面平行的方向，利用磁阻效應記憶資料； 讀出選擇開關：共同連接於前述多數記憶單元的一端 ；及， 多數位元線：與前述多數記憶單元對應所設，在第一 方向延伸， 其中前述多數記憶單元各個的他端獨立連接於前述 多數位元線中的1個者。 2. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述多數記憶單元配置於與前述第一方向交叉的第二方 向。 3. 如申請專利範圍第2項之磁性隨機存取記憶體，其中更 包含寫入線：共同設於前述多數記憶單元，在前述第二 方向延伸。 4. 如申請專利範圍第3項之磁性隨機存取記憶體，其中前 述寫入線離開前述多數記憶單元。 5. 如申請專利範圍第3項之磁性隨機存取記憶體，其中前 述寫入線配置於前述多數記憶單元的一端側，前述多數 位元線配置於前述多數記憶單元的他端側。 6. 如申請專利範圍第5項之磁性隨機存取記憶體，其中前 述多數記憶單元的一端側為配置前述讀出選擇開關之 側。 1223451 申請專利範圍續頁 7. 如申請專利範圍第5項之磁性隨機存取記憶體，其中前 述多數記憶單元的他端側為配置前述讀出選擇開關之 側。 8. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述多數位元線起作用作為讀出線及作為寫入線。 9. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述讀出選擇開關配置於前述多數記憶單元的正下方。 10. 如申請專利範圍第9項之磁性隨機存取記憶體，其中更 包含電極：共同連接於前述多數記憶單元的一端；及， 接觸插塞：連接前述電極和前述讀出選擇開關。 11. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含源極線：連接於前述讀出選擇開關，在與前述第一 方向交叉的第二方向延伸。 12. 如申請專利範圍第1 1項之磁性隨機存取記憶體，其中更 包含電源端子：及，行選擇開關：連接於前述源極線和 前述電源端子之間。 13. 如申請專利範圍第1 2項之磁性隨機存取記憶體，其中供 應接地電位或偏壓電位給前述電源端子。 14. 如申請專利範圍第1 1項之磁性隨機存取記憶體，其中更 包含讀出字元線：連接於前述讀出選擇開關的控制端子 ，在前述第一方向延伸。 15. 如申請專利範圍第1 4項之磁性隨機存取記憶體，其中前 述讀出選擇開關為列位址信號所控制。 16.如申請專利範圍第1項之磁性隨機存取記憶體，其中更 1223451 申請專利範圍續頁 包含源極線：連接於前述讀出選擇開關，在前述第一方 向延伸。 17. 如申請專利範圍第1 6項之磁性隨機存取記憶體，其中更 包含電源端子：及，行選擇開關：連接於前述源極線和 前述電源端子之間。 18. 如申請專利範圍第1 7項之磁性隨機存取記憶體，其中供 應接地電位或偏壓電位給前述電源端子。 19. 如申請專利範圍第1 6項之磁性隨機存取記憶體，其中更 包含讀出字元線：連接於前述讀出選擇開關的控制端子 ，在與前述第一方向交叉的第二方向延伸。 20. 如申請專利範圍第1 9項之磁性隨機存取記憶體，其中前 述讀出選擇開關為列位址信號所控制。 21. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含讀出電路；及，列選擇開關：連接於前述多數位元 線和前述讀出電路之間。 22. 如申請專利範圍第2 1項之磁性隨機存取記憶體，其中前 逑讀出選擇開關只在讀出操作時動作，前述列選擇開關 在讀出操作時及寫入操作時動作。 23. 如申請專利範圍第22項之磁性隨機存取記憶體，其中前 述讀出選擇開關及前述列選擇開關均為列位址信號所 控制。 24.如申請專利範圍第2 1項之磁性隨機存取記憶體，其中更 包含共同資料源：連接於前述讀出電路和前述列選擇開 關之間；其中由前述多數記憶單元、前述讀出選擇開關 1223451 申請專利範圍續頁 、前述列選擇開關及前述多數位元線構成列時，多數列 連接於前述共同資料線。 25. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含讀出電路；及，行選擇開關：連接於前述多數位元 線和前述讀出電路之間。 26. 如申請專利範圍第2 5項之磁性隨機存取記憶體，其中前 述讀出選擇開關只在讀出操作時動作，前述行選擇開關 在讀出操作時及寫入操作時動作。 27. 如申請專利範圍第2 6項之磁性隨機存取記憶體，其中前 述讀出選擇開關為列位址信號所控制，前述行選擇開關 為行位址信號所控制。 28. 如申請專利範圍第2 5項之磁性隨機存取記憶體，其中更 包含共同資料源：連接於前述讀出電路和前述行選擇開 關之間；其中由前述多數記憶單元、前述讀出選擇開關 、前述行選擇開關及前述多數位元線構成行時，多數行 連接於前述共同資料線。 29. 如申請專利範圍第2 1或2 5項之磁性隨機存取記憶體，其 中前述讀出電路包含多數感測放大器：與前述多數位元 線對應所設；及，多數輸出緩器：與前述多數感測放大 器對應所設。 30. 如申請專利範圍第2 1或2 5項之磁性隨機存取記憶體，其 中前述讀出電路包含多數感測放大器：與前述多數位元 線對應所設；輸出緩衝器：用作輸出前述多數感測放大 器中的1個的資料；及，選擇器：連接於前述多數感測 1223451 申請專利範圍續頁 放大器和前述輸出緩衝器之間。 31. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含寫入驅動器：連接於前述多數位元線的一端，供應 寫入電流給前述多數位元線；及，寫入吸收器：連接於 前述多數位元線的他端，吸收前述寫入電流。 32. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含寫入驅動器/吸收器：分別連接於前述多數位元線 的兩端，用作使與寫入資料相應的方向的寫入電流流到 前述多數位元線。 33. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含多數塊選擇開關：連接於前述多數記憶單元的他端 和前述多數位元線之間。 34. 如申請專利範圍第3 3項之磁性隨機存取記憶體，其中前 述塊選擇開關為列位址信號所控制。 35. 如申請專利範圍第34項之磁性隨機存取記憶體，其中前 述讀出選擇開關和前述塊選擇開關做相同動作。 36. 如申請專利範圍第3 3項之磁性隨機存取記憶體，其中前 述塊選擇開關為行位址信號所控制。 37. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含讀出電路；列選擇開關：連接於前述多數位元線和 前述讀出電路之間；及，寫入驅動器··連接於前述多數 位元線。 38.如申請專利範圍第3 7項之磁性隨機存取記憶體，其中前 述寫入驅動器供應寫入電流給前述多數位元線中為列 1223451 申請專利範圍續頁 位址信號所選擇的位元線。 39. 如申請專利範圍第1項之磁性隨機存取記憶體，其中更 包含讀出電路：行選擇開關：連接於前述多數位元線和 前述讀出電路之間；及，寫入驅動器：連接於前述多數 位元線。 40. 如申請專利範圍第3 9項之磁性隨機存取記憶體，其中前 述寫入驅動器供應寫入電流給前述多數位元線中為行 位址信號所選擇的位元線。 41. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述多數記憶單元構成讀出塊，前述多數記憶單元的資料 被同時讀出。 42. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述多數記憶單元的各個由磁性記憶元件構成，該磁性記 憶元件包含鎖住層：固定磁化方向；記憶層：按照寫入 資料，磁化方向改變；及，穿隧阻擋層：配置於前述鎖 住層和前述記憶層之間。 43. 如申請專利範圍第42項之磁性隨機存取記憶體，其中前 述磁性記憶元件的容易磁化軸向著前述第一方向。 44. 如申請專利範圍第42項之磁性隨機存取記憶體，其中前 述磁性記憶元件的容易磁化軸向著與前述第一方向交 叉的第二方向。 45. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前 述讀出選擇開關為MIS電晶體、MES電晶體、接面電晶 體、雙載子電晶體及二極體中的任何一個。 1223451 申請專利範圍續頁 46. —種磁性隨機存取記憶體，其特徵在於：包含 第一及第二記憶單元：在半導體基板上配置於與前述 半導體基板表面平行的方向，利用磁阻效應記憶資料； 讀出選擇開關：共同連接於前述第一及第二記憶單元 的一端； 第一位元線：連接於前述第一記憶單元的他端；及 第二位元線：連接於前述第二記憶單元的他端者。 47. 如申請專利範圍第1項之磁性隨機存取記憶體，其中由 前述多數記憶單元和前述讀出選擇開關構成讀出塊時 ，多數讀出塊連接於前述多數位元線。 48. 如申請專利範圍第47項之磁性隨機存取記憶體，其中前 述多數讀出塊中互相鄰接的讀出塊内的讀出選擇開關 的源極互相連接。 49. 一種磁性隨機存取記憶體之製造方法，其特徵在於：包含 在半導體基板表面區域形成讀出選擇開關； 在前述讀出選擇開關上形成多數位元線：與前述半導 體基板表面平行，在第一方向延伸； 在前述多數位元線的正上方形成多數MTJ元件：配置 於前述第一方向交叉的第二方向，連接於前述多數位元 線； 在前述多數MTJ元件的正上方形成電極：共同連接於 前述多數MTJ元件，連接於前述讀出選擇開關；及， 在前述多數MTJ元件的附近形成寫入線：在前述第二 方向延伸者。 1223451 申請專利範圍績頁 50. 如申請專利範圍第49項之製造方法，其中前述寫入線形 成於前述多數MTJ元件的正上方。 51. 如申請專利範圍第49項之製造方法，其中前述多數位元 線及前述寫入線均由鑲嵌製程所形成。
52. 如申請專利範圍第4 9項之製造方法，其中前述多數位元 線及前述寫入線均由以下步驟所形成：在絕緣層形成配 線溝；形成完全填滿前述配線溝的金屬層；及，除去前 述配線溝内以外的前述金屬層。 53. 如申請專利範圍第5 2項之製造方法，其中更包含在形成 前述金屬層之前，形成阻擔金屬層。 54. 如申請專利範圍第5 3項之製造方法，其中更包含在形成 前述阻擔金屬層之前，在前述配線溝側壁形成側壁絕緣 層；及，在除去前述配線溝内以外的前述金屬層之後， 只在前述金屬層上形成由和前述側壁絕緣層相同材料 構成的帽蓋絕緣層。
55. 如申請專利範圍第54項之製造方法，其中前述側壁絕緣 層及前述帽蓋絕緣層由氮化矽構成。
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