KR20050077157A - 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법 - Google Patents

자기 캐핑층을 갖는 엠램 소자 및 그 제조방법 Download PDF

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KR20050077157A
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Abstract

자기 캐핑층을 갖는 엠램 소자 및 그 제조방법을 제공한다. 이 소자는 기판 상에 형성된 복수개의 디짓 라인(digit line)들과 상기 디짓 라인들과 교차하여 형성된 복수개의 비트 라인(bit line)들을 포함한다. 상기 디짓 라인과 상기 비트 라인 사이에 자기 저장 요소(magnetic storage element)가 각각 개재된다. 상기 비트라인들과 절연되어 상기 비트라인들의 상부 및 측벽에 비트라인 자기 캐핑층(bit line magnetic capping layer)이 콘포말하게 형성된다. 상기 자기 저장 요소의 상부를 가로지르는 복수개의 비트라인을 각각 상기 자기 저장 요소 상에 형성하고, 상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 캐핑 절연막을 형성한 후, 상기 캐핑 절연막 상에 상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 비트라인 자기 캐핑층을 형성할 수 있다.

Description

자기 캐핑층을 갖는 엠램 소자 및 그 제조방법{MRAM DEVICE AND METHOD OF FABRICATING THE SAME}
컴퓨터와 컴퓨터 시스템 부품에서 가장 일반적으로 사용되고 있는 디지털 메모리는 정보의 디지털 비트를 콘덴서에 저장된 전압으로 표현하는 디램(DRAM; Dynamic Random Access Memory)이다. 정보를 계속 보존하기 위해서는 이들 메모리에 전력이 공급되어야 하는데, 그것은 빠른 리프레시 사이클이 없으면 콘덴서에 저장된 전하가 없어져 정보를 잃게 되기 때문이다. 일정한 전력이 필요한 메모리를 휘발성 메모리라고 한다.
비휘발성 메모리는 정보를 보존하기 위한 리프레시 사이클을 필요로 하지 않는다. 따라서 비휘발성 메모리는 휘발성 메모리에 비해 보다 적은 전력을 소비한다. 비휘발성 메모리는 휴대전화기나 자동차의 제어 시스템과 같이 비휘발성 메모리가 선호되거나 필요한 분야에서 많이 적용되고 있다.
엠램(MRAM; Magnetic Random Access Memory)은 비휘발성 메모리이다. 정보의 디지털 비트는 자기 저장 요소 또는 셀 내의 자화방향에 따라서 달리 저장된다. 저장 요소는 단순하고 얇은 강자성 필름이거나, 터널링 자기저항(TMR; Tunneling Magneto-Resistance) 또는 거대 자기저항(GMR; Giant Magneto-Resistance)과 같이 보다 복잡하게 층이 형성된 자성의 박막 구조일 수 있다.
도 1에 도시된 것과 같이, 메모리 어레이(array) 구조는 일반적으로 절연층으로 덮인 평행한 도선들로 이루어진 제1 세트와, 제1 세트 위에 놓이며 제1 세트의 선들과 수직인 평행한 도선들로 이루어진 제2 세트로 형성된다. 두 도선 세트 중 하나는 비트 라인(BL)이 되고 다른 하나는 디짓 라인(DL)이 된다. 가장 간단한 구성에서 자기 저장 셀들(M)은 비트 라인(BL)과 디짓 라인(DL) 사이의 교차점에 끼워진다.
도 2a 및 도 2b에 도시된 것과 같이, 메모리 어레이는 트랜지스터나 다이오드 구성으로 이루어진 보다 복잡한 구조가 사용될 수도 있다. 기판(10)에 소자분리막(12)이 형성되어 활성영역(14)을 한정하고, 상기 활성영역(14)에 제어 트랜지스터가 형성된다. 통상적으로 한 쌍의 게이트 패턴(18)이 형성되고, 상기 게이트 패턴들(18) 사이의 활성영역에 공통 소오스 영역(16s), 상기 공통 소오스 영역(16s) 양측으로 상기 게이트 패턴(18)에 인접한 활성영역에 각각 드레인 영역(16d)이 형성된다. 상기 공통 소오스 영역(16s)에 공통 소오스 전극(20)이 연결되고, 상기 기판의 전면에 디짓 라인(28)을 포함하는 하부 층간절연막(22)이 형성된다. 상기 하부 층간 절연막(22) 상에 자기 저장 요소(M)가 형성된 상부 층간절연막(30)이 형성되고, 상기 상부 층간절연막(30) 상에 상기 디짓 라인(28)과 교차하는 방향으로 비트 라인(32)이 형성된다.
전류가 비트 라인 또는 디짓 라인을 통해 흐를 때, 라인 주위에 자기장이 형성된다. 이 어레이는 각 도선이 저장 셀의 자화를 반전할 필요가 있는 부분으로만 전류를 공급하도록 설계된다. 전환은 디짓 라인과 비트 라인 모두에서 전류가 흐르는 디짓 라인과 비트 라인의 교차점에서 일어난다. 어떤 라인도 단독으로 비트를 전환할 수 없다. 비트 라인과 디짓 라인 모두에 의해 지정된 셀만이 전환될 수 있다.
자기 메모리 어레이는 박막 기술을 이용한 집적회로(IC)의 부분으로서 제작될 수 있다. 어떠한 집적회로 장치에서든지 가능한 한 작은 공간을 사용하는 것이 중요하다. 그러나, 메모리 셀의 크기가 줄어듦에 따라 저장셀에 기입(write)하기 위해 필요한 자기장은 증가하는데, 이것은 비트를 기입하는 것을 더 어렵게 만든다. 비트 라인과 디짓 라인의 폭과 두께가 감소하면, 높은 전류밀도에 의해 도체에는 일레트로마이그레이션(electromigration) 문제가 발생한다. 더구나, 도선들이 서로 근접함에 따라 도선과 지정된 셀에 이웃한 셀 사이의 간섭(cross talk)의 가능성이 증가한다. 만일 이것이 반복적으로 일어난다면, 근접한 셀의 저장된 자기장은 자기 영역의 변형을 통해 손상되고 셀에 저장된 정보는 읽을 수 없게 된다.
지정된 셀에 이웃한 셀로 영향이 미치는 것을 막기 위해서는 비트 라인과 디짓 라인의 작용에 의한 자기장들은 원하는 영역에만 강하게 국한되어야 한다. 도선으로부터 형성된 자기장들을 특정영역 내로 국한하기 위한 몇몇 방법이 기존의 기술을 통해 제안되어 있다.
도시된 것과 같이, 자기장을 특정영역에 국한하기 위하여 비트 라인(32)을 자기 캐핑층(34)으로 감싸는 구조가 제안되었다. 상기 자기 캐핑층(34)은 원하는 영역에 자기장을 강하게 집속시킴으로써 인접한 셀 간의 간섭을 억제함과 동시에 낮은 전류밀도에서도 셀을 기입할 수 있도록 한다. 종래에는 비트라인들(32)을 형성한 후 상기 비트라인들(32)이 형성된 기판의 전면에 자기 캐핑층을 형성하고 패터닝하여 상기 자기 캐핑층(34)을 각각의 비트라인 상에 분리하였다. 그러나, 셀 어레이의 집적도가 높아짐에 따라 비트라인의 피치가 감소하여 비트라인과 비트라인 사이의 자기 캐핑층을 패터닝하기가 점점 어려워지는 추세이다.
본 발명이 이루고자 하는 기술적 과제는 패치가 작은 비트라인 사이의 자기 캐핑층을 패터닝하지 않고 자기장을 집속시킬 수 있는 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 복수개의 비트라인들을 동시에 감싸는 자기 캐핑층을 갖는 엠램 소자를 제공한다. 이 소자는 기판 상에 형성된 복수개의 디짓 라인(digit line)들과 상기 디짓 라인들과 교차하여 형성된 복수개의 비트 라인(bit line)들을 포함한다. 상기 디짓 라인과 상기 비트 라인 사이에 자기 저장 요소(magnetic storage element)가 각각 개재된다. 상기 비트라인들과 절연되어 상기 비트라인들의 상부 및 측벽에 비트라인 자기 캐핑층(bit line magnetic capping layer)이 콘포말하게 형성된다.
구체적으로 상기 엠램 소자는 반도체 기판 상에 복수개의 다마신 그루브(damascene groove)가 형성된 제1 층간절연막을 더 포함하되, 상기 디짓 라인의 각각은 상기 다마신 그루브 내에 형성되고, 상기 디짓 라인과 상기 다마신 그루브의 측벽 및 바닥 사이에는 디짓 라인 자기 캐핑층(digit line magnetic capping layer)이 더 형성될 수도 있다. 상기 비트라인 및 상기 비트라인 자기 캐핑층은 캐핑 절연막에 의해 절연된다. 상기 비트라인 자기 캐핑층은 상기 비트라인의 측벽으로 부터 연장되어 상기 자기 저장 요소의 측벽까지 덮여질 수도 있다. 이 경우 상기 자기 저장 요소 및 상기 비트라인 자기 캐핑층 사이에 캐핑 절연막이 더 개재된다.
상기 기술적 과제를 달성하기 위하여 본 발명은 복수개의 비트라인들을 동시에 감싸는 자기 캐핑층을 갖는 엠램 소자의 제조방법을 제공한다. 이 방법은 반도체 기판에 복수개의 디짓 라인을 형성하고, 상기 디짓 라인의 각각의 상부에 층간절연막을 형성한 후 상기 층간 절연막 내에 상기 디짓 라인의 각각의 상부에 배치된 복수개의 자기 저장 요소가 형성하는 것을 포함한다. 상기 자기 저장 요소의 상부를 가로지르는 복수개의 비트라인을 각각 상기 자기 저장 요소 상에 형성한다. 상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 캐핑 절연막을 형성한다. 상기 캐핑 절연막 상에 상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 비트라인 자기 캐핑층을 형성한다.
상기 비트라인을 형성하는 동안 상기 층간절연막의 일부분을 제거하여 자기 저장 요소의 측벽을 노출시킬 수 있다. 상기 캐핑 절연막 및 상기 비트라인 자기 캐핑층은 상기 노출된 자기 저장 요소의 측벽을 더 덮도록 형성할 수 있다. 상기 디짓 라인은 다마신 공정을 적용하여 형성할 수 있다. 구체적으로 반도체 기판에 복수개의 다마신 그루브를 갖는 하부 층간절연막을 형성하고, 상기 다마신 그루브의 내벽 및 바닥에 콘포말한 디짓 라인 자기 캐핑층을 형성한다. 상기 디짓 라인 자기 캐핑층이 형성된 다마신 그루브 내에 도전물질을 채워 디짓 라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a는 도 1의 I-I'를 따라 취해진 본 발명의 바람직한 실시예에 따른 엠램 소자의 단면도이다.
도 3b는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 엠램 소자의 단면도이다.
도 3a 및 도 3b를 참조하면, 이 소자는 반도체 기판(50)에 소자분리막(52)이 형성되어 활성영역을 한정한다. 상기 활성영역(54)의 상부를 가로질러 한쌍의 게이트 패턴(58)이 형성된다. 상기 게이트 패턴(58)들 사이의 활성영역에 공통 소오스 영역(56s)이 형성되고, 상기 게이트 패턴들(58) 양측의 활성영역에 각각 드레인 영역(56d)이 형성된다. 상기 공통 소오스 영역(56s)에 소오스 전극(60)이 접속된다. 상기 게이트 패턴(58) 및 상기 소오스 전극(60)이 형성된 기판의 전면은 하부 층간 절연막(62)으로 덮인다. 상기 하부 층간 절연막(62)은 다마신 그루브(64)를 포함하고, 상기 다마신 그루브(64) 내에 디짓 라인(68)이 형성된다. 상기 디짓 라인(68)과 상기 다마신 그루브(64)의 측벽 및 바닥 사이에 디짓 라인 자기 캐핑층(66)이 개재될 수 있다. 상기 디짓 라인(68)은 상기 게이트 패턴(58)과 평행하게 상기 활성영역의 상부를 가로지른다. 상기 디짓 라인(68)이 형성된 하부 층간 절연막(62) 상에 상부 층간 절연막(70)이 형성된다. 상기 상부 층간 절연막(70) 내에 자기 저장 요소(M)가 형성된다. 상기 자기 저장 요소(M)는 각각의 디짓 라인(68) 상부에 위치한다. 상기 자기 저장 요소(M)는 각각 상기 드레인 영역(56d)과 전기적으로 연결된다. 상기 상부 층간 절연막(70) 상에 복수개의 비트 라인(72)이 평행하게 배치된다. 상기 비트 라인(72)은 상기 디짓 라인(68)과 교차하는 방향으로 배치되고, 상기 비트 라인(72)과 상기 디짓 라인(68) 사이에 상기 자기 저장 요소(M)가 위치한다. 상기 비트라인들(72)이 형성된 상기 상부 층간 절연막(70) 상에 캐핑 절연막(74)이 형성되고, 상기 캐핑 절연막(74) 상에 비트라인 자기 캐핑층(76)이 형성된다. 상기 캐핑 절연막(74)은 상기 비트라인들(72)의 상부 및 측벽을 콘포말하게 덮고, 상기 비트라인 자기 캐핑층(76)은 상기 캐핑 절연막(74) 상에 콘포말하게 형성된다. 본 발명에 따른 엠램 소자는 상기 비트라인 자기 캐핑층(76)이 각각의 비트라인 상에 분리되지 않고, 복수개의 비트라인들을 동시에 덮는 구조를 가진다. 따라서, 상기 비트라인 자기 캐핑층(76)은 상기 캐핑 절연막(74)에 의해 비트라인들과 절연되어 비트라인들이 서로 단락되는 것을 방지한다. 상기 비트라인 자기 캐핑층(76)은 상기 비트 라인(72)의 측벽 및 상부를 콘포말하게 덮기 때문에 자기장을 집속시킬 수 있고, 자기 캐핑층을 분리할 필요도 없다.
도 4a 내지 도 6a는 본 발명의 바람직한 실시예에 따른 엠램 소자의 제조 방법을 설명하기 위하여 도 1의 I-I'를 따라 취해진 위한 단면도들이다.
도 4b 내지 도 6b는 본 발명의 바람직한 실시예에 따른 엠램 소자의 제조 방법을 설명하기 위한 도 1의 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(50)에 소자 분리막(52)을 형성하여 활성 영역(54)을 한정한다. 상기 활성 영역(54)의 상부를 가로지르는 한쌍의 게이트 패턴들(58)을 형성한다. 상기 게이트 패턴들(58) 사이의 활성영역에 공통 소오스 영역()을 형성하고, 상기 게이트 패턴 쌍의 양측의 활성영역에 각각 드레인 영역(56d)을 형성한다. 상기 공통 소오스 영역()에 접속된 소오스 전극(60)을 형성하고, 복수개의 평행한 다마신 그루브들()을 가지는 하부 층간 절연막(62)을 형성한다. 상기 하부 층간 절연막(62)은 복수층으로 이루어질 수 있고, 게이트 패턴들과 평행한 방향으로 정의될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 다마신 그루브들()을 채우는 도전물질을 상기 하부 층간 절연막(62) 상에 형성하고, 상기 도전물질을 리세스하거나, 화학적기게적 연마하여 복수개의 평행한 디짓 라인들()을 형성한다. 상기 도전물질을 형성하기 전에 자기 캐핑층을 콘포말하게 형성하여 상기 디짓 라인들()과 상기 다마신 그루브의 측벽 및 바닥 사이에 디짓 라인 자기 캐핑층(66)을 더 형성할 수도 있다.
계속해서 도 5a 및 도 5b를 참조하면, 상기 하부 층간 절연막(62) 상에 상부 층간 절연막(70)을 형성하고, 상기 상부 층간 절연막(70) 내에 복수개의 자기 저장 요소들()을 형성한다. 상기 상부 층간 절연막(70)은 복수층으로 이루어질 수 있다. 즉, 상기 하부 층간 절연막(62) 상에 제1 절연층을 형성하고, 상기 제1 절연층 및 상기 하부 층간절연막을 차례로 패터닝하여 상기 드레인 영역(56d)에 각각 형성된 드레인 전극을 형성하고, 상기 제1 절연층 상에 베이스 전극을 형성하거나, 상기 제1 절연층 상에 베이스 전극 형성을 위한 다마신 그루브를 갖는 제2 절연층을 형성하고, 상기 다마신 그루브 내에 도전물질을 채워 베이스 전극을 형성할 수 있다. 계속해서, 상기 베이스 전극 상에 핀층, 고정자성체층, 자기 터널 정션 및 자유자성체층등을 적층하여 자기 저장 요소(M)를 형성할 수 있다. 상기 자기 저장 요소(M)가 형성된 기판의 전면에 제3 절연층을 형성하고 평탄화할 수 있다. 상기 제1 내지 제3 절연층 또한 각각 복수층으로 이루어질 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 상부 층간 절연막(70) 상에 복수개의 비트 라인들()을 형성한다. 상기 비트라인들(72)은 상기 디짓 라인들()과 교차하고, 상기 디짓 라인들()과 상기 비트라인들(72) 사이에 각각 자기 저장 요소(M)가 위치한다. 상기 비트라인들(72)이 형성된 상기 상부 층간 절연막(70) 상에 캐핑 절연막(74)을 콘포말하게 형성하다.
계속해서, 상기 캐핑 절연막(74) 상에 비트라인 자기 캐핑층(76)을 콘포말하게 형성하여 도 3a 및 도 3b에 도시된 것과 같은 엠램을 형성한다.
도 7a는 도 1의 I-I'를 따라 취해진 본 발명의 변형례에 따른 엠램 소자의 단면도이다.
도 7b는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 변형례에 따른 엠램 소자의 단면도이다.
도 7a 및 도 7b를 참조하면, 이 소자는 상술한 실시예와 유사한 구조를 가진다. 도시된 것과 같이, 이 변형례는 하부 배선 구조는 상기 실시예와 동일하나, 상부 층간 절연막(70)이 자기 저장 요소(M)의 측벽까지 덮이지 않고, 적어도 자유 자성체층은 사기 상부 층간 절연막(70) 상부 위치한다. 따라서, 캐핑 절연막(74)은 비트 라인(72)의 측벽으로 부터 연장되어 상기 자기 저장 요소(M)의 측벽까지 덮여지고, 자기 캐핑층(74) 또한 상기 비트 라인(72)의 측벽으로 부터 연장되어 상기 자기 저장 요소(M)의 측벽까지 덮는다. 본 발명의 실시예에서 상기 비트라인 자기 캐핑층(76)은 비트라인의 측벽 및 상부에 덮여지는 것에 비해, 변형례에서 상기 비트라인 자기 캐핑층(76)은 자기 저장 요소(M)의 측벽까지 덮기 때문에 인접 비트라인에 의한 자기장의 간섭을 더욱 더 효과적으로 막을 수 있다.
상술한 것과 같이 본 발명에 따르면, 엠램 소자의 비트라인 자기 캐핑층이 각각의 비트라인 상에 분리되어 형성되지 않고, 복수개의 비트라인 상에 동시에 형성된다. 따라서, 자기 캐핑층을 분리하기 위한 공정이 필요없고, 결과적으로 고집적화된 셀 어레이의 형성이 용이해진다. 또한, 자기 캐핑층과 비트라인 사이에 캐핑 절연막이 개재되기 때문에 비트라인 하부의 자기 저장 요소의 측까지 상기 자기 캐핑층으로 덮는 것이 가능하고, 그 결과, 인접한 기억 셀들 간의 자기장 간섭을 더욱 더 효과적으로 줄일 수 있다.
도 1은 일반적인 엠램 소자의 셀 어레이를 개략적으로 나타낸 도면이다.
도 2a는 도 1의 I-I'를 따라 취해진 종래기술에 따른 엠램 소자의 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 종래기술에 따른 엠램 소자의 단면도이다.
도 3a는 도 1의 I-I'를 따라 취해진 본 발명의 바람직한 실시예에 따른 엠램 소자의 단면도이다.
도 3b는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 엠램 소자의 단면도이다.
도 4a 내지 도 6a는 본 발명의 바람직한 실시예에 따른 엠램 소자의 제조 방법을 설명하기 위하여 도 1의 I-I'를 따라 취해진 위한 단면도들이다.
도 4b 내지 도 6b는 본 발명의 바람직한 실시예에 따른 엠램 소자의 제조 방법을 설명하기 위한 도 1의 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 7a는 도 1의 I-I'를 따라 취해진 본 발명의 변형례에 따른 엠램 소자의 단면도이다.
도 7b는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 변형례에 따른 엠램 소자의 단면도이다.

Claims (8)

  1. 기판 상에 형성된 복수개의 디짓 라인(digit line)들;
    상기 디짓 라인들과 교차하여 형성된 복수개의 비트 라인(bit line)들;
    상기 디짓 라인과 상기 비트 라인 사이에 개재된 자기 저장 요소(magnetic storage element);및
    상기 비트라인들과 절연되어 상기 비트라인들의 상부 및 측벽에 콘포말하게 형성된 비트라인 자기 캐핑층(bit line magnetic capping layer)을 포함하는 엠램(MRAM) 소자.
  2. 제 1 항에 있어서,
    반도체 기판 상에 복수개의 다마신 그루브(damascene groove)가 형성된 제1 층간절연막을 더 포함하되,
    상기 디짓 라인의 각각은 상기 다마신 그루브 내에 형성되고, 상기 디짓 라인과 상기 다마신 그루브의 측벽 및 바닥 사이에 형성된 디짓 라인 자기 캐핑층(digit line magnetic capping layer)을 더 포함하는 것을 특징으로 하는 엠램 소자.
  3. 제 1 항에 있어서,
    상기 비트라인 및 상기 비트라인 자기 캐핑층은 캐핑 절연막에 의해 절연된 것을 특징으로 하는 엠램 소자.
  4. 제 1 항에 있어서,
    상기 비트라인 자기 캐핑층은 상기 자기 저장 요소의 측벽까지 연장된 것을 특징으로 하는 엠램 소자.
  5. 제 4 항에 있어서,
    상기 자기 저장 요소 및 상기 비트라인 자기 캐핑층 사이에 캐핑 절연막이 개재된 것을 특징으로 하는 엠램 소자.
  6. 반도체 기판에 복수개의 디짓 라인을 형성하는 단계;
    상기 디짓 라인의 각각의 상부에 층간절연막을 형성하는 단계;
    상기 층간 절연막 내에 상기 디짓 라인의 각각의 상부에 배치된 복수개의 자기 저장 요소가 형성하는 단계;
    상기 자기 저장 요소의 상부를 가로지르는 복수개의 비트라인을 각각 상기 자기 저장 요소 상에 형성하는 단계;
    상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 캐핑 절연막을 형성하는 단계;및
    상기 캐핑 절연막 상에 상기 비트라인들의 상부 및 측벽을 콘포말하게 덮는 비트라인 자기 캐핑층을 형성하는 단계를 포함하는 엠램 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 비트라인을 형성하는 단계에서,
    상기 층간절연막의 일부분을 제거하여 자기 저장 요소의 측벽을 노출시키되,
    상기 캐핑 절연막 및 상기 비트라인 자기 캐핑층은 상기 노출된 자기 저장 요소의 측벽을 덮도록 형성하는 것을 특징으로 하는 엠램 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 디짓 라인을 형성하는 단계는,
    반도체 기판에 복수개의 다마신 그루브를 갖는 하부 층간절연막을 형성하는 단계;
    상기 다마신 그루브의 내벽 및 바닥에 콘포말한 디짓 라인 자기 캐핑층을 형성하는 단계;및
    상기 디짓 라인 자기 캐핑층이 형성된 다마신 그루브 내에 도전물질을 채워 디짓 라인을 형성하는 단계를 포함하는 엠램 소자의 제조방법.
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