KR100680422B1

KR100680422B1 - 자기저항 램

Info

Publication number: KR100680422B1
Application number: KR1020040008403A
Authority: KR
Inventors: 차선용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-02-09
Filing date: 2004-02-09
Publication date: 2007-02-08
Also published as: KR20050080328A

Abstract

본 발명은 자기저항 램에 관한 것으로, 특히 라인 타입의 아이솔레이션을 형성하여 단위 셀의 면적을 증가시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 엑티브 영역의 형성시 패터닝을 용이하게 하기 위해 라인 타입의 아이솔레이션을 형성하고, 필드 영역에 정션 영역을 증가시키기 위한 더미 트랜지스터를 삽입하여 별도의 라인을 추가하지 않고도 불휘발성 메모리에서 엑티브 영역을 증가시킴으로써 단위 셀의 면적을 증가시킬 수 있도록 한다.

Description

자기저항 램{Magnetic random access memory}

도 1은 종래의 MTJ셀의 단면도.

도 2a 및 도 2b는 종래의 자기저항 램의 모식도 및 단면도.

도 3은 폴디드 비트라인 구조를 갖는 종래의 자기저항 램의 셀 어레이.

도 4 및 도 5는 종래의 자기저항 램의 평면도 및 단면도.

도 6은 본 발명에 따른 자기저항 램의 셀 어레이.

도 7 및 도 8은 본 발명에 따른 자기저항 램의 평면도 및 단면도.

본 발명은 자기저항 램에 관한 것으로, 특히 자기저항 메모리의 아이솔레이션을 라인 타입으로 형성하여 추가되는 공정을 필요로 하지 않으면서도 패터닝을 용이하게 함으로써 단위 셀의 면적을 증가시킬 수 있도록 하는 기술이다.

현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 자기저항 램(MRAM; Magnetic Random Access Memory)의 개발에 적극 참여하고 있다.

자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따 른 전류 변화를 감지함으로써 데이타를 읽고 쓸 수 있는 기억소자이다. 이러한 자기저항 램은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.

이에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있다. 그리고, 단위셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.

도 1은 이러한 종래의 자기저항 램의 다층 자성 박막 구조로서, MTJ(Magnetic Tunnel Junction; 자기 터널 접합) 셀의 단면도를 나타낸다.

일반적으로 MTJ셀(5)은 반자성체(anti-ferroelectric) 박막(1), 고정층 강자성체 박막(2), 터널링 전류가 흐르는 얇은 절연층(3) 및 자유층 강자성체 박막(4)으로 형성된다.

여기서, 고정층 강자성체 박막(2)은 자화방향이 한 방향으로 고정되어 있다. 그리고, 반자성체 박막(1)은 고정층 강자성체 박막(2)의 자화방향이 변하지 않도록 고정해 주는 역할을 한다. 반면에, 자유층 강자성체 박막(4)은 외부 자장에 의해 자화방향이 바뀌어진다. 그리고, 자유층 강자성체 박막(4)의 자화방향에 따라 "0" 또는 "1"의 데이타를 기억할 수 있다.

이러한 MTJ셀(5)에 수직 방향으로 전류가 흐를 경우 얇은 절연층(3)을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화방향이 같으면 터널링 전류의 크기가 크다. 반대로 고정층 강자성체 박막(2)과 자유층 강자성체 박막(4)의 자화방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.

이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항) 효과라 한다. 이 터널링 전류의 크기를 감지함으로써 자유층 강자성체 박막(4)의 자화방향을 알 수 있고, 셀에 저장된 데이타를 판독할 수 있게 된다.

도 2a는 전계 효과 트랜지스터(Field Effect Transistor)를 이용하여 자기저항 램의 셀을 구현한 회로를 나타낸다.

자기저항 램의 단위 셀은 하나의 수평구조(Metal-Oxide-Silicon) 전계 효과 트랜지스터(9), MTJ셀(5), 읽기 워드라인(6), 비트라인(7) 및 쓰기 워드라인(8)을 구비한다.

여기서, 읽기 워드라인(6)은 데이타의 리드시 사용된다. 쓰기 워드라인(8)은 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(5) 내의 자유층 강자성체 박막(4)의 자화방향의 변화에 따라 데이타를 저장할 수 있도록 한다. 비트라인(7)은 MTJ셀(5)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(4)의 자화방향을 알 수 있도록 한다.

이러한 구성을 갖는 종래의 자기저항 램은, 리드시에 읽기 워드라인(6)에 전압을 가하여 전계 효과 트랜지스터(9)를 동작시킨다. 그리고, 비트라인(7)에 전류를 인가한 뒤 MTJ셀(5)에 흐르는 전류의 크기를 감지한다.

또한, 라이트시에는 전계 효과 트랜지스터(9)를 오프 상태로 유지하면서, 쓰기 워드라인(8)과 비트라인(7)에 전류를 인가시킨다. 그리고, 이로 인해 발생되는 외부 자기장에 의해 MTJ셀(5) 자유층의 자화방향을 변화시킨다.

여기서, 비트라인(7)과 쓰기 워드라인(8)에 동시에 전류를 인가시키는 이유는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생하기 때문이다. 이로 인해 여러 개의 셀 배열 중에서 하나의 셀을 선택할 수 있게 된다.

도 2b는 도 2a의 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.

도 2b를 보면, 전계 효과 트랜지스터(9)의 소스 영역(10)의 상부에 접지선(12)이 형성되고, 게이트의 상부에 읽기 워드라인(6)이 형성된다. 그리고, 드레인 영역(11)의 상부에는 도전층(13), 콘택 플러그(14), 도전층(15) 및 콘택 플러그(16)가 차례로 형성된다. 또한, 쓰기 워드라인(8)의 상부에 연결층(17)이 형성되고, 연결층(17)의 상부에 MTJ셀(5)과 비트라인(7)이 스택(stack) 형식으로 형성된다.

이러한 종래의 자기저항 램은 접지선(12), 읽기 워드라인(6), 쓰기 워드라인(8) 및 비트라인(7)으로 이루어져 셀당 총 4개의 독립적인 금속 배선들이 구성되므로 배선 구조가 복잡하다. 따라서, 이러한 구조의 자기저항 램의 단위 면적은 8F²이 되어 비교적 큰 면적을 갖는다.

도 3은 폴디드 비트라인(Folded bitline) 구조를 갖는 종래의 자기저항 램의 셀 어레이를 나타낸다.

종래의 폴디드 비트라인 구조를 갖는 자기저항 램의 셀 어레이는, 로오 방향으로 복수개의 쓰기 워드라인(81∼85)과, 읽기 워드라인(61∼68)이 배열되고, 컬럼 방향으로 복수개의 비트라인(71∼73)과, 접지선(121,122)이 배열된다. 여기서, 각 셀은 두개의 읽기 워드라인(61∼68) 마다 한개의 쓰기 워드라인(81∼85)을 필요로한다.

각각의 셀에는 접지선(121,122)과 쓰기 워드라인(81∼85)이 배열되며, 읽기 워드라인(61∼68)은 각 셀의 트랜지스터에 연결된다. 그리고, 쓰기 워드라인(81∼85)과 읽기 워드라인(61∼68)은 비트라인(71∼73)과 직각 방향으로 배열된다.

예를 들어, 읽기 워드라인(64)이 선택되어 펌핑전압 VPP가 인가될 경우 비트라인(71,73)이 활성화된다. 그리고, 읽기 워드라인(65)이 선택되어 펌핑전압 VPP가 인가될 경우에는 비트라인(72)이 활성화되어 폴디드 비트라인 동작이 가능하도록 한다.

이에 따라, 임의의 한개의 비트라인(71∼73 중 하나)과 쓰기 워드라인(81∼85 중 하나)이 선택될 경우 해당하는 MTJ셀에 새로운 데이타를 쓸수 있게 된다. 즉, 쓰기 워드라인(83)과 비트라인(72)이 선택될 경우 MTJ셀(A)에만 쓰기 동작을 수행할 수 있게 된다.

여기서, 접지선(121,122)은 매 비트라인(71∼73)마다 하나씩 존재하지만 실제의 레이아웃 상에서는 두개의 접지선(121,122)을 하나의 라인을 구현할 수 있다. 따라서, 두개의 비트라인(71∼73) 마다 한개의 접지선(121,122)이 필요하게 된다.

도 4 및 도 5는 종래의 자기저항 램의 평면도 및 단면도를 나타낸다.

도 4 및 도 5에 대한 상세한 구성 중 본 발명과 중복되는 부분의 설명은 본 발명의 상세한 설명 상에서 후술하기로 한다.

그런데, 이러한 종래의 자기저항 램은 활성영역(100)이 소자 분리막(110)에 의하여 정의되며 소정 간격을 두고 매트릭스 형태로 배치되어 아일랜드 타입(Island type)을 이룬다. 그리고, 활성영역(100)은 전체적으로 지그재그 형태로 배열된다. 또한, 드레인 영역(130)의 양단에는 소자 분리막(110)이 형성되어 활성영역(100)을 분리하게 된다.

MTJ를 이용한 자기저항 램의 궁극적인 목표는 수~100 기가 급 정도의 고밀도 집적도에 있기 때문에 상술한 구조적 문제로 인한 셀당 금속 배선의 증가는 집적도를 높이는데 한계 요인으로 작용한다. 특히, 이러한 종래의 자기저항 램은 디자인 룰이 감소할수록 패터닝 과정에서 장축 및 단축의 크기를 정확하게 제어하기 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 엑티브 영역의 형성시 패터닝을 용이하게 하기 위해 라인 타입의 아이솔레이션을 형성하고, 필드 영역에 정션 영역을 증가시키기 위한 더미 트랜지스터를 삽입하여 별도의 라인을 추가하지 않고도 불휘발성 메모리에서 엑티브 영역을 증가시킴으로써 단위 셀의 면적을 증가시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, 데이타의 리드시 인에이블 되는 복수개의 읽기 워드라인; 복수개의 읽기 워드라인의 인에이블 상태에 따라 선택적으로 스위칭되는 복수개의 제 1 트랜지스터; 복수개의 읽기 워드라인과 직각 방향으로 배열되어 리드/라이트 데이타를 전달하는 복수개의 비트라인; 비트라인과 평행한 방향으로 연장되며 두개의 비트라인 사이마다 하나씩 구비되는 접지선; 복수개의 제 1 트랜지스터와 복수개의 비트라인 사이에 연결된 복수개의 MTJ셀; 복수개의 MTJ셀과 각각 일대일 대응으로 연결되어 라이트 동작을 제어하는 복수개의 쓰기 워드라인; 및 복수개의 읽기 워드라인 중 어느 하나의 읽기 워드라인과 연결된 트랜지스터의 인에이블시 동시에 턴온되어 활성 영역에서 정션 영역을 증가시키기 위한 더미 트랜지스터를 구비함을 특징으로 한다.

또한, 본 발명은 반도체 기판의 상부에 형성된 읽기 워드라인; 반도체 기판의 필드영역에 형성되며, 트랜지스터를 형성하는 게이트 영역, 소스 영역 및 드레인 영역이 라인 타입으로 연결되는 활성영역; 소스 영역과 전기적으로 접속되며 읽기 워드라인에 수직하여 연결되는 접지선; 읽기 워드라인 사이에 활성 영역과 전기적으로 절연되어 구비되는 쓰기 워드라인; 쓰기 워드라인 상부에 쓰기 워드라인과 전기적으로 절연되어 구비되는 MTJ셀; 및 MTJ셀의 상부에 활성 영역과 중첩되도록 구비되는 비트라인을 구비하며, 활성영역은 두개의 읽기 워드라인 사이에 구비된 소스 영역과, 두개의 쓰기 워드라인 양측에 구비된 드레인 영역을 구비하는 더미 트랜지스터를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 6은 본 발명에 따른 자기저항 램의 셀 어레이를 나타낸다.

본 발명은 로오 방향으로 복수개의 쓰기 워드라인(81∼85)과, 읽기 워드라인(61∼68)이 배열되고, 컬럼 방향으로 복수개의 비트라인(71∼73)과, 접지선(121,122)이 배열된다. 여기서, 각 셀은 두개의 읽기 워드라인(61∼68) 마다 한개의 쓰기 워드라인(81∼85)을 필요로한다.

각각의 셀에는 접지선(121,122)과 쓰기 워드라인(81∼85)이 배열되며, 읽기 워드라인(61∼68)은 각 셀의 트랜지스터 T1,T2 및 더미 트랜지스터 DT1∼DT4의 게이트 단자에 연결된다. 그리고, 쓰기 워드라인(81∼85)과 읽기 워드라인(61∼68)은 비트라인(71∼73)과 직각 방향으로 배열된다.

즉, 하나의 비트라인(71)을 기준으로 볼때 2개의 읽기 워드라인(61,62)은 더미 트랜지스터 DT1,DT2에 연결되고, 인접한 2개의 읽기 워드라인(63,64)은 트랜지스터 T1,T2와 각각 연결된다.

이러한 구성을 갖는 본 발명의 자기저항 램은 별도의 워드라인이나 배선이 추가되지 않는다. 그리고, 기존의 트랜지스터 T 이외에는 접지선(121,122)과 연결되는 부분이 존재하지 않는다. 이에 따라, 해당하는 읽기 워드라인(63,64)중 어느 하나가 활성화되고, 이와 연결된 더미 트랜지스터 DT3,DT4 중 어느 하나가 턴온될 경우에 전류 경로가 형성되지 않게 되어 셀의 동작에 영향을 미치지 않게 된다.

예를 들어, 읽기 워드라인(64)이 활성화되어 MTJ셀 M1에 저장된 정보를 읽고자 할 경우 트랜지스터 T2를 턴온시키게 된다. 이때, MTJ셀 M1에 저장된 정보는 비트라인(71)과 접지선(121) 사이에 흐르는 전류 I의 크기를 통해 알 수 있다.

그리고, 읽기 워드라인(64)이 턴온되면 이와 연결된 더미 트랜지스터 DT4도 함께 턴온된다. 하지만, 더미 트랜지스터 DT3를 비롯하여 동일한 로오에 위치한 트랜지스터들이 모두 턴오프 상태를 유지한다. 이에 따라, 비트라인(72)에서 감지되는 전류는 없기 때문에 폴디드 비트라인 동작이 가능하도록 한다.

이러한 구성을 갖는 본 발명을 DRAM에 적용할 경우 동일한 동작에서 더미 트랜지스터 DT4의 턴온에 의해 졍션 영역 J1의 영역이 증가된다. 이에 따라, 더미 트랜지스터 DT4에 의해 게이트에 유도된 정션 누설 전류가 증가하여 리프레쉬 열화의 원인이 되는 문제점이 있다. 하지만, 본 발명에 따른 자기저항 램은 불휘발성 메모리이기 때문에 리프레쉬 동작과 무관하여 누설 전류의 영향을 받지 않게 된다.

도 7은 본 발명에 따른 자기저항 램의 평면도이다.

본 발명은 반도체 기판의 상부에 별도의 소자 분리막을 구비하지 않고 활성영역(100)이 라인 타입(Line type) 형태로 배치되어 장축 방향의 아이솔레이션 영역이 제거된다. 읽기 워드라인(120)은 활성영역(100)과 수직한 방향으로 연장되며 활성영역(100)을 드레인 영역(미도시), 소스 영역(미도시), 드레인 영역(미도시)으로 형성한다. 쓰기 워드라인(170)은 읽기 워드라인(120) 사이에 구비되며 읽기 워드라인(120)과 평행한 방향으로 연장된다.

비트라인(190)은 읽기 워드라인(120)과 수직한 방향으로 연장되며 활성 영역(100)과 중첩되도록 구비된다. 접지선(145)은 비트라인(190)과 평행한 방향으로 연장되며 두개의 비트라인(190) 사이마다 하나씩 구비된다. 그리고, MTJ셀(180)은 비트라인(190) 및 쓰기 워드라인(170)의 교차점마다 형성된다.

여기서, MTJ셀(180)의 상부면 및 하부면은 각각 비트라인(190) 및 읽기 워드 라인(120) 양측의 드레인 영역과 전기적으로 접속되며, 접지선(145)은 콘택 플러그(155)를 통해 읽기 워드라인(120) 사이의 소스 영역과 전기적으로 접속된다. 활성영역(100)과 읽기 워드라인(120)을 형성한 후에 접지선(145)과 연결되는 로컬 연결선(147)이 형성된다.

도 8은 본 발명에 따른 자기저항 램의 단면도를 나타낸다.

본 발명은 활성영역(100)의 형성시 패터닝을 용이하게 하기 위해 라인 타입의 아이솔레이션을 형성한다. 이에 따라, 활성영역(100)의 필드 영역에 정션 영역을 증가시키기 위한 더미 트랜지스터 DT를 삽입하기 위하여 별도의 소자 분리막을 형성하지 않는다.

즉, 반도체 기판의 상부에 2개의 읽기 워드라인(120)과 접속되는 드레인 영역(130), 소스영역(140) 및 드레인 영역(130)을 형성하여 별도의 라인을 추가하지 않고도 불휘발성 메모리에서 엑티브 영역을 증가시킴으로써 단위 셀의 면적을 증가시킨다.

여기서, 읽기 워드라인(120) 사이의 활성영역(100)에 소스영역(140)이 형성되어 있으며, 읽기 워드라인(120) 양측의 활성영역(100)에는 드레인 영역(130)이 형성된다. 평탄화된 층간 절연막(200)의 하부에는 소스영역(140)과 전기적으로 접속되며 읽기 워드라인(120)에 수직한 접지선(145)이 형성된다. 그리고, 층간 절연막(200)의 상부에는 쓰기 워드라인(170)이 형성된다. 여기서, 쓰기 워드라인(170)은 읽기 워드라인(120) 사이에 형성된다.

MTJ셀(180)은 쓰기 워드라인(170) 상부에 쓰기 워드라인(170)과 전기적으로 절연되어 형성되며, 비트라인(190)은 MTJ셀(180) 상부에 활성영역(100)과 중첩되도록 형성된다. 여기서, MTJ셀(180)의 상부면은 비트라인(190)과 접속되며, MTJ셀(180)의 하부면은 읽기 워드라인(120) 양측의 드레인 영역(130)과 연결층(160) 및 콘택 플러그(155,150)를 통하여 전기적으로 접속된다.

접지선(145)은 읽기 워드라인(120) 사이의 소스 영역(140)과 전기적으로 접속된다. 쓰기 워드라인(170)은 두개의 읽기 워드라인(120) 사이마다 하나씩 형성되며, 접지선(145)은 두개의 비트라인(190) 사이마다 하나씩 형성된다.

이상에서 설명한 바와 같이, 본 발명은 엑티브 영역의 형성시 패터닝을 용이하게 하기 위해 라인 타입의 아이솔레이션을 형성하고, 필드 영역에 정션 영역을 증가시키기 위한 더미 트랜지스터를 삽입하여 별도의 라인을 추가하지 않고도 불휘발성 메모리에서 엑티브 영역을 증가시킴으로써 단위 셀의 면적이 8F²이 될 수 있도록 한다.

Claims

데이타의 리드시 인에이블 되는 복수개의 읽기 워드라인;

상기 복수개의 읽기 워드라인의 인에이블 상태에 따라 선택적으로 스위칭되는 복수개의 제 1 트랜지스터;

상기 복수개의 읽기 워드라인과 직각 방향으로 배열되어 리드/라이트 데이타를 전달하는 복수개의 비트라인;

상기 비트라인과 평행한 방향으로 연장되며 두개의 비트라인 사이마다 하나씩 구비되는 접지선;

상기 복수개의 제 1 트랜지스터와 상기 복수개의 비트라인 사이에 연결된 복수개의 MTJ셀;

상기 복수개의 MTJ셀과 각각 일대일 대응으로 연결되어 라이트 동작을 제어하는 복수개의 쓰기 워드라인; 및

상기 복수개의 읽기 워드라인 중 어느 하나의 읽기 워드라인과 연결된 트랜지스터의 인에이블시 동시에 턴온되어 활성 영역에서 정션 영역을 증가시키기 위한 더미 트랜지스터를 구비함을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 복수개의 쓰기 워드라인은 두개의 읽기 워드라인 사이마다 하나씩 형성됨을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 더미 트랜지스터는 복수개의 제 2 트랜지스터를 구비하며,

상기 복수개의 제 2 트랜지스터는 상기 복수개의 읽기 워드라인과 일대일 대응하여 연결되며, 각각 서로 다른 읽기 워드라인의 인에이블 상태에 따라 선택적으로 스위칭됨을 특징으로 하는 자기저항 램.
제 1항 또는 제 3항에 있어서, 상기 복수개의 제 1 트랜지스터와 상기 더미 트랜지스터는 상기 반도체 기판의 활성영역에서 직렬 연결되며, 각각의 게이트 단자는 상기 복수개의 읽기 워드라인과 일대일 대응하여 연결됨을 특징으로 하는 자기저항 램.
반도체 기판의 상부에 형성된 읽기 워드라인;

반도체 기판의 필드영역에 형성되며, 트랜지스터를 형성하는 게이트 영역, 소스 영역 및 드레인 영역이 라인 타입으로 연결되는 활성영역;

상기 소스 영역과 전기적으로 접속되며 상기 읽기 워드라인에 수직하여 연결되는 접지선;

상기 읽기 워드라인 사이에 상기 활성 영역과 전기적으로 절연되어 구비되는 쓰기 워드라인;

상기 쓰기 워드라인 상부에 상기 쓰기 워드라인과 전기적으로 절연되어 구비되는 MTJ셀; 및

상기 MTJ셀의 상부에 상기 활성 영역과 중첩되도록 구비되는 비트라인을 구비하며,

상기 활성영역은 두개의 읽기 워드라인 사이에 구비된 소스 영역과, 상기 두개의 쓰기 워드라인 양측에 구비된 드레인 영역을 구비하는 더미 트랜지스터를 포함하는 것을 특징으로 하는 자기저항 램.
제 5항에 있어서, 상기 MTJ셀의 상부면은 상기 비트라인과 전기적으로 접속되며, 상기 MTJ의 하부면은 상기 읽기 워드라인 양측의 드레인 영역과 전기적으로 접속됨을 특징으로 하는 자기저항 램.
제 5항에 있어서, 상기 접지선은 상기 읽기 워드라인 사이의 소스 영역과 전기적으로 접속되며, 두개의 비트라인 사이마다 하나씩 구비됨을 특징으로 하는 자기저항 램.
제 5항에 있어서, 상기 쓰기 워드라인은 두개의 읽기 워드라인 사이마다 하나씩 구비됨을 특징으로 하는 자기저항 램.