KR100505104B1 - 자기 램 셀들, 그 구조체들 및 그 구동방법 - Google Patents

자기 램 셀들, 그 구조체들 및 그 구동방법 Download PDF

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Abstract

자기 램 셀들, 그 구조체들 및 그 구동방법을 제공한다. 이 자기 램 셀은 두개의 단자들을 갖는 자기 저항체와, 상기 자기 저항체의 일 단자에 접속된 억세스 트랜지스터 및 비트라인과, 상기 자기 저항체의 타 단자에 접속된 읽기 워드라인을 구비한다. 상기 자기 저항체는 상기 억세스 트랜지스터 및 상기 비트라인 사이에 개재된 도전성 수직축을 둘러싸는 제1 강자성체막, 상기 강자성체막의 외측벽을 둘러싸는 터널 절연막, 상기 터널 절연막의 외측벽을 둘러싸는 제2 강유전체막을 갖는다. 이에 따라, 상기 읽기 워드라인은 상기 제2 강유전체막과 전기적으로 접속되고, 상기 제1 강유전체막은 상기 수직축을 통하여 상기 억세스 트랜지스터 및 상기 비트라인에 전기적으로 접속된다. 상기 자기 램 셀은 상기 억세스 트랜지스터를 턴온시키고 상기 수직축에 쓰기 전류를 가함으로써 쓰여지고, 상기 읽기 워드라인 및 상기 비트라인 사이에 읽기 전압을 인가하고 상기 비트라인을 통하여 흐르는 전류에 의해 유기되는 비트라인 전압을 감지함으로써 읽혀진다.

Description

자기 램 셀들, 그 구조체들 및 그 구동방법{Magnetic random access memory cells, structures thereof and operation methods thereof}
본 발명은 반도체 기억소자, 그 구조체 및 그 동작방법에 관한 것으로, 특히 자기 램 셀들, 그 구조체들 및 그 동작방법에 관한 것이다.
반도체 기억소자들은 휘발성 기억소자들 및 비휘발성 기억소자들로 분류될 수 있다. 상기 휘발성 기억소자들은 전원이 공급되지 않는 경우에 전 상태의 데이타들(previous data)이 소멸되는 데 반하여, 상기 비휘발성 기억소자들은 전원이 공급되지 않을지라도 전 상태의 데이타들을 간직한다. 따라서, 상기 비휘발성 기억소자들은 이동통신 단말기들 및 컴퓨터 메모리 카드들 등에 널리 사용된다.
상기 휘발성 기억소자들은 디램들 및 에스램들을 포함하고, 상기 비휘발성 기억소자들은 플래쉬 기억소자들을 포함한다. 상기 디램들은 상기 에스램들에 비하여 높은 집적도를 보이는 반면에, 높은 전력소모를 발생시키는 리프레쉬 동작이 요구된다. 또한, 상기 플래쉬 기억소자들은 프로그램 전압 및 소거 전압을 낮추기 위하여 높은 셀 커플링 비율을 갖는 고성능 셀들을 필요로한다. 그러나, 상기 고성능 셀들은 복잡한 제조공정과 아울러서 낮은 집적도를 유발시킬 수 있다.
최근에, 비휘발성 특성은 물론 높은 집적도를 갖는 새로운 기억소자, 즉 자기 램이 미국특허 제5,838,608호에 개시된 바 있다. 상기 미국특허 제5,838,608호에 따르면, 자기 램 셀은 서로 직교하는 비트라인 및 워드라인 사이에 개재된다. 상기 자기 램 셀은 직렬연결된 평판형(planar-type) 자기 저항체(magnetic resistor) 및 다이오우드로 구성된다. 상기 평판형 자기 저항체는 제1 및 제2 강자성체막들 및 그들 사이에 개재된 절연막으로 구성되고, 상기 다이오우드는 상기 제1 강자성체막 및 상기 워드라인 사이에 개재된다. 이에 따라, 선택된 자기 저항체 내의 데이타의 읽기동작 동안 비선택된 자기 램 셀들을 통하여 흐르는 기생전류를 방지할 수 있다. 이러한 자기 램 셀 내에 데이타를 저장시키기 위해서는, 상기 워드라인 및/또는 비트라인에 전류를 가하여야 한다(force). 즉, 상기 제1 및 제2 강자성체막 내의 스핀들(spins)이 각각 원하는 방향으로 배열되도록 자계를 발생시켜야 한다. 이때, 상기 제1 및 제2 강자성체막들의 가장자리 영역들 내에 존재하는 스핀들은 상기 제1 및 제2 강자성체막들의 중심부들 내에 존재하는 스핀들에 비하여 상기 자계에 의한 영향을 덜 받는다. 이는, 상기 강자성체막들의 가장자리 영역들에 많은 결함들(a great amount of defects)이 존재하기 때문이다. 이에 따라, 상기 강자성체막들의 가장자리 영역들 내의 스핀들을 원하는 방향으로 배열시키기 위해서는 강한 자계가 요구된다. 이러한 현상은 가장자리 효과(edge effect) 또는 형상 효과(shape effect)라 불리운다.
상술한 바와 같이, 상기 미국특허 제5,838,608호에 개시된 자기 램 셀은 평판형 자기 저항체를 채택한다. 따라서, 고집적 자기 램을 구현하기 위하여 상기 평판형 자기 저항체를 축소시키면, 상기 제1 및 제2 강자성체막들의 평면적들(planar surface areas)이 감소된다. 이 경우에, 상기 제1 및 제2 강자성체막들의 중심부들 내의 스핀들의 수는 그들의 가장자리 영역들 내의 스핀들의 수에 비하여 상대적으로 큰 비율로 감소된다. 그 결과, 상기 자기 램 셀에 데이타를 저장시키는 데 요구되는 전류를 증가시키는 것이 필요하다. 다시 말해서, 상기 평판형 자기 저항체를 축소시키는 경우에, 상기 가장자리 효과가 심하게 발생하여 자기 램 셀의 특성을 저하시킨다. 이에 더하여, 상기 미국특허 제5,838,608호에 따르면, 상기 워드라인 및 제1 강자성체막은 다이오우드에 의해 서로 이격된다. 이에 따라, 상기 제1 강자성체막의 자화 효율(magnetization efficiency)을 극대화시키는 데 한계가 있다.
본 발명의 일 특징은 가장자리 효과를 최소화시키기에 적합한 자기 램 셀들을 제공하는 데 있다.
본 발명의 다른 특징은 가장자리 효과를 최소화시키기에 적합하고 자화 효율을 극대화시키기에 적합한 자기 램 셀의 구조체들을 제공하는 데 있다.
본 발명의 또 다른 특징은 고성능 자기 램 셀의 구동방법들을 제공하는 데 있다.
상기 특징들은 동축 자기 저항체(coaxial magnetic resistor)를 채택하는 자기 램 셀, 그 구조체 및 그 구동방법에 의해 성취될 수 있다.
본 발명의 일 양태에 따르면, 자기 램 셀이 제공된다. 이 자기 램 셀은 한 쌍의 단자들(terminals)을 갖는 자기 저항체와, 상기 자기 저항체의 일 단자에 접속된 억세스 트랜지스터 및 비트라인을 포함한다. 상기 자기 저항체의 다른 단자는 읽기 워드라인(reading word line)에 접속된다. 또한, 상기 억세스 트랜지스터는 워드라인에 접속된다.
본 발명의 바람직한 실시예에 따르면, 상기 억세스 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터이다. 상기 게이트 전극은 상기 워드라인에 전기적으로 접속되고, 상기 드레인 영역은 상기 자기 저항체의 상기 일 단자 및 상기 비트라인에 접속된다.
본 발명의 다른 양태에 따르면, 자기 램 셀 구조체(magnetic RAM cell structure)가 제공된다. 이 자기 램 셀 구조체는 반도체기판에 형성된 억세스 트랜지스터 및 상기 억세스 트랜지스터와 접속된 도전성 수직축을 포함한다. 상기 도전성 수직축은 상기 억세스 트랜지스터를 갖는 반도체기판 상에 배치된다. 상기 수직축의 측벽은 자기 저항체에 의해 둘러싸여진다. 상기 자기 저항체의 외측벽(outer sidewall)은 읽기 워드라인에 전기적으로 접속된다. 상기 수직축의 상부면은 상기 읽기 워드라인의 상부를 가로지르는 비트라인에 전기적으로 접속된다.
바람직하게는, 상기 억세스 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터이다. 상기 게이트 전극은 상기 읽기 워드라인과 평행한 방향을 따라 연장되어 워드라인 역할을 한다. 결과적으로, 상기 비트라인은 상기 워드라인 및 상기 읽기 워드라인의 상부를 가로지르도록 배치된다. 이에 더하여, 상기 수직축은 상기 억세스 트랜지스터의 상기 드레인 영역에 전기적으로 접속된다.
더 나아가서, 상기 자기 저항체는 상기 수직축의 측벽을 둘러싸는 제1 강자성체막, 상기 제1 강자성체막의 외측벽을 둘러싸는 터널 절연막 및 상기 터널 절연막의 외측벽을 둘러싸는 제2 강자성체막을 포함한다. 상기 제2 강자성체막은 상기 읽기 워드라인에 전기적으로 접속된다. 이에 더하여, 상기 제2 강자성체막의 외측벽은 읽기 워드라인 전극에 의해 둘러싸여질 수도 있다. 이 경우에, 상기 읽기 워드라인은 상기 읽기 워드라인 전극과 전기적으로 접속된다.
본 발명의 일 실시예에 따르면, 상기 수직축은 원기둥 형태(circular pillar configuration)를 가질 수 있다. 이 경우에, 상기 제1 강자성체막, 상기 터널 절연막 및 상기 제2 강자성체막은 실린더 형태를 갖는다. 상기 수직축, 제1 강자성체막, 터널 절연막 및 제2 강자성체막의 상부 직경들은 각각 그들의 하부 직경들보다 크거나 작을 수 있다. 이와는 달리(alternatively), 상기 수직축, 제1 강자성체막, 터널 절연막 및 제2 강자성체막의 상부 직경들은 각각 그들의 하부 직경들과 동일할 수도 있다.
본 발명의 다른 실시예에 따르면, 상기 수직축은 사각기둥(square pillar)일 수 있다. 이 경우에, 상기 제1 강자성체막, 터널 절연막 및 제2 강자성체막은 평면적으로 보여질 때 사각형(rectangular shape)을 보인다. 상기 수직축, 제1 강자성체막, 터널 절연막 및 제2 강자성체막의 상부 단면적들(upper sectional areas)은 각각 그들의 하부 단면적들보다 크거나 작을 수 있다. 이와는 달리, 상기 수직축, 제1 강자성체막, 터널 절연막 및 제2 강자성체막의 상부 단면적들(upper sectional areas)은 각각 그들의 하부 단면적들과 동일할 수도 있다.
본 발명의 또 다른 양태에 따르면, 자기 램 셀의 구동방법(operation method)이 제공된다. 이 방법은 억세스 트랜지스터 및 상기 억세스 트랜지스터에 접속된 자기 저항체를 구비하는 자기 램 셀의 쓰기 방법(writing method) 및 읽기 방법(reading method)을 포함한다. 상기 쓰기 방법은 상기 억세스 트랜지스터를 턴온시키는 것과, 상기 턴온된 억세스 트랜지스터를 통하여 상기 자기 저항체의 일 단자에 접속된 수직축에 쓰기 전류(writing current)를 가하는(forcing) 것을 포함한다. 상기 자기 저항체의 전기적인 저항은 상기 쓰기 전류에 따라 결정된다. 또한, 상기 읽기 방법은 상기 억세스 트랜지스터를 턴오프시키는 것과, 상기 수직축에 접속된 비트라인 및 상기 자기 저항체의 타 단자에 접속된 읽기 워드라인 사이에 읽기 전압을 인가하는 것을 포함한다. 상기 읽기 전압에 의해 상기 자기 저항체 및 상기 비트라인을 통하여 흐르는 전류가 발생되고(generate), 이 전류의 양에 따라 상기 자기 저항체의 논리 상태가 결정된다.
바람직하게는, 상기 억세스 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터이고, 상기 수직축의 양 단자들은 각각 상기 드레인 영역 및 상기 비트라인에 전기적으로 접속된다. 상기 쓰기 전류는 상기 턴온된 억세스 트랜지스터의 소오스 영역 및 상기 비트라인 사이에 쓰기 전압을 인가함으로써 발생된다.
본 발명의 일 실시예에 따르면, 상기 자기 저항체는 상기 수직축의 측벽을 둘러싸는 제1 강자성체막, 상기 제1 강자성체막의 외측벽을 둘러싸는 터널 절연막 및 상기 터널 절연막의 외측벽을 둘러싸는 제2 강자성체막을 포함한다. 이 경우에, 상기 쓰기 전류는 상기 제1 및 제2 강자성체막들중 적어도 어느 하나를 자화시킨다. 상기 읽기 전압은 상기 쓰기 전압보다 낮다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기 램 셀의 등가회로도이다.
도 1을 참조하면, 자기 저항체(MR)는 두개의 단자들(acouple of terminals)을 갖는다. 상기 자기 저항체(MR)의 일 단자는 비트라인(BL) 및 억세스 트랜지스터(TA)에 접속되고, 그것의 타 단자는 읽기 워드라인(RWL)에 접속된다. 상기 억세스 트랜지스터(TA)는 게이트 전극, 소오스 영역(S) 및 드레인 영역(D)을 갖는 모스 트랜지스터인 것이 바람직하다. 이 경우에, 상기 드레인 영역(D)은 상기 자기 저항체(MR) 및 상기 비트라인(BL)에 전기적으로 접속된다. 또한, 상기 게이트 전극은 워드라인(WL)에 전기적으로 접속된다.
도 2는 도 1에 보여진 자기 램 셀의 구조체를 보여준다.
도 2를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 배치되어 활성영역을 한정한다. 상기 활성영역에 억세스 트랜지스터(도 1의 TA)가 형성된다. 상기 억세스 트랜지스터(TA)는 도 2에 도시된 바와 같이 게이트 전극(5), 소오스 영역(7s; 도 1의 S) 및 드레인 영역(7d; 도 1의 D)을 갖는 모스 트랜지스터인 것이 바람직하다. 상기 게이트 전극(5)은 상기 활성영역의 상부를 가로지르는 방향을 따라 연장되어 워드라인(도 1의 WL) 역할을 한다. 상기 억세스 트랜지스터를 포함하는 반도체기판의 전면은 하부 층간절연막(9)으로 덮여진다. 상기 하부 층간절연막(9)은 제1 및 제2 콘택 플러그들(11a 및 11b)에 의해 관통된다. 상기 제1 콘택 플러그(11a)는 상기 소오스 영역(7s)에 접속되고, 상기 제2 콘택 플러그(11b)는 상기 드레인 영역(7d)에 접속된다. 상기 하부 층간절연막(9) 상에 소오스 라인(13a) 및 콘택 패드(13b)가 배치된다. 상기 소오스 라인(13a)은 상기 제1 콘택 플러그(11a)와 접속되고, 상기 콘택 패드(13b)는 상기 제2 콘택 플러그(11b)를 덮는다.
상기 소오스 라인(13a) 및 콘택 패드(13b)를 포함하는 반도체기판은 상부 층간절연막(15)으로 덮여진다. 상기 상부 층간절연막(15)은 도전성 수직축(27)에 의해 관통된다. 상기 수직축(27)은 상기 콘택 패드(13b)와 전기적으로 접속된다. 상기 수직축(27)의 측벽은 자기 저항체(MR)에 의해 둘러싸여진다. 상기 자기 저항체(MR)는 상기 수직축(27)의 측벽을 둘러싸는 제1 강자성체막(25), 상기 제1 강자성체막(25)의 외측벽(outer sidewall)을 둘러싸는 터널 절연막(23) 및 상기 터널 절연막(23)의 외측벽을 둘러싸는 제2 강자성체막(21)을 포함한다. 상기 제2 강자성체막(21)은 읽기 워드라인(17; 도 1의 RWL)에 전기적으로 접속된다. 상기 읽기 워드라인(17)은 상기 워드라인(5)과 평행하도록 배치된다. 이에 더하여, 상기 자기 저항체(MR)의 외측벽, 즉 상기 제2 강자성체막(21)의 외측벽은 읽기 워드라인 전극(reading word line electrode; 19)에 의해 둘러싸여질 수도 있다. 이 경우에, 상기 읽기 워드라인(17)은 상기 읽기 워드라인 전극(19)에 전기적으로 접속된다.
상기 제1 강자성체막(25)은 상기 제2 강자성체막(21)과 다른 물질막인 것이 바람직하다. 좀 더 구체적으로, 상기 제1 강자성체막(25)의 임계 자계(coercive magnetic field)는 상기 제2 강자성체막(21)의 임계 자계와 다른 것이 바람직하다. 여기서, 상기 임계 자계는 강자성체를 자화시키는 데 필요한 최소 자계를 의미한다.
상기 상부 층간절연막(15) 상에 비트라인(29; 도 1의 BL)이 배치된다. 상기 비트라인(29)은 상기 워드라인(5) 및 상기 읽기 워드라인(17)의 상부를 가로지르도록 배치되고, 상기 수직축(27)과 전기적으로 접속된다.
상기 자기 저항체(MR) 및 수직축(27)은 도 3a 및 도 3b에 도시된 바와 같이 여러가지의 형태로 구체화될 수 있다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 수직축(27a)은 원기둥(circular pillar)일 수 있다. 이 경우에, 상기 수직축(27a)을 둘러싸는 자기 저항체(MR1)는 실린더 형태를 갖는다. 즉, 상기 자기 저항체(MR1)는 상기 수직축(27a)의 측벽을 둘러싸는 실린더형의 제1 강자성체막(25a), 상기 제1 강자성체막(25a)의 외측벽을 둘러싸는 실린더형의 터널 절연막(23a) 및 상기 터널 절연막(23a)의 외측벽을 둘러싸는 실린더형의 제2 강자성체막(21a)을 포함한다. 이에 더하여, 상기 제2 강자성체막(21a)의 외측벽은 실린더형의 읽기 워드라인 전극(19a)에 의해 둘러싸여질 수 있다. 여기서, 상기 수직축(27a), 제1 강자성체막(25a), 터널 절연막(23a), 제2 강자성체막(21a) 및 읽기 워드라인 전극(19a)의 상부 직경들은 각각 그들의 하부 직경들과 동일할 수 있다. 이와는 달리(alternatively), 상기 수직축(27a), 제1 강자성체막(25a), 터널 절연막(23a), 제2 강자성체막(21a) 및 읽기 워드라인 전극(19a)의 상부 직경들은 각각 그들의 하부 직경들보다 크거나 작을 수도 있다.
도 3b를 참조하면, 본 발명의 다른 실시예에 따른 수직축(27b)은 사각 기둥(square pillar)일 수도 있다. 이 경우에, 상기 수직축(27b)을 둘러싸는 자기 저항체(MR2)는 평면적으로 보여질 때 사각형 모양(rectangular shape)을 갖는다. 즉, 상기 자기 저항체(MR2)는 상기 사각기둥 형태의(square pillar shaped) 수직축(27b)을 둘러싸는 제1 강자성체막(25b), 상기 제1 강자성체막(25b)의 외측벽을 둘러싸는 터널 절연막(23b) 및 상기 터널 절연막(23b)의 외측벽을 둘러싸는 제2 강자성체막(21b)을 포함한다. 이에 더하여, 상기 제2 강자성체막(21b)의 외측벽은 읽기 워드라인 전극(19b)에 의해 둘러싸여질 수 있다. 결과적으로, 상기 제1 강자성체막(25b), 터널 절연막(23b), 제2 강자성체막(21b) 및 읽기 워드라인 전극(19b)은 평면적으로 보여질 때 사각형 모양을 갖는다. 상기 수직축(27b), 제1 강자성체막(25b), 터널 절연막(23b), 제2 강자성체막(21b) 및 읽기 워드라인 전극(19b)의 상부 단면적들(upper sectional areas)은 각각 그들의 하부 단면적들과 동일할 수 있다. 이와는 달리, 상기 수직축(27b), 제1 강자성체막(25b), 터널 절연막(23b), 제2 강자성체막(21b) 및 읽기 워드라인 전극(19b)의 상부 단면적들(upper sectional areas)은 각각 그들의 하부 단면적들보다 크거나 작을 수도 있다.
이제, 도 1 및 도 2를 다시 참조하여 본 발명에 따른 자기 램 셀의 구동방법을 설명하기로 한다. 여기서, 상기 구동방법은 쓰기 방법 및 읽기 방법을 포함한다.
상기 쓰기 동작은 상기 억세스 트랜지스터(TA)를 턴온시킨 후에, 상기 수직축(27)에 쓰기 전류(writing current)를 가하여(forcing) 상기 수직축(27)을 둘러싸는 상기 자기 저항체(MR)의 전기적인 저항을 제어함으로써 이루어진다. 상기 쓰기 전류는 상기 소오스 라인(13a) 및 상기 비트라인(29) 사이에 쓰기 전압을 인가함으로써 발생된다. 또한, 상기 쓰기 전류는 상기 제1 및 제2 강자성체막들(25, 21)중 적어도 어느 하나를 자화시킨다. 예를 들면, 상기 제1 강자성체막(25)의 임계 자계(제1 임계 자계)가 상기 제2 강자성체막(21)의 임계 자계(제2 임계 자계)보다 작은 경우를 가정하기로 한다. 이 경우에, 상기 쓰기 전류에 기인하여 발생되는 자계(쓰기 자계; writing magnetic field)가 상기 제2 임계 자계보다 크면, 상기 제1 및 제2 강자성체막들(25, 21)은 서로 동일한 방향을 향하여 배열된 스핀들을 갖도록 자화된다. 그 결과, 상기 자기 저항체(MR)의 전기적인 저항은 최소값을 갖는다. 계속해서, 상기 쓰기 자계가 상기 제1 임계자계보다 작도록 감소되면, 상기 제1 강자성체막(25)만이 자화된다. 그 결과, 상기 제1 강자성체막(25) 내의 스핀들은 상기 제2 강자성체막(21) 내의 스핀들과 반대방향을 향하여 배열된다. 이에 따라, 상기 자기 저항체(MR)의 전기적인 저항은 최대값을 갖는다.
상기 읽기 동작은 상기 자기 저항체(MR)의 일 단자에 접속된 비트라인(29) 및 상기 자기 저항체(MR)의 타 단자에 접속된 읽기 워드라인(17) 사이에 읽기 전압을 인가하고 상기 자기 저항체(MR) 및 비트라인을 통하여 흐르는 전류에 의해 유기되는 비트라인 전압을 감지함으로써 이루어진다. 상기 비트라인 전압은 상기 비트라인에 접속된 감지 증폭기(도시하지 않음)에 의해 검출된다. 이때, 상기 억세스 트랜지스터(TA)는 턴오프되는 것이 바람직하다. 그러나, 상기 소오스 라인(13a)이 플로팅된 경우에는, 상기 억세스 트랜지스터(TA)는 턴온될 수도 있다.
상술한 바와 같이 본 발명에 따르면, 자기 저항체가 수직축을 둘러싼다. 이에 따라, 상기 자기 저항체의 높이를 증가시키는 경우에, 종래기술에서 나타나는 가장자리 효과를 현저히 감소시킬 수 있다. 결과적으로, 고집적 자기 램 소자에 적합한 고성능 셀을 구현하는 것이 가능하다.
도 1은 본 발명에 따른 자기 램 셀의 등가회로도이다.
도 2는 본 발명에 따른 자기 램 셀의 구조를 보여주는 단면도이다.
도 3a는 본 발명의 바람직한 일 실시예에 따른 자기 램 셀의 데이타 저장 요소(data storage element) 및 읽기 워드라인(reading word line)을 보여주는 사시도이다.
도 3b는 본 발명의 바람직한 다른 실시예에 따른 자기 램 셀의 데이타 저장 요소(data storage element) 및 읽기 워드라인(reading word line)을 보여주는 사시도이다.

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판에 형성된 억세스 트랜지스터;
    상기 억세스 트랜지스터를 갖는 반도체기판 상에 형성되고 상기 억세스 트랜지스터와 접속된 도전성 수직축(conductive vertical axis);
    상기 수직축의 측벽을 둘러싸는 자기 저항체;
    상기 자기 저항체의 외측벽과 전기적으로 접속된 읽기 워드라인; 및
    상기 수직축의 상부면과 전기적으로 접속된 비트라인을 포함하되, 상기 비트라인은 상기 읽기 워드라인의 상부를 가로지르도록 배치된 것을 특징으로 하는 자기 램 셀 구조체(a magnetic RAM cell structure).
  5. 제 4 항에 있어서,
    상기 억세스 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터인 것을 특징으로 하는 자기 램 셀 구조체.
  6. 제 5 항에 있어서,
    상기 수직축은 상기 드레인 영역과 전기적으로 접속되는 것을 특징으로 하는 자기 램 셀 구조체.
  7. 제 5 항에 있어서,
    상기 게이트 전극은 상기 읽기 워드라인과 평행한 방향을 따라 연장되고, 워드라인 역할을 하는 것을 특징으로 하는 자기 램 셀 구조체.
  8. 제 4 항에 있어서, 상기 자기 저항체는
    상기 수직축의 측벽을 둘러싸는 제1 강자성체막;
    상기 제1 강자성체막의 외측벽을 둘러싸는 터널 절연막; 및
    상기 터널 절연막의 외측벽을 둘러싸는 제2 강자성체막을 포함하되, 상기 제1 강자성체막의 내측벽은 상기 수직축의 측벽과 직접 접촉하고, 상기 제2 강자성체막은 상기 읽기 워드라인에 전기적으로 접속되는 것을 특징으로 하는 자기 램 셀 구조체.
  9. 제 8 항에 있어서,
    상기 수직축은 원기둥(a circular pillar)이고, 상기 제1 강자성체막, 상기 터널산화막 및 상기 제2 강자성체막은 실린더형인 것을 특징으로 하는 자기 램 셀 구조체.
  10. 제 9 항에 있어서,
    상기 수직축, 상기 제1 강자성체막, 상기 터널 절연막 및 상기 제2 강자성체막의 상부직경들은 각각 그들의 하부직경들과 동일한 것을 특징으로 하는 자기 램 셀 구조체.
  11. 제 9 항에 있어서,
    상기 수직축, 상기 제1 강자성체막, 상기 터널 절연막 및 상기 제2 강자성체막의 상부직경들은 각각 그들의 하부직경들보다 작거나 큰 것을 특징으로 하는 자기 램 셀 구조체.
  12. 제 8 항에 있어서,
    상기 수직축은 사각기둥(a square pillar)이고, 상기 제1 강자성체막, 상기 터널산화막 및 상기 제2 강자성체막은 평면적으로 보여질 때 사각형(rectangular shape)인 것을 특징으로 하는 자기 램 셀 구조체.
  13. 제 12 항에 있어서,
    상기 수직축, 상기 제1 강자성체막, 상기 터널 절연막 및 상기 제2 강자성체막의 상부 단면적들(upper sectional areas)은 각각 그들의 하부 단면적들과 동일한 것을 특징으로 하는 자기 램 셀 구조체.
  14. 제 12 항에 있어서,
    상기 수직축, 상기 제1 강자성체막, 상기 터널 절연막 및 상기 제2 강자성체막의 상부 단면적들은 각각 그들의 하부 단면적들보다 작거나 큰 것을 특징으로 하는 자기 램 셀 구조체.
  15. 제 4 항에 있어서,
    상기 자기 저항체의 외측벽을 둘러싸는 읽기 워드라인 전극을 더 포함하되, 상기 읽기 워드라인 전극은 상기 읽기 워드라인에 전기적으로 접속되는 것을 특징으로 하는 자기 램 셀 구조체.
  16. 억세스 트랜지스터 및 상기 억세스 트랜지스터에 접속된 자기 저항체를 구비하는 자기 램 셀의 쓰기 및 읽는 구동 방법에 있어서,
    상기 쓰기 방법은
    상기 억세스 트랜지스터를 턴온시키고,
    상기 턴온된 억세스 트랜지스터를 통하여 상기 자기 저항체의 일 단자에 접속된 수직축에 쓰기 전류(writing current)를 가하여(forcing) 상기 자기 저항체의 전기적인 저항(electrical resistance)을 제어하는 것을 포함하고,
    상기 읽기 방법은
    상기 억세스 트랜지스터를 턴오프시키고,
    상기 수직축에 접속된 비트라인 및 상기 자기 저항체의 타 단자에 접속된 읽기 워드라인(reading word line) 사이에 읽기 전압(read voltage)을 인가하여 상기 자기 저항체 및 상기 비트라인을 통하여 흐르는 전류를 감지하는 것을 포함하는 자기 램 셀의 구동방법.
  17. 제 16 항에 있어서,
    상기 억세스 트랜지스터는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터이고 상기 수직축의 양 단자들은 각각 상기 드레인 영역 및 상기 비트라인에 전기적으로 접속되되, 상기 쓰기 전류는 상기 턴온된 억세스 트랜지스터의 소오스 영역 및 상기 비트라인 사이에 쓰기 전압을 인가하여 발생시키는 것을 특징으로 하는 자기 램 셀의 구동방법.
  18. 제 16 항에 있어서,
    상기 자기 저항체는 상기 수직축의 측벽을 둘러싸는 제1 강자성체막, 상기 제1 강자성체막의 외측벽을 둘러싸는 터널 절연막 및 상기 터널 절연막의 외측벽을 둘러싸는 제2 강자성체막을 포함하되, 상기 쓰기 전류는 상기 제1 강자성체막 및 상기 제2 강자성체막중 적어도 어느 하나를 자화시키는 것을 특징으로 하는 자기 램 셀의 구동방법.
  19. 제 18 항에 있어서,
    상기 읽기 워드라인은 상기 제2 강자성체막과 전기적으로 접속되되, 상기 읽기 전압은 상기 제1 및 제2 강자성체막들중 적어도 하나를 자화시키는(magnetize) 데에 요구되는 전압보다 낮은 것을 특징으로 하는 자기 램 셀의 구동방법.
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