KR20040042917A - 자기저항 램 및 그의 제조방법 - Google Patents

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Abstract

자기저항 램 및 그의 제조방법에 대해 개시되어 있다. 자기저항 램은 반도체 기판 상에 정보를 읽기 위한 제1게이트와 정보를 쓰기 위한 제2게이트, 소스 및 드레인 정션으로 형성된 모스 트랜지스터와 제1게이트 측면의 반도체 기판 내의 소스 정션에 콘택된 하부전극과 하부전극의 상면에 형성된 제1자성체막과 제1자성체막 상에 형성되어 제1자성체와 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막과 배리어막의 상부에 제1자성체막과 대응하여 형성된 제2자성체막과 제2자성체막 상에 형성된 상부전극 및 제2게이트의 소스 정션에 콘택된 비트라인을 포함한다. 그 방법은 제2게이트 측면의 반도체 기판 내의 소스 정션에 콘택된 비트라인을 형성하는 단계를 포함한다. 게이트의 측면의 반도체 기판 내의 소스정션에 직접 콘택되는 비트라인을 형성함으로써, 소자간의 전자기적인 간섭이 없고 균일한 자화를 얻을 수 있다.

Description

자기저항 램 및 그의 제조방법{Magneto-resistive Random access memory and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 특히 터널링 정션(tunneling junction)을 가진 자기저항 램(Magneto-resistive Random Access Memory)과 그의 제조방법에 관한 것이다.
자기저항 램은 모스 트랜지스터(MOS transistor)와 이 모스 트랜지스터와 전기적으로 연결되어 신호 저장 커패시터(capacitor) 기능을 하는 자기 터널링 정션(Magnetic tunneling junction)으로 형성되어 있다. 그리하여, 모스 트랜지스터에 소정 전압 이상을 인가하면 자기 터널링 정션을 통하여 기록된 데이터를 읽는다.
이러한 자기저항 램은 속도가 빠르고 비휘발성 램(non-volatile RAM)이기 때문에, 메모리 소자로서 이상적인 조건을 갖추고 있다. 그리고, 자기저항 램은 주변회로의 구조를 단순화할 수 있는 셀구조로 모스 트랜지스터(MOS Transistor)와 자기 터널링 정션(Magnetic tunneling junction) 소자를 직렬로 연결한 메모리 코어(Memory core)를 사용하는 것이 일반적으로, 이때 사용하는 데이터 기억부는 단순 스위치로 작용하는 모스 트랜지스터(MOS transistor)보다 큰 저항값을 가져야 한다. 그리하여, 자기 터널링 정션이 자기저항 램의 메모리 소자로서 사용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 자기저항 램(Magneto-resistive Random Access Memory)을 설명하기로 한다. 도 1은 종래의 자기저항 램의 단면도이다.
도 1을 참조하면, 자기저항 램은 반도체 기판 상에 형성된 매트릭스 형태로 배치된 복수의 스위치용 모스 트랜지스터와 자기저항용 메모리 소자를 포함하고 있다. 여기서, 모스 트랜지스터는 반도체 기판(10) 상에 형성된 게이트(16)의 양측으로 반도체 기판(10)에 형성된 소스 및 드레인 정션(14a,14b)을 포함한다.
자기저항용 메모리 소자는 자기저항 터널링 정션(magneto-resistance tunneling junction, 30)으로서, 모스 트랜지스터의 소스 영역(14a)에 연결되어 형성된 하부전극(31)과, 하부전극(31)의 상피 면에 형성된 제1자성체막(33)과, 제1자성체막(33) 상에 형성된 절연성의 배리어막(35)과, 제1자성체막(33)과 대응되는 대극의 개념으로 형성된 제2자성체막(37)과 이 제2자성체막(37)의 상부에 적층으로 형성된 상부전극(39)을 포함한다. 참조부호 18, 22 및 26은 층간절연막이고, 참조부호 20은 콘택을 나타낸다.
제1자성체막(33)은 강자성체 중에서 상자성체인 펌얼로이(Py(NiFe))로 형성되어 있어 항상 동일한 방향의 자성 스핀을 형성하고 있다. 그리하여, 제2자성체막(37)에 형성된 연자성체와 한 쌍이 되어 소정의 자기저항을 형성하며, 제2자성체막(37)의 자성 스핀의 방위에 따라서 동일 방향으로 형성될 경우에는 적은 자기 저항이 형성되고, 상호 반대가 되는 방향일 경우에는 큰 자기 저항이 형성되어 신호를 감지할 때 상호 다른 크기의 저항이 감지되어 저장된 정보를 구별하여 저장 및 감지할 수 있다. 즉, 저항이 적을 때는 저전압상태로서 오프(off)이고 저항이 클 때는 고전압 상태로서 온(on)상태로 읽어들인다. 여기서, 제2자성체막(37)에 대한 자화는 비트라인(28)과 디지트라인(Digit Line, 24)에 전기적 신호를 가하여 형성한다.
그런데, 제2자성체막에 대한 자화는 비트라인과 디지트라인의 전류에 의하여 수행하므로 소자간의 전자기적인 간섭이 심하다. 또한, 자화는 전류와의 거리에 반비례하므로 거리에 따라 균일한 자기장을 얻기가 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자간의 전자기적인 간섭이 없고 거리에 따라 균일한 자기장을 얻을 수 있는 자기저항 램을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 소자간의 전자기적인 간섭이 없고 거리에 따라 균일한 자기장을 얻을 수 있는 자기저항 램의 제조방법을 제공하는 데 있다.
도 1은 종래의 자기저항 램의 단면도이다.
도 2 내지 도 5는 본 발명에 의한 자기저항 램 및 그의 제조방법을 설명하기 위하여 도시한 공정흐름도이다.
도 6a 및 도 6b는 본 발명에 의한 자기저항 램의 특징을 설명하기 위하여 개략적으로 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 ; 기판 102 ; 절연영역
104a ; 제1게이트 소스정션 104a' ; 제2게이트 소스정션
104 ; 드레인 정션 106 ; 제1게이트
108 ; 제2게이트 112 ; 제1게이트 콘택
121 ; 하부전극 123 ; 제1자성체막
125 ; 배리어막 127 ; 제2자성체막
132 ; 비트라인 132' ; 비트라인 콘택
상기 기술적 과제를 달성하기 위한 본 발명에 의한 자기저항 램은 반도체 기판 상에 정보를 읽기 위한 제1게이트와 정보를 쓰기 위한 제2게이트, 소스 및 드레인 정션으로 형성된 모스 트랜지스터와 제1게이트 측면의 반도체 기판의 소스정션에 콘택된 하부전극과 하부전극의 상면에 형성된 제1자성체막과 제1자성체막 상에 형성되어 제1자성체와 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막과 배리어막의 상부에 제1자성체막과 대응하여 형성된 제2자성체막과 제2자성체막 상에 형성된 상부전극 및 제2게이트 측면의 반도체 기판의 소스정션에 콘택된 비트라인을 포함한다.
본 발명에 의하면, 비트라인은 제2자성체막을 비대칭적으로 관통하여 콘택되며, 비트라인에 의해 제2자성체막에 형성된 자기장은 폐회로를 형성한다.
본 발명에 의한 자기저항 램의 하부전극은 반도체 기판과 접촉하여 형성된 하부전극막 및 하부전극막의 상부에 형성된 반자성층의 버퍼막을 포함할 수 있다.
본 발명에 의하면, 제1자성체막은 CoFe2, Co, NiCoFe 중 어느 하나로 형성될 수 있고 배리어막은 알루미늄 산화막(Al2O3) 또는 알루미늄 산화막에 하프늄(Hf)이 첨가된 절연물인 것이 바람직하며 제2자성체막은 상자성 재료로 형성된 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 자기저항 램의 제조방법은 반도체 기판 상에 소자분리용 절연막을 형성하여 소자활성영역을 형성하는 단계와 소자활성 영역에 정보를 읽기 위한 제1게이트와 정보를 쓰기 위한 제2게이트, 소스 및 드레인을 형성하여 모스 트랜지스터를 형성하는 단계와 모스 트랜지스터의 제1게이트 측면의 반도체 기판의 소스정션에 콘택하여 하부전극을 형성하는 단계와 하부전극 상에 소정의 자구를 형성하는 제1자성체막을 형성하는 단계와 제1자성체막 상에 제1자성체와 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막을 형성하는 단계 및 배리어막 상에 제1자성체막과 대응하는 제2자성체막을 형성하는 단계와 제2자성체막 상에 전기적으로 연결되도록 상부전극을 형성하는 단계 및 제2게이트 측면의 반도체 기판의 소스정션에 콘택된 비트라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정하는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2 내지 도 5는 본 발명의 실시예에 의한 자기저항 램 및 그의 제조방법을 설명하기 위하여 도시한 공정흐름도이다.
도 2 내지 도 5를 참조하면, 자기저항 램은 반도체 기판 상에 정보를 읽기(reading) 위한 제1게이트(106)와 정보를 쓰기(writing) 위한 제2게이트(108), 소스(104a, 104a') 및 드레인 정션(104b)으로 형성된 모스 트랜지스터와 제1게이트(106)의 소스정션(104a)에 연결된 하부전극(121)과 하부전극(121)의 상면에 형성된 제1자성체막(123)과 제1자성체막(123) 상에 형성되어 제1자성체와 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막(125)과 배리어막(125)의 상부에 제1자성체막(123)과 대응하여 형성된 제2자성체막(127)과 제2자성체막(127) 상에 형성된 상부전극(129) 및 제2게이트의 소스정션(104a')에 콘택(132')된 비트라인(132)을 포함한다. 경우에 따라서는 제1게이트(106)와 제2게이트(108)의 역할이 바뀌어, 제1게이트(106)에서 정보를 쓰고 제2게이트(108)에서 정보를 읽어들일 수 있다.
여기서, 하부전극(121)은 반도체 기판과 접촉하여 형성된 하부전극막 및 하부전극막의 상부에 형성된 반자성층의 버퍼막(미도시)을 포함할 수 있다. 제1자성체막(123)은 CoFe2, Co, NiCoFe 중 어느 하나이고, 배리어막(125)은 알루미늄 산화막(Al2O3) 또는 알루미늄 산화막에 하프늄(Hf)이 첨가된 절연물이다. 또한, 제2자성체막(127)은 상자성 재료로 형성된다.
본 발명의 실시예에 의한 자기저항 램의 제조방법은, 반도체 기판(100) 상에 소자분리용 절연막(102)을 형성하여 소자활성영역을 형성한다. 이어서, 소자활성 영역에 정보를 읽기(reading) 위한 제1게이트(106)와 정보를 쓰기(writing) 위한 제2게이트, 소스 및 드레인을 형성하여 모스 트랜지스터를 형성한다. 나아가, 모스 트랜지스터의 제1게이트(106) 측면의 반도체 기판의 소스정션(104a)와 콘택(112)하여 하부전극(121)을 형성한다. 그리고, 하부전극(121) 상에 소정의 자구를 형성하는 제1자성체막(123)을 형성한다. 이어서, 제1자성체막(123) 상에 알루미늄 산화막(Al2O3) 또는 알루미늄 산화막에 하프늄(Hf)이 첨가된 절연막인 배리어막(125)을 형성하고 배리어막(125) 상에 제1자성체막(123)과 대응하는 제2자성체막(127)을 형성한다. 나아가, 제2자성체막(127) 상에 전기적으로 연결되도록 상부전극(129)을 형성한다. 최종적으로, 제2게이트(108) 측면의 반도체 기판의 소스정션(104a')에 콘택(132')된 비트라인(132)을 형성한다.
도 6a 및 도 6b는 본 발명의 실시예에 의한 자기저항 램의 특징을 설명하기 위하여 개략적으로 도시한 도면이다. 도 6a는 제1자성체막(123)에 평행(Parallel)하게 자화된 것이며, 도 6b는 반평행(Anti-parallel)하게 자화된 것을 나타낸 것이다. 비트라인 콘택(132')은 제1 자성체막(123) 및 제2자성체막(127)을 비대칭적으로 관통한다. 비대칭적인 관통에 의하여 제2자성체막(127)에 형성된 자기장는 폐회로를 형성한다.
본 발명에 실시예에 의하면, 종래의 자기저항 램에 비하여 디지트라인이 없으므로 디지트라인에서의 거리에 따라 발생하는 불균일한 자화가 일어나지 않는다. 그리고 비트라인이 MTJ를 통과하므로 자기장이 MTJ로 제한되어 폐회로를 형성하므로 주변의 소자에 전자기적인 간섭을 일으키지 않는다. 나아가, 디지트라인을 제거함으로써 공정을 단순화할 수 있는 장점이 있다.
본 발명의 실시예의 다른 효과는 비트라인이 비대칭적으로 콘택됨으로써, 콘택 주변의 자기장의 크기의 차이가 대칭적인 경우에 비하여 크므로 정보를 감지하는 전류도 대칭적인 경우보다 커진다. 즉, 비대칭적으로 관통하는 비트라인 콘택의 소정의 방향의 자화와 그와 대응되는 반대방향의 자화의 차이가 대칭적인 것이 비하여 크다. 이러한 이유로 비트라인이 비대칭적으로 관통하는 것이 유리하다. 쓰기(writing) 시에는 고전류인 비트라인과 쓰기를 위한 워드라인에 의하여 자화되며, 읽기(reading) 시에는 저전류인 비트라인과 읽기를 위한 워드라인에 의하여 검지전류를 얻는다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다.
상술한 본 발명에 의한 자기저항 램과 그의 제조방법에 따르면, 게이트의 측면의 반도체 기판의 소스정션에 직접 콘택되는 비트라인을 형성함으로써, 소자간의 전자기적인 간섭이 없고 거리에 따라 균일한 자화를 얻을 수 있다.

Claims (10)

  1. 반도체 기판 상에 정보를 읽기 위한 제1게이트와 정보를 쓰기 위한 제2게이트, 소스 및 드레인 정션으로 형성된 모스 트랜지스터;
    상기 제1게이트 측면의 반도체 기판의 소스정션에 연결된 하부전극;
    상기 하부전극의 상면에 형성된 제1자성체막;
    상기 제1자성체막 상에 형성되어 상기 제1자성체와 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막;
    상기 배리어막의 상부에 상기 제1자성체막과 대응하여 형성된 제2자성체막;
    상기 제2자성체막 상에 형성된 상부전극; 및
    상기 제2게이트 측면의 반도체 기판의 소스정션에 콘택된 비트라인을 포함하는 것을 특징으로 하는 자기저항 램.
  2. 제1항에 있어서, 상기 비트라인은 상기 제2자성체막을 비대칭적으로 관통하여 콘택되는 것을 특징으로 하는 자기저항 램.
  3. 제1항에 있어서, 상기 하부전극은,
    상기 반도체 기판과 접촉하여 형성된 하부 전극막; 및
    상기 하부 전극막의 상부에 형성된 반자성층의 버퍼막을 포함하는 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  4. 제1항에 있어서, 상기 제1자성체막은 CoFe2, Co, NiCoFe 중 어느 하나로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  5. 제1항에 있어서, 상기 배리어막은 알루미늄 산화막(Al2O3) 또는 알루미늄 산화막에 하프늄(Hf)이 첨가된 절연물인 것을 특징으로 하는 특징으로 하는 자기저항(Magneto-resistive) 램.
  6. 제1항에 있어서, 상기 제2자성체막은 상자성 재료로 형성된 것을 특징으로 하는 자기저항(Magneto-resistive) 램.
  7. 제1항에 있어서, 상기 비트라인에 의해 상기 제2자성체막에 형성된 자기장은 폐회로를 형성하는 것을 특징으로 하는 자기저항 램.
  8. a) 반도체 기판 상에 소자분리용 절연막을 형성하여 소자활성영역을 형성하는 단계;
    b) 상기 소자활성 영역에 정보를 읽기 위한 제1게이트와 정보를 쓰기 위한제2게이트, 소스 및 드레인을 형성하여 모스 트랜지스터를 형성하는 단계;
    c) 상기 모스 트렌지스터의 상기 제1게이트 측면의 반도체 기판의 소스정션에 콘택하여 하부전극을 형성하는 단계;
    d) 상기 하부전극 상에 소정의 자구를 형성하는 제1자성체막을 형성하는 단계;
    e) 상기 제1자성체막 상에 상기 제1자성체막과 퍼텐셜 웰(potential well)을 형성하는 절연성의 배리어막을 형성하는 단계; 및
    f) 상기 배리어막 상에 상기 제1자성체막과 대응하는 제2자성체막을 형성하는 단계;
    g) 상기 제2자성체막 상에 전기적으로 연결되도록 상부전극을 형성하는 단계; 및
    h) 상기 제2게이트 측면의 반도체 기판의 소스정션에 콘택된 비트라인을 형성하는 단계를 포함하는 것를 특징으로 하는 자기저항 램(Magneto-resistive Random Access Memory)의 제조방법.
  9. 제8항에 있어서, 상기 비트라인은 상기 제2자성체막을 비대칭적으로 관통하여 콘택되는 것을 특징으로 하는 자기저항 램의 제조방법.
  10. 제8항에 있어서, 상기 제 제2자성체막에 상기 비트라인에 의해 형성된 자기장은 폐회로를 형성하는 것을 특징으로 하는 자기저항 램의 제조방법.
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