KR100518703B1 - 다마신 프로세스를 이용한 자기 기억 장치 및 그 제조 방법 - Google Patents

다마신 프로세스를 이용한 자기 기억 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 자기 기억 장치는, 제1 방향으로 연장된 제1 배선과, 상기 제1 배선의 위쪽에 배치된 제1 금속층과, 상기 제1 금속층 상의 소정 영역에 배치된 제1 자기 저항 효과 소자와, 상기 제1 자기 저항 효과 소자 상에 배치된 제1 컨택트층과, 상기 제1 방향과 서로 다른 제2 방향으로 연장되고, 상기 제1 컨택트층 상에 배치되어, 상기 제1 컨택트층의 상부를 덮는 돌출부를 갖는 제2 배선과, 상기 제1 금속층, 상기 제1 자기 저항 효과 소자, 상기 제1 컨택트층 및 상기 제2 배선의 주위에 매설되어, 상기 제2 배선의 표면과 동일한 높이의 표면을 갖는 제1 절연막을 포함한다.

Description

다마신 프로세스를 이용한 자기 기억 장치 및 그 제조 방법{MAGNETIC MEMORY AND MANUFACTURING METHOD THEREOF USING DAMASCENE PROCESS}
본 발명은, 강자성체를 이용한 정보 재생 기술에 관한 것으로, 특히 자기 저항 효과 소자를 이용한 자기 기억 장치 및 그 제조 방법에 관한 것이다.
자기 랜덤 액세스 메모리(Magnetic Random Access Memory: 이하 MRAM이라 약기)란, 정보의 기록 매체로서 강자성체의 자화 방향을 이용한, 기록 정보를 수시, 재기입, 유지, 판독할 수 있는 고체 메모리의 총칭이다.
MRAM의 메모리 셀은, 통상 복수의 강자성체를 적층한 구조를 갖는다. 정보의 기록은, 메모리 셀을 구성하는 복수의 강자성체의 자화의 상대 배치를 평행 또는 반평행하게 하고, 이 평행 또는 반평행의 상태를 2진의 정보 "1", "0"에 각각 대응시켜 행한다. 기록 정보의 기입은, 크로스스트라이프 형상으로 배치된 기입선에 전류를 흘려, 이 전류에 의해서 생기는 전류 자계에 의해, 각 셀의 강자성체의 자화 방향을 반전시킴으로써 행해진다. 기록 유지 시의 소비 전력은 원리적으로 제로이고, 또한 전원을 끄더라도 기록 유지가 행하여지는 불휘발성 메모리이다. 한편, 기록 정보의 판독은, 셀을 구성하는 강자성체의 자화 방향과 감지 전류와의 상대각 또는 복수의 강자성층 간의 자화의 상대각에 따라서 메모리 셀의 전기 저항이 변화하는 현상, 소위 자기 저항 효과를 이용하여 행한다.
MRAM의 기능과 종래의 유전체를 이용한 반도체 메모리의 기능을 비교하면, (1) 완전한 불휘발성이고, 또한 1015회 이상의 재기입이 가능한 것, (2) 비파괴 판독이 가능하고, 리프레시 동작을 필요로 하지 않기 때문에 판독 사이클을 짧게 하는 것이 가능한 것, (3) 전하 축적형의 메모리 셀에 비교하여, 방사선에 대한 내성이 강한 것, 등의 많은 이점을 갖고 있다. MRAM의 단위 면적당의 집적도, 기입 및 판독 시간은, 대체로 DRAM과 같은 정도가 될 수 있는 것이 예상된다. 따라서, 불휘발성이라는 큰 특색을 살려서, 휴대 기기용의 외부 기록 장치, LSI 혼재 용도, 또한 퍼스널 컴퓨터의 주기억 메모리에의 응용이 기대되고 있다.
현재, 실용화의 검토가 진행되고 있는 MRAM에서는, 메모리 셀에 강자성 터널 효과(Tunnel Magneto-Resistance: 이하 TMR 효과라 약기)를 나타내는 소자를 이용하고 있다(예를 들면, Roy Scheuerlein, et al., A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell, 「2000 ISSCC Digest of Technical Papers」, (미국), 2000년 2월, p.128-129 참조.). 이 TMR 효과를 나타내는 소자(이하 MTJ(Magnetic Tunnel Junction) 소자라 약기)는, 주로 강자성층/절연층/강자성층으로 이루어지는 3층막으로 구성되어, 절연층을 터널하여 전류가 흐른다. 터널 저항값은, 양 강자성 금속층의 자화의 상대각의 여현에 비례하여 변화하여, 양 자화가 반평행인 경우에 극대값을 취한다. 예를 들면 NiFe/Co/Al2O3/Co/NiFe로 이루어지는 터널 접합에서는, 50 OeV 이하의 저 자계에 있어서 25%를 넘는 자기 저항 변화율이 발견되어 있다(예를 들면, M Sato, et al., Spin-Valve-Like Properties and Annealing Effect in Ferromagnetic Tunnel Junctions, 「IEEE Trans. Mag.」, (미국), 1997년, 제33권, 제5호, p.3553-3555 참조.). MTJ 소자의 구조로서는, 자계 감도의 개선을 목적으로 하여, 한쪽의 강자성체에 인접하여 반강자성체를 배치하여, 자화 방향을 고착시킨, 소위 스핀 밸브 구조의 것(예를 들면, M Sato, et al., Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions, 「Jpn.J.Appl.Phys.」, 1997년, 제36권, Part2, p.200-201 참조.), 또한 자기 저항 변화율의 바이어스 의존성을 개선하기 위해서, 2중의 터널 배리어를 형성한 것(예를 들면, K Inomata, et al., Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles, 「Jpn.J.Appl.Phys.」, 1997년, 제36권, Part2, p.1380-1383 참조.)이, 알려져 있다.
이러한 종래에서의 MRAM의 메모리 셀부는, 도 15a, 도 15b, 도 16에 도시한 바와 같이, 비트선(25) 및 기입 워드선(10)의 교점에, MTJ 소자(19)가 배치된다. 이 MTJ 소자(19)는, 하부 금속층(13) 및 제1 컨택트(12) 등을 통하여, 예를 들면 트랜지스터나 다이오드와 같은 스위칭 소자(도시 생략) Tr1에 접속되어 있다.
상기한 바와 같은 MRAM의 메모리 셀부는, 다음과 같은 방법으로 형성된다. 이 종래의 방법을, 도 17a 내지 도 26b를 참조로 이하에 설명한다.
우선, 도 17a, 17b에 도시한 바와 같이, 절연막(11) 및 제1 컨택트(12) 상에 하부 금속층(13)이 형성되고, 이 하부 금속층(13) 상에 MTJ 재료층(14)이 형성된다. 그리고, 이 MTJ 재료층(14) 상에 2층의 제1 및 제2 하드 마스크(15, 16)가 적층된다.
다음에, 도 18a, 도 18b에 도시한 바와 같이, 제2 하드 마스크(16)가 선택적으로 에칭되어, MTJ 소자(19)의 형상이 제2 하드 마스크(16)에 전사된다.
계속해서, 도 19a, 도 19b에 도시한 바와 같이, 제2 하드 마스크(16)를 이용하여, 제1 하드 마스크(15)가 에칭되어, MTJ 소자(19)의 형상이 제1 하드 마스크(15)에 전사된다.
그 후, 도 20a, 도 20b에 도시한 바와 같이, 제2 하드 마스크(16)가 박리된다.
다음에, 도 21a, 도 21b에 도시한 바와 같이, 제1 하드 마스크(15)를 이용하여 MTJ 재료층(14)이 에칭되어, MTJ 재료층(14)이 MTJ 소자(19)의 형상으로 패터닝된다.
다음에, 도 22a, 도 22b에 도시한 바와 같이, 하부 금속층(13) 및 제1 하드 마스크(15) 상에 절연막(21a)이 형성되어, 이 절연막(21a)이 하부 금속층(13)의 원하는 형상으로 패터닝된다.
다음에, 도 23a, 도 23b에 도시한 바와 같이, 절연막(21a)을 이용하여 하부 금속층(13)이 에칭된다.
다음에, 도 24a, 도 24b에 도시한 바와 같이, 절연막(11, 21a) 상에 절연막(21b)이 형성된다.
다음에, 도 25a, 도 25b에 도시한 바와 같이, 예를 들면 화학 기계 연마법(CMP: Chemical Mechanical Polish)을 이용하여, 절연막(21a, 21b)의 표면이 평탄화된다. 이에 따라, 제1 하드 마스크(15)의 표면이 노출된다.
다음에, 도 26a, 도 26b에 도시한 바와 같이, 절연막(21b) 및 제1 하드 마스크(15) 상에 절연막(21c)이 형성된다. 다음에, 절연막(21c) 내에 트렌치(22)가 형성되고, 이 트렌치(22) 내 및 절연막(21c) 상에 배리어 메탈층(24), Al막, 배리어 메탈층(26)이 순서대로 형성된다. 그리고, 예를 들면 RIE에 의해, 배리어 메탈층(24), Al막, 배리어 메탈층(26)이 선택적으로 에칭되어, MTJ 소자(19)에 컨택트(23)를 통하여 접속된 비트선(25)이 형성된다. 이와 같이 하여, MRAM의 메모리 셀부가 형성된다.
그러나, 상술하는 종래 기술에 따른 MRAM에서는, Al로 이루어지는 비트선(25)과 MTJ 소자(19)는, 제1 하드 마스크(15)와 컨택트(23)와의 합계 막두께분 X' 만큼 떨어지게 되어 있다. 따라서, MTJ 소자(19)에 데이터를 기입할 때, 충분한 크기의 자계를 MTJ 소자(19)에 제공하기 위해서는, 비트선(25)에 흘리는 기입 전류를 어느 정도 높일 필요가 있었다. 그러나, 고밀도 전류를 흘리면 일렉트로마이그레이션이 생기기 쉬운 Al로 형성된 비트선(25)에서는, 이들의 요구에 응하는 것이 곤란하였다.
본 발명의 제1 시점에 따른 자기 기억 장치는, 제1 방향으로 연장된 제1 배선과, 상기 제1 배선의 위쪽에 배치된 제1 금속층과, 상기 제1 금속층 상의 소정 영역에 배치된 제1 자기 저항 효과 소자와, 상기 제1 자기 저항 효과 소자 상에 배치된 제1 컨택트층과, 상기 제1 방향과 서로 다른 제2 방향으로 연장되어, 상기 제1 컨택트층 상에 배치되어, 상기 제1 컨택트층의 상부를 덮는 돌출부를 갖는 제2 배선과, 상기 제1 금속층, 상기 제1 자기 저항 효과 소자, 상기 제1 컨택트층 및 상기 제2 배선의 주위에 매설되어, 상기 제2 배선의 표면과 동일한 높이의 표면을 갖는 제1 절연막을 구비한다.
본 발명의 제2 시점에 따른 자기 기억 장치의 제조 방법은, 제1 절연막 상에, 금속층, 자기 저항 효과막 및 마스크층을 순서대로 형성하는 단계, 상기 마스크층을 이용하여 상기 자기 저항 효과막을 선택적으로 제거하여, 자기 저항 효과 소자를 형성하는 단계, 상기 금속층을 선택적으로 제거하여, 상기 금속층을 셀마다 분리하는 단계, 상기 금속층 및 상기 자기 저항 효과 소자를 덮는 제2 절연막을 형성하는 단계, 상기 제2 절연막을 소정의 두께까지 평탄화하는 단계, 상기 제2 절연막을 선택적으로 에칭하여, 상기 마스크층의 상부를 노출하는 트렌치를 형성하는 단계, 상기 트렌치 내에 배선재가 형성되고, 상기 마스크층의 상기 상부를 덮는 돌출부를 갖는 배선을 형성하는 단계를 구비한다.
<실시 형태>
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다. 이 설명에 있어서, 전 도면에 걸쳐서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시 형태]
제1 실시 형태는, 자기 저항 효과 소자(이하, MTJ(Magnetic Tunnel Junction) 소자라 칭함)의 위쪽에 배치된 비트선을 다마신 프로세스로 형성함으로써, 비트선을 MTJ 소자에 근접시킨 것이다.
도 1a, 도 1b는, 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 도 1a, 도 1b에 도시한 바와 같이, 기입 워드선(10)과 비트선(25)이 상호 다른 방향(본 예로서는 수직 방향)으로 연장되고, 이들 기입 워드선(10) 및 비트선(25)의 교점에 MTJ 소자(19)가 배치되어 있다. 이 MTJ 소자(19)는, 하부 금속층(13) 및 제1 컨택트(12)를 통하여, 예를 들면 트랜지스터나 다이오드와 같은 스위칭 소자(도시 생략)에 접속되어 있다. 또, MTJ 소자(19)는, 제2 컨택트(23)를 통하여 비트선(25)에 접속되어 있다. 여기서, 제2 컨택트(23)는, MTJ 소자(19)의 패터닝 시에 이용되는 제1 하드 마스크(15)로 이루어지기 때문에, MTJ 소자(19)와 거의 동일한 평면 형상을 하고 있다.
그리고, 본 발명의 제1 실시 형태에서는, 비트선(25)은, 예를 들면 Cu 막으로 형성된 다마신 구조로 되어있다. 즉, 비트선(25)의 표면과 절연막(21)의 표면은, 거의 같이 되어 있다. 그리고, 비트선(25)은, 제2 컨택트(23)의 상부를 덮는 돌출부(30)를 갖고 있다. 이 돌출부(30)는, 제2 컨택트(23)의 막두께 D의 10% 이상의 두께 A로, 제2 컨택트(23)의 표면으로부터 MTJ 소자(19) 쪽으로 돌출되어 있다. 따라서, 비트선(25)의 돌출부(30)와 MTJ 소자(19)는, 제2 컨택트(23)의 막두께 D보다 짧은 거리 X 밖에 떨어져 있지 않게 된다.
도 2a, 도 2b 내지 도 12a, 도 12b는, 본 발명의 제1 실시 형태에 따른 자기 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제1 실시 형태에 따른 자기 기억 장치의 제조 방법에 대하여 설명한다. 또한, 여기서는, 기입 워드선(10) 및 제1 컨택트(12)를 형성한 후부터 설명한다.
우선, 도 2a, 도 2b에 도시한 바와 같이, 제1 절연막(11) 및 제1 컨택트(12) 상에 하부 금속층(13)이 형성되고, 이 하부 금속층(13) 상에 MTJ 재료층(14)이 형성된다. 그리고, 이 MTJ 재료층(14) 상에 2층의 제1 및 제2 하드 마스크(15, 16)가 적층된다. 여기서, 제1 하드 마스크(15)는 예를 들면 도전성막으로 형성되고, 제2 하드 마스크(16)는 비도전성막(절연막)으로 형성된다. 또한, 제2 하드 마스크(16)는, 도전성막으로 형성되어도 된다.
다음으로, 도 3a, 도 3b에 도시한 바와 같이, 제2 하드 마스크(16)가 선택적으로 에칭되어, MTJ 소자(19)의 형상이 제2 하드 마스크(16)에 전사된다.
계속해서, 도 4a, 도 4b에 도시한 바와 같이, 제2 하드 마스크(16)를 이용하여, 제1 하드 마스크(15)가 에칭되어, MTJ 소자(19)의 형상이 제 1 하드 마스크(15)에 전사된다.
그 후, 도 5a, 도 5b에 도시한 바와 같이, 제2 하드 마스크(16)가 박리된다.
다음에, 도 6a, 도 6b에 도시한 바와 같이, 제1 하드 마스크(15)를 이용하여 MTJ 재료층(14)이 에칭되어, MTJ 재료층(14)이 MTJ 소자(19)의 형상으로 패터닝된다.
다음에, 도 7a, 도 7b에 도시한 바와 같이, 하부 금속층(13) 및 제1 하드 마스크(15) 상에 포토레지스트(20)가 도포되어, 하부 금속층(13)이 원하는 형상으로 패터닝된다. 이에 따라, 하부 금속층(13)은 셀마다 분리된다.
다음에, 도 8a, 도 8b에 도시한 바와 같이, 포토레지스트(20)를 이용하여 하부 금속층(13)이 에칭된다. 그 후, 포토레지스트(20)는 제거된다. 또한, 하부 금속층(13)의 패터닝 시의 마스크로서는, 포토레지스트(20) 대신에 절연막을 이용하여도 된다.
다음에, 도 9a, 도 9b에 도시한 바와 같이, 제1 절연막(11), 하부 금속층(13) 및 제1 하드 마스크(15) 상에 제2 절연막(21)이 형성된다.
다음에, 도 10a, 도 10b에 도시한 바와 같이, 예를 들면 화학 기계 연마법(CMP: Chemical Mechanical Polish)을 이용하여, 제2 절연막(21)의 표면의 요철이 평탄화된다. 여기서, 평탄화 후의 제2 절연막(21)의 막두께 Y는, 후에 형성하는 비트선(25)의 소정의 두께를 고려하여 조정할 필요가 있다. 즉, 제1 하드 마스크(15) 상의 제2 절연막(21)의 막두께를, 비트선(25)의 막두께 정도로 하면 된다.
또한, 제2 절연막(21)의 평탄화는, 다음과 같이 행해져도 된다. 우선, 미리 전면에 평탄화 레지스트 또는 유사 약제를 도포하여, 평탄면을 형성해 둔다. 그리고, 평탄면을 형성한 후, 반응성 이온 에칭(RIE: Reactive Ion Etching)으로 제2 절연막(21)을 전면 에치백함으로써 평탄화를 실현할 수 있다. 평탄화 레지스트 또는 유사 약제로서는, 예를 들면, 감광성 수지, 비감광성 수지, 유기 유리 등을 들 수 있고, 열 경화성을 갖는 것을 이용할 수 있다. 그 때, MTJ 소자(19)를 피복하는 제2 절연막(21)과, 상기 평탄화 레지스트 또는 유사 약제가, 이 에칭 공정에 있어서 거의 같은 에칭 속도를 갖고 있을 필요가 있다.
다음에, 도 11a, 도 11b에 도시한 바와 같이, 예를 들면 레지스트(도시 생략)를 이용하여 제2 절연막(21)이 선택적으로 에칭되어, 비트선(25) 형상의 트렌치(22)가 형성된다. 이 때, 제1 하드 마스크(15)에 달할 때까지 에칭이 행하여짐으로써, 제1 하드 마스크(15)로 이루어지는 제2 컨택트(23)가, 비트선(25)의 트렌치(22)와 자기 정합적으로 형성된다.
또한, 트렌치(22)의 형성에 있어서의 에칭의 종점 검출은, 예를 들면 플라즈마 발광 분석, 2차 이온질량 분석이라고 한 공지의 모니터 방법을 이용하여, 제1 하드 마스크(15)의 성분을 검출하는 것에 의해 행해진다. 이 때, 검출 감도를 높이기 위해서, 메모리 셀의 주변 회로부에도, MTJ 소자(19)나 제1 하드 마스크(15)와 동일한 계층에, 본래 필요로 하지 않는 더미의 MTJ 소자나 제1 하드 마스크를 배치해도 된다.
다음에, 도 12a, 도 12b에 도시한 바와 같이, 트렌치(22) 내에 배리어 메탈층(24)이 형성되어, 이 배리어 메탈층(24) 상에 비트선(25)의 재료층(예를 들면 Cu 막)이 형성된다.
다음에, 도 1a, 도 1b에 도시한 바와 같이, 예를 들면 CMP을 이용하여 배리어 메탈층(24) 및 재료층이 평탄화되어, Cu 막으로 이루어지는 비트선(25)이 형성된다. 이와 같이 하여, 자기 기억 장치의 메모리 셀부가 형성된다.
상기 제1 실시 형태에 따르면, 비트선(25)의 배선 재료를 Cu 막으로 하여, 이 비트선(25)을 다마신 프로세스로 형성하고 있다. 이에 따라, 비트선(25)에, 컨택트(23)의 상부를 덮도록 돌출한 돌출부(30)를 형성할 수 있다. 또한, 마스크층(15)을 컨택트(23)로서 사용하고 있기 때문에, 비트선(25)과 MTJ 소자(19)와의 거리 X를 종래보다도 짧게 할 수 있다. 따라서, 비트선(25)에 대 전류를 흘리지 않더라도, MTJ 소자(19)에 충분한 크기의 자계를 걸 수 있기 때문에, 기입 전류의 저감을 도모할 수 있다.
또한, 비트선(25)의 배선 재료로서 일렉트로마이그레이션을 억제할 수 있는 Cu 막을 이용하고 있기 때문에, 종래의 Al 막에 비교하여, 배선 전류 밀도를 향상시킬 수 있다.
또한, MTJ 소자(19)와 비트선(25)을 접속하는 컨택트(23)를, 비트선(25) 형성용의 트렌치(22)와 자기 정합적으로 형성할 수 있다. 이 때문에, 종래보다도 공정 수를 삭감할 수 있고, 비용의 삭감을 도모할 수 있다.
[제2 실시 형태]
제2 실시 형태는, 복수의 MTJ 소자를, 반도체 기판의 표면에 대하여 수직인 방향(세로 방향)에 중첩하고 있다.
도 13, 도 14는, 본 발명의 제2 실시 형태에 따른 자기 기억 장치의 단면도를 도시한다. 이 제2 실시 형태에서는, 상기 제1 실시 형태와 다른 구조를 중심으로 설명한다.
도 13, 도 14에 도시한 바와 같이, 제2 실시 형태에 있어서, 제1 실시 형태와 다른 점은, MTJ 소자(MTJ1, MTJ2, MTJ3, MTJ4)를, 반도체 기판(1)의 표면에 대하여 수직인 방향(세로 방향)으로, 복수단으로 중첩한 점이다. 또한, 본 예에서는, 4개의 MTJ 소자를 중첩하고 있지만, MTJ 소자의 수는 4개에 한정되지 않는다.
구체적으로는, 반도체 기판(1)의 표면에, 판독용의 스위칭 소자인 MOS 트랜지스터 Tr가 배치된다. 이 MOS 트랜지스터 Tr의 게이트 전극은 판독 워드선 RWL이 되고, 소스 영역(3)에는 데이터 전송선 DL이 접속되어 있다. 여기서, 도 13인 경우, 판독 워드선 RWL은 기입 워드선 WWL과 동일한 방향으로 연장되고, 데이터 전송선 DL은 비트선 BL과 동일한 방향으로 연장되어 있다. 한편, 도 14인 경우, 판독 워드선 RWL은 비트선 BL과 동일한 방향으로 연장되고, 데이터 전송선 DL은 기입 워드선 WWL과 동일한 방향으로 연장되어 있다.
그리고, 판독 워드선 RWL의 위쪽에, 4개의 MTJ1, MTJ2, MTJ3, MTJ4가 적층되어 있다. 이 MTJ1, MTJ2, MTJ3, MTJ4는, 하부 금속층(13-1, 13-2, 13-3, 13-4)과 컨택트(23-1, 23-2, 23-3, 23-4)의 사이에 각각 배치되어 있다. 이러한 4개의 MTJ1, MTJ2, MTJ3, MTJ4는, 컨택트를 통하여 상호 직렬로 접속되어 있다. 그리고, 최하단의 MTJ1은, 하부 금속층(13-1)이나 컨택트를 통하여 MOS 트랜지스터 Tr의 드레인 영역(2)에 접속되어, 데이터 전송선 DL에 연결되어 있다.
또한, 제1 실시 형태와 같이, 비트선 BL1, BL2, BL3, BL4의 각각은, 예를 들면 Cu 막으로 형성된 다마신 구조로 되어있다. 즉, 비트선 BL1, BL2, BL3, BL4의 각각의 표면은, 주위를 매립하는 절연막(도시 생략)의 표면과 거의 같게 되어 있다. 그리고, 비트선 BL1, BL2, BL3, BL4의 각각은, 컨택트(23-1, 23-2, 23-3, 23-4)의 상부를 덮는 돌출부(30-1, 30-2, 30-3, 30-4)를 갖고 있다. 이 돌출부(30-1, 30-2, 30-3, 30-4)는, 컨택트(23-1, 23-2, 23-3, 23-4)의 막두께의 10% 이상의 두께를 갖고 있다.
상기 제2 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, MTJ1, MTJ2, MTJ3, MTJ4를 반도체 기판(1)의 위쪽에 중첩하고, 이들 MTJ1, MTJ2, MTJ3, MTJ4를 상호 직렬로 접속하여 판독용의 스위칭 소자를 공유하고 있다. 이 때문에, 메모리 셀의 고밀도화를 도모할 수 있기 때문에, 메모리 용량을 증대하는 것이 가능하게 된다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 비트선에 대 전류를 흘리지 않더라도, MTJ 소자에 충분한 크기의 자계를 걸 수 있기 때문에, 기입 전류의 저감을 도모할 수 있다.
또한, 비트선의 배선 재료로서 Cu 막을 이용하고 있기 때문에, 종래의 Al 막에 비교하여, 배선 전류 밀도를 향상시킬 수 있다.
또한, MTJ 소자와 비트선을 접속하는 컨택트를, 비트선 형성용의 트렌치와 자기 정합적으로 형성할 수 있다. 이 때문에, 종래보다도 공정 수를 삭감할 수 있고, 비용의 삭감을 도모할 수 있다.
또한, 복수의 MTJ 소자를 반도체 기판의 위쪽에 중첩하고, 이들 복수의 MTJ 소자를 상호 직렬로 접속하여 판독용의 스위칭 소자를 공유하고 있다. 이 때문에, 메모리 셀의 고밀도화를 도모할 수 있기 때문에, 메모리 용량을 증대하는 것이 가능하게 된다.
도 1a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치를 도시하는 단면도.
도 1b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치를 도시하는 단면도.
도 2a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 2b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 3a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 3b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 4a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 4b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 5a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 5b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 6a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 6b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 7a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 7b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 8a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 8b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 9a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 9b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 10a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 10b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 11a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 11b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 12a는 본 발명의 제1 실시 형태에 관계되는 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 12b는 본 발명의 제1 실시 형태에 관계되는 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 13은 본 발명의 제2 실시 형태에 관계되는 자기 기억 장치를 도시하는 단면도.
도 14는 본 발명의 제2 실시 형태에 관계되는 다른 자기 기억 장치를 도시하는 단면도.
도 15a는 종래 기술에 따른 자기 기억 장치를 도시하는 평면도.
도 15b는 도 15a의 XVB-XVB 선에 따른 자기 기억 장치를 도시하는 단면도.
도 16은 종래 기술에 따른 메모리 셀부와 주변 회로부를 구비한 자기 기억 장치를 도시하는 단면도.
도 17a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 17b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 18a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 18b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 19a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 19b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 20a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 20b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 21a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 21b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 22a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 22b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 23a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 23b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 24a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 24b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 25a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 25b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 26a는 종래 기술에 따른 비트선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
도 26b는 종래 기술에 따른 기입 워드선의 연장 방향의 자기 기억 장치의 각 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기입 워드선
11 : 제1 절연막
12 : 제1 컨택트
13 : 하부 금속층
14: MTJ 재료층
15 : 제1 하드 마스크
16 : 제2 하드 마스크
19 : MTJ 소자
21 : 절연막
23 : 제2 컨택트
25 : 비트선
30 : 돌출부

Claims (16)

  1. 자기 기억 장치에 있어서,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 배선의 위쪽에 배치된 제1 금속층과,
    상기 제1 금속층 상의 소정 영역에 배치된 제1 자기 저항 효과 소자와,
    상기 제1 자기 저항 효과 소자 상에 배치된 제1 컨택트층과,
    상기 제1 방향과 서로 다른 제2 방향으로 연장되어, 상기 제1 컨택트층 상에 배치되어, 상기 제1 컨택트층의 상부를 덮는 돌출부를 갖는 제2 배선과,
    상기 제1 금속층, 상기 제1 자기 저항 효과 소자, 상기 제1 컨택트층 및 상기 제2 배선의 주위에 매설되어, 상기 제2 배선의 표면과 동일한 높이의 표면을 갖는 제1 절연막
    을 포함하는 것을 특징으로 하는 자기 기억 장치.
  2. 제1항에 있어서,
    상기 제2 배선은, Cu 막으로 형성되어 있는 것을 특징으로 하는 자기 기억 장치.
  3. 제1항에 있어서,
    상기 돌출부는, 상기 제1 컨택트층의 표면으로부터 상기 제1 자기 저항 효과 소자쪽으로, 상기 제1 컨택트층의 막두께의 10% 이상 돌출되어 있는 것을 특징으로 하는 자기 기억 장치.
  4. 제1항에 있어서,
    상기 제2 배선의 저면 및 측면에 형성된 배리어 메탈층을 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  5. 제1항에 있어서,
    상기 제1 컨택트층의 평면 형상은, 상기 제1 자기 저항 효과 소자의 평면 형상과 거의 동일한 것을 특징으로 하는 자기 기억 장치.
  6. 제1항에 있어서,
    상기 제2 배선의 위쪽에 배치되어, 상기 제1 방향으로 연장된 제3 배선과,
    상기 제3 배선의 위쪽에 배치된 제2 금속층과,
    상기 제2 금속층 상의 소정 영역에 배치되고, 상기 제1 자기 저항 효과 소자와 직렬로 접속된 제2 자기 저항 효과 소자와,
    상기 제2 자기 저항 효과 소자 상에 배치된 제2 컨택트층과,
    상기 제2 방향으로 연장되어, 상기 제2 컨택트층 상에 배치된 제4 배선과,
    상기 제2 금속층, 상기 제2 자기 저항 효과 소자, 상기 제2 컨택트층 및 상기 제4 배선의 주위에 매설되어, 상기 제4 배선의 표면과 동일한 높이의 표면을 갖는 제2 절연막
    을 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  7. 자기 기억 장치의 제조 방법에 있어서,
    제1 절연막 상에, 금속층, 자기 저항 효과막 및 마스크층을 순서대로 형성하는 단계,
    상기 마스크층을 이용하여 상기 자기 저항 효과막을 선택적으로 제거하여, 자기 저항 효과 소자를 형성하는 단계,
    상기 금속층을 선택적으로 제거하여, 상기 금속층을 셀마다 분리하는 단계,
    상기 금속층 및 상기 자기 저항 효과 소자를 덮는 제2 절연막을 형성하는 단계,
    상기 제2 절연막을 소정의 두께까지 평탄화하는 단계,
    상기 제2 절연막을 선택적으로 에칭하여, 상기 마스크층의 상부를 노출하는 트렌치를 형성하는 단계,
    상기 트렌치 내에 배선재가 형성되어, 상기 마스크층의 상기 상부를 덮는 돌출부를 갖는 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 배선재는, Cu 막인 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 돌출부가 상기 마스크층의 막두께의 10% 이상 돌출하도록, 상기 트렌치를 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 배선의 저면 및 측면에 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 금속층의 제거는, 포토레지스트 또는 절연막을 마스크로 하여 행하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 마스크층 상의 상기 제2 절연막의 막두께가 상기 배선의 막두께가 되도록, 상기 제2 절연막을 상기 소정의 두께까지 평탄화하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  13. 제7항에 있어서,
    상기 마스크층은, 도전성막으로 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 트렌치를 형성할 때에, 상기 마스크층으로 이루어지는 컨택트를 자기 정합적으로 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  15. 제7항에 있어서,
    상기 트렌치의 형성에 있어서의 에칭의 종점 검출은, 상기 마스크층의 성분을 검출함으로써 행해지는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  16. 제7항에 있어서,
    상기 자기 저항 효과 소자가 배치된 메모리 셀의 주변 회로부에서, 상기 자기 저항 효과 소자 및 상기 마스크층과 동일한 계층에 더미의 자기 저항 효과 소자 및 마스크층을 배치하여, 상기 트렌치를 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
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