JP2010016031A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体記憶装置は、(a)下地層1,2,3,4上にTMR膜5、キャップ層6を順に積層する工程と、(b)TMR膜5、キャップ層6をパターニングして、それらの正規積層構造パターン13およびダミー積層構造パターン16を形成する工程とを備える。そして、(c)正規およびダミー積層構造パターン13,16を覆う窒化膜7を形成する工程と、窒化膜7上に酸化膜8を形成する工程と、(e)酸化膜8および窒化膜7をエッチングして、キャップ層6の上部を露出させる工程とを備える。工程(e)は、エッチングを行いながら、当該エッチングにより離脱した窒化膜7またはキャップ層6の材質を検出する。
【選択図】図1
Description
本実施の形態に係る半導体記憶装置の製造方法は、MRAMの製造方法であるものとして説明する。まず、本実施の形態に係るMRAMの製造方法について説明する前に、前提となる製造方法について説明する。図10は、前提となる製造方法により形成されるMRAMを示す断面図である。このMRAMは、チップ内の正規領域11に形成されており、下層酸化膜1と、下層銅配線2と、ビア3と、ボトム層4と、TMR膜5およびキャップ層6からなる正規積層構造パターン13と、窒化膜7と、上層酸化膜8と、上層銅配線9とを備える。
Claims (3)
- (a)下地層上にTMR膜、金属層を順に積層する工程と、
(b)前記TMR膜、金属層をパターニングして、それらの正規積層構造パターンおよびダミー積層構造パターンを形成する工程と、
(c)前記正規およびダミー積層構造パターンを覆う第1の絶縁膜を形成する工程と、
(d)前記第1の絶縁膜上に第1の絶縁膜と異なる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜および前記第1の絶縁膜をエッチングして、前記金属層の上部を露出させる工程とを備え、
前記工程(e)は、前記エッチングを行いながら、当該エッチングにより離脱した前記第1の絶縁膜または前記金属層の材質を検出する、
半導体記憶装置の製造方法。 - 前記工程(b)により形成される前記ダミー積層構造パターンの平面視におけるパターン形状は、前記正規積層構造パターンの平面視におけるパターン形状と同じである、
請求項1に記載の半導体記憶装置の製造方法。 - 前記工程(b)により形成される前記ダミー積層構造パターンの平面視におけるパターン形状は、前記正規積層構造パターンの平面視におけるパターン形状よりも大きい、
請求項1に記載の半導体記憶装置の製造方法。
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JP2011166015A (ja) * | 2010-02-12 | 2011-08-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
Citations (2)
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---|---|---|---|---|
JP2004146687A (ja) * | 2002-10-25 | 2004-05-20 | Toshiba Corp | 磁気記憶装置及びその製造方法 |
JP2007158301A (ja) * | 2005-11-14 | 2007-06-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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