JP2007158301A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】TMR下部電極28上において、平面視してデジット線25dの形成領域の一部に該当する領域にTMR素子5(TMR膜29,TMR上部電極31)が選択的に形成される。TMR上部電極31はTaにより30〜100nmの膜厚で形成され、製造工程時においてハードマスクとしても機能する。TMR素子5の全面及びTMR下部電極28の上面上にLT−SiNより形成される層間絶縁膜30が形成され、TMR下部電極28の側面を含む全面を覆ってLT−SiNよりなる層間絶縁膜32が形成される。さらに、全面を覆ってSiO2からなる層間絶縁膜33が形成される。
【選択図】図2
Description
(構造)
図1はこの発明の実施の形態1の半導体装置であるMRAMのメモリセル部の平面構造を示す平面図であり、図2は図1のA−A断面を示す断面図である。
図4〜図26は実施の形態1のMRAMの製造方法を示す断面図である。これらの図において、(a)は図1のA−A断面、(b)は図1のB−B断面、(c)は図1のC−C断面に相当する。また、図12〜図26における(d) は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態1のMRAMの製造方法を説明する。
(構造)
図27はこの発明の実施の形態2の半導体装置であるMRAMのメモリセル部の平面構造を示す平面図であり、図28は図27のA−A断面を示す断面図である。
図30〜図44は実施の形態2のMRAMの製造方法を示す断面図である。これらの図において、(a)は図27のA−A断面、(b)は図27のB−B断面、(c)は図27のC−C断面、(d)は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態2のMRAMの製造方法を説明する。
(前提技術)
図45はMRAM構成の概略を示す説明図である。同図に示すように、マトリクス状に複数のメモリ素子102が配置され、列方向(図中斜め横方向)に沿って複数本の上部Cu配線134が形成され、列単位にメモリ素子102と電気的に接続され、行方向(図中斜め縦方向)に沿って複数本の下部Cu配線125が形成され、行単位にTMR素子105と電気的に接続される。
(1) 下部Cu配線125を含む酸化膜124上にシリコン窒化膜126a及び酸化膜126bを堆積する。
(2) シリコン窒化膜126a及び酸化膜126bを貫通するビアホール109を選択的に形成する。
(3) ビアホール109を含む酸化膜126b上にTMR下部電極158となる金属薄膜を堆積する。
(4) 酸化膜126b上におけるTMR下部電極158上にTMR素子105の形成層を堆積する。
(5) TMR素子105をパターニングする。
(6) 上記(3)で形成した金属薄膜をパターニングしてTMR下部電極158を形成する。
(7) 全面に酸化膜133を堆積する。
(8) 酸化膜133を貫通するビアホール140及び上部Cu配線134の形成領域を選択的に形成する。
(9)上部Cu配線134を埋込み堆積した後、CMP処理する。
図50はこの発明の実施の形態3の半導体装置であるMRAMのメモリセル部の構造を示す断面図である。なお、図50において、2つのTMR形成領域103,104(第1及び第2のTMR形成領域)にそれぞれ同一構造のTMR素子105(第1及び第2のTMR素子)が形成される構造を示している。
図51は実施の形態3の半導体装置の効果を示す断面図である。同図に示すように、ビア底端部領域107においてTMR下部電極128の一部に極薄成膜部または未成膜部148が生じても、ビアホール109内においてTMR下部電極128上に絶縁性膜130が形成されているため、LS工程におけるTMR下部電極128パターニングに用いたレジストのアッシング処理をLS工程後に行う場合において、アッシング処理時に極薄成膜部または未成膜部148から下部Cu配線125(リード線125r)にCu腐食が進行することを確実に回避することができる。
また、TMR形成領域103,104におけるTMR下部電極128,128間を絶縁する酸化膜133として低温で形成されるlow−k膜のみで構成することにより、TMR下部電極128,128間に生じる配線間容量を低減して高速動作が可能となる。
図57〜図63は実施の形態3のMRAMの製造方法の一部を示す断面図である。また、図62及び図63における(a) はメモリ回路領域の断面を、これらの図の(b) は周辺回路領域の断面を示している。以下、これらの図を参照して実施の形態3のMRAMの製造方法を説明する。
Claims (30)
- 半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたTMR膜及び上部電極の積層構造からなるメモリセルと、
前記メモリセルに対し、前記下部電極の上面及び前記TMR膜の側面を少なくとも覆って形成される酸化防止膜と、
前記酸化防止膜上に形成される酸化膜と、
を備える半導体装置。 - 請求項1記載の半導体装置であって、
前記酸化防止膜は前記下部電極の側面をさらに覆う、
半導体装置。 - 請求項1あるいは請求項2記載の半導体装置であって、
前記酸化防止膜は複数の酸化防止膜を含む、
半導体装置。 - 請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記TMR膜から平面視所定の距離を隔てて、前記下部電極の下方に形成されるリード線と、
前記リード線上に形成され、前記リード線と前記下部電極とを電気的に接続する金属プラグとをさらに備える、
半導体装置。 - 請求項1ないし請求項4のうち、いずれか1項に記載の半導体装置であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が30〜100nmの導電性を有するハードマスク層を含む、
半導体装置。 - 半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたTMR膜及び上部電極の積層構造からなるメモリセルと、
前記TRM膜から平面視所定の距離を隔てて、前記下部電極の下方に形成されるリード線と、
前記リード線上に形成され、前記リード線と前記下部電極とを電気的に接続する金属プラグと、
を備える半導体装置。 - 請求項6記載の半導体装置であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が30〜100nmの導電性を有するハードマスク層を含む、
半導体装置。 - 半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたTMR膜及び上部電極の積層構造からなるメモリセルを有し、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が30〜100nmの導電性を有するハードマスク層であることを特徴とする、
半導体装置。 - (a) 半導体基板上において、下部電極、前記下部電極上の一部に形成されたTMR膜及び上部電極の積層構造を形成するステップと、
(b) 前記上部電極及び前記TMR膜をパターニングするステップと、
(c) 前記下部電極、前記上部電極及び前記TMR膜を覆って第1の酸化防止膜を形成するステップと、
(d) 前記上部電極及び前記TMR膜を前記第1の酸化防止膜が覆った状態で、前記第1の酸化防止膜及び前記下部電極をパターニングするステップと、
(e) 全面に酸化膜を形成するステップ、
とを備える半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法であって、
(f) 前記ステップ(d) 後、前記ステップ(e) 前に実行され、前記第1の酸化防止膜及び前記下部電極を覆って第2の酸化防止膜を形成するステップをさらに備え、
前記ステップ(e) は、前記第2の酸化防止膜を含む全面に酸化膜を形成するステップを含む、
半導体装置の製造方法。 - 請求項9あるいは請求項10記載の半導体装置の製造方法であって、
前記ステップ(a) は、
(a-1) 前記半導体基板上にリード線を形成するステップと、
(a-2) 前記リード線上に層間絶縁膜を形成するステップと、
(a-3) 前記リード線上の層間絶縁膜を貫通してビアホールを形成するステップと、
(a-4) 前記ビアホールを埋め込んで金属プラグを形成するステップと、
(a-5) 前記ビアホールを含む前記層間絶縁膜上に前記積層構造を形成するステップとを含み、前記積層構造における前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、
前記ステップ(b) でパターニング後の前記TMR膜は、前記リード線から平面視所定の距離を隔てて形成される、
半導体装置の製造方法。 - 請求項9ないし請求項11のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が30〜100nmの電極を含み、
前記ステップ(b) は、
(b-1) 前記上部電極をパターニングするステップと、
(b-2) 前記上部電極をハードマスク層として用いて前記TMR膜をパターニングするステップとを含む、
半導体装置の製造方法。 - 請求項9ないし請求項12のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記酸化防止膜は300℃以下で形成されるシリコン窒化膜を含む、
半導体装置の製造方法。 - (a) 半導体基板上においてリード線を形成するステップと、
(b) 前記リード線上に層間絶縁膜を形成するステップと、
(c) 前記リード線上の層間絶縁膜を貫通してビアホールを形成するステップと、
(d) 前記ビアホールを埋め込んで金属プラグを形成するステップと、
(e) 前記ビアホールを含む前記層間絶縁膜上に下部電極、TMR膜及び上部電極の積層構造を形成するステップとを含み、前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、
(f) 前記上部電極及び前記TMR膜をパターニングするステップをさらに備え、パターニング後の前記TMR膜は、前記リード線から平面視所定の距離を隔てて形成される、
半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が30〜100nmの電極を含み、
前記ステップ(f) は、
(f-1) 前記上部電極をパターニングするステップと、
(f-2) 前記上部電極をハードマスク層として用いて前記TMR膜をパターニングするステップとを含む、
半導体装置の製造方法。 - (a) 半導体基板上において、下部電極、TMR膜及び上部電極の積層構造を形成するステップと、
(b) 前記上部電極をパターニングするステップと、
(c) 前記上部電極をハードマスク層として用いて前記TMR膜をパターニングするステップと、
を備える半導体装置の製造方法。 - 半導体基板の上方に形成される第1の層間絶縁膜と、
前記第1の層間絶縁膜を貫通して選択的に形成される下層配線と、
前記下層配線を含む前記第1の層間絶縁膜上に形成される第2の層間絶縁膜とを備え、前記第2の層間絶縁膜は前記下層配線の少なくとも一部が底面となるビアホールを有し、
前記ビアホールの底面及び側面並びに前記第2の層間絶縁膜上に形成される下部電極をさらに備え、前記下部電極は前記ビアホールを介して前記下層配線と電気的に接続され、
前記下部電極上の一部上に選択的に形成され、TMR膜及び上部電極の積層構造からなるTMR素子と、
前記ビアホール内を含む前記下部電極上に形成された絶縁性膜とをさらに備え、前記第2の層間絶縁膜上において前記絶縁性膜及び前記下部電極は共に同一方向に側面を有し、前記下部電極の側面は前記絶縁性膜の側面に対し、前記同一方向において一致するか前記絶縁性膜より窪んで形成される、
半導体装置。 - 請求項17記載の半導体装置であって、
前記絶縁性膜は300℃以下の低温で形成された低温絶縁性膜を含む、
半導体装置。 - 請求項17あるいは請求項18記載の半導体装置であって、
前記絶縁性膜は前記第2の層間絶縁膜上における前記下部電極上全面に形成される、 半導体装置。 - 請求項17ないし請求項19記載のうち、いずれか1項に記載の半導体装置であって、
前記下部電極の側面は前記絶縁性膜の側面に対し、前記同一方向において一致して形成される、
半導体装置。 - 請求項17ないし請求項19記載のうち、いずれか1項に記載の半導体装置であって、
前記半導体装置は第1及び第2のTMR形成領域を有し、前記第1及び第2のTMR形成領域それぞれに、前記TMR素子、前記下部電極及び前記絶縁性膜が形成され、
前記第1及び第2のTMR形成領域を含む前記第2の層間絶縁膜上の全面に形成された第3の層間絶縁膜をさらに備え、前記第2の層間絶縁膜上に直接形成される前記第3の層間絶縁膜によって前記第1及び第2のTMR形成領域の下部電極は互いに絶縁分離され、
前記第2及び第3の層間絶縁膜は少なくともその界面及びその近傍領域において化学種が同一材料で形成される、
半導体装置。 - 請求項21記載の半導体装置であって、
前記第2及び第3の層間絶縁膜は同一内容の製造プロセスで形成される、
半導体装置。 - 請求項22記載の半導体装置であって、
前記第2及び第3の層間絶縁膜は少なくともその界面及びその近傍において、300℃以下の低温で形成された低温絶縁性膜で形成される、
半導体装置。 - 請求項17ないし請求項19記載のうち、いずれか1項に記載の半導体装置であって、
前記半導体装置は第1及び第2のTMR形成領域を有し、
前記TMR素子は前記第1及び第2のTMR形成領域に形成される第1及び第2のTMR素子を含み、
前記絶縁性膜は前記第1及び第2のTMR形成領域に形成される第1及び第2の絶縁性膜を含み、前記第1及び第2の絶縁性膜は互いに第1の間隔隔てて対向する側面を有し、
前記下部電極は前記第1及び第2のTMR形成領域に形成される第1及び第2の下部電極を含み、前記第1及び第2の下部電極は互いに第2の間隔隔てて対向する側面を有し、
前記第1の絶縁性膜及び前記第1の下部電極は前記第1のTMR形成領域から前記第2のTMR形成領域に向かう方向を前記同一方向とし、前記第2の絶縁性膜及び前記第2の下部電極は前記第2のTMR形成領域から前記第1のTMR形成領域に向かう方向を前記同一方向とし、
前記第1及び第2のTMR形成領域を含む前記第2の層間絶縁膜上の全面に形成された第3の層間絶縁膜をさらに備え、前記第3の層間絶縁膜は前記第1及び第2の下部電極間に形成されることにより、前記第1及び第2の下部電極を絶縁分離し、
前記第1及び第2の下部電極の側面は前記第1及び第2の前記絶縁性膜の側面に対し、前記同一方向において窪んで形成され、
前記第1及び前記第2の下部電極の側面に隣接し、かつ前記第1及び第2の絶縁性膜下方に形成される端部酸化領域をさらに備える、
半導体装置。 - 請求項24記載の半導体装置であって、
前記第1及び第2の下部電極は高融点でかつ、酸化物が絶縁性を有する金属材料で構成される、
半導体装置。 - (a) 半導体基板の上方に第1の層間絶縁膜を形成するステップと、
(b) 前記第1の層間絶縁膜を貫通して下層配線を選択的に形成するステップと、
(c) 前記下層配線を含む前記第1の層間絶縁膜上に第2の層間絶縁膜を形成するステップと、
(d) 前記下層配線上の前記第2の層間絶縁膜を貫通してビアホールを形成するステップとを備え、前記ビアホールの底面が前記下層配線の少なくとも一部となり、
(e) 前記ビアホールの底面及び側面並びに前記第1の層間絶縁膜上に下部電極を形成するステップをさらに備え、前記下部電極は前記ビアホールを介して前記下層配線と電気的に接続され、
(f) 前記第2の層間絶縁膜上における前記下部電極上に、TMR膜及び上部電極の積層構造となるTMR素子を選択的に形成するステップと、
(g) 前記ビアホールを含む前記下部電極上に絶縁性膜を形成するステップと、
(h) 前記絶縁性膜上にパターニングされたレジストを形成するステップと、
(i) 前記レジストをマスクとして、前記下部電極及び前記絶縁性膜を同時にエッチングして、前記下部電極及び前記絶縁性膜をパターニングするステップと、
(j) 前記レジストを除去するステップとをさらに備える、
半導体装置の製造方法。 - 請求項26記載の半導体装置の製造方法であって、
前記絶縁性膜は低温絶縁性膜を含み、
前記ステップ(g) は、300℃以下の低温で前記絶縁性膜を形成するステップを含む、
半導体装置の製造方法。 - 請求項26あるいは請求項27記載の半導体装置の製造方法であって、
前記ステップ(j) は、アッシング処理及びウェット洗浄処理の少なくとも一つの処理を含む、
半導体装置の製造方法。 - 請求項26ないし請求項28記載のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記半導体装置は第1及び第2のTMR形成領域を有し、
前記TMR素子は前記第1及び第2のTMR形成領域に形成される第1及び第2のTMR素子を含み、
前記絶縁性膜は前記第1及び第2のTMR形成領域に形成される第1及び第2の絶縁性膜を含み、前記ステップ(i) 実行後において前記第1及び第2の絶縁性膜は互いに所定間隔隔てて対向する側面を有し、
前記下部電極は前記第1及び第2のTMR形成領域に形成される第1及び第2の下部電極を含み、前記ステップ(i) 実行後において前記第1及び第2の下部電極は互いに前記所定間隔隔てて対向する側面を有し、
前記ステップ(j) は、アッシング処理を含み、前記アッシング処理により前記第1及び第2の下部電極の側面から一部酸化することにより、第1及び第2の端部酸化領域が形成される、
半導体装置の製造方法。 - 請求項26ないし請求項29記載のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記半導体装置は、前記TMR素子が形成される素子形成領域と前記TMR素子が形成されない周辺領域とを含み、
前記第2の層間絶縁膜は、第1の部分層間絶縁膜及び前記第1の部分層間絶縁膜上に形成される第2の部分層間絶縁膜を含み、
前記絶縁性膜は前記第2の部分層間絶縁膜と同程度の膜厚、化学種が同一の材料で形成され、
(k) 前記ステップ(j) 後に実行され、前記素子形成領域及び前記周辺領域を含む全面に第3の層間絶縁膜を形成するステップと、
(l) 前記素子形成領域において前記第3の層間絶縁膜を貫通するTMR用部分ビアホールを形成すると同時に、前記周辺領域において前記第3の層間絶縁膜及び前記第2の部分層間絶縁膜を貫通する周辺用部分ビアホールを形成するステップとを備え、
(m) 前記素子形成領域において前記TMR用部分ビアホールから、さらに前記絶縁性膜を貫通させてTMR用ビアホールを形成すると同時に、前記周辺領域において前記周辺用部分ビアホールから前記第1の部分層間絶縁膜を貫通させて周辺用ビアホールを形成するステップとをさらに備え、
前記第3の層間絶縁膜は、前記絶縁成膜及び前記第2の部分層間絶縁膜と化学種が異なる材料で、かつ前記第2の部分層間絶縁膜と化学種が同一材料で形成される、
半導体装置の製造方法。
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