JP2005183579A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】第１の導体と第２の導体との間に第３の導体が存在する場合において、第１および第２の導体と、第３の導体との間の電気的な絶縁性を確保しながら第１および第２の導体を電気的に導通させる。
【解決手段】本製造方法に係る半導体装置は、少なくとも、第１、第２、および第３の導電膜１、３ａ、７を有し、第２の導電膜３ａが第１および第３の導電膜１、７と絶縁され、かつ第１と第３の導電膜１、７とが電気的に接続された半導体装置である。本製造方法は、第１の導電膜１を形成する工程と、第１の導電膜上を含む領域に第２の導電膜３ａを形成する工程と、第２の導電膜３ａに第１の導電膜１に達するビアホール６を形成し、ビアホール６の側壁に絶縁領域５を形成する行程と、側壁絶縁領域５が形成されたビアホール６を導電性物質で充填する工程と、第３の導電膜７を形成する工程とを有する。
【選択図】 図９

Description

本発明は、少なくとも３つの導電膜を有する半導体装置において、上部の導電膜と下部の導電膜とを電気的に導通させ、中間の導電膜をこれらと電気的に絶縁させる半導体装置の製造方法および半導体装置に関し、特にトンネル磁気抵抗効果（Tunneling Magneto Resistive、以下ＴＭＲという。）を利用して記録再生を行う構造をメモリセルとして用いた磁気記憶装置（Magnetic Random Access Memory、以下ＭＲＡＭという。）の製造方法に関する。

近年、情報記憶素子として、ＴＭＲを利用したＭＲＡＭが提案されている（例えば、非特許文献１参照。）。図１０にはＴＭＲ素子の原理を示す模式図を示す。

ＴＭＲ素子１０１は、図１０（ａ）のように、上部磁性層１１３、下部磁性層１１１の２層の磁性体薄膜の間に極薄の絶縁層からなるトンネル障壁層１１２が挟まれた構造を有しており、トンネル障壁層１１２を挟む上下の上部磁性層１１３、下部磁性層１１１の面内方向のスピンの向きが互いに平行になった場合と反平行になった場合の２つの異なる状態をとる。スピンの向きが互いに平行になった場合、ＴＭＲ素子の電気抵抗は最も低くなり、この状態で“0”を記憶させることができる。一方、スピンの向きが互いに反平行になった場合、ＴＭＲ素子の電気抵抗は最も高くなり、この状態で“1”を記憶させることができる。

ＴＭＲ素子１０１に情報を書き込むには、ＴＭＲ素子１０１の下方に配置した書き込み線１０３とビット線（図示せず）とを選択し、両方にパルス電流を流し、それらの合成電流磁界を発生させる。書き込み線１０３とビット線との交差部に位置している選択されたＴＭＲ素子１０１にかかる合成磁界が反転閾値を超えると、図１０（ｂ）に示すように、ＴＭＲ素子１０１に“１”または“０”の情報が書き込まれる。“１”または“０”は書き込み線の電流の向きによって選択される。

ＴＭＲ素子１０１に書き込まれた情報を読み出す場合は、ＴＭＲ素子１０１のトンネル抵抗と参照セル（図示せず）との抵抗値の違いをセンスアンプ（図示せず）で読み取ることによって、“１”または“０”の情報を読み出す。

図１１に一般的なＭＲＡＭの断面構成図を示す。ＭＲＡＭは複数のメモリセルを有している。基板１０９上にはＮＭＯＳトランジスタで構成され、書き込み、読み込みの対象となるメモリセルを選択する選択トランジスタ１０８が形成されている。選択トランジスタ１０８上には層間絶縁膜１０４が形成されており、層間絶縁膜１０４内にＴＭＲ素子１０１、書き込み線１０３等が形成されている。

ＴＭＲ素子１０１はローカルインターコネクト１２１、配線１２２、１２３、および電極１２４を介して、選択トランジスタ１０８のドレイン領域１８１に接続されている。また、ＴＭＲ素子１０１の他端は、層間絶縁膜１０４内に設けられたビット線プラグ１０６を介してビット線１０７に接続している。ビット線１０７は層間絶縁膜１２５に覆われている。

書き込み線１０３はＴＭＲ素子１０１の下方に設けられている。ビット線１０７と書き込み線１０３は各々複数設けられており、互いに直交するように格子状に配列されている。そして、書き込み線１０３とビット線１０７とが交差する各位置にＴＭＲ素子１０１が設けられている。

なお、図１１では書き込み線以外の書き込み／読み出し回路とそれに付随した周辺回路は記載していないが、周知の技術で構成することができる。

ところで、ＭＲＡＭは高集積化のためにＴＭＲ素子等の微細化が要求されるが、一般に、面内磁化膜においては、微細化に伴って膜面内の反磁界によりスピンが膜端面でカーリングして、磁化情報が安定に保存できないという問題が生じる。そこで出願人は、膜面垂直方向に磁化した磁性膜（垂直磁化膜）を用いたＴＭＲ素子の技術を開示している（例えば、特許文献１参照。）。垂直磁化膜は、微細化してもカーリングの問題が発生することがないため、磁気メモリセルの微細化に適している。

図１２に垂直磁化膜を用いたＴＭＲ素子の原理を示す模式図を示す。ＴＭＲ素子２０１は、図１２（ａ）のように、上部磁性層２１３、下部磁性層２１１の２枚の磁性体薄膜の間に極薄の絶縁膜からなるトンネル障壁層２１２が挟まれた構造を有している。トンネル障壁層２１２を挟む上下の上部磁性層２１３、下部磁性層２１１は、水平磁化方式のＴＭＲ素子と異なり、スピンの向きが膜面垂直方向に互いに平行になった場合と反平行になった場合の２つの異なる状態をとる。そして、ＴＭＲ素子２０１に“１”または“０”情報を書き込む場合は、図１２（ｂ）のようにＴＭＲ素子２０１の側方に配置した書き込み線２０３とビット線（図示せず）とを選択し、両方にパルス電流を流し、それらの合成電流磁界を発生させる。

このように垂直磁化膜を用いたＴＭＲ素子２０１では、書き込み線２０３がＴＭＲ素子２０１の側方に形成されていることが望ましい。その理由は、垂直磁化膜を用いたＴＭＲ素子２０１において書き込み線２０３から発生する電流磁界を効率良くＴＭＲ素子２０１に作用させるには、ＴＭＲ素子２０１の側方かつ近傍に書き込み線２０３を配置することが好ましいためである。

図１３には図１２のＴＭＲ素子を用いたＭＲＡＭの機能構成図を示す。図１１と同様、書き込み線以外の書き込み／読み出し回路とそれに付随した周辺回路は記載していない。

垂直磁化膜を用いたＭＲＡＭは面内磁化膜の場合と同様、基板２０９上にＮＭＯＳトランジスタで構成された選択トランジスタ２０８が形成されている。選択トランジスタ２０８上には層間絶縁膜２０４が形成されており、層間絶縁膜２０４内にＴＭＲ素子２０１、書き込み線２０３等が形成されている。ＴＭＲ素子２０１はビアプラグ２２１、電気配線２２２、２２３、およびコンタクト２２４を介して、選択トランジスタ２０８のドレイン領域２８１に接続されている。また、ＴＭＲ素子２０１の他端は、層間絶縁膜２０４内に設けられたビット線プラグ２０６を介してビット線２０７に接続している。ビット線２０７は層間絶縁膜２２５に覆われている。そして、面内磁化膜の場合と異なり、書き込み線２０３はＴＭＲ素子２０１の側方に設けられている。
Roy Scheuerlein他著、「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」、ISSCC2000、Technical Digest、p.128 特開平１１−２１３６５０号公報

しかし、ＭＲＡＭにおいて、ＴＭＲ素子の側部に書き込み線等の配線を形成した場合に、情報を読み取るためのビット線プラグと書き込み線とを電気的に絶縁することが困難であるというプロセス上の問題があった。

図１４は図１３に示すＭＲＡＭの製造段階における部分断面図である。図１４は、ＴＭＲ素子２０１を基板上（図示せず）に形成し、ＴＭＲ素子２０１の側方に絶縁層からなるサイドウォール２０２を形成した後、ＴＭＲ素子２０１の上方に書き込み金属膜２０３ａと層間絶縁膜２０４ｂとを積層し、その上部にエッチングのためのレジスト２２６を形成した状態を示している。ここで、書き込み金属膜２０３ａは図１３に示す書き込み線２０３を形成するための配線である。特に垂直磁化膜のＴＭＲ素子を用いたＭＲＡＭの場合、書き込み線をＴＭＲ素子の側方に配置した方が、効率よく磁界を印加することができるため、図示のような積層状態が発生する。

この状態で、層間絶縁層２０４ｂの上部に設けられるビット線（図示せず）とＴＭＲ素子２０１との電気的なコンタクトを取るためにＴＭＲ素子２０１の上方をエッチングしてコンタクトホールを形成する必要があるが、そのためには、書き込み線２０３のエッチングが不可欠である。しかし、書き込み線２０３とビット線とは電気的に導通してはならないため、絶縁状態を確保しつつコンタクトホールを形成することは困難であった。

また、面内磁化膜を用いた構成でも、書き込み線をＴＲＭ素子の側方および上方に積層する構成を採用した場合には同様の課題が生じることになる。

そこで本発明の目的は、第１の導体と第２の導体との間に第３の導体が存在する場合において、第１および第２の導体と、第３の導体との間の電気的な絶縁性を確保しながら第１および第２の導体を電気的に導通させる方法を提供することにある。

上記目的を達成するため、本発明の半導体の製造方法は、少なくとも、第１、第２、および第３の導電膜を有し、第２の導電膜が第１および第３の導電膜と絶縁され、かつ第１と第３の導電膜とが電気的に接続された半導体装置の製造方法であって、第１の導電膜を形成する工程と、第１の導電膜上を含む領域に第２の導電膜を形成する工程と、第２の導電膜に第１の導電膜に達するビアホールを形成し、ビアホールの側壁に絶縁領域を形成する工程と、第３の導電膜とを絶縁する絶縁膜から第１の導電膜に達する空洞を形成し、空洞の側壁に側壁絶縁膜を形成する空洞形成工程と、側壁絶縁領域が形成されたビアホールを導電性物質で充填する工程と、第３の導電膜を形成する工程とを有する製造方法とを有している。

これによって、第２の導電膜と第１、第３の導電膜との絶縁を確保しながら、第１、第３の導電膜を電気的に接続させることができ、第２の導電膜の位置の制約の低減による設計自由度の拡大や、導電膜の集中化による集積度の向上を図ることができる。

本発明の半導体の製造方法はまた、第１の導電膜の上に、エッチング反応によって側壁絶縁膜が形成される側壁絶縁膜原料膜を積層する工程をさらに有し、ビアホール形成工程は側壁絶縁膜原料膜をエッチングする工程を含んでいる。

本発明は、第１の導電膜と側壁絶縁膜原料膜との間にエッチングの進行を阻止するエッチストッパ層を形成してもよい。

側壁絶縁膜原料膜は、シリコンまたはシリコンと酸素、窒素、炭素の少なくとも１つとの化合物から構成することができる。また、エッチストッパ層は、白金、パラジウム、銀、ジルコニウム、ハフニウムのいずれかより構成することができる。また、第２の導電膜は、アルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物から構成することができる。また、第３の導電膜および導電性物質は、アルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物から構成することができる。

さらに、第１の導電膜は、磁気記憶装置の磁気抵抗効果素子とし、第２の導電膜は、磁気抵抗効果素子に情報を書き込む導電性の書き込み導電膜とし、第３の導電膜は、磁気抵抗効果素子に情報を書き込みまたは読み出すビット線とするよう構成することもできる。

本発明の半導体装置は、少なくとも、第１、第２、および第３の導電膜を有し、第２の導電膜が第１および第３の導電膜と絶縁され、かつ第１と第３の導電膜とが電気的に接続された半導体装置であって、第１の導電膜と第３の導電膜を接続するプラグは、第２の絶縁膜及び第２と第３の導電膜とを絶縁する絶縁膜を貫通して第１の導電膜に達して形成され、プラグの周囲に側壁絶縁膜が形成されている。

また、第１の導電膜は、磁気記憶装置の磁気抵抗効果素子の上部磁性層であり、第２の導電膜は、磁気抵抗効果素子に情報を書き込む導電性の書き込み導電膜であり、第３の導電膜は、磁気抵抗効果素子に情報を書き込みまたは読み出すビット線である。

以上、説明したように本発明によれば、磁気抵抗効果素子にビット線を接続するためのコンタクトホールを形成すると同時に、書き込み線のパターニングを行い、書き込み線とビット線／ビット線プラグ間との間の層間絶縁膜を同時に形成することができる。そのため、集積度の高いメモリセルを作製することができると同時に、電流磁界駆動の書き込み線を素子近傍に配置してデバイス化できるため、消費電力を低くすることが可能となる。

以下、本発明の具体的な実施形態について図面を用いて説明する。図１には、本発明に係るＭＲＡＭの断面構成図を示す。ここでは磁性膜として垂直磁化膜を用いた場合の例を示す。書き込み線以外の書き込み／読み出し回路とそれに付随した周辺回路は記載していない。

垂直磁化膜を用いたＭＲＡＭは、シリコンの基板９上に選択トランジスタ８が形成されている。選択トランジスタ８上には層間絶縁膜４が形成されており、層間絶縁膜４内にＴＭＲ素子１、書き込み線３等が形成されている。ＴＭＲ素子１はビアプラグ２１、金属配線２２、２３、および電極２４を介して、選択トランジスタ８のドレイン領域８１に接続されている。また、ＴＭＲ素子１の他端は、層間絶縁膜４内に設けられたビット線プラグ６を介してビット線７に接続している。ビット線７は層間絶縁膜２５に覆われている。そして、書き込み線３はＴＭＲ素子１の側方に設けられている。

選択トランジスタ８は特定のＴＭＲ素子を選択するためのスイッチ素子として作用する。ソース領域８２は金属配線１７を介して基準電位に接続され、ゲート電極１６に電圧が印加されると、ビット線７からＴＭＲ素子１、選択トランジスタ８、および金属配線１７を通って電流が流れ、ＴＭＲ素子１の記憶内容（すなわち、上下磁性層のスピンの向きの平行、反平行）に応じた抵抗を検出して記憶内容の読み取りを行う。

図２はＴＭＲ素子１と、エッチストッパ１４と、側壁絶縁膜原料膜１５の膜構成を示す模式図である。図中、積層される順に下方から第１層、第２層、・・・と表示している。第６層と第７層は各々後述するエッチストッパ１４と側壁絶縁膜原料膜１５である。第１層と第５層の組成は２通りの選択肢を表示しているが、いずれを用いてもよい。すなわち、第１層と第５層の組成に関しては４種類の組合せが可能である。さらに、第１層と第５層は交換することも可能である。ここで側壁絶縁膜原料膜１５は、後述するＴＭＲ素子とビット線とを接続するプラグを設ける際に、該プラグとＴＭＲ素子の側部に設けられた書き込み線とを絶縁するために設けられるものである。したがって、ビット線とＴＭＲ素子との良好な導電をとるために、プロセス工程において、全て取り除かれることが好ましいが、ビット線とＴＭＲ素子との導電性に問題のない程度に残っていてもよい。

次に、以上説明したＭＲＡＭの製造工程を説明する。図３〜９は、特にビット線プラグ用のコンタクトホールを形成する工程に着目した説明図である。各図においては図１に示すＡ−Ａ線より上方の構成のみを示している。本実施形態では、エッチングガスとしてCF系ガスを用いてSiO₂をエッチングし、次にCl₂ガスを用いて書き込み金属膜をエッチングし、さらにHBｒおよびO₂ガスを用いて、コンタクトホールを形成している。

ステップ１：図３に示すように、選択トランジスタ８のソース領域８２から引き出された層間絶縁膜４ａ内のビアプラグ２１上に、下部磁性層１１、トンネル障壁層１２、上部磁性層１３で構成されるＴＭＲ素子１と、エッチストッパ１４と、側壁絶縁膜原料膜１５とを順に積層する。表１には、図２に示した膜構成のうち、第１層にTbFeCoを、第５層にGdFeCoを用いた場合のＴＭＲ素子１、エッチストッパ１４、および側壁絶縁膜原料膜１５の成膜条件の一例を示す。表１中の膜構成は、Siが最上層の、TbFeCoが最下層の膜であることを示している。層間絶縁膜４ａは層間絶縁膜４のうちビアプラグ２１が形成されているレベルにおける絶縁膜である。

ＴＭＲ素子１は、スパッタ成膜装置を用いたＰＶＤ(Physical Vapor Deposition)法によって成膜され、ドライエッチングにより素子化される。エッチストッパ１４は後工程のエッチングによってＴＭＲ素子１に影響が生じないよう、空洞（ビアホール）１６（図７〜９参照）形成時のエッチングの進行を阻止するためのものであり、白金で形成されるが、パラジウム、銀、ジルコニウム、ハフニウム等の貴金属を用いてもよい。側壁絶縁膜原料膜１５はシリコンからなり、空洞１６の側壁に堆積する側壁絶縁膜５（図７〜９参照）の原料として、エッチストッパ１４の上面に形成される。側壁絶縁膜原料膜１５は、シリコンと酸素、窒素、炭素の少なくとも１つとの化合物であってもよい。

ステップ２：次に、図４に示すように、ＴＭＲ素子１の側方にサイドウォール２を形成し、さらに書き込み用金属膜３ａを形成する。サイドウォール２は絶縁材料であるSiO2からなり、選択エッチング技術を用いてＴＭＲ素子１の側方に側壁状に形成される。書き込み金属膜３ａは、Alを主成分とする金属膜で、スパッタ成膜装置を用いたＰＶＤ法によって成膜される。ここで、書き込み金属膜３ａは図１に示す書き込み線３を形成するための配線である。この書き込み線は、ＴＭＲ素子上の少なくとも一部を含む領域に形成される。

表２に書き込み用金属膜３ａの成膜条件の一例を示す。書き込み用金属膜３ａはここではAlSiを用いているが、アルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物を用いることができ、例えば、純AlまたはAlCu、AlSiCu等他のAl合金材料を用いることが可能である。

ステップ３：次に、図５に示すように、層間絶縁膜４ｂを形成する。具体的には、まずプラズマCVDによりSiO2を成膜し、次に熱CVDによりSiO2を成膜し、次にエッチングによりSiO2膜を平坦化し、最後に再びプラズマCVDによりSiO2を成膜する。表３に各工程の成膜、平坦化条件の一例を示す。

ステップ４：次に、図６に示すように、空洞１６を形成するためのレジスト２６を所望のパターンで形成する。レジストマスクは、例えばポジ型のノボラック系フォトレジスト材料を反射防止膜上に1.2μmの厚さに塗布し、ｉ線（３６５ｎｍ）による選択露光、現像を行うことによって、所望のパターンに形成することができる。

ステップ５：次に、図７に示すように、レジスト２６をマスクとして、層間絶縁膜４ｂ、書き込み用金属膜３ａ、および側壁堆積原料膜１５のドライエッチングを行い、空洞１６と側壁絶縁膜５を形成する。表４にエッチング条件の一例を示す。これによって、レジストマスクによってマスキングされていない領域の層間絶縁膜４ｂ、書き込み用金属膜３ａが除去されるとともに、側壁絶縁膜原料膜１５のエッチング反応によって空洞１６の側壁に側壁絶縁膜５が形成される。エッチングはエッチストッパ１４で止まり、ＴＭＲ素子１に影響を及ぼすことはない。側壁絶縁膜５は、SiOx 系生成物の他に、CBrx ポリマー，SiBrx 等が取り込まれたものとなっている。

上記ステップはエッチングガスとしてHBrガスおよびO2ガスを用いたが、代わりにCl2ガスを用いてもよい。この場合、側壁絶縁膜５には、SiOx 系生成物の他に、CClx ポリマー，SiClx 等が取り込まれる。

ステップ６：次に、図８に示すように、エッチングが終了したウェハに対して、酸素系ガスを用いたプラズマ処理（アッシング）を行う。表５に処理条件の一例を示す。酸素プラズマ処理によって炭素成分はアッシングされ、図８に示すように、レジスト２６が除去される。このとき、側壁絶縁膜５は炭素成分が同様にアッシング除去され、また、SiOx 系生成物が酸化されて化学量論的に安定なSiO2 に近い組成となる。

ステップ７：次に、図９に示すように、空洞１６に導体材料を充填してビット線プラグ６を形成する。さらに、ビット線プラグ６の上方にビット線７を形成し、垂直磁化膜を用いたＭＲＡＭメモリセルが形成される。ビット線プラグ６、ビット線７の材料としては、例えばアルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物を用いることができる。

以上のステップに従い、ＴＭＲ素子１の側方に書き込み金属膜３ａを配置した構成で書き込み金属膜３ａとビット線７とを電気的に絶縁するための層間絶縁膜４ｂと、ビット線プラグ用６とを同時に形成することができる。

なお、以上の説明はＴＭＲ素子の側方に書き込み金属膜を配置した、垂直磁化膜を用いたＭＲＡＭを例に行ったが、水平磁化膜を用いたＭＲＡＭにおいても、ＴＭＲ素子の側方に配線が存在する構成を用いた場合には同様の課題が発生するため、本発明を適用することができる。さらに、本発明の適用範囲はＭＲＡＭに限らず、第１の導体と第２の導体との間に第３の導体が存在する場合において、第１および第２の導体と、第３の導体との間の電気的な絶縁性を確保しながら第１および第２の導体を電気的に導通させる必要性のある場合に、広く適用可能なものである。

本発明に係る垂直磁化膜を用いたＭＲＡＭの断面構成図である。 図１のＭＲＡＭのＴＭＲ素子、エッチストッパ、および側壁絶縁膜原料膜の膜構成を示す模式図である。 図１のＭＲＡＭの側壁絶縁膜原料膜が形成された状態図である。 図１のＭＲＡＭの書き込み用金属膜が形成された状態図である。 図１のＭＲＡＭの層間絶縁膜が形成された状態図である。 図１のＭＲＡＭのレジストパターンが形成された状態図である。 図１のＭＲＡＭのコンタクトホールと側壁絶縁膜が形成された状態図である。 図１のＭＲＡＭのアッシングが行われた状態図である。 図１のＭＲＡＭの完成状態図である。 面内磁化膜を用いたＴＭＲ素子の原理を示す模式図である。 従来技術の面内磁化膜を用いたＭＲＡＭの断面構成図である。 垂直磁化膜を用いたＴＭＲ素子の原理を示す模式図である。 従来技術の垂直磁化膜を用いたＭＲＡＭの機能構成図である。 図１３に示すＭＲＡＭの製造段階における部分断面図である。

符号の説明

１ ＴＭＲ素子
２ サイドウォール
３ 書き込み線
３ａ 書き込み用金属膜
４ 層間絶縁膜
４ａ 層間絶縁膜
４ｂ 層間絶縁膜
５ 側壁絶縁膜
６ ビット線プラグ
７ ビット線
８ 選択トランジスタ
９ 基板
１１ 下部磁性層
１２ トンネル障壁層
１３ 上部磁性層
１４ エッチストッパ
１５ 側壁絶縁膜原料膜
１６ 空洞
１７ 金属配線
２１ ビアプラグ
２２ 金属配線
２３ 金属配線
２４ 電極
２５ 層間絶縁膜
２６ レジスト

Claims (10)

1. 少なくとも、第１、第２、および第３の導電膜を有し、該第２の導電膜が該第１および該第３の導電膜と絶縁され、かつ該第１と該第３の導電膜とが電気的に接続された半導体装置の製造方法であって、
   前記第１の導電膜を形成する工程と、
   該第１の導電膜上を含む領域に前記第２の導電膜を形成する工程と、
   該第２の導電膜に前記第１の導電膜に達するビアホールを形成し、該ビアホールの側壁に絶縁領域を形成する行程と、
   該側壁絶縁領域が形成された前記ビアホールを導電性物質で充填する工程と、
   前記第３の導電膜を形成する工程とを有する製造方法。
2. 前記第１の導電膜の上に、エッチング反応によって前記側壁絶縁膜が形成される側壁絶縁膜原料膜を積層する工程をさらに有し、
   前記ビアホール形成工程は、該側壁絶縁膜原料膜をエッチングする工程を含む、請求項１に記載の製造方法。
3. 前記側壁絶縁膜原料膜は、シリコンまたはシリコンと酸素、窒素、炭素の少なくとも１つとの化合物からなる、請求項２に記載の製造方法。
4. 前記第１の導電膜と前記側壁絶縁膜原料膜との間にエッチングの進行を阻止するエッチストッパ層を形成する工程をさらに有する、請求項２または３に記載の製造方法。
5. 前記エッチストッパ層は、白金、パラジウム、銀、ジルコニウム、ハフニウムのいずれかよりなる、請求項４に記載の製造方法。
6. 前記第２の導電膜は、アルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物からなる、請求項１から５のいずれか１項に記載の製造方法。
7. 前記第３の導電膜および前記導電性物質は、アルミニウムまたはアルミニウムと銅、タングステン、シリコン、チタンの少なくとも１つとの化合物からなる、請求項１から６のいずれか１項に記載の製造方法。
8. 前記第１の導電膜は、磁気記憶装置の磁気抵抗効果素子の上部磁性層であり、
   前記第２の導電膜は、該磁気抵抗効果素子に情報を書き込む導電性の書き込み導電膜であり、
   前記第３の導電膜は、該磁気抵抗効果素子に情報を書き込みまたは読み出すビット線である、請求項１から７のいずれか１項に記載の製造方法。
9. 少なくとも、第１、第２、および第３の導電膜を有し、該第２の導電膜が該第１および該第３の導電膜と絶縁され、かつ該第１と該第３の導電膜とが電気的に接続された半導体装置であって、
   前記第１の導電膜と前記第３の導電膜を接続するプラグは、前記第２の絶縁膜及び前記第２と前記第３の導電膜とを絶縁する絶縁膜を貫通して前記第１の導電膜に達して形成され、該プラグの周囲に側壁絶縁膜が形成されている半導体装置。
10. 前記第１の導電膜は、磁気記憶装置の磁気抵抗効果素子の上部磁性層であり、前記第２の導電膜は、該磁気抵抗効果素子に情報を書き込む導電性の書き込み導電膜であり、
    前記第３の導電膜は、該磁気抵抗効果素子に情報を書き込みまたは読み出すビット線である、請求項９に記載の半導体装置。

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