JP2006523963A

JP2006523963A - 磁気抵抗ランダムアクセスメモリ装置及びその製造方法

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Publication number: JP2006523963A
Application number: JP2006513082A
Authority: JP
Inventors: グリンコウィッチ、グレゴリー; デエレラ、マーク; エイ．ダーラム、マーク; ジェイ．トレイシー、クラレンス
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2003-04-16
Filing date: 2004-04-16
Publication date: 2006-10-19
Also published as: WO2004095459A3; WO2004095459A2; US6890770B2; TW200509312A; KR20060009844A; US6784510B1; TWI349980B; CN100449788C; KR101036722B1; US20040257902A1; CN1774816A

Abstract

ＭＲＡＭ装置（１０）の製造方法では、第１及び第２トランジスタ（１４）を上部に備える基板（１２）が提供される。動作メモリ素子デバイス（６０）が、第１トランジスタ（１４）と電気的に接するように形成される。仮想メモリ素子デバイス（５８）の少なくとも一部が、第２トランジスタ（１４）と電気的に接触するように形成される。第１誘電体層（６２）が、仮想メモリ素子デバイスの少なくとも一部と動作メモリ素子デバイスとを覆うように蒸着される。その第１誘電体層がエッチングされて、仮想メモリ素子デバイス（５８）の少なくとも一部に対する第１ビア（６６）と、動作メモリ素子デバイス（６０）に対する第２ビア（６４）とが同時に形成される。そして、導電配線層（６８）が、仮想メモリ素子デバイス（５８）の少なくとも一部から動作メモリ素子デバイス（６４）に向かって延びるように蒸着される。

Description

本発明は、磁気エレクトロニクス装置に係り、より詳しくは、磁気トンネル接合仮想メモリ素子を用いた磁気抵抗ランダムアクセスメモリ装置の構造、及び、磁気トンネル接合仮想メモリ素子を用いた磁気抵抗ランダムアクセスメモリ装置の製造方法に関する。

磁気エレクトロニクス装置、スピンエレクトロニクス装置、及びスピントロニクス装置は、主として電子スピンによる効果を利用する装置と同義である。磁気エレクトロニクス効果は、大量の情報処理を行う装置で利用されており、不揮発性、高信頼性、耐放射性、及び高密度データの保存や情報検索等を提供している。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）装置は、磁気エレクトロニクス情報装置としてよく知られている。

ある種のＭＲＡＭ装置は、磁気トンネル接合（ＭＴＪ）素子と称されるメモリ素子からなる複数のアレイと、複数のプログラミングラインとから構成されている。プログラミングラインは、ビットラインやデジタルラインとしてよく知られ、それらは、ＭＴＪ素子のプログラミングに対して磁気領域を部分的に形成するために用いられている。アレイにおいて一つのＭＴＪ素子が、配線スタックを介して、Ｎチャンネル電界効果トランジスタ（ＦＥＴ）に代表されるトランジスタと電気的に接続されている。配線スタックは、多くのビアやメタル層を用いた一般的なＣＭＯＳ製造プロセスにより形成され、その形成には、多くのマスキング処理やエッチング処理が必要とされている。ビアやメタル層の数は、同一チップ上に形成されたメモリに関連付けられた特定のデバイスに応じて変更可能である。また、配線スタックに接続されたＭＴＪ素子の形成や、ＭＲＡＭ装置のアレイとの接合部位の形成についても、多くのマスキング処理やエッチング処理が利用されている。各マスキング処理や各エッチング処理によって、ＭＲＡＭ装置の製造に要するコストと時間とを増加させてしまうことがある。従って、そのような処理を一つ省略するだけでも、製造コスト及び製造時間を節約することができる。

こうしたことから、ＭＲＡＭ装置の製造方法について更なる改善が望まれている。加えて、少ない処理数でＭＲＡＭ装置を製造する方法が望まれている。更に、少ない処理数による方法で製造することのできるＭＲＡＭ装置が望まれている。

また、本発明の他の好ましい特徴及び特性が、本発明の背景技術や添付図面を参照することにより、以下の本発明の詳細な説明や添付された特許請求の範囲から明らかになるであろう。

以下、本発明について図面を参照して説明する。図中の同じ数字は同じ構成要素を示している。
本発明の下記の詳細な説明は、単に例示的なものに過ぎず、本発明やその適用及び用途を限定するものではない。また、本発明は、先に述べた背景技術や、次に示す詳細な説明に示される理論により拘束されるものでもない。

図１〜図６には、ＭＲＡＭ装置の製造について本発明の一実施形態の製造方法が示されており、その製造方法は、製造プロセスにおける処理数を削減するため、製造時に磁気トンネル接合仮想素子デバイスを活用している。

図１は、ＭＲＡＭ装置のアレイの一部を形成する部位１０の断面図である。本発明の方法によれば、先ず、半導体基板１２が提供される。半導体基板１２は、スイッチングトランジスタ及び／又は絶縁トランジスタ等の多数のトランジスタ１４を備えるシリコン基板等からなる。ＭＲＡＭ装置は、例えば入力／出力回路、データ／アドレスデコーダ、及びコンパレータ等の他の回路素子を備えてもよいが、簡潔さのため、図面からは省略されている。

よく知られたＣＭＯＳ製造プロセスによれば、ビアやメタル層からなる第１配線スタック１６及び第２配線スタック１８が、基板１２を覆うようにしてライン状にかつ積層した状態で形成される。そして、通常は、一以上の誘電体２０内に、集積回路及び部位１０を含むメモリ装置のアレイに対して配線が提供される。本明細書で使用する場合、「層」という用語は、単層、複数の副層からなる組合せを意味している。配線スタック１６，１８は、例えば、誘電体層の付与、マスキング、エッチング、メタル蒸着といった公知の手法を通じて形成される。更に、一般的な公知の方法によれば、トランジスタ１４のソース及びドレイン端子の上部に設けられる第１ビアを含む金属はコンタクト層２２（ＣＮＴ）と称される。第１配線層を形成するメタル層は第１メタル層２４（Ｍ１）と称される。Ｍ１層２４上に設けられるビアは第１ビア層２６（ビア１）と称され、次のメタル層は第２メタル層２８（Ｍ２）であり、順次、第２ビア層３０（ビア２）、第３メタル層３２（Ｍ３）と続く。また、特定の装置や用途のため所望の配線を提供するには、ほぼ同数のビア層及びメタル層を追加する必要がある。配線スタック１６，１８は、２つのビア層及び３つのメタル層を備えて示されているが、配線スタック１６，１８が、一つ又は任意の適切な数のビア層及びメタル層を備えてもよいことは明白である。後述するように、配線スタック１６，１８を最後に形成するメタル層によって、Ｂビアと称されるビア層３４が被覆されている。

図２に示すように、ダマシンプロセスを通じて、ＭＤＬと称される別のメタル層３８を蒸着することができる。誘電体層３６は、部位１０を覆うようにして形成される。誘電体層３６は、例えば、二酸化ケイ素（ＳｉＯ_２）といった任意の適切な誘電材料からなる。誘電体層３６は、標準的でよく知られた半導体プロセスを通じてパターニングされると共にエッチングされる。ＭＤＬ３８は蒸着されてなり、余分なメタル材料が、例えば、化学的機械研磨（ＣＭＰ）といった任意の適切な方法によって除去される。ＭＤＬ３８はデジタルライン４０を有し、以下に、より詳細に説明され、次に形成される磁気トンネル接合（ＭＴＪ）素子に関連付けられている。デジタルライン４０は、図２に対して垂直方向に沿って延びている。ＭＤＬ３８及びそのデジタルライン４０は、例えば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、及び銅合金といった任意の適切な導電材料からなる。

本発明の好ましい実施形態において、ＭＤＬ３８の蒸着に先立ち、クラッド層及び／又はバリア層４２の材料を蒸着してもよい。クラッド層は、電流がデジタルライン４０に流れた時に発生する磁束を集中させる機能を果たす。バリア層は、ＭＤＬ３８の接着性を向上させると共に、ＭＤＬ３８及びクラッド層の材料の拡散に対するバリアとしての機能を果たす。本発明のより好ましい実施形態では、先ず、バリア層が蒸着され、次に、クラッド層が蒸着され、そして、ＭＤＬ３８の蒸着前に第２バリア層が蒸着される。バリア層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、又は他の適切な材料から形成される。また、クラッド材料は、ニッケル−鉄合金や、高透過性を有する他の類似した材料等であってもよい。

本発明の別の実施形態として、ダマシンプロセスを用いるのではなく、部位１０を覆うようにメタル層を蒸着した後、デジタルライン４０を含むＭＤＬ３８をパターニングすると共にエッチングするサブトラクティブ法を用いてＭＤＬ３８を形成してもよいことは明白である。誘電体層３６は、誘電材料２０及びＭＤＬ３８を覆うように蒸着され、それに続いて、例えばＣＭＰ等の任意の適切な手法を用いて平坦化される。

ＭＤＬ３８を形成した後、誘電体層３６、ＭＤＬ３８、及びデジタルライン４０を覆うように誘電体層４４が形成される。次に、誘電体層４４を一般的なマスキング法及びエッチング法を用いてパターニングすると共にエッチングする。これにより、頂部ビアやＴビアとして知られる第１ビアが第１配線スタック１６上に形成され、メモリビア４８やＭビアとして知られる第２ビアが第２配線スタック１８上に形成される。本発明の好ましい実施形態では、Ｔビア４６及びＭビア４８が同時にエッチングされるものの、マスキング処理及びエッチング処理を通じて、各ビアを各別にエッチングしてもよいことは明白である。

図３に示すように、第１導電層５０、メモリ素子層５２、及び第２導電層５４が、誘電体層４４を覆いつつ、Ｔビア４６及びＭビア４８の内部に蒸着される。第１導電層５０は、後に形成されるＭＴＪ素子用の下側電気接触部を形成する非磁性導電体からなり、約１０〜約４００ｎｍの厚さをもって蒸着される。第１導電層５０を、任意の適切な導電性材料により形成してもよい。第１導電層５０を、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、又はこれらの組合せ又は合金により形成することが好ましい。第１導電層５０を、タンタルにより形成することがより好ましい。メモリ素子層５２は、以下に説明するＭＴＪ素子を形成する材料からなる。特に、メモリ素子層５２は、コバルト−鉄（ＣｏＦｅ）やニッケル−鉄−コバルト（ＮｅＦｅＣｏ）等の磁性材料を用いた第１磁気層及び第２磁気層からなる。第１磁気層は、磁化が固定された硬質な磁気層としての機能を果たす一方、第２磁気層は、２つの磁性状態に切り替えられるように磁化方向の無い状態となっている。第１及び第２磁気層間に挟持されたトンネルバリア層には、例えば、酸化アルミニウム（ＡｌＯ_ｘ（０≦ｘ≦１．５））等の非導電性材料や非磁性材料が用いられる。メモリ素子層５２の各磁気層は薄く、それらの厚さは０．５〜４０ｎｍの範囲で変更可能であり、トンネルバリア層の厚さは０．５〜３ｎｍの範囲で変更可能である。こうしたことに加え、ＭＴＪメモリ素子の製造及び動作に関する内容は、「多層磁気トンネル接合メモリセル」という表題の米国特許第５７３４６０５号明細書中に見出すことができる。同文献は、１９９８年３月３１日に特許を付与され、本明細書に参考文献として組み込まれている。第２導電層５４は、メモリ素子層５２を覆うように蒸着される。一般に、第２導電層５４の厚さは、約１０〜約４００ｎｍの範囲に設定される。第２導電層５４を、任意の適切な導電性材料により形成してもよい。第２導電層５４を、タンタル、タングステン、チタン、アルミニウム、窒化タンタル、それらの組合せ、又はそれらの合金より形成することが好ましい。第２導電層５４を、タンタルから形成することがより一層好ましい。

次に、一般的なマスキングやエッチングを用いて、層５０，５２，５４をパターニングし、かつエッチングすることによって、図４に示すように、「仮想の」ＭＴＪ素子デバイス５８は、Ｔビア４６内に形成されると共に配線スタック１６と電気的に接続される。ＭＴＪ仮想素子デバイス５８は、第１導電層５０、メモリ素子層５２、及び第２導電層５４からなり、Ｍビア４８を覆う残りの第１配線層５０や、他の配線スタック（図示せず）に対応する別のビアを覆う残りの第１導電層５０から隔離されている。従って、本明細書で用いる場合、「仮想」という用語は、Ｔビア４６を覆うＭＴＪ素子デバイス５８がＭＴＪ素子デバイスとしては動作せず、導電体として機能することを意味している。更に、Ｔビア４６の形状が不連続であるため、ＭＴＪ非動作素子５８のトンネルバリア層は不連続になり、それにより電気的に短絡されている。

同時に形成されるＭＴＪ素子５２′を含むＭＴＪ動作素子デバイス６０が第１導電層５０上に形成され、かつデジタルライン４０と磁気的に結合されるように、層５２，５４がパターニングされると共にエッチングされる。層５２，５４がＭビア４８からエッチングされると、第２配線スタック１８とＭＴＪ動作素子デバイス６０とが電気的に接続され、かつＭＴＪ素子デバイス６０が他のＭＴＪ素子デバイス（図示せず）から隔離されるように、第１導電層５０がパターニングされると共にエッチングされる。

図５に示すように、誘電体層６２が、ＭＴＪ仮想素子デバイス５８、ＭＴＪ動作素子デバイス６０、及びＭビア４８を覆うように蒸着される。次に、第１配線スタック１６に対するホール６６とＭＴＪ動作素子デバイス６０に対するホール６４とを画定するように、誘電体層６２がパターニングされると共にエッチングされる。図５に示すように、ホール６６は、通常、ホール６４よりも誘電体層６２の表面７０から深くエッチングされる。従って、マスキング処理及びエッチング処理を通じてホール６４，６６を各別に形成してもよい。その方法に替えて、本発明の好ましい実施形態では、ホール６４，６６が、マスキング処理及びエッチング処理を省略するために同時にエッチングされる。ホール６４，６６の深さが異なるため、ホール６４をエッチングした後、ホール６６をエッチングしている間、ＭＴＪ動作素子デバイス６０の第２導電層５４がエッチング成分による悪影響を受けるため、その結果、ＭＴＪ動作素子５２′に欠陥が生じる虞がある。しかしながら、ＭＴＪ仮想素子デバイス５８の存在によって、ＭＴＪ仮想素子デバイス５８の無い場合に必要とされる深さにまでホール６６をエッチングする必要がなくなる。この場合、ＭＴＪ仮想素子デバイス５８は導電性であるため、配線スタック１６の動作と干渉することはない。従って、ホール６６をエッチングする際に第２導電層５４のエッチング成分に晒されている時間が短縮される。

ホール６４，６６をエッチングした後、それに続いて、メタルローカル配線（ＭＬＩ）として知られる第３導電層６８を形成するために導線性材料が蒸着される。一般に、ＭＬＩ６８の厚さは、約１０〜約４００ｎｍの範囲に設定される。そのＭＬＩ６８を介して、第１配線スタック１６とＭＴＪ動作素子デバイス６０とが電気的に接続される。また、ＭＴＪ仮想素子デバイス５８の存在によりホール６６のアスペクト比が低下することから、ＭＴＪ仮想素子デバイス５８の無い場合と比較して、段差部での被膜状態がより均一になり得ることは明白である。

図６に示すように、その後、誘電体層７２が、ＭＬＩ６８上とホール６４，６６内とにおいて適切な厚さになるまで蒸着される。誘電体層７２は、ビットライン７４用の溝を形成するため、パターニングされると共にエッチングされる。ビットライン７４は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、又は銅（Ｃｕ）又はそれらの合金等の金属を溝内に蒸着することにより形成される。本発明の一実施形態において、ビットラインからＭＴＪ動作素子デバイス６０に磁場を集中させるため、ビットライン７４を、その一つ又は複数の側面の周囲に適切なクラッド材料（図示せず）を備えるように形成してもよい。

本発明の別の実施形態では、図７に示すように、ホール６４，６６を一度エッチングした後、ホール６４，６６が充填されるまで導電性材料８０を蒸着し、更に、絶縁層６２上にて好適な厚さになるまで該導電材料８０を蒸着してもよい。その場合、絶縁層６２の厚さは、通常、約１００〜約８００ｎｍの範囲に設定される。次に、導電性材料は、公知の方法を用いて適切にパターニングされる。続いて、絶縁材料（図示せず）が蒸着され、ビットライン７４用の溝を形成するため、パターニングされると共にエッチングされる。そして、上記の方法を用いて、ビットライン７４が形成される。

本発明の更に別の実施形態では、図８に示すように、ＭＴＪ仮想素子デバイス５８がランド部９０を備えて形成されている。ランド部９０は絶縁層４４上にて延びる層５０，５２，５４の一部であり、これにより、ＭＴＪ仮想素子デバイス５８に対しエッチングされるホール６６がランド部９０に対してエッチングされるようになる。図８に示すように、ランド部９０は、ＭＴＪ動作素子デバイス６０と同時に形成される。そのため、ランド部９０は、絶縁層６２の表面７０からＭＴＪ動作素子デバイス６０と同じ距離だけ離れている。従って、ホール６４，６６をエッチングするのに要する時間はほぼ同じとなる。従って、ＭＴＪ仮想素子、特にランド部９０の存在によって、ホール６６をエッチングするのに要する時間が大幅に短縮されるため、第２導電層５４のエッチング成分に晒されている時間が短縮される。

本発明の更に別の実施形態では、ＭＴＪ仮想素子デバイスの一部がＴビア４６を覆うように形成された場合に限って、ＭＴＪ動作素子デバイス６０の第２導電層５４がエッチング成分に晒されている時間を短縮することができる。図９に示すように、誘電体層４４を覆うように層５０，５２，５４を蒸着した後、ＭＴＪ動作素子デバイス６０が第１導電層５０上に形成され、かつデジタルライン４０と磁気的に結合されるように、第２導電層５４及びメモリ素子層５２がパターニングされると共にエッチングされる。層５２，５４がＭビア４８からエッチングされる。そして、第２配線スタック１８とＭＴＪ動作素子デバイス６０とが電気的に接続され、かつＭＴＪ動作素子デバイス６０が他のＭＴＪ素子デバイス（図示せず）から隔離されるように、第１導電層５０がパターニングされると共にエッチングされる。また、層５２，５４は、第１導電層５０′を形成するため、Ｔビア４６近傍及びその内部にある第１導電層５０からエッチングされる。第１導電層５０′は、Ｍビア４８とＭＴＪ動作素子デバイス６０とを電気的に接続する第１導電層５０の残り部分から電気的に隔離されるように、適切にパターニングされると共にエッチングされる。

次に、誘電体層６２が、第１導電層５０′、第１導電層５０、及びＭＴＪ動作素子デバイス６０を覆いつつ、Ｔビア４６及びＭビア４８の内部に蒸着される。続いて、第１配線スタック１６に対するホール６６とＭＴＪ動作素子デバイス６０に対するホール６４とを画定するように、誘電体層６２がパターニングされると共にエッチングされる。やはり、マスキング処理及びエッチング処理を通じて、ホール６４，６６を各別に形成してもよいが、本発明の好ましい実施形態では、マスキング処理及びエッチング処理を省略するためにホール６４，６６が同時にエッチングされる。Ｔビア４６に第１導電層５０′が存在するため、第１導電層５０′が存在しない場合に比べてホール６６は深くはならない。従って、ホール６６をエッチングする際に第２導電層５４のエッチング成分に晒されている時間は短縮される。

本発明の更に別の実施形態では、第１導電層５０′がランド部９０′を備えて形成されている。ランド部９０′は絶縁層４４上にて延びる層５０′の一部であり、これにより、ランド部９０′に対してホール６６がエッチングされるようになる。従って、第１導電層５０′、特にランド部９０′の存在によって、ホール６６をエッチングするのに要する時間が大幅に短縮されるため、第２導電層５４のエッチング成分に晒されている時間が短縮される。

図１１は、本発明の一実施形態についてＭＲＡＭ装置の磁気メモリ素子アレイ１００の一部を模式的に示す断面図である。同図には、図１〜図６と同じ符号の要素が示され、各要素は図１〜６中の対応する要素と同じである。簡潔さのため、図１１では、ＭＲＡＭ装置が備える唯一の磁気メモリ素子アレイの一部を示すが、同装置が任意の適切な数の上記アレイ備えてもよいことは明白である。

磁気メモリ素子アレイ１００は、複数のトランジスタ１４を有する基板１２を備えている。各アレイ１００は、一つの第１配線スタック１６と、複数の第２配線スタック１８とを備えている。スタック１６，１８は、上述したようなビア層やメタル層を備え、基板１２のトランジスタ１４のソース又はドレインと電気的にそれぞれ接続されている。各アレイ１００の第１配線スタック１６及び複数の配線スタック１８は、メタル層であるＭＤＬ３８を備えて形成されている。ＭＤＬ３８の製造中に、デジタルライン４０も形成される。アレイ１００の各配線スタック１８には、一つのデジタルライン４０が関連付けられている。

ＭＴＪ仮想素子デバイス５８が、配線スタック１６と電気的に接続されると共に、ＭＬＩ６８が、ＭＴＪ仮想素子デバイス５８と電気的に接続されている。ＭＴＪ動作素子５２′は、第１導電層５０を介して各配線スタック１８と電気的に接続され、第２導電層５４を介してＭＬＩ６８と電気的に接続されている。アレイ１００の行（又は列）に関連付けられるビットライン７４は、配線スタック（図示せず）を通じてトランジスタ１４（図示せず）の一つに接続されている。便宜上、ライン４０，７４は「デジタルライン」及び「ビットライン」とそれぞれ称されるが、これらの名称は、特定の用途（例えばプログラムライン）において逆になることも、変更されることもあり、いずれの態様においても、本発明を限定するものではないことは明白である。

このように、磁気抵抗ランダムアクセスメモリ装置の構造と、マスキング処理及びエッチング処理の際に磁気トンネル接合仮想素子デバイスの存在を利用する同装置の製造方法とを提供した。前述した本発明の詳細な説明に一以上の例示的な実施形態を示したが、非常に多くの変形例が存在することは理解すべきである。また、そうした例示的な実施形態は単に例示に過ぎず、いかなる形態であっても本発明の技術的範囲、利用可能性、及び構成を限定するものではないことも理解すべきである。むしろ、前述した詳細な説明は、本発明の例示的な実施形態を実施する際に、当業者にとって利用し易い指針を提供するものである。添付された特許請求の範囲に記述される本発明の技術的範囲から逸脱しない限り、例示的な実施形態中に記載される構成要素の機能や配置等が種々の態様に変更可能であることは理解すべきである。

本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置の製造方法を模式的に示す断面図。本発明の別の実施形態について磁気抵抗ランダムアクセスメモリ装置の構造を模式的に示す断面図。本発明の更に別の実施形態について磁気抵抗ランダムアクセスメモリ装置の構造を模式的に示す断面図。本発明の更に別の実施形態について磁気抵抗ランダムアクセスメモリ装置の構造を模式的に示す断面図。本発明の更に別の実施形態について磁気抵抗ランダムアクセスメモリ装置の構造を模式的に示す断面図。本発明の一実施形態について磁気抵抗ランダムアクセスメモリ装置のアレイの一部を模式的に示す断面図。

Claims

磁気抵抗ランダムアクセスメモリ装置の製造方法であって、
第１トランジスタ及び第２トランジスタが形成された半導体基板を提供するステップと、
前記第１トランジスタと電気的に接触する磁気トンネル接合動作素子デバイスを形成するステップと、
前記第２トランジスタと電気的に接続された磁気トンネル接合仮想素子デバイスの少なくとも一部を形成するステップと、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部と前記磁気トンネル接合動作素子デバイスとを覆う第１誘電体層を蒸着するステップと、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部に対する第１ビアと、前記磁気トンネル接合動作素子デバイスに対する第２ビアとを同時に形成するように、前記第１誘電体層をパターニングすると共にエッチングするステップと、
前記磁気トンネル接合仮想素子デバイスの一部から前記磁気トンネル接合動作素子デバイスに向かって延びるように導電配線層を蒸着するステップと、
を備える方法。
請求項１に記載の方法において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部を形成するステップは、第１導電層、磁気トンネル接合素子層、及び第２導電層を備える磁気トンネル接合仮想素子デバイスを形成するステップからなる方法。
請求項１に記載の方法において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部を形成するステップは、第１導電層を形成するステップからなる方法。
請求項１に記載の方法において、
前記パターニングすると共にエッチングするステップは、前記磁気トンネル接合仮想素子デバイスの少なくとも一部をなすランド部に対して前記第１ビアをエッチングするステップからなる方法。
請求項１に記載の方法において、
前記磁気トンネル接合動作素子デバイスに対して磁気的に結合されたデジタルラインを形成するステップを更に備える方法。
請求項１に記載の方法において、
前記導電配線層を覆う第２誘電体層を提供するステップと、
溝を形成するため前記第２誘電体層をパターニングすると共にエッチングするステップと、
前記溝内にビットラインを形成するステップと、
を更に備える方法。
請求項１に記載の方法において、
前記導電配線層を蒸着するステップは、約１０〜約４００ｎｍの厚さを有するように導電層を蒸着するステップからなる方法。
請求項１に記載の方法において、
前記パターニングすると共にエッチングするステップでは、前記第１ビアと前記第２ビアとがほぼ同じ深さを有するように前記第１誘電体層をエッチングする方法。
請求項１に記載の方法において、
前記磁気トンネル接合動作素子デバイスを形成するステップは、第１導電層、磁気トンネル接合素子、及び第２導電層を備える磁気トンネル接合動作素子デバイスを形成するステップからなる方法。
磁気抵抗ランダムアクセスメモリ装置であって、
第１トランジスタ及び第２トランジスタが設けられた半導体基板と、
前記第１トランジスタと電気的に接続された磁気トンネル接合動作素子デバイスと、
前記第２トランジスタと電気的に接続された磁気トンネル接合仮想素子デバイスの少なくとも一部と、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部から前記磁気トンネル接合動作素子デバイスに向かって延びるメタル配線層と、
を備える装置。
請求項１０に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部は、第１導電層、磁気トンネル接合素子層、及び第２導電層を備える装置。
請求項１０に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部は第１導電層であり、前記メタル配線層は、前記第１導電層から前記磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項１２に記載の装置において、
前記第１導電層はランド部を有し、前記メタル配線層は、前記ランド部から前記磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項１０に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部はランド部を有し、前記メタル配線層は、前記ランド部から前記磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項１４に記載の装置において、
前記メタル配線層の下部に誘電体層を更に備え、前記誘電体層は表面を有し、前記磁気トンネル接合動作素子デバイス及び前記ランド部はいずれも前記表面からほぼ等距離の位置に設けられている装置。
請求項１０に記載の装置において、
前記磁気トンネル接合動作素子デバイスと磁気的に結合されたデジタルラインを更に備える装置。
請求項１０に記載の装置において、
前記磁気トンネル接合動作素子デバイスは、第１導電層、磁気トンネル接合素子、及び第２導電層を備える装置。
請求項１０に記載の装置において、
前記磁気トンネル接合動作素子デバイスと磁気的に結合されたビットラインを更に備える装置。
電気的に接続された複数の磁気メモリ素子アレイを有する磁気抵抗ランダムアクセスメモリ装置であって、
各アレイは、
一つの第１トランジスタ及び複数の第２トランジスタが設けられた半導体基板と、
前記半導体基板上に設けられ、前記第１トランジスタの端子に接続された第１配線スタックと、
前記半導体基板上に設けられ、前記各第２トランジスタの端子にそれぞれ接続された複数の第２配線スタックと、
前記各第２配線スタックと電気的にそれぞれ接触する複数の磁気トンネル接合動作素子デバイスと、
前記第１配線スタックと電気的に接続された磁気トンネル接合仮想素子デバイスの少なくとも一部と、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部から前記各磁気トンネル接合動作素子デバイスに向かってそれぞれ延びるメタル配線層と、
を備える装置。
請求項１９に記載の装置において、
前記基板は第３トランジスタを備え、
前記磁気抵抗ランダムアクセスメモリ装置は、
前記半導体基板上に設けられ、前記第３トランジスタの端子に接続された第３配線スタックと、
前記第３配線スタックと電気的に接続されたビットラインとを更に備え、
前記ビットラインは、前記各磁気トンネル接合動作素子デバイスと磁気的に結合されている装置。
請求項１９に記載の装置において、
複数のデジタルラインを更に備え、
各デジタルラインは、前記各磁気トンネル接合動作素子デバイスと磁気的に結合されている装置。
請求項１９に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部は、第１導電層、磁気トンネル接合素子層、及び第２導電層を備える装置。
請求項１９に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部は第１導電層であり、前記メタル配線層は、前記第１導電層から前記各磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項２３に記載の装置において、
前記第１導電層はランド部を有し、前記メタル配線層は、前記ランド部から前記各磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項１９に記載の装置において、
前記磁気トンネル接合仮想素子デバイスの少なくとも一部はランド部を有し、前記メタル配線層は、前記ランド部から前記各磁気トンネル接合動作素子デバイスに向かって延びている装置。
請求項２５に記載の装置において、
前記メタル配線層の下部に誘電体層を更に備え、
前記誘電体層は表面を有し、前記各磁気トンネル接合動作素子デバイス及び前記ランド部はいずれも前記表面からほぼ等距離の位置に設けられている装置。
請求項１９に記載の装置において、
前記各磁気トンネル接合動作素子デバイスは、第１導電層、磁気トンネル接合素子、及び第２導電層を備える装置。