JP2002176150A

JP2002176150A - 磁気抵抗効果を用いた不揮発固体メモリ素子およびメモリとその記録再生方法

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Publication number: JP2002176150A
Application number: JP2001295704A
Authority: JP
Inventors: Naoki Nishimura; 直樹西村; Masahiko Hirai; 匡彦平井; Yoshinobu Sekiguchi; 芳信関口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-09-27
Filing date: 2001-09-27
Publication date: 2002-06-21
Also published as: US20020036917A1; US6487110B2

Abstract

(57)【要約】【課題】従来の磁気抵抗効果素子をメモリ素子とした
ＭＲＡＭにおいては、作成プロセスが困難な点があり、
デバイスの構造の点からセル面積を小さくし集積度を上
げることが難しかった。本発明では、作成プロセスを複
雑化することなく、高い集積度を達成可能なＭＲＡＭの
実現を目的とする。【解決手段】トランジスタ構造を有する基板１上に磁
気抵抗素子９と、該磁気抵抗素子の上部に設けられたビ
ット線６と、書き込み線１０が形成されたメモリにおい
て、トランジスタのドレイン領域３の直上に、該磁気抵
抗素子９が形成されていることを特徴とするメモリ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気抵抗膜を用い
た不揮発の固体メモリ素子、メモリ及びそれらを用いた
記録再生方法に関するものである。

【０００２】

【従来の技術】磁性薄膜メモリ（ＭＲＡＭ）は半導体メ
モリと同じく稼働部のない固体メモリであるが、電源が
断たれても情報を失わない、繰り返し書換回数が無限
回、放射線が入射しても記録内容が消失する危険性がな
い等、半導体メモリと比較して有利な点がある。特に近
年、スピントンネル効果（ＴＭＲ）を利用した磁性薄膜
メモリは、従来から提案されている異方性磁気抵抗効
果、スピン散乱型の巨大磁気抵抗効果（ＧＭＲ）を用い
た磁性薄膜メモリと比較して大きな出力が得られるため
注目されている。

【０００３】たとえば、アメリカ合衆国特許５９４０３
１９においては、図１に示すような、トランジスタと膜
面内に磁化配向した磁気抵抗素子とが接続されてメモリ
セルを形成するデバイスの構造が開示されている。この
デバイスは、図３〜７に示すプロセスによって作成され
る。

【０００４】まず、ｐ型Ｓｉ基板１上にソース領域、ド
レイン領域３、ＬＯＣＯＳ酸化膜１１、ゲート電極４、
ソース電極１２、プラグ電極５を設けた電界効果トラン
ジスタ（ＭＯＳＦＥＴ）をＣＭＯＳプロセスで作成する
（図３）。次に、絶縁膜を成膜、パターニングした後
に、書き込み線１０を埋め込んで、ＣＭＰで平坦化処理
を行って形成する（図４）。その後、磁気抵抗膜の下部
電極１４を成膜したのちにＣＭＰで平坦化処理し（図
５）、磁気抵抗膜９を設ける（図６）。その後、磁気抵
抗膜９と下部電極１４を加工し（図７）、絶縁膜を形成
し、ビット線（上部電極）６を形成して完成する（図
１）。

【０００５】

【発明が解決しようとする課題】磁気抵抗膜の抵抗値を
検出する際には、トンネル障壁膜を電流が通過するよう
に電流を膜面垂直方向に流す。一般にＭＲＡＭでは、磁
気抵抗膜に面内磁化膜を用いているため、書き込み線１
０を、磁性膜の下もしくは上に配置することが必要であ
る。たとえば、図１では、書き込み線１０を磁気抵抗膜
９の下に配置している。したがって、書き込み線と磁気
抵抗膜の間に、下部電極１４と絶縁膜が介在する。さら
に、下部電極１４は、電界効果トランジスタのドレイン
領域３と接続させるため、磁気抵抗膜が、ドレイン領域
から横方向にずれた場所に設置せざるを得ない。

【０００６】このため、次のような問題がある。

【０００７】第１に、磁気抵抗膜と下部電極をパターニ
ングする際（図６，図７）、磁気抵抗膜は取り除くが下
部電極を全ては取り除かず一部残す領域を設ける必要が
ある。このエッチング工程は、磁性体と下部電極がとも
に金属であること、磁性膜と下部電極の間には余分な抵
抗が生じるような膜を入れることができないことから、
ウエハー内に一様に適切な位置でエッチングをとめるこ
とが難しい。

【０００８】第２に、磁気抵抗膜と下部電極の両方を削
る部分と、下部電極は残す部分との選択が必要なため、
マスク工程が増えてプロセスが複雑になる。

【０００９】第３に、磁気抵抗膜と書き込み線との間
に、絶縁膜と下部電極の両方が存在するため、磁気抵抗
膜と書き込み線との距離が長くなってしまい、書き込み
線からの発生磁界を効率的に磁気抵抗膜に印加すること
が妨げられる。また加えて、下部電極の厚みは、加工時
のエッチングストップの位置ばらつきを考慮する必要が
あることと、繰り返し電流を流しても断線が生じないた
めにも、厚くすることが必要である。したがって距離間
隔を縮めるのは困難となり結果的にメモリ素子を小型化
することが困難となる。

【００１０】第４に、ドレイン領域３にプラグ電極５を
設ける際に、位置ずれのマージンを見込むため、その分
余裕を持って設計する必要がありセル面積を小さくする
ことが難しい。

【００１１】またこれらに加えて磁性膜に面内磁化膜を
用いた場合には、ビットセルの面積を小さくするに伴っ
て、磁性層内部で生じる反磁界（自己減磁界）が無視で
きなくなり、記録保持する磁性層の磁化方向が一方向に
定まらず不安定となってしまう。従って、従来の磁性薄
膜メモリは、ビットセルを微細化するとともに情報保存
性が低下してしまい、メモリ素子を小さくすることが難
しかった。これは、１μｍ以下のサイズにするときに特
に顕著になる。このため、面内磁化膜においては、磁化
容易軸方向の長さが幅の少なくとも２倍以上、実際には
４倍程度に設定することが必要となる。図２は、図１の
構成のメモリセルを上面から見た場合の構造を示したも
のである。図２に示したように、セルの大きさが最低で
も横幅３Ｆ（Ｆは最小加工寸法）、書き込み線方向が３
Ｆ〜５Ｆとなり位置合わせマージンなどを全く無視した
場合でも、セル面積が９×（Ｆの自乗）〜１５×（Ｆの
自乗）と大きくなる。図１ではソース電極１２が隣接セ
ル間で共有化されているが、共有化しない場合にはセル
の横幅は４Ｆとなりセル面積は１２×（Ｆの自乗）以上
とさらにセル面積は大きくなる。したがって高集積化が
困難であるといった欠点を有していた。

【００１２】

【課題を解決するための手段】このように、ＭＲＡＭに
おいては、作成プロセスが困難であり、デバイスの構造
の点からもセル面積を小さくすることが困難で集積度を
上げることが困難であった。

【００１３】本発明は上記課題に鑑み、作成プロセスを
複雑化することなく、高い集積度を達成可能なＭＲＡＭ
の実現を目的とする。

【００１４】そして上記目的は、基板と該基板上に形成
された、少なくとも第１磁性膜と第２磁性層を有し、前
記第１と第２磁性層間に非磁性層が挟まれた構造を有す
る磁気抵抗素子、と前記磁気抵抗素子の前記基板と対向
する側に設けられたビット線と、前記第１磁性層または
第２磁性層の磁化方向を電流によって発生する磁界によ
り変化させる書き込み線と、トランジスタと、からなる
メモリにおいて、前記トランジスタのドレイン領域の直
上に、前記磁気抵抗素子が形成されていることを特徴と
するメモリによって達成される。

【００１５】特に、前記第１及び第２の磁性膜の磁化容
易軸が膜面垂直方向であることによって、書き込み線か
らの磁界を効率よく磁気抵抗効果素子に印加することが
可能となり好適である。

【００１６】更に、前記書き込み線が、磁気抵抗効果素
子より基板側に配置されていることによって、簡易なプ
ロセスでメモリを作製することが可能となり更に好適で
ある。

【００１７】更に、前記書き込み線を前記磁気抵抗素子
を挟むように設け、前記書き込み線に互いに逆方向の電
流を流して前記磁気抵抗素子の磁性層の磁化状態を変化
させることによって、より強い磁界を素子に印加するこ
とが可能となり好適である。

【００１８】詳細は後述の実施の形態で詳細に説明する

【００１９】

【発明の実施の形態】本発明の実施形態を、図面を用い
て説明する。

【００２０】（実施例１）図８に本実施例のメモリ素子
の断面構造を示す。なお、記号の記載の無い部分は、基
本的に絶縁体部分を示す。半導体基板１には、ソース領
域２、ドレイン領域３が形成され、さらに絶縁膜を介し
てゲート電極４が形成され、これらでＭＯＳ（Ｍｅｔａ
ｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ーＦＥ
Ｔ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ；電界効果型トランジスタ）が構成されている。各電
界効果トランジスタ間は、ＬＯＣＯＳフィールド酸化膜
領域１１によって、電気的に分離されている。

【００２１】電界効果トランジスタのドレイン領域３に
は、プラグ電極を５介してドレイン領域３の直上の位置
に、膜面垂直方向に磁化した磁性膜を有する磁気抵抗膜
９が接続され、さらにビット線６に接続されている。ソ
ース電極１２には、図示していないが接地配線が設けら
れている。また、磁気抵抗膜９の側部には、絶縁体を介
して書き込み線１０が設けられている。書き込み線１
０、ゲート線４、ソース電極に接続された接地配線は、
紙面の垂直方向に伸びている。ビット線は紙面平行方向
に伸びている。図９に、図８で示したメモリ素子構成の
平面図を示す。

【００２２】図８を参照すると、磁気抵抗膜９と電界効
果トランジスタのドレイン領域３とは、プラグ５のみで
接続されている。このため、下部電極が存在することに
よる、記録磁界の低減や、下部電極を薄くした場合の配
線の断線や、プロセス時の加工マージンが低減するとい
った問題がなくなる。このような構成は特に磁気抵抗膜
を構成している磁性膜が垂直磁化膜である場合に容易に
達成することができ、また、簡易なプロセスで実現する
ことが可能となる。

【００２３】また、垂直磁化膜を用いることによって、
メモリ素子のサイズを小さくしても、反磁界の影響によ
って、スピンがカーリングすることがなく、安定に磁化
を保存することができるため、面内磁化膜を用いたメモ
リ素子と比較して、ＴＭＲ素子の幅／長さの比が１にで
き、メモリセル面積が小さくでき、メモリを小型化、ま
た高集積度を達成することができる。したがって図９に
示したようにセル面積を最小４Ｆ×２Ｆ＝８Ｆ^２まで小
さくすることができる。

【００２４】磁気抵抗膜の構成としては、現在様々な構
成が提案されているが、ここでは特にスピントンネル効
果膜（ＴＭＲ膜）を例にとって説明する。しかしながら
磁気抵抗効果を発現するものであればこれに限られるも
のではない。しかし、高い磁気抵抗変化率が得られるた
め特にＭＲＡＭなどに用いる場合には好適である。ＴＭ
Ｒ膜とは、非磁性層に絶縁膜を用いそれを保磁力が小さ
いソフト層と保磁力が大きいハード層によって挟んだ構
成をとっており、両層の磁化方向が平行な場合と、反平
行の場合で、貫通電流を流した際の抵抗値が異なる現象
を発現する膜である。用いられる磁性層の例としては、
希土類元素（ＲＥ）と鉄族元素（ＴＭ）の合金が挙げら
れ、具体的には、ＧｄＦｅ、ＧｄＦｅＣｏ、ＴｂＦｅ、
ＴｂＦｅＣｏ、ＤｙＦｅ、ＤｙＦｅＣｏなど磁化容易軸
が膜面垂直方向である物質が良い。また、これら以外
に、ＰｔＣｏ、ＰｄＣｏやＣｏＣｒなどを用いても良
く、その中においては希土類鉄族合金が、室温で非晶質
を呈し、これにより結晶体を用いた場合にみられるよう
な、粒界ノイズ等が無く電気ノイズが低減できるため、
より望ましい。

【００２５】上述したように磁気抵抗膜の積層方向の抵
抗は、第１磁性層と該第２磁性層の磁化の相対角度によ
って異なる。より具体的には、平行の場合は抵抗が小さ
く、反平行の場合は抵抗が大きくなる。上向きスピンと
下向きスピンの状態密度の差が大きい方がこの抵抗値は
大きくなり、より大きな再生信号が得られるので、絶縁
膜の上下の磁性層はスピン分極率の高い磁性材料を用い
ることが望ましい。例えば、フェルミ面における上下ス
ピンの偏極量が大きいＦｅ、Ｃｏなどを主成分として選
定するのが望ましい。

【００２６】また、第１磁性層と絶縁層、第２磁性層と
絶縁層の間には、抵抗変化率が大きく、第１磁性層もし
くは第２磁性層と磁気的に結合するような磁性層を挟む
とより望ましい。このような磁性層の例としては、Ｆ
ｅ、Ｃｏ、ＦｅＣｏなどが挙げられる。磁気的な結合と
しては、交換結合と静磁結合があり、このどちらを用い
ても良いが、交換結合を用いるのが、より望ましい。

【００２７】磁性層の膜厚は、２ｎｍ以上、５００ｎｍ
以下であることが望ましい。これは、特にサブミクロン
にメモリ素子を微細化した場合、第１磁性層、第２磁性
層の体積が小さくなり、それに応じて各層の垂直磁気異
方性エネルギーが低下し、各層の磁化の保持機能が低下
するためである。これは２ｎｍ未満の磁性膜で顕著とな
るため、２ｎｍ以上が望ましくより望ましくは５ｎｍ以
上が良い。また膜厚が５００ｎｍ以上になるとセルの抵
抗値が大きくなりすぎる等の問題があるので、５００ｎ
ｍ以下が望ましくより望ましくは１００ｎｍ以下が良
い。

【００２８】スピントンネル膜を用いる場合、非磁性層
は、電子がスピンを保持してトンネルするために、絶縁
層でなければならない。非磁性膜の全部が絶縁層であっ
ても、その一部が絶縁層であってもよい。絶縁層として
非磁性金属の酸化物を利用した例としては、Ａｌ膜の一
部を空気中もしくは真空中でプラズマ酸化により酸化さ
せたＡｌ_２Ｏ_３が考えられる。他に、窒化アルミニウム
ＡｌＮｘ、酸化シリコンＳｉＯｘ、窒化シリコンＳｉＮ
ｘ、ＮｉＯｘが例として挙げられる。好ましくは、酸化
アルミニウムＡｌＯｘがよい。これは、スピントンネル
がおきるには、第１磁性層と第２磁性層の伝導電子のエ
ネルギーに、適切なポテンシャルバリアーが存在するこ
とが必要であり、ＡｌＯｘはこのバリアーを得ることが
比較的容易で、簡易なプロセスで作成できるからであ
る。

【００２９】また、膜厚は数ｎｍ程度の層であって、そ
の絶縁部分の膜厚は０．５ｎｍ以上３ｎｍ以下であるこ
とが望ましい。これは、０．５ｎｍ未満である場合、第
１磁性層と第２磁性層が電気的にショートしてしまう可
能性があるからであり、３ｎｍを超える場合、電子のト
ンネル現象が起きにくくなるからである。さらに、１ｎ
ｍ以上２．５ｎｍ以下であることが望ましい。

【００３０】次に本発明の記録再生方法を図１０のメモ
リセルをマトリックス状に配置した等価回路図を参照し
て説明する。Ｔ１１〜Ｔ３３はトランジスタ、Ｒ１１〜
Ｒ３３は磁気抵抗膜、Ｂ１〜Ｂ３はビット線、Ｇ１〜Ｇ
３はワード線（ゲート線）、Ｗ１〜Ｗ３は書き込み線、
Ｓ１〜Ｓ３はソース線である。また他との区別が必要で
ない場合には、添え字は省略して説明する。トランジス
タ（Ｔ２２）と磁気抵抗膜（Ｒ２２）から構成されたメ
モリセルに注目すると、ビット線Ｂ２は、書き込み線を
兼ね、セル中の磁気抵抗素子（Ｒ２２）の片方の端子に
結合され、センスアンプ（ＳＡ）の一方の端子に接続さ
れる。磁気抵抗素子（Ｒ２２）のもう一方の端子は電界
効果型トランジスタ（Ｔ２２）のドレイン端子に結合さ
れ、該電界効果型トランジスタ（Ｔ２２）のソース端子
は接地される。ワード線（Ｇ２）は、該電界効果型トラ
ンジスタ（Ｔ２２）のゲート端子に接続される。また、
書き込み線（Ｗ２）は、ビット線と直交するように、磁
気抵抗素子Ｒ２２の近傍に配置される。

【００３１】まず初めに、読み出し動作について説明す
る。まずビット線Ｂ２の左端に電源電圧Ｖｄｄを印加
し、ワード線Ｇ２に電圧を印加しトランジスタＴ２２を
オン状態にすることで、Ｒ２２に定常電流が流れ、ビッ
ト線Ｂ２の右端のセンスアンプ（ＳＡ）の端子に磁気抵
抗素子Ｒ２２の抵抗値に応じた電位が生じる。センスア
ンプＳＡのもう一方の端子には、磁気抵抗素子Ｒ２２の
２つの抵抗値のうち、中間値に応じた電位を入力する。
これにより、ＲｅｆとＲ２２のどちらが高抵抗かによっ
てセンスアンプＳＡの出力がＶｄｄまたは０Ｖのどちら
かが選択されることになる。

【００３２】次に、各セルに所望の磁化を書き込む方法
について説明する。一例として、ここでは一方の層のみ
を書き換える場合について説明するがこれに限られるも
のではなく、両方の層の磁化を書き換えても良い。ま
ず、Ｒ２２に情報を書き込むとすると、Ｂ２とＷ２に電
流を流しすことによって、２本の配線が交差する点にお
いて磁場が強め合い、Ｒ２２のソフト層（保磁力が弱い
方の強磁性体）の磁化が書き換えられる。Ｗ２の電流方
向を逆転させれば、逆方向の磁界を印加することが可能
となる。このような操作によって、情報の書き込みを行
なう。書き込み線は、磁気抵抗膜に膜面垂直方向に磁界
が印加されるように配置する。書き込み線と磁気抵抗膜
の間には絶縁膜が設けられる。絶縁膜を設けるのは、書
き込み線と磁気抵抗膜が電気的に接続されるのを防ぐた
めである。これは、再生時に磁性薄膜素子に流す電流が
書き込み線に洩れて再生信号が劣化することを防ぐなど
のために必要である。

【００３３】また、書き込み線と磁気抵抗膜の間隔が長
いと十分な磁界を印加することができず、短い場合は、
書き込み線と磁気抵抗膜の間で絶縁破壊が生じたりトン
ネル電流が流れたりするので、少なくとも１ｎｍ以上５
００ｎｍ以下で、望ましくは、５ｎｍ以上１００ｎｍ以
下とするのがよい。

【００３４】ここで記録再生方法に関して図．８を参照
して更に詳細に説明する。上述したようにまず記録時に
は、書き込み線１０に電流を流して、そこから発生する
磁界を用いて、磁気抵抗膜９の磁性層の磁化を情報に応
じて配向させて記録を行なう。書き込み線１０には紙面
の垂直方向に電流が流れる。例えば紙面に向かって電流
を流すと、書き込み線に対して右回りに磁界が発生す
る。この場合、磁気抵抗膜９には、上向きの磁界成分が
印加される。この書き込み線と同時に、ビット線に電流
を流す。このビット線電流によって、磁気抵抗膜の面内
方向に磁界が印加される。書き込み線とビット線各々か
らの磁界は複数のメモリセルに印加されるが、これら書
き込み線とビット線からの合成磁界は、電流を流した導
体線の交点に位置する磁気抵抗膜にしか印加されない。
これによって、所定のメモリセルにのみ、記録を行うこ
とができる。書き込み線に流す電流の方向を変えれば、
磁気抵抗膜には、上向き、下向きのどちらかの磁界が印
加されるため、情報に応じて、磁気抵抗膜の磁化状態を
決定することができる。

【００３５】次に読み出し方法に関してだが、大きく分
けて絶対検出法と差動検出法の２つの方法がある。ま
ず、絶対検出法に関して説明する。絶対検出においては
磁気抵抗膜の構成は「メモリ層（第１磁性層）／非磁性
層／ピン層（第２磁性層）」となり、第１磁性層を磁化
情報が保存されるメモリ層、第２磁性層を保存時、記録
時、再生時のいずれの状態においても常に決められた一
定の方向に磁化が配向したピン層とする。例えば、
“０”、“１”のデータを、第１磁性層の磁化の上向
き、下向きにそれぞれ対応させる。記録は上述したよう
に書き込み線に流す電流による磁界によって第１磁性層
の磁化を反転させて行う。“０”のときは抵抗値が小さ
く、“１”の場合は抵抗値が大きくなるので、再生時は
磁性層の磁化反転は行わずに抵抗の絶対値で情報の検出
を行うことができる。このため、再生時に抵抗値の変化
を検出するための磁化反転を行う必要がなく、高速で、
かつ、小さい消費電流で再生を行うことができる。

【００３６】なお、上述では第２磁性層のスピンの向き
を上向きとしたが、下向きでもよく、また、“０”、
“１”のデータを第１磁性層の磁化の向きを下向き、上
向きに対応させても良い。

【００３７】また、第１磁性層、第２磁性層ともに磁性
材料としては、上述の希土類鉄族合金（ＲＥ−ＴＭ）材
料を用いることができるが、ピン層である第２磁性層
は、特に保磁力が高いＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦ
ｅ、ＤｙＦｅＣｏなどが望ましい。第１磁性層の保磁力
は低すぎると、メモリ性能が劣化し、高すぎると記録電
流が大きくなるので、５Ｏｅ以上で５０Ｏｅ以下が望ま
しい。第２磁性層の保磁力は低すぎると記録再生時に磁
化反転する恐れが生じ、高すぎるとスピンを一方向に配
向させる初期化作業が困難であるため、２０Ｏｅ以上で
２０ｋＯｅ以下にすることが望ましい。また、第１磁性
層の保磁力は第２磁性層の保磁力の半分程度にすること
が望ましい。

【００３８】次に差動検出法について説明する。差動検
出法における磁気抵抗膜の構成は「検出層（第１磁性
層）／非磁性層／メモリ層（第２磁性層）」となり、こ
れは、第２磁性層を磁化情報が保存されるメモリ層とし
て、保磁力の小さい第１磁性層は、第２磁性層に保存さ
れた磁化情報を、磁気抵抗効果を利用して読み出す層と
して設けられたものである。例えば、“０”、“１”の
データを、第２磁性層の磁化の上向き、下向きにそれぞ
れ対応させる。記録は記録電流による発生磁界によって
第２磁性層の磁化を反転させて行う。

【００３９】再生は、書き込み線に記録時よりも弱い電
流、もしくは書き込み線を２本設けて１本の書き込み線
にのみ電流を流すなどして、記録時よりも小さい磁界を
発生させて、メモリ層の磁化は反転させずに検出層の磁
化のみを反転させる。こうすれば、抵抗値が“０”の場
合は小から大へ、“１”の場合は大から小に変化するの
で、抵抗値変化により記録情報を検出することができ
る。この方式では、抵抗値の絶対値を検出する方式に比
べ、微分検出法等を用いて微少な信号変化でも検出でき
るため、検出感度のよい再生を行うことができる。

【００４０】なお、“０”、“１”のデータを第２磁性
層の磁化を下向き、上向きに対応させても良い。

【００４１】第１磁性層、第２磁性層ともに磁性材料と
してはＲＥ−ＴＭ材料を用いることができるが、どちら
の層も記録再生時に磁化反転させるため、より保磁力の
低いＧｄＦｅ、ＧｄＦｅＣｏなどが望ましい。第１磁性
層の保磁力は低すぎると、再生信号が劣化し、高すぎる
と再生電流が大きくなるので、２Ｏｅ以上で２０Ｏｅ以
下が望ましい。第２磁性層の保磁力は低すぎるとメモリ
性能が劣化し、高すぎると記録電流が高くなるので、５
Ｏｅ以上で５０Ｏｅ以下にすることが望ましい。また、
第１磁性層の保磁力は第２磁性層の保磁力の半分程度に
することが望ましい。

【００４２】なお、上述では、ソース電極を接地電位と
なる接地配線としたが、必ずしも接地電位にしなくと
も、任意の電位に設定することも可能である。

【００４３】次に本発明のメモリ素子の作成プロセスの
一例を図１１から図１５を用いて説明する。図１１に示
すような、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（ＦｉｅｌｄＥｆｆｅ
ｃｔＴｒａｎｓｉｓｔｏｒ；電界効果型トランジス
タ）を含む基板を用意する。まず、この基板におけるＦ
ＥＴのソース領域２、ドレイン領域３に、プラグ電極５
を作成する（図１２）。１１はＬＯＣＯＳ等の素子分離
領域である。次に、上面を平坦化した後に、下地層とし
てＡｌＣｕ層、磁気抵抗素子としてＧｄＦｅ／Ｃｏ／Ａ
ｌＯｘ／Ｃｏ／ＴｂＦｅ積層膜を形成し（図１３）、フ
ォトリソ工程により加工した後、プラズマＣＶＤ法によ
りＳｉＯ_２膜を形成し、上面を平坦化する（図１４）。

【００４４】次に、書き込み線として、Ｔｉ／ＡｌＳｉ
Ｃｕ／Ｔｉ層を形成しフォトリソ工程により加工し、層
間絶縁膜としてプラズマＣＶＤ法によるＳｉＯ_２膜を形
成した後、上面を平坦化する（図．１５）。次に、ビッ
ト線として、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ層を形成した後
フォトリソ工程により加工し、層間絶縁膜としてプラズ
マＣＶＤ法によるＳｉＯ_２膜を形成し、さらに保護層と
してＳｉＮ膜を形成して図８に示したメモリ素子が完成
する。

【００４５】以上のように本発明のメモリ素子において
は、磁気抵抗膜がドレイン領域の直上に位置しているた
め、磁気抵抗膜までエッチングし下部電極は残す必要が
ない。このため、エッチング停止位置のばらつきによる
歩留まり低下の問題がない。

【００４６】また、磁気抵抗膜と下部電極の両方を削る
部分と、下部電極は残す部分との選択が不要なため、マ
スク工程が減り、プロセスが簡素化される。

【００４７】（実施例２）図１６に本実施例に用いた本
発明のメモリ素子構造の断面図を示す。本実施例におい
ては、ドレイン電極を自己整合的に作成してり、磁気抵
抗膜がドレイン電極上に直に形成された構成となってい
る。本実施例の作成プロセスを図１７〜図２４に示す。
まず、電界効果トランジスタのドレイン電極１３および
ソース電極１２を、絶縁膜で覆われたゲート電極４とシ
ャロートレンチアイソレーション領域１５との間に自己
整合的に形成して、ＣＭＰ等により平坦化処理をする
（図１７）。その後に、ＧｄＦｅ／Ｃｏ／ＡｌＯｘ／Ｃ
ｏ／ＴｂＦｅからなる膜面垂直方向に磁化配向した積層
膜からなる磁気抵抗膜を成膜して（図１８）、パターニ
ング後に絶縁膜を形成する（図１９）。次いで、絶縁膜
の一部を切削加工して（図２０）、金属膜、たとえばＣ
ｕを埋め込み（図２１）、ＣＭＰにより平坦化処理を行
ない書込み線１０を形成する（図２２）。次いで、磁気
抵抗膜上の絶縁膜をエッチングにより穴をあけ（図２
３）、プラグ５を埋め込んだ後ビット線６を設け（図２
４）、絶縁膜からなる保護膜を形成する（図１６）。

【００４８】図８においては、ドレイン領域３にプラグ
電極５を立てるときに、位置合わせ時のずれがＦ（最小
加工寸法）あるとすると、３Ｆの幅を取る必要があり、
ドレイン領域３の面積は、９×（Ｆの自乗）が必要とな
る。これに対して、本実施例のデバイス構造において
は、ドレイン電極１３は自己整合的に形成できるため位
置合わせマージンが不要で、ドレイン領域３とドレイン
電極１３との位置あわせマージンは、原理的に０にで
き、ドレイン領域３の面積を１×（Ｆの自乗）にするこ
とができ、より小型化を計ることができる。また、この
メモリ素子においては、ドレイン領域の面積の中で、ド
レイン電極が閉める面積を少なくとも５０％以上にする
ことができ、メモリ素子の面積を小さくすることがで
き、よりセル面積を小さくすることができる。ドレイン
電極が閉める面積とドレイン領域の面積との面積比は、
６０％以上が望ましく、８０〜９０％以上にすると、よ
りメモリ素子の小型化が可能となり望ましい。

【００４９】また、磁気抵抗膜９は、ドレイン電極１３
と電気的に接続され、隣接のソース電極１２と電気的に
接続しなければ良く、またＣＭＰで平坦化処理された後
に成膜されるので、位置合わせマージンの余裕があり、
トンネル障壁膜のラフネスによる悪影響を抑えることが
できる。また、情報の記録再生方法は実施例１と同様に
すればよい。それは以下の実施例においても同様であ
る。

【００５０】（実施例３）図２５に本実施例に用いた本
発明のメモリの構造を示す。本実施例においては接地配
線を隣接するメモリ素子間において共通化した構造とな
っている。図２５において、メモリセルのソース領域
は、接地電位としている。本実施例においては、ＭＯＳ
ＦＥＴのソース領域を隣接メモリセル間で共有すること
で、セル面積を小さくすることができる。メモリセルの
横方向の幅を、３Ｆ（Ｆは最小加工寸法）まで低減する
ことが可能となり、メモリセルの面積を６×（Ｆの自
乗）とすることができる。本実施例の平面図を図２６
に、等価回路図を図２７に示す。また、図８〜図１０と
同様の機能を有するものには同様の番号を付し、説明は
省くものとする。

【００５１】（実施例４）図２８に本実施例に用いた本
発明のメモリの構造を示す。本実施例においては書き込
み線を、磁気抵抗素子を挟む位置に２本平行に設け、そ
れぞれの書き込み線に互いに逆方向の電流を流し、発生
する磁界を合成し、大きな磁界を印加することが可能と
なる。また、再生時に記録時よりも弱い磁界を発生させ
ることが必要な構成の際には、再生時には一つの書き込
み線に電流を流し、記録時に２つの書き込み線に電流を
流すようにすることによって、再生時と記録時の電流マ
ージンを広げることができ、再生時に誤記録することな
く安定に動作させることができる。

【００５２】（実施例５）図２９に本実施例に用いた本
発明のメモリの構造を示す。本実施例においては隣接セ
ル間において書き込み線１０が共有された構造となって
いる。書き込み線１０が共有されることによって、配線
本数が減りデバイス構造が簡略化されるために、メモリ
素子が小型化できる。

【００５３】（実施例６）図３０に本実施例に用いた本
発明のメモリの構造を示す。本実施例においては、ソー
ス電極１２上に書き込み線１０を設けて、書き込み線と
接地配線を一体化している。このような構造にすること
によって、デバイス構造が簡単になり製造プロセスも簡
略化される。書き込み線に電流を流して記録再生動作を
する場合には、トランジスタ側に電流が流れないように
することが望ましい。このためには、両側のトランジス
タはオフ状態となるように、ゲート電極の電位を設定す
ればよい。

【００５４】（実施例７）図３１、図３２に本実施例に
用いた本発明のメモリの構造を示す。本実施例において
は、磁気抵抗膜９は、ドレイン領域に、プラグやドレイ
ン電極を介さずに直接接続されている。本実施例の構造
のように、ドレイン領域の直上であれば、プラグやドレ
イン電極を介する必要は無い。また、図３２は、書き込
み線１０をゲート電極４で代用した構造を示した図であ
る。本実施例において、書き込み線に電流を流す際に、
電界効果トランジスタがオン状態にならない程度の電圧
に、ゲート電極の電位が抑えられるようにすることが必
要である。このためには、ゲート電極の抵抗率を低減し
て、書き込みに必要な電流を流した際に過度にゲート電
極の電位が上昇しないようにすればよい。

【００５５】（実施例８）図３３は、書き込み線を磁気
抵抗効果素子より基板側に配置したメモリ素子の概略断
面であり、図１と同じ機能の部分は同じ符号が記してあ
る。図８との違いは、書き込み線１０が磁気抵抗効果素
子９より基板側に形成されている点にある。

【００５６】前記書き込み線１０を流れる電流は、磁気
抵抗効果素子９に対して垂直方向の磁界を発生するの
で、最も効果的な位置は磁気抵抗効果素子の真横である
が、磁気抵抗効果素子を形成した後に書き込み線を埋め
込む工程となり、磁気抵抗効果素子９と書き込み線１０
の電気的な短絡を回避するために、位置合わせに充分な
間隔が必要となる。このため、磁気抵抗効果素子９と書
き込み線１０が離れてしまい、同じ書き込み電流では、
磁気抵抗効果素子９に印加できる磁界が小さくなってし
まう。また、大きな書き込み電流を流すために、書き込
み線は断面積を大きくする必要があり、厚い配線の埋め
込みは、不必要な部分に形成された金属を化学的・機械
的研磨（ＣＭＰ）により削り取ることで形成される。し
かし、このＣＭＰ工程ではストレスが加わるため、磁気
抵抗効果素子への影響を回避するため緩衝層等の挿入が
必要となる。

【００５７】本実施例の構成の製造工程を説明する。図
３４は、通常のシリコンプロセスを用いて電界効果型ト
ランジスタが形成されているシリコン基板である。この
電界効果トランジスタのドレイン領域３に接続するプラ
グ電極５および書き込み線１０を形成し、上面を平坦化
する（図３５）。ここまでの工程で使用する材料は、す
べてシリコンプロセスで使用している材料であるため、
プロセス装置の汚染や熱処理に対する耐熱性の心配もな
いので、汎用の装置・プロセスで作製できる。

【００５８】次に、プラグ直上にコンタクトホールを形
成し、全面に磁気抵抗効果膜を積層し（図３６）、フォ
トリソ工程により磁気抵抗効果素子を加工した後、更に
絶縁膜を形成する。次に、磁気抵抗効果素子の直上にコ
ンタクトホールを形成し、ビット線用の電極材料を形成
した後フォトリソ工程により加工し、最後に保護層の絶
縁膜を形成して図３３の素子が完成する。

【００５９】この磁気抵抗効果材料に係わる工程は、主
に、磁気抵抗効果膜の成膜・パターニングとビット線６
の成膜・パターニングであり、比較的少ないプロセス工
程・装置で加工できる。さらに、磁気抵抗効果素子と書
き込み線とを接近させることができるため、書き込み電
流で誘起される磁界が磁気抵抗効果素子に効果的に印加
される。

【００６０】つまり、本実施例の構成により、メモリ素
子を比較的容易に製造することが可能であり、また、書
き込み線で誘起される磁界を効果的に磁気抵抗効果素子
に印加できる。

【００６１】（実施例９）図３７、３８は、書き込み線
１０をシリコン基板に形成した電界効果型トランジスタ
の素子分離領域１１上、および、ゲート電極４上に絶縁
層を介して配置したメモリセルの概略断面であり、図
１、３３などと同じ機能の部分には同じ符号を付与し
た。電界効果型トランジスタのドレイン領域３に接続す
るプラグ５と書き込み線１０が、電界効果型トランジス
タのパターンと整合しているため、マスクパターンの作
成や製造工程におけるマスク合わせが容易になる等の効
果が期待できる。

【００６２】図３９は、書き込み線１０が、磁気抵抗効
果素子を挟んで２本配置されたのメモリ素子構成におい
て、２本の書き込み線１０が、シリコン基板に形成され
た電界効果型トランジスタの素子分離領域１１上、およ
び、ゲート電極１０上に絶縁層を介して配置したメモリ
セルの概略断面図である。このような構成にすることに
より、メモリを小型化することが可能となる。

【００６３】

【発明の効果】本発明のメモリ構成によれば、従来のメ
モリ構成と比較してメモリ構造を小型化することが可能
となり、高集積化が達成される。

【図面の簡単な説明】

【図１】従来例のメモリ素子の一例の断面図

【図２】図１のメモリ素子の断面図

【図３】図１のメモリ素子のプロセスの一例を示す図

【図４】図１のメモリ素子のプロセスの一例を示す図

【図５】図１のメモリ素子のプロセスの一例を示す図

【図６】図１のメモリ素子のプロセスの一例を示す図

【図７】図１のメモリ素子のプロセスの一例を示す図

【図８】実施例１のメモリの断面図

【図９】図１のメモリの平面図

【図１０】実施例１のメモリの回路構造の例を示す等価
回路図

【図１１】実施例１のメモリの作製プロセスを示す図

【図１２】実施例１のメモリの作製プロセスを示す図

【図１３】実施例１のメモリの作製プロセスを示す図

【図１４】実施例１のメモリの作製プロセスを示す図

【図１５】実施例１のメモリの作製プロセスを示す図

【図１６】実施例２のメモリの断面図

【図１７】実施例２のメモリの作製プロセスを示す図

【図１８】実施例２のメモリの作製プロセスを示す図

【図１９】実施例２のメモリの作製プロセスを示す図

【図２０】実施例２のメモリの作製プロセスを示す図

【図２１】実施例２のメモリの作製プロセスを示す図

【図２２】実施例２のメモリの作製プロセスを示す図

【図２３】実施例２のメモリの作製プロセスを示す図

【図２４】実施例２のメモリの作製プロセスを示す図

【図２５】実施例３の隣接する素子でソース配線（接地
配線）を共通化したメモリの断面図

【図２６】図２５のメモリ素子の平面図

【図２７】図２５のメモリの回路構造を示す等価回路図

【図２８】実施例４の一つの素子に対して書き込み線を
二本設けたメモリの断面図

【図２９】実施例５の隣接する素子において書き込み線
が共通化されているメモリの断面図

【図３０】実施例６の書き込み配線をソース領域上に設
けたメモリの断面図

【図３１】実施例７のドレイン領域上に直接素子を設け
たメモリの一断面図

【図３２】実施例７の書き込み線とゲート配線が共通化
されたメモリの断面図

【図３３】実施例８の書き込み線が素子よりも基板側に
設けられたメモリの断面図

【図３４】実施例８のメモリの作製プロセスを示す図

【図３５】実施例８のメモリの作製プロセスを示す図

【図３６】実施例８のメモリの作製プロセスを示す図

【図３７】実施例９の書き込み線が素子分離領域上に形
成されているメモリの断面図

【図３８】実施例９の書き込み線がゲート電極上に形成
されているメモリの断面図

【図３９】実施例９のメモリ素子を挟んで書き込み線が
二本あり、２本の書き込み線が素子分離領域及び／また
はゲート電極上に形成されているメモリの断面図

【符号の説明】

１基板２ソース領域３ドレイン領域４ゲート線５プラグ６ビット線９磁気抵抗効果膜１０書き込み線１１素子分離領域１２ソース電極１３ドレイン電極１４下部電極Ｂ１〜Ｂ３ビット線Ｓ１〜Ｓ３ソース線Ｗ１〜Ｗ３書き込み線Ｇ１〜Ｇ３ワード線（ゲート線）Ｔ１１〜Ｔ４３トランジスタＲ１１〜Ｒ４３可変抵抗（磁気抵抗効果膜）ＳＡセンスアンプ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１２月１２日（２００１．１２．
１２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】そして上記目的は、基板と該基板上に形成
された、少なくとも第１磁性膜と第２磁性層を有し、前
記第１と第２磁性層間に非磁性層を有する磁気抵抗素
子、と前記磁気抵抗素子の前記基板と対向する側に設け
られたビット線と、前記第１磁性層または第２磁性層の
磁化方向を電流によって発生する磁界により変化させる
書き込み線と、トランジスタと、からなるメモリにおい
て、前記トランジスタのドレイン領域の直上に、前記磁
気抵抗素子が形成されていることを特徴とするメモリに
よって達成される。

フロントページの続き (72)発明者関口芳信東京都大田区下丸子３丁目30番２号キヤノン株式会社内Ｆターム(参考） 5F083 FZ10 GA09 JA19 JA37 LA12 LA16 MA06 MA19 PR40

Claims

【特許請求の範囲】

【請求項１】基板と該基板上に形成された、少なくと
も第１磁性膜と第２磁性層を有し、前記第１と第２磁性
層間に非磁性層が挟まれた構造を有する磁気抵抗素子、
と前記磁気抵抗素子の前記基板と対向する側に設けられ
たビット線と、前記第１磁性層または第２磁性層の磁化方向を電流によ
って発生する磁界により変化させる書き込み線と、トランジスタと、からなるメモリにおいて、前記トランジスタのドレイン領域の直上に、前記磁気抵
抗素子が形成されていることを特徴とするメモリ。
【請求項２】前記第１及び第２の磁性膜の磁化容易軸
が膜面垂直方向であることを特徴とする請求項１に記載
のメモリ。
【請求項３】前記非磁性層が絶縁部分を有することを
特徴する請求項１または２に記載のメモリ。
【請求項４】前記基板上に前記磁気抵抗効果素子がマ
トリックス状に形成されていることを特徴とする請求項
１〜３のいずれか１項に記載のメモリ。
【請求項５】前記トランジスタのドレイン電極がドレ
イン領域面積の５０％以上を占有することを特徴とする
請求項１〜４のいずれか１項に記載のメモリ。
【請求項６】前記書き込み線が、磁気抵抗効果素子よ
り基板側に配置されていることを特徴とする請求項１〜
５のいずれか１項に記載のメモリ
【請求項７】前記基板上にトランジスタおよび書き込
み線が形成された後に、磁気抵抗効果素子が形成されて
いることを特徴とする請求項６に記載のメモリ。
【請求項８】前記書き込み線が、シリコン基板に形成
されたトランジスタの素子分離領域上、または、ゲート
電極上に絶縁層を介して配置されていることを特徴とす
る請求項６に記載のメモリ。
【請求項９】前記トランジスタのソース領域に接地電
極が接続されており、隣接する２つの磁気抵抗素子にお
いて、該接地電極が共有されていることを特徴とする請
求項４に記載のメモリ。
【請求項１０】前記書き込み線を前記磁気抵抗素子を
挟むように設け、前記書き込み線に互いに逆方向の電流
を流して前記磁気抵抗素子の磁性層の磁化状態を変化さ
せることを特徴とする請求項１に記載のメモリ。
【請求項１１】少なくとも１本の書き込み線が、前記
トランジスタの素子分離領域上、または、ゲート電極上
に絶縁層を介して配置されていることを特徴とする請求
項１０に記載のメモリ。
【請求項１２】前記書き込み線が、隣接する磁気抵抗
素子において共有されていることを特徴とする請求項４
に記載のメモリ。
【請求項１３】前記トランジスタのソース領域に接続
された前記接地電極が、前記書き込み線を兼ねることを
特徴とする請求項９に記載のメモリ。
【請求項１４】前記磁気抵抗膜が、前記トランジスタ
のドレイン領域に直接設けられていることを特徴とする
請求項１に記載のメモリ。
【請求項１５】前記トランジスタのゲート電極が、前
記書き込み線を兼ねることを特徴とする請求項１に記載
のメモリ。
【請求項１６】前記第１磁性層及び／または第２磁性
層が、希土類鉄族合金からなることを特徴とする請求項
１〜１５のいずれか１項に記載のメモリ。
【請求項１７】前記希土類鉄族合金のうち、希土類元
素が、Ｇｄ、Ｔｂ、Ｄｙのうち、少なくとも一種の元素
を含み、鉄族元素がＦｅ、Ｃｏのうち、少なくとも一種
の元素を含むことを特徴とする請求項１６に記載のメモ
リ。
【請求項１８】前記第１磁性層と前記非磁性層間と前
記第２磁性層と前記非磁性層間の少なくとも一方に、Ｆ
ｅ、Ｃｏのうち、少なくとも一つの元素を含む磁性層が
設けられていることを特徴とする請求項１７に記載のメ
モリ。
【請求項１９】請求項１記載のメモリの記録再生方法
において、前記第１磁性層の磁化方向をあらかじめ所定の方向に初
期化し、前記書き込み線に電流を流すことによって、前
記磁気抵抗素子の第２磁性層の磁化方向を決定して情報
を記録し、前記磁気抵抗素子の抵抗の絶対値を検出し
て、記録された情報を再生することを特徴とするメモリ
の記録再生方法。
【請求項２０】請求項１に記載のメモリの記録再生方
法において、前記書き込み線に電流を流すことによって、前記磁気抵
抗素子の第１磁性層の磁化方向を決定して情報を記録
し、前記第２磁性層の磁化方向を反転させて、そのとき
に生じる抵抗変化を検出して、記録された情報を再生す
ることを特徴とするメモリの記録再生方法。