JP2004343040A - 分割されたサブデジットラインを有する磁気ラムセル - Google Patents

分割されたサブデジットラインを有する磁気ラムセル Download PDF

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Abstract

【課題】 集積度を増加させるのに適した磁気ラムセルを提供する。
【解決手段】 分割されたデジットライン(split sub−digit
lines)を有する磁気ラムセルを提供する。前記磁気ラムセルは、半導体基板上部に配置された一組のサブデジットラインを具備する。前記一組のサブデジットラインは、平面上で互いに離隔されている。前記一組のサブデジットライン上に一つの磁気抵抗体が配置される。前記磁気抵抗体は、前記一組のサブデジットラインと重畳されるように配置される。前記磁気抵抗体は、前記一組のサブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続される。
【選択図】 図4

Description

本発明は、磁気ラム素子に関する。特に、本発明は、分割されたサブデジットラインを有する磁気ラムセル(Magnetic random access memory cells having split sub−digit lines)に関する。
磁気ラム素子は、低電圧、ならびに高速で動作することのできる不揮発性記憶素子として広く用いられている。前記磁気ラム素子の単位セルにおいて、データは、磁気抵抗体(magnetic resistor)の磁気トンネル接合(magnetic tunnel junction;MTJ)内に貯蔵される。前記磁気トンネル接合(MTJ)は、第1及び第2強磁性層(ferromagnetic layers)及びそれら間に介在されたトンネリング絶縁層(tunneling insulation layer)を含む。自由層(free layer)とも言われる前記第1強磁性層の磁気分極(magnetic polarization)は、前記磁気トンネル接合(MTJ)を横切る磁界を利用して変化させることができる。前記磁界は、前記磁気トンネル接合の周りを流れる電流により誘導することができ、前記自由層の磁気分極は、固定層(pinned layer)とも言われる前記第2強磁性層の磁気分極に平行であるか、または反平行(anti−parallel)であることもある。前記磁界を生成するための電流は前記磁気トンネル接合の周りに配置されたデジットライン(digit line)と呼ばれる導電層を通って流れる。
量子力学(quantum mechanics)に基つくスピントロニクス(spintronics)によると、前記自由層及び固定層内に磁気スピンが互いに平行となるように配列された場合に、前記磁気トンネル接合を通って流れるトンネリング電流は最大値を示す。これに反して、前記自由層及び固定層内に磁気スピンが互いに反平行となるように配列された場合に、前記磁気トンネル接合を通って流れるトンネリング電流は最小値を示す。従って、前記磁気ラムセルのデータは、前記自由層内の磁気スピンの方向によって決定される。
図1は、従来の磁気ラムセルを示す断面図である。
図1を参照すると、半導体基板1上に第1層間絶縁膜3が形成される。前記第1層間絶縁膜3上にデジットライン5が配置される。前記デジットライン5及び前記第1層間絶縁膜3は、第2層間絶縁膜7で覆われている。前記第2層間絶縁膜7上に前記デジットライン5の所定領域と重畳するように磁気抵抗体16が配置される。前記磁気抵抗体16は、順に積層された下部電極11、磁気トンネル接合13及び上部電極15を含む。前記磁気抵抗体16及び前記第2層間絶縁膜7は、第3層間絶縁膜17で覆われている。前記第3層間絶縁膜17上に前記上部電極15に電気的に接続されたビットライン19が配置される。
前記下部電極11は、前記半導体1の所定領域に電気的に接続されるべきである。従って、前記下部電極11は、前記デジットライン5よりも広い幅を有するように形成されるべきである。すなわち、前記下部電極11は、前記デジットライン5と重畳されない延長部Aを有するように形成されている。前記延長部Aは、前記第1及び第2層間絶縁膜3、7を貫通する下部電極プラグ9を通って前記半導体基板1の所定領域に電気的に接続される。
結論的に、前記下部電極11の延長部Aは、図1に示す従来の磁気ラムセルサイズを縮小(shrink)することを難しくする。
一方、垂直磁界(vertical magnetic field)を利用する磁気ラムセルが、特許文献1(Japaneses laid−open patent number 2002−176150)に開示されている。前記垂直磁界を利用するためには、前記特許文献1に記載されたように磁気トンネル接合の強磁性層としてガドリニウム(gadolinium:Gd)、テルビウム(terbium:Tb)、またはジスプロシウム(dysprosium:Dy)のような希土類金属(rare earth metal)を含有する合金膜(metal alloy layer)が採択されるべきである。
図2及び図3は、前記特許文献1に開示された磁気ラムセルを示す断面図である。
図2を参照すると、半導体基板21の上に下部層間絶縁膜23が積層される。前記下部層間絶縁膜23上に磁気抵抗体30が配置される。前記磁気抵抗体30は、順に積層された下部電極25、磁気トンネル接合27及び上部電極29を含む。また、前記磁気抵抗体30は、垂直な方向に向けて配列される磁気スピンを有する強磁性層を含む。前記磁気抵抗体30の両端の上部にそれぞれ第1及び第2デジットライン31a、31bが配置される。前記デジットライン31a、31bの上部を横切るように、ビットライン35が配置される。前記ビットライン35は、前記第1及び第2デジットライン31a、31b間の領域を貫通するビットラインコンタクトプラグ33を通って上部電極29に電気的に接続される。
前記磁気抵抗体30内の強磁性層を磁化させるためには、垂直磁界が要求される。前記垂直磁界は、前記デジットライン31a、31bを通って流れる電流により誘導される。この場合に、前記第1デジットライン31aを通って流れる電流は、前記第2デジットライン31bを通って流れる電流に対して反平行でなければならない。
また、前記磁気抵抗体30の磁化効率(magnetization efficiency)を向上させるためには、前記デジットライン31a、31bと前記磁気抵抗体30との間の重畳幅(overlap width;B)を減少させねばならない。しかし、図2に示された磁気ラムセルの縮小には制約(limitation)が伴う。
図3を参照すると、半導体基板41の上に層間絶縁膜43が積層される。前記層間絶縁膜43内に一組のデジットライン45a、45bが配置される。前記デジットライン45a、45b間の前記層間絶縁膜43の上に磁気抵抗体54が配置される。前記磁気抵抗体54は、順に積層された下部電極49、磁気トンネル接合51及び上部電極53を含む。前記下部電極49は、前記デジットライン45a、45b間の前記層間絶縁膜43を貫通する下部電極コンタクトプラグ47を通って前記半導体基板41の所定領域に電気的に接続される。また、前記上部電極53は、前記磁気抵抗体54の上部を横切るビットライン55に電気的に接続される。図3で示す磁気ラムセルもまた、垂直な方向に向けて配列される磁気スピンを有する強磁性層を採択する。これにより、前記磁気ラムセルの縮小に制約が伴う。
特開2002−176150号公報
本発明が解決しようとする技術的課題は、集積度を増加させるのに適した磁気ラムセルを提供することである。
前記技術的課題を解決するために本発明は、磁気ラムセルを提供する。本発明の実施例で前記磁気ラムセルは、磁気ラム基板、前記磁気ラム基板上の磁気抵抗体、及び前記磁気抵抗体と前記磁気ラム基板との間に第1及び第2デジットライン(ここでは、サブデジットラインとも言われる)を含む。前記第1及び第2デジットラインは、前記磁気抵抗体の下部に位置し、延長される。いくつかの実施例で、前記磁気抵抗体は、磁気抵抗体コンタクトプラグと電気的に接続され、前記磁気抵抗体コンタクトプラグは、前記磁気抵抗体から前記第1及び第2デジットライン間の前記磁気基板に向けて延長される。他の実施例で、第1及び第2側壁スペーサーが提供される。前記第1及び第2側壁スペーサーは、それぞれ前記第1及び第2デジットラインの側壁の上で互いに向かい合うように位置する。この場合に、前記磁気抵抗体コンタクトプラグは、第1及び第2側壁スペーサー間の領域を貫通する。
他の実施例で、前記第1及び第2デジットラインは、前記磁気抵抗体を通り一つのデジットラインに合併される。また、他の実施例で、前記第1及び第2デジットラインは、平行するように連結される。また、他の実施例で、前記磁気抵抗体は、幅と前記幅よりも大きい長さとを有する延長された磁気抵抗体であり、前記磁気抵抗体は、その長さ方向に沿って延長されて前記第1及び第2デジットラインを横切る。また、他の実施例で、前記磁気ラムセルは、前記磁気抵抗体と前記磁気ラム基板との間で合併されたデジットラインを含む。この場合に、前記合併されたデジットラインは、前記磁気抵抗体の下部で前記合併されたデジットラインの一部分を貫通するホールを備え、前記ホールは、前記磁気抵抗体の下部で第1及び第2デジットラインを限定する。
前記技術的課題を解決するために本発明は、分割されたサブデジットラインを有する磁気ラムセルを提供する。前記磁気ラムセルは、半導体基板上部に配置された第1及び第2サブデジットライン(first and second sub−digit lines)と前記第1及び第2サブデジットラインの上に配置された一つの磁気抵抗体とを含む。前記第1及び第2サブデジットラインは、平面上で互いに離隔される。また、前記磁気抵抗体は、前記第1及び第2デジットラインと重畳するように配置される。前記磁気抵抗体は、前記第1及び第2サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続される。
前記第1及び第2サブデジットラインは、一つの方向に沿って延長されて互いに平行する場合もある。この場合に、前記第1及び第2サブデジットラインを通って流れる電流は、常に前記第2サブデジットラインを通って流れる電流と平行である。
これとは違って、前記第1及び第2サブデジットラインは、一つの方向に沿って延長され、隣接するセル間の領域で互いに接触して一つの統合されたデジットライン(a merged digit line)を構成する。その結果、前記統合されたデジットラインは、前記磁気抵抗体の中心部の下部に開口部を有する。前記磁気抵抗体は、前記開口部を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板に電気的に接続される。
本発明の一つの実施例によれば、前記磁気ラムセルは、半導体基板の所定領域に形成されたアクセスモストランジスターを具備する。前記アクセスモストランジスターの上部に第1及び第2サブデジットラインが配置される。前記第1及び第2サブデジットラインは、平面上で互いに平行するように配置される。前記第1及び第2サブデジットライン上部に一つの磁気抵抗体が配置される。従って、前記磁気抵抗体は、前記第1及び第2サブデジットラインと重畳される。また、前記磁気抵抗体は、前記第1及び第2サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続される。前記磁気抵抗体の上部にビットラインが配置される。前記ビットラインは、前記磁気抵抗体の上部面に電気的に接続される。また、前記ビットラインは、前記第1及び第2サブデジットラインの上部を横切って配置される。
本発明の一つの実施例によれば、前記磁気ラムセルは、半導体基板の所定領域に形成されたアクセスモストランジスターを含む。前記アクセスモストランジスターの上部に一つの統合されたデジットライン(a merged digit line)が配置される。前記統合されたデジットラインは、その所定領域を貫通する開口部を有する。従って、前記開口部の両サイドにそれぞれ部分的に分割された第1及び第2サブデジットラインが位置する。前記開口部の上部に一つの磁気抵抗体が配置される。前記磁気抵抗体は、前記第1及び第2サブデジットラインと重畳する。前記磁気抵抗体は、前記開口部の中心を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続される。前記磁気抵抗体の上部にビットラインが配置され、前記ビットラインは、前記磁気抵抗体の上部面に電気的に接続される。また、前記ビットラインは、前記統合されたデジットラインの上部を横切るように配置される。
前述のように本発明は、均一な磁界と共にコンパクトな磁気ラムセルを具現することができる。これにより、磁気ラム素子の集積度を増加させることができる。
以下、添付した図面を参照しながら、本発明の望ましい実施例を詳しく説明する。しかし、本発明は、ここに説明された実施例に限定されず、他の形態で具体化されることもある。むしろ、ここで説明される実施例は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想が十分に伝わるようにするため提供されるものである。図面において、層及び領域の厚みは明確性を計らうために誇張されたものである。また、層が違う層、または基板「上」にあると言われた場合、それは、他の層、または基板上に直接形成することができるか、またはそれらの間に他の層を介在させることもある。明細書の全体にかけて同一の参照番号は、同一の構成要素を示す。
図4は、本発明の第1実施例による一組の磁気ラムセルを示す平面図である。
図4を参照すると、半導体基板(図示せず)の所定領域に活性領域103aが配置される。前記活性領域103aを横切って第1及び第2平行するワードライン107a、107bが配置される。これにより、前記活性領域103aに直列に連結された第1及び第2アクセスモストランジスターが形成される。前記第1及び第2ワードライン107a、107b間の前記活性領域103aは、前記第1及び第2アクセスモストランジスターが共有する共通ソース領域に該当する。前記第1ワードライン107aに隣接し、前記共通ソース領域の反対側に位置する前記活性領域103aは、前記第1アクセスモストランジスターのドレーン領域に該当し、前記第2ワードライン107bに隣接し、前記共通ソース領域の反対側に位置する前記活性領域103aは、前記第2アクセスモストランジスターのドレーン領域に該当する。
前記共通ソース領域は、共通ソースラインコンタクトホール111sにより露出される。
前記共通ソースラインコンタクトホール111sは、前記活性領域103aの上部を横切る共通ソースライン115sで覆われる。結果的に、前記共通ソースライン115sは、前記共通ソースラインコンタクトホール111sを通って前記共通ソース領域に電気的に接続される。
一方、前記第1及び第2アクセスモストランジスターの上部にそれぞれ第1及び第2デジットライン119a、119bが配置される。前記第1デジットライン119aは、一組の平行するサブデジットライン(sub−digit lines)119a′、119a″を含む。これと同様に、前記第2デジットライン119bもまた、一組の平行するサブデジットライン119b′、119b″を含む。前記サブデジットライン119a′、119a″、119b′、119b″は、延長されて前記共通ソースライン115sに平行する。前記第1サブデジットライン119a′を通って流れる電流は、常に第2サブデジットライン119a″を通って流れる電流と同じ方向を有する。また、第1サブデジットライン119b′を通って流れる電流は、常に第2サブデジットライン119b″を通って流れる電流と同じ方向を有する。例えば、前記第1サブデジットライン119a′に入力された電流が正のx軸方向(positive x−axis direction)に向けて流れるとしたら、前記第2サブデジットライン119a″に入力される電流もまた、前記正のx軸方向に向けて流れる。この場合に、前記第1及び第2サブデジットライン119a′、119a″の上部面の上に誘導される水平磁界成分(horizontal magnetic field elements)は、すべて負のy軸方向(negative y−axis direction)に向けて分布する。
前記第1及び第2デジットライン119a、119b上部にそれぞれ第1及び第2磁気抵抗体136a、136bが配置される。結果的に、前記第1及び第2磁気抵抗体136a、136bは、それぞれ前記第1及び第2デジットライン119a、119bに重畳されるように配置される。前記第1及び第2磁気抵抗体136a、136bのそれぞれは、順に積層された下部電極、磁気トンネル接合(MTJ)及び上部電極を含む。前記磁気トンネル接合(MTJ)は、順に積層されたピニング層(a pinning layer)、固定層(a pinned layer)、トンネリング層(a tunneling layer)及び自由層(a free layer)を含む。前記固定層及び自由層は、特許文献1に記載された希土類金属とは異なる一般的な強磁性体層である。すなわち、本発明による磁気ラムセルは、水平方向(horizontal direction)に向けて配列される磁気スピンを有する強磁性体層を採択する。これは、本発明による磁気ラムセルが水平磁界を利用するからである。
前記第1磁気抵抗体136aは、前記第1デジットライン119aを構成する前記第1及び第2サブデジットライン119a′、119a″間のギャップ領域を貫通する第1磁気抵抗体コンタクトホール127aを通って前記第1アクセスモストランジスターのドレーン領域に電気的に接続される。これと同様に、前記第2磁気抵抗体136bは、前記第2デジットライン119bを構成する前記第1及び第2サブデジットライン119b′、119b″間のギャップ領域を貫通する第2磁気抵抗体コンタクトホール127bを通って前記第2アクセスモストランジスターのドレーン領域に電気的に接続される。
前記磁気抵抗体136a、136bのそれぞれは、図4に示したように、平面上で長さL及び前記長さLよりも小さい幅Wを有することができる。望ましくは,前記磁気抵抗体136a、136bは、図4に示したように前記第1及び第2デジットライン119a、119bを横切るように配置する。この場合に、前記x軸線上に配列されるセル間の間隔を減少させることができ、前記サブデジットライン119a′、119a″、119b′、119b″をパターニングするための工程余裕度(process margin)を増加させることができる。結果的に、複雑な製造工程の使用なしでコンパクトな磁気ラムセルを具現できる。
前記第1及び第2磁気抵抗体136a、136bの上部にビットライン141が配置される。前記ビットライン141は、前記デジットライン119a、119bの上部を横切るように配置される。前記ビットライン141は、第1及び第2ビットラインコンタクトホール137a、137bを通って前記第1及び第2磁気抵抗体136a、136bに電気的に接続される。
図5は、本発明の第2実施例による磁気ラムセルを示す平面図である。本実施例は、デジットラインの形態(configuration)において、図4で示された第1実施例とは異なる。
図5を参照すると、半導体基板(図示せず)に第1実施例と同じ構造を有する第1アクセスモストランジスターが配置される。前記第1アクセスモストランジスター上部に第1統合されたデジットライン(a merged digit line)119cが配置される。前記第1統合されたデジットライン119cは、その所定領域を貫通する開口部Hを有する。前記開口部Hは、前記第1アクセスモストランジスターの上部に位置する。結果的に、前記第1統合されたデジットライン119cは、前記開口部Hの両サイドに配置された一組のサブデジットラインを含む。しかし、前記一組のサブデジットラインは、前述した第1実施例とは異なり図5で示されたようにx軸上の隣接するセル間の領域で互いに接触する。
前記開口部Hは、長さL及び前記長さよりも小さい幅Wを有することができる。この場合に、前記開口部Hは、前記統合されたデジットライン119cに平行であることが望ましい。前記統合されたデジットライン119c上部に図4に示す前記第1磁気抵抗体136aが配置される。前記開口部Hは、第1磁気抵抗体136aで覆われる。前記第1磁気抵抗体136aは、第1実施例で説明したように長さL及び幅Wを有することができる。この場合に、前記第1磁気抵抗体136aは、図5に示したように前記統合されたデジットライン119cの上部を横切るように配置されることが望ましい。また、前記第1磁気抵抗体136aの幅Wは、前記開口部Hの長さLよりも小さいことが望ましい。これは、前記開口部Hの両端に隣接する前記統合されたデジットライン119cを流れる電流により誘導される磁界(前記y軸に非平行である磁界)の影響を排除するためである。
前記第1磁気抵抗体136aは、前記開口部Hの中心を貫通する第1磁気抵抗体コンタクトホール127aを通って前記第1アクセスモストランジスターのドレーン領域に電気的に接続される。
一方、本発明は、図4及び図5で示す実施例から変形(modification)されることもある。例えば、前記第1デジットライン119a或いは119cは、前記第1磁気抵抗体136aの上部に配置されることもある。この場合に、前記ビットライン141は、第1デジットライン119aを構成する前記一組のサブデジットライン(図4の119a′及び119a″)間のギャップ領域、または前記第1デジットライン119cの開口部Hを貫通するビットラインコンタクトホールを通って前記第1磁気抵抗体136aに電気的に接続される。
図6、図7、図8、及び図9を参照しながら本発明の実施例による磁気ラムセルの製造方法を説明する。
図6、図7、図8、及び図9は、図4の切断線I−Iにより取られた断面図である。
図4及び図6を参照すると、半導体基板101の所定領域に素子分離膜103を形成して活性領域103aを限定する。前記活性領域103a上にゲート絶縁膜105を形成する。前記ゲート絶縁膜105を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート絶縁膜をパターニングして前記活性領域103aを横切る一組の平行なゲート電極、すなわち第1及び第2ワードライン107a、107bを形成する。
続いて、前記活性領域103aに通常のイオン注入技術を使用してソース/ドレーン領域を形成する。その結果、前記第1及び第2ワードライン107a、107b間の前記活性領域103aに共通ソース領域109sが形成される。また、前記第1ワードライン107aに隣接し、前記共通ソース領域109sの反対側に位置した前記活性領域103aに第1ドレーン領域109d′が形成され、前記第2ワードライン107bに隣接し、前記共通ソース領域109sの反対側に位置した前記活性領域103aに第2ドレーン領域109d″が形成される。前記第1ワードライン107a、第1ドレーン領域109d′及び共通ソース領域109sは、第1アクセスモストランジスターを構成する。これと同様に、前記第2ワードライン107b、第2ドレーン領域109d″及び共通ソース領域109sは、第2アクセスモストランジスターを構成する。
前記第1及び第2アクセスモストランジスターを有する半導体基板の全面上に第1層間絶縁膜111を形成する。
図4及び図7を参照すると、前記第1層間絶縁膜111及び前記ゲート導電膜105をパターニングして前記第1及び第2ドレーンパッドコンタクトホール111d′、111d″と共に共通ソースラインコンタクトホール111sを形成する。前記第1及び第2ドレーンパッドコンタクトホール111d′、111d″は、それぞれ前記第1及び第2ドレーン領域109d′、109d″を露出させるように形成される。また、前記共通ソースラインコンタクトホール111sは、前記共通ソース領域109sを露出させるように形成される。前記第1ドレーンパッドコンタクトホール111d′、第2ドレーンパッドコンタクトホール111d″及び共通ソースラインコンタクトホール111s内にそれぞれ通常の方法を使用して第1ドレーンパッドコンタクトプラグ113d′、第2ドレーンパッドコンタクトプラグ113d″及び共通ソースラインコンタクトプラグ113sを形成する。
前記コンタクトプラグ113s、113d′、113d″を有する半導体基板の全面上に導電膜を形成する。前記導電膜をパターニングして第1及び第2ドレーンパッド115d′、115d″と共に共通ソースライン115sを形成する。前記第1及び第2ドレーンパッド115d′、115d″は、それぞれ前記第1及び第2レーンパッドコンタクトプラグ113d′、113d″を覆うように形成し、前記共通ソースライン115sは、前記共通ソースラインコンタクトプラグ113sを覆うように形成する。前記共通ソースライン115sは、前記活性領域103aの上部を横切るように形成する。前記第1及び第2ドレーンパッド115d′、115d″と共に前記共通ソースライン115sを含む半導体基板の全面上に第2層間絶縁膜117を形成する。
図4及び図8を参照すると、前記第2層間絶縁膜117上に導電膜を形成し、前記導電膜をパターニングして第1及び第2アクセスモストランジスターの上部をそれぞれ横切る第1及び第2デジットライン119a、119bを形成する。前記第1及び第2デジットライン119a、119bのそれぞれは、図4及び図8に示したように一組の平行なサブデジットラインを有するように形成されている。詳しくは、前記第1デジットライン119aは、第1及び第2平行するサブデジットライン119a′、119a″を有するように形成され、前記第2デジットライン119bは、第1及び第2平行するサブデジットライン119b′、119b″を有するように形成されている。前記サブデジットライン119a′、119a″、119b′、119b″は、前記ワードライン107a、107bに平行するように形成されている。
さらに、前記第1及び第2デジットライン119a、119b上にキャッピング膜パターン121が積層されることもある。この場合に、前記キャッピング膜パターン121は、通常の層間絶縁膜として使用されるシリコン酸化膜に対して食刻選択比を有する絶縁膜で形成するのが望ましい。例えば、前記キャッピング膜パターン121は、シリコン窒化膜、またはシリコン酸窒化膜(SiON)で形成することもできる。前記デジットライン119a、119b及びその上の前記キャッピング膜パターン121は、デジットラインパターンを構成する。前記デジットラインパターンの側壁上に通常の方法を使用してスペーサー123を形成するのが望ましい。前記スペーサー123もまた、通常の層間絶縁膜として使用されるシリコン酸化膜に対して食刻選択比を有する絶縁膜で形成するのが望ましい。すなわち、前記スペーサー123は、シリコン窒化膜、またはシリコン酸窒化膜(SiON)で形成することもできる。前記キャッピング膜パターン121を形成する工程を省略する場合、前記スペーサー123は、前記デジットライン119a、119b、すなわち前記サブデジットライン119a′、119a″、119b′、119b″の側壁上に形成される。
前記デジットラインパターン及びスペーサー123を有する半導体基板の全面上に第3層間絶縁膜125を形成する。前記第3層間絶縁膜125及び第2層間絶縁膜117を連続的にパターニングして前記第1ドレーンパッド115d′を露出させる第1磁気抵抗体コンタクトホール127a及び前記第2ドレーンパッド115″を露出させる第2磁気抵抗体コンタクトホール127bを形成する。前記第1磁気抵抗体コンタクトホール127aは、前記第1デジットライン119aを構成する前記サブデジットライン119a′、119a″間のギャップ領域を貫通するように形成される。これと同様に、前記第2磁気抵抗体コンタクトホール127bは、前記第2デジットライン119bを構成する前記サブデジットライン119b′、119b″間のギャップ領域を貫通するように形成されている。前記磁気抵抗体コンタクトホール127a、127bを形成する間、前記キャッピング膜パターン121及びスペーサー123は、食刻阻止膜の役割をする。結果的に、前記磁気抵抗体コンタクトホール127a、127bは、自己整列コンタクト技術(self−aligned contact technique)を使用して形成される。
図4及び図8を参照すると、前記第1及び第2磁気抵抗体コンタクトホール127a、127b内にそれぞれ通常の方法を使用して第1及び第2磁気抵抗体コンタクトプラグ129a、129bを形成する。前記磁気抵抗体コンタクトプラグ129a、129bを有する半導体基板の全面上に下部電極膜、磁気トンネル接合膜(a magnetic tunnel junction layer)及び上部電極膜を順に形成する。前記磁気トンネル接合膜は、ピニング膜(a pinning layer)、固定膜(a pinned layer)、トンネリング絶縁膜(a tunneling insulation layer)及び自由膜(a free layer)を順に積層させて形成する。前記固定膜及び自由膜は、CoFe膜、またはNiFe膜のような強磁性体膜で形成し、前記ピニング膜は、PtMn膜、IrMn膜、またはFeMn膜のような反強磁性体膜(anti−ferromagnetic layer)で形成する。または、前記トンネリング絶縁膜は、アルミニウム酸化膜(Al)、ハフニウム酸化膜(HfO)、タンタラム酸化膜(TaO)のような絶縁膜で形成することができる。
前記磁気トンネル接合膜は、平坦(flat)であることが望ましい。しかし、前記磁気トンネル接合膜の平坦度(flatness)は、前記下部電極膜の表面プロファイル(surface profile)に直接的に影響を与える。従って、前記磁気トンネル接合膜を形成する前に前記下部電極膜は、化学機械的研磨工程を使用して平坦化させるのが望ましい。
前記上部電極膜、磁気トンネル接合膜及び下部電極膜をパターニングして前記第1及び第2磁気抵抗体コンタクトプラグ129a、129bをそれぞれ覆う第1及び第2磁気抵抗体136a、136bを形成する。その結果、前記第1磁気抵抗体136aは、順に積層された第1下部電極131a、第1磁気トンネル接合133a及び第1上部電極135aを含み、前記第2磁気抵抗体136bは、順に積層された第2下部電極131b、第2磁気トンネル接合133b及び第2上部電極135bを含む。前記第1下部電極131aは、前記第1磁気抵抗体コンタクトホール127a内の前記第1磁気抵抗体コンタクトプラグ129aを通って前記第1ドレーン領域109d′に電気的に接続され、前記第2下部電極131bは、前記第2磁気抵抗体コンタクトホール127b内の前記第2磁気抵抗体コンタクトプラグ129bを通って前記第2ドレーン領域109d″に電気的に接続される。前記第1磁気抵抗体136aは、前記第1デジットライン119a、すなわち前記第1及び第2サブデジットライン119a′、119a″と重畳するように形成され、第2磁気抵抗体136bは、前記第2デジットライン119b、すなわち前記第1及び第2サブデジットライン119b′、119b″と重畳するように形成される。前記第1及び第2磁気抵抗体136a、136bのそれぞれは、図4で示されたように、平面上で長さL及び前記長さよりも小さい幅Wを有することができる。この場合に、前記磁気抵抗体136a、136bは、前記デジットライン119a、119bを横切るように形成されることが望ましい。
前記第1及び第2磁気抵抗体136a、136bを含む半導体基板の全面上に第4層間絶縁膜137を形成する。前記第4層間絶縁膜137をパターニングして前記第1及び第2上部電極135a、135bをそれぞれ露出させる前記第1及び第2ビットラインコンタクトホール137a、137bを形成する。前記第4層間絶縁膜137上にビットライン141を形成する。前記ビットライン141は、前記第1及び第2ビットラインコンタクトホール137a、137bを覆うように形成される。これによって、前記ビットライン141は、前記第1ビットラインコンタクトホール137aを通って前記第1上部電極135aに電気的に接続される。また、前記ビットライン141は、前記第2ビットラインコンタクトホール137bを通って前記第2上部電極135bに電気的に接続される。前記ビットライン141を形成する前に、前記第1及び第2ビットラインコンタクトホール137a、137b内にそれぞれ第1及び第2ビットラインコンタクトプラグ139a、139bを形成することができる。
図5で示された磁気ラムセルもまた図6、図7,図8及び図9で説明された実施例と同じ方法を使用して製造できると言うことは当業者としては自明である。
図10は、従来の磁気ラムセルにおいて、デジットラインを通って流れる電流によって誘導される磁界を計算するのに使用される構造を示す断面図である。
図10を参照すると、前記デジットライン5は、幅5W及び厚さ5Tを有し、前記デジットライン5の上部に前記磁気トンネル接合(MTJ)13が配置される。前記磁気トンネル接合13は、長さ13Lを有し、前記デジットライン5を横切るように配置されている。特に、前記磁気トンネル接合13の中心点13cは、前記デジットライン5の中心点5aを通る垂直軸線CA上に位置する。前記磁気トンネル接合13は、前記デジットライン5の上部面から間隔7Dほど離隔されている。前記デジットライン5と前記磁気トンネル接合13との間の領域は、シリコン酸化物からなる層間絶縁膜7で満たされる。結果的に、前記間隔7Dは、前記デジットライン5と前記磁気トンネル接合13との間に介在された前記層間絶縁膜7の厚さと同じである。
図11は、本発明による磁気ラムセルにおいて、一組のサブデジットライン(sub−digit lines)を通って流れる電流によって誘導される磁界を計算するのに使用される構造を示す断面図である。
図11を参照すると、前記一組のサブデジットライン、すなわち第1及び第2サブデジットライン119′、119″は、それぞれ第1及び第2幅119W′、119W″を有する。また、前記サブデジットライン119′、119″は、厚さ119Tを有する。前記サブデジットライン119′、119″は、間隔119Sほど互いに離隔されている。前記サブデジットライン119′、119″は、シリコン酸化物からなる層間絶縁膜125で覆われている。前記層間絶縁膜125上に前記サブデジットライン119′、119″と重畳するように磁気トンネル接合133が配置される。特に、前記磁気トンネル接合133の中心点133cは、前記サブデジットライン119′、119″間のギャップ領域の中心点を通る垂直軸線CA上に位置する。前記磁気トンネル接合133は、長さ133Lを有し、前記サブデジットライン119′、119″を横切るように配置されている。前記サブデジットライン119′、119″と前記磁気トンネル接合133との間に介在された前記層間絶縁膜125は、厚さ125Dを有する。結果的に、前記磁気トンネル接合133は、前記サブデジットライン119′、119″の上部面から前記厚さ125Dほど離隔されている。
図12は、図10及び図11で示されたデジットラインを通って流れる電流によって誘導される磁界の計算結果を示したグラフである。このグラフで、横軸は、前記デジットラインに加えられた電流を示し、縦軸は、前記磁気抵抗体の各地点(various positions)での磁界値を示す。本発明において、前記電流は、第1サブデジットライン119′に加えられる第1電流及び第2サブデジットライン119″に加えられる第2電流の合計である。前記第1電流及び第2電流は、同じ方向に向けて流れるように加えられる。ここで、「●」により表示されたデータは、図10で示された磁気トンネル接合13の下部面の中心点での磁界に該当し、「▼」により表示されたデータは、図10で示された磁気トンネル接合13の下部面の周りでの磁界に該当する。また、「■」により表示されたデータは、図11で示された磁気トンネル接合133の下部面の中心点Cでの磁界に該当し、「▲」により表示されたデータは、図11で示された磁気トンネル接合133の下部面の周りEでの磁界に該当する。
本グラフで示されたデータは、図10及び図11で示された前記層間絶縁膜7,125を3.9の誘電常数を有するシリコン酸化膜と見なして計算する。この場合に、図10及び図11で示された各構成要素(elements)の大きさ(dimensions)は、次の〔表1〕に記載される。
Figure 2004343040
図12で示されたように、本発明による磁気ラムセルの磁気トンネル接合での磁界は、位置に関係なく均一である。これに反して、従来の磁気ラムセルの磁気トンネル接合での磁界は、位置によって不均一である。
従来の磁気ラムセルを示す断面図である。 他の従来の磁気ラムセルを示す断面図である。 他の従来の磁気ラムセルを示す断面図である。 本発明の一つの実施例による一組の磁気ラムセルを示す平面図である。 本発明の他の実施例による磁気ラムセルを示す平面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 図1で示された磁気ラムセルの特性をシミュレーションするのに使われた構造を示す断面図である。 本発明の実施例による磁気ラムセルの特性をシミュレーションするのに使われた構造を示す断面図である。 図10及び図11で示された磁気ラムセルの特性をシミュレーションした結果を示すグラフである。
符号の説明
119a′,119b′ 第1サブデジットライン
119a″,119b″ 第2サブデジットライン
127a 第1磁気抵抗体コンタクトホール
127b 第2磁気抵抗体コンタクトホール
136a 第1磁気抵抗体
136b 第2磁気抵抗体

Claims (29)

  1. 半導体基板上部に配置され、平面上で互いに離隔された第1及び第2サブデジットライン(first and second sub−digit lines)と、
    前記第1及び第2サブデジットライン上に配置され、前記第1及び第2サブデジットラインと重畳された一つの磁気抵抗体と、を含み、
    前記磁気抵抗体は前記第1及び第2サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続されることを特徴とする磁気ラムセル。
  2. 請求項1記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向(length direction)が前記第1及び第2サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
  3. 請求項1記載の磁気ラムセルにおいて、
    前記第1及び第2サブデジットラインは、一つの方向(a single direction)に沿って延長されて互いに平行していることを特徴とする磁気ラムセル。
  4. 請求項3記載の磁気ラムセルにおいて、
    前記第1サブデジットラインを通って流れる電流の方向は、常に前記第2サブデジットラインを通って流れる電流の方向と同じであることを特徴とする磁気ラムセル。
  5. 請求項1記載の磁気ラムセルにおいて、
    前記第1及び第2サブデジットラインは、一つの方向に沿って延長され、隣接するセル間の領域で互いに接続されて前記磁気抵抗体の中心部の下部に開口部を有する一つの統合されたデジットライン(a merged digit line)を構成し、
    前記磁気抵抗体は前記開口部を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板に電気的に接続されることを特徴とする磁気ラムセル。
  6. 請求項5記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さの方向(length direction)が前記第1及び第2サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
  7. 請求項6記載の磁気ラムセルにおいて、
    前記磁気抵抗体の幅は、前記統合されたデジットラインに平行する前記開口部の長さよりも小さいことを特徴とする磁気ラムセル。
  8. 請求項1記載の磁気ラムセルにおいて、
    前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインを含み、前記ビットラインは前記サブデジットラインの上部を横切るように配置されていることを特徴とする磁気ラムセル。
  9. 請求項1記載の磁気ラムセルにおいて、
    前記磁気抵抗体は、順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネル接合を含み、前記固定層及び前記自由層は水平方向を向けて配列される磁気スピンを有する強磁性体層であることを特徴とする磁気ラムセル。
  10. 半導体基板の所定領域に形成されたアクセスモストランジスターと、
    前記アクセスモストランジスターの上部に配置された第1及び第2平行するサブデジットラインと、
    前記第1及び第2サブデジットライン上部に配置されて前記第1及び第2サブデジットラインと重畳し、前記第1及び第2サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って、前記アクセスモストランジスターのドレーン領域に電気的に接続された一つの磁気抵抗体と、
    前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインと、を含み、
    前記ビットラインは前記第1及び第2サブデジットラインの上部を横切ることを特徴とする磁気ラムセル。
  11. 請求項10記載の磁気ラムセルにおいて、
    前記アクセスモストランジスターのソース領域に電気的に接続された共通ソースラインをさらに含み、前記共通ソースラインは前記サブデジットラインに平行するように配置されることを特徴とする磁気ラムセル。
  12. 請求項10記載の磁気ラムセルにおいて、
    前記第1サブデジットラインを通って流れる電流の方向は、常に前記第2サブデジットラインを通って流れる電流の方向と同一であることを特徴とする磁気ラムセル。
  13. 請求項10記載の磁気ラムセルにおいて、
    前記サブデジットラインの側壁及び上部面をそれぞれ覆うスペーサー及びキャピング膜をさらに含み、前記スペーサー及び前記キャピング膜は、前記磁気抵抗体コンタクトホールを形成する間に食刻阻止膜の役割をすることを特徴とする磁気ラムセル。
  14. 請求項10記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向(length direction)が前記第1及び第2サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
  15. 請求項10記載の磁気ラムセルにおいて、
    前記磁気抵抗体は順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネルを含み、前記固定層及び前記自由層は水平方向に向けて、配列される磁気スピンを有する強磁性体層であることを特徴とする磁気ラムセル。
  16. 半導体基板の所定領域に形成されたアクセスモストランジスターと、
    前記アクセスモストランジスターの上部に配置され、その領域を貫通する開口部を有する一つの統合されたデジットライン(a merged digit line)と、
    前記開口部の上部に配置され、前記統合されたデジットラインと重畳され、前記開口部の中心を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続された一つの磁気抵抗体と、
    前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインと、を含み、
    前記ビットラインは前記統合されたデジットラインの上部を横切ることを特徴とする磁気ラムセル。
  17. 請求項16記載の磁気ラムセルにおいて、
    前記アクセスモストランジスターのソース領域に電気的に接続された共通ソースラインをさらに含み、前記共通ソースラインは前記サブデジットラインに平行するように配置されることを特徴とする磁気ラムセル。
  18. 請求項16記載の磁気ラムセルにおいて、
    少なくとも前記開口部の側壁及び前記統合されたデジットラインの上部面をそれぞれ覆うスペーサー及びキャピング膜を含み、前記スペーサー及び前記キャピング膜は前記磁気抵抗体コンタクトホールを形成する間に食刻阻止膜の役割をすることを特徴とする磁気ラムセル。
  19. 請求項16記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向(length direction)が前記統合されたデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
  20. 請求項19記載の磁気ラムセルにおいて、
    前記磁気抵抗体の幅は、前記統合されたデジットラインに平行する前記開口部の長さよりも小さいことを特徴とする磁気ラムセル。
  21. 請求項16記載の磁気ラムセルにおいて、
    前記磁気抵抗体は順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネル接合を含み、前記固定層及び前記自由層は水平方向に向けて配列されるスピンを有する強磁性体層であることを特徴とする磁気ラムセル。
  22. 磁気ラム基板と、
    前記磁気ラム基板上の磁気抵抗体と、
    前記磁気抵抗体と前記磁気ラム基板との間に介在され、前記磁気抵抗体の下部で延長される第1及び第2デジットラインと、
    を含むことを特徴とする磁気ラムセル。
  23. 請求項22記載の磁気ラムセルにおいて、
    前記磁気抵抗体に電気的に接続され、前記磁気抵抗体から前記第1及び第2デジットライン間の前記磁気ラム基板に向けて延長された磁気抵抗体コンタクトプラグをさらに含むことを特徴とする磁気ラムセル。
  24. 請求項23記載の磁気ラムセルにおいて、
    前記第1及び第2デジットラインの側壁上にそれぞれ位置して互いに向かい合う第1及び第2側壁スペーサーをさらに含み、前記磁気抵抗体コンタクトプラグは前記第1及び第2側壁スペーサー間の領域を貫通するように延長されることを特徴とする磁気ラムセル。
  25. 請求項22記載の磁気ラムセルにおいて、
    前記第1及び第2デジットラインは、前記磁気抵抗体を通って一つのデジットラインに合併されることを特徴とする磁気ラムセル。
  26. 請求項22記載の磁気ラムセルにおいて、
    前記磁気抵抗体は幅及び前記幅よりも大きい長さを有する延長された磁気抵抗体であり、前記磁気抵抗体は前記磁気抵抗体の長さ方向に沿って延長されて前記第1及び第2デジットラインを横切ることを特徴とする磁気ラムセル。
  27. 請求項22記載の磁気ラムセルにおいて、
    前記第1及び第2デジットラインは前記磁気抵抗体と前記磁気ラム基板との間で合併され、前記磁気抵抗体の下部で延長され、前記合併されたデジットラインは前記磁気抵抗体の下部に位置するホールを有し、前記第1及び第2デジットラインは、前記ホールにより画定されることを特徴とする磁気ラムセル。
  28. 請求項23記載の磁気ラムセルにおいて、
    前記磁気ラム基板に形成され、前記磁気抵抗体コンタクトプラグに電気的に接続されたトランジスターをさらに含むことを特徴にする磁気ラムセル。
  29. 請求項22記載の磁気ラムセルにおいて、
    前記第1及び第2デジットラインは、互いに平行するように電気的に連結されることを特徴とする磁気ラムセル。
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