JP2004343040A - 分割されたサブデジットラインを有する磁気ラムセル - Google Patents

Abstract

【課題】 集積度を増加させるのに適した磁気ラムセルを提供する。
【解決手段】 分割されたデジットライン（ｓｐｌｉｔ ｓｕｂ−ｄｉｇｉｔ
ｌｉｎｅｓ）を有する磁気ラムセルを提供する。前記磁気ラムセルは、半導体基板上部に配置された一組のサブデジットラインを具備する。前記一組のサブデジットラインは、平面上で互いに離隔されている。前記一組のサブデジットライン上に一つの磁気抵抗体が配置される。前記磁気抵抗体は、前記一組のサブデジットラインと重畳されるように配置される。前記磁気抵抗体は、前記一組のサブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続される。
【選択図】 図４

Description

本発明は、磁気ラム素子に関する。特に、本発明は、分割されたサブデジットラインを有する磁気ラムセル（Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｃｅｌｌｓ ｈａｖｉｎｇ ｓｐｌｉｔ ｓｕｂ−ｄｉｇｉｔ ｌｉｎｅｓ）に関する。

磁気ラム素子は、低電圧、ならびに高速で動作することのできる不揮発性記憶素子として広く用いられている。前記磁気ラム素子の単位セルにおいて、データは、磁気抵抗体（ｍａｇｎｅｔｉｃ ｒｅｓｉｓｔｏｒ）の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）内に貯蔵される。前記磁気トンネル接合（ＭＴＪ）は、第１及び第２強磁性層（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒｓ）及びそれら間に介在されたトンネリング絶縁層（ｔｕｎｎｅｌｉｎｇ ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）を含む。自由層（ｆｒｅｅ ｌａｙｅｒ）とも言われる前記第１強磁性層の磁気分極（ｍａｇｎｅｔｉｃ ｐｏｌａｒｉｚａｔｉｏｎ）は、前記磁気トンネル接合（ＭＴＪ）を横切る磁界を利用して変化させることができる。前記磁界は、前記磁気トンネル接合の周りを流れる電流により誘導することができ、前記自由層の磁気分極は、固定層（ｐｉｎｎｅｄ ｌａｙｅｒ）とも言われる前記第２強磁性層の磁気分極に平行であるか、または反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）であることもある。前記磁界を生成するための電流は前記磁気トンネル接合の周りに配置されたデジットライン（ｄｉｇｉｔ ｌｉｎｅ）と呼ばれる導電層を通って流れる。

量子力学（ｑｕａｎｔｕｍ ｍｅｃｈａｎｉｃｓ）に基つくスピントロニクス（ｓｐｉｎｔｒｏｎｉｃｓ）によると、前記自由層及び固定層内に磁気スピンが互いに平行となるように配列された場合に、前記磁気トンネル接合を通って流れるトンネリング電流は最大値を示す。これに反して、前記自由層及び固定層内に磁気スピンが互いに反平行となるように配列された場合に、前記磁気トンネル接合を通って流れるトンネリング電流は最小値を示す。従って、前記磁気ラムセルのデータは、前記自由層内の磁気スピンの方向によって決定される。

図１は、従来の磁気ラムセルを示す断面図である。
図１を参照すると、半導体基板１上に第１層間絶縁膜３が形成される。前記第１層間絶縁膜３上にデジットライン５が配置される。前記デジットライン５及び前記第１層間絶縁膜３は、第２層間絶縁膜７で覆われている。前記第２層間絶縁膜７上に前記デジットライン５の所定領域と重畳するように磁気抵抗体１６が配置される。前記磁気抵抗体１６は、順に積層された下部電極１１、磁気トンネル接合１３及び上部電極１５を含む。前記磁気抵抗体１６及び前記第２層間絶縁膜７は、第３層間絶縁膜１７で覆われている。前記第３層間絶縁膜１７上に前記上部電極１５に電気的に接続されたビットライン１９が配置される。

前記下部電極１１は、前記半導体１の所定領域に電気的に接続されるべきである。従って、前記下部電極１１は、前記デジットライン５よりも広い幅を有するように形成されるべきである。すなわち、前記下部電極１１は、前記デジットライン５と重畳されない延長部Ａを有するように形成されている。前記延長部Ａは、前記第１及び第２層間絶縁膜３、７を貫通する下部電極プラグ９を通って前記半導体基板１の所定領域に電気的に接続される。

結論的に、前記下部電極１１の延長部Ａは、図１に示す従来の磁気ラムセルサイズを縮小（ｓｈｒｉｎｋ）することを難しくする。

一方、垂直磁界（ｖｅｒｔｉｃａｌ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ）を利用する磁気ラムセルが、特許文献１（Ｊａｐａｎｅｓｅｓ ｌａｉｄ−ｏｐｅｎ ｐａｔｅｎｔ ｎｕｍｂｅｒ ２００２−１７６１５０）に開示されている。前記垂直磁界を利用するためには、前記特許文献１に記載されたように磁気トンネル接合の強磁性層としてガドリニウム（ｇａｄｏｌｉｎｉｕｍ：Ｇｄ）、テルビウム（ｔｅｒｂｉｕｍ：Ｔｂ）、またはジスプロシウム（ｄｙｓｐｒｏｓｉｕｍ：Ｄｙ）のような希土類金属（ｒａｒｅ ｅａｒｔｈ ｍｅｔａｌ）を含有する合金膜（ｍｅｔａｌ ａｌｌｏｙ ｌａｙｅｒ）が採択されるべきである。

図２及び図３は、前記特許文献１に開示された磁気ラムセルを示す断面図である。

図２を参照すると、半導体基板２１の上に下部層間絶縁膜２３が積層される。前記下部層間絶縁膜２３上に磁気抵抗体３０が配置される。前記磁気抵抗体３０は、順に積層された下部電極２５、磁気トンネル接合２７及び上部電極２９を含む。また、前記磁気抵抗体３０は、垂直な方向に向けて配列される磁気スピンを有する強磁性層を含む。前記磁気抵抗体３０の両端の上部にそれぞれ第１及び第２デジットライン３１ａ、３１ｂが配置される。前記デジットライン３１ａ、３１ｂの上部を横切るように、ビットライン３５が配置される。前記ビットライン３５は、前記第１及び第２デジットライン３１ａ、３１ｂ間の領域を貫通するビットラインコンタクトプラグ３３を通って上部電極２９に電気的に接続される。

前記磁気抵抗体３０内の強磁性層を磁化させるためには、垂直磁界が要求される。前記垂直磁界は、前記デジットライン３１ａ、３１ｂを通って流れる電流により誘導される。この場合に、前記第１デジットライン３１ａを通って流れる電流は、前記第２デジットライン３１ｂを通って流れる電流に対して反平行でなければならない。

また、前記磁気抵抗体３０の磁化効率（ｍａｇｎｅｔｉｚａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）を向上させるためには、前記デジットライン３１ａ、３１ｂと前記磁気抵抗体３０との間の重畳幅（ｏｖｅｒｌａｐ ｗｉｄｔｈ；Ｂ）を減少させねばならない。しかし、図２に示された磁気ラムセルの縮小には制約（ｌｉｍｉｔａｔｉｏｎ）が伴う。

図３を参照すると、半導体基板４１の上に層間絶縁膜４３が積層される。前記層間絶縁膜４３内に一組のデジットライン４５ａ、４５ｂが配置される。前記デジットライン４５ａ、４５ｂ間の前記層間絶縁膜４３の上に磁気抵抗体５４が配置される。前記磁気抵抗体５４は、順に積層された下部電極４９、磁気トンネル接合５１及び上部電極５３を含む。前記下部電極４９は、前記デジットライン４５ａ、４５ｂ間の前記層間絶縁膜４３を貫通する下部電極コンタクトプラグ４７を通って前記半導体基板４１の所定領域に電気的に接続される。また、前記上部電極５３は、前記磁気抵抗体５４の上部を横切るビットライン５５に電気的に接続される。図３で示す磁気ラムセルもまた、垂直な方向に向けて配列される磁気スピンを有する強磁性層を採択する。これにより、前記磁気ラムセルの縮小に制約が伴う。
特開２００２−１７６１５０号公報

本発明が解決しようとする技術的課題は、集積度を増加させるのに適した磁気ラムセルを提供することである。

前記技術的課題を解決するために本発明は、磁気ラムセルを提供する。本発明の実施例で前記磁気ラムセルは、磁気ラム基板、前記磁気ラム基板上の磁気抵抗体、及び前記磁気抵抗体と前記磁気ラム基板との間に第１及び第２デジットライン（ここでは、サブデジットラインとも言われる）を含む。前記第１及び第２デジットラインは、前記磁気抵抗体の下部に位置し、延長される。いくつかの実施例で、前記磁気抵抗体は、磁気抵抗体コンタクトプラグと電気的に接続され、前記磁気抵抗体コンタクトプラグは、前記磁気抵抗体から前記第１及び第２デジットライン間の前記磁気基板に向けて延長される。他の実施例で、第１及び第２側壁スペーサーが提供される。前記第１及び第２側壁スペーサーは、それぞれ前記第１及び第２デジットラインの側壁の上で互いに向かい合うように位置する。この場合に、前記磁気抵抗体コンタクトプラグは、第１及び第２側壁スペーサー間の領域を貫通する。

他の実施例で、前記第１及び第２デジットラインは、前記磁気抵抗体を通り一つのデジットラインに合併される。また、他の実施例で、前記第１及び第２デジットラインは、平行するように連結される。また、他の実施例で、前記磁気抵抗体は、幅と前記幅よりも大きい長さとを有する延長された磁気抵抗体であり、前記磁気抵抗体は、その長さ方向に沿って延長されて前記第１及び第２デジットラインを横切る。また、他の実施例で、前記磁気ラムセルは、前記磁気抵抗体と前記磁気ラム基板との間で合併されたデジットラインを含む。この場合に、前記合併されたデジットラインは、前記磁気抵抗体の下部で前記合併されたデジットラインの一部分を貫通するホールを備え、前記ホールは、前記磁気抵抗体の下部で第１及び第２デジットラインを限定する。

前記技術的課題を解決するために本発明は、分割されたサブデジットラインを有する磁気ラムセルを提供する。前記磁気ラムセルは、半導体基板上部に配置された第１及び第２サブデジットライン（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｓｕｂ−ｄｉｇｉｔ ｌｉｎｅｓ）と前記第１及び第２サブデジットラインの上に配置された一つの磁気抵抗体とを含む。前記第１及び第２サブデジットラインは、平面上で互いに離隔される。また、前記磁気抵抗体は、前記第１及び第２デジットラインと重畳するように配置される。前記磁気抵抗体は、前記第１及び第２サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続される。

前記第１及び第２サブデジットラインは、一つの方向に沿って延長されて互いに平行する場合もある。この場合に、前記第１及び第２サブデジットラインを通って流れる電流は、常に前記第２サブデジットラインを通って流れる電流と平行である。

これとは違って、前記第１及び第２サブデジットラインは、一つの方向に沿って延長され、隣接するセル間の領域で互いに接触して一つの統合されたデジットライン（ａ ｍｅｒｇｅｄ ｄｉｇｉｔ ｌｉｎｅ）を構成する。その結果、前記統合されたデジットラインは、前記磁気抵抗体の中心部の下部に開口部を有する。前記磁気抵抗体は、前記開口部を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板に電気的に接続される。

本発明の一つの実施例によれば、前記磁気ラムセルは、半導体基板の所定領域に形成されたアクセスモストランジスターを具備する。前記アクセスモストランジスターの上部に第１及び第２サブデジットラインが配置される。前記第１及び第２サブデジットラインは、平面上で互いに平行するように配置される。前記第１及び第２サブデジットライン上部に一つの磁気抵抗体が配置される。従って、前記磁気抵抗体は、前記第１及び第２サブデジットラインと重畳される。また、前記磁気抵抗体は、前記第１及び第２サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続される。前記磁気抵抗体の上部にビットラインが配置される。前記ビットラインは、前記磁気抵抗体の上部面に電気的に接続される。また、前記ビットラインは、前記第１及び第２サブデジットラインの上部を横切って配置される。

本発明の一つの実施例によれば、前記磁気ラムセルは、半導体基板の所定領域に形成されたアクセスモストランジスターを含む。前記アクセスモストランジスターの上部に一つの統合されたデジットライン（ａ ｍｅｒｇｅｄ ｄｉｇｉｔ ｌｉｎｅ）が配置される。前記統合されたデジットラインは、その所定領域を貫通する開口部を有する。従って、前記開口部の両サイドにそれぞれ部分的に分割された第１及び第２サブデジットラインが位置する。前記開口部の上部に一つの磁気抵抗体が配置される。前記磁気抵抗体は、前記第１及び第２サブデジットラインと重畳する。前記磁気抵抗体は、前記開口部の中心を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続される。前記磁気抵抗体の上部にビットラインが配置され、前記ビットラインは、前記磁気抵抗体の上部面に電気的に接続される。また、前記ビットラインは、前記統合されたデジットラインの上部を横切るように配置される。

前述のように本発明は、均一な磁界と共にコンパクトな磁気ラムセルを具現することができる。これにより、磁気ラム素子の集積度を増加させることができる。

以下、添付した図面を参照しながら、本発明の望ましい実施例を詳しく説明する。しかし、本発明は、ここに説明された実施例に限定されず、他の形態で具体化されることもある。むしろ、ここで説明される実施例は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想が十分に伝わるようにするため提供されるものである。図面において、層及び領域の厚みは明確性を計らうために誇張されたものである。また、層が違う層、または基板「上」にあると言われた場合、それは、他の層、または基板上に直接形成することができるか、またはそれらの間に他の層を介在させることもある。明細書の全体にかけて同一の参照番号は、同一の構成要素を示す。

図４は、本発明の第１実施例による一組の磁気ラムセルを示す平面図である。
図４を参照すると、半導体基板（図示せず）の所定領域に活性領域１０３ａが配置される。前記活性領域１０３ａを横切って第１及び第２平行するワードライン１０７ａ、１０７ｂが配置される。これにより、前記活性領域１０３ａに直列に連結された第１及び第２アクセスモストランジスターが形成される。前記第１及び第２ワードライン１０７ａ、１０７ｂ間の前記活性領域１０３ａは、前記第１及び第２アクセスモストランジスターが共有する共通ソース領域に該当する。前記第１ワードライン１０７ａに隣接し、前記共通ソース領域の反対側に位置する前記活性領域１０３ａは、前記第１アクセスモストランジスターのドレーン領域に該当し、前記第２ワードライン１０７ｂに隣接し、前記共通ソース領域の反対側に位置する前記活性領域１０３ａは、前記第２アクセスモストランジスターのドレーン領域に該当する。

前記共通ソース領域は、共通ソースラインコンタクトホール１１１ｓにより露出される。

前記共通ソースラインコンタクトホール１１１ｓは、前記活性領域１０３ａの上部を横切る共通ソースライン１１５ｓで覆われる。結果的に、前記共通ソースライン１１５ｓは、前記共通ソースラインコンタクトホール１１１ｓを通って前記共通ソース領域に電気的に接続される。

一方、前記第１及び第２アクセスモストランジスターの上部にそれぞれ第１及び第２デジットライン１１９ａ、１１９ｂが配置される。前記第１デジットライン１１９ａは、一組の平行するサブデジットライン（ｓｕｂ−ｄｉｇｉｔ ｌｉｎｅｓ）１１９ａ′、１１９ａ″を含む。これと同様に、前記第２デジットライン１１９ｂもまた、一組の平行するサブデジットライン１１９ｂ′、１１９ｂ″を含む。前記サブデジットライン１１９ａ′、１１９ａ″、１１９ｂ′、１１９ｂ″は、延長されて前記共通ソースライン１１５ｓに平行する。前記第１サブデジットライン１１９ａ′を通って流れる電流は、常に第２サブデジットライン１１９ａ″を通って流れる電流と同じ方向を有する。また、第１サブデジットライン１１９ｂ′を通って流れる電流は、常に第２サブデジットライン１１９ｂ″を通って流れる電流と同じ方向を有する。例えば、前記第１サブデジットライン１１９ａ′に入力された電流が正のｘ軸方向（ｐｏｓｉｔｉｖｅ ｘ−ａｘｉｓ ｄｉｒｅｃｔｉｏｎ）に向けて流れるとしたら、前記第２サブデジットライン１１９ａ″に入力される電流もまた、前記正のｘ軸方向に向けて流れる。この場合に、前記第１及び第２サブデジットライン１１９ａ′、１１９ａ″の上部面の上に誘導される水平磁界成分（ｈｏｒｉｚｏｎｔａｌ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ｅｌｅｍｅｎｔｓ）は、すべて負のｙ軸方向（ｎｅｇａｔｉｖｅ ｙ−ａｘｉｓ ｄｉｒｅｃｔｉｏｎ）に向けて分布する。

前記第１及び第２デジットライン１１９ａ、１１９ｂ上部にそれぞれ第１及び第２磁気抵抗体１３６ａ、１３６ｂが配置される。結果的に、前記第１及び第２磁気抵抗体１３６ａ、１３６ｂは、それぞれ前記第１及び第２デジットライン１１９ａ、１１９ｂに重畳されるように配置される。前記第１及び第２磁気抵抗体１３６ａ、１３６ｂのそれぞれは、順に積層された下部電極、磁気トンネル接合（ＭＴＪ）及び上部電極を含む。前記磁気トンネル接合（ＭＴＪ）は、順に積層されたピニング層（ａ ｐｉｎｎｉｎｇ ｌａｙｅｒ）、固定層（ａ ｐｉｎｎｅｄ ｌａｙｅｒ）、トンネリング層（ａ ｔｕｎｎｅｌｉｎｇ ｌａｙｅｒ）及び自由層（ａ ｆｒｅｅ ｌａｙｅｒ）を含む。前記固定層及び自由層は、特許文献１に記載された希土類金属とは異なる一般的な強磁性体層である。すなわち、本発明による磁気ラムセルは、水平方向（ｈｏｒｉｚｏｎｔａｌ ｄｉｒｅｃｔｉｏｎ）に向けて配列される磁気スピンを有する強磁性体層を採択する。これは、本発明による磁気ラムセルが水平磁界を利用するからである。

前記第１磁気抵抗体１３６ａは、前記第１デジットライン１１９ａを構成する前記第１及び第２サブデジットライン１１９ａ′、１１９ａ″間のギャップ領域を貫通する第１磁気抵抗体コンタクトホール１２７ａを通って前記第１アクセスモストランジスターのドレーン領域に電気的に接続される。これと同様に、前記第２磁気抵抗体１３６ｂは、前記第２デジットライン１１９ｂを構成する前記第１及び第２サブデジットライン１１９ｂ′、１１９ｂ″間のギャップ領域を貫通する第２磁気抵抗体コンタクトホール１２７ｂを通って前記第２アクセスモストランジスターのドレーン領域に電気的に接続される。

前記磁気抵抗体１３６ａ、１３６ｂのそれぞれは、図４に示したように、平面上で長さＬ_Ｍ及び前記長さＬ_Ｍよりも小さい幅Ｗ_Ｍを有することができる。望ましくは，前記磁気抵抗体１３６ａ、１３６ｂは、図４に示したように前記第１及び第２デジットライン１１９ａ、１１９ｂを横切るように配置する。この場合に、前記ｘ軸線上に配列されるセル間の間隔を減少させることができ、前記サブデジットライン１１９ａ′、１１９ａ″、１１９ｂ′、１１９ｂ″をパターニングするための工程余裕度（ｐｒｏｃｅｓｓ ｍａｒｇｉｎ）を増加させることができる。結果的に、複雑な製造工程の使用なしでコンパクトな磁気ラムセルを具現できる。

前記第１及び第２磁気抵抗体１３６ａ、１３６ｂの上部にビットライン１４１が配置される。前記ビットライン１４１は、前記デジットライン１１９ａ、１１９ｂの上部を横切るように配置される。前記ビットライン１４１は、第１及び第２ビットラインコンタクトホール１３７ａ、１３７ｂを通って前記第１及び第２磁気抵抗体１３６ａ、１３６ｂに電気的に接続される。

図５は、本発明の第２実施例による磁気ラムセルを示す平面図である。本実施例は、デジットラインの形態（ｃｏｎｆｉｇｕｒａｔｉｏｎ）において、図４で示された第１実施例とは異なる。

図５を参照すると、半導体基板（図示せず）に第１実施例と同じ構造を有する第１アクセスモストランジスターが配置される。前記第１アクセスモストランジスター上部に第１統合されたデジットライン（ａ ｍｅｒｇｅｄ ｄｉｇｉｔ ｌｉｎｅ）１１９ｃが配置される。前記第１統合されたデジットライン１１９ｃは、その所定領域を貫通する開口部Ｈを有する。前記開口部Ｈは、前記第１アクセスモストランジスターの上部に位置する。結果的に、前記第１統合されたデジットライン１１９ｃは、前記開口部Ｈの両サイドに配置された一組のサブデジットラインを含む。しかし、前記一組のサブデジットラインは、前述した第１実施例とは異なり図５で示されたようにｘ軸上の隣接するセル間の領域で互いに接触する。

前記開口部Ｈは、長さＬ_Ｈ及び前記長さよりも小さい幅Ｗ_Ｈを有することができる。この場合に、前記開口部Ｈは、前記統合されたデジットライン１１９ｃに平行であることが望ましい。前記統合されたデジットライン１１９ｃ上部に図４に示す前記第１磁気抵抗体１３６ａが配置される。前記開口部Ｈは、第１磁気抵抗体１３６ａで覆われる。前記第１磁気抵抗体１３６ａは、第１実施例で説明したように長さＬ_Ｍ及び幅Ｗ_Ｍを有することができる。この場合に、前記第１磁気抵抗体１３６ａは、図５に示したように前記統合されたデジットライン１１９ｃの上部を横切るように配置されることが望ましい。また、前記第１磁気抵抗体１３６ａの幅Ｗ_Ｍは、前記開口部Ｈの長さＬ_Ｈよりも小さいことが望ましい。これは、前記開口部Ｈの両端に隣接する前記統合されたデジットライン１１９ｃを流れる電流により誘導される磁界（前記ｙ軸に非平行である磁界）の影響を排除するためである。

前記第１磁気抵抗体１３６ａは、前記開口部Ｈの中心を貫通する第１磁気抵抗体コンタクトホール１２７ａを通って前記第１アクセスモストランジスターのドレーン領域に電気的に接続される。

一方、本発明は、図４及び図５で示す実施例から変形（ｍｏｄｉｆｉｃａｔｉｏｎ）されることもある。例えば、前記第１デジットライン１１９ａ或いは１１９ｃは、前記第１磁気抵抗体１３６ａの上部に配置されることもある。この場合に、前記ビットライン１４１は、第１デジットライン１１９ａを構成する前記一組のサブデジットライン（図４の１１９ａ′及び１１９ａ″）間のギャップ領域、または前記第１デジットライン１１９ｃの開口部Ｈを貫通するビットラインコンタクトホールを通って前記第１磁気抵抗体１３６ａに電気的に接続される。

図６、図７、図８、及び図９を参照しながら本発明の実施例による磁気ラムセルの製造方法を説明する。
図６、図７、図８、及び図９は、図４の切断線Ｉ−Ｉにより取られた断面図である。

図４及び図６を参照すると、半導体基板１０１の所定領域に素子分離膜１０３を形成して活性領域１０３ａを限定する。前記活性領域１０３ａ上にゲート絶縁膜１０５を形成する。前記ゲート絶縁膜１０５を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート絶縁膜をパターニングして前記活性領域１０３ａを横切る一組の平行なゲート電極、すなわち第１及び第２ワードライン１０７ａ、１０７ｂを形成する。

続いて、前記活性領域１０３ａに通常のイオン注入技術を使用してソース／ドレーン領域を形成する。その結果、前記第１及び第２ワードライン１０７ａ、１０７ｂ間の前記活性領域１０３ａに共通ソース領域１０９ｓが形成される。また、前記第１ワードライン１０７ａに隣接し、前記共通ソース領域１０９ｓの反対側に位置した前記活性領域１０３ａに第１ドレーン領域１０９ｄ′が形成され、前記第２ワードライン１０７ｂに隣接し、前記共通ソース領域１０９ｓの反対側に位置した前記活性領域１０３ａに第２ドレーン領域１０９ｄ″が形成される。前記第１ワードライン１０７ａ、第１ドレーン領域１０９ｄ′及び共通ソース領域１０９ｓは、第１アクセスモストランジスターを構成する。これと同様に、前記第２ワードライン１０７ｂ、第２ドレーン領域１０９ｄ″及び共通ソース領域１０９ｓは、第２アクセスモストランジスターを構成する。

前記第１及び第２アクセスモストランジスターを有する半導体基板の全面上に第１層間絶縁膜１１１を形成する。

図４及び図７を参照すると、前記第１層間絶縁膜１１１及び前記ゲート導電膜１０５をパターニングして前記第１及び第２ドレーンパッドコンタクトホール１１１ｄ′、１１１ｄ″と共に共通ソースラインコンタクトホール１１１ｓを形成する。前記第１及び第２ドレーンパッドコンタクトホール１１１ｄ′、１１１ｄ″は、それぞれ前記第１及び第２ドレーン領域１０９ｄ′、１０９ｄ″を露出させるように形成される。また、前記共通ソースラインコンタクトホール１１１ｓは、前記共通ソース領域１０９ｓを露出させるように形成される。前記第１ドレーンパッドコンタクトホール１１１ｄ′、第２ドレーンパッドコンタクトホール１１１ｄ″及び共通ソースラインコンタクトホール１１１ｓ内にそれぞれ通常の方法を使用して第１ドレーンパッドコンタクトプラグ１１３ｄ′、第２ドレーンパッドコンタクトプラグ１１３ｄ″及び共通ソースラインコンタクトプラグ１１３ｓを形成する。

前記コンタクトプラグ１１３ｓ、１１３ｄ′、１１３ｄ″を有する半導体基板の全面上に導電膜を形成する。前記導電膜をパターニングして第１及び第２ドレーンパッド１１５ｄ′、１１５ｄ″と共に共通ソースライン１１５ｓを形成する。前記第１及び第２ドレーンパッド１１５ｄ′、１１５ｄ″は、それぞれ前記第１及び第２レーンパッドコンタクトプラグ１１３ｄ′、１１３ｄ″を覆うように形成し、前記共通ソースライン１１５ｓは、前記共通ソースラインコンタクトプラグ１１３ｓを覆うように形成する。前記共通ソースライン１１５ｓは、前記活性領域１０３ａの上部を横切るように形成する。前記第１及び第２ドレーンパッド１１５ｄ′、１１５ｄ″と共に前記共通ソースライン１１５ｓを含む半導体基板の全面上に第２層間絶縁膜１１７を形成する。

図４及び図８を参照すると、前記第２層間絶縁膜１１７上に導電膜を形成し、前記導電膜をパターニングして第１及び第２アクセスモストランジスターの上部をそれぞれ横切る第１及び第２デジットライン１１９ａ、１１９ｂを形成する。前記第１及び第２デジットライン１１９ａ、１１９ｂのそれぞれは、図４及び図８に示したように一組の平行なサブデジットラインを有するように形成されている。詳しくは、前記第１デジットライン１１９ａは、第１及び第２平行するサブデジットライン１１９ａ′、１１９ａ″を有するように形成され、前記第２デジットライン１１９ｂは、第１及び第２平行するサブデジットライン１１９ｂ′、１１９ｂ″を有するように形成されている。前記サブデジットライン１１９ａ′、１１９ａ″、１１９ｂ′、１１９ｂ″は、前記ワードライン１０７ａ、１０７ｂに平行するように形成されている。

さらに、前記第１及び第２デジットライン１１９ａ、１１９ｂ上にキャッピング膜パターン１２１が積層されることもある。この場合に、前記キャッピング膜パターン１２１は、通常の層間絶縁膜として使用されるシリコン酸化膜に対して食刻選択比を有する絶縁膜で形成するのが望ましい。例えば、前記キャッピング膜パターン１２１は、シリコン窒化膜、またはシリコン酸窒化膜（ＳｉＯＮ）で形成することもできる。前記デジットライン１１９ａ、１１９ｂ及びその上の前記キャッピング膜パターン１２１は、デジットラインパターンを構成する。前記デジットラインパターンの側壁上に通常の方法を使用してスペーサー１２３を形成するのが望ましい。前記スペーサー１２３もまた、通常の層間絶縁膜として使用されるシリコン酸化膜に対して食刻選択比を有する絶縁膜で形成するのが望ましい。すなわち、前記スペーサー１２３は、シリコン窒化膜、またはシリコン酸窒化膜（ＳｉＯＮ）で形成することもできる。前記キャッピング膜パターン１２１を形成する工程を省略する場合、前記スペーサー１２３は、前記デジットライン１１９ａ、１１９ｂ、すなわち前記サブデジットライン１１９ａ′、１１９ａ″、１１９ｂ′、１１９ｂ″の側壁上に形成される。

前記デジットラインパターン及びスペーサー１２３を有する半導体基板の全面上に第３層間絶縁膜１２５を形成する。前記第３層間絶縁膜１２５及び第２層間絶縁膜１１７を連続的にパターニングして前記第１ドレーンパッド１１５ｄ′を露出させる第１磁気抵抗体コンタクトホール１２７ａ及び前記第２ドレーンパッド１１５″を露出させる第２磁気抵抗体コンタクトホール１２７ｂを形成する。前記第１磁気抵抗体コンタクトホール１２７ａは、前記第１デジットライン１１９ａを構成する前記サブデジットライン１１９ａ′、１１９ａ″間のギャップ領域を貫通するように形成される。これと同様に、前記第２磁気抵抗体コンタクトホール１２７ｂは、前記第２デジットライン１１９ｂを構成する前記サブデジットライン１１９ｂ′、１１９ｂ″間のギャップ領域を貫通するように形成されている。前記磁気抵抗体コンタクトホール１２７ａ、１２７ｂを形成する間、前記キャッピング膜パターン１２１及びスペーサー１２３は、食刻阻止膜の役割をする。結果的に、前記磁気抵抗体コンタクトホール１２７ａ、１２７ｂは、自己整列コンタクト技術（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｔｅｃｈｎｉｑｕｅ）を使用して形成される。

図４及び図８を参照すると、前記第１及び第２磁気抵抗体コンタクトホール１２７ａ、１２７ｂ内にそれぞれ通常の方法を使用して第１及び第２磁気抵抗体コンタクトプラグ１２９ａ、１２９ｂを形成する。前記磁気抵抗体コンタクトプラグ１２９ａ、１２９ｂを有する半導体基板の全面上に下部電極膜、磁気トンネル接合膜（ａ ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｌａｙｅｒ）及び上部電極膜を順に形成する。前記磁気トンネル接合膜は、ピニング膜（ａ ｐｉｎｎｉｎｇ ｌａｙｅｒ）、固定膜（ａ ｐｉｎｎｅｄ ｌａｙｅｒ）、トンネリング絶縁膜（ａ ｔｕｎｎｅｌｉｎｇ ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）及び自由膜（ａ ｆｒｅｅ ｌａｙｅｒ）を順に積層させて形成する。前記固定膜及び自由膜は、ＣｏＦｅ膜、またはＮｉＦｅ膜のような強磁性体膜で形成し、前記ピニング膜は、ＰｔＭｎ膜、ＩｒＭｎ膜、またはＦｅＭｎ膜のような反強磁性体膜（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）で形成する。または、前記トンネリング絶縁膜は、アルミニウム酸化膜（Ａｌ_２Ｏ_３）、ハフニウム酸化膜（ＨｆＯ）、タンタラム酸化膜（ＴａＯ）のような絶縁膜で形成することができる。

前記磁気トンネル接合膜は、平坦（ｆｌａｔ）であることが望ましい。しかし、前記磁気トンネル接合膜の平坦度（ｆｌａｔｎｅｓｓ）は、前記下部電極膜の表面プロファイル（ｓｕｒｆａｃｅ ｐｒｏｆｉｌｅ）に直接的に影響を与える。従って、前記磁気トンネル接合膜を形成する前に前記下部電極膜は、化学機械的研磨工程を使用して平坦化させるのが望ましい。

前記上部電極膜、磁気トンネル接合膜及び下部電極膜をパターニングして前記第１及び第２磁気抵抗体コンタクトプラグ１２９ａ、１２９ｂをそれぞれ覆う第１及び第２磁気抵抗体１３６ａ、１３６ｂを形成する。その結果、前記第１磁気抵抗体１３６ａは、順に積層された第１下部電極１３１ａ、第１磁気トンネル接合１３３ａ及び第１上部電極１３５ａを含み、前記第２磁気抵抗体１３６ｂは、順に積層された第２下部電極１３１ｂ、第２磁気トンネル接合１３３ｂ及び第２上部電極１３５ｂを含む。前記第１下部電極１３１ａは、前記第１磁気抵抗体コンタクトホール１２７ａ内の前記第１磁気抵抗体コンタクトプラグ１２９ａを通って前記第１ドレーン領域１０９ｄ′に電気的に接続され、前記第２下部電極１３１ｂは、前記第２磁気抵抗体コンタクトホール１２７ｂ内の前記第２磁気抵抗体コンタクトプラグ１２９ｂを通って前記第２ドレーン領域１０９ｄ″に電気的に接続される。前記第１磁気抵抗体１３６ａは、前記第１デジットライン１１９ａ、すなわち前記第１及び第２サブデジットライン１１９ａ′、１１９ａ″と重畳するように形成され、第２磁気抵抗体１３６ｂは、前記第２デジットライン１１９ｂ、すなわち前記第１及び第２サブデジットライン１１９ｂ′、１１９ｂ″と重畳するように形成される。前記第１及び第２磁気抵抗体１３６ａ、１３６ｂのそれぞれは、図４で示されたように、平面上で長さＬ_Ｍ及び前記長さよりも小さい幅Ｗ_Ｍを有することができる。この場合に、前記磁気抵抗体１３６ａ、１３６ｂは、前記デジットライン１１９ａ、１１９ｂを横切るように形成されることが望ましい。

前記第１及び第２磁気抵抗体１３６ａ、１３６ｂを含む半導体基板の全面上に第４層間絶縁膜１３７を形成する。前記第４層間絶縁膜１３７をパターニングして前記第１及び第２上部電極１３５ａ、１３５ｂをそれぞれ露出させる前記第１及び第２ビットラインコンタクトホール１３７ａ、１３７ｂを形成する。前記第４層間絶縁膜１３７上にビットライン１４１を形成する。前記ビットライン１４１は、前記第１及び第２ビットラインコンタクトホール１３７ａ、１３７ｂを覆うように形成される。これによって、前記ビットライン１４１は、前記第１ビットラインコンタクトホール１３７ａを通って前記第１上部電極１３５ａに電気的に接続される。また、前記ビットライン１４１は、前記第２ビットラインコンタクトホール１３７ｂを通って前記第２上部電極１３５ｂに電気的に接続される。前記ビットライン１４１を形成する前に、前記第１及び第２ビットラインコンタクトホール１３７ａ、１３７ｂ内にそれぞれ第１及び第２ビットラインコンタクトプラグ１３９ａ、１３９ｂを形成することができる。

図５で示された磁気ラムセルもまた図６、図７，図８及び図９で説明された実施例と同じ方法を使用して製造できると言うことは当業者としては自明である。

図１０は、従来の磁気ラムセルにおいて、デジットラインを通って流れる電流によって誘導される磁界を計算するのに使用される構造を示す断面図である。

図１０を参照すると、前記デジットライン５は、幅５Ｗ及び厚さ５Ｔを有し、前記デジットライン５の上部に前記磁気トンネル接合（ＭＴＪ）１３が配置される。前記磁気トンネル接合１３は、長さ１３Ｌを有し、前記デジットライン５を横切るように配置されている。特に、前記磁気トンネル接合１３の中心点１３ｃは、前記デジットライン５の中心点５ａを通る垂直軸線ＣＡ上に位置する。前記磁気トンネル接合１３は、前記デジットライン５の上部面から間隔７Ｄほど離隔されている。前記デジットライン５と前記磁気トンネル接合１３との間の領域は、シリコン酸化物からなる層間絶縁膜７で満たされる。結果的に、前記間隔７Ｄは、前記デジットライン５と前記磁気トンネル接合１３との間に介在された前記層間絶縁膜７の厚さと同じである。

図１１は、本発明による磁気ラムセルにおいて、一組のサブデジットライン（ｓｕｂ−ｄｉｇｉｔ ｌｉｎｅｓ）を通って流れる電流によって誘導される磁界を計算するのに使用される構造を示す断面図である。

図１１を参照すると、前記一組のサブデジットライン、すなわち第１及び第２サブデジットライン１１９′、１１９″は、それぞれ第１及び第２幅１１９Ｗ′、１１９Ｗ″を有する。また、前記サブデジットライン１１９′、１１９″は、厚さ１１９Ｔを有する。前記サブデジットライン１１９′、１１９″は、間隔１１９Ｓほど互いに離隔されている。前記サブデジットライン１１９′、１１９″は、シリコン酸化物からなる層間絶縁膜１２５で覆われている。前記層間絶縁膜１２５上に前記サブデジットライン１１９′、１１９″と重畳するように磁気トンネル接合１３３が配置される。特に、前記磁気トンネル接合１３３の中心点１３３ｃは、前記サブデジットライン１１９′、１１９″間のギャップ領域の中心点を通る垂直軸線ＣＡ上に位置する。前記磁気トンネル接合１３３は、長さ１３３Ｌを有し、前記サブデジットライン１１９′、１１９″を横切るように配置されている。前記サブデジットライン１１９′、１１９″と前記磁気トンネル接合１３３との間に介在された前記層間絶縁膜１２５は、厚さ１２５Ｄを有する。結果的に、前記磁気トンネル接合１３３は、前記サブデジットライン１１９′、１１９″の上部面から前記厚さ１２５Ｄほど離隔されている。

図１２は、図１０及び図１１で示されたデジットラインを通って流れる電流によって誘導される磁界の計算結果を示したグラフである。このグラフで、横軸は、前記デジットラインに加えられた電流を示し、縦軸は、前記磁気抵抗体の各地点（ｖａｒｉｏｕｓ ｐｏｓｉｔｉｏｎｓ）での磁界値を示す。本発明において、前記電流は、第１サブデジットライン１１９′に加えられる第１電流及び第２サブデジットライン１１９″に加えられる第２電流の合計である。前記第１電流及び第２電流は、同じ方向に向けて流れるように加えられる。ここで、「●」により表示されたデータは、図１０で示された磁気トンネル接合１３の下部面の中心点での磁界に該当し、「▼」により表示されたデータは、図１０で示された磁気トンネル接合１３の下部面の周りでの磁界に該当する。また、「■」により表示されたデータは、図１１で示された磁気トンネル接合１３３の下部面の中心点Ｃでの磁界に該当し、「▲」により表示されたデータは、図１１で示された磁気トンネル接合１３３の下部面の周りＥでの磁界に該当する。

本グラフで示されたデータは、図１０及び図１１で示された前記層間絶縁膜７，１２５を３．９の誘電常数を有するシリコン酸化膜と見なして計算する。この場合に、図１０及び図１１で示された各構成要素（ｅｌｅｍｅｎｔｓ）の大きさ（ｄｉｍｅｎｓｉｏｎｓ）は、次の〔表１〕に記載される。

図１２で示されたように、本発明による磁気ラムセルの磁気トンネル接合での磁界は、位置に関係なく均一である。これに反して、従来の磁気ラムセルの磁気トンネル接合での磁界は、位置によって不均一である。

従来の磁気ラムセルを示す断面図である。 他の従来の磁気ラムセルを示す断面図である。 他の従来の磁気ラムセルを示す断面図である。 本発明の一つの実施例による一組の磁気ラムセルを示す平面図である。 本発明の他の実施例による磁気ラムセルを示す平面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 本発明の実施例による磁気ラムセルの製造方法を説明するための断面図である。 図１で示された磁気ラムセルの特性をシミュレーションするのに使われた構造を示す断面図である。 本発明の実施例による磁気ラムセルの特性をシミュレーションするのに使われた構造を示す断面図である。 図１０及び図１１で示された磁気ラムセルの特性をシミュレーションした結果を示すグラフである。

符号の説明

１１９ａ′，１１９ｂ′ 第１サブデジットライン
１１９ａ″，１１９ｂ″ 第２サブデジットライン
１２７ａ 第１磁気抵抗体コンタクトホール
１２７ｂ 第２磁気抵抗体コンタクトホール
１３６ａ 第１磁気抵抗体
１３６ｂ 第２磁気抵抗体

Claims (29)

1. 半導体基板上部に配置され、平面上で互いに離隔された第１及び第２サブデジットライン（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｓｕｂ−ｄｉｇｉｔ ｌｉｎｅｓ）と、
   前記第１及び第２サブデジットライン上に配置され、前記第１及び第２サブデジットラインと重畳された一つの磁気抵抗体と、を含み、
   前記磁気抵抗体は前記第１及び第２サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板の所定領域に電気的に接続されることを特徴とする磁気ラムセル。
2. 請求項１記載の磁気ラムセルにおいて、
   前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向（ｌｅｎｇｔｈ ｄｉｒｅｃｔｉｏｎ）が前記第１及び第２サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
3. 請求項１記載の磁気ラムセルにおいて、
   前記第１及び第２サブデジットラインは、一つの方向（ａ ｓｉｎｇｌｅ ｄｉｒｅｃｔｉｏｎ）に沿って延長されて互いに平行していることを特徴とする磁気ラムセル。
4. 請求項３記載の磁気ラムセルにおいて、
   前記第１サブデジットラインを通って流れる電流の方向は、常に前記第２サブデジットラインを通って流れる電流の方向と同じであることを特徴とする磁気ラムセル。
5. 請求項１記載の磁気ラムセルにおいて、
   前記第１及び第２サブデジットラインは、一つの方向に沿って延長され、隣接するセル間の領域で互いに接続されて前記磁気抵抗体の中心部の下部に開口部を有する一つの統合されたデジットライン（ａ ｍｅｒｇｅｄ ｄｉｇｉｔ ｌｉｎｅ）を構成し、
   前記磁気抵抗体は前記開口部を貫通する磁気抵抗体コンタクトホールを通って前記半導体基板に電気的に接続されることを特徴とする磁気ラムセル。
6. 請求項５記載の磁気ラムセルにおいて、
   前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さの方向（ｌｅｎｇｔｈ ｄｉｒｅｃｔｉｏｎ）が前記第１及び第２サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
7. 請求項６記載の磁気ラムセルにおいて、
   前記磁気抵抗体の幅は、前記統合されたデジットラインに平行する前記開口部の長さよりも小さいことを特徴とする磁気ラムセル。
8. 請求項１記載の磁気ラムセルにおいて、
   前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインを含み、前記ビットラインは前記サブデジットラインの上部を横切るように配置されていることを特徴とする磁気ラムセル。
9. 請求項１記載の磁気ラムセルにおいて、
   前記磁気抵抗体は、順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネル接合を含み、前記固定層及び前記自由層は水平方向を向けて配列される磁気スピンを有する強磁性体層であることを特徴とする磁気ラムセル。
10. 半導体基板の所定領域に形成されたアクセスモストランジスターと、
    前記アクセスモストランジスターの上部に配置された第１及び第２平行するサブデジットラインと、
    前記第１及び第２サブデジットライン上部に配置されて前記第１及び第２サブデジットラインと重畳し、前記第１及び第２サブデジットライン間のギャップ領域を貫通する磁気抵抗体コンタクトホールを通って、前記アクセスモストランジスターのドレーン領域に電気的に接続された一つの磁気抵抗体と、
    前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインと、を含み、
    前記ビットラインは前記第１及び第２サブデジットラインの上部を横切ることを特徴とする磁気ラムセル。
11. 請求項１０記載の磁気ラムセルにおいて、
    前記アクセスモストランジスターのソース領域に電気的に接続された共通ソースラインをさらに含み、前記共通ソースラインは前記サブデジットラインに平行するように配置されることを特徴とする磁気ラムセル。
12. 請求項１０記載の磁気ラムセルにおいて、
    前記第１サブデジットラインを通って流れる電流の方向は、常に前記第２サブデジットラインを通って流れる電流の方向と同一であることを特徴とする磁気ラムセル。
13. 請求項１０記載の磁気ラムセルにおいて、
    前記サブデジットラインの側壁及び上部面をそれぞれ覆うスペーサー及びキャピング膜をさらに含み、前記スペーサー及び前記キャピング膜は、前記磁気抵抗体コンタクトホールを形成する間に食刻阻止膜の役割をすることを特徴とする磁気ラムセル。
14. 請求項１０記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向（ｌｅｎｇｔｈ ｄｉｒｅｃｔｉｏｎ）が前記第１及び第２サブデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
15. 請求項１０記載の磁気ラムセルにおいて、
    前記磁気抵抗体は順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネルを含み、前記固定層及び前記自由層は水平方向に向けて、配列される磁気スピンを有する強磁性体層であることを特徴とする磁気ラムセル。
16. 半導体基板の所定領域に形成されたアクセスモストランジスターと、
    前記アクセスモストランジスターの上部に配置され、その領域を貫通する開口部を有する一つの統合されたデジットライン（ａ ｍｅｒｇｅｄ ｄｉｇｉｔ ｌｉｎｅ）と、
    前記開口部の上部に配置され、前記統合されたデジットラインと重畳され、前記開口部の中心を貫通する磁気抵抗体コンタクトホールを通って前記アクセスモストランジスターのドレーン領域に電気的に接続された一つの磁気抵抗体と、
    前記磁気抵抗体の上部に配置され、前記磁気抵抗体の上部面に電気的に接続されたビットラインと、を含み、
    前記ビットラインは前記統合されたデジットラインの上部を横切ることを特徴とする磁気ラムセル。
17. 請求項１６記載の磁気ラムセルにおいて、
    前記アクセスモストランジスターのソース領域に電気的に接続された共通ソースラインをさらに含み、前記共通ソースラインは前記サブデジットラインに平行するように配置されることを特徴とする磁気ラムセル。
18. 請求項１６記載の磁気ラムセルにおいて、
    少なくとも前記開口部の側壁及び前記統合されたデジットラインの上部面をそれぞれ覆うスペーサー及びキャピング膜を含み、前記スペーサー及び前記キャピング膜は前記磁気抵抗体コンタクトホールを形成する間に食刻阻止膜の役割をすることを特徴とする磁気ラムセル。
19. 請求項１６記載の磁気ラムセルにおいて、
    前記磁気抵抗体は平面上で長さ及び前記長さよりも小さい幅を有し、前記磁気抵抗体は前記磁気抵抗体の長さ方向（ｌｅｎｇｔｈ ｄｉｒｅｃｔｉｏｎ）が前記統合されたデジットラインを横切るように配置されることを特徴とする磁気ラムセル。
20. 請求項１９記載の磁気ラムセルにおいて、
    前記磁気抵抗体の幅は、前記統合されたデジットラインに平行する前記開口部の長さよりも小さいことを特徴とする磁気ラムセル。
21. 請求項１６記載の磁気ラムセルにおいて、
    前記磁気抵抗体は順に積層されたピニング層、固定層、トンネリング層及び自由層を有する磁気トンネル接合を含み、前記固定層及び前記自由層は水平方向に向けて配列されるスピンを有する強磁性体層であることを特徴とする磁気ラムセル。
22. 磁気ラム基板と、
    前記磁気ラム基板上の磁気抵抗体と、
    前記磁気抵抗体と前記磁気ラム基板との間に介在され、前記磁気抵抗体の下部で延長される第１及び第２デジットラインと、
    を含むことを特徴とする磁気ラムセル。
23. 請求項２２記載の磁気ラムセルにおいて、
    前記磁気抵抗体に電気的に接続され、前記磁気抵抗体から前記第１及び第２デジットライン間の前記磁気ラム基板に向けて延長された磁気抵抗体コンタクトプラグをさらに含むことを特徴とする磁気ラムセル。
24. 請求項２３記載の磁気ラムセルにおいて、
    前記第１及び第２デジットラインの側壁上にそれぞれ位置して互いに向かい合う第１及び第２側壁スペーサーをさらに含み、前記磁気抵抗体コンタクトプラグは前記第１及び第２側壁スペーサー間の領域を貫通するように延長されることを特徴とする磁気ラムセル。
25. 請求項２２記載の磁気ラムセルにおいて、
    前記第１及び第２デジットラインは、前記磁気抵抗体を通って一つのデジットラインに合併されることを特徴とする磁気ラムセル。
26. 請求項２２記載の磁気ラムセルにおいて、
    前記磁気抵抗体は幅及び前記幅よりも大きい長さを有する延長された磁気抵抗体であり、前記磁気抵抗体は前記磁気抵抗体の長さ方向に沿って延長されて前記第１及び第２デジットラインを横切ることを特徴とする磁気ラムセル。
27. 請求項２２記載の磁気ラムセルにおいて、
    前記第１及び第２デジットラインは前記磁気抵抗体と前記磁気ラム基板との間で合併され、前記磁気抵抗体の下部で延長され、前記合併されたデジットラインは前記磁気抵抗体の下部に位置するホールを有し、前記第１及び第２デジットラインは、前記ホールにより画定されることを特徴とする磁気ラムセル。
28. 請求項２３記載の磁気ラムセルにおいて、
    前記磁気ラム基板に形成され、前記磁気抵抗体コンタクトプラグに電気的に接続されたトランジスターをさらに含むことを特徴にする磁気ラムセル。
29. 請求項２２記載の磁気ラムセルにおいて、
    前記第１及び第２デジットラインは、互いに平行するように電気的に連結されることを特徴とする磁気ラムセル。

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