JP2003086773A

JP2003086773A - 磁気メモリ装置およびその製造方法

Info

Publication number: JP2003086773A
Application number: JP2001272187A
Authority: JP
Inventors: Masahiko Hirai; 匡彦平井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-09-07
Filing date: 2001-09-07
Publication date: 2003-03-20

Abstract

(57)【要約】【課題】消費電力を低く抑えつつ、磁気メモリ装置の
信頼性を向上させる。【解決手段】第２の層間絶縁膜１１の一部を除去して
配線溝を形成し、この配線溝内に書き込み線である第２
のメタル配線１９を形成する。第２の層間絶縁膜１１お
よび第２のメタル配線１９の上面を研磨して平坦化し、
第２の層間絶縁膜１１および第２のメタル配線１９の上
に、アルミナを含む材料を堆積して２００ｎｍ以下の厚
さの第３の層間絶縁膜１２を形成する。そして、第３間
層間絶縁膜１２上にＴＭＲ素子１８を形成し、これを部
分的にエッチングする。ＴＭＲ素子１８の下磁性層１５
と第２のメタル配線１９の間の間隔は、２００ｎｍ以下
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は磁気抵抗効果素子を
用いた不揮発固体メモリである磁気メモリ装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】近年、固体メモリである半導体メモリ装
置が情報機器等に広く用いられており、ＤＲＡＭ（Dyna
mic Random Access Memory）、ＦｅＲＡＭ（Ferroelect
ric Random Access Memory）、ＥＥＰＲＯＭ（Electric
ally Erasable Programmable Read-Only Memory）など
その種類も様々である。このような半導体メモリ装置の
特性は一長一短であり、これら従来の半導体メモリ装置
により現在の情報機器において要求されるスペックの全
てを満たすことは困難である。

【０００３】そこで、近年では磁気抵抗効果素子を用い
た磁気メモリ装置（ＭＲＡＭ：Magnetic Random Access
Memory）が研究開発されている。磁気メモリ装置は、
情報の保存に磁性膜を用いているため、電源を落として
も情報が消えない不揮発性を有している。そしてこの磁
気メモリ装置は、記録時間、読み出し時間、記録密度、
書き換え可能回数、消費電力等の様々な特性に関して、
各種情報機器において求められるスペックを全て満たす
ものと期待されている。

【０００４】この磁気メモリ装置のメモリセルには、磁
気抵抗効果素子が設けられている。このような磁気抵抗
効果素子としては、スピン依存トンネル磁気抵抗効果素
子（ＴＭＲ素子）が好適である。ＴＭＲ素子は、２つの
強磁性層とその間に挟んだ薄い非磁性層からなるセルが
情報を記憶する基本構造となるものであり、磁気抵抗変
化率（ＭＲ比）が他の磁気抵抗効果素子と比較して大き
く、抵抗値が数ｋΩ〜数十ｋΩと磁気メモリ装置のメモ
リセルとして最適な値に設定することが可能なため、磁
気メモリ装置の記憶素子として一般的に用いられてい
る。

【０００５】このＴＭＲ素子は、非磁性層を挟み込んだ
磁性層の磁化が平行である場合（図１３（ａ）参照）
と、反平行である場合（図１３（ｂ）参照）とで抵抗値
が異なるため、抵抗値が異なるこの２つの状態を、それ
ぞれ「０」と「１」として記憶することができる。例え
ば、２つの磁性層のうち、一方の磁化方向を固定して、
他方の磁化方向を外部磁界により変化させることによ
り、「０」または「１」の状態を記憶させることができ
る。これがいわゆる情報の書き込み動作である。磁化方
向の変化は、ＴＭＲ素子の近傍に配置した配線に電流を
流して発生する磁界を利用する方法が知られている。

【０００６】そして、電圧または電流を検出するなどし
てこのＴＭＲ素子の抵抗値を求め、その抵抗値の大きさ
により、「０」か「１」か判断できる。これがいわゆる
情報の読み出し動作である。より詳しくは、抵抗の絶対
値で「０」か「１」か判断する絶対検出方式と、書き込
みの際より弱い磁場を印加して、保磁力が低い方の磁性
層だけを磁化反転させて「０」または「１」の状態を読
み出す差動検出方式が知られている。

【０００７】図１３に示すように磁性層の面に水平な方
向に磁化したいわゆる面内磁化膜を用いるＴＭＲ素子
は、素子サイズを小さくすると、磁性層内部で生じる反
磁界（自己減衰界）や、端面における磁化のカーリング
などにより、記録保持する磁性層の磁化方向が一方向に
定まらず不安定になってしまうなど、ＭＲ比が低下し情
報を保持できなくなるという問題が生じる。従って、面
内磁化のＴＭＲ素子は、素子サイズをあまり小さくする
と情報の保持ができなくなるため、メモリ装置の小型化
や高集積化には限界があった。

【０００８】この問題を解決するために、特開平１１−
２１３６５０号公報には、磁性層の面に垂直な方向に磁
化したいわゆる垂直磁化膜を用いるＴＭＲ素子（図１４
参照）が開示されている。この垂直磁化のＴＭＲ素子
は、素子サイズが小さくなっても反磁界が小さく、安定
して情報の保持が行えるので、面内磁化のＴＭＲ素子よ
りも小型で高集積化した磁気メモリ装置を構成できる。

【０００９】

【発明が解決しようとする課題】前記したようなＴＭＲ
素子を用いて磁気メモリ装置を構成する場合、ＭＯＳＦ
ＥＴ（電界効果型トランジスタ）上にＴＭＲ素子を積層
した構造が一般的である。そして、ＴＭＲ素子をＭＯＳ
ＦＥＴと接続する電気系統の他に、ＴＭＲ素子の上下に
電気配線が設けられ、この電気配線を流れる電流により
発生する磁界によりＴＭＲ素子の磁化状態を決定して情
報を記憶させる構成である。

【００１０】その構成の一例としては、図１５に示すよ
うに、ＴＭＲ素子１０１の両側方の斜め下方の位置に書
き込み線であるメタル配線１０２が設けられ、ＴＭＲ素
子１０１の直上にメタル配線１０２と直交するビット線
１０３が設けられている。メタル配線１０２もビット線
１０３も、図示しない外部回路に接続されている。ＴＭ
Ｒ素子１０１の両側方のメタル配線１０２に流す電流に
より発生する磁界によって、ＴＭＲ素子１０１の磁性層
１０５の磁化方向を変化させることができる。さらに、
ビット線１０３に流す電流により発生する磁界によっ
て、メタル配線１０２によるＴＭＲ素子１０１の磁性層
１０５の磁化方向決定を補助する。ビット線１０３は、
いわばアシスト磁界を生成するものである。

【００１１】例えば、初期状態において、ＴＭＲ素子１
０１の、非磁性層１０６を挟む上磁性層１０４も下磁性
層１０５も磁化方向が下から上へ向かう方向であり、上
磁性層１０４の磁気保持力が強いとする。メタル配線１
０２に電流を流さなければ、ＴＭＲ素子１０１の両磁性
層１０４，１０５の平行な磁化方向が維持される。従っ
て、ＴＭＲ素子１０１の抵抗値は変化しない。しかし、
ＴＭＲ素子１０１の右側のメタル配線１０２に図面奥か
ら手前へ向かう電流を、左側のメタル配線１０２に図面
手前から奥へ向かう電流を流すと、特に下磁性層１０５
には、元々の磁化方向を打ち消そうとする上から下へ向
かう磁界が生じ、下磁性層１０５の磁化方向が変化す
る。上磁性層１０４は磁化保持力が強いため、下から上
へ向かう磁化方向に変化はない。これによって、ＴＭＲ
素子１０１の両磁性層１０４，１０５の磁化方向が反平
行状態になる。従って、ＴＭＲ素子１０１の抵抗値が小
さくなる。この抵抗値の変化を検知することによって、
記録の読み出しが行える。なお、ビット線１０３に流す
電流の向きは、磁性層１０４，１０５の磁化方向に直接
影響するものではないが、この電流により生じる磁界
が、メタル配線１０２を流れる電流により生じる磁界を
補強して、磁性層１０５の磁化を変化させるに十分な強
い磁界とすることができる。

【００１２】このような構成であるため、メタル配線１
０２およびビット線１０３にあまり大きな電流を流さな
くても、ＴＭＲ素子１０１の磁性層１０５にできるだけ
強い磁界を印加できるようにすることが、ＴＭＲ素子１
０１のメモリとしての信頼性向上および消費電力抑制の
ために重要である。そして、そのためには、メタル配線
１０２とＴＭＲ素子１０１との距離をできるだけ近接さ
せることが望まれる。

【００１３】そこで本発明の目的は、ＴＭＲ素子と、そ
れに磁界を印加するためのメタル配線とをできるだけ近
接させることのできる、磁気メモリ装置およびその製造
方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の特徴は、主に膜
面垂直方向に磁化する第１の磁性層および第２の磁性層
と、第１の磁性層と第２の磁性層との間に位置する非磁
性層とからなる磁気抵抗効果素子と、磁気抵抗素子の下
方に位置して磁界を印加するための電流が流される書き
込み線とを有する不揮発性の磁気メモリ装置において、
書き込み線の上面が位置する層と、磁気抵抗素子の下面
が位置する層との間に介在する絶縁膜が、２００ｎｍ以
下の厚さであるところにある。

【００１５】絶縁膜がアルミナを含む材料からなること
が好ましい。

【００１６】また、本発明のもう一つの特徴は、主に膜
面垂直方向に磁化する第１の磁性層および第２の磁性層
と、第１の磁性層と第２の磁性層との間に位置する非磁
性層とからなる磁気抵抗効果素子と、磁気抵抗素子の下
方に位置して磁界を印加するための電流が流される書き
込み線とを有する不揮発性の磁気メモリ装置の製造方法
において、絶縁膜の一部を除去して配線溝を形成する工
程と、書き込み線を形成するための導電性材料を配線溝
内に堆積する工程と、少なくとも書き込み線を形成する
ための導電性材料の上面を研磨して平坦化する工程と、
平坦化工程の後に、絶縁膜および書き込み線の上に厚さ
が２００ｎｍ以下の絶縁性薄膜を形成する工程と、絶縁
性薄膜より上方に磁気抵抗効果素子を形成する工程とを
含むところにある。

【００１７】絶縁膜を構成する絶縁材料が、アルミナを
含む材料であることが好ましい。

【００１８】磁気抵抗効果素子を部分的に取り除く工程
をさらに含んでいてもよい。

【００１９】絶縁膜は５０ｎｍ以上の厚さであることが
好ましい。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２１】図１に示す本実施形態の磁気メモリ装置の
構成について説明する。

【００２２】単結晶シリコン基板或いはSOI基板などか
らなる半導体基板１の所定の個所に素子分離領域２が形
成されている。本実施形態に用いられる素子分離領域２
としては、ＳＴＩ（Shallow Trench Isolation）、LOCO
Sなどの方法により形成された誘電体からなる。そし
て、半導体基板１上に酸化シリコンなどのゲート絶縁膜
３を介してドープされた多結晶シリコンなどからなるゲ
ート電極４が設けられ、１対のゲート電極４の間にソー
ス領域５、ゲート電極４と素子分離領域２との間にドレ
イン領域６がそれぞれ作り込まれて、トランジスタ構造
が構成されている。ここではゲート電極４側に低不純物
濃度のドープ領域を有するLDD（Lightly Doped Drain）
構造のMOSトランジスタを例に挙げているが、本発明は
これに限定されるものではない。

【００２３】このようにトランジスタ構造が構成された
半導体基板１上に、ＳｉＯ₂、BPSG等からなる第１の層
間絶縁膜７が形成されている。そして、ソース領域５お
よびドレイン領域６の上方において第１の層間絶縁膜７
を貫通して設けられているコンタクトホール８に、タン
グステン等からなる第１のプラグ９が形成されている。
この第１のプラグ９には、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ等
の積層体からなる第１のメタル配線１０が接続されてい
る。詳述しないが、第１のプラグ９を介してソース領域
５と接続されている第１のメタル配線１０は、接地線に
接続されており、第１のプラグ９を介してドレイン領域
６と接続されている第１のメタル配線１０は、図示しな
い周辺回路または外部回路に接続されている。

【００２４】ＳｉＯ₂等からなる第２の層間絶縁膜１１
と、アルミナ等からなる第３の層間絶縁膜（絶縁性薄
膜）１２がさらに積層されており、ドレイン領域６の上
方においてこの第２，３の層間絶縁膜１１，１２を貫通
して設けられているコンタクトホール１３に、タングス
テン等からなる第２のプラグ（導電部材）１４が形成さ
れている。さらに、この第２のプラグ１４上には、例え
ば、下磁性層（第２の磁性層）１５となるＧｄＦｅ、ト
ンネル障壁層（非磁性層）１６となるＡｌＯ_x、上磁性
層（第１の磁性層）１７となるＴｂＦｅからなるＴＭＲ
素子１８が形成されている。ＴＭＲ素子１８の下磁性層
１５は、第２のプラグ１４、第１のメタル配線１０、第
１のプラグ９を介して、ドレイン領域６に接続されてい
る。

【００２５】また、第２の層間絶縁膜１１の上部には、
銅等からなる第２のメタル配線１９が形成されている。
この第２のメタル配線１９は、ＴＭＲ素子１８の両側に
近接して配置されており、ＴＭＲ素子１８に磁場を印加
して情報を書き込むための書き込み線である。そして、
第２のメタル配線１９上は２００ｎｍ以下の厚さの第３
の層間絶縁膜（絶縁性薄膜）１２に覆われている。ＴＭ
Ｒ素子１８の外周は、ＳｉＯ₂等からなる第４の層間絶
縁膜２０に覆われている。

【００２６】さらに、銅等からなるビット線２１が形成
され、ＴＭＲ素子１８の上磁性層１７に接続されてい
る。このビット線２１の周囲はＳｉＯ₂等からなる第５
の層間絶縁膜２２に覆われ、ビット線２１を含む全面
が、ＳｉＮ等からなるパッシベーション膜（保護膜）２
３により覆われている。

【００２７】なお、図示しないが、以上説明した図１に
示すメモリセルの外部には周辺回路が形成されている。

【００２８】この磁気メモリ装置において、第２のメタ
ル配線１９に電流が流れると、ＴＭＲ素子１８の下磁性
層１５に磁場が印加される。第２のメタル配線１９によ
る磁場により下磁性層１５の磁化方向が決められ、これ
と、予め保持されている上磁性層１７の磁化方向とが一
致するか否かによって、状態「０」か「１」か判断され
る。すなわち、情報が読み出される。なお、ビット線２
１を流れる電流によっても磁場がＴＭＲ素子１８に印加
される。この磁場は、いわばアシスト磁場であって、第
２のメタル配線１９による磁化方向決定を補助して効率
を向上させるものである。

【００２９】本発明に用いられる第１及び第2のプラグ
としては、Wの他に、Al,Cu、或いはこれらを主成分とす
る合金などを用いることができる。また、必要に応じ
て、プラグの形成に先立ってコンタクトホールの側面及
び底面に、Ti、Ta、TiN、TaN、WN、TiSi、TaSi、TiSi
N、TaSiN、TiWなどから選択される少なくとも一種のバ
リアメタルとなる導電体を形成することも好ましいもの
である。プラグやバリアメタルとなる材料は、CVD、ス
パッタリングなどの周知の方法により形成できる。

【００３０】本発明に用いられる第１のメタル配線とし
ては、AlSiCu以外に、AlCu,AlTi,AlSiTi,AlNd、Cuなど
の金属を用いることもできる。更に必要に応じて、その
上下の面や側面にTi、Ta、TiN、TaN、WN、TiSi、TaSi、
TiSiN、TaSiN、TiWなどから選択される少なくとも一種
のバリアメタルとなる導電体を形成することも好ましい
ものである。

【００３１】本発明に用いられる第2のメタル配線とし
ては、上述した第1のメタル配線と同じものを用いるこ
ともできるが、比較的大電流を流すことから、Cu又はAu
などの高導電性材料を用いることが望ましい。又、Cuや
Auの拡散を防止すべくその上下面及び側面に、Ti、Ta、
TiN、TaN、WN、TiSi、TaSi、TiSiN、TaSiN、TiWなどか
ら選択される少なくとも一種のバリアメタルとなる導電
体を形成することも好ましいものである。メタル配線や
バリアメタルとなる材料は、CVD、スパッタリング、め
っきなどの周知の方法により形成できる。

【００３２】第1及び第2の層間絶縁膜としては、ノンド
ープの酸化シリコン、BやPがドープされた酸化シリコ
ン、窒化シリコン、酸化窒化シリコン、アルミナ、ダイ
ヤモンドライクカーボン、フルオロカーボン、Fドープ
の酸化シリコンなどの無機絶縁膜、或いはポリイミド、
ポリアリールエーテル、ＢＣＢなどの有機絶縁膜から選
択される少なくとも一種を用いることができる。これら
の材料はＣＶＤ、スパッタリング、塗布法などにより形
成できる。

【００３３】本発明に用いられる第３の層間絶縁膜とし
ては、膜厚を２００ｎｍ以下の厚さにすることができる
ものであれば、上述した第1及び第2の層間絶縁膜と同じ
材料の膜を用いることも可能であるが、より好ましくは
アルミナを用いることが好ましいものである。アルミナ
はスパッタリングなどの方法により形成することができ
る。

【００３４】第2のメタル配線上に形成される第3の層間
絶縁膜を形成するに先立って、第2のメタル配線の上面
及び第2の層間絶縁膜１１の上面がほぼ一致するように
ＣＭＰ等の方法により平坦化しておくことが好ましいも
のである。このような平坦化の方法としては、第2のメ
タル配線のパターンを形成した後、その配線パターンの
間及び配線パターンの上面を覆う絶縁体を堆積した後
に、上部の不要な絶縁体をＣＭＰ等により研磨除去し
て、配線パターンの上面を露出させる方法、或いは、平
坦な上面を有する絶縁体に配線溝を形成した後、少なく
ともその溝を埋めるように金属を堆積させ、その金属の
不要な部分をエッチングやＣＭＰにより除去する方法が
挙げられる。後者のうちＣＭＰを使う方法はダマシン法
として知られた方法であり、本発明における第2のメタ
ル配線の形成方法としてより好ましいものである。

【００３５】又、本発明においては、第3の層間絶縁膜
（絶縁性薄膜）の形成後に、そこにホールを形成して第
2のプラグを形成するが、この第2のプラグも同様にダマ
シン法により形成することが好ましいものである。こう
すると、ＴＭＲ素子の下面が平滑な面となるので、良好
な特性をもつＴＭＲ素子を形成することができる。

【００３６】この磁気メモリ装置の製造方法について、
各工程に沿った図１〜１１と、図１２のフローチャート
とを参照して説明する。なお、図１〜１１において、
（ａ）は平面図であり、簡略化のために各絶縁膜等を省
略し主要な部分のみを図示している。（ｂ）は断面図で
ある。

【００３７】図２に示すように、まず、単結晶シリコン
からなる半導体基板１の所定の個所に溝を掘って、この
溝内にＣＶＤ（Chemical Vapor Deposition）法により
ＳｉＯ₂を堆積して、素子分離領域２を形成する（ステ
ップＳ１）。本実施形態の素子分離領域２は、ＳＴＩ
（Shallow Trench Isolation）の例を示しているがこれ
に限定されるものではない。

【００３８】そして、半導体基板１上にゲート絶縁膜３
を介してゲート電極４を設ける。そして、イオン・イン
プランテーションにより、１対のゲート電極４の間にソ
ース領域５を、ゲート電極４と素子分離領域２との間に
ドレイン領域６をそれぞれ作り込む。こうして半導体基
板１にトランジスタ構造を構成する（ステップＳ２）。
本実施形態では、ソース領域５を共有してその両側にそ
れぞれゲート電極４およびドレイン領域６が設けられて
いる。ここではＬＤＤ構造のＭＯＳトランジスタの例を
図示している。

【００３９】このようにトランジスタ構造が構成された
半導体基板１上に、ＣＶＤ法等によりＳｉＯ₂やＢＰＳ
Ｇらなる第１の層間絶縁膜７を形成する（ステップＳ
３）。

【００４０】次に、図３に示すように、ＲＩＥ（Reacti
ve Ion Etching）法等により、ソース領域５上およびド
レイン領域６上の第１の層間絶縁膜７を部分的に除去し
て、コンタクトホール８を形成する（ステップＳ４）。

【００４１】そして、図４に示すように、ＣＶＤ法等に
より、タングステンでコンタクトホール８を埋めて第１
のプラグ９を形成する（ステップＳ５）。この状態で、
ＣＭＰ（Chemical Mechanical Polishing）法により、
第１の層間絶縁膜７および第１のプラグ９の上面を平滑
にする（ステップＳ６）。

【００４２】続いて、図５に示すように、スパッタリン
グにより、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ層を形成し、ＲＩ
Ｅ法によりパターニングして、第１のプラグ９に接続さ
れた第１のメタル配線１０を形成する（ステップＳ
７）。詳述しないが、第１のプラグ９を介してソース領
域５と接続されている第１のメタル配線１０は、接地線
に接続されている。第１のプラグ９を介してドレイン領
域６と接続されている第１のメタル配線１０は、図示し
ない周辺回路または外部回路に接続されている。

【００４３】それから、図６に示すように、ＣＶＤ法に
よりＳｉＯ₂からなる第２の層間絶縁膜１１を形成し
（ステップＳ８）、ＲＩＥ法によりこれを部分的に除去
して、配線溝２４を形成する（ステップＳ９）。

【００４４】次に、図７に示すように、めっきにより配
線溝２４内に銅からなる第２のメタル配線１９を形成し
（ステップＳ１０）、ＣＭＰ法により第２の層間絶縁膜
１１および第２のメタル配線１９の上面を平滑にする
（ステップＳ１１）。この第２のメタル配線１９は、Ｔ
ＭＲ素子１８に磁場を印加して情報を書き込むための書
き込み線である。

【００４５】そして、図８に示すように、スパッタリン
グにより、アルミナからなる第３の層間絶縁膜１２を形
成する（ステップＳ１２）。このとき、後工程で配置さ
れるＴＭＲ素子１８の磁性層に第２のメタル配線１９を
通る電流により効率よく磁場を印加するために、第２の
メタル配線１９上において第３の層間絶縁膜１２の厚さ
が２００ｎｍ以下となるようにする。第３の層間絶縁膜
１２の膜厚制御は極めて精緻に行う。

【００４６】続いて、図９に示すように、ＲＩＥ法によ
り、ドレイン領域６上の第１のメタル配線１０の上方に
位置する第３の層間絶縁膜１２を位置精度よく部分的に
除去して、コンタクトホール１３を形成する（ステップ
Ｓ１３）。そして、ＣＶＤ法により、タングステンでコ
ンタクトホール１３を埋めて第２のプラグ（導電部材）
１４を形成する（ステップＳ１４）。この状態で、ＣＭ
Ｐ法により、第３の層間絶縁膜１２および第２のプラグ
１４の上面を平滑にする（ステップＳ１５）。

【００４７】ここで、図１０に示すように、第２のプラ
グ１４上にＴＭＲ素子１８を形成する（ステップＳ１
６）。具体的には、スパッタリングにより、下磁性層
（第２の磁性層）１５となるＧｄＦｅ、トンネル障壁層
（非磁性層）１６となるＡｌＯ_x、上磁性層（第１の磁
性層）１７となるＴｂＦｅを順次積層した後、イオンミ
リング法により形状を整える。

【００４８】それから、図１１に示すように、ＴＭＲ素
子１８を埋めるように、ＣＶＤ法によりＳｉＯ₂からな
る第４の層間絶縁膜２０を形成する（ステップＳ１
７）。この状態で、ＣＭＰ法により、第４の層間絶縁膜
２０を研磨してＴＭＲ素子１８の上面を露出させる（ス
テップＳ１８）。

【００４９】図１に示すように、ＣＶＤ法によりＳｉＯ
₂からなる第５の層間絶縁膜２２を形成する（ステップ
Ｓ１９）。そして、ＲＩＥ法により第５の層間絶縁膜２
２の所定の位置に溝を形成し、めっきにより、この溝内
に銅からなるビット線２１を形成する（ステップＳ２
０）。ＣＭＰ法により第５の層間絶縁膜２２およびビッ
ト線２１の上面を平滑にする（ステップＳ２１）。最後
に、ＣＶＤ法によりＳｉＮからなるパッシベーション膜
（保護膜）２３を形成する（ステップＳ２２）。

【００５０】このようにして、本発明のメモリセルが完
成する。なお、メモリセルの形成と並行して、図示しな
い周辺回路が形成されて、磁気メモリ装置が完成する。
なお、各部材の材質や具体的な形成方法については、前
記した例に限られものではなく、様々な変更が可能であ
る。

【００５１】本実施形態によると、第３の層間配線膜１
２を２００ｎｍ以下に薄く形成することにより、書き込
み線である第２のメタル配線１９とＴＭＲ素子１８との
間を近接させることができ、低電流でも効率よくＴＭＲ
素子１８の第２の磁性層１５に磁界を印加することがで
きる。従って、消費電力を低く抑えつつ、ＴＭＲ素子１
８の第２の磁性層１５の磁化方向決定の信頼性を向上さ
せることができる。これによって、ＴＭＲ素子１８のメ
モリとしての信頼性が向上する。

【００５２】なお、第３の層間絶縁膜１２がアルミナか
らなる構成であると、ＴＭＲ素子１８を所望の形状に形
成するためにＲＩＥを行う際のエッチングマージンを小
さくすることができるため、第３の層間絶縁膜１２の一
層の薄型化が可能である。これは、アルミナが、一般的
な絶縁膜の材料であるＳｉＯ₂等と比べて削られにくい
ため、同じＲＩＥ工程に際して、ＳｉＯ₂膜等よりもエ
ッチングマージンを必要としないためである。ただし、
少なくとも５０ｎｍ程度のエッチングマージンをとるこ
とが好ましい。

【００５３】しかし、本発明は、この実施形態に限定さ
れるものではなく、第３の層間絶縁膜１２を窒化物やＳ
ｉＯ₂等により形成することも可能である。

【００５４】（他の実施形態）本発明の磁気メモリ装置
を製造するための別の製造方法について説明する。

【００５５】まず、単結晶シリコンからなる半導体基板
１の所定の個所に溝を掘って、この溝内にＣＶＤ（Chem
ical Vapor Deposition）法により酸化シリコンを堆積
してその表面を研磨して、上面が単結晶シリコンの活性
領域（トランジスタが作られる領域）と同じレベルの上
面をもつ素子分離領域２を形成する。

【００５６】そして、半導体基板１上に熱酸化により酸
化シリコンからなるゲート絶縁膜３を形成した後、多結
晶シリコンからなるゲート電極４を形成する。イオン・
インプランテーションにより、多結晶シリコンのゲート
電極パターンをマスクにして低不純物濃度のドープ領域
を形成する。熱酸化により多結晶シリコンの表面に酸化
膜を形成した後、エッチバックを行いゲート電極の側壁
に側壁酸化膜を残す。再びイオン・インプイランテーシ
ョンを行い不純物濃度の高いソース領域５とドレイン領
域６を形成する。更に必要に応じてソース領域とドレイ
ン領域とゲート電極の上面にＰｔ、Ｃｏ、Ｎｉなどの高
融点金属を堆積し、熱処理してシリサイド化した後、シ
リサイド化されなかった高融点金属をエッチング除去す
ることにより、シリサイド層を形成してもよい。

【００５７】こうして半導体基板１にＬＤＤ構造のＭＯ
Ｓトランジスタ構造を作製する。

【００５８】このようにトランジスタ構造が構成された
半導体基板１上に、ＣＶＤ法等によりＳｉＯ₂やＢＰＳ
Ｇからなる第１の層間絶縁膜７を形成し、必要に応じて
リフローやＣＭＰによりその上面を平坦化する。

【００５９】次に、ＲＩＥ（Reactive Ion Etching）法
等により、ソース領域５上およびドレイン領域６上の第
１の層間絶縁膜７を部分的に除去して、コンタクトホー
ル８を形成する。

【００６０】そして、第１のプラグ９を形成する。プラ
グの形成方法としては、必要に応じて、コンタクトホー
ル内及び第1の層間絶縁膜７の上面にＴｉ、ＴｉＮ、Ｔ
ａ、ＴａＮなどのバリアメタルを形成した後、その上に
タングステン等の金属をＣＶＤ法により堆積させ、コン
タクトホール外のタングステン等の金属をエッチング又
は研磨により除去する方法、或いは、コンタクトホール
内にタングステンなどの金属を選択ＣＶＤにより堆積
し、必要に応じて、その上面を研磨する方法が挙げられ
る。

【００６１】続いて、スパッタリングにより、Ｔｉ／Ａ
ｌＣｕ／Ｔｉ積層体のようにバリアメタルで金属層を挟
んだ膜を形成し、ＲＩＥ法によりパターニングして、第
１のプラグ９に接続された第１のメタル配線１０を形成
する。因みに、この第1のメタル配線は、先に絶縁膜を
形成しておき、それに配線パターン応じた溝を形成し、
その溝内に金属を埋め込んで、不要な金属をＣＭＰで除
去する方法（シングルダマシン法）により形成すること
も可能である。

【００６２】ＲＩＥ法によりパターニングして第１のメ
タル配線１０を形成した後には、ＣＶＤ法及び塗布法に
より酸化シリコン等からなる第2の層間絶縁膜を形成
し、エッチバックやＣＭＰにより上面を平坦化する。こ
の後にデュアルダマシン法により第2のメタル配線を形
成する場合には、第2のメタル配線の下方に窒化シリコ
ンなどのエッチストップ層が存在するように、複数種の
絶縁膜を積層して第2の層間絶縁膜を形成するとよい。

【００６３】第2の層間絶縁膜を、ＲＩＥ法により部分
的に除去して、配線溝２４を形成する。

【００６４】次に、少なくとも配線溝２４内にＴｉやＴ
ｉＮなどからなるバリアメタルを形成した後、その上に
ＣＶＤによりＣｕ又はＡｕの薄膜を形成する。そして、
めっきによりＣＶＤによるＣｕ又はＡｕ薄膜の上にＣｕ
又はＡｕを堆積させる。

【００６５】ＣＭＰ法により第２の層間絶縁膜１１上面
のＣｕ（又はＡｕ）及びバリアメタルを除去して、第２
のメタル配線１９を形成する。必要に応じてその上面に
再びバリアメタルを形成することも好ましいものであ
る。

【００６６】そして、スパッタリングにより、アルミナ
からなる第３の層間絶縁膜１２を形成する。このとき、
後工程で配置されるＴＭＲ素子１８の磁性層に第２のメ
タル配線１９を通る電流により効率よく磁場を印加する
ために、第２のメタル配線１９上において第３の層間絶
縁膜１２の厚さが２００ｎｍ以下となるようにする。

【００６７】続いて、ＲＩＥ法により、ドレイン領域６
上の第１のメタル配線１０の上方に位置する第３の層間
絶縁膜１２を位置精度よく部分的に除去して、コンタク
トホール１３を形成する。

【００６８】そして、少なくともホール１３内にＴｉや
ＴｉＮなどからなるバリアメタルを形成した後、その上
にＣＶＤによりＣｕ又はＡｕの薄膜を形成する。そし
て、めっきによりＣＶＤによるＣｕ又はＡｕ薄膜の上に
Ｃｕ又はＡｕを堆積させる。この状態で、ＣＭＰ法によ
り、第３の層間絶縁膜１２上のＣｕ（又はＡｕ）及びバ
リアメタルを除去して、第２のプラグ１４を形成する。
必要に応じてその上面に再びバリアメタルを形成するこ
とも好ましいものである。こうしてプラグ１４の上面を
平滑にする（ステップＳ１５）。

【００６９】そして、第２のプラグ１４上にＴＭＲ素子
１８を形成する。具体的には、スパッタリングにより、
下磁性層（第２の磁性層）１５となるＧｄＦｅ、トンネ
ル障壁層（非磁性層）１６となるＡｌＯ_x、上磁性層
（第１の磁性層）１７となるＴｂＦｅ、更には保護電極
層となるＰｔ、Ａｕ、Ｗ、などを順次積層した後、イオ
ンミリング法により形状を整える。

【００７０】それから、ＴＭＲ素子１８を埋めるよう
に、ＣＶＤ法及び塗布法により酸化シリコンなどからな
る第４の層間絶縁膜２０を形成する。

【００７１】そして、ＣＭＰ法により、第４の層間絶縁
膜２０を研磨してＴＭＲ素子１８の上面を露出させる。

【００７２】ＣＶＤ法や塗布法により酸化シリコンから
なる第５の層間絶縁膜２２を形成する。そして、ＲＩＥ
法により第５の層間絶縁膜２２の所定の位置に溝を形成
する。少なくともこの溝内にＴｉやＴｉＮなどからなる
バリアメタルを形成した後、その上にＣＶＤによりＣｕ
又はＡｕの薄膜を形成する。そして、めっきによりＣＶ
ＤによるＣｕ又はＡｕ薄膜の上にＣｕ又はＡｕを堆積さ
せる。ＣＭＰ法により第５の層間絶縁膜２２上面のＣｕ
（又はＡｕ）及びバリアメタルを除去して、ビット線２
１を形成する。必要に応じてその上面に再びバリアメタ
ルを形成することも好ましいものである。

【００７３】最後に、ＣＶＤ法によりＳｉＮからなるパ
ッシベーション膜（保護膜）２３を形成する（ステップ
Ｓ２２）。

【００７４】このようにして、本発明のメモリセルが完
成する。なお、メモリセルの形成と並行して、図示しな
い周辺回路が形成されて、磁気メモリ装置が完成する。
なお、各部材の材質や具体的な形成方法については、前
記した例に限られものではなく、様々な変更が可能であ
る。

【００７５】

【発明の効果】以上説明した通り、本発明によると、Ｔ
ＭＲ素子の下面と書き込み線の上面との間に介在する絶
縁膜が薄いため、両者が近接する。従って、書き込み線
に電流が流されたときに効率よくＴＭＲ素子の磁性層に
磁界を印加することができる。また、書き込み線の電流
密度を小さくし、印加磁場のばらつきを少なくすること
ができる。そして、消費電力の低減や、磁気メモリ装置
の信頼性の向上が図れる。特に、この絶縁膜がアルミナ
を含む材料からなる場合、より一層の薄型化が可能であ
り、前記した効果をよりよく発揮できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の磁気メモリ装置の要
部断面図である。

【図２】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図３】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図４】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図５】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図６】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図７】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図８】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図９】第１の実施形態の磁気メモリ装置の製造工程を
示す要部断面図である。

【図１０】第１の実施形態の磁気メモリ装置の製造工程
を示す要部断面図である。

【図１１】第１の実施形態の磁気メモリ装置の製造工程
を示す要部断面図である。

【図１２】第１の実施形態の磁気メモリ装置の製造工程
を示すフローチャートである。

【図１３】面内磁化のＴＭＲ素子模式図である。

【図１４】垂直磁化のＴＭＲ素子模式図である。

【図１５】従来の磁気メモリ装置の拡大断面図である。

【符号の説明】

１半導体基板２素子分離領域（ＳＴＩ）３ゲート絶縁膜４ゲート電極５ソース領域６ドレイン領域７第１の層間絶縁膜８コンタクトホール９第１のプラグ１０第１のメタル配線１１第２の層間絶縁膜（下方の絶縁膜）１２第３の層間絶縁膜（絶縁性薄膜）１３コンタクトホール１４第２のプラグ１５下磁性層（第２の磁性層）１６トンネル障壁層（非磁性層）１７上磁性層（第１の磁性層）１８ＴＭＲ素子（トンネル磁気抵抗効果素子）１９第２のメタル配線（書き込み線）２０第４の層間絶縁膜２１ビット線２２第５の層間絶縁膜２３パッシベーション膜２４配線溝

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 29/46 ＲＦターム(参考） 4M104 AA01 BB01 BB03 BB14 BB17 BB18 BB20 BB21 BB22 BB32 BB33 BB39 CC01 CC05 DD08 DD16 DD19 DD37 DD43 DD78 DD84 DD91 EE03 EE05 EE09 EE16 FF14 FF17 FF18 FF22 GG09 GG16 GG19 HH12 5F033 HH04 HH07 HH09 HH10 HH11 HH13 HH18 HH21 HH23 HH27 HH30 HH33 HH34 JJ08 JJ09 JJ11 JJ12 JJ18 JJ19 JJ21 JJ23 JJ27 JJ30 JJ32 JJ33 JJ34 KK03 KK09 KK18 KK25 LL01 MM01 MM05 MM08 MM12 MM13 NN06 NN07 NN38 PP06 PP15 PP27 PP28 QQ08 QQ09 QQ13 QQ14 QQ31 QQ37 QQ48 QQ73 QQ76 RR03 RR04 RR06 RR08 RR11 RR13 RR14 RR15 RR21 RR22 RR25 SS08 SS11 SS21 SS27 TT02 TT08 VV06 VV16 WW02 XX01 5F083 FZ10 JA35 JA36 JA37 JA39 JA40 JA56 JA57 MA06 MA19 PR40

Claims

【特許請求の範囲】

【請求項１】主に膜面垂直方向に磁化する第１の磁性
層および第２の磁性層と、前記第１の磁性層と第２の磁
性層との間に位置する非磁性層とからなる磁気抵抗効果
素子と、該磁気抵抗素子の下方に位置して磁界を印加す
るための電流が流される書き込み線とを有する不揮発性
の磁気メモリ装置において、前記書き込み線の上面が位置する層と、前記磁気抵抗素
子の下面が位置する層との間に介在する絶縁膜が、２０
０ｎｍ以下の厚さであることを特徴とする磁気メモリ装
置。
【請求項２】前記絶縁膜がアルミナを含む材料からな
る請求項１に記載の磁気メモリ装置。
【請求項３】主に膜面垂直方向に磁化する第１の磁性
層および第２の磁性層と、前記第１の磁性層と第２の磁
性層との間に位置する非磁性層とからなる磁気抵抗効果
素子と、該磁気抵抗素子の下方に位置して磁界を印加す
るための電流が流される書き込み線とを有する不揮発性
の磁気メモリ装置の製造方法において、絶縁膜の一部を除去して配線溝を形成する工程と、前記書き込み線を形成するための導電性材料を前記配線
溝内に堆積する工程と、少なくとも前記書き込み線を形成するための前記導電性
材料の上面を研磨して平坦化する工程と、前記平坦化工程の後に、前記絶縁膜および前記書き込み
線の上に厚さが２００ｎｍ以下の絶縁性薄膜を形成する
工程と、前記絶縁性薄膜より上方に前記磁気抵抗効果素子を形成
する工程とを含むことを特徴とする磁気メモリ装置の製
造方法。
【請求項４】前記絶縁膜を構成する前記絶縁材料が、
アルミナを含む材料である請求項３に記載の磁気メモリ
装置の製造方法。
【請求項５】前記磁気抵抗効果素子を部分的に取り除
く工程をさらに含む、請求項４に記載の磁気メモリの製
造方法。
【請求項６】前記絶縁膜は５０ｎｍ以上の厚さであ
る、請求項５に記載の磁気メモリの製造方法。