JP2005159240A - 磁気メモリ及びその製造方法 - Google Patents
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Abstract
【課題】 書き込み線から発生する電流磁界が最も効果的に印加される位置に磁気抵抗効果素子を配置する。
【解決手段】 本発明の磁気メモリは、隣接する書き込み線１６の間に配置された複数の磁気抵抗効果素子１２が書き込み線１６と直交するビット線２１にビアプラグ１３を介して接続され、ビアプラグ１３の上面１８と書き込み線１６の上面１７とがほぼ同一の高さとされている。
【選択図】 図１
【解決手段】 本発明の磁気メモリは、隣接する書き込み線１６の間に配置された複数の磁気抵抗効果素子１２が書き込み線１６と直交するビット線２１にビアプラグ１３を介して接続され、ビアプラグ１３の上面１８と書き込み線１６の上面１７とがほぼ同一の高さとされている。
【選択図】 図１
Description
本発明は、半導体メモリに関し、特に磁気抵抗効果を利用して情報の記録及び再生を行なう磁気メモリ及びその製造方法に関する。
近年、従来の固定メモリに代わる高速不揮発メモリとして、磁気抵抗効果を利用して情報の記録及び再生を行なう磁気ランダムアクセスメモリ（MRAM：Magnetic Random Access Memory）が注目されている。特に、トンネル磁気抵抗効果（TMR：Tunneling Magneto Resistive）を利用したMRAMは、大きな読み出し信号が得られることから、高記録密度化あるいは高速読み出しに有利であり、近年の研究報告において実用性が実証されている。このようなMRAMの詳細については、例えば、非特許文献１に、Roy Scheuerlein et.alによって開示されている。
トンネル磁気抵抗効果を利用したMRAMでは、TMR素子がメモリ素子として用いられる。このTMR素子は、図９（ａ）に示すように、極薄の非磁性膜（トンネル障壁層Ａ）を挟んで２つの磁性膜（上部磁性層Ｂ、下部磁性層Ｃ）が積層されたサンドイッチ構造を基本としており、上部磁性層Ｂと下部磁性層Ｃの磁化方向（スピンの向き）によって、その抵抗値に違いが見られる。具体的には、２つの磁性層Ｂ、Ｃの磁化方向が同一（平行）であると抵抗値が比較的小さく、反対（反平行）であると抵抗値が比較的大きい。MRAMは、上記TMR素子の特性を利用して情報の記録及び再生を行なう。例えば、TMR素子の２つの磁性層Ｂ、Ｃの磁化方向が平行な場合を『0』、反平行な場合を『1』と定めた上で、図９（ｂ）に示すように、TMR素子の下方に配置されている書き込み線Ｄ及び不図示のビット線を選択し、選択された書き込み線Ｄ及びビット線にパルス電流を流して、合成電流磁界を発生させる。これにより、選択された書き込み線Ｄ及びビット線の交点部に位置しているTMR素子に反転閾値を超える電流磁界が印加され、下部磁性層Ｃの磁化方向が記録しようとする情報に対応した向きとなる。なお、図９（ｂ）は、『1』が記録された状態を示している。一方、TMR素子に記録されている情報は、TMR素子の抵抗の絶対値によって記録されている情報が『0』又は『1』のいずれであるかを判別する絶対検出方式、又はTMR素子に記録時よりも弱い磁界を印加して一方の磁性層のみを磁化反転させ、記録されている情報が『0』又は『1』のいずれであるかを判別する差動検出方式によって再生されるのが一般的である。
図１０に一般的なMRAMの基本構成を示す。このMRAMは、半導体基板上に形成されたメモリ素子としてのTMR素子Ｅと、選択トランジスタとしてのNMOS（Negative Metal Oxide Semiconductor）トランジスタＦとを備えている。より具体的には、半導体基板上に形成された層間絶縁膜Ｇ内に、TMR素子Ｅ、金属層（セルプレートＨ）及び書き込み線Ｄが形成されている。セルプレートＨの一面は、ローカルインターコネクトＩを介してTMR素子Ｅの下部磁性層Ｃに接続され、他面は、コンタクトプラグＪを介してNMOSトランジスタＦのドレイン領域Ｋに接続されている。また、TMR素子Ｅの上部磁性膜Ｂは、書き込み線Ｄと直交する向きで形成されているビット線Ｌに、層間絶縁膜Ｇ内に設けられたビアプラグＭを介して接続されている。従って、TMR素子Ｅは書き込み線Dとビット線Lとが交差する層間絶縁膜Ｇの領域に設けられている。なお、ビット線Ｌも層間絶縁膜Ｇに覆われている。
なお、図１０では、書き込み線Ｄを除いた書き込み／読み出し回路は省略されている。省略されている書き込み／読み出し回路とそれに付随した周辺回路の構成については、周知の半導体技術、例えばＤＲＡＭ、強誘電体メモリ等に用いられる公知技術が利用される。
しかし、上記従来のMRAMには、次のような問題があった。すなわち、高集積化のためには、TMR素子の微細化が要求される。しかし、面内磁化膜を用いたTMR素子では、微細化に伴って膜面内の反磁界によりスピンが膜端面でカーリングし、磁化情報の安定した保存が困難になるといった現象が発生する。そこで、本件発明者らは、図１１（ａ）、（ｂ）に示すように、下部磁性膜Ｃ及び上部磁性膜Ｂが膜面垂直方向に磁化された磁性膜（垂直磁化膜）からなるTMR素子を開発し、既に特許出願している。垂直磁化膜は、微細化しても上記カーリングの問題が発生せず、TMR素子の微細化に適している。このTMR素子の詳細については、特許文献１に開示されている。
ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile MemoryArray Using a Magnetic Tunnel Junction and FET Switch in each Cell」 特開平１１−２１３６５０号公報
ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile MemoryArray Using a Magnetic Tunnel Junction and FET Switch in each Cell」
上記垂直磁化膜を用いたTMR素子をメモリ素子とするMRAMと、上記面内磁化膜を用いたTMR素子をメモリ素子とするMRAMとでは、書き込み線の配置が異なる。具体的には、書き込み線から発生した電流磁界をTMR素子に効率良く印加するために、書き込み線をTMR素子の出来るだけ近傍に配置することが望ましい点で両者は共通する。しかし、面内磁化膜を用いたTMR素子の場合には、図９（ｂ）に示すように、TMR素子Ｅの下方に書き込み線Ｄが配置されていることが好ましいが、垂直磁化膜を用いたTMR素子の場合は、図１１（ｂ）に示すように、TMR素子Ｅの側方に書き込み線Dが配置されていることが好ましい。さらに図１２（ａ）、（ｂ）に示すように、書き込み線Ｄから発生する電流磁界は、書き込み線Dの高さ方向中心付近において最も強く、中心から垂直方向上下に外れるに従って次第に弱くなる。従って、書き込み線Dの高さ方向中心（書き込み線の真横）にTMR素子Ｅが配置されていれば、TMR素子Ｅに相対的に強い電流磁界が印加されるため、さらに好ましい。また、磁気抵抗効果素子の磁化方向に関わらず、TMR素子の側方に書き込み線が配置されていることは、上方又は下方に配置されている場合に比べてMRAMの高集積化という点において優れている。
しかし、TMR素子の真横に書き込み線を配置させることは、製造プロセス上困難であった。そこで、実際には、TMR素子の両側方であって、かつ、斜め下方の位置に書き込み線が配置されている。換言すれば、TMR素子は、書き込み線の高さ方向中心から垂直方向上方に外れた位置に配置されている。従って、書き込み線から発生する電流磁界の強度が同一である場合、TMR素子が書き込み線の高さ方向中心に配置されている場合に比べて、該素子に印加される電流磁界は相対的に弱いものであった。この結果、TMR素子に要求される電流磁界を印加するためには、書き込み線に大きな電流を流す必要があり、電流の密度が上昇し、消費電力が大きくなるなどの問題があった。
本発明は、書き込み線から発生した電流磁界が最も効率良く印加される位置に磁気抵抗効果素子が配置された磁気メモリ及びその製造方法を提供することを目的とする。
上記目的を達成する本発明の磁気メモリは、書き込み線が磁気抵抗効果素子の両側方に配置され、かつ、磁気抵抗効果素子上に配置されたビアプラグの上面と上記書き込み線の上面とがほぼ同一の高さであることを主要な特徴とする。
また、上記目的を達成する本発明の磁気メモリ製造方法は、基板上のコンタクトプラグを埋め込まれた層間絶縁膜の上に多層磁性膜及びビアプラグ用導電膜を積層し、これら積層膜をエッチングして磁気抵抗効果素子及びビアプラグを素子化する際に、上記層間磁性膜をコンタクトプラグと多層磁性膜との接面よりも深くまでオーバーエッチングすること、素子化された磁気抵抗効果素子、ビアプラグ、及びコンタクトプラグの側壁に、絶縁材料からなるサイドウォールを形成すること、ビアプラグの上面が埋もれるまで金属材料を堆積させた後に、少なくとも上記ビアプラグの上面が露出するまで金属材料を研磨して書き込み線をパターニングすること、を主要な特徴とする。
本発明によれば、書き込み線は磁気抵抗効果素子の側方に配置されるので、MRAMの高集積化にとって有利である。また、磁気抵抗効果素子が書き込み線から発生する電流磁界中でもっとも磁界強度の強い位置に配置されるので、少ない書き込み電流で情報の記録が可能となり、消費電力の低減や信頼性の向上が図られる。
本発明の磁気メモリの実施形態の一例を図１に基づいて説明する。図１に示す磁気メモリは、選択トランジスタとしてのNMOSトランジスタが作り込まれた基板１上に所定間隔で複数の書き込み線１６が平行に配列され、隣接する書き込み線１６の間に、サイドウォール１４を隔てて複数の磁気抵抗効果素子１２が配列されている。なお、磁気抵抗効果素子１２は、トンネル障壁層９を挟んで下部磁性層１０と上部磁性層１１とが積層されたTMR素子である。
また、書き込み線１６の配列方向に隣接する複数のTMR素子１２の上方には、それらTMR素子１２を横断するように、複数のビット線２１が配置されており、各ビット線２１は、ビアプラグ１３を介してTMR素子１２の上部磁性層１１に接続されている。なお、TMR素子１２の下部磁性層１０は、コンタクトプラグ３を介してNMOSトランジスタのドレイン領域に接続されている。
すなわち、書き込み線１６とビット線２１は格子状に配置されており、TMR素子１２は、書き込み線１６とビット線２１との各交点部に配置されている。
ここで、図１から明らかなように、書き込み線１６はTMR素子１２の両側方に配置されており、その書き込み線１６の上面１７とビアプラグ１３の上面１８とは、ほぼ同じ高さとされている。また、TMR素子１２の積層方向における中心と、同方向における書き込み線１６の中心と、がほぼ同一の高さとされている（TMR素子１２及び書き込み線１６の高さ方向中心がほぼ同じ高さとされている）。
以下、上記構成を有する磁気メモリの製造方法一例を工程に沿って説明する。
（１）図２（ａ）に示すように、基板１の上に層間絶縁膜２を形成し、その層間絶縁膜２内にコンタクトプラグ３を形成する。なお、図示されてはいないが、基板１にはNMOSトランジスタが作り込まれており、コンタクトプラグ３は、NMOSトランジスタのドレイン領域に接続されている。
（２）図２（ｂ）に示すように、層間絶縁膜２の上に、磁性膜４、非磁性膜５、磁性膜６を順次成膜して多層磁性膜（TMR膜７）を形成する。さらに、形成されたTMR膜７の上にビアプラグ用導電膜８を形成する。
（３）図２（ｃ）に示すように、Arイオンミリング等のドライエッチングによって、TMR素子１２及びビアプラグ１３を素子化する。具体的には、図２（ｂ）に示すTMR膜７、ビアプラグ用金属膜８及び層間絶縁膜２をエッチングして不要部分を除去することによって、非磁性層（トンネル障壁層９）を挟んで下部磁性層１０と上部磁性層１１とが積層され、下部磁性層１０がコンタクトプラグ３を介してNMOSトランジスタのドレイン領域に接続されたTMR素子１２を形成する。また、TMR素子１２の上部磁性層１１に接続されたビアプラグ１３を形成する。このとき、層間絶縁膜２をTMR素子１２とコンタクトプラグ３との接面よりも深くまでオーバーエッチングする。オーバーエッチング厚（Ｔ1）は、ビアプラグ１３の厚み（Ｔ2）と同じか、やや薄くする。
（４）図３（ａ）に示すように、オーバーエッチングされた層間絶縁膜２の上にSiO2膜などの絶縁膜を形成し、その後、異方性ドライエッチングなどのエッチバックを行って、コンタクトプラグ３、TMR素子１２及びビアプラグ１３の側壁にサイドウォール１４を形成する。
（５）図３（ｂ）に示すように、書き込み線用の金属積層膜１５を形成する。具体的には、層間絶縁膜２及びサイドウォール１４の全面に拡散防止層を形成し、次に、上記拡散防止層の上にスパッタリングによって銅を蒸着してシード層を形成する。その後、上記シード層の上に電気メッキによって最大電流密度の高い金属材料からなるメッキ層、例えば銅メッキ層を形成する。この際、メッキ層はビアプラグ１３がメッキ層内に完全に埋没する程度に厚く形成する。
（６）図３（ｃ）に示すように、化学機械的研磨（CMP：Chemical Mechanical Polishing）によって、上記メッキ層を少なくともビアプラグ１３の上面１８が露出するまで研磨する。具体的には、図３（ｃ）に示すオーバーエッチング厚（Ｔ1）とビアプラグ１３の厚み（Ｔ2）とが同一である場合には、ビアプラグ１３の上面１８をストップレイヤーとして研磨を行なう。一方、オーバーエッチング厚（Ｔ1）がビアプラグ１３の厚み（Ｔ2）よりも薄い場合には、その差分だけビアプラグ１３をメッキ層と共に研磨する。以上によって、サイドウォール１４を挟んでTMR素子１２の両側方に拡散防止層、シード層及びメッキ層が積層されてなる書き込み線１６が形成されると共に、研磨の程度に関わらず、書き込み線１６の上面１７とビアプラグ１３の上面１８とがほぼ同じ高さとなる。また、TMR素子１２の積層方向における中心と、同方向における書き込み線１６の中心と、がほぼ同一の高さとなる（TMR素子１２及び書き込み線１６の高さ方向中心とがほぼ同じ高さとなる）。なお、メッキ層を研磨する際には、サイドウォール１４の頭部が削り取られる程度にやや過剰に研磨した方が、絶縁体としてのサイドウォール１４が機能しやすくなる。
（７）図４（ａ）に示すように、全面にSiO2膜などの絶縁膜１９を形成し、その後、図４（ｂ）に示すように、絶縁膜１９にビアホール２０を形成する
（８）図４（ｃ）に示すように、絶縁膜１９の上に、CVDによって金属膜を形成してビット線２１をパターニングする。これにより、TMR素子１２の上部磁性層１１は、ビアプラグ１３を介してビット線２１に接続される。
（８）図４（ｃ）に示すように、絶縁膜１９の上に、CVDによって金属膜を形成してビット線２１をパターニングする。これにより、TMR素子１２の上部磁性層１１は、ビアプラグ１３を介してビット線２１に接続される。
なお、上記（２）の工程において成膜されるビアプラグ用導電膜８の上面に、Cu等を主成分とする金属材料と選択比が取れる導電材料からなる膜を予め成膜しておき、上記（６）のCMP工程では、この導電膜をエッチストッパとして研磨を行なうようにすることもできる。また、サイドウォール１４や不図示の層間絶縁物をエッチストッパとして（６）のCMP工程を行なっても良い。これらの観点を考慮すると、サイドウォール１４を構成する絶縁材料としては、SiO2、SiNなどが、書き込み線１６やビット線２１を構成する金属膜としては、Al、Cuを主成分とした金属膜が、ビアプラグ１３を構成する導電膜としては、W、Al、ポリSi等の金属膜が、層間絶縁膜２やその他の絶縁膜を構成する絶縁材料としてはSiO2、SiNなどが考えられる。
本発明の磁気メモリ製造方法について、実施例を挙げてさらに詳細に説明する。図５〜図７は、図２〜図４に示されている磁気メモリ製造方法の工程をさらに詳細に示す断面図である。なお、図５〜図７では、図２〜図４に示されている基板１は省略されている。
本実施例では、図５（ａ）に示すように、不図示の基板の上にSiO2を堆積させてコンタクトプラグ３を埋め込まれた層間絶縁膜２を形成し、その層間絶縁膜２の上にFeCo/TbFeCoを堆積させて磁性膜４を成膜し、その磁性膜４の上にAl2O3を堆積させて非磁性膜５を成膜し、さらに、非磁性層５の上にGdFeCo/CoFeを堆積させて磁性膜６を成膜することよって、TMR膜７を形成した。また、TMR膜７の上に保護膜としてPt膜２１を成膜した。具体的な成膜条件は次の通りである。
装置：スパッタ成膜装置
膜構成：Pt 1〜10 [nm]
GdFeCo 10〜200 [nm]
FeCo 1〜5 [nm]
Al2O3 1〜5 [nm]
FeCo 1〜5 [nm]
TbFeCo 10〜200 [nm]
プロセスガス：Ar（20〜100 [ml/min(normal)]）
スパッタ圧力：0.1〜0.5 [Pa]
基板加熱温度：室温
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次に、図５（ｂ）に示すように、Pt膜２１の上に、Ti/TiON/Ti/AlSiを堆積させてビアプラグ用導電膜８を成膜した。成膜条件は次の通りである。なお、上記AlSiは、純Al又はAlCu、AlSiCuなどといった他のAl合金材料に替えることも可能である。
装置：スパッタ装置
膜構成：Ti 30 [nm]
TiON 100 [nm]
Ti 100 [nm]
Al-Si 800 [nm]
Ti成膜条件：
DCパワー 4 [kW]
プロセスガス Ar（100 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 150 [℃]
TiON成膜条件：
DCパワー 5 [kW]
プロセスガス Ar/N2/O2（40〜70 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 150 [℃]
AlSi成膜条件：
DCパワー 10 [kW]
プロセスガス Ar（100 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 500 [℃]
膜構成：Ti 30 [nm]
TiON 100 [nm]
Ti 100 [nm]
Al-Si 800 [nm]
Ti成膜条件：
DCパワー 4 [kW]
プロセスガス Ar（100 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 150 [℃]
TiON成膜条件：
DCパワー 5 [kW]
プロセスガス Ar/N2/O2（40〜70 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 150 [℃]
AlSi成膜条件：
DCパワー 10 [kW]
プロセスガス Ar（100 [ml/min(normal)]）
スパッタ圧力 0.4 [Pa]
基板加熱温度 500 [℃]
次に、図５（ｃ）に示すように、ビアプラグ用導電膜８の上に、Poly-Siを堆積させて、サイドウォール形成用のエッチストッパ膜としてのポリシリコン膜２２を成膜した。成膜条件は次の通りである。
装置：CVD装置
プロセスガス：SIH4/PH3/He＝500/0.35/50 [ml/min(normal)]
成長温度：580 [℃]
圧力：１[Pa]
プロセスガス：SIH4/PH3/He＝500/0.35/50 [ml/min(normal)]
成長温度：580 [℃]
圧力：１[Pa]
次に、図５（ｃ）に示す層間絶縁膜２、TMR膜７、ビアプラグ用導電膜８、Pt膜２０及びポリシリコン膜２２をArイオンミリングでドライエッチングし、図６（ａ）に示すように、TMR素子１２及びビアプラグ１３を素子化した。より具体的には、ポリシリコン膜２２上にフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして用いて、イオンミリング法によってエッチング加工を行なった。このとき、層間絶縁膜２をビアプラグ用導電膜８の膜厚とほぼ同じだけオーバーエッチングした。エッチング条件は次の通りである。
装置：イオンミリング装置
パワー：200 [W]
スパッタ圧力：0.266 [Pa]
なお、イオンミリングの終了後に、アセトンを用いてフォトレジストパターンを除去した。
パワー：200 [W]
スパッタ圧力：0.266 [Pa]
なお、イオンミリングの終了後に、アセトンを用いてフォトレジストパターンを除去した。
次に、図６（ｂ）に示すように、積層されているTMR素子１２、ビアプラグ１３及びポリシリコン膜２２の側壁にサイドウォール１４を形成した。より具体的には、全面にSiO2を堆積させて絶縁膜を成膜した後に、反応性イオンエッチング（RIE）によるエッチバックを行って、TMR素子１２、ビアプラグ１３及びポリシリコン膜２２の側壁にSiO2を残存させることによってサイドウォール１４を形成した。エッチング条件は次の通りである。
装置：RIE
プロセスガス：CF4/CHF3/Ar＝4/25/80 [ml/min(normal)]
圧力：17 [Pa]
パワー：600 [Ｗ]
基板温度：5 [℃]
プロセスガス：CF4/CHF3/Ar＝4/25/80 [ml/min(normal)]
圧力：17 [Pa]
パワー：600 [Ｗ]
基板温度：5 [℃]
次に、図６（ｃ）に示すように、サイドウォール１４の内側のポリシリコン膜２２をエッチングによって除去し、ビアプラグ１３の上面１８を露出させた。エッチング条件は次の通りである。
装置：RIE
プロセスガス：C12/HBr＝15/20 [ml/min(normal)]
圧力：3.99 [Pa]
パワー：4 [Ｗ]
基板温度：70 [℃]
プロセスガス：C12/HBr＝15/20 [ml/min(normal)]
圧力：3.99 [Pa]
パワー：4 [Ｗ]
基板温度：70 [℃]
次に、サイドウォール１４の外側に書き込み線用の金属積層膜を成膜した。より具体的には、サイドウォール１４の外側の層間絶縁膜２の上に、Ti及びTiNを堆積させて拡散防止層を形成し、この拡散防止層の上にスパッタリングによってCuを蒸着させてシード層を形成した。さらに、シード層の上に電気メッキによって銅メッキ層を形成した。なお、銅メッキ層は、ビアプラグ１３の上面１８が埋もれる程度に厚く形成した。成膜条件及びメッキ条件は次の通りである。
Ti成膜条件：
装置 ECR−CVD
プロセスガス TiCl4/Ｈ2/Ar＝3/100/170 [ml/min(normal)]
圧力 0.23 [Pa]
μ波パワー 2800 [Ｗ]
基板加熱温度 460 [℃]
TiN成膜条件：
装置 ECR−CVD
プロセスガス TiCl4/Ｈ2/Ｎ2/Ar＝20/26/8/170[ml/min(normal)]
圧力 0.23 [Pa]
μ波パワー 2800 [Ｗ]
基板加熱温度 460 [℃]
Ｃｕ成膜条件：
装置 熱ＣＶＤ
プロセスガス Cu(hfac)2(hexafluoro-acetyl-acetonate)/H2＝75/500 [ml/min(normal)]
圧力 2000 [Pa]
基板温度 350 [℃]
Ｃｕ電気メッキ条件：
メッキ液 CuSO4を主体とする水溶液
電圧 10 [Ｖ]
電流密度 30 [A/dm2]
温度 30 [℃]
装置 ECR−CVD
プロセスガス TiCl4/Ｈ2/Ar＝3/100/170 [ml/min(normal)]
圧力 0.23 [Pa]
μ波パワー 2800 [Ｗ]
基板加熱温度 460 [℃]
TiN成膜条件：
装置 ECR−CVD
プロセスガス TiCl4/Ｈ2/Ｎ2/Ar＝20/26/8/170[ml/min(normal)]
圧力 0.23 [Pa]
μ波パワー 2800 [Ｗ]
基板加熱温度 460 [℃]
Ｃｕ成膜条件：
装置 熱ＣＶＤ
プロセスガス Cu(hfac)2(hexafluoro-acetyl-acetonate)/H2＝75/500 [ml/min(normal)]
圧力 2000 [Pa]
基板温度 350 [℃]
Ｃｕ電気メッキ条件：
メッキ液 CuSO4を主体とする水溶液
電圧 10 [Ｖ]
電流密度 30 [A/dm2]
温度 30 [℃]
次に、図７（ａ）に示すように、CMP装置を用いて上記銅メッキ層を研磨し、書き込み線１６を形成した。すなわち、書き込み線用の金属積層膜に微細加工を施すことなく、書き込み線１６のパターンを形成した。なお、研磨はビアプラグ１３の上面１８をストップレイヤーとして行なった。CMP条件は次の通りである。
研磨圧力：100 [g/cm2]
回転数：定盤 30 [rpm]
研磨ヘッド 30 [rpm]
スラリー：H2O2ベース（アルミナ含有）
流量：100 [cc/min]
温度：25〜30 [℃]
回転数：定盤 30 [rpm]
研磨ヘッド 30 [rpm]
スラリー：H2O2ベース（アルミナ含有）
流量：100 [cc/min]
温度：25〜30 [℃]
次に、図７（ｂ）に示すように、全面にSiO2を堆積させて絶縁膜１９を成膜した。その後、図７（ｃ）に示すように、フォトリソ等でパターニングした上で、反応性ドライエッチングによってビアホール２０を形成した。絶縁膜１９の成膜条件は次の通りである。
装置：プラズマCVD
プロセスガス：TEOS/O2 =350/350 [ml/min(normal)]
スパッタ圧力：1.33 [Pa]
基板温度：390 [℃]
ＲＦバイアスパワー：350 [Ｗ]
SiO2膜厚：100 [nm]
プロセスガス：TEOS/O2 =350/350 [ml/min(normal)]
スパッタ圧力：1.33 [Pa]
基板温度：390 [℃]
ＲＦバイアスパワー：350 [Ｗ]
SiO2膜厚：100 [nm]
次に、以下の条件に従って熱CVDによりSiO2膜を成膜した。
プロセスガス：TEOS/O2＝1000/2000 [ml/min(normal)]
スパッタ圧力：12 [kPa]
基板温度：390 [℃]
SiO2膜厚：450 [nm]
プロセスガス：TEOS/O2＝1000/2000 [ml/min(normal)]
スパッタ圧力：12 [kPa]
基板温度：390 [℃]
SiO2膜厚：450 [nm]
引き続き以下の条件に従ってエッチングをして平坦化した。
装置：マグネトロンＲＩＥ
プロセスガス：CF4 /O2 =100/8 [ml/min(normal)]
圧力：40 [Pa]
エッチング量：450 [nm]
装置：マグネトロンＲＩＥ
プロセスガス：CF4 /O2 =100/8 [ml/min(normal)]
圧力：40 [Pa]
エッチング量：450 [nm]
次に、以下の条件に従ってプラズマCVDによりSiO2膜を成膜した。
プロセスガス：TEOS/O2 =350/350 [ml/min(normal)]
スパッタ圧力：１.33 [kPa]
ウェハー加熱温度：390 [℃]
ＲＦバイアスパワー：350 [W]
SiO2膜厚：100 [nm]
ビアホール２０を形成するためのエッチング条件は次の通りである。
プロセスガス：TEOS/O2 =350/350 [ml/min(normal)]
スパッタ圧力：１.33 [kPa]
ウェハー加熱温度：390 [℃]
ＲＦバイアスパワー：350 [W]
SiO2膜厚：100 [nm]
ビアホール２０を形成するためのエッチング条件は次の通りである。
装置： マグネトロンＲＩＥ装置（SiOX膜用）
プロセスガス：c−C4 Ｆ8 流量 10 [ml/min(normal)]
CO流量 200 [ml/min(normal)]
Ar流量 300 [ml/min(normal)]
圧力：6.0 [Pa]
ＲＦバイアスパワー：1600W〔13.56MHz〕
基板温度：20 [℃]
プロセスガス：c−C4 Ｆ8 流量 10 [ml/min(normal)]
CO流量 200 [ml/min(normal)]
Ar流量 300 [ml/min(normal)]
圧力：6.0 [Pa]
ＲＦバイアスパワー：1600W〔13.56MHz〕
基板温度：20 [℃]
次に、図８に示すように、全面に金属膜を成膜した上で、フォトリソ及び反応性ドライエッチングによってビット線２１を形成した。
１ 基板
２ 層間絶縁膜
３ コンタクトプラグ
４ 磁性膜
５ 非磁性膜
６ 磁性膜
７ TMR膜
８ ビアプラグ用導電膜
９ トンネル障壁層
１０ 下部磁性層
１１ 上部磁性層
１２ TMR素子
１３ ビアプラグ
１４ サイドウォール
１５ 金属積層膜
１６ 書き込み線
１７ 書き込み線の上面
１８ ビアプラグの上面
１９ 絶縁膜
２０ ビアホール
２１ ビット線
２ 層間絶縁膜
３ コンタクトプラグ
４ 磁性膜
５ 非磁性膜
６ 磁性膜
７ TMR膜
８ ビアプラグ用導電膜
９ トンネル障壁層
１０ 下部磁性層
１１ 上部磁性層
１２ TMR素子
１３ ビアプラグ
１４ サイドウォール
１５ 金属積層膜
１６ 書き込み線
１７ 書き込み線の上面
１８ ビアプラグの上面
１９ 絶縁膜
２０ ビアホール
２１ ビット線
Claims (5)
- 所定間隔で平行に配列された複数の書き込み線と、隣接する前記書き込み線の間に該書き込み線の長手方向に沿って配置された複数の磁気抵抗効果素子と、前記書き込み線の配列方向に隣接する複数の磁気抵抗効果素子を横断するように、それら磁気抵抗効果素子の上方に配置された複数のビット線と、を含み、
前記磁気抵抗効果素子は、非磁性層を挟んで下部磁性層と上部磁性層とが積層されてなり、
前記ビット線は、ビアプラグを介して前記磁気抵抗効果素子に接続されている磁気メモリであって、
前記ビアプラグの上面と、前記書き込み線の上面と、がほぼ同一の高さである磁気メモリ。 - 前記ビアプラグの材質が、W、Al、Cu、及び多結晶Siのいずれかである請求項１記載の磁気メモリ。
- 基板上に層間絶縁膜を形成し、その層間絶縁膜内にコンタクトプラグを形成する工程と、
前記層間絶縁膜上に磁性膜、非磁性膜、磁性膜を順次成膜して多層磁性膜を形成する工程と、
前記多層磁性膜上にビアプラグ用導電膜を形成する工程と、
前記層間絶縁膜、多層磁性膜、及びビアプラグ用導電膜を前記コンタクトプラグと前記多層磁性膜との接面よりも深くまでエッチングして、磁気抵抗効果素子及びビアプラグを形成する工程と、
前記磁気抵抗効果素子、ビアプラグ、及びコンタクトプラグの側壁に、絶縁材料からなるサイドウォールを形成する工程と、
少なくとも前記ビアプラグの上面が埋もれるまで金属材料を堆積させる工程と、
少なくとも前記ビアプラグの上面が露出するまで前記金属材料を研磨して書き込み線をパターニングする工程と、
を含む磁気メモリ製造方法。 - 層間磁性膜、多層磁性膜、及びビアプラグ用導電膜をエッチングする工程における層間絶縁膜のエッチング厚が、前記ビアプラグ用導電膜の膜厚とほぼ同一である請求項３記載の磁気メモリ製造方法。
- 金属材料を研磨して書き込み線をパターニングする工程において、書き込み線の厚みと、ビアプラグの厚みと、がほぼ同一となるまで、金属材料と共にビアプラグを研磨する請求項３記載の磁気メモリ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003399214A JP2005159240A (ja) | 2003-11-28 | 2003-11-28 | 磁気メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003399214A JP2005159240A (ja) | 2003-11-28 | 2003-11-28 | 磁気メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005159240A true JP2005159240A (ja) | 2005-06-16 |
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ID=34723828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003399214A Pending JP2005159240A (ja) | 2003-11-28 | 2003-11-28 | 磁気メモリ及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2005159240A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069630A (ja) * | 2010-09-22 | 2012-04-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN104733607A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| US11217745B2 (en) | 2018-09-06 | 2022-01-04 | Toshiba Memory Corporation | Magnetoresistive memory device and method for manufacturing magnetoresistive memory device |
-
2003
- 2003-11-28 JP JP2003399214A patent/JP2005159240A/ja active Pending
Cited By (4)
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| JP2012069630A (ja) * | 2010-09-22 | 2012-04-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN104733607A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104733607B (zh) * | 2013-12-20 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| US11217745B2 (en) | 2018-09-06 | 2022-01-04 | Toshiba Memory Corporation | Magnetoresistive memory device and method for manufacturing magnetoresistive memory device |
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