JP5072012B2 - 半導体装置の製造方法 - Google Patents
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Description
この発明は、ＴＭＲ(Tunneling Magneto Resistance)等のメモリ素子を有する半導体装置の製造方法に関する。
ＭＲＡＭは、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。基本物理現象としてＧＭＲ（Giant Magneto Resisance）、ＴＭＲ、ＣＭＲ（Colossal Magneto Resisance）を利用するタイプがある。
ＴＭＲは２層の磁性膜で絶縁層をサンドイッチする構造において、観測される抵抗変化現象を利用するタイプであり、絶縁層を挟む上下磁性層のスピンの状態で、上磁性層〜絶縁層〜下磁性層を流れる電流（すなわちＴＭＲの抵抗値）が変化する。上下磁性層の２つのスピン状態がパラレルであると抵抗値が小さくなり、アンチパラレルであると抵抗値が大きくなる。この抵抗値変化によって情報記憶が行える。このようなＴＭＲ素子を有する磁気メモリ装置及びその製造方法を開示した文献として例えば特許文献１がある。ＴＭＲと同様な構造の素子としてＭＴＪ(Magnetro-Tunneling Junction)素子と呼ばれる構造もあるが、以下、本願明細書中においては、「ＴＭＲ素子」とはＴＭＲ素子のみならず、広くＭＴＪ素子を含む意義を有する。
しかしながら、ＴＭＲ素子を構成するＴＭＲ膜（絶縁層を挟む上下磁性層）の下部引き出し電極（ＬＳ（Local Strap））を加工する際、エッチングデポジション材による異物がＴＭＲ膜の上下磁性層にデポジションされることにより、ＴＭＲ膜の上下の磁性層を介するリーク電流が生じてしまい、ＴＭＲ膜が所定の抵抗変化率を確保できなくなり、正常な記憶動作ができなくなり記憶精度が劣化してしまうという問題点があった。
この発明は上記問題点を解決するためになされたもので、記憶精度が劣化しないＴＭＲ膜を含むメモリセルを有する半導体装置の製造方法を得ることを目的とする。
この発明に係る請求項８記載の半導体装置は、半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルを有し、前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍの導電性を有するハードマスク層である。
この発明に係る請求項１記載の半導体装置の製造方法は、半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルを有する半導体装置の製造方法であって、(a) 半導体基板上に前記下部電極を形成するステップと、(b) 前記下部電極上に前記ＴＭＲ膜を形成するステップと、(c) 前記ＴＭＲ電極上に前記上部電極膜を形成するステップと、（ｄ）前記上部電極上に選択的にレジストを形成するステップと、(e) 前記ステップ(d)の後、前記レジストをマスクとして、前記上部電極をパターニングするステップと、(f) 前記ステップ(e)の後、前記レジストを除去するステップと、(g) 前記ステップ(f)の後、前記上部電極をマスクとして、前記ＴＭＲ膜をパターニングするステップと、(h) 前記ステップ(g)の後、前記下部電極、前記上部電極及び前記ＴＭＲ膜を覆うように第１の酸化防止膜を形成するステップと、(i) 前記ステップ(h)の後、前記上部電極及び前記ＴＭＲ膜を前記第１の酸化防止膜が覆った状態で、前記第１の酸化防止膜及び前記下部電極をパターニングするステップと、(j) 前記ステップ(i)の後、第２酸化防止膜を形成するステップと、(k) 前記ステップ(j)の後、全面に酸化膜を形成するステップとを備えている。
請求項６記載の半導体装置は、リード線と下部電極とは金属プラグを介して電気的に接続されるため、リード線と下部電極とを直接電気的に接続する場合に比べ、下部電極を平坦性良く形成することができ、メモリセルを精度良く形成することができる効果を奏する。
請求項８記載の半導体装置は、上部電極をハードマスクとして用いることができ、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。また、上部電極の膜厚を比較的薄い３０〜１００ｎｍの膜厚で形成したため、上部電極の形成時にＴＭＲ膜にかけるストレスの軽減が図れ、ＴＭＲ膜の磁気特性を劣化させることもない。さらに、上部電極と下部電極とを同じ材質を用いて形成しているため、上部電極をハードマスク層としてＴＭＲ膜をエッチングする際、下部電極をエッチングストッパとして機能させることができる。
請求項１記載の半導体装置の製造方法は、ステップ(h)で、下部電極、上部電極及び前記ＴＭＲ膜を覆うように第１の酸化防止膜を形成しているため、ステップ(k)で酸化膜が形成される際、下部電極の上面及び側面並びにＴＭＲ膜の側面が酸化されることを確実に抑制することができる。その結果、記憶精度が劣化しないＴＭＲ膜を有するメモリセルを得ることができる。
＜実施の形態１＞
（構造）
図１はこの発明の実施の形態１の半導体装置であるＭＲＡＭのメモリセル部の平面構造を示す平面図であり、図２は図１のＡ−Ａ断面を示す断面図である。
（構造）
図１はこの発明の実施の形態１の半導体装置であるＭＲＡＭのメモリセル部の平面構造を示す平面図であり、図２は図１のＡ−Ａ断面を示す断面図である。
図１に示すように、ＴＭＲ膜２９は平面視して４角が丸められた縦長の形状を呈している。図２に示すように、ＴＭＲ膜２９下にＴＭＲ下部電極２８が形成され、ＴＭＲ膜２９上にＴＭＲ上部電極３１が形成される。これらＴＭＲ下部電極２８、ＴＭＲ膜２９及びＴＭＲ上部電極３１によりメモリセルＭＣが構成される。なお、本明細書中において、説明の都合上、ＴＭＲ膜２９及びＴＭＲ上部電極３１を併せてＴＭＲ素子５と表現する場合がある。なお、ＴＭＲ膜２９は例えば上から強磁性層、非磁性層及び強磁性層の積層構造によりなる。強磁性層は、例えばNiFe、CoFeB、CoFeを含む磁性膜より形成され、非磁性層は、例えばアルミナ膜や酸化マグネシウムより形成される。
図３は実施の形態１のＭＲＡＭの全層における断面構造を示す断面図であり、図３(a)は図１のＡ−Ａ断面、図３(b)は図１のＢ−Ｂ断面、図３(c)は図１のＣ−Ｃ断面に相当する。以下、図１〜図３を参照して実施の形態１のＭＲＡＭの構造を説明する。
半導体基板１００の上層部に素子分離領域２が選択的に形成され、素子分離領域２，２間のウェル領域１ｗがトランジスタ形成領域として機能する。上記トランジスタ形成領域において、チャネル領域１ｃを挟んで一対のソース・ドレイン領域１４，１４が形成され、チャネル領域１ｃ上にゲート絶縁膜１１、ゲート電極１２が積層され、ゲート電極１２の側面に２層構造のサイドウォール１３が形成される。また、ソース・ドレイン領域１４及びゲート電極１２上にそれぞれコバルトシリサイド領域１５が形成される。
これらチャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、サイドウォール１３及びソース・ドレイン領域１４により、読み出し時選択用のＭＯＳトランジスタＱ１が構成される。
ＭＯＳトランジスタＱ１を含む半導体基板１００上全面を覆ってＳｉＯ2等の酸化膜からなる層間絶縁膜１６が形成され、層間絶縁膜１６を貫通してコンタクトプラグ１７が形成され、一対のソース・ドレイン領域１４，１４の一方のコバルトシリサイド領域１５と電気的に接続される。
層間絶縁膜１６上に窒化膜４１、酸化膜からなる層間絶縁膜１８が積層され、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９が選択的に形成され、一のＣｕ配線１９がコンタクトプラグ１７と電気的に接続される。
Ｃｕ配線１９を含む層間絶縁膜１８上に、窒化膜４２、酸化膜からなる層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して設けられた微細孔５２、層間絶縁膜２１を貫通して設けられた配線孔６２が形成され、微細孔５２及び配線孔６２に埋め込まれてＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続される上記一のＣｕ配線１９）と電気的に接続される。
Ｃｕ配線２２を含む層間絶縁膜２１上に、窒化膜４３、酸化膜からなる層間絶縁膜２３及び２４が積層され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔５３が形成され、層間絶縁膜２４を貫通して配線孔６３が形成され、微細孔５３及び配線孔６３に埋め込まれてＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ）が形成される。リード線２５ｒはＣｕ配線２２（コンタクトプラグ１７上に位置するＣｕ配線２２）と電気的に接続される。
Ｃｕ配線２５を含む層間絶縁膜２４上に窒化膜からなる層間絶縁膜２６ａ及び酸化膜からなる層間絶縁膜２６ｂが積層され、平面視してリード線２５ｒの形成領域の一部に該当する層間絶縁膜２６ａ及び２６ｂにビアホール９が設けられる。層間絶縁膜２６ｂ上及びビアホール９の底面及び側面上にＴＭＲ下部電極２８が選択的に形成されることにより、ＴＭＲ下部電極２８はリード線２５ｒと電気的に接続される。なお、ＴＭＲ下部電極２８は、ＴＭＲ膜２９と結晶格子の格子間隔が近い、例えばタンタル（Ｔａ）により形成されるため、ＴＭＲ膜２９に生じる歪を低減することができる。また、ＴＭＲ下部電極２８は、リード線２５ｒとＴＭＲ膜２９とを電気的に接続する引き出し配線（ＬＳ（Local Strap））と呼ぶ場合もある。
ＴＭＲ下部電極２８上において、平面視してデジット線２５ｄの形成領域の一部に該当する領域にＴＭＲ素子５（ＴＭＲ膜２９，ＴＭＲ上部電極３１）が選択的に形成される。ＴＭＲ上部電極３１はタンタル（Ｔａ）により３０〜１００ｎｍの膜厚で形成され、製造工程時においてハードマスクとしても機能する。
そして、ＴＭＲ素子５の全面及びＴＭＲ下部電極２８の上面上にＬＴ（Low Temperature）−ＳｉＮより形成される層間絶縁膜３０が形成される。さらに、ＴＭＲ下部電極２８の側面を含む全面を覆ってＬＴ−ＳｉＮよりなる層間絶縁膜３２が形成される。さらに、全面を覆ってＳｉＯ2からなる層間絶縁膜３３が形成される。
層間絶縁膜３３の上層部にビット線となるＣｕ配線３４が選択的に形成され、平面視してＴＭＲ素子５が形成される領域の一部において、層間絶縁膜３０、層間絶縁膜３２及び層間絶縁膜３３を貫通してビアホール４０が形成され、このビアホール４０にもＣｕ配線３４が埋め込まれることにより、Ｃｕ配線３４とＴＭＲ上部電極３１とが電気的に接続される。そして、Ｃｕ配線３４を含む層間絶縁膜３３上の全面にパッシベーション膜３５膜が設けられる。
実施の形態１のＭＲＡＭは上記のような構成を呈しており、以下に示す第１及び第２の特徴を有している。
第１の特徴は、ＬＴ−ＳｉＮより形成される層間絶縁膜３０に加えて、層間絶縁膜３２によって、ＴＭＲ下部電極２８の上面及び側面並びにＴＭＲ素子５の側面を全て覆っている点である。
ＬＴ−ＳｉＮよりなる層間絶縁膜３０及び３２は、ＳｉＯ2によるなる層間絶縁膜３３を堆積する際の酸化防止膜として機能するが、層間絶縁膜３０のみの場合、ＴＭＲ膜２９の側面が薄くなった時に、酸化防止膜として十分機能することが難しいことがある。しかし、実施の形態１では２層の層間絶縁膜３０及び３２よりＴＭＲ膜２９を保護することにより、十分な酸化防止機能を発揮することができる。さらに、ＴＭＲ下部電極２８の上面及び側面を覆って層間絶縁膜３０及び３２が形成されているため、ＴＭＲ下部電極２８に対しても十分な酸化防止機能を発揮することができる。
加えて、ＴＭＲ下部電極２８の加工時において、層間絶縁膜３０がＴＭＲ素子５の側面を全て覆っているため、メモリセルＭＣ、特にＴＭＲ膜２９の側面を確実に保護することにより、エッチング・デポジション材による異物が付着してリーク電流が生じることを防ぐことができる。
また、ＬＴ−ＳｉＮは３００℃以下の比較的低温で形成されるため、層間絶縁膜３０及び３２の製造時にＴＭＲ膜２９の磁気特性を劣化させることもない。
第２の特徴は、ＴＭＲ上部電極３１を３０〜１００ｎｍの膜厚のＴａを用いることにより、製造工程時においてハードマスクとして用いることを可能にした点である。
この第２の特徴により、ＴＭＲ上部電極３１をハードマスクとして用いることができ、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。また、ＴＭＲ上部電極３１の膜厚を比較的薄い３０〜１００ｎｍの膜厚で形成したため、ＴＭＲ上部電極３１の形成時にＴＭＲ膜２９にかけるストレスの軽減が図れ、ＴＭＲ膜２９の磁気特性を劣化させることもない。
さらに、ＴＭＲ下部電極２８及びＴＭＲ上部電極３１を共に同じ材料（Ｔａ）で形成することにより、ＴＭＲ上部電極３１をマスクとしてＴＭＲ膜２９を加工する際に、ＴＭＲ下部電極２８がストッパとして機能し、ＴＭＲ膜２９をパターニング精度良く形成することができる効果も奏する。
（製造方法）
図４〜図２６は実施の形態１のＭＲＡＭの製造方法を示す断面図である。これらの図において、(a)は図１のＡ−Ａ断面、(b)は図１のＢ−Ｂ断面、(c)は図１のＣ−Ｃ断面に相当する。また、図１２〜図２６における(d) は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態１のＭＲＡＭの製造方法を説明する。
図４〜図２６は実施の形態１のＭＲＡＭの製造方法を示す断面図である。これらの図において、(a)は図１のＡ−Ａ断面、(b)は図１のＢ−Ｂ断面、(c)は図１のＣ−Ｃ断面に相当する。また、図１２〜図２６における(d) は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態１のＭＲＡＭの製造方法を説明する。
まず、図４に示すように、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域１となる。
そして、図５に示すように、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
次に、図６に示すように、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
その後、図７に示すように、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散し、ゲート電極１２の側面に２層構造のサイドウォール１３を形成した後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱ１が形成される。
次に、図８に示すように、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれコバルトシリサイド領域１５を形成する。
続いて、図９に示すように、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のコバルトシリサイド領域１５と電気的に接続される。
さらに、図１０に示すように、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
続いて、図１１に示すように、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して微細孔５２が選択的に形成され、さらに、微細孔５２を含む領域上における層間絶縁膜２１を貫通して配線孔６２が選択的に形成され、その後、微細孔５２及び配線孔６２を埋め込んでＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
その後、図１２に示すように、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔５３が選択的に形成され、さらに、微細孔５３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成され、その後、微細孔５３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ）が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
また、図１２の(d) に示すように、周辺領域においても、ＭＯＳトランジスタＱ１と等価なＭＯＳトランジスタＱ２が半導体基板１００上に形成され、第１〜第３層メタル配線それぞれにＣｕ配線１９、Ｃｕ配線２２及びＣｕ配線２５が形成される。
その後、図１３に示すように、全面に層間絶縁膜２６ａ，２６ｂを形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
そして、図１４に示すように、全面に、ＴＭＲ下部電極２８、ＴＭＲ膜２９及びＴＭＲ上部電極３１となるべき層を積層する。この際、ビアホール９の底面及び側面にＴＭＲ下部電極２８が形成されることにより、ＴＭＲ下部電極２８はリード線２５ｒと電気的に接続される。
この際、ＴＭＲ上部電極３１の膜厚を比較的薄い３０〜１００ｎｍの膜厚で形成することにより、ＴＭＲ上部電極３１の形成時にＴＭＲ膜２９にかけるストレスの軽減が図れ、ＴＭＲ膜２９の磁気特性を劣化させることはない。なお、ＴＭＲ下部電極２８及びＴＭＲ上部電極３１は前述したようにＴａを構成材料としており、例えば、スパッタ法により形成される。
その後、図１５に示すように、図示しないパターニングされたレジストを用いてＴＭＲ上部電極３１をパターニングした後、パターニングされたＴＭＲ上部電極３１をハードマスクとして、ＴＭＲ膜２９に対しエッチングして、ＴＭＲ素子５を完成する。エッチングの際、ＴＭＲ上部電極３１と同じＴａにより構成されるＴＭＲ下部電極２８がエッチングストッパとして機能する。
このように、ＴＭＲ上部電極３１をハードマスクとして用いることにより、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。
また、レジストマスクでエッチングを行った場合のように、ＴＭＲ膜２９の側壁に、素子特性を悪化させる有機物系のデポジション物が付着することもなく、ＴＭＲ膜２９のレジスト除去のためのアッシングや洗浄処理による磁性膜の劣化もない。
次に、図１６に示すように、３００℃以下の低温状態で全面にＬＴ−ＳｉＮからなる層間絶縁膜３０を形成し、図１７に示すように、メモリセルの形成領域のみを覆うようにパターニングされたレジスト４５を形成する。
そして、図１８に示すように、パターニングされたレジスト４５をマスクとしてＴＭＲ下部電極２８及び層間絶縁膜３０をエッチングすることにより、ＴＭＲ下部電極２８をパターニングし、図１９に示すように、レジスト４５を除去する。ここで、パターニングされたレジスト４５をマスクとして層間絶縁膜３０をエッチング行い、レジスト４５を除去した後、層間絶縁膜３０をハードマスクとしてＴＭＲ下部電極２８をパターニングしてもよい。これによりＴＭＲ下部電極２８をさらに高精度にパターニングすることができる。
次に、図２０に示すように、３００℃以下の低温状態で全面にＬＴ−ＳｉＮからなる層間絶縁膜３２を形成する。その結果、ＴＭＲ膜２９の側面領域及びＴＭＲ下部電極２８が層間絶縁膜３０及び３２によって覆われる。
次に、図２１に示すように、ＳｉＯ2からなる層間絶縁膜３３を全面に形成する。この際、ＴＭＲ膜２９の側面領域は層間絶縁膜３０及び３２によって覆われるため、層間絶縁膜３３の形成時に酸化防止機能を十分に発揮することができる。したがって、層間絶縁膜３３の形成時にＴＭＲ膜２９が悪影響を受けることはない。さらに、ＴＭＲ下部電極２８の上面及び側面を覆って層間絶縁膜３０及び３２が形成されているため、ＴＭＲ下部電極２８に対しても十分な酸化防止機能を発揮することができる。
さらに、層間絶縁膜３０及び３２の形成材料であるＬＴ−ＳｉＮは３００℃以下の比較的低温状態で形成されるため、ＴＭＲ膜２９の磁気特性を劣化させることもない。
その後、図２２に示すように、層間絶縁膜３３に対しＣＭＰ処理を施すことにより、層間絶縁膜３３を平坦化する。
続いて、図２３に示すように、ＴＭＲ素子５の上方において、層間絶縁膜３３を貫通するビアホール３９を形成する。また、図２３の(d)に示すように、周辺領域における一部のＣｕ配線２５の上層においてビアホール４９を形成する。
そして、図２４に示すように、ビット線形成用に層間絶縁膜３３を選択的にエッチング除去する。この際、ビアホール３９下の層間絶縁膜３０及び３２もエッチング除去され、ビアホール４０が形成され、ビアホール４９下の層間絶縁膜３０及び３２がエッチング除去され、ビアホール５０が形成される。
次に、図２５に示すように、ビアホール４０及び５０を含む層間絶縁膜３３をエッチング除去した領域にＣｕ配線３４を埋め込むことによりビット線を形成する。その結果、メモリ回路領域において、Ｃｕ配線３４はビアホール４０を介してＴＭＲ素子５（ＴＭＲ上部電極３１）と電気的に接続され、周辺回路領域において、Ｃｕ配線３４はＣｕ配線２５と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３４が形成される。
最後に、図２６に示すように、全面にパッシベーション膜３５を形成することにより、実施の形態１のＭＲＡＭ（周辺回路を含む）が完成する。
なお、実施の形態１では第３層及び第４層メタル配線にメモリセル回路（メモリセルＭＣ，ビット線（Ｃｕ配線３４）等）を構成する例を示したが、第１層及び第２層メタル配線部分にメモリセル回路を構成するようにしても良い。また、５層以上で構成しても良い。
＜実施の形態２＞
（構造）
図２７はこの発明の実施の形態２の半導体装置であるＭＲＡＭのメモリセル部の平面構造を示す平面図であり、図２８は図２７のＡ−Ａ断面を示す断面図である。
（構造）
図２７はこの発明の実施の形態２の半導体装置であるＭＲＡＭのメモリセル部の平面構造を示す平面図であり、図２８は図２７のＡ−Ａ断面を示す断面図である。
図２９は実施の形態２のＭＲＡＭの全層における断面構造を示す断面図であり、図２９(a)は図２７のＡ−Ａ断面、図２９(b)は図２７のＢ−Ｂ断面、図２９(c)は図２７のＣ−Ｃ断面に相当する。以下、図２７〜図２９を参照して実施の形態２のＭＲＡＭの構造を説明する。なお、半導体基板１００〜第３層メタル配線であるＣｕ配線２５に至るまでの構造、及び層間絶縁膜３３層〜パッシベーション膜３５に至るまでの構造は、図１〜図３で示した実施の形態１のＭＲＡＭと同様であるため、説明を省略する。
Ｃｕ配線２５を含む層間絶縁膜２４上に層間絶縁膜２６ａ及び２６ｂが積層され、平面視してリード線２５ｒの形成領域の一部に該当する層間絶縁膜２６ａ及び２６ｂにビアホール９が設けられ、このビアホール９に充填してＣｕプラグ１０が形成される。
Ｃｕプラグ１０を含む層間絶縁膜２６ｂ上にＴＭＲ下部電極２８が選択的に形成される。よって、ＴＭＲ下部電極２８はＣｕプラグ１０を介してリード線２５ｒと電気的に接続される。なお、ＴＭＲ下部電極２８は、ＴＭＲ膜２９との結晶格子の整合性をとるため、例えばタンタル（Ｔａ）により形成される。また、ＴＭＲ下部電極２８は、リード線２５ｒとＴＭＲ膜２９とを電気的に接続する引き出し配線（ＬＳ（Local Strap））と呼ぶ場合もある。
ＴＭＲ下部電極２８上において、平面視してデジット線２５ｄの形成領域の一部に該当する領域にＴＭＲ素子５（ＴＭＲ膜２９，ＴＭＲ上部電極３１）が選択的に形成される。ＴＭＲ上部電極３１はタンタル（Ｔａ）により３０〜１００ｎｍの膜厚で形成され、製造工程時においてハードマスクとしても機能する。
そして、ＴＭＲ素子５の全面及びＴＭＲ下部電極２８の上面上にＬＴ−ＳｉＮより形成される層間絶縁膜３０が形成される。さらに、ＴＭＲ下部電極２８の側面を含む全面を覆ってＬＴ−ＳｉＮよりなる層間絶縁膜３２が形成される。さらに、全面を覆ってＳｉＯ2からなる層間絶縁膜３３が形成される。
実施の形態２のＭＲＡＭは上記のような構成を呈しており、実施の形態１と同様に、上述した第１及び第２の特徴を有しており、実施の形態１と同様な効果を奏する。
さらに、実施の形態２のＭＲＡＭは以下の第３の特徴を有している。第３の特徴は、Ｃｕプラグ１０はビアホール９に埋め込まれて形成されており、このＣｕプラグ１０によってＴＭＲ下部電極２８とリード線２５ｒとの電気的に接続を図る点である。
第３の特徴を有することにより、ビアホール９はＣｕプラグ１０によって埋め込まれているため、ビアホール９の影響を受けることなくＴＭＲ下部電極２８を平坦性良く形成することができ、メモリセルＭＣを精度良く形成することができる効果を奏する。
以下、上記効果を実施の形態１の構造と比較して説明する。実施の形態１の場合、ＴＭＲ下部電極２８はビアホール９内にも形成されるため、ビアホール９とＴＭＲ素子５との形成位置間の距離が近くなるに伴い、ビアホール９の影響によりＴＭＲ下部電極２８の平坦性が悪くなる。
一方、実施の形態２の構造では、ビアホール９内にＣｕプラグ１０が埋め込まれており、ＴＭＲ下部電極２８をビアホール９内に形成しないため、ビアホール９とＴＭＲ素子５との距離に関係なくＴＭＲ下部電極２８を平坦性良く形成することができる。すなわち、実施の形態２の構造の方が、より微細化に適している。
また、実施の形態２の構造に近い構造として、Ｃｕプラグ１０の直上、すなわち、リード線２５ｒの上方にＴＭＲ素子５を形成する他の構造も考えられる。上記他の構造では、ＴＭＲ下部電極２８をＣｕプラグ１０上に形成することになるのに対し、実施の形態２の構造ではＴＭＲ下部電極２８を層間絶縁膜２６ｂ上に形成しており、実施の形態２の構造の方がＴＭＲ下部電極２８を平坦性良く形成することができる。さらに、上記他の構造の場合、リード線２５ｒがＴＭＲ素子５直下に位置する関係上、必然的にデジット線２５ｄとＴＭＲ素子５との距離が遠くなるため、書き込み不良が生じやすいマイナス面もある。
（製造方法）
図３０〜図４４は実施の形態２のＭＲＡＭの製造方法を示す断面図である。これらの図において、(a)は図２７のＡ−Ａ断面、(b)は図２７のＢ−Ｂ断面、(c)は図２７のＣ−Ｃ断面、(d)は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態２のＭＲＡＭの製造方法を説明する。
図３０〜図４４は実施の形態２のＭＲＡＭの製造方法を示す断面図である。これらの図において、(a)は図２７のＡ−Ａ断面、(b)は図２７のＢ−Ｂ断面、(c)は図２７のＣ−Ｃ断面、(d)は周辺回路部の断面を示している。以下、これらの図を参照して、実施の形態２のＭＲＡＭの製造方法を説明する。
実施の形態１の図４〜図１２で示した工程を経た後、図３０に示すように、全面に層間絶縁膜２６ａ，２６ｂを形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
その後、図３１に示すように、ダマシン技術を用いてビアホール９を埋めてＣｕプラグ１０を形成する。
そして、図３２に示すように、全面に、ＴＭＲ下部電極２８、ＴＭＲ膜２９及びＴＭＲ上部電極３１となるべき層を積層する。この際、ＴＭＲ下部電極２８はＣｕプラグ１０を介してリード線２５ｒと電気的に接続される。ＴＭＲ上部電極３１の膜厚を比較的薄い３０〜１００ｎｍの膜厚で形成することにより、ＴＭＲ上部電極３１の形成時にＴＭＲ膜２９にかかるストレスの軽減が図れ、ＴＭＲ膜２９の磁気特性を劣化させることはない。なお、ＴＭＲ下部電極２８及びＴＭＲ上部電極３１は前述したようにＴａを構成材料としており、例えば、スパッタ法により形成される。
前述したように、ＴＭＲ下部電極２８はビアホール９内には形成されないため、ＴＭＲ下部電極２８を層間絶縁膜２６ｂ及びＣｕプラグ１０上に平坦性良く形成することができる。
その後、図３３に示すように、ＴＭＲ上部電極３１をパターニングした後、パターニングされたＴＭＲ上部電極３１をハードマスクとして、ＴＭＲ膜２９に対しエッチングして、ＴＭＲ素子５を完成する。エッチングの際、ＴＭＲ上部電極３１と同じＴａにより構成されるＴＭＲ下部電極２８がエッチングストッパとして機能する。
このように、ＴＭＲ上部電極３１をハードマスクとして用いることにより、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。
また、レジストマスクでエッチングを行った場合のように、ＴＭＲ膜２９の側壁に、素子特性を悪化させる有機物系のデポジション物が付着することもなく、ＴＭＲ膜２９のレジスト除去のためのアッシングや洗浄処理による磁性膜の劣化もない。
次に、図３４に示すように、全面にＬＴ−ＳｉＮからなる層間絶縁膜３０を形成し、図３５に示すように、メモリセルＭＣの形成領域のみを覆うようにパターニングされたレジスト４５を形成する。
そして、図３６に示すように、パターニングされたレジスト４５をマスクとしてＴＭＲ下部電極２８及び層間絶縁膜３０をエッチングすることにより、ＴＭＲ下部電極２８をパターニングし、図３７に示すように、レジスト４５を除去する。
次に、図３８に示すように、全面にＬＴ−ＳｉＮからなる層間絶縁膜３２を形成する。その結果、ＴＭＲ膜２９の側面領域が層間絶縁膜３０及び３２によって覆われるとともに、ＴＭＲ下部電極２８の側面領域が層間絶縁膜３２によって覆われる。
次に、図３９に示すように、ＳｉＯ2からなる層間絶縁膜３３を全面に形成する。この際、ＴＭＲ膜２９の側面領域は層間絶縁膜３０及び３２によって覆われるため、層間絶縁膜３３の形成時に酸化防止機能を十分に発揮することができる。したがって、層間絶縁膜３３の形成時にＴＭＲ膜２９が悪影響を受けることはない。
加えて、ＴＭＲ下部電極２８の加工時において、層間絶縁膜３０がＴＭＲ素子５の側面を全て覆っているため、メモリセルＭＣ、特にＴＭＲ膜２９の側面を確実に保護することにより、エッチング・デポジション材による異物が付着してリーク電流が生じることを防ぐことができる。
その後、図４０に示すように、層間絶縁膜３３に対しＣＭＰ処理を施すことにより、層間絶縁膜３３を平坦化する。
続いて、図４１に示すように、ＴＭＲ素子５の上方において、層間絶縁膜３３を貫通するビアホール３９を形成する。また、図４１の(d)に示すように、周辺領域における一部のＣｕ配線２５の上層においてビアホール４９を形成する。
そして、図４２に示すように、ビット線形成用に層間絶縁膜３３を選択的にエッチング除去する。この際、ビアホール３９下の層間絶縁膜３０及び３２もエッチング除去され、ビアホール４０が形成され、ビアホール３９下の層間絶縁膜３０及び３２がエッチング除去され、ビアホール５０が形成される。
次に、図４３に示すように、ビアホール４０及び５０を含む層間絶縁膜３３をエッチング除去した領域にＣｕ配線３４を埋め込むことによりビット線を形成する。その結果、メモリ回路領域において、Ｃｕ配線３４はビアホール４０を介してＴＭＲ素子５（ＴＭＲ上部電極３１）と電気的に接続され、周辺回路領域において、Ｃｕ配線３４はＣｕ配線２５と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３４が形成される。
最後に、図４４に示すように、全面にパッシベーション膜３５を形成することにより、実施の形態２のＭＲＡＭ（周辺回路を含む）が完成する。
＜実施の形態３＞
（前提技術）
図４５はＭＲＡＭ構成の概略を示す説明図である。同図に示すように、マトリクス状に複数のメモリ素子１０２が配置され、列方向（図中斜め横方向）に沿って複数本の上部Ｃｕ配線１３４が形成され、列単位にメモリ素子１０２と電気的に接続され、行方向（図中斜め縦方向）に沿って複数本の下部Ｃｕ配線１２５が形成され、行単位にＴＭＲ素子１０５と電気的に接続される。
（前提技術）
図４５はＭＲＡＭ構成の概略を示す説明図である。同図に示すように、マトリクス状に複数のメモリ素子１０２が配置され、列方向（図中斜め横方向）に沿って複数本の上部Ｃｕ配線１３４が形成され、列単位にメモリ素子１０２と電気的に接続され、行方向（図中斜め縦方向）に沿って複数本の下部Ｃｕ配線１２５が形成され、行単位にＴＭＲ素子１０５と電気的に接続される。
図４６はメモリ素子１０２と上部Ｃｕ配線１３４及び下部Ｃｕ配線１２５（リード線１２５ｒ，デジット線１２５ｄ）との接続関係の詳細を示す断面図である。同図に示すように、半導体基板１００（図示せず、図３等参照）の上方に形成される酸化膜１２４内を貫通して選択的に下部Ｃｕ配線１２５が形成され、下部Ｃｕ配線１２５を含む酸化膜１２４上に、シリコン窒化膜１２６ａ及び酸化膜１２６ｂが積層され、平面視してリード線１２５ｒの形成領域の一部に該当する層間絶縁膜１２６ａ及び１２６ｂにビアホール１０９（ローカルビア）が設けられる。層間絶縁膜１２６ｂ上及びビアホール１０９の底面及び側面上に引き出し配線（ＬＳ（Local Strap））となるＴＭＲ下部電極１５８が選択的に形成されることにより、ＴＭＲ下部電極１５８はリード線１２５ｒと電気的に接続される。
ＴＭＲ下部電極１５８上において、平面視してデジット線１２５ｄの形成領域の一部に該当する領域にＴＭＲ素子１０５（ＴＭＲ膜１２９，ＴＭＲ上部電極１３１）が選択的に形成される。ＴＭＲ素子１０５及びＴＭＲ下部電極１５８によってメモリ素子１０２が構成される。ＴＭＲ膜１２９は上から強磁性層１２９ａ、非磁性層１２９ｂ及び強磁性層１２９ｃの積層構造によりなる。
そして、ＴＭＲ素子１０５を含む全面を覆ってＳｉＯ2からなる酸化膜１３３が形成される。
酸化膜１３３の上層部にビット線となる上部Ｃｕ配線１３４が選択的に形成され、平面視してＴＭＲ素子１０５が形成される領域の一部において酸化膜１３３を貫通してビアホール１４０が形成され、このビアホール１４０にも上部Ｃｕ配線１３４が埋め込まれることにより、上部Ｃｕ配線１３４とＴＭＲ上部電極１３１とが電気的に接続される。
上述したように、ビアホール１０９内にＴＭＲ下部電極１５８を形成することにより、下部Ｃｕ配線１２５（リード線１２５ｒ）とＴＭＲ素子１０５（ＴＭＲ膜１２９）とを電気的に接続する一般的な構造（以下、「ビアＬＳ接続構造」と略記）は図４６で示す構造となる。
図４６で示した構造を得るには、一般に以下の(1)〜(9)からなる製造工程を経る。
(1) 下部Ｃｕ配線１２５を含む酸化膜１２４上にシリコン窒化膜１２６ａ及び酸化膜１２６ｂを堆積する。
(2) シリコン窒化膜１２６ａ及び酸化膜１２６ｂを貫通するビアホール１０９を選択的に形成する。
(3) ビアホール１０９を含む酸化膜１２６ｂ上にＴＭＲ下部電極１５８となる金属薄膜を堆積する。
(4) 酸化膜１２６ｂ上におけるＴＭＲ下部電極１５８上にＴＭＲ素子１０５の形成層を堆積する。
(5) ＴＭＲ素子１０５をパターニングする。
(6) 上記(3)で形成した金属薄膜をパターニングしてＴＭＲ下部電極１５８を形成する。
(7) 全面に酸化膜１３３を堆積する。
(8) 酸化膜１３３を貫通するビアホール１４０及び上部Ｃｕ配線１３４の形成領域を選択的に形成する。
(9)上部Ｃｕ配線１３４を埋込み堆積した後、ＣＭＰ処理する。
(1) 下部Ｃｕ配線１２５を含む酸化膜１２４上にシリコン窒化膜１２６ａ及び酸化膜１２６ｂを堆積する。
(2) シリコン窒化膜１２６ａ及び酸化膜１２６ｂを貫通するビアホール１０９を選択的に形成する。
(3) ビアホール１０９を含む酸化膜１２６ｂ上にＴＭＲ下部電極１５８となる金属薄膜を堆積する。
(4) 酸化膜１２６ｂ上におけるＴＭＲ下部電極１５８上にＴＭＲ素子１０５の形成層を堆積する。
(5) ＴＭＲ素子１０５をパターニングする。
(6) 上記(3)で形成した金属薄膜をパターニングしてＴＭＲ下部電極１５８を形成する。
(7) 全面に酸化膜１３３を堆積する。
(8) 酸化膜１３３を貫通するビアホール１４０及び上部Ｃｕ配線１３４の形成領域を選択的に形成する。
(9)上部Ｃｕ配線１３４を埋込み堆積した後、ＣＭＰ処理する。
上記した(6)の工程はＬＳ工程と呼ぶこととし、このＬＳ工程においては、以下で示す問題点がある。
図４７〜図４９はビアＬＳ接続構造（図４６参照）を得るためのＬＳ工程を示す断面図である。以下、これらの図を参照してＬＳ工程を説明する。
図４７に示すように、半導体基板の上方に形成された酸化膜１２４形成後、酸化膜１２４を貫通する下部Ｃｕ配線１２５（リード線１２５ｒ，デジット線１２５ｄ）を選択的に形成し、全面にシリコン窒化膜１２６ａ及び酸化膜１２６ｂを形成した後、シリコン窒化膜１２６ａ及び酸化膜１２６ｂを貫通しリード線１２５ｒの一部を底面としたビアホール１０９を形成し、ビアホール１０９の底面及び側面並びに酸化膜１２６ｂ上にＴＭＲ下部電極１５８を形成した後、ＴＭＲ素子１０５（ＴＭＲ膜１２９，ＴＭＲ上部電極１３１）を得、全面にレジスト１５５を形成した後、ＴＭＲ下部電極１５８を素子単位に分離するための開口部１５６を設けることによりレジスト１５５をパターニングする。
そして、図４８に示すように、レジスト１５５をマスクとしてＴＭＲ下部電極１５８をエッチングすることにより、ＴＭＲ下部電極１５８をパターニングする。その後、レジスト１５５をアッシング処理により除去する。
この際、図４８に示すように、ＴＭＲ膜１２９の側壁における反応によりポリマー，磁性膜等からなる側壁反応部１５９が形成されたり、図４９に示すように、ビアホール１０９のビア底端部領域１７１において、ＴＭＲ下部電極１５８の一部の極薄成膜部または未成膜部１６８から、ＴＭＲ下部電極１５８下の下部Ｃｕ配線１２５（リード線１２５ｒ）の一部が腐食し、Ｃｕ腐食部１６０が発生する懸念材料があった。
このような懸念材料が生じるのは、ＴＭＲ下部電極１５８の一部をビアホール１０９に埋め込んで形成する点、及びＴＭＲ下部電極１５８の膜厚に制約がある点との理由から、ＴＭＲ下部電極１５８をビアホール１０９内に被覆性良く埋込形成できないことに起因する。なお、ＴＭＲ下部電極１５８の膜厚に制約が生じるのは、ＴＭＲ下部電極１５８上に形成されるＴＭＲ素子１０５は下地層であるＴＭＲ下部電極１５８のラフネスによってその特性が影響を受けるため、ＴＭＲ素子１０５の下地層となるＴＭＲ下部電極１５８の膜厚は１００ｎｍ以下に制限されるからである。
したがって、ビア底端部領域１７１においてＴＭＲ下部電極１５８に極薄成膜部または未成膜部１６８が発生してしまう可能性が高いため、レジスト１５５のアッシング時に極薄成膜部または未成膜部１６８から下部Ｃｕ配線１２５へのＣｕ腐食の懸念材料は無視できない。
その結果、上記懸念材料の現実化によってＴＭＲ下部電極１５８とリード線２５ｒとの電気的接続が十分に行えず、配線不良に至ってしまう問題点があった。この問題点の解決を図ったのが実施の形態３である。
（実施の形態３の構造）
図５０はこの発明の実施の形態３の半導体装置であるＭＲＡＭのメモリセル部の構造を示す断面図である。なお、図５０において、２つのＴＭＲ形成領域１０３，１０４（第１及び第２のＴＭＲ形成領域）にそれぞれ同一構造のＴＭＲ素子１０５（第１及び第２のＴＭＲ素子）が形成される構造を示している。
図５０はこの発明の実施の形態３の半導体装置であるＭＲＡＭのメモリセル部の構造を示す断面図である。なお、図５０において、２つのＴＭＲ形成領域１０３，１０４（第１及び第２のＴＭＲ形成領域）にそれぞれ同一構造のＴＭＲ素子１０５（第１及び第２のＴＭＲ素子）が形成される構造を示している。
同図に示すように、第１の層間絶縁膜である酸化膜１２４を貫通して選択的に下部Ｃｕ配線１２５（下層配線）を構成するリード線１２５ｒ及びデジット線１２５ｄがＴＭＲ形成領域１０３，１０４それぞれに形成される。なお、実施の形態３のＭＲＡＭも実施の形態１のＭＲＡＭ同様に半導体基板１００の上方に積層構造で形成されるが、説明の都合上、酸化膜１２４からの上部構造のみ図面で示し、説明している。なお、酸化膜１２４は実施の形態１の層間絶縁膜２４（図３等参照）に相当する。
そして、下部Ｃｕ配線１２５を含む酸化膜１２４上に、シリコン窒化膜１２６ａ（第１の部分層間絶縁膜）及びＳｉＯ2からなる酸化膜１２６ｂ（第２の部分層間絶縁膜）が積層され、シリコン窒化膜１２６ａ及び酸化膜１２６ｂによって第２の層間絶縁膜を構成する。
ＴＭＲ形成領域１０３，１０４それぞれにおいて、平面視してリード線１２５ｒの形成領域の一部に該当する層間絶縁膜１２６ａ及び１２６ｂにビアホール１０９（ローカルビア）が設けられる。層間絶縁膜１２６ｂ上及びビアホール１０９の底面及び側面上にＬＳとなるＴＭＲ下部電極１２８が選択的に形成されることにより、ＴＭＲ形成領域１０３，１０４それぞれにおいてＴＭＲ下部電極１２８はリード線１２５ｒと電気的に接続される。
なお、ＴＭＲ形成領域１０３のＴＭＲ下部電極１２８（第１の下部電極）と、ＴＭＲ形成領域１０４のＴＭＲ下部電極１２８（第２の下部電極）とは、ＴＭＲ形成領域１０３，１０４境界及びその近傍領域に設けられた開口部１４７（距離ｄ１）により互いに分離される。
ＴＭＲ形成領域１０３，１０４それぞれのＴＭＲ下部電極１２８上において、平面視してデジット線１２５ｄの形成領域の一部に該当する領域にＴＭＲ素子１０５（ＴＭＲ膜１２９，ＴＭＲ上部電極１３１）が選択的に形成される。なお、ＴＭＲ膜１２９は例えば上から強磁性層１２９ａ、非磁性層１２９ｂ及び強磁性層１２９ｃの積層構造によりなる。
そして、ＴＭＲ下部電極１２８の上面及びＴＭＲ素子１０５の側面及び上面を覆って絶縁性膜１３０が形成される。なお、絶縁性膜１３０は例えば、窒化膜（ＳｉＮ）、酸化膜（ＳｉＯ2、ＧｅＯ，Ａｌ2Ｏ3）等が考えられる。
また、絶縁性膜１３０は、３００℃以下の低温で形成される絶縁性材料を用いて形成される。例えば、絶縁性膜１３０として低温で成膜した窒化膜（ＬＴ（Low Temperature）−ＳｉＮ）等が考えられる。
そして、絶縁性膜１３０を含む全面を覆ってＳｉＯ2からなり、第３の層間絶縁膜である酸化膜１３３が形成される。この際、酸化膜１３３は酸化膜１２６ｂと化学種が同じ材料で形成される。さらに、酸化膜１３３は酸化膜１２６ｂと全く同一内容の製造プロセスによって製造される。
なお、開口部１４７にも酸化膜１３３が形成されることにより、ＴＭＲ形成領域１０３のＴＭＲ下部電極１２８とＴＭＲ形成領域１０４のＴＭＲ下部電極１２８とは完全に絶縁分離される。
酸化膜１３３の上層部にビット線となる上部Ｃｕ配線１３４が選択的に形成され、ＴＭＲ形成領域１０３，１０４それぞれにおいて平面視してＴＭＲ素子１０５が形成される領域の一部において酸化膜１３３及び絶縁性膜１３０を貫通してビアホール１４０が形成され、このビアホール１４０にも上部Ｃｕ配線１３４が埋め込まれることにより、上部Ｃｕ配線１３４とＴＭＲ上部電極１３１とが電気的に接続される。
上述したように、ビアホール１０９内にＴＭＲ下部電極１２８を形成することにより、下部Ｃｕ配線１２５（リード線１２５ｒ）とＴＭＲ素子１０５（ＴＭＲ膜１２９）とを電気的に接続するビアＬＳ接続構造を呈している。
（効果）
図５１は実施の形態３の半導体装置の効果を示す断面図である。同図に示すように、ビア底端部領域１０７においてＴＭＲ下部電極１２８の一部に極薄成膜部または未成膜部１４８が生じても、ビアホール１０９内においてＴＭＲ下部電極１２８上に絶縁性膜１３０が形成されているため、ＬＳ工程におけるＴＭＲ下部電極１２８パターニングに用いたレジストのアッシング処理をＬＳ工程後に行う場合において、アッシング処理時に極薄成膜部または未成膜部１４８から下部Ｃｕ配線１２５（リード線１２５ｒ）にＣｕ腐食が進行することを確実に回避することができる。
図５１は実施の形態３の半導体装置の効果を示す断面図である。同図に示すように、ビア底端部領域１０７においてＴＭＲ下部電極１２８の一部に極薄成膜部または未成膜部１４８が生じても、ビアホール１０９内においてＴＭＲ下部電極１２８上に絶縁性膜１３０が形成されているため、ＬＳ工程におけるＴＭＲ下部電極１２８パターニングに用いたレジストのアッシング処理をＬＳ工程後に行う場合において、アッシング処理時に極薄成膜部または未成膜部１４８から下部Ｃｕ配線１２５（リード線１２５ｒ）にＣｕ腐食が進行することを確実に回避することができる。
したがって、図４９に示したような、Ｃｕ腐食部１６０が生じることなく、ＴＭＲ下部電極１２８とリード線１２５ｒとの間には良好な電気的に接続関係が担保され、歩留まりの向上が期待できる効果を奏する。
なお、上述した効果はＴＭＲ下部電極２８上に層間絶縁膜３０が形成される実施の形態１の構造（図２等参照）においても発揮することができる。
また、開口部１４７の近傍領域におけるＴＭＲ下部電極１２８と絶縁性膜１３０との側面はほぼ一致しているため、絶縁性膜１３０を新たに形成することによってＴＭＲ形成領域１０３，１０４それぞれに形成されたＴＭＲ下部電極１２８間の距離ｄ１が広がることななく、集積度を損なうことがないという微細化効果を奏する。
すなわち、ＴＭＲ下部電極１２８は、絶縁性膜１３０の側面に対し一致しているため、後述するように絶縁性膜１３０及びＴＭＲ下部電極１２８を同時にパターニングしてもＴＭＲ下部電極１２８の加工形状に悪影響を与えることない。
加えて、絶縁性膜１３０として３００℃以下の低温で形成される低温絶縁性膜を用いているため、３００℃以下の低温で絶縁性膜１３０を形成することにより、絶縁性膜１３０の形成時におけるＴＭＲ素子１０５の性能劣化を確実に防止できる。すなわち、絶縁性膜１３０の形成時にＴＭＲ素子１０５の特性に悪影響を与えることはない。その結果、３００℃以上に至る絶縁性膜を形成する場合に比べ、ＴＭＲ膜１２９に関し、磁性多層膜のスピン配向改善、 磁性多層膜間の交換結合改善、 熱ストレスの減少が期待できる。
なお、上述した効果は、ＬＴ−ＳｉＮより形成される層間絶縁膜３０をＴＭＲ下部電極２８上に形成する実施の形態１の構造（図２等参照）においても発揮することができる。
図５２及び図５３は絶縁性膜１３０を低温形成絶縁材料で構成した場合の効果を示すグラフである。図５２はＴＭＲ素子１０５の保磁力Ｈｃのアニール温度依存性を示し、図５３はＴＭＲ素子１０５の異方性磁界Ｈｋのアニール温度依存性を示している。これらの温度領域には絶縁性膜１３０の形成温度相当も含まれる。なお、図５２及び図５３においてＬ１は強磁性層１２９ａの膜厚が３ｎｍの場合、Ｌ２は強磁性層１２９ａの膜厚が５ｎｍの場合を示している。
図５２に示すように、絶縁性膜１３０の形成が３００℃を超える領域では、ＴＭＲ素子１０５の温度変化に対する保磁力Ｈｃの傾きが急峻となり、保磁力Ｈｃを精度良く設定することが非常に困難となる。図５３に示すように、絶縁性膜１３０の形成が３００℃を超える領域では、ＴＭＲ素子１０５の温度変化に対する異方性磁界Ｈｋの傾きがより高くなり、異方性磁界Ｈｋを精度良く設定することが困難となる。
このように、ＴＭＲ素子１０５の形成後に３００℃を超える処理を行うと、ＴＭＲ素子１０５の磁気特性を精度良く制御することは困難となり、結果として磁気特性が劣化する可能性が高い。
しかしながら、実施の形態３のＭＲＡＭでは、絶縁性膜１３０を低温形成絶縁材料を用いて３００℃以下の低温で形成することにより、ＴＭＲ素子１０５の磁気特性劣化を効果的に抑制することができる。
さらに、図５４に示すように、ＴＭＲ素子１０５が形成されていない、酸化膜１２６ｂ上のＴＭＲ周辺領域１０８においても、ＴＭＲ下部電極１２８上全面に絶縁性膜１３０を形成しているため、ＬＳ工程時にＴＭＲ下部電極１２８表面における酸化防止、ＴＭＲ下部電極１２８の電気的特性の改善（抵抗減少）効果が期待できる。
なお、上述した効果は、ＴＭＲ素子５が形成されていない層間絶縁膜２６ｂ上におけるＴＭＲ下部電極２８上に層間絶縁膜３０を形成している実施の形態１の構造（図２等参照）においても発揮することができる。
加えて、図５５に示すように、酸化膜１２６ｂと酸化膜１３３とを化学種において同一材料（ＳｉＯ2）で形成することにより、ストラップ間絶縁領域１３６において、同一材料の酸化膜１２６ｂと酸化膜１３３とが接触する界面１３７が形成される。
例えば、窒化膜と酸化膜の界面が存在すると界面での欠陥を伝わり、ＴＭＲ形成領域１０３，１０４において互いに隣接するＴＭＲ下部電極１２８，１２８間にリーク電流が流れることが予想される。このリーク電流は装置の微細化が進むに従い顕著な問題となる。
しかしながら、実施の形態３では、酸化膜１２６ｂと酸化膜１３３とを化学種を同一材料で形成することにより、界面１３７での欠陥を確実に低減することができるため、上記リーク電流を効果的に低減することができ、歩留まりの向上が期待できる。加えて、装置の微細化を可能にする効果を奏する。
なお、本実施の形態では、酸化膜１２６ｂ及び酸化膜１３３が共にＳｉＯ2の場合を例に挙げたが、同一材料のｌｏｗ−ｋ膜等、他の態様でも構わないことは勿論である。
さらに、実施の形態３では、酸化膜１２６ｂと酸化膜１３３とをそれぞれ同一内容の製造プロセスによって形成しているため、上記リーク電流抑制効果をより一層発揮することができ、歩留まりのさらなる向上、微細化促進効果が期待できる。
（他の態様）
また、ＴＭＲ形成領域１０３，１０４におけるＴＭＲ下部電極１２８，１２８間を絶縁する酸化膜１３３として低温で形成されるｌｏｗ−ｋ膜のみで構成することにより、ＴＭＲ下部電極１２８，１２８間に生じる配線間容量を低減して高速動作が可能となる。
また、ＴＭＲ形成領域１０３，１０４におけるＴＭＲ下部電極１２８，１２８間を絶縁する酸化膜１３３として低温で形成されるｌｏｗ−ｋ膜のみで構成することにより、ＴＭＲ下部電極１２８，１２８間に生じる配線間容量を低減して高速動作が可能となる。
図５６は実施の形態３の他の態様を示す断面図である。同図に示すように、ストラップ絶縁端部領域１３８において、ＴＭＲ下部電極１２８の端部が酸化されることにより端部酸化領域１３２となっている。
このように、実施の形態３の他の態様は、端部酸化領域１３２の存在により、ストラップ絶縁端部領域１３８におけるＴＭＲ下部電極１２８の端部側面が絶縁性膜１３０より内側において位置することになる。その結果、装置の集積度を損ねることなく、ＴＭＲ形成領域１０３，１０４におけるＴＭＲ下部電極１２８，１２８（第１及び第２の下部電極間）間の絶縁性を高めることができる効果を奏する。また、端部酸化領域１３２はＴＭＲ下部電極１２８に対して十分小さいため、端部酸化領域１３２によってＴＭＲ下部電極１２８の導電性が劣化することはない。
なお、端部酸化領域１３２を形成すべく、ＴＭＲ下部電極１２８をチタン（Ｔｉ）、Ｔａといった高融点金属でかつ酸化物が絶縁性を有する材料で構成することが望ましい。例えば、ＴＭＲ下部電極１２８をＴａで形成することにより、アッシング処置時にＴＭＲ下部電極１２８の端部から端部酸化領域１３２として酸化タンタル（Ｔａ2Ｏ5）を形成することができる。
このように、ＴＭＲ下部電極１２８を上述した特性のＴｉ，Ｔａ等により構成することにより、端部酸化領域１３２による上述したＴＭＲ下部電極１２８，１２８間の絶縁効果に加え、製造プロセス中におけるＴＭＲ下部電極１２８形成材料の拡散防止効果を奏する。
（製造方法）
図５７〜図６３は実施の形態３のＭＲＡＭの製造方法の一部を示す断面図である。また、図６２及び図６３における(a) はメモリ回路領域の断面を、これらの図の(b) は周辺回路領域の断面を示している。以下、これらの図を参照して実施の形態３のＭＲＡＭの製造方法を説明する。
図５７〜図６３は実施の形態３のＭＲＡＭの製造方法の一部を示す断面図である。また、図６２及び図６３における(a) はメモリ回路領域の断面を、これらの図の(b) は周辺回路領域の断面を示している。以下、これらの図を参照して実施の形態３のＭＲＡＭの製造方法を説明する。
まず、実施の形態１と同様な方法により、図５７で示す構造を得る。すなわち、図示しない半導体基板の上方に形成される酸化膜１２４を貫通して選択的に形成される下部Ｃｕ配線１２５（リード線１２５ｒ，デジット線１２５ｄ）を得た後、全面にシリコン窒化膜１２６ａ及びＳｉＯ2からなる酸化膜１２６ｂを順次形成し、メモリ回路領域におけるリード線１２５ｒの領域上の一部を貫通してビアホール１０９を選択的に形成する。
そして、全面に、ＴＭＲ下部電極１２８、ＴＭＲ膜１２９及びＴＭＲ上部電極１３１となるべき層を積層する。この際、ビアホール１０９の底面及び側面にＴＭＲ下部電極１２８が形成されることにより、ＴＭＲ下部電極１２８はリード線１２５ｒと電気的に接続される。その後、ＴＭＲ上部電極１３１及びＴＭＲ膜１２９をパターニングして、ＴＭＲ素子１０５を完成する。
そして、図５８に示すように、３００℃以下の低温状態で全面にＬＴ−ＳｉＮからなる絶縁性膜１３０を形成した後、ＴＭＲ形成領域１０３，１０４境界近傍領域に開口部１４６を有する、パターニングされたレジスト１４５を形成する。この際、絶縁性膜１３０の膜厚は例えば６０ｎｍ程度でシリコン窒化膜１２６ａの膜厚と同程度の膜厚で形成する。
このように、実施の形態３のＭＲＡＭの製造方法は、３００℃以下の低温で絶縁性膜１３０を形成するため、絶縁性膜１３０形成時にＴＭＲ素子１０５の特性（図５２，図５３参照）に悪影響を与えることはない。
なお、上述した効果は、３００℃以下の低温状態で全面にＬＴ−ＳｉＮからなる層間絶縁膜３０を形成する実施の形態１の製造方法（図１６等参照）においても発揮することができる。
そして、図５９に示すように、パターニングされたレジスト１４５をマスクとして絶縁性膜１３０及びＴＭＲ下部電極１２８に対し反応性イオンエッチング(Reactive Ion Etching; RIE)を行うことにより、絶縁性膜１３０及びＴＭＲ下部電極１２８を連続してパターニングする。このように、レジスト１４５により絶縁性膜１３０及びＴＭＲ下部電極１２８を連続してエッチングするため、エッチング直後において開口部１４７における絶縁性膜１３０とＴＭＲ下部電極１２８との側面はほぼ一致する。
その結果、ＴＭＲ形成領域１０３（第１のＴＭＲ形成領域）におけるＴＭＲ下部電極１２８、ＴＭＲ素子１０５及び絶縁性膜１３０（第１の下部電極、第１のＴＭＲ素子、第１の絶縁性膜）と、ＴＭＲ形成領域１０４（第２のＴＭＲ形成領域）におけるＴＭＲ下部電極１２８、ＴＭＲ素子１０５及び絶縁性膜１３０（第２の下部電極、第２のＴＭＲ素子、第２の絶縁性膜）とが互いに独立して形成されることになる。
そして、上記第１及び第２の絶縁性膜は互いに距離ｄ１（所定間隔）隔てて対向する側面を有し、上記第１及び第２の下部電極は互いに距離ｄ１隔てて対向する側面を有する。すなわち、上記第１の絶縁性膜及び上記第１の下部電極（ＴＭＲ形成領域１０３におけるＴＭＲ下部電極１２８及び絶縁性膜１３０）は、ＴＭＲ形成領域１０３からＴＭＲ形成領域１０４に向かう同一方向（第１の方向）において側面形成位置が一致し、上記第２の絶縁性膜及び上記第２の下部電極（ＴＭＲ形成領域１０４におけるＴＭＲ下部電極１２８及び絶縁性膜１３０）は、ＴＭＲ形成領域１０４からＴＭＲ形成領域１０３に向かう同一方向（第２の方向）において側面形成位置が一致する。
なお、本実施の形態において、側面が一致するとは、同一のマスクパターンを用いて連続してエッチングした場合に形成される側面を意味している。すなわち、上記第１の絶縁性膜と上記第１の下部電極の側面との第１の方向における距離（ＴＭＲ形成領域１０３におけるＴＭＲ下部電極１２８及び絶縁性膜１３０の側面に段差が生じた場合の、ＴＭＲ形成領域１０３からＴＭＲ形成領域１０４に向かう同一方向（第１の方向）における側面間の距離）は、例えば異なるマスクパターンを用いて形成されるＴＭＲ素子１２９の開口部１４７側の側面とＴＭＲ下部電極１２８との側面間の距離より小さい。
その後、図６０に示すように、アッシング処理によりレジスト１４５を除去する。その結果、ＴＭＲ形成領域１０３，１０４それぞれにおいて同一方向におけるＴＭＲ下部電極１２８及び絶縁性膜１３０の側面がほぼ一致した構造を得ることができる。
一方、ＴＭＲ下部電極１２８をＴｉ，Ｔａ等の高融点でかつ酸化物が絶縁性を有する金属材料により形成した場合、図６１に示すように、アッシング処理段階において、ＴＭＲ下部電極１２８は開口部１４７における露出側面から酸化され端部酸化領域１３２が形成される。
すなわち、アッシング処理により上記第１及び第２の下部電極の側面から一部酸化することにより、ＴＭＲ形成領域１０３及び１０４それぞれに端部酸化領域１３２（第１及び第２の端部酸化領域）が形成される。端部酸化領域１３２の形成に伴い、上記第１及び第２の下部電極の側面は上記第１及び第２の絶縁性膜の側面に対し、上記第１及び第２の方向おいて窪んで形成される。
このように、レジスト１４５の除去時のアッシング処理によって上記第１及び第２の下部電極の側面から一部酸化することにより、上記第１及び第２の端部酸化領域が形成されるため、上記第１及び第２の下部電極間の絶縁性をより一層高めることができる。
さらに、アッシング処理後にウェットクリーニングを行うことによりレジスト１４５を確実に除去することができる。この際、ＴＭＲ下部電極１２８上には絶縁性膜１３０が形成されているため、ウェット洗浄（クリーニング）時にＴＭＲ下部電極１２８に不具合が生じることはない。
このように、レジスト１４５の除去処置としてアッシング処理及びウェット洗浄処理を実行するため、レジスト１４５を精度良く除去することができる。この際、ＴＭＲ下部電極１２８上に絶縁性膜１３０が形成されているため、アッシング処理及びウェット洗浄の実行時にＴＭＲ下部電極１２８及びビアホール１０９底面におけるリード線１２５ｒに悪影響を与えることはない。
上述したように、実施の形態３のは半導体装置の製造方法は、レジスト１４５をマスクとして、ＴＭＲ下部電極１２８及び絶縁性膜１３０を連続してエッチングして、ＴＭＲ下部電極１２８及び絶縁性膜１３０をパターニングしているため、ＴＭＲ下部電極１２８の加工後はビアホール１０９のＴＭＲ下部電極１２８は絶縁性膜１３０によって保護される結果、レジスト１４５の除去処理（アッシング処理，ウェット洗浄処理）段階においてビアホール１０９下のリード線１２５ｒへのダメージを回避することができ、完成された半導体装置の歩留まりの向上を図ることができる。
なお、上述した効果は、レジスト４５をマスクしてＴＭＲ下部電極２８及び層間絶縁膜３０を同時にエッチングした後、レジスト４５の除去時にＴＭＲ下部電極２８上に層間絶縁膜３０が形成されている実施の形態１の製造方法（図１８，図１９等参照）においても発揮することができる。
次に、ＳｉＯ2からなる酸化膜１３３を全面に形成した後、図６２(a) に示すように、メモリ回路領域におけるＴＭＲ素子１０５の上方において、酸化膜１３３を貫通するビアホール１３９（ＴＭＲ用部分ビアホール）を形成し、図６２(b)に示すように、周辺領域における一部の下部Ｃｕ配線１２５の上層において酸化膜１３３及び酸化膜１２６ｂを貫通するビアホール１４９（周辺用部分ビアホール）を形成する。この際、絶縁性膜１３０がビアホール１３９形成のストッパとして機能し、シリコン窒化膜１２６ａがビアホール１４９形成のストッパとして機能する。
このように、酸化膜１３３はシリコン窒化膜である絶縁性膜１３０及びシリコン窒化膜１２６ａと化学種が異なる材料で、かつ酸化膜１２６ｂと化学種が同一材料（ＳｉＯ2）で形成されているため、ビアホール１３９及びビアホール１４９を同時に形成しても、酸化膜１３３及び酸化膜１２６ｂと化学種が異なる材料（異なる材質）の絶縁性膜１３０及びシリコン窒化膜１２６ａをストッパとして機能させることにより、ビアホール１３９及び１４９をそれぞれ精度良く形成することができる。
さらに、ＴＭＲ素子１０５の上方において、図６３(a) に示すように、メモリ回路領域におけるビアホール１３９から絶縁性膜１３０をも貫通するビアホール１４０（ＴＭＲ用ビアホール）を形成すると同時に、周辺領域において、図６３(b) に示すように、ビアホール１４９からシリコン窒化膜１２６ａをも貫通するビアホール１５０（周辺用ビアホール）を形成する。
この際、化学種が同一材料であるシリコン窒化膜である絶縁性膜１３０の膜厚とシリコン窒化膜１２６ａとの膜厚を同程度に形成することにより、ビアホール１４０とビアホール１５０とを同時に形成しても、ビアホール１４０及び１５０をそれぞれ精度良く形成することができる。
その結果、ビアホール１４０及び１５０を同時に形成できる分、製造工程の簡略化に伴う製造コストの低減化を図ることができる。
そして、ビアホール１４０及び１５０内に上部Ｃｕ配線１３４を埋め込むことによりビット線を形成する。その結果、メモリ回路領域において、上部Ｃｕ配線１３４はビアホール１４０を介してＴＭＲ素子１０５（ＴＭＲ上部電極１３１）と電気的に接続され、周辺回路領域において、上部Ｃｕ配線１３４は下部Ｃｕ配線１２５と電気的に接続される。このようにして、実施の形態３のＭＲＡＭ（周辺回路を含む）が完成する。
５，１０５ ＴＭＲ素子、１０ Ｃｕプラグ、２５ｄ，１２５ デジット線、２５ｒ ，１２５ｒ リード線、２８，１２８ ＴＭＲ下部電極、２９，１２９ ＴＭＲ膜、３１，１３１ ＴＭＲ上部電極、３０，３２，３３ 層間絶縁膜、３４ Ｃｕ配線（ビット線）、１２５ 下部Ｃｕ配線、１２６ａ シリコン窒化膜、１２６ｂ，１３３ 酸化膜、１３４ 上部Ｃｕ配線１３４。
Claims (9)
- 半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルを有する半導体装置の製造方法であって、
(a) 半導体基板上に前記下部電極を形成するステップと、
(b) 前記下部電極上に前記ＴＭＲ膜を形成するステップと、
(c) 前記ＴＭＲ電極上に前記上部電極膜を形成するステップと、
(d）前記上部電極上に選択的にレジストを形成するステップと、
(e) 前記ステップ(d)の後、前記レジストをマスクとして、前記上部電極をパターニングするステップと、
(f) 前記ステップ(e)の後、前記レジストを除去するステップと、
(g) 前記ステップ(f)の後、前記上部電極をマスクとして、前記ＴＭＲ膜をパターニングするステップと、
(h) 前記ステップ(g)の後、前記下部電極、前記上部電極及び前記ＴＭＲ膜を覆うように第１の酸化防止膜を形成するステップと、
(i) 前記ステップ(h)の後、前記上部電極及び前記ＴＭＲ膜を前記第１の酸化防止膜が覆った状態で、前記第１の酸化防止膜及び前記下部電極をパターニングするステップと、
(j) 前記ステップ(i)の後、第２酸化防止膜を形成するステップと、
(k) 前記ステップ(j)の後、全面に酸化膜を形成するステップ、
とを備える半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記ステップ(k)の後、前記酸化膜上にビット線を形成するステップをさらに備える、
半導体装置の製造方法。 - 請求項１あるいは請求項２に記載の半導体装置の製造方法であって、
前記ステップ(a)の前に、
前記半導体基板上にリード線を形成するステップと、
前記リード線上に層間絶縁膜を形成するステップと、
前記リード線上の層間絶縁膜を貫通してビアホールを形成するステップと、
前記ビアホールを埋め込んで金属プラグを形成するステップと、
前記ビアホールを含む前記層間絶縁膜上に前記積層構造を形成するステップとを含み、
前記積層構造における前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、
前記ステップ(g)でパターニングされた後の前記ＴＭＲ膜は、前記リード線から平面視所定の距離を隔てて形成される、
半導体装置の製造方法。 - 請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記第1及び第2の酸化防止膜は、それぞれ３００℃以下で形成されるシリコン窒化膜を含む、
半導体装置の製造方法。 - 請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(g)において、前記下部電極は、前記ＴＲＭ膜をエッチングする際のエッチングストッパとして機能している、
半導体装置の製造方法。 - 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記上部電極と前記下部電極は同じ材質からなる、
半導体装置の製造方法。 - 請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記上部電極の膜厚は３０〜１００ｎｍである、
半導体装置の製造方法。 - 請求項１ないし請求項７のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記ＴＭＲ膜は、第１強磁性層、非磁性層及び第２強磁性層を含む積層構造からなる、
半導体装置の製造方法。 - 請求項８に記載の半導体装置の製造方法であって、
前記第１及び第２強磁性層はＮｉＦｅ、ＣｏＦｅＢまたはＣｏＦｅからなり、
前記非磁性層はアルミナ又は酸化マグネシウムからなる、
半導体装置の製造方法。
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