TWI462233B

TWI462233B - 磁性記憶裝置之製造方法及磁性記憶裝置

Info

Publication number: TWI462233B
Application number: TW097106568A
Authority: TW
Inventors: Haruo Furuta; Shuichi Ueno; Ryoji Matsuda; Tatsuya Fukumura; Takeharu Kuroiwa; Wang Lien-Chang; Chen Eugene; Huai Yiming
Original assignee: Renesas Electronics Corp; Grandis Inc
Priority date: 2007-02-27
Filing date: 2008-02-26
Publication date: 2014-11-21
Also published as: WO2008105372A1; JP2008211011A; US20100264501A1; US8546151B2; TW200901390A; JP5080102B2

Description

磁性記憶裝置之製造方法及磁性記憶裝置

本發明有關於磁性記憶裝置之製造方法及其構造，特別有關於可以減小記憶單元特性之變動之非揮發性磁性記憶裝置之製造方法及其構造。

圖42是以符號500表示全體之習知構造之非揮發性磁性記憶裝置(Magnetoresistive Random Access Memory，磁性隨機存取記憶體以下稱為「MRAM」)之剖面圖，(a)是1個單元之剖面圖，(b)是TMR(Tunneling Magneto－Resistance，穿隧式磁阻)元件之擴大圖。另外，TMR元件亦稱為MTJ(Magnetic Tunneling Junction，磁性隧道接合)元件。

在層間絕緣膜23之上設有層間絕緣膜27，和設有經由通孔連接到佈線層(數位線24)25之TMR元件50之下部電極(引出線)28。在下部電極28上設有TMR元件50和TMR元件50之上部電極29。

如圖42(b)所示，TMR元件50之構成包含有下部磁性膜51，上部磁性膜52，和被包夾在該等之間之隧道絕緣膜53。

在上部電極29之上形成有層間絕緣膜30。在層間絕緣膜30設有到達上部電極29之開口部，其中經由障壁金屬層132形成有佈線層(位元線)32。

在MRAM 500之記憶動作時，將下部磁性膜(梢層)51之磁性之方向固定，將利用在數位線24和位元線32流動之電流所感應之合成磁場，施加在TMR元件50，使上部磁性膜(自由層)52之磁性之方向反轉，用來進行資料之寫入。對於下部磁性膜51之磁性之方向，在上部磁性膜52之磁性之方向成為相同(平行)之情況和相反(反平行)之情況，電流流到記憶單元50時之在隧道絕緣膜53流動之隧道電流之電阻值成為不同，該電阻值之不同對應到記憶器之「0」和「1」。

(專利文獻1)日本專利特開2004－119478號公報

在MRAM 500，要求構成MRAM 500之各個TMR元件50間，特性之變動要很小。特別是在隧道絕緣膜53需要維持下部磁性膜51和上部磁性膜52之間之絕緣性，並且有均一之膜厚用來使讀出時之流動之隧道電流值成為大致一定。

但是，在先前技術之MRAM 500，構成MRAM 500之各個TMR元件50間，其讀出電流會有變動為其問題。特別是隨著MRAM 500之小型化和高積體化，此種傾向更加顯著。

另外，TMR元件50之下部磁性膜51和上部磁性膜52間之短路會使製造良率降低而為其問題。

對於此點，依本發明人等檢討之結果發現載置TMR元件50之下部電極28之上面之平坦性，對隧道絕緣膜53之膜厚之均一性會有很大之影響。

另外，發現在先前技術之製造方法中，因為在形成TMR元件50之後進行下部電極28之蝕刻，所以在下部電極28之蝕刻步驟會有異物附著在TMR元件50之側壁，在下部磁性膜51和上部磁性膜52之間發生短路。

因此，本發明之目的是提供可以減小TMR元件間特性之變動，而且可以提高製造良率之非揮發性磁性記憶器之製造方法及其構造。

依照本發明之一實施例時，提供一種包含TMR元件之磁性記憶裝置之製造方法。該製造方法所具備之步驟包含有：在設有佈線層之層間絕緣膜上，形成絕緣膜之步驟；開口步驟，在絕緣膜形成間口部，使佈線層露出；金屬層形成步驟，以埋入開口部之方式，在絕緣層上形成金屬層；CMP步驟，使用CMP法研磨除去絕緣層上之金屬層，使殘留在開口部內之金屬層成為下部電極；和在下部電極上形成TMR元件之步驟。

另外，依照本發明之另一實施例時，提供包含TMR元件之磁性記憶裝置。該磁性記憶裝置包含有：層間絕緣膜，具備有佈線層；絕緣膜，被設在層間絕緣膜之上；開口部，被設在絕緣膜，使佈線層露出；障壁金屬層，被設置成覆蓋開口部之內面；下部電極，以埋入開口部之方式，被設在障壁金屬層上；和TMR元件，被設在下部電極。

在上述方式之本發明之一實施例中，可以提供能夠減小 TMR元件間特性之變動，而且可以提高製造良率之非揮發性磁性記憶器。另外，在本發明之另一實施例中，可以提供特性良好之非揮發性磁性記憶器。

[實施形態1]

圖1是實施形態1之MRAM，以符號100表示其全體，(a)表示概略圖，(b)表示電路圖。

如圖1(a)所示，MRAM 100包含有TMR元件50。TMR元件50形成在下部電極(引出線)28之上，成為與下部電極28電氣連接。下部電極28電氣連接到電晶體15。在TMR元件50之下方設有數位線25。

另外，TMR元件50亦連接有位元線32。位元線32和數位線25被配置在大致正交之方向，利用在該等流動之電流之合成磁場，用來變化TMR元件50之自由層之磁場方向。

圖2是圖1之記憶單元(Memory Cell)150之擴大圖，(a)為上面圖，(b)為TMR元件近旁之剖面圖。另外，圖3為MRAM 100之剖面圖，(a)為從圖2(a)之A－A方向所見到之剖面圖，(b)為從圖2(a)之B－B方向所見到之剖面圖，(c)為從圖2(a)之C－C方向所見到之剖面圖。在圖2、3中，與圖42相同之符號表示相同或相當之部份。

如圖3所示，本實施形態1之MRAM 100包含有n型之半導體基板10。在半導體基板10形成有被元件隔離區域2包夾之p型井區域1。在p型井區域1之上，經由閘氧化膜11設有閘電極12。在閘電極12之側壁，經由絕緣膜14設有側壁13。

另外，在p型井區域1，以包夾閘電極12之方式，設有n型之源極/汲極區域4。被源極/汲極區域4包夾之閘電極12之下部之井區域1成為通道區域。另外，在源極/汲極區域4之上，形成有矽化物層5。以上之部份成為MRAM之開關用電晶體15。

在電晶體之上設有層間絕緣膜16。在層間絕緣膜16設有達到矽化物層5之開口部，其中經由障壁金屬層117形成有接觸栓塞17。

在層間絕緣膜16之上設有層間絕緣膜118、18。在層間絕緣膜118、18設有達到接觸栓塞17之開口部，其中經由障壁金屬層119形成有第1層之佈線層19。

在層間絕緣膜18之上，設有層間絕緣膜120、20。在層間絕緣膜120、20設有達到佈線層19之開口部，其中經由障壁金屬層122形成有第2層之佈線層22。

在層間絕緣膜20之上，設有層間絕緣膜123、23。在層間絕緣膜123、23設有達到佈線層22之開口部，其中經由障壁金屬層125形成有第3層之佈線層(數位線24)25。

從圖2(b)可以明白，本實施形態1之MRAM 100在第3層之佈線層(數位線24)25和層間絕緣膜23之上，疊層例如由氮化矽構成之層間絕緣膜26，和例如由氧化矽構成之層間絕緣膜27。另外，在層間絕緣膜26、27中設有通孔，以埋入其中之方式設置障壁金屬層128和下部電極28。下部電極(引出線)28由例如鉭構成，因為使用CMP法形成，所以具有非常平坦之表面(詳細之部份將於製造方法之說明中描述)。

在下部電極28之上設有TMR元件50和上部電極29。TMR元件50之構成包含有下部磁性膜51、上部磁性膜52，和被包夾在該等之間之隧道絕緣膜53。在TMR元件50之上，經由通孔連接到被設在層間絕緣膜30、130上之第4層之佈線層(位元線)32。

其次，參照圖4至25用來說明本實施形態1之MRAM 100之製造方法。在圖4至25中，(a)、(b)，和(c)分別為從圖2之A－A方向，B－B方向，和C－C方向所見到之情況時之剖面圖。在圖4至25中，使用與圖42相同之符號用來表示相同或相當之部份。

實施形態1之MRAM 100之製造方法包含有以下之步驟1~22。

步驟1：如圖4所示，例如在由矽構成之半導體基板10，形成例如STI(Shallow Trench Isolation，淺溝槽隔離)等之元件隔離區域2。

步驟2：如圖5所示，首先，在半導體基板10之表面形成熱氧化膜(未圖示)。然後，使用離子植入法形成p型之井區域1。例如以加速電壓：200keV~500keV，雜質濃度：5×10¹² ~1×10¹⁴ /cm² 條件植入硼，更，以加速電壓：15keV~70keV，雜質濃度：3×10¹² ~5×10¹³ /cm² 之條件進行植入。

步驟3：如圖6所示，在除去熱氧化膜之後，例如形成由氧化矽構成之閘絕緣膜11。然後，在其上形成例如由多結晶矽構成之閘電極12。

步驟4：如圖7所示，在閘電極12之側壁經由絕緣膜14形成側壁13之後，在p型之井區域1例如植入砷，用來形成n型之源極/汲極區域4。離子植入，例如，以加速電壓：3keV~100keV，雜質濃度：5×10¹³ ~5×10¹⁵ /cm² 之條件進行。

步驟5：如圖8所示，例如在全面堆積鈷層，利用熱處理在源極/汲極區域4之表面，形成由於鈷矽化物構成之矽化物層5。在形成矽化物層5之後，除去未反應之鈷層。

步驟6：如圖9所示，例如，在形成由氧化矽構成之層間絕緣膜16之後，以使源極/汲極區域4上之矽化物層5露出之方式，設置開口部，在開口部中埋入障壁金屬層117和栓塞17。障壁金屬層117例如由TiN/Ti構成，栓塞17由鎢構成。

步驟7：如圖10所示，形成例如由氮化矽構成之層間絕緣膜118，和例如由氧化矽構成之層間絕緣膜18。然後，以使栓塞17之表面露出之方式，設置開口部，埋入障壁金屬層119和佈線層19。在由氮化矽構成之層間絕緣膜118之蝕刻時，使用例如CHF₃ 系氣體之RIE。另外，在由氧化矽構成之層間絕緣膜18之蝕刻時，使用例如CF₄ 系氣體之RIE。障壁金屬層119例如由TaN/Ta構成，佈線層19由銅構成。

步驟8：如圖11所示，形成例如由氮化矽構成之層間絕緣膜120，和例如由氧化矽構成之層間絕緣膜20，並設置開口部。然後，使用金屬鑲嵌技術在開口部內埋入障壁金屬層122和佈線層22。障壁金屬層122例如由TaN/Ta構成，佈線層22例如由銅構成。利用此種方式形成第2層之佈線層22。另外，在佈線層22(以下之佈線層25等亦同)除了銅外亦可以使用鎢或鉭。

步驟9：如圖12所示，形成例如由氮化矽構成之層間絕緣膜123，和例如由氧化矽構成之層間絕緣膜23，設置開口部。然後使用金屬鑲嵌技術，在開口部內埋入障壁金屬層125和佈線層24、25。障壁金屬層125例如由TaN/Ta構成，佈線層24、25例如由銅構成。利用此種方式形成第3層之佈線層(數位線24)25。

另外，在圖12中之(d)所示之剖面圖為MRAM 100之周邊電路部之剖面圖。

步驟10：如圖13所示，以覆蓋在佈線層24、25或層間絕緣膜23之方式，依序堆積例如由氮化矽構成之層間絕緣膜26，和例如由氧化矽構成之層間絕緣膜27。然後使用抗蝕劑遮罩進行異向性蝕刻，以使佈線層25之表面露出之方式，形成開口部26a。

步驟11：如圖14所示，更使用抗蝕劑遮罩進行異向性蝕刻，在層間絕緣膜27中形成開口部27a。

步驟12：如圖15所示，以埋入開口部26a、27a之方式，在形成例如TiN/Ti之障壁金屬層128之後，利用CVD法等在全面形成例如由鎢構成之金屬層228。

步驟13：如圖16所示，利用CMP(Chemical Mechanical Polishing，化學機械研磨法)法之金屬鑲嵌技術，從上方研磨除去金屬層228，以埋入開口部26a、27a之方式使金屬層228殘留。在金屬層228之CMP步驟時，例如使用二氧化矽系之泥漿，在CMP步驟後進行洗淨。依照此種方式使殘留之金屬層228成為下部電極(引出佈線)28。

步驟14：如圖17所示，利用濺散法等依序堆積構成TMR元件之下部磁性膜51、隧道絕緣膜53，和上部磁性膜52。下部磁性膜51和上部磁性膜52由例如高導磁合金(permalloy)系金屬等之強磁性體膜構成，隧道絕緣膜53由例如氧化鋁或MgO構成。

另外，在上部磁性膜52之上，例如，堆積由鎢構成之金屬層229。

步驟15：如圖18所示，以使用抗蝕劑遮罩之RIE法等，對下部磁性膜51、隧道絕緣膜53、上部磁性膜52，和金屬層229進行圖案製作，形成由下部磁性膜51、隧道絕緣膜53，和上部磁性膜52構成之TMR元件和上部電極29。

步驟16：如圖19所示，堆積例如由氮化矽構成之層間絕緣膜130。

步驟17：如圖20所示，堆積例如由氧化矽構成之層間絕緣膜30。

步驟18：如圖21所示，為消除表面之段差，使用CMP 法將層間絕緣膜30研磨除去至途中。

步驟19：如圖22所示，以利用抗蝕劑遮罩(未圖示)之異向性蝕刻，以使上部電極29表面露出之方式形成通孔30a。

步驟20：如圖23所示，更以利用抗蝕劑遮罩(未圖示)之異向性蝕刻，形成佈線溝30b。

步.驟21：如圖24所示，以埋入佈線溝30b之方式，形成例如由TaN/Ta構成之障壁金屬層132，和例如由銅構成之佈線層(位元線)32。

步驟22：如圖25所示，例如使用CVD法，形成由氮化矽或氧化矽構成之鈍化膜33。

利用以上之步驟完成本實施形態1之MRAM 100。

依照此種方式，在本實施形態1之MRAM 100之製造方法中，如步驟13(圖16)所示，因為使用CMP法形成載置TMR元件50之下部電極28，所以下部電極28之表面成為非常平坦。因此，可以以良好之精確度控制形成在下部電極28上之TMR元件50，特別是隧道絕緣膜53之膜厚。

其結果是所提供之MRAM 100可以減小由於隧道絕緣膜53之膜厚變動所引起之TMR元件50間之讀出電流變動。

另外，先前技術在疊層成為下部電極28之金屬層、下部磁性膜51、隧道絕緣膜53、上部磁性膜52和成為上部電極29之金屬層之後，首先，同時蝕刻下部磁性膜51、隧道絕緣膜53、上部磁性膜52，和成為上部電極29之金屬層，形成上部電極29和TMR元件50，最後利用RIE等蝕刻金屬層而形成下部電極28。因此，下部電極28等之蝕刻殘渣會附著在TMR元件50之側壁，在下部磁性膜51和上部磁性膜52之間會發生短路。與此相對地，在本實施形態1之製造方法中，因為在利用CMP法形成下部電極28之後製作TMR元件50，所以蝕刻殘渣不會附著在TMR元件50之側壁，可以防止下部磁性膜51和上部磁性膜52之間發生短路，可以提高製造良率。

圖26是以符號180表示全體之本實施形態之另一記憶單元之剖面圖，為使本發明適用在STT(Spin Torque Transfer，旋轉力矩轉移)－RAM之構造。在圖26中，其與圖2相同之符號表示相同或相當之部份。

如圖26所示，在STT－RAM之記憶單元180，於佈線層25之正上方形成有TMR元件50。

在記憶單元180因為使用金屬鑲嵌技術，利用CMP法形成下部電極28，所以下部電極28之表面成為非常平坦。下部電極28例如由W、Cu、Ta等構成。其結果是可以使各個記憶單元180間之磁特性變動減小，可以獲得高性能之STT－RAM。在下部電極28之正上方形成有TMR元件之STT－RAM中，隧道絕緣膜之平坦性特別重要，可以提高下部電極28和隧道絕緣膜53平坦性之本實施形態對STT－RAM特別有效。

另外，在先前技術中是在下部電極(引出線)28之加工時，附著物堆積在TMR膜之側壁，但是在本實施形態中因為在TMR膜之加工前形成下部電極28，所以可以防止附著物堆積到TMR膜之側壁，可以防止上部磁性膜(自由層)52和下部磁性膜(梢層)51之間之短路。

[實施形態2]

圖27是實施形態2之MRAM之記憶單元150(參照圖1)之擴大圖，以符號200表示其全體，(a)表示上面圖，(b)表示TMR元件近旁之剖面圖。另外，圖28是MRAM 200之剖面圖，(a)是從圖27(a)之A－A方向所見到之剖面圖，(b)是從圖27(a)之B－B方向所見到之剖面圖，(c)是從圖27(a)之C－C方向所見到之剖面圖。在圖27、28中，其與圖42相同之符號表示相同或相當之部份。

在本實施形態2之MRAM 200中，在第3層之佈線層(數位線24)25下部之構造，與上述之MRAM 100之構造相同。

從圖27(b)可以明白，在本實施形態2之MRAM 200中，在第3層之佈線層(數位線24)25和層間絕緣膜23之上，疊層例如由氮化矽構成之層間絕緣膜65，和例如由氧化矽構成之層間絕緣膜66，在被設於該等之層之開口部，埋入例如由TaN/Ta構成之障壁金屬層160，和例如由個銅構成之佈線層(接觸栓塞)60。

另外，在佈線層(接觸栓塞)60之上，疊層例如由氮化矽構成之層間絕緣膜67，和例如由氧化矽構成之層間絕緣膜68，在被設於該等之層之開口部，形成例如TiN/Ti之障壁金屬層128，例如由鎢構成之下部電極28。

在下部電極28之上設有TMR元件50等，該等之構造與上述之MRAM 100相同。

然後，參照圖29至33用來說明本實施形態2之MRAM 200之製造方法。在圖29至33中，(a)、(b)，和(c)分別為從圖27之A－A方向、B－B方向，和C－C方向所見到之情況時之剖面圖。在圖29至33中，其與圖42相同之符號表示相同或相當之部份。

實施形態2之MRAM 200之製造方法包含有以下之步驟10~22，在此之前之步驟與上述之實施形態1所示之步驟相同。亦即，接續實施形態1所說明之步驟1~9(圖4至12)進行以下之步驟。

步驟10：如圖29所示，以覆蓋在佈線層24、25或層間絕緣膜23之方式，依序堆積例如由氮化矽構成之層間絕緣膜65，或例如由氧化矽構成之層間絕緣膜66。然後，使用抗蝕劑遮罩進行異向性蝕刻，以使佈線層25表面露出之方式，形成開口部。

然後，以例如使用CMP法將例如由TaN/Ta構成之障壁金屬層160，和例如由銅構成之佈線層(接觸栓塞)60埋入到開口部之方式而形成。

步驟11：如圖30所示，依序堆積例如由氮化矽構成之層間絕緣膜67，或例如由氧化矽構成之層間絕緣膜68。

步驟12：如圖31所示，使用抗蝕劑遮罩進行異向性蝕刻，以使佈線層60表面露出之方式，在層間絕緣膜67、68中形成開口部68a。

步驟13：如圖32所示，在層間絕緣膜68之上，以埋入開口部68a之方式，在形成例如TiN/Ti之障壁金屬層 128之後，利用CVD法等在全面形成例如由鎢構成之金屬層208。

步驟14：如圖33所示，利用CMP法之金屬鑲嵌技術，從上方研磨除去金屬層228，以埋入開口部68a之方式使金屬層228殘留。在金屬層228之CMP步驟時，例如使用二氧化矽系之泥漿，在CMP步驟後進行RCE洗淨。依照此種方式使殘留之金屬層228成為下部電極(引出佈線)28。

以下之步驟與上述實施形態1之步驟14~19(圖17至22)相同。利用以上之步驟完成本實施形態2之MRAM 200。

依照此種方式，在本實施形態2之MRAM 200之製造方法中，如步驟14(圖33)所示，因為使用CMP法形成載置TMR元件50之下部電極28，所以下部電極28之表面成為非常平坦。因此，可以以良好之精確度控制形成在下部電極28上之TMR元件50，特別是隧道絕緣膜53之膜厚。

其結果是所提供之MRAM 200可以減小由於隧道絕緣膜53之膜厚變動所引起之TMR元件50間之讀出電流變動。

另外，因為在利用CMP法形成下部電極28之後製作TMR元件50，所以蝕刻殘渣不會附著在TMR元件50之側壁，可以防止下部磁性膜51和上部磁性膜52之間發生短路，可以提高製造良率。

特別是在MRAM 200，因為利用與下部電極28之材料(鎢)不同之銅形成下部電極28下之佈線層(接觸栓塞)60，所以可以降低佈線層(接觸栓塞)60之電阻。

圖34是以符號280表示全體之本實施形態之另一記憶單元之剖面圖，為使本發明適用在STT(Spin Torque Transfer)－RAM之構造。在圖34中，其與圖27相同之符號表示相同或相當之部份。

如圖34所示，在STT－RAM之記憶單元280，於佈線層25之正上方形成有TMR元件50。

在記憶單元280因為使用金屬鑲嵌技術，利用CMP法形成下部電極28，所以下部電極28之表面成為非常平坦。更具體地說，使用單金屬鑲嵌技術，以不同之材料形成佈線層25和下部電極28。例如，佈線層25和下部電極28由W、Cu、Ta等構成。其結果是可以使各個記憶單元280間之磁特性變動減小，可以獲得高性能之STT－RAM。在下部電極28之正上方形成有TMR元件之STT－RAM中，隧道絕緣膜之平坦性特別重要，可以提高下部電極28和隧道絕緣膜53平坦性之本實施形態對STT－RAM特別有效。

另外，在先前技術中是在下部電極(引出線)28之加工時，附著物堆積在TMR膜之側壁，但是在本實施形態中，因為在TMR膜之加工前形成下部電極28，所以可以防止附著物堆積到TMR膜之側壁，可以防止上部磁性膜(自由層)52和下部磁性膜(梢層)51間之洩漏。

[實施形態3]

圖35是實施形態3之MRAM之記憶單元150(參照圖1)之擴大圖，以符號300表示其全體，(a)表示上面圖，(b)表示TMR元件近旁之剖面圖。另外，圖36是MRAM 300之剖面圖，(a)是從圖35(a)之A－A方向所見到之剖面圖，(b)是從圖35(a)之B－B方向所見到之剖面圖，(c)是從圖35(a)之C－C方向所見到之剖面圖。在圖33、34中，其與圖42相同之符號表示相同或相當之部份。

在本實施形態3之MRAM 300中，在第3層之佈線層(數位線)25下部之構造，與上述之MRAM 100之構造相同。

從圖35(b)可以明白，在本實施形態3之MRAM 300中，在第3層之佈線層(數位線24)25和層間絕緣膜23之上，疊層例如由氮化矽構成之層間絕緣膜26，和例如由氧化矽構成之層間絕緣膜27。另外，在層間絕緣膜26、27中設有通孔，在其中以埋入之方式設置障壁金屬層128和下部電極28。下部電極(引出線)28例如由鉭構成，因為使用CMP法形成，所以具有非常平坦之表面(詳細部份將於製造方法之說明中敘述)。

在下部電極28之上，於形成TMR元件50之位置，具有上部為平坦之凸部，在其上配置TMR元件50。該凸部和TMR元件50具有連續之大致相同之剖面。亦即凸部之側面和TMR元件50之側面大致對齊。另外層間絕緣膜27之表面和埋入到層間絕緣膜27之下部電極28之表面成為大致同一平面。

在TMR元件50上方之構造與上述MRAM 100相同。

然後，參照圖37至39用來說明本實施形態3之MRAM 300之製造方法。在圖37至39中，(a)、(b)，和(c)分別為從圖27之A－A方向、B－B方向，和C－C方向所見到之情況時之剖面圖，(d)為周邊電路部之剖面圖。在圖37至39中，其與圖42相同之符號表示相同或相當之部份。

本實施形態3之MRAM 300之製造方法包含有以下之步驟13~15，在此之前之步驟與上述之實施形態1所示之步驟相同。亦即，接續實施形態1所說明之步驟1~12(圖4至15)進行以下之步驟。

步驟13：如圖37所示，利用CMP法之金屬鑲嵌技術，從上方研磨金屬層228。在金屬層228之CMP步驟時，例如使用二氧化矽系之泥漿，在CMP步驟後進行洗淨。在步驟13結束之時點，不只在層間絕緣膜27之開口部內，亦在表面上殘留金屬層228。

步驟14：如圖38所示，利用濺散法等依序在金屬層228上，堆積構成TMR元件之下部磁性膜51、隧道絕緣膜53，和上部磁性膜52。下部磁性膜51和上部磁性膜52由例如高導磁合金系金屬等之強磁性體膜構成，隧道絕緣膜53由例如氧化鋁或MgO構成。

步驟15：如圖39所示，以使用抗蝕劑遮罩(未圖示)之RIE法等之蝕刻，對下部磁性膜51、隧道絕緣膜53、上部磁性膜52，和金屬層229進行圖案製作，形成由下部磁性膜51、隧道絕緣膜53，和上部磁性膜52構成之TMR元件和上部電極29。此種蝕刻步驟是除去層間絕緣膜27之金屬層228，進行至使層間絕緣膜27之表面露出為止。其結果是層間絕緣膜27之表面，和埋入到層間絕緣膜27之下部電極28之表面成為在大致相同之平面。另外，在TMR元件50之下部具有與TMR元件50大致相同之剖面，由下部電極28之一部份構成，和形成上部平坦之凸部。該凸部在TMR元件50之下部自行匹配地形成。亦即凸部之側面和TMR元件50之側面在以同一遮罩進行蝕刻之變動範圍內對齊。

以下之步驟與上述實施形態1之步驟16~19(圖19至22)相同。利用以上之步驟完成本實施形態3之MRAM 300。

依照此種方式，在本實施形態3之MRAM 300之製造方法中，如步驟13(圖37)所示，因為使用CMP法形成載置TMR元件50之下部電極28，所以下部電極28之表面成為非常平坦。因此，可以以良好之精確度控制形成在下部電極28之上之TMR元件50，特別是隧道絕緣膜53之膜厚。

其結果是所提供之MRAM 300可以減小由於隧道絕緣膜53之膜厚變動所引起之TMR元件50間之讀出電流變動。

另外，在本實施形態3之MRAM 300之製造方法中，由下部電極28之一部份形成之凸部，在TMR元件50之下部自行匹配地形成。因此，TMR元件50經常被載置在上面平坦之下部電極28上，可以防止由於隧道絕緣膜53之膜厚變動造成TMR元件50間之讀出電流變動。

圖40是剖面圖，特別用來表示使MRAM 300小型化和積體化之情況時之效果。

(a)是MRAM 300之剖面圖，(b)是在橫方向小型化(積體化)之MRAM 300之剖面圖。另外，(d)是習知構造之MRAM 500之剖面圖。

在(d)所示之習知構造之MRAM 500，當小型化之情況時以TMR元件50被載置在下部電極28上之方式，需要設置餘裕L2，因而使小型化(積體化)受到限制。

與此相對地，在MRAM 300因為TMR元件50之下部經常形成有下部電極28，所以不需要該設置習知構造之餘裕L2。

另外，習知構造之MRAM，在連接到佈線層25之區域近旁，下部電極28之表面成為不平坦。因此，在形成TMR元件50之情況，需要設置餘裕L1。

與此相對地，在MRAM 300因為TMR元件50之下部經常形成有下部電極28，所以不需要考慮習知構造之餘裕L1。

另外一方面，(c)是利用CMP法形成有下部電極28之MRAM之剖面圖。從該剖面圖可以明白，下部電極28由於CMP處理之腐蝕，在中央部成為凹陷。因此，當在如(c)所示之位置形成TMR元件50之情況時，TMR元件50成為位於段差上。因此，隧道絕緣膜53之膜厚變動和TMR元件50間之讀出電流變動成為問題。因此，要在下部電極28之平坦區域形成TMR元件50時，需要設置餘裕L1，使小型化(積體化)受到限制。

在此種方式之本實施形態3之MRAM 300中，因為在上面平坦之凸部狀之下部電極28上，自行匹配地形成TMR元件50，所以不需要設置習知構造之餘裕，可以使MRAM300小型化，積體化。

圖41是以符號380表示全體之本實施形態之另一記憶單元之剖面圖，為使本發明適用在STT(Spin Torque Transfer)－RAM之構造。在圖41中，其與圖35相同之符號表示相同或相當之部份。

如圖41所示，在STT－RAM之記憶單元380，於佈線層25之正上方形成有TMR元件50。

在記憶單元380，當下部電極(引出線)28之形成時，進行CMP處理(途中停止)而使表面平坦化，在TMR膜加工時亦同時加工下部電極28。因此，下部電極28之表面成為非常平坦。下部電極28例如由W、Cu、Ta等構成。其結果是可以使各個記憶單元380間之磁特性變動減小，可以獲得高性能之STT－RAM。在下部電極28之正上方形成有TMR元件之STT－RAM中，隧道絕緣膜之平坦性特別重要，可以提高下部電極28和隧道絕緣膜53平坦性之本實施形態對STT－RAM特別有效。

另外，因為使下部電極28之CMP處理在途中停止，所以可以防止碟狀變形(dishing)。另外，因為同時加工TMR膜和下部電極28，所以可以使圖40所示之L1、L2變小，可以使單元大小成為小型。

1‧‧‧p型井區域

2‧‧‧元件隔離區域

4‧‧‧源極/汲極區域

5‧‧‧矽化物層

10‧‧‧半導體基板

11‧‧‧閘絕緣膜

12‧‧‧閘電極

13‧‧‧側壁

14‧‧‧絕緣膜

15‧‧‧電晶體

16‧‧‧層間絕緣膜

17‧‧‧接觸栓塞

18、118‧‧‧層間絕緣膜

19‧‧‧佈線層

20、120‧‧‧層間絕緣膜

22‧‧‧佈線層

23、123‧‧‧層間絕緣膜

24‧‧‧數位線

25‧‧‧佈線層(數位線)

26、27‧‧‧層間絕緣膜

26a、27a‧‧‧開口部

28‧‧‧下部電極

29‧‧‧上部電極

30、130‧‧‧層間絕緣膜

30a‧‧‧通孔

30b‧‧‧佈線溝

32‧‧‧佈線層(位元線)

33‧‧‧鈍化膜

50‧‧‧TMR元件

51‧‧‧下部磁性膜

52‧‧‧上部磁性膜

53‧‧‧隧道絕緣膜

60‧‧‧佈線層(接觸栓塞)

65、66‧‧‧層間絕緣膜

67、68‧‧‧層間絕緣膜

68a‧‧‧開口部

100、200、300、500‧‧‧MRAM

117、119、122‧‧‧障壁金屬層

125、128、132‧‧‧障壁金屬層

150、180、280、380‧‧‧記憶單元

160‧‧‧障壁金屬層

228、229‧‧‧金屬層

BL‧‧‧位元線

DL‧‧‧數位線

圖1(a)及(b)是本發明之實施形態1之MRAM之概略圖和電路圖。

圖2(a)及(b)是本發明之實施形態1之MRAM之記憶單元之擴大圖。

圖3(a)至(c)是本發明之實施形態1之MRAM之剖面圖。

圖4(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖5(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖6(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖7(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖8(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖9(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖10(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖11(a)至(c)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖12(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖13(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖14(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖15(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖16(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖17(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖18(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖19(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖20(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖21(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖22(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖23(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖24(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖25(a)至(d)是本發明之實施形態1之MRAM之製造步驟之剖面圖。

圖26是本發明之實施形態1之STT－RAM之記憶單元之擴大圖。

圖27(a)及(b)是本發明之實施形態2之MRAM之記憶單元之擴大圖。

圖28(a)至(c)是本發明之實施形態2之MRAM之剖面圖。

圖29(a)至(d)是本發明之實施形態2之MRAM之製造步驟之剖面圖。

圖30(a)至(d)是本發明之實施形態2之MRAM之製造步驟之剖面圖。

圖31(a)至(d)是本發明之實施形態2之MRAM之製造步驟之剖面圖。

圖32(a)至(d)是本發明之實施形態2之MRAM之製造步驟之剖面圖。

圖33(a)至(d)是本發明之實施形態2之MRAM之製造步驟之剖面圖。

圖34是本發明之實施形態2之STT－RAM之記憶單元之擴大圖。

圖35(a)及(b)是本發明之實施形態3之MRAM之記憶單元之擴大圖。

圖36(a)至(c)是本發明之實施形態3之MRAM之剖面圖。

圖37(a)至(d)是本發明之實施形態3之MRAM之製造步驟之剖面圖。

圖38(a)至(d)是本發明之實施形態3之MRAM之製造步驟之剖面圖。

圖39(a)至(d)是本發明之實施形態3之MRAM之製造步驟之剖面圖。

圖40(a)至(d)是剖面圖，用來說明本發明之實施形態3之MRAM之特徵。

圖41是本發明之實施形態3之STT－RAM之記憶單元之擴大圖。

圖42(a)及(b)是先前技術之MRAM之剖面圖。

23‧‧‧層間絕緣膜