KR100544085B1 - 프로그래밍 소비 전력을 감소시키기 위한 ｍｒａｍ 장치의자기 요크 구조체 및 그 제조 방법 - Google Patents

프로그래밍 소비 전력을 감소시키기 위한 ｍｒａｍ 장치의자기 요크 구조체 및 그 제조 방법 Download PDF

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Abstract

MRAM 장치는 기판; 비트 라인 및 워드 라인을 구비하는 복수의 도전 라인; 및 한쌍의 자기 요크 구조체를 구비하는 MTJ 스택을 구비하며, 요크 구조체의 각각은 도전 라인을 둘러싼다. MRAM 구조체에서, 자기 요크 구조체를 제조하는 방법은 기판을 제조하는 단계; 기판상에 제 1 도전 라인을 형성하는 단계; 제 1 도전 라인 둘레에 제 1 자기 요크 구조체를 제조하는 단계를 포함하는 MTJ 스택을 제조하는 단계; MTJ 스택상에 제 2 도전 라인을 형성하는 단계; 제 2 도전 라인 둘레에 제 2 자기 요크 구조체를 제조하는 단계; 기판상에 산화물층을 증착시키는 단계; 및 구조체를 금속화하는 단계를 포함한다.
자기 요크 구조체

Description

프로그래밍 소비 전력을 감소시키기 위한 ＭＲＡＭ 장치의 자기 요크 구조체 및 그 제조 방법 {MAGNETIC YOKE STRUCTURES IN MRAM DEVICES TO REDUCE PROGRAMMING POWER CONSUMPTION AND A METHOD TO MAKE THE SAME}
도 1 은 MTJ MRAM 소자 및 관련 회로를 나타낸 도면.
도 2 및 도 3 은 본 발명에 따른 MTJ MRAM 용 요크 구조체를 나타낸 도면.
도 4 내지 도 13 은 본 발명의 최선의 실시형태에서 연속적인 단계를 나타낸 도면.
도 14 은 본 발명에 따라 제조된 MRAM 어레이를 나타낸 도면.
도 15 내지 도 21 은 본 발명의 선택적인 실시형태에서 연속적인 단계를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 간단한 설명
10 : MRAM 소자 12 : 자기 터널링 접합 (MTJ)
14 : 기판 16 : 비트 라인
18, 22 : 자기 요크 구조체 20 : 워드 라인
24 : 비아 26 : MOS 트랜지스터
28 : AF 핀층 30 : FM 핀층
32 : 절연 간극층 34 : 터널 장벽층
36, 38 : FM 자유층 40 : 바닥 전극
본 발명은 개량된 비휘발성 자기램 (MRAM) 장치에 관한 것으로, 특히 MRAM 장치용 자기 터널링 접합 (MTJ) 요크 구조체에 관한 것이다.
비휘발성 및 신속한 데이터 처리 때문에, 자기램은 종래의 램보다 이점이 있다. 모든 제안된 MRAM 구조중에서, 자기 터널링 접합 (MTJ) MRAM 은 생산을 하게 될 MRAM 의 제 1 형태일 것이다. 2001년 2월 eetimes 에 "Motorola aims to sample 4-Mbit MRAM in 2003" 이 게재되었다. MTJ 는 절연 터널 장벽층에 의해 분리된 2 개의 강자성층을 구비한다. 자기저항 (MR) 효과는 2 개의 강자성층 사이의 도전 전자의 스핀-평탄화 터널링 결과이다. 2 개의 강자성층에서, 터널링 전류는 자기 모멘트의 상대 방위의 요인이다. 그러나, MRAM 의 애플리케이션의 중요한 단점은 프로그래밍동안 요구되는 상대적으로 큰 소비 전력이다. 큰 전력 요건은 기입 처리의 결과이며, MRAM 에서 자유 자기층을 전환시키기 위해, 밀리-암페어 범위의 프로그래밍 전류가 요구된다. Daughton, J.M. 명의로 1997년 4월에 발표된 J.Appl.Phys. 81(8) 의 pp 3758-3763 에 "Magnetic tunneling applied to memory" 가 게재되었다. MRAM 장치에서 데이터 기입은 자기 물질에 대한 자계 인가의 결과이며, 2 개의 메모리 상태중 하나에 물질을 자화한다. 자계가 인가된 경우, 자화된 물질에서 전하 저항을 감지함으로써 판독이 이루어진 다. 자기 물질의 외부의 라인을 통해 통과하는 전류에 의해 또는 자기 물질을 통해 전류를 통과시킴으로써, 자계가 형성된다.
Gallagher 등에게 1997년 6월 17일자로 허여된 발명의 명칭이 "Magnetic memory array using magnetic tunnel junction devices in the memory cells" 이며, 미국 특허 제 5,640,343 호에는, 장치에 기입하고 장치로부터 판독하는 방법을 설명하고 있다.
Chen 등에게 2001년 2월 6일자로 허여된 미국 특허 제 6,183,859 호에는, 저저항 자기램을 제조하는 방법을 설명하고 있다.
Naji 등에게 2001년 10월 16일자로 허여된 발명의 명칭이 "Content addressable magnetic random access memory" 이며, 미국 특허 제 6,304,477 호에는, 특징적인 태그 프로그램 비트 라인과 매치 라인을 구비하는 MRAM 을 설명하고 있다.
본 발명의 목적은 저전력 MRAM 을 제공하는 것이다.
본 발명의 또 다른 목적은 MRAM 용 자기 요크 구조체를 제공하는 것이다.
MRAM 장치는 기판; 비트 라인과 워드 라인을 구비하는 복수의 도전 라인; 및 한쌍의 자기 요크 구조체를 구비하는 MTJ 스택을 구비하며, 각각의 상기 요크 구조체는 도전 라인을 둘러싼다.
MRAM 구조체에서 자기 요크 구조체를 제조하는 방법은, 기판을 준비하는 단계; 기판상에 도전 라인을 형성하는 단계; 제 1 도전 라인 둘레에 제 1 자기 요크 구조체를 제조하는 단계를 포함하는 MTJ 스택을 제조하는 단계; MTJ 스택상에 제 2 도전 라인을 형성하는 단계; 제 2 도전 라인 둘레에 제 2 자기 요크 구조체를 제조하는 단계; 상기 단계에 의해 얻어진 구조체상에 산화물층을 증착시키는 단계; 및 구조체를 금속화하는 단계를 포함한다.
상술한 본 발명의 요약 및 목적은, 본 발명의 특성을 신속히 이해하기 위해 제공한다. 도면과 본 발명의 최선의 실시형태를 참조하여, 본 발명을 더욱 자세히 설명한다.
본 발명의 장치에서, 자기 요크 구조체를 사용하며, 자기 요크 구조체를 제조하는 방법을 설명한다. 그 후, 프로그래밍 전류는 1/μr 만큼 감소되며, 여기서 μr 은 요크의 자기 투자율이다. 사용된 요크 물질이 플레이트 되거나 스퍼트된 약 1000 자기 투자율을 갖는 NiFe 이면, 프로그래밍 전류의 감소는 ㎂ 범위까지 달성된다.
기본적인 자기 터널링 접합 MRAM 소자는 반강자성 (AF) 층, 강자성 (FM) 핀층, 절연 터널링 간극층 (gap layer), 및 강자성 자유층 (free layer) 으로 구성되며, 이것들은 자기저항 스택으로 형성된다. 또한, 상하부 도전 배선은 판독 및 기입 기능이 수월하도록 제공된다.
도 1 은 MRAM 소자 (10) 를 나타내며, 기판 (14) 상에 자기 터널링 접합 (12; MTJ) 의 샌드위치 구조체와 관련 감지 회로가 위치된다. 여기서 나타낸 바와 같이, "기판"은 실리콘 기판과 실리콘 기판상에 제조된 도체, 반도체, 및 절 연 물질중 어떤 층을 구비한다. 또한, 기판 제조의 일부분으로서, 기판은 그 위에 제조된 MOS 트랜지스터를 구비할 수도 있다. 도 1 의 일반적인 구조체는, 호스슈 (horse shoe) 형태의 자기 요크 구조체 (18) 로 캡슐화된 비트 라인 (16), 호스슈 형태의 자기 요크 구조체 (22) 로 캡슐화된 워드 라인 (20), 및 MOS 트랜지스터 (26) 에 접속된 비아 (24) 를 구비한다. MTJ (12) 는 AF 핀층 (28), FM 핀층 (30), 절연 간극층 (32), 터널 장벽층 (34), FM 자유층 (36, 38), 및 바닥 전극 (40) 을 구비한다. 시드층 (seed layer) 과 캐핑층 (capping) 은 이하에서 설명한다. 표 1 은 각각의 층에 대한 일련의 파라미터를 열거한다.
표 1
Figure 112003003536172-pat00001
워드 라인 (20) 은 약 1000 의 자기 투과율을 갖는 자기 요크 구조체 (42) 의 소프트 자기 물질에 의해 둘러싸인다. 계산 결과는, 둘러싸는 요크 구조체에 의해 프로그래밍 전류가 ㎂ 범위까지 감소될 수도 있다는 것을 나타내며, 표 1 에서 주어진 층 두께를 고려하면, 자기 자유층에서 20 Oe 프로그래밍 필드를 발생시킨다. 동일한 구조체에 있어서, 어떠한 자기 요크 구조체도 존재하지 않으 면, 프로그래밍 전류는 약 4㎃ 이다.
도 2 를 참조하여, 본 발명의 제 1 자기 요크 구조체의 구성을 설명한다. 실리콘 기판 (14) 은 n형 또는 p형 실리콘일 수도 있다. 약 500㎚ 내지 1000㎚ 두께로 기판 (14) 상에, 실리콘 다이옥사이드의 층 (42) 이 증착된다. 산화물층 (42) 의 두께에 따라서, 약 400㎚ 내지 900㎚ 의 깊이를 갖는 트렌치를 형성하기 위해, 산화물층 (42) 이 에칭되어, 기판상에 약 100㎚ 의 산화물층을 잔존시킨다. 스퍼터링에 의해 약 200㎚ 두께로, NiFe 층 (44) 이 증착된다. CVD 에 의해, 실리콘 다이옥사이드의 또 다른 층 (46) 이 증착되며, TiN 또는 WN 일 수도 있는 구리 장벽층 (48) 이 증착되며, 구리 장벽층 (48) 상에 구리의 도전 라인 (20) 이 증착된다. CMP 에 의해 과도한 구리를 제거하고 구리 장벽층 (48) 을 에칭하기 위해, 구조체가 평탄화된다. 구조체가 패턴되어, 도전 라인 (20) 을 피복하기 위해 부분적으로 포토 레지스터로 피복된다. 이온 에칭 처리에 의해, NiFe 층이 제거된다. 도전 라인을 노출시키기 위해 CMP 에 의해, 구조체가 평탄화된 후, 노출 표면은 실리콘 다이옥사이드층 (50) 으로 피복된다. 그 후, MTJ 스택 (12) 이 도전 라인 (20) 상에 형성된다.
도 4 내지 도 13 은 더욱 상세하게 본 발명에 따른 MRAM 용 자기 요크 구조체의 연속적인 제조 단계를 나타낸다. 도 4 은 기판상에 형성된 하나 이상의 MOS 트랜지스터를 구비하는 실리콘 기판 (14) 를 나타낸다. 워드 라인 (20) 은 상술한 바와 같이 형성되며, 제 1 자기 요크 구조체 (22) 로 캡슐화된다. 제 1 도전 라인으로 언급된 WL 은, 약 400㎚ 내지 900㎚ 두께로 알루미늄, 구리, 또는 백금과 같은 적당한 금속으로 형성될 수도 있다. 본 발명의 실시형태에서, MTJ 는 WL (20) 상에 제조되며, 표 1 에서 열거된 물질층을 포함하며, 표 1 에서 열거된 두께로 증착된다.
도 5 에서, WL 과 MTJ 스택은 산화물층 (56) 으로 피복되며, CVD 에 의해 약 50㎚ 내지 100㎚ 두께로 증착된다.
도 6 에서, MTJ 스택의 부분을 노출시키기 위해, 산화물층이 패턴되며 에칭된다.
도 7 에서, 구조체상에 약 100㎚ 두께로, NiFe 층 (58) 이 증착된다. 이층은 후속하는 요크 플레이팅을 위한 시드층을 제공한다.
도 8 에서, 포토레지스트 (60) 가 도포되며, NiFe 의 총 두께가 약 1000㎚ 가 되도록, NiFe 의 또 다른 층 (62) 이 증착된다.
도 9 에서, 포토레지스트는 박리되며, 산화물층을 피복하는 NiFe 를 제거하기 위해, NiFe 는 이온 연마되며, 이전에 제거된 산화물층을 갖는 구조체의 부분에는 더 두꺼운 NiFe 층을 잔존시킨다.
도 10 에서, CVD 에 의해 약 50㎚ 내지 100㎚ 두께로, 산화물층 (64) 이 증착되며, 구조체를 완전히 피복한다.
도 11 에서, 비트 라인 트렌치 (68) 에, 금속 장벽층 (66) 이 형성되며, 제 2 도전 라인으로 언급된 비트 라인 (BL; 16) 을 형성하기 위해, 구리와 같은 금속으로 비트 라인 트렌치가 충진된다. 화학 기계적 연마 (CMP) 에 의해, 구조체가 연마된다.
도 12 에서, 약 100㎚ 두께로 구조체상에, 산화물층 (70) 이 증착된다. NiFe 층 자기 접점의 상부를 개방시키기 위해, 산화물층이 마스크되어 에칭된다. 약 200㎚ 두께로 또 다른 NiFe 층 (72) 이 증착된다. NiFe 소자 (62, 72) 는 BL (16) 에 대한 캡슐 구조체 (18) 을 형성하며, 캡슐 구조체 (22) 와 같이 호스슈 구성을 갖는다.
도 13 에서, 구조체가 패턴되며, 이온 연마에 의해, 도면 좌측상의 NiFe 가 제거된다. 도면 우측상의 NiFe 물질은 트랜지스터 (26) 에 접속된다. 적절한 금속화에 의해, 구조체는 완성된다. BL 과 WL 은 교환될 수도 있으며, 즉 BL 은 제 2 도전 라인으로 형성될 수도 있으며, WL 은 제 1 도전 라인으로 형성될 수 있으므로, 이들 구조체 및 자기 요크 구조체에 대한 제조 공정도 서로 교환될 수 있다.
본 발명의 방법에 따른 MRAM 을 제조하는 선택적인 방법은, 도 14 내지 도 21 을 참조하여 설명한다. 도 14 를 참조하면, 도 15 내지 도 21 의 지향을 나타내는 평면도에서 구조체를 표시한다 . 도 15 내지 도 21 의 각각에서, 도면 좌측은 A-A 를 따라서 BL 에 평행하게 절취된 단면도이며, 도면 우측은 B-B 를 따라서 WL 에 평행하게 절취된 단면도이다. 또한, 본 발명에 따른 자기 요크 구조체 (80) 를 제조하는 제 1 단계는 기판 (82) 를 제조하는 것이다. 기판은 n 타입 또는 p 타입중 어떠한 실리콘 웨이퍼일 수도 있으며, 기판상에 MOS 트랜지스터가 제조된다. 도 15 에 나타낸 바와 같이, 약 500㎚ 내지 1000㎚ 두께로 기판상에, 산화물층 (84) 이 형성된다. 이중 다마신 (damascene) 처리에 의해, 산화물층 (84) 이 패턴되며 에칭되며, CVD 또는 PVD 에 의해 WL (86) 에 대한 금속이 증착된다. 증착되는 금속은 알루미늄, 구리, 또는 백금일 수도 있다. Ta, NiMn, CoFe; Ta, FeMn, CoFe; 또는 Ta, NiFe, FeMn, CoFe 의 고정 자기층 스택 (88) 은 약 45㎚ 내지 55㎚ 의 두께로 증착되며, 터널 장벽층을 형성하기 위해, 약 1㎚ 내지 2㎚ 두께로 AlxOy 층 (90) 이 증착된다. 그 후, 약 7㎚ 내지 12㎚ 두께로 NiFe 의 자유 자기층 (92) 이 증착되며, 그 후 약 500㎚ 내지 1000㎚ 두께로 실리콘 질화물 (94) 이 증착된다. 구조체가 패턴되어 에칭되며, 도 15 의 메모리 스택 구조체가 된다.
약 800㎚ 내지 1400㎚ 의 두께로 산화물층 (96) 이 증착된다. 구조체는 CMP 에 의해 평탄화되며, 도 16 의 구조체가 된다. 포토레지스터와 적절한 바이아스로 구조체가 피복되며, BL 트렌치 (98) 를 형성하도록 이중 다마신 처리에 의해, 트렌치는 약 500㎚ 내지 1000㎚ 깊이로 형성된다. 그 후, 실리콘 질화물층 (94) 이 에칭되는 것과 같이, 산화물층 (96) 이 에칭되며, 도 17 의 구조체가 된다.
도 18 을 참조하면, CVD 에 의해 구리가 증착되어, BL (100) 을 형성하는 BL 트렌치가 되며, CMP 에 의해 완료된다. 습식 에칭 처리에 의해, 실리콘 질화물층 (94) 이 제거되어, 도 19 의 구조체가 된다. 약 500㎚ 내지 1000㎚ 두께로 제 2 자유 자기층 (102) 이 증착되어, BL 을 피복하며, 질화물 제거에 의해 잔존된 트렌치를 충진한다. 제 2 자유 자기층의 일부분이 포토레지스터로 피복되며, 에칭에 의해 잔존 부분이 제거되어, 도 20 의 구조체가 된다.
도 21 을 참조하면, 약 1000㎚ 내지 2000㎚ 두께로 산화물층 (104) 이 에칭되며, 패시베이트되며, 구조체가 금속화되어 (미도시), 본 발명의 자기 요크 구조체를 완성시킨다. 구조체는 전환될 수도 있으며, 즉 BL 은 MR 스택의 하부에 있을 수도 있고, WL 은 스택의 상부에 있을 수도 있다.
따라서, 프로그래밍 소비 전력을 감소시키기 위해, MRAM 장치에서 사용될 수도 있는 자기 요크 구조체를 개시하며, 또한 본 발명의 자기 요크 구조체를 제조하는 방법도 개시한다. 본 발명의 더한 변형 및 변경은 첨부된 청구항에서 한정된 범위내에서 가능할 수도 있다.
상술한 바와 같이, 본 발명은 MRAM 에서 프로그래밍 동안 소비 전력을 상당히 감소시킨다.

Claims (19)

  1. 기판;
    비트 라인 및 워드 라인을 포함하는 복수의 도전 라인; 및
    MTJ 스택;
    상기 MTJ 스택에 인접하는 한쌍의 자기 요크 구조체를 포함하며,
    상기 자기 요크 구조체의 각각은 호스슈 형상을 가지며 도전 라인을 둘러싸고,
    상기 자기 요크 구조체 중 하나 이상은 상기 호스슈 형상으로 배치된 자성 물질의 3 개의 별개의 부품을 포함하는 것을 특징으로 하는 MRAM 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판은 상기 복수의 도전 라인중 하나에 접속된 MOS 트랜지스터를 구비하는 것을 특징으로 하는 MRAM 장치.
  4. 제 1 항에 있어서,
    상기 MTJ 스택은 AF 핀층, FM 핀층, 절연 간극층, 터널 장벽층, 2 개의 FM 자유층, 바닥 전극, 시드층, 및 캐핑층을 구비하는 것을 특징으로 하는 MRAM 장치.
  5. 제 1 항에 있어서,
    상기 요크 구조체는 산화물층, NiFe 층, 및 관련된 도전 라인을 둘러싸는 산화물층을 순차로 구비하는 것을 특징으로 하는 MRAM 장치.
  6. 제 5 항에 있어서,
    상기 요크 구조체는 상기 NiFe 층과 상기 도전 라인 사이에 위치된 구리 장벽층을 구비하며,
    상기 구리 장벽층은 TiN 과 WN 으로 구성된 물질의 그룹중에서 선택되는 것을 특징으로 하는 MRAM 장치.
  7. 제 1 항에 있어서,
    상기 기판은 MOS 트랜지스터를 구비하며,
    제 1 도전 라인은 기판상에 형성되며, 캡슐화 자기 요크 구조체에 의해 둘러싸이며,
    상기 MTJ 스택은 Ta, NiMn, CoFe; Ta, FeMn, CoFe; 및 Ta, NiFe, FeMn, CoFe 로 구성된 자기층 그룹중에서 선택되는 고정 자기층을 구비하며,
    상기 MTJ 스택은 터널 장벽층과 자유 자기층을 더 구비하는 것을 특징으로 하는 MRAM 장치.
  8. 제 7 항에 있어서,
    상기 자유 자기층은 NiFe 와 CoFe 로 구성된 자기층의 그룹중에서 선택되는 것을 특징으로 하는 MRAM 장치.
  9. 삭제
  10. a) 기판을 제조하는 단계;
    b) 기판상에 제 1 도전 라인을 형성하는 단계;
    c) MTJ 스택을 제조하는 단계;
    d) 제 1 도전 라인 둘레에 그리고 상기 MTJ 스택에 인접하는 제 1 자기 요크 구조체를 제조하는 단계;
    e) 상기 MTJ 스택상에 제 2 도전 라인을 형성하는 단계;
    f) 제 2 도전 라인 둘레에 제 2 자기 요크 구조체를 제조하는 단계;
    g) 상기 구조체상에 산화물층을 증착시키는 단계; 및
    h) 단계 a) 내지 g) 에 의해 얻어진 구조체를 금속화하는 단계를 포함하며,
    상기 자기 요크 구조체 중 하나 이상은 호스슈 형상으로 배치된 자성 물질의 3 개의 별개의 부품에 의해 형성되는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  11. 제 10 항 있어서,
    기판상에 제 1 도전 라인을 형성하는 상기 b) 단계는 기판상에 비트 라인을 형성하는 단계를 포함하며,
    MTJ 스택상에 제 2 도전 라인을 형성하는 상기 d) 단계는 MTJ 스택상에 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  12. 제 10 항에 있어서,
    기판상에 제 1 도전 라인을 형성하는 상기 b) 단계는 기판상에 워드 라인을 형성하는 단계를 포함하며,
    MTJ 스택상에 제 2 도전 라인을 형성하는 상기 d) 단계는 MTJ 스택상에 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  13. 제 10 항에 있어서,
    기판을 제조하는 상기 a) 단계는 기판상에 MOS 트랜지스터를 제조하는 단계를 포함하며,
    상기 한 쌍의 자기 요크 구조체 중 하나에 상기 MOS 트랜지스터를 접속하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  14. 제 10 항에 있어서,
    제 1 자기 요크 구조체를 제조하는 상기 c) 단계, 및 제 2 자기 요크 구조체 를 제조하는 상기 e) 단계는, 호스슈 형태 구조체를 제조하는 단계를 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  15. 제 10 항에 있어서,
    제 1 자기 요크 구조체 및 제 2 자기 요크 구조체를 제조하는 상기 c) 단계 및 상기 e) 단계는, 산화물층, NiFe 층, 및 관련된 도전 라인을 둘러싸는 산화물 층을 순차로 증착시키는 단계를 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  16. 재 15 항에 있어서,
    제 1 자기 요크 구조체 및 제 2 자기 요크 구조체를 제조하는 상기 c) 단계 및 상기 e) 단계는, NiFe 층과 관련된 도전 라인 사이에 위치된 구리 장벽층을 제조하는 단계를 포함하며,
    상기 구리 장벽층은 TiN 과 WN 으로 구성된 물질의 그룹중에서 선택되는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  17. 제 10 항에 있어서,
    기판을 제조하는 상기 a) 단계는 기판상에 MOS 트랜지스터를 제조하는 단계를 포함하며,
    MTJ 스택을 제조하는 상기 b) 단계는 Ta, NiMn, CoFe; Ta, FeMn, CoFe; 및 Ta, NiFe, FeMn, CoFe 으로 구성된 자기층의 그룹중에서 선택되는 고정 자기층을 제조하는 단계를 포함하며,
    터널 장벽층과 자유 자기층을 제조하는 단계를 더 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  18. 제 17 항에 있어서,
    자유 자기층을 제조하는 상기 단계는, NiFe 와 CoFe 로 구성된 자기층의 그룹중에서 선택되는 층을 제조하는 단계를 포함하는 것을 특징으로 하는 MRAM 구조체의 자기 요크 구조체를 제조하는 방법.
  19. 삭제
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