KR101496006B1 - 저항성 랜덤 액세스 메모리(ｒｒａｍ) 구조체 및 ｒｒａｍ 구조체의 제조 방법 - Google Patents

저항성 랜덤 액세스 메모리(ｒｒａｍ) 구조체 및 ｒｒａｍ 구조체의 제조 방법 Download PDF

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Abstract

본 개시는 저항성 랜덤 액세스 메모리(RRAM) 셀을 제공한다. RRAM 셀은 트랜지스터, 트랜지스터의 드레인 영역에 인접하고 게이트와 동일 평면 상에 있는 바닥 전극, 바닥 전극 상의 저항성 물질층, 저항성 물질층 상의 상부 전극, 및 바닥 전극을 드레인 영역에 연결하는 전도성 물질을 포함한다.

Description

저항성 랜덤 액세스 메모리(ＲＲＡＭ) 구조체 및 ＲＲＡＭ 구조체의 제조 방법{RESISTIVE RANDOM ACCESS MEMORY(RRAM) STRUCTURE AND METHOD OF MAKING THE RRAM STRUCTURE}
본 개시는 반도체 장치에 관한 것으로서, 보다 구체적으로는 저항성 랜덤 액세스 메모리(RRAM; resistive random-access memory) 장치 구조체 및 RRAM 장치의 제조 방법에 관한 것이다.
집적 회로(IC; integrated circuit) 장치에서, 저항성 랜덤 액세스 메모리(RRAM)는 차세대 비휘발성 메모리 장치용의 최근 기술이다. RRAM은 전하가 아니라 저항값을 이용하여 많은 데이터를 각각 저장하는 RRAM 셀의 어레이를 포함하는 메모리 구조체이다. 특히, 각 RRAM 셀은 저항성 물질층을 포함하고, 이 물질층의 저항은 논리값 "0" 또는 논리값 "1"을 나타내도록 조절될 수 있다. RRAM 장치는 보통은 절연성인 유전체가 충분히 높은 전압의 인가 후에 형성되는 필라멘트 또는 전도 경로를 통해 전도하도록 될 수 있다는 원리로 작동한다. 필라멘트 또는 전도 경로의 형성은 RRAM의 형성 작업 또는 형성 프로세스이다. 충분히 높은 전압은 '형성' 전압이다. 전도 경로 형성은 결손, 금속 이동, 및 기타 메카니즘을 비롯하여 상이한 메카니즘으로부터 생길 수 있다. 다양한 여러 유전체 물질이 RRAM 장치에 사용될 수 있다. 일단 필라멘트 또는 전도 경로가 형성되면, 재설정, 즉 파괴될 수 있어, 높은 저항을 초래하거나 설정, 즉 재형성되어 적절하게 인가된 전압에 의해 보다 낮은 저항을 초래한다. RRAM 셀의 어레이를 구성하는 다양한 아키텍처가 존재한다. 예컨대, 횡단점 아키텍처가 워드 라인과 비트 라인을 가로질러 사이에 구성되는 각 셀에 RRAM을 포함한다. 다른 예에서, 트랜지스터 타입 아키텍처가 각 셀에서 RRAM을 트랜지스터와 한쌍이 되게 하고(1T1R), 셀 영역의 비용으로 랜덤 액세스 시간을 개선시킨다. 또한, 1T1R 아키텍처는 더 많은 물질층과 적어도 3개의 추가 포토마스크, 이에 따라 더 많은 처리 단계와 더 많은 제조 비용을 필요로 한다.
따라서, 개선된 RRAM 구조체 및 제조 방법을 계속 추구하고 있다.
본 발명은 저항성 랜덤 액세스 메모리(RRAM) 셀을 제공한다. RRAM 셀은 트랜지스터, 트랜지스터의 드레인 영역에 인접하고 게이트와 동일 평면 상에 있는 바닥 전극, 바닥 전극 상의 저항성 물질층, 저항성 물질층 상의 상부 전극, 및 바닥 전극을 드레인 영역에 연결하는 전도성 물질을 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 특징부들은 실척으로 도시되지 않는다는 점을 강조한다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소된다.
도 1은 저항성 랜덤 액세스 메모리(RRAM) 구조체의 단면도이다.
도 2는 본 개시의 다양한 실시예에 따른 메모리 셀의 단면도이다.
도 3은 본 개시의 다양한 실시예에 따른 도 2의 메모리 셀을 갖는 메모리 셀 어레이의 일부의 레이아웃 다이어그램이다.
도 4는 다양한 실시예에서 본 개시의 양태에 따라 구성된 메모리 장치를 제조하는 방법의 흐름도이다.
도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a 및 9b는 본 개시의 다양한 실시예에 따라 부분적으로 제조된 메모리 셀의 단면도이다.
도 5c는 본 개시의 다양한 실시예에 따라 도 5a 및 도 5b의 부분적으로 제조된 메모리 셀을 갖는 메모리 셀 어레이의 일부의 레이아웃 다이어그램이다.
도 7c는 본 개시의 다양한 실시예에 따라 도 7a 및 도 7b의 부분적으로 제조된 메모리 셀을 갖는 메모리 셀 어레이의 일부의 레이아웃 다이어그램이다.
도 9c는 본 개시의 다양한 실시예에 따라 도 9a 및 도 9b의 부분적으로 제조된 메모리 셀을 갖는 메모리 셀 어레이의 일부의 레이아웃 다이어그램이다.
도 10a 내지 10e 및 도 11a 내지 11e는 본 개시의 다양한 실시예에 따라 부분적으로 제조된 메모리 셀의 단면도이다.
이하의 개시는 다양한 실시예들의 상이한 특징부들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다는 것을 알아야 한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 장치의 상이한 배향을 포함하도록 의도된다. 예컨대, 도면의 장치가 역전되면, 다른 요소 또는 특징부의 "아래에" 또는 "밑에" 있는 것으로 설명된 요소는 다른 요소 또는 특징부의 "위로" 배향되게 된다. 따라서, 예시적인 용어 "아래에"는 위 및 아래의 배향 모두를 포함할 수 있다.
논의된 바와 같이, 저항성 랜덤 액세스 메모리(RRAM) 구조체는 도 1에 도시된 바와 같이 2개의 전극 간에 저항성 물질층을 포함한다. RRAM 구조체(100)는 기판(102) 위의 바닥 전극(104), 저항성 물질층(106), 및 상부 전극(110)을 포함한다. RRAM 구조체(100)는 상이한 전기 저항값을 갖는 2개 이상의 상태를 가질 수 있다. 각 상태는 상이한 디지털값을 나타낼 수 있다. RRAM 구조체(100)는 예정된 전압 또는 전류를 RRAM 구조체(100)에 인가함으로써 한 상태를 다른 상태로 전환시킬 수 있다. 예컨대, RRAM 구조체(100)는 "고저항 상태"로서 지칭되는 비교적 높은 저항의 상태와, "저저항 상태"로서 지칭되는 비교적 낮은 저항의 상태를 갖는다. RRAM 구조체(100)는 예정된 전압 또는 전류를 인가함으로써 고저항 상태로부터 저저항 상태로, 또는 저저항 상태로부터 고저항 상태로 전환될 수 있다.
기판(102)은 실리콘 기판 등의 반도체 프로세스에 채용된 기판일 수 있다. 기판(102)은 벌크 기판일 수 있고, 장치 또는 절연 구조체를 포함할 수 있다. 도 1은 예시를 간소화하기 위하여 단순한 직사각형의 기판(102)을 예시하고 있다.
하나의 트랜지스터와 하나의 RRAM을 갖는 메모리 비트 셀(1T1R)에서, 바닥 전극(104)은 금(Au), 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta) 또는 인듐-주석 산화물(ITO), 또는 TaN, TiN, TiAlN, TiW와 같은 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 규화물, 또는 그 조합물로 제조될 수 있다. 바닥(104B)으로부터 상단(104A)까지 바닥 전극의 두께는 약 100-500 nm의 범위일 수 있다. 일 실시예에서, 바닥 전극은 탄탈 질화물층과 티타늄 질화물층을 포함한다.
저항성 물질층(106)은 바닥 전극(104) 상에 형성되고 바닥 전극(104)과 직접 접촉한다. 저항성 물질층(106)의 두께는 약 20 내지 100 nm의 범위일 수 있다. 저항성 물질층은 W, Ta, Ti, Ni, Co, Hf, Ru, Zr, Fe, Sn, Al, Cu, Ag, Mo, Cr의 하나 이상의 산화물을 포함할 수 있다. 몇몇의 경우에, 실리콘은 복합 물질을 형성한다. 몇몇 실시예에서, 하프늄 산화물 및/또는 지르코늄 산화물이 사용된다.
상부 전극(110)은 저항성 물질층(106) 또는 선택적 덮개층(108) 위에 형성된다. 상부 전극(110)은 금(Au), 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta) 또는 인듐-주석 산화물(ITO), 또는 TaN, TiN, TiAlN, TiW와 같은 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 규화물, 또는 그 조합물로 제조될 수 있다. 상부 전극(110)의 두께는 100-500 nm의 범위일 수 있다.
도 2는 본 개시의 다양한 실시예에 따른 메모리 셀(200)의 단면도이다. 메모리 셀(200)은 트랜지스터 부분(201)과 RRAM 구조체 부분(203)을 포함한다. 트랜지스터 부분(201)은 기판(202) 내에 게이트(207), 소스 영역(209), 드레인 영역(211), 하나 이상의 저 도핑 드레인(LDD; lightly-doped drain) 영역(213), 및 게이트(207) 아래의 채널 영역(217)을 포함한다. 게이트(207)는 게이트 유전체(219)와 스페이서(215)를 포함하는 폴리실리콘 게이트 또는 고유전율(high-k) 게이트일 수 있다. 게이트(207)의 전도성 부분은 하나 이상의 층 또는 복합 구조체를 포함할 수 있다. 일 실시예에서, 폴리실리콘 게이트(207)는 또한 상단에 살리사이드(salicided; 자기 정렬된 규화물) 영역을 포함한다. 다른 실시예에서, 고유전율(high-k) 금속 게이트(207)는 알루미늄, 티타늄, 티타늄 질화물, 탄탈 질화물, 및 금속 게이트에 사용되는 기타 공지된 금속 및 화합물 중 하나 이상을 포함하는 물질을 포함한다.
트랜지스터 부분(201) 옆에는 RRAM 구조체 부분(203)이 있다. 도 1과 관련하여 논의된 바와 같이, RRAM 구조체 부분(203)은 바닥 전극, 저항성 물질층, 및 상부 전극을 스택 형태로 포함한다. 바닥 전극(221)은 저항성 물질층(227) 및 상부 전극(229)보다 넓다. 바닥 전극(221)은 게이트 스택으로부터 트랜지스터 드레인 영역(211)을 가로질러 배치되는 동시에 형성된다. 저항성 물질층(227)과 상부 전극(229)은 트랜지스터 드레인 영역(211)으로부터 멀어지게 바닥 전극(221)의 일부 상에 배치된다. 도 2에 도시된 바와 같이, 저항성 물질층(227)과 상부 전극(229)은 양면 상의 부분을 차지하지 않도록 바닥 전극의 중간 단면 상에 배치된다. 저항성 물질층(227)과 상부 전극(229)이 상부에 없는 바닥 전극(221)의 부분은 트랜지스터 드레인 영역(211)에 가깝게 배치된다. 트랜지스터 드레인 영역(211)으로부터 원위에 있는 저항성 물질층(227)과 상부 전극(229)의 에지는 바닥 전극(221)의 원위 에지와 정렬된다.
전도성 물질(231)은 바닥 전극(221)과 트랜지스터 드레인 영역(211)을 전기적으로 연결시킨다. 전도성 물질(231)은 트랜지스터 소스 영역(209)에 대해 접점(233)과 동시에 형성될 수 있다. 소스 영역 접점(233)과 동시에 형성될 때에, 전도성 물질(231)은 스트레치 접점(231)으로서 지칭된다. 스트레치 접점(231)은 소스 영역 접점(233)과 동일한 물질로 구성되고, 몇몇 실시예에서는 상부의 층들과 상호 연결하기 위한 전기 연결부가 형성되어 있지 않다. 제1 금속층(235), 제1 비아층(237), 및 제2 금속층(239)이 소스 영역 접점(233) 위에 배치된다.
메모리 셀(200)은 메모리 셀(200)을 읽고, 쓰고, 형성하도록 적어도 4개의 전기 연결부를 통해 제어된다. 이들 4개의 전기 연결부는 도 2에 도시되어 있지만, 물리적인 장치에서 단면도에 함께 보이거나 보이지 않을 수 있다. 4개의 전기 연결부(241, 243, 245, 247)은 점선으로 도시되어 있다. 게이트 접점(241)은 게이트 도체에 연결되고 채널 영역(217)이 전도하게 하는 게이트 전압을 제어하도록 사용될 수 있다. 본체 접점(243)이 반도체 기판(202)에 연결되어 접지를 제공하거나 트랜지스터를 바이어스하도록 사용될 수 있다. 소스 라인 접점(245)이 상부 전극(229)에 연결되고, 비트 라인 접점(247)이 소스 영역 접점(233)에 연결된다. 특정한 실시예에서, 스트레치 접점이 금속 상호 연결부에 연결되어 트랜지스터를 바이패스하는 동안에 RRAM에 액세스하도록 사용될 수 있다.
메모리 셀 '형성' 작업 중에, 바닥 전극(221)과 상부 전극(229) 사이에서 RRAM 구조체를 가로질러 특정한 전압이 인가된다. 전압은 비트 라인 접점(247)으로부터 트랜지스터(201)를 통해 소스 라인 접점(245)을 가로질러 제공된다. '형성' 전압은 일반적으로 메모리 셀을 읽고 쓰도록 사용되는 전압과 상이한 전압이고 일반적으로 보다 높은 절대값으로 있고 상이한 극성을 갖는다. 일례에서, '형성' 전압은 3 볼트 이상, 또는 약 5 볼트일 수 있다. '형성' 작업 중에, 본체 접점(243)을 통해 바이어스가 제공될 수 있다. 몇몇 실시예에서, '형성' 전압은 트랜지스터를 바이패스하면서 스트레치 접점(231)으로부터 제공된다.
'형성' 작업 후에, 하나 이상의 필라멘트 도체가 저항성 물질층(227)을 가로질러 형성된다. 저항성 물질층(227)을 가로지르는 저항은 낮은 값이고 트랜지스터(201)가 선택될 때에 높은 전류가 통과될 수 있다. 쓰기 작업 중에, '형성' 전압과 상이한 전압을 통과시킴으로써 하나 이상의 필라멘트 도체가 파괴된다. 몇몇 실시예에서, '쓰기' 전압은 '형성' 전압과 상이한 극성을 가질 수 있다. 일례에서, '쓰기' 전압은 약 1 볼트이다. 하나 이상의 필라멘트가 전도를 중지한 후에, 저항성 물질층(227)을 가로지르는 저항은 높은 값으로 있고, 트랜지스터(201)가 선택될 때에 낮은 전류가 통과되거나 전류가 통과되지 않을 수 있다. 다음의 쓰기 작업은 필라멘트를 다시 전도하게 하도록 '형성' 전압보다 작은 상이한 전압을 다시 인가한다. 필라멘트 도체를 교체함으로써, 전력이 제거될 때에 변하지 않는 메모리 셀에 높은 또는 낮은 저항이 저장된다. 높은 저항 또는 낮은 저항은 "0" 또는 "1"로서 각각 읽힐 수 있다.
읽기 작업 중에, '읽기' 전압이 RRAM 구조체를 가로질러 인가된다. 몇몇 예에서, '읽기' 전압은 약 0.3 볼트 내지 약 0.5 볼트이다. '읽기' 전압은 상이한 값에 대한 메모리 셀의 의도치않은 쓰기를 피하도록 '쓰기' 전압보다 훨씬 작다.
도 2의 메모리 셀(200)로서 구조체를 각각 갖는 복수 개의 메모리 셀이 논리 장치에서 메모리 셀의 어레이로서 배치된다. 메모리 셀 어레이는 비트 라인 및 워드 라인으로 체계화된다. 비트 라인 접점(247)은 메모리 셀 어레이의 비트 라인에 연결되고 게이트 접점(241)은 메모리 셀 어레이의 워드 라인에 연결된다. 도 3은 도 2의 메모리 셀을 이용하는 메모리 셀 어레이의 일부의 레이아웃 다이어그램이다. 도 3의 메모리 셀(200)을 가로지르는 단면도 A-A'는 도 2의 단면도에 대응한다.
레이아웃 다이어그램은 그 구성을 구별짓도록 상이한 경계와 음영을 갖도록 도시된 형태를 포함한다. 형태들이 레이아웃에서 서로 오버랩할 때에, 위에 놓이고 아래에 놓이는 경계 및 음영은 오버랩의 순서를 가리키는 일 없이 도시되어 있다. 단면도는 다양한 특징부들의 수직 위치 결정을 확인하도록 사용될 수 있다. 몇몇 형태는 가변적인 기능성을 갖는 상이한 특징부에 사용된다. 예컨대, 접점을 지시하는 형태는 메모리 셀의 상이한 부분들과 접촉하고 메모리 셀 어레이의 상이한 부분들을 연결시키도록 여러 특징부에 사용될 수 있다. 형태의 범례가 제공된다. 음영(301)은 비아에 대응한다. 음영(305)은 제1 금속층(M1)에 대응하고, 음영(313)은 제2 금속층(M2)으로 대응한다. 비아(301)는 통상적으로 제1 금속층(M1)과 제2 금속층(M2) 등의 금속층들 사이에 사용된다. 음영(303)은 폴리실리콘 게이트 스택 또는 고유전율 금속 게이트 스택일 수 있는 게이트 구조에 대응한다. 음영(307)은 RRAM 구조체의 상부 전극에 대응한다. 음영(309)은 메모리 셀의 상이한 부분들과 접촉하고 메모리 셀 메모리의 상이한 부분들에 선택적으로 연결하도록 사용된다. 음영(311)은 메모리 셀에서 트랜지스터의 액티브 영역을 획정한다.
도 3의 메모리 셀 어레이(300)의 부분은 3×3 매트릭스로 배치되는 9개의 메모리 셀(200)을 포함한다. 각 메모리 셀(200)은 트랜지스터(201)와 RRAM(203)을 포함한다. 행의 메모리 셀(200)은 게이트 구조체(303)의 일단부에서 공통의 워드 라인 픽업(317)과 게이트 구조(303)를 공유한다. 행의 메모리 셀(200)은 또한 상부 전극(307)의 일단부에서 상부 전극 픽업(315)과 RRAM 구조체의 상부 전극(307)을 공유한다. 열의 메모리 셀(200)은 제2 금속층(313)에서 비트 라인(319)을 공유한다. 메모리 셀 어레이(300)는 4개의 상이한 타입의 지점에서 접점(309)을 포함한다. 각 메모리 셀(200)에서, 접점(309)은 바닥 전극과 트랜지스터(201)의 드레인 영역 사이에서 스트레치 접점(321)으로서 사용되지만, 스트레치 접점(321) 위의 금속층에 연결된다. 각 메모리 셀(200)에서, 접점(309)은 트랜지스터(201)의 소스 영역과 접촉하고 M1 특징부(325)와 비아(327)를 통해 M2(313) 레벨에서 비트 라인(219)에 연결하도록 사용된다.
메모리 셀(200)의 각 행을 위해, 접점(309)이 게이트 구조체(303)를 워드 라인 픽업(317)에 연결하도록 사용되고 접점(309)이 상부 전극(307)을 상부 전극 픽업(315)에 연결하도록 사용된다.
도 4는 다양한 실시예에서 본 개시의 양태에 따른 메모리 장치를 제조하는 방법(400)의 흐름도이다. 도 4의 방법은 상이한 트랜지스터 타입(폴리실리콘 게이트 및 고유전율의 금속 게이트 등) 및 제조 프로세스(먼저 게이트 또는 마지막에 게이트와 같이)에 적응될 수 있다. 방법(400)의 다양한 작업은 도 5a 내지 도 9a 및 도 5b 내지 도 9b의 단면도 뿐만 아니라 도 5c, 도 7c 및 도 9c의 레이아웃 다이어그램과 관련하여 논의된다. 몇몇 변형예가 도 10a 내지 도 10e 및 도 11a 내지 도 11e의 단면도와 관련하여 논의되어 있다.
방법(400)의 작업(401)에서, 얕은 트렌치 절연(STI; shallow trench isolatioin) 영역이 반도체 기판에 형성된다. 기판은 반도체 기판일 수 있다. 반도체 기판은 실리콘 기판일 수 있다. 별법으로서, 기판은 게르마늄 등의 다른 원소 반도체, 실리콘 탄화물을 비롯한 화합물 반도체, 실리콘 게르마늄을 비롯한 합금 반도체, 또는 그 조합물을 포함할 수 있다. 몇몇 실시예에서, 기판은 절연체 상 반도체(SOI; semiconductor on insulator) 기판이다. 기판은 P-웰 및 n-웰과 같은 도핑 영역을 포함할 수 있다. 본 개시에서, 웨이퍼는 반도체 기판과, 반도체 기판에 그리고 그 위에 형성되며 반도체 기판에 부착되는 다양한 특징부들을 포함하는 공작물이다. 웨이퍼는 다양한 제조 스테이지에 있을 수 있고 CMOS 프로세스를 이용하여 처리된다. STI 영역은 반도체 기판의 일부를 제거하여 반도체 기판에 트렌치를 형성하고 트렌치를 유전체 물질로 충전시킴으로써 형성된다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄소 도핑된 실리콘 산화물 또는 질화물, 또는 기타 공지된 STI 물질일 수 있다. STI 영역은 트랜지스터들의 액티브 영역들을 서로 분리하고 기판에 형성된 반도체 장치들 사이에 절연을 제공한다.
작업(403)에서, 게이트 유전체가 STI 영역과 액티브 영역을 갖는 웨이퍼 위에 증착된다. 게이트 유전체는 실리콘 산화물, 예컨대 열적으로 성장된 실리콘 산화물, 또는 금속 산화물 등의 고유전율 유전체일 수 있다. 예시적인 고유전율 유전체는 HfO2, Ta2O5, Al2O3, TiO2, TiN, ZrO2, SnO, 또는 SnO2를 포함한다. 게이트 유전체는 원자층 증착(ALD; atomic layer deposition), 플라즈마 강화된(PE; plasma enhanced) CVD(chemcal vapor deposition), 고밀도 플라즈마(HDP; high-density plasma) CVD 등의 다양한 CVD 프로세스를 비롯한 화학적 기상 증착(CVD) 프로세스를 이용하여 증착될 수 있거나, 게이트 유전체는 예컨대 열적 산화물 프로세스를 이용하여 웨이퍼 상에서 성장될 수 있다.
작업(405)에서, 게이트 물질은 게이트 유전체 위에 증착되거나 형성된다. 다양한 실시예에 따르면, 게이트 물질은 폴리실리콘이다. 폴리실리콘은 게이트 스택을 형성하도록 게이트 유전체 물질 위에 증착된다. 작업(407)에서, 게이트 유전체와 게이트 물질은 트랜지스터 게이트와 바닥 전극으로 패터닝된다. 트랜지스터 게이트와 바닥 전극의 패터닝은 트랜지스터 게이트와 바닥 전극을 모두 갖는 하나의 포토마스크를 이용하여 수행된다. 따라서, 이 작업에서는, 논리회로 제조 프로세스에 비해 추가의 포토마스크가 사용되지 않는다. 트랜지스터 게이트와 바닥 전극의 패터닝은 웨이퍼 상에 포토레지스트를 증착하고, 포토마스크를 통해 포토레지스트의 일부를 광 복사선에 노출하며, 포토레지스트를 현상하여 일부를 제거하는 것을 포함한다. 이어서, 포토레지스트의 나머지 부분은 게이트 물질과 게이트 유전체의 원치않는 부분이 제거되는 곳에서 에칭을 패터닝하기 위한 에칭 마스크로서 작용한다.
도 5a, 도 5b 및 도 5c는 단면도 예시된 부분적으로 제조된 메모리 셀과 작업(401 내지 407) 후에 오버레이 다이어그램을 도시한다. 도 5a는 도 5c의 절단선 A-A'에 따른 단면이다. 도 5b는 도 5c의 절단선 B-B'에 대응하는 단면이다. 도 5a는 STI 영역(503)과 액티브 영역(505)을 갖는 기판(501)을 도시한다. 트랜지스터 게이트는 작업(403, 405)에서 증착되는 게이트 유전체(507)와 게이트 물질(509)을 각각 포함한다. STI 영역(503) 위에 적어도 부분적으로 있고 게이트 유전체(513) 위에 전체적으로 있는 바닥 전극(511)이 트랜지스터 게이트로부터 드레인 영역(515)을 가로질러 배치된다. 드레인 영역(515)은 트랜지스터 게이트와 바닥 전극(511) 둘레의 스페이서(517)에 대해 정렬된다. 소스 영역(519)이 유사하게 정렬될 수 있다. 몇몇 실시예에서, LDD 영역(도시 생략)이 게이트 스페이서(517) 아래에 적어도 부분적으로 형성될 수 있다. 살리사이드 영역(521)은 도 5a에서 바닥 전극(511), 트랜지스터 게이트(521), 드레인 영역(515), 및 소스 영역(519) 위에 도시되어 있다.
도 5b의 단면 B-B'에서, STI 부분(501)만을 갖는 기판(501)이 바닥 전극(511) 아래에 도시되어 있다. 게이트 전극(513)은 바닥 전극(511)과 기판(501) 사이에 배치된다. 스페이서(517)는 도 5a 및 도 5b에 도시된 바와 같이 바닥 전극(511)의 측면을 둘러싼다.
도 5c는 메모리 셀 어레이, 예컨대 도 3의 메모리 셀 어레이의 부분(523)의 오버레이 다이어그램이다. 도 5c는 도 5a 및 도 5b의 단면도에 대응하는 절단선 A-A' 및 B-B'를 도시하고 있다. 이들 동일한 절단선은 다양한 제조 스테이지에서 메모리 셀을 보여주도록 다음의 단면도에 사용된다.
다시 도 4를 참조하면, 작업(409)에서, 트랜지스터 게이트에 인접한 반도체 기판의 다양한 영역들이 다양한 주입 영역을 형성하도록 주입된다. 다양한 주입 영역은 소스 영역 및 드레인 영역을 포함하고, 또한 저 도핑 드레인(LDD; lightly-doped drain) 등의 저 도핑 영역과 고 도핑 영역을 포함할 수 있다. 다양한 주입 영역이 트랜지스터 게이트 및 이 트랜지스터 게이트 둘레의 스페이서에 대해 정렬될 수 있다. 몇몇 실시예에서, LDD 영역이 트랜지스터 게이트 둘레에서 주입되어 트랜지스터 게이트에 정렬된다. 이어서, 트랜지스터 게이트 둘레에 스페이서가 증착된다. 추가의 주입이 스페이서와 정렬하는 소스 영역 및 드레인 영역을 형성한다. 다양한 크기의 주입 영역을 형성하도록 하나 이상의 스페이서가 사용될 수 있다. 다양한 주입 에너지 및 도판트 투여량에 의해, 고 도핑 또는 저 도핑을 갖는 얕은 또는 깊은 주입 영역이 형성된다. 일례에서, 매우 얕은 고 도핑 영역은 소스 영역 및 드레인 영역의 상부에서 웨이퍼 표면에 가깝게 형성된다. 트랜지스터 게이트 및 스페이서 등의 다양한 특징부를 이용하여 주입을 정렬시킴으로써, 작업(409)에서 포토마스크가 사용되지 않는다.
선택적인 작업(411)에서, 살리사이드가 적어도 소스 영역과 드레인 영역 상에 형성된다. 살리사이드는 금속 박막을 실리콘과 반응시키고, 어닐링 및/또는 에칭 프로세스에 의해 형성되는 자기 정렬된 규화물이다. 살리사이드 프로세는 완전히 형성되고 패터닝된 반도체 장치(예컨대, 트랜지스터) 위에 얇은 천이 금속층의 증착에 의해 시작된다. 웨이퍼가 가열되어, 반도체 장치의 액티브 영역(예컨대, 소스, 드레인, 게이트)에서 천이 금속이 노출된 실리콘과 반응하게 하여 저저항 천이 금속 규화물을 형성한다. 천이 금속은 웨이퍼 상에 존재하는 이산화규소 또는 실리콘 질화물 절연체와 반응하지 않는다. 반응 후에, 임의의 잔존하는 천이 금속이 화학적 에칭에 의해 제거되어, 장치의 액티브 영역에서만 규화물 접점을 남겨둔다.
선택적인 작업(413)에서, 트랜지스터 게이트의 게이트 물질이 제거되고 하나 이상의 상이한 게이트 물질로 교체된다. 선택적인 작업(413)은 "게이트 라스트(gate last)" 제조를 이용하여 형성되는 트랜지스터에 사용되고, 본 개시의 "게이트 라스트" 프로세스 양태를 도시하는 도 10a 내지 도 10e 및 도 11a 내지 도 11e와 관련하여 상세하게 논의된다. 게이트 물질이 작업(413)에서 교체되면, 살리사이드가 실리콘이 남았는 소스 영역 및 드레인 영역 상에 형성되고 트랜지스터 게이트 상에는 형성되지 않는다. 게이트 물질이 작업(413)에서 교체되지 않으면, 살리사이드는 게이트, 소스 영역 및 드레인 영역 상에 형성된다.
다시 도 4를 참조하면, 작업(415)에서, 제1 유전체 물질층이 증착된다. 제1 유전체 물질층은 RRAM의 저항성 물질층이다. 몇몇 실시예에서, 제1 유전체 물질층은 금속 산화물이고, 이 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈 산화물, 티타늄 산화물, 및 저항성 물질층으로서 사용되는 기타 공지된 산화물일 수 있다. 금속 산화물은 아화학양론적 산소 대 금속 비율을 가질 수 있다. 증착 방법에 따라, 산소 대 금속 비율 및 기타 프로세스 조건은 특정한 저항성 물질층 특성을 달성하도록 조정될 수 있다. 예컨대, 한 조건 세트가 낮은 '형성' 전압을 초래할 수 있고 다른 조건 세트가 낮은 '읽기' 전압을 초래할 수 있다. 금속 산화물이 증착될 수 있다. 몇몇 실시예에서, 금속 산화물은 천이 금속 산화물이다. 다른 실시예에서, 저항성 물질층은 금속 산질화물이다.
제1 유전체 물질층은 금속과 산소를 함유하는 전구체를 이용한 ALD와 같은 적절한 기술에 의해 형성될 수 있다. 다른 화학적 기상 증착(CVD) 기술이 사용될 수 있다. 다른 예에서, 제1 유전체 물질층은 금속 타겟 및 PVD 챔버에 대한 산소 및 선택적으로 질소의 가스 공급을 이용한 스퍼터링 프로세스와 같은 PVD에 의해 형성될 수 있다. 또 다른 예에서, 제1 유전체 물질층은 전자빔 증착 프로세스에 의해 형성될 수 있다. 제1 유전체 물질층은 약 20 옹스트롬 내지 약 200 옹스트롬의 두께를 가질 수 있다.
작업(417)에서, 상부 전극이 제1 유전체 물질층 상에 증착된다. 상부 전극은 금속, 금속 질화물, 도핑된 폴리실리콘 또는 기타 적절한 전도성 물질일 수 있다. 예컨대, 상부 전극은 탄탈 질화물, 티타늄 질화물, 및 플라티늄일 수 있다. 상부 전극은 PVD, ALD를 비롯한 CVD, 또는 기타 적절한 기술에 의해 형성될 수 있고 약 100 옹스트롬 내지 약 2000 옹스트롬의 두께를 갖는다. 별법으로서, 상부 전극은 장치를 전기적 루트 형성을 위해 상호 연결 구조체의 다른 부분에 전기적으로 연결하도록 기타 적절한 전도성 물질을 포함한다.
도 6a 및 도 6b는 작업(415, 417) 후에 단면도 및 오버레이 다이어그램에서 부분적으로 제조된 메모리 셀을 도시한다. 도 6a는 도 5c의 절단선 A-A'에 대응하는 단면이다. 도 6b는 도 5c의 절단선 B-B'에 대응하는 단면이다. 도 6a 및 도 6b는 트랜지스터 게이트(509)와 스페이서(517) 위에 그리고 바닥 전극(511)과 스페이서(517) 위에 정합하게 증착되는 제1 유전체 물질층(601)을 도시한다. 상부 전극 물질(603)은 또한 제1 유전체 물질층(601) 위에 정합하게 증착된다.
다시 도 4를 참조하면, 작업(419)에서, 제1 유전체 물질층과 상부 전극 물질은 각각 RRAM 구조체 내로 패터닝된다. 패터닝은 포토레지스트가 증착되고, 포토레지스트를 노출시킴으로써 패턴이 형성되며, 포토레지스트를 현상하여 포토레지스트 패턴을 생성하는 포토리소그래피 작업을 포함한다. 이어서, 포토레지스트 패턴이 에칭 마스크로서 사용되어 RRAM 구조체의 원하는 부분을 보호한다. 이 작업에 사용되는 포토마스크는 전통적인 CMOS 제조 프로세스에서 사용되지 않는 유일한 것이다. 다른 작업에 사용되는 포토마스크는 전통적인 CMOS 제조 프로세스에서의 작업과 같이 미리 포함된다. 따라서, 본 개시의 임베디드(embedded) RRAM은 전통적인 CMOS 제조 프로세스에 비해 단 하나의 추가 포토마스크를 이용하여 그리고 RRAM 스택이 트랜지스터 위에 형성되는 다른 RRAM 제조 프로세스에 비해 적어도 2개 더 적은 포토마스크를 이용하여 제조될 수 있다. 시야 A-A'에서 도 7a에 도시된 바와 같이, 제1 유전체 물질(601)과 상부 전극 물질(603)은 액티브 영역으로부터 제거되고 바닥 전극(511)으로부터 부분적으로 제거된다. 시야 B-B'의 도 7b의 단면에서, 제1 유전체 물질(601)과 상부 전극 물질(603)은 제거되지 않는다. 도 7c에 도시된 바와 같이, 이에 따라 제1 유전체 물질(601)과 상부 전극 물질(603)의 스트립이 트랜지스터 게이트 구조체(509)에 평행한 다수의 바닥 전극을 가로질러 형성된다.
다시 도 4를 참조하면, 작업(421)에서, 층간 유전체(ILD)가 웨이퍼 위에 증착된다. 도 8a는 도 7c의 절단선 A-A'에 대응하는 단면이다. 도 8b는 도 7c의 절단선 B-B'에 대응하는 단면이다. 도 8a 및 도 8b는 트랜지스터와 RRAM 위에 ILD(801)를 도시하고 있다. ILD는 CVD 기술을 이용하여 증착된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄소 도핑된 실리콘 산화물 또는 질화물, 산소 도핑된 실리콘 탄화물일 수 있다.
이어서, 작업(423)에서, 메모리 셀에 비트 라인 접점과 스트레치 접점이 형성된다. 작업(425)에서, 메모리 셀 어레이에 소스 라인 접점과 워드 라인 접점이 형성된다. 몇몇 실시예에서, 작업(423)과 작업(425)은 동시에 수행된다. 도 9c는 메모리 셀에서 비트 라인 접점(901)과 스트레치 접점(903) 및 메모리 셀 어레이를 위한 워드 라인 접점(905)과 소스 라인 접점(907)의 레이아웃을 도시한다. 비트 라인 접점(901)은 트랜지스터의 소스 영역(519)과 접촉한다. 스트레치 접점은 바닥 전극(511)을 드레인 영역(515)에 전기적으로 연결시킨다. 스트레치 접점은 ILD(801)에 의해 RRAM 스택으 다른 부분으로부터 분리된다. 도 9b에서, 소스 라인 접점(907)은 상부 전극(603) 위에 도시되어 있다. 도 9c의 워드 라인 접점(905)은 도 9a 및 도 9b의 어느 쪽 단면도에도 도시되어 있지 않다. 접점은 포토레지스트에 개구를 패터닝하고, ILD(801) 내로 접촉 홀을 에칭하며, 접촉 홀을 하나 이상의 접점 물질로 충전함으로써 형성된다. 몇몇 실시예에서, 하나의 포토마스크가 작업(423, 425)을 위해 사용되어 ILD(801)에서 접점(901, 903, 905, 907)을 위한 접촉 홀 모두를 형성한다.
작업(423, 425) 후에, 금속층과 추가 상호 연결부가 메모리 셀 어레이 위에 형성된다. 예컨대, 유전체층(909)이 ILD(801) 및 접점(901, 905, 907) 위에 증착된다. 트렌치가 유전체층(909)에 형성되고 비트 라인(911), 소스 라인(913), 및 워드 라인(도시 생략)을 형성하도록 충전된다.
도 9c는 RRAM 메모리 셀 어레이의 일부를 도시하고 있다. 논의되는 바와 같이, 상부 전극(603)과 트랜지스터 게이트(509)는 서로 평행하다. 상부 전극(603)은 폭(W1)을 갖고, 트랜지스터 게이트(509)는 폭(W2)을 가지며, 바닥 전극(511)은 폭(W3)을 갖는다. 다양한 실시예에 따르면, 바닥 전극의 폭(W3)은 상부 전극 또는 저항성 물질층과 접촉하는 일 없이 바닥 전극(511)에 전기적으로 연결하도록 스트레치 접점(903)을 위한 충분한 공간을 갖기 위해 상부 전극의 폭(W1)보다 크다. 몇몇 실시예에서, 폭(W3)은 폭(W2)보다 적어도 50% 크고, 2배 또는 3배 클 수도 있다. 몇몇 실시예에서, 상부 전극의 폭(W1)은 트랜지스터 게이트의 폭(W2)과 대략 동일하다. 다양한 폭들은 실리콘 실제 상태의 사용을 최대화하도록 디자인 규칙을 만족시키면서 최소화된다. 따라서, 상부 전극과 저항성 물질층은 도 9a에 도시된 바와 같이 바닥 전극 상에 센터링될 수 없다. 몇몇 실시예에서, 트랜지스터로부터 상부 전극, 저항성 물질층, 및 바닥 전극의 원위 에지들이 정렬된다.
변형예에서, 트랜지스터는 "게이트 라스트" 프로세스를 이용하여 형성된다. "게이트 라스트" 프로세스에서, 트랜지스터 제조를 위해 일시적인 폴리실리콘 게이트가 사용되고 제거된다. 이어서, 금속 게이트가 증착된다. 바닥 전극의 게이트 물질은 교체되지 않을 수 있다. 도 10a 내지 도 10e 및 도 11a 내지 도 11e는 "게이트 라스트" 프로세스를 이용하여 트랜지스터가 형성되는 메모리 셀 및 어레이의 단면을 도시하고 있다. 도 10a 내지 도 10e 및 도 11a 내지 도 11e는 도 4의 방법(400)의 다양한 작업과 관련하여 논의되지만, 도 5a 내지 도 9c에서 참조된 "게이트 퍼스트(gate first)" 프로세스와의 차이만이 상세하게 논의된다. 도 10a 내지 도 10e는 다양한 오버레이 다이어그램으로부터 시야 A-A'에 대응하는 단면도이고 도 11a 내지 도 11e는 다양한 오버레이 다이어그램으로부터 시야 B-B'에 대응하는 단면도이다.
도 10a는 작업(401, 403, 405, 407, 409, 411 및 413) 후에 시야 A-A'로부터 "게이트 라스트" 메모리 셀(1000)을 도시하고 있다. 작업은 상이한 순서로 수행될 수 있다. 몇몇 실시예에서, ILD는 게이트 물질을 교체하는 작업(413) 전에 증착된다. 도 10a에서, 게이트 물질은 트랜지스터 게이트(1001)와 바닥 전극(1003)에서 교체되었다. 소스 영역(1005)과 드레인 영역(1007)만이 살리사이드(1011, 1009)를 각각 포함한다. 게이트 물질 위의 살리사이드는 게이트 물질이 교체될 때에 제거된다. 게이트 구조체와 바닥 전극 구조체 사이에는 ILD(1013)의 평탄화 층이 배치된다. 도 11a는 도 10a에 대응하는 시야 B-B'로부터의 "게이트 라스트" 메모리 셀(1000)을 도시하고 있다. 바닥 전극(1003)은 동일 평면상의 ILD(1013)에 의해 둘러싸인다.
다시 도 4를 참조하면, 작업(415, 417)에서, 제1 유전체 물질층과 상부 전극층이 증착된다. 도 10b 및 도 11b는 트랜지스터 게이트, 바닥 전극, 및 ILD(1013) 위에 제1 유전체 물질층(1015)과 상부 전극층(1017)을 도시하고 있다. 도 6a 및 도 6b의 제1 유전체 물질층과 상부 전극층의 정합 형태와 달리, 여기서 이들 층은 이미 평탄화된 표면 상에 증착된다. 그 결과, 증착 프로세스 윈도우는 더 크게 되는데, 그 이유는 두께 균일도가 정합하는 특징부들의 윤곽없이 쉽게 달성되기 때문이다.
작업(419)에서, 제1 유전체 물질층과 상부 전극층이 RRAM 구조체로 패터닝된다. 도 10c 및 도 11c는 작업(419) 후에 부분적으로 제조된 메모리 셀의 상이한 단면을 도시하고 있다. 도 10c는 트랜지스터 게이트와 바닥 전극 사이 및 제1 유전체 물질층(1015) 아래에 ILD 층(1013)의 존재를 제외하고 도 7a와 매우 유사하다. 도 11c는 도 11b과 단면도가 변하지 않는다.
작업(421)에서, ILD(1019)는 도 10a 및 도 11d에 도시된 바와 같이, RRAM 구조체, 제1 ILD(1013), 및 트랜지스터 게이트 구조체 위에 증착된다. ILD(1019)는 제1 ILD(1013)와 동일한 물질 또는 상이한 물질일 수 있다.
작업(423, 425)에서, ILD(1019)를 통해 트랜지스터와 RRAM 구조체에 대해 다양한 접점이 형성된다. 도 10e 및 도 11e에 도시된 바와 같이, 소스 영역(1005)에 대해 비트 라인 접점(1021)이 형성되고, 바닥 전극(1003)과 드레인 영역(1007)을 연결하도록 스트레치 접점(1023)이 형성되며, 소스 라인 접점(1025)이 상부 전극(1017)에 대해 형성된다. 추가 ILD 층(1027) 및 금속 라인(1029, 1031)이 접점 위에 제1 금속층(M1)으로서 형성된다.
한가지 양태에서, 본 개시는 RRAM 셀에 관한 것이다. RRAM 셀은 게이트, 소스, 및 드레인 영역을 갖는 트랜지스터; 드레인 영역에 인접하고 게이트와 동일 평면 상에 있는 바닥 전극; 바닥 전극 상의 저항성 물질층; 저항성 물질층 상의 상부 전극; 및 바닥 전극을 드레인 영역에 연결하는 전도성 물질을 포함한다.
다른 양태에서, 본 개시는 RRAM 셀 어레이에 관한 것이다. RRAM 셀 어레이는 RRAM 셀들이 다수의 워드 라인 세트로 분할되고 동일한 RRAM 셀들이 다시 다수의 비트 라인 세트로 분할되는 구조로 다수의 RRAM 셀들을 포함한다. 워드 라인 세트의 RRAM 셀들은 워드 라인 접점과 소스 라인 접점을 공유한다. 비트 라인 세트의 RRAM 셀은 비트 라인 접점을 공유한다. 메모리 셀 어레이의 각 메모리 셀은 워드 라인과 비트 라인을 이용하여 특유하게 어드레싱될 수 있다.
또 다른 양태에서, 본 개시는 임베디드 RRAM 셀을 구비한 논리 장치를 제조하는 방법에 관한 것이다. 방법은 반도체 기판에 얕은 트렌치 절연(STI) 영역을 형성하는 것, 게이트 유전체를 증착하는 것, 게이트 유전체 위에 게이트 물질을 증착하는 것, 게이트 유전체와 게이트 물질을 트랜지스터 게이트와 바닥 전극으로 패터닝하는 것, 트랜지스터 게이트에 인접한 반도체 기판의 영역을 주입하여 다양한 주입 영역을 형성하는 것, 제1 유전체 물질층을 증착하는 것, 제1 유전체 물질층 상에 상부 전극을 증착하는 것, 제1 유전체 물질과 상부 전극을 RRAM 구조체로 패터닝하는 것, 층간 유전체(ILD)를 증착하는 것, 및 ILD를 통해 소스 영역에 대해 비트 라인 접점을 그리고 ILD를 통해 스트레치 접점을 형성하여 바닥 전극과 드레인 영역을 연결하는 것을 포함한다. 바닥 전극의 적어도 일부가 STI 영역의 일부 위에 배치된다.
전술한 내용은 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.
100: RRAM 구조체 102: 기판
104: 바닥 전극 106: 저항성 물질층
110: 상부 전극 200: 메모리 셀
207: 게이트 209: 소스 영역
211: 드레인 영역 217: 채널 영역
219: 게이트 유전체

Claims (10)

  1. 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀에 있어서,
    게이트, 소스 영역, 및 드레인 영역을 갖는 트랜지스터;
    상기 드레인 영역에 인접하고 상기 게이트와 동일 평면 상에 있는 바닥 전극;
    상기 바닥 전극 상의 저항성 물질층;
    상기 저항성 물질층 상의 상부 전극; 및
    상기 바닥 전극을 상기 드레인 영역에 연결하는 전도성 물질을
    포함하며,
    상기 바닥 전극과 상기 게이트는 동일한 물질을 포함하고 동일한 두께를 갖는 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  2. 제1항에 있어서, 상기 전도성 물질은 상기 RRAM 셀 위의 금속층으로의 연결부가 없는 스트레치 컨택인 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  3. 제2항에 있어서, 상기 소스 영역과 제1 금속층 사이에 비트 라인 컨택을 더 포함하고, 상기 비트 라인 컨택과 상기 스트레치 컨택은 동일한 물질을 포함하고 동일한 두께를 갖는 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  4. 삭제
  5. 제1항에 있어서, 상기 바닥 전극과 상기 게이트는 폴리실리콘을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  6. 제1항에 있어서, 상기 바닥 전극과 상기 게이트는 알루미늄, 티타늄, 티타늄 질화물, 또는 탄탈 질화물을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  7. 제1항에 있어서, 상기 바닥 전극과 아래의 기판 사이에 게이트 유전체를 더 포함하는, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  8. 제1항에 있어서, 상기 저항성 물질층은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈 산화물 또는 티타늄 산화물을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM) 셀.
  9. 임베디드 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀을 구비한 논리 장치를 제조하는 방법에 있어서,
    반도체 기판 내에 얕은 트렌치 절연(STI; shallow trench isolation) 영역을 형성하는 단계;
    게이트 유전체를 성막하는 단계;
    상기 게이트 유전체 위에 게이트 물질을 성막하는 단계;
    상기 게이트 유전체와 상기 게이트 물질을 트랜지스터 게이트와 바닥 전극 - 상기 바닥 전극의 적어도 일부는 상기 STI 영역의 일부 위에 배치됨 - 내로 패터닝하는 단계;
    상기 트랜지스터 게이트에 인접하게 소스 영역과 드레인 영역을 형성하는 단계;
    제1 유전체 물질층을 성막하는 단계;
    상기 제1 유전체 물질층 상에 상부 전극 물질층을 성막하는 단계;
    상기 제1 유전체 물질과 상기 상부 전극을 RRAM 구조체 내로 패터닝하는 단계;
    층간 유전체(ILD; interlayer dielectric)를 성막하는 단계; 및
    상기 ILD를 통해 상기 소스 영역에 대한 비트 라인 컨택을 그리고 상기 바닥 전극과 상기 드레인 영역을 연결하도록 상기 ILD를 통해 스트레치 컨택을 형성하는 단계를
    포함하며,
    상기 바닥 전극과 상기 트랜지스터 게이트는 동일한 물질을 포함하고 동일한 두께를 갖는, 논리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 반도체 기판의 영역의 주입 동작 중에 상기 트랜지스터 게이트와 상기 바닥 전극의 주위에 스페이서를 성막하는 단계를 더 포함하는, 논리 장치를 제조하는 방법.
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