CN115589721A - 集成电路器件及其制造方法 - Google Patents

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Abstract

一种集成电路器件，包括：多条位线，在衬底上沿与衬底的上表面平行的第一方向延伸；多个绝缘封盖结构，分别布置在多条位线上，沿第一方向延伸，并且包括第一绝缘材料；导电插塞，位于衬底上的多条位线中的两条相邻位线之间；顶部封盖层，布置在多个绝缘封盖结构上，并且包括与第一绝缘材料不同的第二绝缘材料；以及着落焊盘，布置在导电插塞上，并布置在多个绝缘封盖结构中的对应的绝缘封盖结构的侧壁上和顶部封盖层上。

Description

集成电路器件及其制造方法
相关申请的交叉引用
本申请基于并要求于2021年7月5日向韩国知识产权局提交的韩国专利申请No.10-2021-0088103的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及集成电路器件及其制造方法，并且更具体地涉及包括位线的集成电路器件和制造集成电路器件的方法。
背景技术
随着集成电路器件的小型化，实现集成电路器件所需的单个电路图案的尺寸进一步减小。另外，随着集成电路器件变得高度集成，位线的线宽减小，并且在位线之间形成接触的操作难度增加。
发明内容
本发明构思提供了一种能够降低在位线之间形成接触的操作难度的集成电路器件。
本发明构思提供了一种制造集成电路器件的方法，该方法能够降低在位线之间形成接触的操作难度。
根据本发明构思的一个方面，提供了一种集成电路器件，包括：多条位线，在衬底上沿与衬底的上表面平行的第一方向延伸；多个绝缘封盖结构，分别布置在多条位线上，沿第一方向延伸，并且包括第一绝缘材料；导电插塞，位于衬底上的多条位线中的两条相邻位线之间；顶部封盖层，布置在多个绝缘封盖结构上，并且包括与第一绝缘材料不同的第二绝缘材料；以及着落焊盘，布置在导电插塞上，并布置在多个绝缘封盖结构中的对应的绝缘封盖结构的侧壁上和顶部封盖层上。
根据本发明构思的另一方面，提供了一种集成电路器件，包括：多条位线，在衬底上沿与衬底的上表面平行的第一方向延伸；多个绝缘封盖结构，分别布置在多条位线上，沿第一方向延伸，并且包括第一绝缘材料；多个绝缘栅栏，布置在多个绝缘封盖结构中的两个相邻绝缘封盖结构之间，并在第一方向上彼此间隔开；顶部封盖层，布置在多个绝缘封盖结构和多个绝缘栅栏上，并且包括与第一绝缘材料不同的第二绝缘材料；导电插塞，位于多条位线中的两条相邻位线之间以及多个绝缘栅栏中的两个相邻绝缘栅栏之间；以及着落焊盘，布置在导电插塞上，并覆盖顶部封盖层的上表面的至少一部分。
根据本发明构思的另一方面，提供了一种集成电路器件，包括：多条位线，在衬底上沿与衬底的上表面平行的第一方向延伸；多个绝缘封盖结构，分别布置在多条位线上，沿第一方向延伸，并且包括第一绝缘材料；多个绝缘栅栏，布置在多个绝缘封盖结构中的两个相邻绝缘封盖结构之间，并在第一方向上彼此间隔开；顶部封盖层，布置在多个绝缘封盖结构和多个绝缘栅栏上，并且包括与第一绝缘材料不同的第二绝缘材料；导电插塞，位于多条位线中的两条相邻位线之间以及多个绝缘栅栏中的两个相邻绝缘栅栏之间；着落焊盘，布置在导电插塞上，并覆盖顶部封盖层的上表面的至少一部分；以及绝缘图案，围绕着落焊盘的侧壁，其中，第二绝缘材料包括相对于第一绝缘材料具有蚀刻选择性的材料。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据示例性实施例的集成电路器件的布局图；
图2A是沿图1所示的线A1-A1'和A2-A2'截取的截面图；
图2B是沿图1所示的线B-B'截取的截面图；
图3是图2A的CX1区域的放大图；
图4是图2A的CX2区域的放大图；
图5A至图19B是依次示出了根据示例性实施例的制造集成电路器件的方法的操作的截面图；具体地，图5A、图6A、图7A、图8A、图9A、图10至图13、图14A、图15A、图16、图17A、图18A和图19A是与沿图1所示的线A1-A'和A2-A2'截取的截面相对应的截面图，并且图5B、图6B、图7B、图8B、图9B、图14B、图15B、图17B、图18B和图19B是与沿图1所示的线B-B'截取的截面相对应的截面图。
图20是示出了根据实施例的集成电路器件的布局图；
图21是图20的集成电路器件的透视图；
图22示出了沿图20所示的线X1-X1'和Y1-Y1'截取的截面图；
图23是示出了根据示例性实施例的集成电路器件的布局图；
图24是图23的集成电路器件的透视图；以及
图25是示出了根据示例性实施例的制造集成电路器件的方法的截面图。
具体实施方式
在下文中，将结合附图详细描述本发明构思的示例性实施例。
图1是示出了根据实施例的集成电路器件100的布局图。图2A示出了沿图1中所示的线A1-A1'和A2-A2'截取的截面图，并且图2B是沿图1中所示的线B-B'截取的截面图。图3是图2A的CX1区域的放大图，并且图4是图2A的CX2区域的放大图。
参照图1至图3，集成电路器件100可以包括衬底110，该衬底110包括单元阵列区MCA和外围电路区PCA。可以在衬底110中形成器件隔离沟槽112T，并且可以在器件隔离沟槽112T中形成器件隔离层112。基于器件隔离层112，可以在单元阵列区MCA中的衬底110中界定多个第一有源区AC1，并且可以在外围电路区PCA中的衬底110中界定多个第二有源区AC2。
多个第一有源区AC1中的每一个可以被布置为具有与第一水平方向X和第二水平方向Y对角的长轴。多条字线WL可以跨过多个第一有源区AC1在第一水平方向X上彼此平行地延伸。多条位线BL可以在多条字线WL上在第二水平方向Y上彼此平行地延伸。多条位线BL可以通过直接接触部DC分别连接到多个第一有源区AC1。
可以在多条位线BL中的两条相邻位线BL之间形成多个掩埋接触部BC。多个掩埋接触部BC可以沿第一水平方向X和第二水平方向Y线性地布置。多个着落焊盘LP可以形成在多个掩埋接触部BC上。多个掩埋接触部BC和多个着落焊盘LP可以将形成在多条位线BL上的电容器的下电极(未示出)连接到多个第一有源区AC1。多个着落焊盘LP可以分别与多个掩埋接触部BC部分重叠。
衬底110可以包括硅，并且例如可以包括单晶硅、多晶硅或非晶硅。在一些其他实施例中，衬底110可以包括选自锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种。在一些实施例中，衬底110可以包括导电区，例如，杂质掺杂阱或杂质掺杂结构。器件隔离层112可以包括氧化物膜、氮化物膜或其组合。
在单元阵列区MCA中，可以在衬底110中形成沿第一水平方向X延伸的多个字线沟槽120T，并且可以在多个字线沟槽120T中布置多个掩埋栅极结构120。多个掩埋栅极结构120中的每一个可以包括栅极介电层122、掩埋栅电极124和封盖绝缘层126。包括在多个掩埋栅极结构120中的掩埋栅电极124可以对应于图1所示的多条字线WL。栅极介电层122可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、氧化/氮化/氧化(ONO)膜或介电常数比氧化硅膜的介电常数更高的高k介电膜。掩埋栅电极124可以包括共形地布置在多个字线沟槽120T中的每一个的下内壁上的功函数调整层124A，以及填充多个字线沟槽120T中的每一个的下内壁的掩埋导电层124B。例如，功函数调整层124A可以包括金属、金属氮化物或金属碳化物，例如，钛(Ti)、氮化钛(TiN)、氮化钛铝(TiAlN)、碳化钛铝(TiAlC)、钛铝碳氮化物(TiAlCN)、钛硅碳氮化物(TiSiCN)、钽(Ta)、氮化钽(TaN)、氮化钽铝(TaAlN)、碳氮化铝钽(TaAlCN)和碳氮化硅钽(TaSiCN)，并且掩埋导电层124B可以包括钨(W)、氮化钨(WN)、TiN、TaN和掺杂多晶硅中的至少一种。封盖绝缘层126可以包括氧化硅、氮化硅、氮氧化硅或其组合。
缓冲层114可以形成在单元阵列区MCA中的衬底110上。缓冲层114可以包括第一绝缘层114A和第二绝缘层114B。第一绝缘层114A和第二绝缘层114B中的每一个可以包括氧化膜、氮化膜或其组合。
多个直接接触部DC可以形成在衬底110上的多个直接接触孔DCH中。多个直接接触部DC可以分别连接到多个第一有源区AC1。多个直接接触部DC均可以包括掺杂多晶硅。例如，多个直接接触部DC均可以包括含有相对高浓度的n型杂质的多晶硅，例如，磷(P)、砷(As)、铋(Bi)和锑(Sb)。
多条位线BL可以在衬底110和多个直接接触部DC上沿第二水平方向Y延伸。多条位线BL可以通过对应的直接接触部DC分别连接到多个第一有源区AC1。多条位线BL中的每一条可以包括依次堆叠在衬底110上的下导电图案132A、中间导电图案134A和上导电图案136A。下导电图案132A可以包括掺杂多晶硅。中间导电图案134A和上导电图案136A均可以包括TiN、TiSiN、W、硅化钨或其组合。在示例性实施例中，中间导电图案134A可以包括TiN、TiSiN或其组合，并且上导电图案136A可以包括W。
多条位线BL可以分别被多个绝缘封盖结构140覆盖。多个绝缘封盖结构140中的每一个可以包括下封盖图案142A、绝缘层图案144A和上封盖图案146A。下封盖图案142A、绝缘层图案144A和上封盖图案146A均可以包括氮化硅膜。多个绝缘封盖结构140可以分别在多条位线BL上沿第二水平方向Y延伸。
间隔结构150可以布置在多条位线BL中的每一条的两个侧壁上。间隔结构150可以在多条位线BL中的每一条的两个侧壁上沿第二水平方向Y延伸，并且间隔结构150的一部分可以延伸到直接接触孔DCH的内部，并且可以覆盖直接接触部DC的两个侧壁。
在示例性实施例中，间隔结构150可以包括第一间隔层152、第二间隔层154和第三间隔层156。第一间隔层152可以共形地布置在多条位线BL中的每一条的侧壁、绝缘封盖结构140的侧壁、以及直接接触孔DCH的内壁上。第二间隔层154和第三间隔层156可以依次布置在第一间隔层152上。在一些实施例中，第一间隔层152和第三间隔层156可以包括氮化硅，并且第二间隔层154可以包括氧化硅。在一些实施例中，第一间隔层152和第三间隔层156可以包括氮化硅，并且第二间隔层154可以包括空气或低k介电材料。如本文中使用的，术语“空气”可以指的是包括大气或在制造操作期间可能存在的任何其他气体的空间。
掩埋绝缘层158可以围绕在第一间隔层152上的直接接触部DC的下侧壁，并且可以填充直接接触孔DCH的剩余空间。掩埋绝缘层158可以包括氮化硅、氧氮化硅、氧化硅或其组合。
直接接触部DC可以形成在衬底110中形成的直接接触孔DCH中，并且可以延伸到比衬底110的上表面高的高度上。例如，直接接触部DC的上表面可以与下导电图案132A的上表面位于相同高度，并且直接接触部DC的上表面可以接触中间导电图案134A的底表面。此外，直接接触部DC的底表面可以位于比衬底110的上表面低的高度处。
多个绝缘栅栏162和多个导电插塞166可以在多条位线BL中的每一条之间沿第二水平方向Y布置成一行。多个绝缘栅栏162可以分别布置在多个字线沟槽120T上布置的封盖绝缘层126上，并且可以具有布置在与绝缘封盖结构140的上表面相同高度处的上表面。多个导电插塞166可以从形成在衬底110中的凹陷空间RS沿竖直方向(Z方向)延伸较长。在第二水平方向Y上，多个导电插塞166中的每一个的两个侧壁可以通过多个绝缘栅栏162彼此绝缘。多个绝缘栅栏162均可以包括氮化硅膜。多个导电插塞166可以构成图1所示的多个掩埋接触部BC。
顶部封盖层164A可以布置在多个绝缘封盖结构140、多个间隔结构150和多个绝缘栅栏162上。例如，顶部封盖层164A可以布置在上封盖图案146A的整个上表面和绝缘栅栏162的整个上表面上。顶部封盖层164A可以在垂直于衬底110的上表面的方向上具有第一厚度t11。第一厚度t11可以是但不限于约5nm至约100nm。顶部封盖层164A可以包括弯曲侧壁164AS，并且在平面图中，弯曲侧壁164AS可以具有部分围绕导电插塞166的侧壁的形状。例如，绝缘封盖结构140、间隔结构150、绝缘栅栏162和顶部封盖层164A可以用作蚀刻掩模，用于蚀刻其中将形成导电插塞166的接触部162S。
在示例性实施例中，顶部封盖层164A可以包括相对于形成绝缘封盖结构140的材料具有蚀刻选择性的材料。例如，顶部封盖层164A可以包括相对于上封盖图案146A中包括的材料具有蚀刻选择性的材料。在一些实施例中，上封盖图案146A可以包括第一绝缘材料，并且第一绝缘材料可以包括氮化硅。顶部封盖层164A可以包括第二绝缘材料，并且第二绝缘材料可以包括金属氧化物，例如，氧化钛。
在一些实施例中，顶部封盖层164A可以包括相对于形成间隔结构150和/或绝缘栅栏162的材料具有蚀刻选择性的材料。例如，顶部封盖层164A可以包括相对于第三间隔层156和/或绝缘栅栏162中包括的材料具有蚀刻选择性的材料。在一些实施例中，第三间隔层156可以包括第一绝缘材料，例如，氮化硅，并且顶部封盖层164A可以包括例如第二绝缘材料，例如，氧化钛。
多个金属硅化物层168A和多个着落焊盘LP可以形成在多个导电插塞166上。多个金属硅化物层168A和多个着落焊盘LP可以被布置为分别与多个导电插塞166竖直重叠。多个金属硅化物层168A均可以包括硅化钴、硅化镍或硅化锰。多个着落焊盘LP中的每一个可以通过金属硅化物层168A连接到导电插塞166。
多个着落焊盘LP可以覆盖顶部封盖层164A的上表面的至少一部分和绝缘封盖结构140的侧壁，以与多条位线BL中的一些竖直重叠。例如，多个着落焊盘LP可以被布置为与顶部封盖层164A竖直重叠，并且可以覆盖顶部封盖层164A的弯曲侧壁164AS。
多个着落焊盘LP中的每一个可以包括导电阻挡层172A和着落焊盘导电层174A。导电阻挡层172A可以包括Ti、TiN或其组合。着落焊盘导电层174A可以包括金属、金属氮化物、导电多晶硅或其组合。例如，着落焊盘导电层174A可以包括W。当在平面图中观察时，多个着落焊盘LP可以具有多个岛型图案形状。
多个着落焊盘LP可以通过设置在多个着落焊盘LP周围的绝缘空间180S中的绝缘图案180彼此电绝缘。绝缘图案180可以填充布置在位线BL和导电插塞166之间的绝缘空间180S，并且可以覆盖绝缘封盖结构140的两个侧壁。
在一些实施例中，绝缘图案180可以包括氮化硅、氮氧化硅、氧化硅或其组合。在一些实施例中，绝缘图案180可以形成为具有第一材料层(未示出)和第二材料层(未示出)的双层结构，其中，第一材料层可以包括低k材料，例如，SiO2、SiOCH和SiOC，并且第二材料层可以包括氮化硅或氮氧化硅。
外围电路栅极结构PGT可以形成在外围电路区PCA中的第二有源区AC2上。外围电路栅极结构PGT可以包括依次堆叠在第二有源区AC2上的栅极介电层116、外围电路栅电极PG和栅极封盖图案142B。
栅极介电层116可以包括选自氧化硅膜、氮化硅膜、氮氧化硅膜、ONO膜和介电常数比氧化硅膜的介电常数高的高k介电膜中的至少一种。外围电路栅电极PG可以包括下导电图案132B、中间导电图案134B和上导电图案136B。下导电图案132B、中间导电图案134B和上导电图案136B中的每一个的材料可以与包括在单元阵列区MCA中的位线BL中的下导电图案132A、中间导电图案134A和上导电图案136A的材料相同。栅极封盖图案142B可以包括氮化硅膜。
外围电路栅极结构PGT的两个侧壁都可以覆盖有绝缘间隔物PGS。绝缘间隔物PGS可以包括氧化膜、氮化膜或其组合。外围电路栅极结构PGT和绝缘间隔物PGS可以覆盖有保护层144B。保护层144B可以包括氮化硅膜。可以在保护层144B上围绕外围电路栅极结构PGT形成层间绝缘层149。层间绝缘层149可以包括Tonen Si laZene(TOSZ)，但不限于此。外围电路栅极结构PGT、保护层144B和层间绝缘层149可以被上绝缘封盖层146B覆盖。上绝缘封盖层146B可以包括氮化硅膜。
顶部保护层164B可以设置在上绝缘封盖层146B上。顶部保护层164B可以具有平坦的上表面以完全覆盖外围电路栅极结构PGT，并且可以沿第一水平方向X和第二水平方向Y延伸。
顶部保护层164B可以包括相对于形成上绝缘封盖层146B的材料具有蚀刻选择性的材料。例如，顶部保护层164B可以具有相对于上封盖图案146A中包括的材料具有蚀刻选择性的材料。在一些实施例中，上绝缘封盖层146B可以包括第一绝缘材料，并且第一绝缘材料可以包括氮化硅。顶部保护层164B可以包括第二绝缘材料，并且第二绝缘材料可以包括金属氧化物，例如，氧化钛。
在示例性实施例中，可以在单元阵列区MCA中形成顶部封盖层164A的操作中同时形成顶部保护层164B，而且可以在单元阵列区MCA中形成上封盖图案146A的操作中同时形成上绝缘封盖层146B。然而，本发明构思不限于此。例如，顶部保护层164B可以在垂直于衬底110的上表面的方向上具有第二厚度t12。第二厚度t12可以是但不限于约5nm至约10nm。
竖直穿过顶部保护层164B、上绝缘封盖层146B、层间绝缘层149和保护层144B并延伸到衬底110的第二有源区AC2的接触插塞CP可以形成在外围电路区PCA上。接触插塞CP可以包括导电阻挡层172B和着落焊盘导电层174B，类似于形成在单元阵列区MCA中的多个着落焊盘LP。金属硅化物层168B可以布置在第二有源区AC2和接触插塞CP之间。金属硅化物层168B可以包括钴硅化物、镍硅化物或锰硅化物。
通常，通过去除两个绝缘封盖结构之间和两个绝缘栅栏之间的衬底的上侧来形成凹陷空间，并形成填充凹陷空间的导电插塞。然而，随着集成电路器件的集成度提高，凹陷空间的宽度减小，并且绝缘封盖结构的高度增加，从而显著地增加了蚀刻操作的难度，并使得蚀刻操作的精确调整变得困难。
然而，在示例性实施例中，包括第二绝缘材料的顶部封盖层164A可以布置在均包括第一绝缘材料的绝缘封盖结构150和绝缘栅栏162上，并且顶部封盖层164A可以包括相对于绝缘封盖结构150和绝缘栅栏162具有蚀刻选择性的金属氧化物。由于在蚀刻操作中顶部封盖层164A被相对较少地蚀刻，包括绝缘封盖结构150和绝缘栅栏162的堆叠结构的竖直高度可以降低，并且凹陷空间的纵横比可以增加，从而执行蚀刻操作的精确调整。
图5A至图19B是依次示出了根据示例性实施例的制造集成电路器件的方法的操作的截面图。具体地，图5A、图6A、图7A、图8A、图9A、图10至图13、图14A、图15A、图16、图17A、图18A和图19A是与沿图1中所示的线A1-A1'和A2-A2'截取的截面相对应的截面图，并且图5B、图6B、图7B、图8B、图9B、图14B、图15B、图17B、图18B和图19B是与沿图1所示的线B-B'截取的截面相对应的截面图。下面将参照图5A至图19B描述制造图1至图4所示的集成电路器件100的方法。
参照图5A和图5B，通过在包括单元阵列区MCA和外围电路区PCA的衬底110中形成多个器件隔离沟槽112T和多个器件隔离层112，可以在衬底110的单元阵列区MCA中界定多个第一有源区AC1，并且可以在外围电路区PCA中界定第二有源区AC2。
彼此平行延伸的多个字线沟槽120T可以形成在单元阵列区MCA中的衬底110中。在清除形成多个字线沟槽120T的所得材料之后，在多个字线沟槽120T中，可以依次形成多个栅极介电层122、多个栅电极124和多个封盖绝缘层126。通过将杂质离子注入多个第一有源区AC1中的多个栅电极124的两侧部分，可以在多个第一有源区AC1上分别形成多个源/漏区(未示出)。
多个栅电极124均可以包括布置在多个字线沟槽120T中的每一个的内壁上的功函数调整层124A和掩埋导电层124B。例如，通过在多个字线沟槽120T中的每一个的内壁上依次形成功函数调整层124A和掩埋导电层124B，以及通过回蚀操作去除布置在字线沟槽120T中的每一个的内壁上的功函数调整层124A和掩埋导电层124B的一部分，可以形成多个栅电极124。
参照图6A和图6B，包括第一绝缘层114A和第二绝缘层114B的缓冲层114可以形成在单元阵列区MCA中的衬底110上，并且栅极介电层116可以形成在外围电路区PCA中的衬底110上。
随后，可以在单元阵列区MCA的缓冲层114和外围电路区PCA的栅极介电层116上形成下导电层132。在示例性实施例中，下导电层132可以包括硅(Si)、Ge、W、WN、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、Ti、TiN、Ta、TaN、铜(Cu)或其组合。例如，下导电层132可以包括多晶硅。
参照图7A和图7B，可以在下导电层132上形成第一掩模图案(未示出)，可以在单元阵列区MCA中蚀刻通过第一掩模图案的开口(未示出)暴露的下导电层132，随后，可以通过蚀刻均由蚀刻暴露的衬底110的一部分和器件隔离层112的一部分来形成暴露衬底110的第一有源区AC1的直接接触孔DCH。
随后，可以去除第一掩模图案，并且可以在直接接触孔DCH中形成直接接触部DC。在形成直接接触部DC的操作中，可以在直接接触孔DCH内部和下导电层132上形成具有足以填充直接接触孔DCH的厚度的导电层，并且该导电层可以被回蚀以仅保留在直接接触孔DCH中。导电层可以包括多晶硅。
然后，在单元阵列区MCA和外围电路区PCA中，可以在下导电层132和直接接触部DC上依次形成中间导电层134、上导电层136和下封盖层142。中间导电层134和上导电层136中的每一个可以包括TiN、TiSiN、W、硅化钨或其组合。下封盖层142可以包括氮化硅膜。
参照示出了在掩模图案(未示出)覆盖单元阵列区MCA的状态下的外围电路区PCA的图8A和图8B，栅极介电层116、下导电层132、中间导电层134、上导电层136和下封盖层142被图案化，以在栅极介电层116上形成包括下导电图案132B、中间导电图案134B和上导电图案136B的外围电路栅电极PG，以及形成覆盖外围电路栅电极PG的栅极封盖图案142B。随后，可以在外围电路栅极结构PGT的两个侧壁上形成绝缘间隔物PGS，外围电路栅极结构PGT形成在栅极介电层116、外围电路栅电极PG和栅极封盖图案142B的堆叠结构中，并且可以在外围电路栅极结构PGT的两侧执行用于在第二有源区AC2中形成源/漏区的离子注入操作。
随后，通过去除已经覆盖单元阵列区MCA的掩模图案，可以在单元阵列区MCA中暴露下封盖层142，可以形成覆盖单元阵列区MCA中的下封盖层142并覆盖外围电路区PCA中的外围电路栅极结构PGT和绝缘间隔物PGS的绝缘层144。随后，可以在外围电路区PCA中形成填充到外围电路栅极结构PGT周围的空间中的层间绝缘层149。
参照图9A和图9B，形成覆盖外围电路区PCA中的绝缘层144和层间绝缘层149并覆盖单元阵列区MCA中的绝缘层144的上绝缘封盖层146。
随后，在外围电路区PCA中形成掩模图案(未示出)，并且通过图案化单元阵列区MCA中的上绝缘封盖层146、绝缘层144和下封盖层142来形成依次堆叠在上导电层136上的下封盖图案142A、绝缘层图案144A和上封盖图案146A。这里，下封盖图案142A、绝缘层图案144A和上封盖图案146A可以被称为绝缘封盖结构140。
参照图10，通过使用下封盖图案142A、绝缘层图案144A和上封盖图案146A作为蚀刻掩模来蚀刻单元阵列区MCA中的上导电层136、中间导电层134和下导电层132，形成包括下导电图案132A、中间导电图案134A和上导电图案136A的多条位线BL。
在形成多条位线BL的操作中，可以去除直接接触部DC的侧壁的一部分，并且可以暴露直接接触孔DCH的一部分。
参照图11，第一间隔层152可以形成在多条位线BL中的每一条的侧壁和直接接触部DC的侧壁上。随后，可以在多条位线BL的侧壁和直接接触部DC的侧壁上形成厚度足以填充直接接触孔DCH内部的绝缘层(未示出)，并且然后，可以对绝缘层执行各向异性蚀刻以留下填充直接接触孔DCH内部的掩埋绝缘层158。
参照图12，可以在多条位线BL的侧壁上形成覆盖第一间隔层152的第二间隔层154。通过使用第二间隔层154作为蚀刻掩模，可以去除布置在多条位线BL之间的缓冲层114的一部分，并且可以暴露衬底110的上表面。此时，也可以去除掩埋绝缘层158的一部分。
随后，可以在多条位线BL的侧壁和衬底110的上表面上形成第三间隔层156。
参照图13，多个绝缘栅栏162可以形成在单元阵列区MCA中的多条位线BL中的两条相邻位线BL之间。例如，多个绝缘栅栏162可以形成为分别与多个字线沟槽120T竖直重叠，并且多个绝缘栅栏162的上表面可以布置在与第三间隔层156的上表面相同的高度处。
多个绝缘栅栏162可以被布置为在第二水平方向Y上彼此间隔开，并且因此，在多个绝缘栅栏162中的两个相邻绝缘栅栏162之间以及两条位线BL之间可以界定接触空间162S。
此后，通过使用绝缘材料填充绝缘栅栏162之间的接触空间162S并平坦化绝缘材料的上部，可以在接触空间162S中形成掩埋层190。例如，掩埋层190可以通过使用氧化硅形成。
参照图14A和图14B，可以通过从单元阵列区MCA去除绝缘封盖结构140、第三间隔层156和绝缘栅栏162中的每一个的上部，以及从外围电路区PCA去除上绝缘封盖层146的一部分来形成顶部开口部分164H。去除操作可以是使用蚀刻选择性的蚀刻操作。例如，去除操作可以是使用蚀刻气氛的操作，其中，以相对高的速率去除绝缘封盖结构140、第三间隔层156、绝缘栅栏162和上绝缘封盖层146，而掩埋层190几乎没有被去除。在一些示例性实施例中，去除操作可以是使用磷酸的湿蚀刻操作，但不限于此。
在图14B中，为了便于描述，在执行蚀刻操作之前，上绝缘封盖层146的上表面146I以虚线示出。例如，因为上绝缘封盖层146在外围电路区PCA中具有平坦的上表面高度，所以即使在蚀刻操作之后，上绝缘封盖层146也可以形成为具有平坦的上表面高度。另外，从单元阵列区MCA去除的绝缘封盖结构140、第三间隔层156和绝缘栅栏162的厚度可以与从外围电路区PCA去除的上绝缘封盖层146的厚度相同。
参照图15A和图15B，填充顶部开口部分164H的顶部封盖层164A可以形成在单元阵列区MCA中的绝缘封盖结构140、第三间隔层156和绝缘栅栏162上，并且填充顶部开口部分164H的顶部保护层164B可以形成在外围电路区PCA中的上绝缘封盖层146上。
可以通过使用相对于绝缘封盖结构140、第三间隔层156、绝缘栅栏162和上绝缘封盖层146具有蚀刻选择性的材料形成顶部封盖层164A和顶部保护层164B。例如，可以通过使用氧化钛形成顶部封盖层164A和顶部保护层164B。然而，本发明构思不限于此。
在示例性实施例中，在平面图中，掩埋层190可以具有岛形状，并且顶部封盖层164A可以具有围绕具有岛形状的掩埋层190的网格或网络形状。
参照图16，可以去除掩埋层190以再次暴露多个接触空间162S，并且去除布置在多个接触空间162S底部的缓冲层114和衬底110的一部分以形成多个凹陷空间RS，凹陷空间RS暴露多条位线BL中的两条相邻位线BL之间的衬底110的第一有源区AC1。
在用于形成凹陷空间RS的蚀刻操作中，可以去除相对少量的顶部封盖层164A，并且也可以相对少量地蚀刻布置在顶部封盖层164A下方的间隔结构150。由于顶部封盖层164A的上侧在蚀刻操作中被去除，顶部封盖层164A可以具有弯曲的侧壁164AS。因为顶部封盖层164A的弯曲侧壁164AS是通过在形成凹陷空间RS的蚀刻操作中去除顶部封盖层164A的侧部产生的，所以弯曲侧壁164AS可以具有围绕凹陷空间RS的形状。
参照图17A和图17B，分别填入多个凹陷空间RS且均填入多条位线BL中的两条相邻位线BL之间的接触空间162S的一部分的多个导电插塞166可以分别形成在单元阵列区MCA中的多条位线BL之间。
随后，在外围电路区PCA中，通过蚀刻上绝缘封盖层146B、层间绝缘层149和保护层144B，形成暴露衬底110的第二有源区AC2的多个接触孔CPH。
然后，可以在通过单元阵列区MCA中的多个接触空间162S暴露的导电插塞166上形成金属硅化物层168A，并且可以在通过外围电路区PCA中的多个接触孔CPH暴露的第二有源区AC2的表面上形成金属硅化物层168B。金属硅化物层168A和168B可以同时形成，或者可以通过单独的操作形成。
参照图18A和图18B，均覆盖暴露表面的导电阻挡层172和导电层174可以形成在单元阵列区MCA和外围电路区PCA中的衬底110上。
参照图19A和图19B，通过在单元阵列区MCA和外围电路区PCA中图案化导电阻挡层172和导电层174，包括导电阻挡层172A和着落焊盘导电层174A的多个着落焊盘LP可以形成在单元阵列区MCA中，并且包括导电阻挡层172B和着落焊盘导电层174B的多个接触插塞CP可以形成在外围电路区PCA中。如图1所示的平面图所示，多个着落焊盘LP可以具有与多个岛图案相对应的形状。多个着落焊盘LP可以形成为与金属硅化物层168A上方的多条位线BL中的一些位线竖直重叠。
由于多个着落焊盘LP形成为岛图案形状，因此可以形成围绕多个着落焊盘LP的绝缘空间180S，并且此时，上封盖图案146A和顶部封盖层164A可以在绝缘空间180S的内壁处暴露。
随后，可以通过使用绝缘材料在单元阵列区MCA中的绝缘空间180S的内壁上形成绝缘图案180。绝缘图案180可以通过旋涂操作、化学气相沉积(CVD)操作、可流动的CVD操作等形成。
随后，可以在单元阵列区MCA中的多个着落焊盘LP上形成电容器下电极(未示出)。
集成电路器件100可以通过上述制造方法完全形成。
根据上述制造方法，因为顶部封盖层164A包括在形成凹陷空间RS的操作中相对少量地去除的材料，所以包括绝缘封盖结构140和顶部封盖层164A的堆叠结构的高度可以相对较小。因此，可以减小接触空间162S的纵横比，并且可以精确地调整用于形成凹陷空间RS的蚀刻操作。
图20是示出了根据示例性实施例的集成电路器件200的布局图，图21是集成电路器件200的透视图，并且图22示出了沿图20所示的线X1-X1'和Y1-Y1'的截面图。
参照图20至图22，集成电路器件200可以包括衬底210、多条第一导线220、沟道层230、栅电极240、栅极绝缘层250和电容器结构280。集成电路器件200可以是包括竖直沟道晶体管(VCT)的存储器件。VCT可以指沟道层230的沟道长度从衬底210沿竖直方向Z延伸的结构。
下绝缘层212可以布置在衬底210上，并且位于下绝缘层212上，多条第一导线220可以在第一方向(X方向)上彼此分离，并沿第二方向(Y方向)延伸。多个第一绝缘图案222可以布置在下绝缘层212上，以填充多条第一导线220之间的空间。多个第一绝缘图案222可以沿第二方向(Y方向)延伸，并且多个第一绝缘图案222的上表面可以与多条第一导线220的上表面位于相同高度。多条第一导线220可以用作集成电路器件200的位线。
在示例性实施例中，多条第一导线220可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导线220可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、铂(Pt)、Ni、Co、TiN、TaN、WN、氮化铌(NbN)、铝化钛(TiAl)、TiAlN、硅化钛(TiSi)、氮化硅钛(TiSiN)、硅化钽(TaSi)、氮化硅钽(TaSiN)、芦丁氮化钛(RuTiN)、硅化镍(NiSi)、硅化钴(CoSi)、IrOx、RuOx或其组合，但不限于此。多条第一导线220可以包括上述材料的单层或多层。在示例性实施例中，多条第一导线220可以包括二维(2D)半导体材料，并且例如，2D半导体材料可以包括石墨烯或碳纳米管或其组合。
多个沟道层230可以在多条第一导线220上以沿第一方向X和第二方向Y彼此间隔开的岛形状布置。多个沟道层230中的每一个都可以在第一水平方向X上具有第一宽度，并且在竖直方向Z上具有第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的大约2至大约10倍，但不限于此。沟道层230的底部可以用作第一源/漏区(未示出)，沟道层230的上部可以用作第二源/漏区(未示出)，并且第一和第二源/漏区之间的沟道层230的一部分可以用作沟道区(未示出)。沟道层230可以通过使用顶部封盖层M24(参照图25)和下掩模层M22(参照图25)作为蚀刻掩模的图案化操作来形成。例如，沟道层230可以具有相对较大的纵横比。例如，可以通过使用顶部封盖层M24和下掩模层M22作为蚀刻掩模的图案化操作来精确地调整沟道层230的图案化操作。
在示例性实施例中，沟道层230可以包括氧化物半导体，并且例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层230可以包括单层或多层氧化物半导体。在一些示例性实施例中，沟道层230的带隙能量可以大于硅的带隙能量。例如，沟道层230可以具有约1.5eV至约5.6eV的带隙能量。例如，当沟道层230具有约2.0eV至约4.0eV的带隙能量时，沟道层230可以具有最佳沟道性能。例如，沟道层230可以是多晶的或非晶的，但不限于此。在示例性实施例中，沟道层230可以包括二维半导体材料，并且例如，二维半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极240可以在沟道层230的两个侧壁上沿第一方向(X方向)延伸。栅电极240可以包括面向沟道层230的第一侧壁的第一子栅电极240P1和面向与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240P2。由于在第一子栅电极240P1和第二子栅电极240P2之间布置了一个沟道层230，因此集成电路器件200可以具有双栅极晶体管结构。然而，本发明构思不限于此，并且可以通过省略第二子栅电极240P2而仅形成面向沟道层230的第一侧壁的第一子栅电极240P1来实现单栅极晶体管结构。
栅电极240可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极240可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以布置在沟道层230和栅电极240之间。例如，如图20所示，沟道层230的所有侧壁都可以被栅极绝缘层250围绕，并且栅电极240的侧壁的一部分可以接触栅极绝缘层250。在其他实施例中，栅极绝缘层250可以沿栅电极240延伸的方向(即，第一方向(X方向))延伸，并且在沟道层230的侧壁中，仅面向栅电极240的两个侧壁可以接触栅极绝缘层250。
在示例性实施例中，栅极绝缘层250可以包括氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数更高的介电常数的高k介电膜或其组合。高k介电膜可以包括金属氧化物或金属氧氮化物。例如，可以用作栅极绝缘层250的高k介电膜可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合，但不限于此。
在多个第一绝缘图案222上，多个第二绝缘图案232可以沿第二方向(Y方向)延伸，并且沟道层230可以位于多个第二绝缘图案232中的彼此相邻的两个第二绝缘图案232之间。另外，第一掩埋层234和第二掩埋层236可以布置在两个相邻的沟道层230之间、两个相邻的第二绝缘图案232之间的空间中。第一掩埋层234可以布置在两个相邻的沟道层230之间的空间的底部，并且可以形成第二掩埋层236以填充第一掩埋层234上的两个相邻的沟道层230之间的剩余空间。第二掩埋层236的上表面可以布置在与沟道层230的上表面相同的高度处，并且第二掩埋层236可以覆盖栅电极240的上表面。相反，多个第二绝缘图案232可以形成为与多个第一绝缘图案222连续的材料层，或者第二掩埋层236可以形成为与第一掩埋层234连续的材料层。
电容器接触部260可以布置在沟道层230上。电容器接触部260可以与沟道层230竖直重叠，并且可以以矩阵的形式布置，其中，电容器接触部260在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。电容器接触部260可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。上绝缘层262可以围绕多个第二绝缘图案232和多个第二掩埋层236上的电容器接触部260的侧壁。
蚀刻停止层270可以布置在上绝缘层262上，并且电容器结构280可以布置在蚀刻停止层270上。电容器结构280可以包括下电极282、电容器介电层284和上电极286。
下电极282可以贯穿蚀刻停止层270，并且电连接到电容器接触部260的上表面。下电极282可以形成为沿第三方向Z延伸的柱型，但不限于此。在示例性实施例中，下电极282可以与电容器接触部260竖直重叠，并且可以以矩阵的形式布置，其中，下电极282在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。相反，可以在电容器接触部260和下电极282之间进一步布置着落焊盘(未示出)，使得下电极282被布置成六边形。
图23是根据示例性实施例的集成电路器件200A的布局图，并且图24是集成电路器件200A的透视图。
参照图23和图24，集成电路器件200A可以包括衬底210A、多条第一导线220A、沟道结构230A、接触栅电极240A、多条第二导线242A和电容器结构280。集成电路器件200A可以是包括VCT的存储器件。
第一器件隔离层212A和第二器件隔离层214A可以在衬底210A上界定多个有源区AC。沟道结构230A可以布置在多个有源区AC中的每一个中，并且沟道结构230A可以包括均沿竖直方向Z延伸的第一有源柱230A1和第二有源柱230A2，以及连接到第一有源柱230A1的底部和第二有源柱230A2的底部的连接单元230L。第一源/漏区SD1可以布置在连接单元230L中，并且第二源/漏区SD2可以布置在第一有源柱230A1和第二有源柱230A2上。第一有源柱230A1和第二有源柱230A2中的每一个可以形成独立的单位存储单元。
沟道结构230A可以通过使用顶部封盖层M24(参照图25)和下掩模层M22(参照图25)作为蚀刻掩模的图案化操作来形成。例如，沟道结构230A可以具有相对较大的纵横比。例如，可以通过使用顶部封盖层M24和下掩模层M22作为蚀刻掩模的图案化操作来精确地调整沟道结构230A的图案化操作。
多条第一导线220A可以沿与多个有源区AC中的每一个交叉的方向延伸，并且可以例如沿第二方向(Y方向)延伸。在多条第一导线220A中，一条第一导线220A可以布置在第一有源柱230A1和第二有源柱230A2之间的连接单元230L上，并且一条第一导线220A可以布置在第一源/漏区SD1上。与一条第一导线220A相邻的另一条第一导线220A可以布置在两个沟道结构230A之间。在多条第一导线220A中，一条第一导线220A可以用作包括在两个单位存储单元中的公共位线，该两个单位存储单元由在一条第一导线220A的两侧处的第一有源柱230A1和第二有源柱230A2构成。
一个接触栅电极240A可以设置在沿第二方向(Y方向)彼此相邻的两个沟道结构230A之间。例如，接触栅电极240A可以布置在包括在一个沟道结构230A中的第一有源柱230A1和与第一有源柱230A1相邻的沟道结构230A的第二有源柱230A2之间，并且一个接触栅电极240A可以由布置在其两个侧壁上的第一有源柱230A1和第二有源柱230A2共享。栅极绝缘层250A可以布置在接触栅电极240A和第一有源柱230A1之间以及接触栅电极240A和第二有源柱230A2之间。多条第二导线242A可以在接触栅电极240A的上表面上沿第一方向(X方向)延伸。多条第二导线242A可以用作集成电路器件200A的字线。
电容器接触部260A可以布置在沟道结构230A上。电容器接触部260A可以布置在第二源/漏区SD2上，并且电容器结构280可以布置在电容器接触部260A上。
图25是示出了根据示例性实施例的制造集成电路器件200的方法的截面图。
参照图25，下绝缘层212可以形成在衬底210上，并且多条第一导线220和填充多条第一导线220之间的空间的多个第一绝缘图案222可以形成在下绝缘层212上。
沟道材料层230P可以形成在多个第一绝缘图案222和多条第一导线220上。下掩模层M22和顶部封盖层M24可以形成在沟道材料层230P上。下掩模层M22可以通过使用第一绝缘材料(例如，氮化硅)形成，并且顶部封盖层M24可以通过使用与第一绝缘材料不同的第二绝缘材料(例如，氧化钛)形成。在平面图中，下掩模层M22和顶部封盖层M24可以形成为岛形状。
随后，可以通过使用顶部封盖层M24和下掩模层M22来图案化沟道材料层230P，从而形成沟道层230(参照图21)。沟道层230可以在第一水平方向X上具有第一宽度，并且在竖直方向Z上具有第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的大约2至大约10倍，但不限于此。例如，沟道层230可以具有相对较大的纵横比。例如，可以通过使用顶部封盖层M24和下掩模层M22作为蚀刻掩模的图案化操作来精确地调整沟道层230的图案化操作。
返回参照图22，栅极绝缘层250和栅电极240可以形成在沟道层230的侧壁上，并且可以形成均填充栅电极240之间的空间的第一掩埋层234和第二掩埋层236。随后，可以在沟道层230以及第一掩埋层234和第二掩埋层236上形成电容器接触部260和上绝缘层262。
集成电路器件200可以通过上述制造方法完全形成。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种改变和修改。

Claims (20)

1.一种集成电路器件，包括：
多条位线，在衬底上沿与所述衬底的上表面平行的第一方向延伸；
多个绝缘封盖结构，分别布置在所述多条位线上，沿所述第一方向延伸，并且包括第一绝缘材料；
导电插塞，位于所述衬底上的所述多条位线中的两条相邻位线之间；
顶部封盖层，布置在所述多个绝缘封盖结构上，并且包括与所述第一绝缘材料不同的第二绝缘材料；以及
着落焊盘，布置在所述导电插塞上，并布置在所述多个绝缘封盖结构中的对应的绝缘封盖结构的侧壁上和所述顶部封盖层上。
2.根据权利要求1所述的集成电路器件，还包括：
绝缘栅栏，布置在所述衬底上的所述多条位线中的两条相邻位线之间，并与所述导电插塞的侧壁接触；以及
绝缘图案，围绕所述着落焊盘的侧壁。
3.根据权利要求2所述的集成电路器件，其中，所述绝缘栅栏的上表面与所述多个绝缘封盖结构中的每一个的上表面位于相同平面上，并且
所述顶部封盖层覆盖所述绝缘栅栏和所述绝缘封盖结构中的每一个的整个上表面。
4.根据权利要求2所述的集成电路器件，其中，所述顶部封盖层在所述绝缘栅栏的上表面上具有弯曲侧壁，并且
所述顶部封盖层被布置为与所述着落焊盘竖直重叠。
5.根据权利要求1所述的集成电路器件，其中，所述第二绝缘材料包括相对于所述第一绝缘材料具有蚀刻选择性的材料，并且
所述第二绝缘材料包括金属氧化物。
6.根据权利要求5所述的集成电路器件，其中，所述第一绝缘材料包括氮化硅，并且所述第二绝缘材料包括氧化钛。
7.根据权利要求1所述的集成电路器件，还包括位于所述多条位线中的每一条的两个侧壁上的间隔结构，
其中，所述顶部封盖层的底表面与所述间隔结构的上表面接触。
8.根据权利要求1所述的集成电路器件，还包括：
至少一个外围电路栅极结构，位于所述衬底上；
上绝缘封盖层，覆盖所述至少一个外围电路栅极结构，并包括所述第一绝缘材料；
顶部保护层，布置在所述上绝缘封盖层上，并包括所述第二绝缘材料；以及
接触插塞，穿过所述顶部保护层和所述上绝缘封盖层以连接到所述衬底。
9.根据权利要求8所述的集成电路器件，其中，所述顶部封盖层在垂直于所述衬底的上表面的第二方向上具有第一厚度，并且
所述顶部保护层在所述第二方向上具有与所述第一厚度相等的第二厚度。
10.根据权利要求8所述的集成电路器件，其中，所述顶部保护层被布置为与所述至少一个外围电路栅极结构的全部竖直重叠。
11.一种集成电路器件，包括：
多条位线，在衬底上沿与所述衬底的上表面平行的第一方向延伸；
多个绝缘封盖结构，分别布置在所述多条位线上，沿所述第一方向延伸，并且包括第一绝缘材料；
多个绝缘栅栏，布置在所述多个绝缘封盖结构中的两个相邻绝缘封盖结构之间，并在所述第一方向上彼此间隔开；
顶部封盖层，布置在所述多个绝缘封盖结构和所述多个绝缘栅栏上，并且包括与所述第一绝缘材料不同的第二绝缘材料；
导电插塞，位于所述多条位线中的两条相邻位线之间以及所述多个绝缘栅栏中的两个相邻绝缘栅栏之间；以及
着落焊盘，布置在所述导电插塞上，并覆盖所述顶部封盖层的上表面的至少一部分。
12.根据权利要求11所述的集成电路器件，还包括：
间隔结构，位于所述多条位线中的每一条的两个侧壁上；以及
绝缘图案，围绕所述着落焊盘的侧壁，
其中，所述顶部封盖层位于所述间隔结构的上表面上。
13.根据权利要求11所述的集成电路器件，其中，所述多个绝缘栅栏中的每一个的上表面与所述多个绝缘封盖结构中的每一个的上表面位于相同平面上，并且
所述顶部封盖层覆盖所述绝缘栅栏和所述绝缘封盖结构中的每一个的整个上表面。
14.根据权利要求11所述的集成电路器件，其中，所述顶部封盖层在所述多个绝缘栅栏中的每一个的上表面上具有弯曲侧壁。
15.根据权利要求11所述的集成电路器件，还包括：
至少一个外围电路栅极结构，位于所述衬底上；
上绝缘封盖层，覆盖所述至少一个外围电路栅极结构，并包括所述第一绝缘材料；以及
顶部保护层，布置在所述上绝缘封盖层上，并包括所述第二绝缘材料。
16.根据权利要求15所述的集成电路器件，其中，所述顶部封盖层在垂直于所述衬底的上表面的第二方向上具有第一厚度，并且
所述顶部保护层在所述第二方向上具有与所述第一厚度相等的第二厚度。
17.一种集成电路器件，包括：
多条位线，在衬底上沿与所述衬底的上表面平行的第一方向延伸；
多个绝缘封盖结构，分别布置在所述多条位线上，沿所述第一方向延伸，并且包括第一绝缘材料；
多个绝缘栅栏，布置在所述多个绝缘封盖结构中的两个相邻绝缘封盖结构之间，并在所述第一方向上彼此间隔开；
顶部封盖层，布置在所述多个绝缘封盖结构和所述多个绝缘栅栏上，并且包括与所述第一绝缘材料不同的第二绝缘材料；
导电插塞，位于所述多条位线中的两条相邻位线之间以及所述多个绝缘栅栏中的两个相邻绝缘栅栏之间；
着落焊盘，布置在所述导电插塞上，并覆盖所述顶部封盖层的上表面的至少一部分；以及
绝缘图案，围绕所述着落焊盘的侧壁，
其中，所述第二绝缘材料包括相对于所述第一绝缘材料具有蚀刻选择性的材料。
18.根据权利要求17所述的集成电路器件，其中，所述第一绝缘材料包括氮化硅，并且所述第二绝缘材料包括氧化钛。
19.根据权利要求17所述的集成电路器件，其中，所述多个绝缘封盖结构的上表面与所述多个绝缘栅栏的上表面位于相同高度，并且
所述顶部封盖层被布置为与所述着落焊盘竖直重叠。
20.根据权利要求17所述的集成电路器件，还包括位于所述多条位线中的每一条的两个侧壁上的间隔结构，
其中，所述顶部封盖层的底表面与所述间隔结构的上表面接触。
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