CN111373533A - 含有氢扩散阻挡结构的三维存储器装置及其制造方法 - Google Patents

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Abstract

一种半导体结构包含半导体装置、上覆氮化硅扩散屏障层，以及延伸穿过所述氮化硅扩散屏障层的互连结构。所述互连结构包含钛扩散屏障结构，其与所述氮化硅扩散屏障层接触以形成连续氢扩散屏障结构。

Description

含有氢扩散阻挡结构的三维存储器装置及其制造方法
相关申请
本申请要求2018年5月17日提交的第15/982,188号和第15/982,215号美国非临时专利申请的优先权，所述申请的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，并且具体地说，涉及三维存储器装置的氢扩散屏障通孔结构及其制造方法。
背景技术
三维3D NAND堆叠存储器装置可以由绝缘材料和间隔物材料层的交替堆叠的阵列形成，所述间隔物材料层形成为导电层或替换为导电层。存储器开口穿过交替堆叠形成，并且填充有存储器堆叠结构，其中的每一个存储器堆叠结构都包含存储器元件的竖直堆叠和竖直半导体通道。包含交替堆叠和存储器堆叠结构的存储器层级组合件在衬底上方形成。导电层可用作3D NAND堆叠存储器装置的字线，并且上覆于存储器堆叠结构阵列的位线可以连接到竖直半导体通道的漏极侧端部。
发明内容
根据本公开的一方面，提供一种半导体结构，其包括：半导体装置，其位于半导体衬底上；平坦化电介质层，其位于所述半导体装置上和所述半导体衬底上方；氮化硅扩散屏障层，其位于所述平坦化电介质层上；通孔层级电介质层，其上覆于所述氮化硅扩散屏障层；以及复合触点通孔结构，其与所述半导体装置的组件接触并延伸穿过所述平坦化电介质层、所述氮化硅扩散屏障层和所述通孔层级电介质层。所述复合触点通孔结构从下到上包括：下部金属通孔结构，其与所述半导体装置的所述组件接触；钛扩散屏障结构，其与所述下部金属通孔结构的顶部表面接触并接触所述氮化硅扩散屏障层；以及上部金属通孔结构，其上覆于所述钛扩散屏障结构并与其电连接，并且延伸穿过所述通孔层级电介质层。
根据本公开的另一方面，提供一种形成半导体结构的方法，其包括：在半导体衬底上形成半导体装置；在所述半导体装置上且在所述半导体衬底上方形成平坦化电介质层；在所述平坦化电介质层上形成氮化硅扩散屏障层；形成与所述半导体装置的组件接触的下部金属通孔结构；在下部金属通孔结构的顶部表面上形成与所述氮化硅扩散屏障层接触的钛扩散屏障结构；在所述氮化硅扩散屏障层上方形成通孔层级电介质层；以及在所述钛扩散屏障结构上方穿过所述通孔层级电介质层形成上部金属通孔结构。
根据本公开的又一方面，提供一种半导体结构，其包括半导体装置、上覆于所述半导体装置的氮化硅扩散屏障层，以及延伸穿过所述氮化硅扩散屏障层的互连结构。所述互连结构包含钛扩散屏障结构，其与所述氮化硅扩散屏障层接触以形成连续氢扩散屏障结构。
根据本公开的又一方面，提供一种形成半导体结构的方法，其包括：在半导体衬底上形成半导体装置；在所述半导体装置的一部分上方形成第一电介质材料层，其中选自所述半导体装置的组件和第一金属互连结构的导电结构被所述第一电介质材料层横向环绕；在所述第一电介质材料层上方形成氮化硅扩散屏障层；穿过所述氮化硅扩散屏障层形成一组开口；在所述一组开口中形成一组钛板，其中所述氮化硅扩散屏障层和所述一组钛板互补地提供在所述半导体衬底上方延伸的连续氢扩散屏障结构，并且所述一组钛板当中的一个钛板在所述导电结构的顶部表面上直接形成；以及在所述氮化硅扩散屏障层上方形成嵌入于第二电介质材料层内的第二金属互连结构，其中所述第二金属互连结构中的一个在所述一组钛板当中的所述钛板的顶部表面上形成。
附图说明
图1是根据本公开的实施例的在半导体衬底上方形成半导体装置、氧化硅衬里和氮化硅衬里之后的第一示例性结构的第一配置的竖直横截面图。
图2是根据本公开的实施例的在形成平坦化电介质层、氮化硅扩散屏障层和通孔层级电介质层之后的第一示例性结构的第一配置的竖直横截面图。
图3是根据本公开的实施例的在形成通孔腔之后的第一示例性结构的第一配置的竖直横截面图。
图4是根据本公开的实施例的在通孔腔中沉积至少一个第一金属材料以形成处理中金属通孔结构之后的第一示例性结构的第一配置的竖直横截面图。
图5是根据本公开的实施例的在通过使处理中金属通孔结构凹入来形成下部金属通孔结构之后的第一示例性结构的第一配置的竖直横截面图。
图6是根据本公开的实施例的在形成钛扩散屏障结构之后的第一示例性结构的第一配置的竖直横截面图。
图7是根据本公开的实施例的在形成上部金属通孔结构之后的第一示例性结构的第一配置的竖直横截面图。
图8是根据本公开的实施例的在形成线路层级电介质层和金属互连线路之后的第一示例性结构的第一配置的竖直横截面图。
图9是根据本公开的实施例的在形成平坦化电介质层和氮化硅扩散屏障层之后的第一示例性结构的第二配置的竖直横截面图。
图10是根据本公开的实施例的在形成第一通孔腔之后的第一示例性结构的第二配置的竖直横截面图。
图11是根据本公开的实施例的在形成第一金属通孔结构之后的第一示例性结构的第二配置的竖直横截面图。
图12是根据本公开的实施例的在形成通孔层级电介质层之后的第一示例性结构的第二配置的竖直横截面图。
图13是根据本公开的实施例的在形成第二通孔腔之后的第一示例性结构的第二配置的竖直横截面图。
图14是根据本公开的实施例的在形成钛扩散屏障结构之后的第一示例性结构的第二配置的竖直横截面图。
图15是根据本公开的实施例的在形成上部金属通孔结构之后的第一示例性结构的第二配置的竖直横截面图。
图16是根据本公开的实施例的在形成线路层级电介质层和金属互连线路之后的第一示例性结构的第二配置的竖直横截面图。
图17是根据本公开的实施例的在形成平坦化电介质层、氮化硅扩散屏障层、下部金属通孔结构和中间电介质材料层之后的第一示例性结构的第三配置的竖直横截面图。
图18是根据本公开的实施例的在形成凹部腔之后的第一示例性结构的第三配置的竖直横截面图。
图19是根据本公开的实施例的在形成钛扩散屏障结构之后的第一示例性结构的第三配置的竖直横截面图。
图20是根据本公开的实施例的在形成通孔层级电介质层和第二通孔腔之后的第一示例性结构的第三配置的竖直横截面图。
图21是根据本公开的实施例的在形成上部金属通孔结构之后的第一示例性结构的第三配置的竖直横截面图。
图22是根据本公开的实施例的在形成线路层级电介质层和金属互连线路之后的第一示例性结构的第三配置的竖直横截面图。
图23是根据本公开的实施例的在形成平坦化电介质层、氮化硅扩散屏障层、下部金属通孔结构和中间电介质材料层之后的第一示例性结构的第四配置的竖直横截面图。
图24是根据本公开的实施例的在形成凹部腔之后的第一示例性结构的第四配置的竖直横截面图。
图25是根据本公开的实施例的在形成钛扩散屏障结构之后的第一示例性结构的第四配置的竖直横截面图。
图26是根据本公开的实施例的在形成金属垫部分之后的第一示例性结构的第四配置的竖直横截面图。
图27是根据本公开的实施例的在形成通孔层级电介质层和上部金属通孔结构之后的第一示例性结构的第四配置的竖直横截面图。
图28是根据本公开的实施例的在形成线路层级电介质层和金属互连线路之后的第一示例性结构的第四配置的竖直横截面图。
图29是根据本公开的实施例的在形成额外下部层级电介质材料层、额外下部层级金属互连结构、任选的平坦导电材料层和平坦半导体材料层之后的第一示例性结构的竖直横截面图。
图30是根据本公开的实施例的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第一示例性结构的竖直横截面图。
图31是根据本公开的实施例的在图案化第一层交替堆叠上的第一层台阶区和形成第一层逆向阶梯式(retro-stepped)电介质材料部分之后的第一示例性结构的竖直横截面图。
图32A是根据本公开的实施例的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直横截面图。
图32B是沿着图12A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图32A的竖直横截面图的平面。
图33是根据本公开的实施例的在形成牺牲存储器开口填充部分和牺牲支撑开口填充部分之后的第一示例性结构的竖直横截面图。
图34是根据本公开的实施例的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二层逆向阶梯式电介质材料部分和第二绝缘顶盖层之后的第一示例性结构的竖直横截面图
图35A是根据本公开的实施例的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直横截面图。
图35B是沿着图35A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图35A的竖直横截面图的平面。
图36是根据本公开的实施例的在形成存储器堆叠结构之后的第一示例性结构的竖直横截面图。
图37A至37H是根据本公开的实施例的在形成柱通道部分、存储器堆叠结构、电介质芯和漏极区期间的层间存储器开口的连续竖直横截面图。
图38A是根据本公开的实施例的在形成第一贯穿存储器层级通孔腔(firstthrough-memory-level via cavities)之后的第一示例性结构的竖直横截面图。
图38B是沿着图38A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图38A的竖直横截面图的平面。
图39A是根据本公开的实施例的在形成背侧触点沟槽之后的第一示例性结构的竖直横截面图。
图39B是沿着图39A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图39A的竖直横截面图的平面。
图40A是根据本公开的实施例的在用导电层替换牺牲材料层及形成绝缘间隔物和背侧触点通孔结构之后的第一示例性结构的竖直横截面图。
图40B是沿着图40A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图40A的竖直横截面图的平面。
图41A是根据本公开的实施例的在形成漏极触点通孔结构和字线触点通孔结构之后的第一示例性结构的竖直横截面图。
图41B是沿着图41A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图41A的竖直横截面图的平面。
图42是根据本公开的实施例的在形成贯穿存储器层级通孔腔和贯穿电介质通孔腔之后的第一示例性结构的竖直横截面图。
图43A是根据本公开的实施例的在形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构之后的第一示例性结构的竖直横截面图。
图43B是沿着图43A中的水平平面B-B′的第一示例性结构的水平横截面图。z字形竖直平面A-A′对应于图43A的竖直横截面图的平面。
图44是根据本公开的实施例的在形成上部金属线路结构之后的第一示例性结构的竖直横截面图。
图45是根据本公开的第二实施例的第二示例性结构的第一配置的竖直横截面图。
图46是根据本公开的第二实施例的第二示例性结构的第二配置的竖直横截面图。
图47是根据本公开的第二实施例的第二示例性结构的第三配置的竖直横截面图。
图48是根据本公开的第二实施例的第二示例性结构的第四配置的竖直横截面图。
图49是根据本公开的第二实施例的第二示例性结构的第五配置的竖直横截面图。
图50是根据本公开的实施例的在第一金属互连结构上形成第一类型氮化硅扩散屏障层之后可并入到各种配置中的第二示例性结构的区域的竖直横截面图。
图51是根据本公开的实施例的在形成进入第一类型氮化硅扩散屏障层的开口之后的第二示例性结构的区域的竖直横截面图。
图52是根据本公开的实施例的在沉积钛层之后的第二示例性结构的区域的竖直横截面图。
图53是根据本公开的实施例的在形成钛板之后的第二示例性结构的区域的竖直横截面图。
图54是根据本公开的实施例的在形成第二电介质材料层和从中穿过的通孔腔之后的第二示例性结构的区域的竖直横截面图。
图55是根据本公开的实施例的在形成第二金属互连结构之后的第二示例性结构的区域的竖直横截面图。
图56是根据本公开的实施例的第二示例性结构的区域的第一示例性平面图，其说明钛板、下伏第一金属互连结构和上覆第二金属互连结构的形状。
图57是根据本公开的实施例的第二示例性结构的区域的第二示例性平面图，其说明钛板、下伏第一金属互连结构和上覆第二金属互连结构的形状。
图58是根据本公开的实施例的第二示例性结构的区域的第三示例性平面图，其说明钛板、下伏第一金属互连结构和上覆第二金属互连结构的形状。
图59是根据本公开的实施例的在使平坦化电介质层平坦化之后可并入到各种配置中的第二示例性结构的区域的竖直横截面图，
图60是根据本公开的实施例的在形成第二类型氮化硅扩散屏障层之后的第二示例性结构的区域的竖直横截面图。
图61是根据本公开的实施例的在形成穿过第二类型氮化硅扩散屏障层的开口之后的第二示例性结构的区域的竖直横截面图。
图62是根据本公开的实施例的在形成钛板之后的第二示例性结构的区域的竖直横截面图。
图63是根据本公开的实施例的在形成第二电介质材料层、第一金属互连结构和第二金属互连结构之后的第二示例性结构的区域的竖直横截面图。
具体实施方式
如上文所论述，本公开涉及三维存储器装置的氢扩散屏障通孔结构及其制造方法，其各个方面在本文中详细地描述。当三维存储器装置缩小到较小的装置尺寸时，外围装置的装置面积可能会占用总芯片面积的绝大部分。已经提出阵列下CMOS架构，在衬底上的下伏外围装置上方堆叠三维存储器装置阵列。来源于三维阵列的各个组件的氢(氢的此类交替堆叠含有氧化硅和氮化硅层)可在装置的高温退火期间扩散到CMOS晶体管，并对下伏于三维存储器装置阵列的外围装置的装置性能产生不利影响(例如，使关闭状态期间的泄漏电流增大)。因此，本公开的实施例提供一种用于阻挡氢在三维存储器装置阵列和外围装置之间扩散而不会破坏互连结构的电连续性的结构和方法。本公开的实施例可用于形成各种半导体装置，例如，包括多个NAND存储器串的三维单片存储器阵列装置。
图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且可以在本发明的整个说明书和权利要求书中采用不同序数。相同附图标号是指相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成。除非另外指示，否则元件之间的“接触”是指元件之间的直接接触，它提供由所述元件共享的边缘或表面。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文中所使用，“原型(prototype)”结构或“处理中”结构是指随后其中至少一个组件的形状或组成进行修改的暂时性结构。
如本文中所使用，“层”是指包含具有厚度的区域的材料部分。层可以在整个下伏或上覆结构上方延伸，也可以具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以包含其中的一个或多个层，和/或可以具有位于其上、其上方和/或其下的一个或多个层。
如本文中所使用，“存储器层级”或“存储器阵列层级”是指对应于包含存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶部表面的平面)和包含存储器元件阵列的最下面的表面的第二水平平面之间的一般区域的层级。如本文中所使用，“贯穿存储器层级”元件是指竖直延伸穿过存储器层级的元件。
如本文中所使用，“半导体材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且能够在用电掺杂剂进行合适的掺杂后产生具有1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有高于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂电掺杂剂以成为导电材料的半导体材料，即，具有大于1.0×105S/cm的电导率的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，也可以是包含提供1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指没有掺杂电掺杂剂的半导体材料。因此，半导体材料可以是半导电或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导电的或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
单片三维存储器阵列是其中在如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构建，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的第5,915,167号美国专利中所描述。衬底可在接合之前薄化或从存储器层级去除，但由于存储器层级一开始形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。衬底可包含在其上制造的集成电路，例如存储器装置的驱动器电路。
本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可采用本文中所描述的各种实施例来制造。单片三维NAND串位于在衬底上方的单片三维NAND串阵列中。三维NAND串阵列的第一装置层级中的至少一个存储器单元位于三维NAND串阵列的第二装置层级中的另一存储器单元上方。
参考图1，说明根据本公开的实施例的第一示例性结构的第一配置。第一示例性结构包含半导体衬底8和在其上形成的半导体装置710。半导体衬底8至少在其上部部分处包含衬底半导体层9。浅沟槽隔离结构720可以在衬底半导体层9的上部部分中形成以提供半导体装置之间的电隔离。
例如，半导体装置710可包含场效应晶体管，所述场效应晶体管包含相应的晶体管活性区742(即，源极区和漏极区)、通道区746和栅极结构750。场效应晶体管可布置成CMOS配置。例如，每个栅极结构750可包含栅极电介质752、栅极电极(754，755)、栅极顶盖电介质758和电介质栅极间隔物756。每个栅极电极(754，755)包含至少一个栅极电极材料部分，所述栅极电极材料部分例如可以是栅极掺杂半导体部分754和栅极金属硅化物部分755的堆叠。在一个实施例中，场效应晶体管中的至少一个可包含至少一个金属硅化物部分，所述金属硅化物部分可以是活性区金属硅化物部分744和/或栅极金属硅化物部分755。每个活性区金属硅化物部分744可以通过使金属与晶体管活性区742的半导体材料反应以形成金属硅化物而在晶体管活性区742上形成。每个栅极金属硅化物部分755可以通过使金属与下伏栅极掺杂半导体部分754的上部部分内的半导体材料反应以形成金属硅化物来形成。金属硅化物部分(744，755)可包含任何金属硅化物。示例性金属硅化物包含硅化镍、硅化钴、硅化钛、硅化钽或硅化钨。栅极顶盖电介质758可包含介质扩散阻挡层材料，它可以阻挡氢穿过其扩散。例如，栅极顶盖电介质758可包含氮化硅。
例如，栅极结构750可以通过形成连续栅极电介质层、掺杂半导体材料层、金属硅化物层和栅极顶盖电介质材料层的层堆叠并通过将所述层堆叠图案化来形成。连续栅极电介质层的每个图案化部分构成栅极电介质752，掺杂半导体材料层的每个图案化部分构成栅极掺杂半导体部分754，金属硅化物层的每个图案化部分构成栅极金属硅化物部分755，且栅极顶盖电介质材料层的每个图案化部分构成栅极顶盖电介质758。电介质栅极间隔物756可以通过至少一个电介质材料层(例如，氧化硅层)的保形沉积和去除所述至少一个电介质材料层的水平部分的各向异性蚀刻来形成。所述至少一个电介质材料层的剩余竖直部分构成电介质栅极间隔物756。
半导体装置710可包含支持随后形成存储器结构的操作的任何半导体电路系统，它通常被称为驱动器电路系统，也被称为外围电路系统。如本文中所使用，外围电路系统是指字线解码器电路系统、字线开关电路系统、位线解码器电路系统、位线感测和/或开关电路系统、供电/配电电路系统、数据缓存器和/或锁存器或可以在存储器装置的存储器阵列结构之外实施的任何其它半导体电路系统中的每一个或全部。例如，半导体装置可包含字线开关装置，用于电偏置三维存储器结构的字线以供随后形成。
氧化硅衬里761可以形成为罩盖半导体衬底8和半导体装置710(例如，半导体装置710的栅极结构750)。氧化硅衬里761可以直接在半导体衬底8的顶部表面和栅极结构750上通过保形沉积过程形成。氧化硅衬里761的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。可替代地，氧化硅衬里761可以在形成电介质栅极间隔物756之前形成并且位于电介质栅极间隔物756下。氧化硅衬里761可以使晶体管活性区742的顶部表面上的表面状态钝化。氮化硅衬里762可以在氧化硅衬里761上通过保形沉积过程形成。在一个实施例中，氮化硅衬里762可以向下伏半导体装置施加张应力或压缩应力以增强下伏半导体装置的性能。在一个实施例中，可以采用覆盖半导体衬底8的不同区域的两个单独的氮化硅层作为氮化硅衬里762。在此情况下，氮化硅衬里762的第一氮化硅层可覆盖第一装置区中的第一半导体装置，并且可以向第一半导体装置(其可包含n型场效应晶体管)施加张应力，氮化硅衬里762的第二氮化硅层可以在第二装置区中的第二半导体装置上方，并且可以向第二半导体装置(其可包含p型场效应晶体管)施加压缩应力。在一个实施例中，第一氮化硅层和第二氮化硅层可互补地覆盖半导体衬底8的整个区域，并且共同形成氮化硅衬里762。氮化硅衬里762的厚度可在10nm到100nm的范围内，例如在20nm到60nm的范围内，但是也可采用更小和更大的厚度。氮化硅衬里762可在形成上覆电介质材料层和装置之后用作氢扩散屏障。
参考图2，可平坦化电介质材料可以在氮化硅衬里762上方沉积以形成平坦化电介质层664。可平坦化电介质材料可包含未掺杂硅酸盐玻璃(其为低含氢量的氧化硅)，并且可通过等离子体增强式化学气相沉积来沉积。可执行致密化退火以减少所沉积的未掺杂硅酸盐玻璃中的氢含量。随后，可以采用上覆于栅极结构750的氮化硅衬里762的部分的顶部表面使平坦化电介质层664平坦化。例如，可平坦化电介质材料的平坦化可通过化学机械平坦化来执行。在平坦化过程中，上覆于栅极结构750的氮化硅衬里762的部分的顶部表面可以用作终止表面。平坦化电介质层664上覆于半导体衬底8中的晶体管活性区742，并且横向环绕栅极结构750。平坦化电介质层664的平坦化顶部表面可以与上覆于栅极结构750的氮化硅衬里762的最顶部表面在同一水平平面内。
氮化硅扩散屏障层674和通孔层级电介质层666可以依序沉积在平坦化电介质层664上方。氮化硅扩散屏障层674是与随后从中穿过形成的扩散阻挡导电材料部分一起形成连续扩散屏障结构的扩散屏障层。氮化硅扩散屏障层674可以在600℃到900℃的温度和100毫托到500毫托的压力下通过低压化学气相沉积(LPCVD)过程并采用二氯硅烷(DCS)和氨作为反应气体来形成。但是，可以使用其它材料、压力和温度。例如，氮化硅可以从其它反应气体或通过除LPCVD以外的方法来沉积，或者可以使用另一电介质材料作为氮化硅的替代或补充。氮化硅扩散屏障层674可以是理想配比的，即，硅原子和氮原子之间具有3:4的原子比率。氮化硅扩散屏障层674的厚度可在10nm到200nm的范围内，例如在20nm到60nm的范围内，或在40nm到100nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，氮化硅扩散屏障层674具有平坦顶部表面。
通孔层级电介质层666包含电介质材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、无孔有机硅酸盐玻璃或多孔有机硅酸盐玻璃。通孔层级电介质层666的厚度可在60nm到600nm的范围内，例如在120nm到300nm的范围内，但是也可采用更小和更大的厚度。通孔层级电介质层666可以通过化学气相沉积或原子层沉积来沉积。通孔层级电介质层666可具有平坦顶部表面，即，位于二维水平平面内的顶部表面。
参考图3，光致抗蚀剂层(未示出)可以施加在通孔层级电介质层666上方，并且可以进行光刻图案化以在随后其中将形成触点通孔结构的区域中形成开口。在一个实施例中，光致抗蚀剂层中的开口的区域可上覆于金属硅化物部分(744，755)的区域。在一个实施例中，光致抗蚀剂层中的开口的区域可以完全在被金属硅化物部分(744，755)的外围围封的区域内。
可以执行各向异性蚀刻过程以穿过下伏层传递开口的图案。活性区触点通孔腔81A穿过通孔层级电介质层666、氮化硅扩散屏障层674、平坦化电介质层664、氮化硅衬里762和氧化硅衬里761形成到活性区金属硅化物部分744的顶部表面上。活性区金属硅化物部分744的顶部表面(其可能会因为各向异性蚀刻而凹入也可能不会这样)在每个活性区触点通孔腔81A的底部处物理地暴露。栅极触点通孔腔81G穿过通孔层级电介质层666、氮化硅扩散屏障层674、氮化硅衬里762和氧化硅衬里761形成到每个栅极电极(754，755)的顶部表面上。栅极金属硅化物部分755的顶部表面(其可能会因为各向异性蚀刻而凹入也可能不会这样)可以在每个栅极触点通孔腔81G的底部处物理地暴露。
各向异性蚀刻过程可包含一系列蚀刻步骤，包含相应的蚀刻化学反应，使得所述一系列蚀刻步骤依序蚀刻光致抗蚀剂层和金属硅化物部分(744，755)之间的各个层。在一个实施例中，所述一系列蚀刻步骤可包含用于蚀刻通孔层级电介质层666的蚀刻步骤、用于蚀刻氮化硅扩散屏障层674的蚀刻步骤、相对于氮化硅选择性地蚀刻平坦化电介质层664的氧化硅材料以防过度蚀刻到氮化硅衬里762中的蚀刻步骤、用于蚀刻氮化硅衬里762的蚀刻步骤，以及用于蚀刻氧化硅衬里761的蚀刻步骤。在一个实施例中，金属硅化物部分(744，755)可用作各向异性蚀刻过程的蚀刻终止结构。
一般来说，半导体装置710的顶部表面可以在每个触点通孔腔(81A，81G)的底部处物理地暴露，触点通孔腔可以是活性区触点通孔腔81A或栅极触点通孔腔81G。每个触点通孔腔(81A，81G)可具有竖直轮廓或楔形轮廓，其中具有在通孔层级电介质层666的顶部表面和半导体装置710的表面之间延伸的笔直侧壁。随后，例如通过灰化去除光致抗蚀剂层。
尽管本公开是采用其中在触点通孔腔(81A，81G)的底部处设置金属硅化物部分(744，755)的实施例来描述的，但是本文明确涵盖其中未在触点通孔沟槽的底部处设置金属硅化物部分且触点通孔结构直接在半导体衬底8内或栅极结构750内的半导体材料部分或金属部分上形成的实施例。例如，金属栅极电极部分可以在栅极结构750中的一个或多个中替代栅极金属硅化物部分755。在此情况下，金属栅极电极的顶部表面可以在每个栅极触点通孔腔81G的底部处物理地暴露。
参考图4，通过在触点通孔腔(81A，81G)中的每一个中沉积至少一个第一金属材料而在触点通孔腔(81A，81G)中的每一个内形成处理中下部金属通孔结构82′。如上文所论述，“处理中”元件是随后进行修改的暂时性元件。因此，每个处理中下部金属通孔结构82′随后进行修改(并且具体地说，竖直凹入)以提供相应的下部金属通孔结构。
例如，可以在触点通孔腔(81A，81G)中的每一个中沉积下部金属氮化物衬里822。下部金属氮化物衬里822可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。下部金属氮化物衬里822可以接触半导体装置710的物理暴露表面，例如金属硅化物部分(744，755)。下部金属氮化物衬里822可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在触点通孔腔(81A，81G)的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在通孔层级电介质层666的顶部表面上方沉积的所沉积金属的部分和下部金属氮化物衬里822可以通过凹部蚀刻(recess etch)或化学机械平坦化等平坦化过程去除。触点通孔腔(81A，81G)中所沉积金属的每个剩余部分构成下部金属填充部分824。下部金属氮化物衬里822划分成多个部分，其中的每一个部分完全位于触点通孔腔(81A，81G)中的相应触点通孔腔内。下部金属氮化物衬里822和下部金属填充部分824的每个相连组合构成处理中下部金属通孔结构82′。处理中下部金属通孔结构82′可具有位于包含通孔层级电介质层666的顶部表面的水平平面内的顶部表面。
参考图5，处理中下部金属通孔结构82′的至少一个导电材料可以通过蚀刻过程竖直凹入，所述蚀刻过程可包含各向异性蚀刻(例如，反应性离子蚀刻)或各向同性蚀刻(例如，湿式蚀刻)。可以控制蚀刻过程的持续时间，使得处理中下部金属通孔结构82′的每个剩余部分的顶部表面位于包含氮化硅扩散屏障层674的顶部表面的水平平面和包含氮化硅扩散屏障层674的底部表面的水平平面之间。换句话说，可以控制蚀刻过程的持续时间，使得处理中下部金属通孔结构82′的每个剩余部分的顶部表面的整个周边位于氮化硅扩散屏障层674的侧壁表面上。处理中下部金属通孔结构82′的每个剩余部分是下部金属通孔结构82。每个下部金属通孔结构82在触点通孔腔(81A，81G)中的相应触点通孔腔中的下部部分中形成。
凹部腔(85A，85G)在下伏下部金属通孔结构82上方存在于触点通孔腔(81A，81G)中的每一个的上部部分中。凹部腔(85A，85G)包含活性区凹部腔85A和栅极凹部腔85G，所述活性区凹部腔85A包含活性区触点通孔腔81A的空体积，所述栅极凹部腔85G包含栅极触点通孔腔81G的空体积。活性区凹部腔85A和栅极凹部腔85G可具有相同深度，此深度大于通孔层级电介质层666的厚度且小于通孔层级电介质层666的厚度和氮化硅扩散屏障层674的厚度的总和。
参考图6，可以通过各向异性沉积过程在第一示例性结构的水平顶部表面上沉积钛。例如，可以执行准直物理气相沉积(PVD)过程在第一示例性结构的水平顶部表面上沉积钛，所述水平顶部表面包含通孔层级电介质层666的顶部表面和下部金属通孔结构82的顶部表面。钛是充当有效氢扩散屏障材料的金属。一般来说，约10nm～20nm的钛足以提供有效的氢阻挡功能。各向异性沉积过程以较高程度的方向性沉积钛。例如，在沉积腔内指向第一示例性结构的所有钛通量中超过50％可以具有10度的垂直于通孔层级电介质层的顶部表面的向下法线方向，例如在5度内。相较于沉积在第一示例性结构的水平表面上的钛量，沉积在凹部腔(85G，85A)的侧壁上的钛材料量可能是微不足道的。
在每个凹部腔(85A，85G)的底部处，钛扩散屏障结构83直接在下部金属通孔结构82的顶部表面上形成。钛扩散屏障结构83可基本上由钛组成。每个钛扩散屏障结构83在氮化硅屏障层674的相应侧壁上形成。可以在通孔层级电介质层666的顶部表面上形成钛层183。钛扩散屏障结构83的厚度可在10nm到120nm的范围内，例如在15nm到60nm的范围内，但是也可采用更小和更大的厚度。在凹部腔(85A，85G)的侧壁上沉积的钛的厚度可在钛扩散屏障结构83的厚度的1％到20％的范围内。任选地但不是必须地，可以执行各向同性回蚀过程，以从凹部腔(85A，85G)的侧壁回蚀所沉积的钛。在一个实施例中，各向同性回蚀过程可以是采用氢氟酸、硝酸、氢氧化铵和/或过氧化氢的组合的湿式蚀刻过程。
参考图7，在凹部腔(85A，85G)中的每一个中沉积至少一个第二金属材料。例如，可以在凹部腔(85A，85G)中的每一个中沉积上部金属氮化物衬里842。上部金属氮化物衬里842可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。上部金属氮化物衬里842可以接触钛扩散屏障结构83的物理暴露表面。上部金属氮化物衬里842可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在凹部腔(85A，85G)的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在通孔层级电介质层666的顶部表面上方沉积的所沉积金属的部分和上部金属氮化物衬里842及钛层183可以通过凹部蚀刻(recess etch)或化学机械平坦化等平坦化过程去除。凹部腔(85A，85G)中所沉积金属的每个剩余部分构成上部金属填充部分844。上部金属氮化物衬里842划分成多个部分，其中的每一个部分完全位于凹部腔(85A，85G)中的相应凹部腔内。上部金属氮化物衬里842和上部金属填充部分844的每个相连组合构成上部金属通孔结构84。每个上部金属通孔结构84可具有位于包含通孔层级电介质层666的顶部表面的水平平面内的顶部表面。
每个触点通孔腔(81A，81G)填充有一组导电材料部分，这一组导电材料部分在本文中被称为复合触点通孔结构782。每个复合触点通孔结构782可包含下部金属通孔结构82、钛扩散屏障结构83和上部金属通孔结构84。每个下部金属通孔结构82包括下部金属氮化物衬里822和下部金属填充部分824，并且每个上部金属通孔结构84包括上部金属氮化物衬里842和上部金属填充部分844。每个复合触点通孔结构782可包含笔直侧壁，其在通孔层级电介质层的顶部表面和半导体装置的组件之间不包含橫向突出部或凹部，所述组件可以是金属硅化物部分(744，755)。氮化硅扩散屏障层674和钛扩散屏障结构83的组合可提供其中不存在任何从中穿过的开口的连续氢扩散屏障结构，由此充当上覆于氮化硅扩散屏障层674的结构和下伏于氮化硅扩散屏障层674的结构之间的有效氢扩散屏障结构。
参考图8，可以在通孔层级电介质层666上方形成线路层级电介质层682。线路层级电介质层682包含电介质材料，例如氧化硅。金属互连线路被称为第一层级下部线路结构784，它们可以在复合触点通孔结构782中的相应复合触点通孔结构上穿过线路层级电介质衬里682形成。
参考图9，第一示例性结构的第二配置可以通过推迟通孔层级电介质层666的形成而从图2中所说明的第一示例性结构的第一配置导出。
参考图10，光致抗蚀剂层(未示出)可以施加在氮化硅屏障层674上方，并且可以进行光刻图案化以在随后其中将形成触点通孔结构的区域中形成开口。在一个实施例中，光致抗蚀剂层中的开口的区域可上覆于金属硅化物部分(744，755)的区域。在一个实施例中，光致抗蚀剂层中的开口的区域可以完全在被金属硅化物部分(744，755)的外围围封的区域内。
可以执行各向异性蚀刻过程以穿过下伏层传递开口的图案。活性区触点通孔腔81A穿过氮化硅扩散屏障层674、平坦化电介质层664、氮化硅衬里762和氧化硅衬里761形成到活性区金属硅化物部分744的顶部表面上。活性区金属硅化物部分744的顶部表面(其可能会因为各向异性蚀刻而凹入也可能不会这样)在每个活性区触点通孔腔81A的底部处物理地暴露。栅极触点通孔腔81G穿过氮化硅扩散屏障层674、氮化硅衬里762和氧化硅衬里761形成到每个栅极电极(754，755)的顶部表面上。栅极金属硅化物部分755的顶部表面(其可能会因为各向异性蚀刻而凹入也可能不会这样)可以在每个栅极触点通孔腔81G的底部处物理地暴露。
各向异性蚀刻过程可包含一系列蚀刻步骤，包含相应的蚀刻化学反应，使得所述一系列蚀刻步骤依序蚀刻光致抗蚀剂层和金属硅化物部分(744，755)之间的各个层。在一个实施例中，所述一系列蚀刻步骤可包含用于蚀刻氮化硅扩散屏障层674的蚀刻步骤、相对于氮化硅选择性地蚀刻平坦化电介质层664的氧化硅材料以防过度蚀刻到氮化硅衬里762中的蚀刻步骤、用于蚀刻氮化硅衬里762的蚀刻步骤，以及用于蚀刻氧化硅衬里761的蚀刻步骤。在一个实施例中，金属硅化物部分(744，755)可用作各向异性蚀刻过程的蚀刻终止结构。
一般来说，半导体装置710的顶部表面可以在每个触点通孔腔(81A，81G)的底部处物理地暴露，触点通孔腔可以是活性区触点通孔腔81A或栅极触点通孔腔81G。每个触点通孔腔(81A，81G)可具有竖直轮廓或楔形轮廓，其中具有在氮化硅扩散屏障层674的顶部表面和半导体装置710的表面之间延伸的笔直侧壁。随后，例如通过灰化去除光致抗蚀剂层。
尽管本公开是采用其中在触点通孔腔(81A，81G)的底部处设置金属硅化物部分(744，755)的实施例来描述的，但是本文明确涵盖其中未在触点通孔沟槽的底部处设置金属硅化物部分且触点通孔结构直接在半导体衬底8内或栅极结构750内的半导体材料部分或金属部分上形成的实施例。例如，金属栅极电极部分可以在栅极结构750中的一个或多个中替代栅极金属硅化物部分755。在此情况下，金属栅极电极的顶部表面可以在每个栅极触点通孔腔81G的底部处物理地暴露。
参考图11，通过在触点通孔腔(81A，81G)中的每一个中沉积至少一个第一金属材料而在触点通孔腔(81A，81G)中的每一个内形成下部金属通孔结构82。例如，可以在触点通孔腔(81A，81G)中的每一个中沉积下部金属氮化物衬里822。下部金属氮化物衬里822可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。下部金属氮化物衬里822可以接触半导体装置710的物理暴露表面，例如金属硅化物部分(744，755)。下部金属氮化物衬里822可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在触点通孔腔(81A，81G)的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在氮化硅扩散屏障层674的顶部表面上方沉积的所沉积金属的部分和下部金属氮化物衬里822可以通过凹部蚀刻(recess etch)或化学机械平坦化等平坦化过程去除。触点通孔腔(81A，81G)中所沉积金属的每个剩余部分构成下部金属填充部分824。下部金属氮化物衬里822划分成多个部分，其中的每一个部分完全位于触点通孔腔(81A，81G)中的相应触点通孔腔内。下部金属氮化物衬里822和下部金属填充部分824的每个相连组合构成下部金属通孔结构82′。下部金属通孔结构82′可具有位于包含氮化硅扩散屏障层674的顶部表面的水平平面内的顶部表面。
参考图12，在氮化硅扩散屏障层674和下部金属通孔结构82上方沉积通孔层级电介质层666。通孔层级电介质层666包含电介质材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、无孔有机硅酸盐玻璃或多孔有机硅酸盐玻璃。通孔层级电介质层666的厚度可在60nm到600nm的范围内，例如在120nm到300nm的范围内，但是也可采用更小和更大的厚度。通孔层级电介质层666可以通过化学气相沉积或原子层沉积来沉积。通孔层级电介质层666可具有平坦顶部表面，即，位于二维水平平面内的顶部表面。
参考图13，光致抗蚀剂层(未示出)可以施加在通孔层级电介质层666上方，并且可以进行光刻图案化以在下部金属通孔结构82的区域上方形成开口。可以执行各向异性蚀刻过程以穿过通孔层级电介质层666传递光致抗蚀剂层中的开口的图案。第二通孔腔(185A，185G)穿过通孔层级电介质层666形成。相比于第二通孔腔(185A，185G)，通孔腔(81A，81G)在本文中被称为第一通孔腔(81A，81G)。下部金属通孔结构82的上部部分可以竖直凹入到水平平面以下，所述水平平面包含氮化硅扩散屏障层674的顶部表面。
在一个实施例中，第二通孔腔(185A，185G)可具有比相应的下伏下部金属通孔结构82更大的宽度(和更大的水平截面积)。在一个实施例中，下伏下部金属通孔结构82的整个顶部表面可以在每个第二通孔腔(185A，185G)的底部处物理地暴露。在一个实施例中，下部金属通孔结构82的顶部表面和氮化硅扩散屏障层674的环形水平表面可以在每个第二通孔腔(185A，185G)的底部处物理地暴露。如本文中所使用，“环形”表面是指与环带同胚的二维表面。因此，环形表面可以由一对任何第一封闭二维形状的外周边和不接触第一封闭二维形状的任何第二二维形状的内周边限定。
第二通孔腔(185A，185G)包含上覆于填充第一活性区触点通孔腔81A的相应下部金属通孔结构82的第二活性区通孔腔185A，以及上覆于填充第一栅极触点通孔腔81G的相应下部金属通孔结构82的第二栅极通孔腔185G。第二活性区通孔腔185A和第二栅极通孔腔185G可具有相同深度，此深度大于通孔层级电介质层666的厚度且小于通孔层级电介质层666的厚度和氮化硅扩散屏障层674的厚度的总和。
参考图14，可以通过各向异性沉积过程在第一示例性结构的水平顶部表面上沉积钛。例如，可以执行准直物理气相沉积(PVD)过程在第一示例性结构的水平顶部表面上沉积钛，所述水平顶部表面包含通孔层级电介质层666的顶部表面和下部金属通孔结构82的顶部表面。各向异性沉积过程以较高程度的方向性沉积钛。例如，在沉积腔内指向第一示例性结构的所有钛通量中超过50％可以具有10度的垂直于通孔层级电介质层的顶部表面的向下法线方向，例如在5度内。相较于沉积在第一示例性结构的水平表面上的钛量，沉积在第二通孔腔(185G，185A)的侧壁上的钛材料量可能是微不足道的。
在每个第二通孔腔(185A，185G)的底部处，钛扩散屏障结构83直接在下部金属通孔结构82的顶部表面上形成。钛扩散屏障结构83可基本上由钛组成。每个钛扩散屏障结构83在氮化硅屏障层674的相应侧壁上形成。在一个实施例中，钛扩散屏障结构83中的一个或多个可以接触氮化硅扩散屏障层674的水平表面。可以在通孔层级电介质层666的顶部表面上形成钛层183。钛扩散屏障结构83的厚度可在10nm到120nm的范围内，例如在15nm到60nm的范围内，但是也可采用更小和更大的厚度。在第二通孔腔(185A，185G)的侧壁上沉积的钛的厚度可在钛扩散屏障结构83的厚度的1％到20％的范围内。任选地但不是必须地，可以执行各向同性回蚀过程，以从第二通孔腔(185A，185G)的侧壁回蚀所沉积的钛。在一个实施例中，各向同性回蚀过程可以是采用氢氟酸、硝酸、氢氧化铵和/或过氧化氢的组合的湿式蚀刻过程。
参考图15，在第二通孔腔(185A，185G)中的每一个中沉积至少一个第二金属材料。例如，可以在第二通孔腔(185A，185G)中的每一个中沉积上部金属氮化物衬里842。上部金属氮化物衬里842可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。上部金属氮化物衬里842可以接触钛扩散屏障结构83的物理暴露表面。上部金属氮化物衬里842可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在第二通孔腔(185A，185G)的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在通孔层级电介质层666的顶部表面上方沉积的所沉积金属的部分和上部金属氮化物衬里842及钛层183可以通过凹部蚀刻(recess etch)或化学机械平坦化等平坦化过程去除。第二通孔腔(185A，185G)中所沉积金属的每个剩余部分构成上部金属填充部分844。上部金属氮化物衬里842划分成多个部分，其中的每一个部分完全位于第二通孔腔(185A，185G)中的相应第二通孔腔内。上部金属氮化物衬里842和上部金属填充部分844的每个相连组合构成上部金属通孔结构84。每个上部金属通孔结构84可具有位于包含通孔层级电介质层666的顶部表面的水平平面内的顶部表面。
在第一通孔腔(81A或81G)和第二通孔腔(185A或185G)的组合体积内形成复合触点通孔结构782。每个复合触点通孔结构782可包含下部金属通孔结构82、钛扩散屏障结构83和上部金属通孔结构84。每个下部金属通孔结构82包括下部金属氮化物衬里822和下部金属填充部分824，并且每个上部金属通孔结构84包括上部金属氮化物衬里842和上部金属填充部分844。钛扩散屏障结构83和上部金属通孔结构84的每个组合可具有笔直侧壁，从通孔层级电介质层666的顶部表面延伸到包含下部金属通孔结构82和上部金属通孔结构84之间的交接面的水平平面。氮化硅扩散屏障层674和钛扩散屏障结构83的组合可提供其中不存在任何从中穿过的开口的连续氢扩散屏障结构，由此充当上覆于氮化硅扩散屏障层674的结构和下伏于氮化硅扩散屏障层674的结构之间的有效氢扩散屏障结构。
参考图16，可以在通孔层级电介质层666上方形成线路层级电介质层682。线路层级电介质层682包含电介质材料，例如氧化硅。金属互连线路被称为第一层级下部线路结构784，它们可以在复合触点通孔结构782中的相应复合触点通孔结构上穿过线路层级电介质衬里682形成。
参考图17，根据本公开的实施例的第一示例性结构的第三配置可以通过在硅扩散屏障层674的顶部表面上方沉积中间电介质材料层665从图11的处理步骤处的第一示例性结构的第二示例性配置导出。中间电介质材料层665包含电介质材料，例如氧化硅。中间电介质材料层665可以通过保形沉积方法或不保形沉积方法来沉积。中间电介质材料层665的厚度可在10nm到100nm的范围内，但是也可采用更小和更大的厚度。
参考图18，光致抗蚀剂层(未示出)可以施加在中间电介质材料层665上方，并且可以进行光刻图案化以在下部金属通孔结构82的区域上方形成开口。可以执行各向异性蚀刻过程以穿过中间电介质材料层665传递光致抗蚀剂层中的开口的图案。凹部腔181穿过中间电介质材料层665形成。下部金属通孔结构82的上部部分可以竖直凹入到水平平面以下，所述水平平面包含氮化硅扩散屏障层674的顶部表面。
在一个实施例中，凹部腔181可具有比相应的下伏下部金属通孔结构82更大的宽度(和更大的水平截面积)。在一个实施例中，下伏下部金属通孔结构82的整个顶部表面可以在每个凹部腔181的底部处物理地暴露。在一个实施例中，下部金属通孔结构82的顶部表面和氮化硅扩散屏障层674的环形水平表面可以在每个凹部腔181的底部处物理地暴露。凹部腔181的深度可大于中间电介质材料层665的厚度且小于中间电介质材料层665的厚度和氮化硅扩散屏障层674的厚度的总和。
参考图19，可以通过保形或不保形沉积过程在第一示例性结构的水平顶部表面上沉积钛。例如，可以采用物理气相沉积(PVD)过程或化学气相沉积(CVD)过程在第一示例性结构的水平顶部表面上沉积钛，所述水平顶部表面包含中间电介质材料层665的顶部表面和下部金属通孔结构82的顶部表面。所沉积的钛材料的厚度可大于凹部腔的深度。
所沉积钛材料中位于包含中间电介质材料层665的顶部表面的水平平面上方的部分可以通过化学机械平坦化(CMP)过程去除。填充凹部腔181的所沉积钛材料的剩余部分构成钛扩散屏障结构83。钛扩散屏障结构83的顶部表面可与中间电介质材料层665的顶部表面共平面。钛扩散屏障结构83可基本上由钛组成。钛扩散屏障结构83的厚度可在10nm到120nm的范围内，例如在15nm到60nm的范围内，但是也可采用更小和更大的厚度。
参考图20，在氮化硅扩散屏障层674和钛扩散屏障结构83上方沉积通孔层级电介质层666。通孔层级电介质层666包含电介质材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、无孔有机硅酸盐玻璃或多孔有机硅酸盐玻璃。通孔层级电介质层666的厚度可在60nm到600nm的范围内，例如在120nm到300nm的范围内，但是也可采用更小和更大的厚度。通孔层级电介质层666可以通过化学气相沉积或原子层沉积来沉积。通孔层级电介质层666可具有平坦顶部表面，即，位于二维水平平面内的顶部表面。
光致抗蚀剂层(未示出)可以施加在通孔层级电介质层666上方，并且可以进行光刻图案化以在钛扩散屏障结构83的区域上方形成开口。可以执行各向异性蚀刻过程以穿过通孔层级电介质层666传递光致抗蚀剂层中的开口的图案。第二通孔腔(185A，185G)穿过通孔层级电介质层666形成。相比于第二通孔腔(185A，185G)，通孔腔(81A，81G)在本文中被称为第一通孔腔(81A，81G)。钛扩散屏障结构83的顶部表面可以在每个第二通孔腔(185A，185G)下面物理地暴露。
在一个实施例中，第二通孔腔(185A，185G)可具有比相应的下伏钛扩散屏障结构83更小的宽度(和更小的水平截面积)。在一个实施例中，下伏钛扩散屏障结构83的顶部表面的中心区可以在每个第二通孔腔(185A，185G)的底部处物理地暴露，而下伏钛扩散屏障结构83的顶部表面的外围部分没有物理地暴露，即，接触通孔层级电介质层666的底部表面。在一个实施例中，钛扩散屏障结构83的环形表面可以接触通孔层级电介质层666的底部表面。
第二通孔腔(185A，185G)包含上覆于填充第一活性区触点通孔腔81A的相应下部金属通孔结构82的第二活性区通孔腔185A，以及上覆于填充第一栅极触点通孔腔81G的相应下部金属通孔结构82的第二栅极通孔腔185G。第二活性区通孔腔185A和第二栅极通孔腔185G可具有相同深度，此深度可与通孔层级电介质层666的厚度相同。
参考图21，在第二通孔腔(185A，185G)中的每一个中沉积至少一个第二金属材料。例如，可以在第二通孔腔(185A，185G)中的每一个中沉积上部金属氮化物衬里842。上部金属氮化物衬里842可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。上部金属氮化物衬里842可以接触钛扩散屏障结构83的物理暴露表面。上部金属氮化物衬里842可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在第二通孔腔(185A，185G)的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在通孔层级电介质层666的顶部表面上方沉积的所沉积金属的部分和上部金属氮化物衬里842可以通过凹部蚀刻(recess etch)或化学机械平坦化等平坦化过程去除。第二通孔腔(185A，185G)中所沉积金属的每个剩余部分构成上部金属填充部分844。上部金属氮化物衬里842划分成多个部分，其中的每一个部分完全位于第二通孔腔(185A，185G)中的相应第二通孔腔内。上部金属氮化物衬里842和上部金属填充部分844的每个相连组合构成上部金属通孔结构84。每个上部金属通孔结构84可具有位于包含通孔层级电介质层666的顶部表面的水平平面内的顶部表面。
在第一通孔腔(81A或81G)和第二通孔腔(185A或185G)的组合体积内形成复合触点通孔结构782。每个复合触点通孔结构782可包含下部金属通孔结构82、钛扩散屏障结构83和上部金属通孔结构84。每个下部金属通孔结构82包括下部金属氮化物衬里822和下部金属填充部分824，并且每个上部金属通孔结构84包括上部金属氮化物衬里842和上部金属填充部分844。在一个实施例中，复合触点通孔结构782可在钛扩散屏障结构83的层级处具有橫向突出部。确切地说，钛扩散屏障结构83的水平截面积可大于下伏下部金属通孔结构82的水平截面积。此外，钛扩散屏障结构83的水平截面积可大于上覆上部金属通孔结构84的水平截面积。氮化硅扩散屏障层674和钛扩散屏障结构83的组合可提供其中不存在任何从中穿过的开口的连续氢扩散屏障结构，由此充当上覆于氮化硅扩散屏障层674的结构和下伏于氮化硅扩散屏障层674的结构之间的有效氢扩散屏障结构。
参考图22，可以在通孔层级电介质层666上方形成线路层级电介质层682。线路层级电介质层682包含电介质材料，例如氧化硅。金属互连线路被称为第一层级下部线路结构784，它们可以在复合触点通孔结构782中的相应复合触点通孔结构上穿过线路层级电介质衬里682形成。
参考图23，根据本公开的实施例的第一示例性结构的第四配置可以从图17中所说明的第一示例性结构的第三配置导出。在此配置中，中间电介质材料层665的厚度可在10nm到200nm的范围内，但是也可采用更小和更大的厚度。
参考图24，光致抗蚀剂层(未示出)可以施加在中间电介质材料层665上方，并且可以进行光刻图案化以在下部金属通孔结构82的区域上方形成开口。可以执行各向异性蚀刻过程以穿过中间电介质材料层665传递光致抗蚀剂层中的开口的图案。凹部腔181穿过中间电介质材料层665形成。下部金属通孔结构82的上部部分可以竖直凹入到水平平面以下，所述水平平面包含氮化硅扩散屏障层674的顶部表面。
在一个实施例中，凹部腔181可具有比相应的下伏下部金属通孔结构82更大的宽度(和更大的水平截面积)。在一个实施例中，下伏下部金属通孔结构82的整个顶部表面可以在每个凹部腔181的底部处物理地暴露。在一个实施例中，下部金属通孔结构82的顶部表面和氮化硅扩散屏障层674的环形水平表面可以在每个凹部腔181的底部处物理地暴露。凹部腔181的深度可大于中间电介质材料层665的厚度且小于中间电介质材料层665的厚度和氮化硅扩散屏障层674的厚度的总和。
参考图25，可以通过保形或不保形沉积过程在第一示例性结构的水平顶部表面上沉积钛。例如，可以采用物理气相沉积(PVD)过程或化学气相沉积(CVD)过程在第一示例性结构的水平顶部表面上沉积钛，所述水平顶部表面包含中间电介质材料层665的顶部表面和下部金属通孔结构82的顶部表面。所沉积的钛材料的厚度可小于凹部腔181的深度以部分地填充凹部腔181。
部分地填充凹部腔181的所沉积钛材料的部分构成钛扩散屏障结构83。凹部腔181的剩余部分181′位于钛扩散屏障结构83上方。所沉积钛材料的部分183位于中间电介质材料层665的顶部表面上。钛扩散屏障结构83可基本上由钛组成。
参考图26，在凹部腔181的剩余部分181′中形成金属垫部分89。金属垫部分89可以通过在凹部腔181的剩余部分181′中的每一个中沉积至少一个垫金属材料来形成。例如，可以在凹部腔181的剩余部分181′中的每一个中沉积垫金属氮化物衬里892。垫金属氮化物衬里892可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在凹部腔181的剩余体积181′中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在中间电介质材料层665的顶部表面上方沉积的所沉积金属的部分、垫金属氮化物衬里842和钛层部分183可以通过凹部蚀刻或化学机械平坦化等平坦化过程去除。第二通孔腔中所沉积金属的每个剩余部分构成垫金属填充部分894。垫金属氮化物衬里892划分成多个部分。邻近的垫金属氮化物衬里892和垫金属填充部分894的每个相连组合构成金属垫部分89。
参考图27，在中间电介质材料层665和金属垫部分89上方沉积通孔层级电介质层666。通孔层级电介质层666包含电介质材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、无孔有机硅酸盐玻璃或多孔有机硅酸盐玻璃。通孔层级电介质层666的厚度可在60nm到600nm的范围内，例如在120nm到300nm的范围内，但是也可采用更小和更大的厚度。通孔层级电介质层666可以通过化学气相沉积或原子层沉积来沉积。通孔层级电介质层666可具有平坦顶部表面，即，位于二维水平平面内的顶部表面。
光致抗蚀剂层(未示出)可以施加在通孔层级电介质层666上方，并且可以进行光刻图案化以在金属垫部分89的区域上方形成开口。可以执行各向异性蚀刻过程以穿过通孔层级电介质层666传递光致抗蚀剂层中的开口的图案。第二通孔腔(185A，185G)穿过通孔层级电介质层666形成。相比于第二通孔腔(185A，185G)，通孔腔(81A，81G)在本文中被称为第一通孔腔(81A，81G)。金属垫部分89的顶部表面可以在每个第二通孔腔下面物理地暴露。
在一个实施例中，第二通孔腔可具有比相应的下伏金属垫部分89更小的宽度(和更小的水平截面积)。在一个实施例中，下伏金属垫部分89的顶部表面的中心区可以在每个第二通孔腔的底部处物理地暴露，而下伏金属垫部分89的顶部表面的外围部分没有物理地暴露，即，接触通孔层级电介质层666的底部表面。在一个实施例中，金属垫部分89的环形表面可以接触通孔层级电介质层666的底部表面。
第二通孔腔包含上覆于填充第一活性区触点通孔腔81A的相应下部金属通孔结构82的第二活性区通孔腔，以及上覆于填充第一栅极触点通孔腔81G的相应下部金属通孔结构82的第二栅极通孔腔。第二活性区通孔腔和第二栅极通孔腔可具有相同深度，此深度可与通孔层级电介质层666的厚度相同。
在第二通孔腔中的每一个中沉积至少一个第二金属材料。例如，可以在第二通孔腔中的每一个中沉积上部金属氮化物衬里842。上部金属氮化物衬里842可包含导电金属氮化物材料，例如TiN、TaN和/或WN，并且可用作随后沉积的元素金属的扩散屏障层。上部金属氮化物衬里842可以接触金属垫部分89的物理暴露表面。上部金属氮化物衬里842可以通过物理气相沉积或化学气相沉积形成为连续材料层。
随后，可以通过物理气相沉积、化学气相沉积或电镀在第二通孔腔的剩余体积中沉积钨、铜或铝等金属。在一个实施例中，所述金属可基本上由至少一种金属元素组成，所述金属元素可以是单元素金属元素或提供为层堆叠或合金的多个金属元素。
在通孔层级电介质层666的顶部表面上方沉积的所沉积金属的部分和上部金属氮化物衬里842可以通过凹部蚀刻或化学机械平坦化等平坦化过程去除。第二通孔腔中所沉积金属的每个剩余部分构成上部金属填充部分844。上部金属氮化物衬里842划分成多个部分，其中的每一个部分完全位于第二通孔腔中的相应第二通孔腔内。邻近的上部金属氮化物衬里842和上部金属填充部分844的每个相连组合构成上部金属通孔结构84。每个上部金属通孔结构84可具有位于包含通孔层级电介质层666的顶部表面的水平平面内的顶部表面。
在第一通孔腔(81A或81G)和第二通孔腔(185A或185G)的组合体积内形成复合触点通孔结构782。每个复合触点通孔结构782可包含下部金属通孔结构82、钛扩散屏障结构83、金属垫部分89和上部金属通孔结构84。每个下部金属通孔结构82包括下部金属氮化物衬里822和下部金属填充部分824，每个金属垫部分89包括垫金属氮化物衬里892和垫金属填充部分894，并且每个上部金属通孔结构84包括上部金属氮化物衬里842和上部金属填充部分844。在一个实施例中，复合触点通孔结构782可在钛扩散屏障结构83的层级处具有橫向突出部。确切地说，钛扩散屏障结构83的水平截面积可大于下伏下部金属通孔结构82的水平截面积。此外，钛扩散屏障结构83的水平截面积可大于上覆上部金属通孔结构84的水平截面积。氮化硅扩散屏障层674和钛扩散屏障结构83的组合可提供其中不存在任何从中穿过的开口的连续氢扩散屏障结构，由此充当上覆于氮化硅扩散屏障层674的结构和下伏于氮化硅扩散屏障层674的结构之间的有效氢扩散屏障结构。
参考图28，可以在通孔层级电介质层666上方形成线路层级电介质层682。线路层级电介质层682包含电介质材料，例如氧化硅。金属互连线路被称为第一层级下部线路结构784，它们可以在复合触点通孔结构782中的相应复合触点通孔结构上穿过线路层级电介质衬里682形成。
在分别说明于图6、16、22或28中的第一、第二、第三和第四实施例的结构中，包含氧化硅衬里761、氮化硅衬里762、平坦化电介质层664、氮化硅扩散屏障层674、任选的中间电介质材料层655、通孔层级电介质层666、线路层级电介质层682的这一组所有电介质材料层在本文中被称为近侧电介质层763。参考图29，可以随后在图6、16、22或28中所说明的第一示例性结构的任何实施例上形成额外下部层级电介质材料层(764，766，768)和额外下部金属互连结构(784，786，785，788)。额外下部电介质材料层(764，766，768)包含第一电介质材料层764、蚀刻终止氮化硅层766和上覆于蚀刻终止氮化硅层766的至少一个第二电介质层768。这一组近侧电介质层763、第一电介质材料层764、蚀刻终止氮化硅层766和至少一个第二电介质层768在本文中被称为下部层级电介质层760。
包含下部层级电介质层760的电介质层堆叠充当提供半导体装置的各个节点之间的电布线和随后形成的贯穿存储器层级触点通孔结构的着陆垫的下部金属互连结构780的矩阵。下部金属互连结构780嵌入在下部层级电介质层760的电介质层堆叠内。
下部金属互连结构780的各个元件嵌入在第一电介质材料层764内。下部金属互连结构780包含复合触点通孔结构782、第一层级下部线路结构784、下部金属通孔结构786、任选的中间层级下部线路结构785和最顶部下部金属线路结构788，所述最顶部下部金属线路结构788配置成用作随后形成的贯穿存储器层级触点通孔结构的着陆垫。在此情况下，第一电介质材料层764可以逐层形成，同时在每个相应层级内并入下部金属互连结构780的组件。例如，可以采用单镶嵌过程来形成下部金属互连结构780，并且每一层级的下部金属通孔结构786的可以嵌入在相应通孔层级电介质材料层内，每一层级的下部层级金属线路结构(784，785，788)可以嵌入在相应线路层级电介质材料层内。可替代地，可以采用双重镶嵌过程来形成集成线路和通孔结构，其中的每一个结构包含下部金属线路结构和至少一个下部金属通孔结构。
最顶部下部金属线路结构788可以在第一电介质材料层764的最顶部电介质材料层(其可以是多个电介质材料层)内形成。下部金属互连结构780中的每一个可以包含也可以不包含金属氮化物衬里和金属填充部分。每个金属氮化物衬里可包含导电金属氮化物材料，例如TiN、TaN和/或WN。每个金属填充部分可包含元素金属(例如，Cu、W、Al、Co、Ru)或具有至少两种金属的金属间合金。最顶部下部金属线路结构788的顶部表面和第一电介质材料层764的最顶部表面可以通过化学机械平坦化等平坦化过程来平坦化。在此情况下，最顶部下部金属线路结构788的顶部表面和第一电介质材料层764的最顶部表面可以在平行于衬底8的顶部表面的水平平面内。
蚀刻终止氮化硅层766可以直接在最顶部下部金属线路结构788的顶部表面和第一电介质材料层764的最顶部表面上形成。可替代地，第一电介质材料层764的一部分可在蚀刻终止氮化硅层766下面位于最顶部下部金属线路结构788的顶部表面上。在一个实施例中，蚀刻终止氮化硅层766是具有组合物Si3N4的大体上理想配比的氮化硅层。
所述至少一个第二电介质材料层768可包含单个电介质材料层或多个电介质材料层。所述至少一个第二电介质材料层768当中的每个电介质材料层可包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一个。在一个实施例中，所述至少一个第二材料层768可包括或基本上由以下组成：具有不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层。
任选的金属材料层和半导体材料层可以在所述至少一个第二电介质材料层768上方或在其图案化凹部内沉积，并且进行光刻图案化以提供任选的平坦导电材料层6和平坦半导体材料层10。任选的平坦导电材料层6(如果存在)为流入或流出平坦半导体材料层10的电流提供高导电性传导路径。任选的平坦导电材料层6包含导电材料，例如金属(例如，钨)、金属化合物(例如，TiN或金属硅化物，如硅化钨)，或重掺杂半导体材料。例如，任选的平坦导电材料层6可包含具有在3nm到100nm的范围内的厚度的钨层，但是也可采用更小和更大的厚度。金属氮化物层(未示出)可以在平坦导电材料层6的顶部上提供为扩散屏障层。在一个实施例中，平坦导电材料层6可用作完整存储器装置中的源极线。替代地或另外，平坦导电材料层6可包括蚀刻终止层，并且可包括任何合适的导电、半导电或绝缘层。
平坦半导体材料层10可包含用于随后形成的三维存储器装置阵列的水平半导体通道和/或源极区。任选的平坦导电材料层6的厚度可在5nm到100nm的范围内，但是也可采用更小和更大的厚度。平坦半导体材料层10的厚度可在30nm到300nm的范围内，但是也可采用更小和更大的厚度。
平坦半导体材料层10包含半导体材料，其可包含至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料，和/或本领域中已知的其它半导体材料。在一个实施例中，平坦半导体材料层10可包含多晶半导体材料(例如，多晶硅或多晶硅锗合金)，或在后续处理步骤(例如，退火步骤)中转换成多晶半导体材料的非结晶半导体材料(例如，非晶硅或硅锗合金)。平坦半导体材料层10可以在半导体衬底8(例如，硅晶片)上的半导体装置子集的正上方形成。如本文中所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方，并且第一元件的区域和第二元件的区域在平面图中(即，沿着垂直于衬底半导体层9的顶部表面的竖直平面或方向)具有区域重叠，那么第一元件位于第二元件的“正上方”。在一个实施例中，平坦半导体材料层10或其部分可掺杂有电掺杂剂，电掺杂剂可以是p型掺杂剂或n型掺杂剂。平坦半导体材料层10中的掺杂剂的导电性类型在本文中被称为第一导电类型。
任选的平坦导电材料层6和平坦半导体材料层10可以进行图案化以在随后其中将形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构的区域中提供开口。在一个实施例中，任选的平坦导电材料层6和平坦半导体材料层10中的开口可以在随后其中将形成包含存储器堆叠结构的三维存储器阵列的存储器阵列区100的区域内形成。此外，任选的平坦导电材料层6和平坦半导体材料层10中的额外开口可以在随后其中将形成接触字线导电层的触点通孔结构的触点区200的区域内形成。
半导体装置的区域及下部层级电介质层760和下部金属互连结构780的组合在本文中称为下伏外围装置区700，它位于随后形成的存储器层级组合件下方，并且包含存储器层级组合件的外围装置。下部金属互连结构780嵌入在下部层级电介质层760中。
在一个实施例中，可选择下部金属互连结构780的图案，使得最顶部下部金属线路结构788(其为位于下部金属互连结构780的最顶部部分处的下部金属互连结构780的子集)可以为随后形成的贯穿存储器层级触点通孔结构提供着陆垫结构。
参考图30，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，且每个第二材料层可包含不同于所述第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文中被称为第一层层级，且随后紧接在第一层层级上方形成的交替堆叠的层级在本文中被称为第二层层级，等等。
第一层交替堆叠可包含作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施例中，第一间隔物材料层可以是随后替换为导电层的牺牲材料层。在另一实施例中，第一间隔物材料层可以是随后不会替换为其它层的导电层。尽管本公开是采用其中牺牲材料层替换为导电层的实施例来描述的，但是本文明确地涵盖其中间隔物材料层形成为导电层(由此不需要执行替换过程)的实施例。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可包含第一绝缘材料，且每个第一牺牲材料层142可包含第一牺牲材料。交替的多个第一绝缘层132和第一牺牲材料层142在平坦半导体材料层10上方形成。如本文中所使用，“牺牲材料”是指在后续处理步骤期间去除的材料。
如本文中所使用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。第一元件的非交替多个中的端部元件的每一实例的两侧与第二元件的两个实例邻接，并且第二元件的非交替多个中的端部元件的每一实例的两端与第一元件的两个实例邻接。第一元件当中可具有相同厚度，或者可具有不同厚度。第二元件当中可具有相同厚度，或者可具有不同厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或第二材料层的实例，并且可以结束于第一材料层的实例或第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替多个内周期性地重复的单元。
第一层交替堆叠(132，142)可包含由第一材料构成的第一绝缘层132和由不同于第一材料的第二材料构成的第一牺牲材料层142。第一绝缘层132的第一材料可以是至少一个绝缘材料。第一绝缘层132可以采用的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、二氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是可以相对于第一绝缘层132的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除过程以至少是第二材料的去除速率的两倍的速率去除第一材料，那么第一材料的去除“相对于”第二材料是“选择性的”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为相对于第二材料的第一材料的去除过程的“选择性”。
第一牺牲材料层142可包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料随后可以替换为导电电极，此导电电极例如可用作竖直NAND装置的控制栅极电极。在一个实施例中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施例中，第一绝缘层132可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。第一绝缘层132的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果第一绝缘层132采用氧化硅，那么可以采用正硅酸四乙酯(TEOS)作为CVD过程的前驱体材料。第一牺牲材料层142的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm到50nm的范围内，但是每个第一绝缘层132和每个第一牺牲材料层142可以采用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复数目可在2到1,024的范围内，且通常在8到256的范围内，但是也可采用更大的重复数目。在一个实施例中，第一层交替堆叠(132，142)中的每个第一牺牲材料层142可具有在每个相应第一牺牲材料层142内大体上恒定的均匀厚度。
随后，在堆叠(132，142)上方形成第一绝缘顶盖层170。第一绝缘顶盖层170包含电介质材料，它可以是第一绝缘层132可以采用的任何电介质材料。在一个实施例中，第一绝缘顶盖层170包含与第一绝缘层132相同的电介质材料。绝缘顶盖层170的厚度可在20nm到300nm的范围内，但是也可采用更小和更大的厚度。
参考图31，第一绝缘顶盖层170和第一层交替堆叠(132，142)可以进行图案化以在字线触点通孔区200中形成第一阶梯式表面。字线触点通孔区200可包含其中形成第一阶梯式表面的相应第一阶梯式区域，以及其中随后将在第二层结构(其随后将在第一层结构上方形成)和/或额外层结构中形成额外阶梯式表面的第二阶梯式区域。第一阶梯式表面可以例如通过以下操作来形成：形成其中具有开口的掩模层，蚀刻第一绝缘顶盖层170的层级内的腔，迭代地扩展已蚀刻区域，并且通过蚀刻位于已蚀刻区域内的已蚀刻腔的底部表面正下方的每对第一绝缘层132和第一牺牲材料层142来使腔竖直凹入。可以沉积电介质材料以填充第一阶梯式腔，从而形成第一层逆向阶梯式电介质材料部分165。如本文中所使用，“逆向阶梯式”元件是指具有阶梯式表面和依据与上面存在所述元件的衬底的顶部表面相隔的竖直距离而单调增加的水平截面积的元件。第一层交替堆叠(132，142)和第一层逆向阶梯式电介质材料部分165共同构成第一层结构，它是随后进行修改的处理中结构。第一层逆向阶梯式电介质材料部分165是存储器层级电介质材料部分，即，在随后将形成存储器单元的存储器层级处形成的电介质材料部分，并且在第一层交替堆叠(132，142)的层级处在平坦半导体材料层10上方形成。
参考图32A和32B，可以任选地在第一层结构(132，142，165，170)上方沉积层间电介质层180。层间电介质层180包含电介质材料，例如氧化硅。层间电介质层180的厚度可在30nm到300nm的范围内，但是也可采用更小和更大的厚度。第一层交替堆叠(132，142)中阶梯S的位置示出为虚线。
可以形成第一层存储器开口149和第一层支撑开口119。第一层存储器开口149和第一层支撑开口119穿过第一层交替堆叠(132，142)至少延伸到平坦半导体材料层10的顶部表面。第一层存储器开口149可以在随后将形成包含存储器元件竖直堆叠的存储器堆叠结构的位置处形成于存储器阵列区100中。第一层支撑开口119可以在字线触点通孔区200中形成。例如，至少包含光致抗蚀剂层的光刻材料堆叠(未示出)可以在第一绝缘顶盖层170(和任选的层间电介质层180(如果存在))上方形成，并且可以进行光刻图案化以在光刻材料堆叠内形成开口。光刻材料堆叠中的图案可以穿过第一绝缘顶盖层170(和任选的层间电介质层180)并通过将图案化光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻穿过整个第一层交替堆叠(132，142)来传递。第一绝缘顶盖层170(和任选的层间电介质层180)的部分及下伏于图案化光刻材料堆叠中的开口的第一层交替堆叠(132，142)进行蚀刻以形成第一层存储器开口149和第一层支撑开口119。换句话说，图案化光刻材料堆叠中的图案穿过第一绝缘顶盖层170和第一层交替堆叠(132，142)的传递形成第一层存储器开口149和第一层支撑开口119。
在一个实施例中，用于穿过第一层交替堆叠(132，142)的材料蚀刻的各向异性蚀刻过程的化学反应可以交替以优化第一层交替堆叠(132，142)中第一和第二材料的蚀刻。例如，各向异性蚀刻可以是一系列反应离子蚀刻或单个蚀刻(例如，CF4/O2/Ar蚀刻)。第一层存储器开口149和支撑开口119的侧壁可以是大体上竖直的，或者可以是锥形。随后，图案化光刻材料堆叠可以例如通过灰化去除。
任选地，在层间电介质层180的层级处第一层存储器开口149和第一层支撑开口119的部分可以通过各向同性蚀刻横向扩展。例如，如果层间电介质层180包括蚀刻速率高于第一绝缘层132(其可包含未掺杂硅酸盐玻璃)的电介质材料(例如，硼硅玻璃)，那么可以采用各向同性蚀刻(例如，采用HF的湿式蚀刻)扩展在层间电介质层180的层级处第一层存储器开口的横向尺寸。第一层存储器开口149(和第一层支撑开口119)中位于层间电介质层180的层级处的部分可以任选地加宽，以便为随后穿过第二层交替堆叠(随后在形成第二层存储器开口之前形成)形成的第二层存储器开口提供较大的着陆垫。
参考图33，可以在第一层存储器开口149中形成牺牲存储器开口填充部分148，并且可以在第一层支撑开口119中形成牺牲支撑开口填充部分118。例如，在第一层存储器开口149和第一层支撑开口119中沉积牺牲填充材料层。牺牲填充材料层包含随后可以相对于第一绝缘体层132和第一牺牲材料层142的材料选择性地去除的牺牲材料。在一个实施例中，牺牲填充材料层可包含半导体材料，例如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V合成半导体材料或其组合。任选地，在沉积牺牲填充材料层之前可以采用薄蚀刻终止层(例如，具有在1nm到3nm的范围内的厚度的氧化硅层)。牺牲填充材料层可以通过不保形沉积或保形沉积方法来形成。在另一实施例中，牺牲填充材料层可包含随后可以通过灰化去除的非晶硅或含碳材料(例如，非晶碳或类金刚石碳)。
所沉积牺牲材料的部分可以从第一绝缘顶盖层170(和任选的层间电介质层180(如果存在))上方去除。例如，牺牲填充材料层可以采用平坦化过程而凹入到第一绝缘顶盖层170(和任选的层间电介质层180)的顶部表面。平坦化过程可包含凹部蚀刻、化学机械平坦化(CMP)或其组合。第一绝缘层170(以及任选地层180(如果存在))的顶部表面可以用作蚀刻终止层或平坦化终止层。第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲存储器开口填充部分148。第一层支撑开口119中的牺牲材料的每个剩余部分构成牺牲支撑开口填充部分118。牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的顶部表面可以与层间电介质层180(或第一绝缘顶盖层170，如果层间电介质层180不存在的话)的顶部表面共平面。牺牲存储器开口填充部分148和牺牲支撑开口填充部分118中可以包含也可以不包含腔。
参考图34，可以在第一层结构(132，142，170，148，118)上方形成第二层结构。第二层结构可包含绝缘层和间隔物材料层的额外交替堆叠，间隔物材料层可以是牺牲材料层。例如，可以随后在第一交替堆叠(132，142)的顶部表面上形成材料层的第二层交替堆叠(232，242)。第二堆叠(232，242)包含交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，且每个第四材料层可包含不同于第三材料的第四材料。在一个实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，且第四材料层可以是在每对竖直相邻的第二绝缘层232之间提供竖直间隔的第二间隔物材料层。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一个绝缘材料。第二牺牲材料层242的第四材料可以是可相对于第二绝缘层232的第三材料选择性地去除的牺牲材料。第二牺牲材料层242可包括绝缘材料、半导体材料或导电材料。随后，第二牺牲材料层242的第四材料可以替换为导电电极，此导电电极可例如用作竖直NAND装置的控制栅极电极。
在一个实施例中，每个第二绝缘层232可包含第二绝缘材料，且每个第二牺牲材料层242可包含第二牺牲材料。在此情况下，第二堆叠(232，242)可包含交替的多个第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以例如通过化学气相沉积(CVD)来沉积。第二牺牲材料层242的第四材料可以例如通过CVD或原子层沉积(ALD)来形成。
第二绝缘层232的第三材料可以是至少一个绝缘材料。第二绝缘层232可以采用的绝缘材料可以是第一绝缘层132可以采用的任何材料。第二牺牲材料层242的第四材料是可以相对于第二绝缘层232的第三材料选择性地去除的牺牲材料。第二牺牲材料层242可以采用的牺牲材料可以是第一牺牲材料层142可以采用的任何材料。在一个实施例中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm到50nm的范围内，但是每个第二绝缘层232和每个第二牺牲材料层242可以采用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复数目可在2到1,024的范围内，且通常在8到256的范围内，但是也可采用更大的重复数目。在一个实施例中，第二堆叠(232，242)中的每个第二牺牲材料层242可具有在每个相应第二牺牲材料层242内大体上恒定的均匀厚度。
第二阶梯式区域中的第二阶梯式表面可以采用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤在字线触点通孔区200中形成，但对至少一个掩蔽层的图案进行了合适的调整。第二层逆向阶梯式电介质材料部分265可以在字线触点通孔区200中的第二阶梯式表面上方形成。第二层逆向阶梯式电介质材料部分265是存储器层级电介质材料部分，即，在随后将形成存储器单元的存储器层级处形成的电介质材料部分，并且在第二层交替堆叠(232，242)的层级处在平坦半导体材料层10上方形成。
随后，可以在第二层交替堆叠(232，242)上方形成第二绝缘顶盖层270。第二绝缘顶盖层270包含不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘顶盖层270可包含氧化硅。在一个实施例中，第一和第二牺牲材料层(142，242)可包括氮化硅。
一般来说，可以在平坦半导体材料层10上方形成绝缘层(132，232)和间隔物材料层(例如，牺牲材料层(142，242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132，142，232，242)上的台阶区上方形成至少一个逆向阶梯式电介质材料部分(165，265)。
任选地，漏极选择层级浅沟槽隔离结构72可以穿过第二层交替堆叠(232，242)的上部部分中的层子集形成。被漏极选择层级浅沟槽隔离结构72分割的第二牺牲材料层242对应于随后其中形成漏极选择层级导电层的层级。漏极选择层级浅沟槽隔离结构72包含电介质材料，例如氧化硅。
参考图35A和35B，延伸穿过第二层结构(232，242，270，265)的第二层存储器开口249和第二层支撑开口219在上覆于牺牲存储器开口填充部分148的区域中形成。光致抗蚀剂层可以施加在第二层结构(232，242，270，265)上方，并且可以进行光刻图案化以形成与牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的图案相同的图案，即，与第一层存储器开口149和第一层支撑开口119的图案相同的图案。可以执行各向异性蚀刻以穿过第二层结构(232，242，270，265)传递光刻图案化光刻胶层的图案。在一个实施例中，用于穿过第二层交替堆叠(232，242)的材料蚀刻的各向异性蚀刻过程的化学反应可以交替以优化第二层交替堆叠(232，242)中交替材料层的蚀刻。例如，各向异性蚀刻可以是一系列反应离子蚀刻。图案化光刻材料堆叠可以例如通过灰化在各向异性蚀刻过程之后去除。
下伏牺牲存储器开口填充部分148的顶部表面可以在每个第二层存储器开口249的底部处物理地暴露。下伏牺牲支撑开口填充部分118的顶部表面可以在每个第二层支撑开口219的底部处物理地暴露。在牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的顶部表面物理地暴露之后，可以执行蚀刻过程，其相对于第二层交替堆叠(232，242)和第一层交替堆叠(132，142)的材料选择性地去除牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的牺牲材料(例如，C4F8/O2/Ar蚀刻和/或湿式蚀刻)。
在去除牺牲存储器开口填充部分148后，每对竖直邻接的第二层存储器开口249和第一层存储器开口149形成延伸穿过第一层交替堆叠(132，142)和第二层交替堆叠(232，242)的连续腔。同样地，在去除牺牲支撑开口填充部分118后，每对竖直邻接的第二层支撑开口219和第一层支撑开口119形成延伸穿过第一层交替堆叠(132，142)和第二层交替堆叠(232，242)的连续腔。所述连续腔在本文中分别被称为存储器开口(或层间存储器开口)和支撑开口(或层间支撑开口)。平坦半导体材料层10的顶部表面可以在每个存储器开口的底部处和在每个支撑开口的底部处物理地暴露。第一层交替堆叠(132，142)和第二层交替堆叠(232，242)中阶梯S的位置示出为虚线。
参考图36，在每个存储器开口内形成存储器开口填充结构58，并且在每个支撑开口内形成支撑柱结构20。存储器开口填充结构58和支撑柱结构20可包含同一组组件，并且可以同时形成。
图37A至37H提供在形成存储器开口填充结构58或支撑柱结构20期间存储器开口49或支撑开口(119，219)的连续横截面图。尽管在图37A至37H中说明了存储器开口49的结构改变，但是应理解，在同一组处理步骤期间，相同的结构改变可以在每个存储器开口49和支撑开口(119，219)中的每一个中产生。
参考图37A，说明图14的示例性装置结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。同样地，每个支撑开口(119，219)延伸穿过第一层结构和第二层结构。
参考图37B，可以在每个存储器开口49和每个支撑开口(119，219)的底部部分处例如通过选择性半导体沉积过程形成任选的底座通道部分(例如，外延底座)11。在一个实施例中，底座通道部分11可以掺杂有导电性类型与平坦半导体材料层10相同的电掺杂剂。在一个实施例中，随后可以通过用相应的导电材料层替换位于包含底座通道部分11的顶部表面的水平平面下面的每个牺牲材料层142来形成至少一个源极选择栅极电极。腔49′存在于底座通道部分11上方存储器开口49(或支撑开口)的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有导电性类型与平坦半导体材料层10相同的掺杂。
参考图37C，包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和任选的第一半导体通道层601的层堆叠可以在存储器开口49中依序沉积。
阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧气的电介质材料。电介质金属氧化物可以基本上由所述至少一种金属元素和氧气组成，或者可以基本上由所述至少一种金属元素、氧气和氮等至少一种非金属元素组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数的电介质金属氧化物，即，具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、二氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的掺氮化合物、它们的合金，以及它们的堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液态源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。随后，电介质金属氧化物层可用作阻止所存储的电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个电介质金属氧化层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可以通过例如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。可替代地，可以省略阻挡电介质层52，并且可以在随后形成的存储器膜的表面上形成背侧凹部之后形成背侧阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是包含电介质电荷捕获材料的电荷捕获材料的连续层或图案化离散部分，所述电介质电荷捕获材料可以是例如氮化硅。可替代地，电荷存储层54可包含掺杂多晶硅等导电材料或金属材料的连续层或图案化离散部分，所述金属材料例如通过形成在牺牲材料层(142，242)中的橫向凹部内而图案化到多个电隔离部分(例如，浮动栅极)中。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层(142，242)和绝缘层(132，232)可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一实施例中，牺牲材料层(142，242)可以相对于绝缘层(132，232)的侧壁而横向凹入，且可以采用沉积过程和各向异性蚀刻过程的组合将电荷存储层54形成为竖直间隔开的多个存储器材料部分。尽管本公开是采用其中电荷存储层54是单个连续层的实施例来描述的，但是本文明确涵盖其中电荷存储层54替换为竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)的实施例。
电荷存储层54可以形成为具有均质组成的单个电荷存储层，或者可包含多个电荷存储层的堆叠。多个电荷存储层(若采用)可包括多个间隔开的浮动栅极材料层，这些层含有导电材料(例如，钨、钼、钽、钛、铂、钌及其合金等金属，或硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一个元素半导体元件或至少一个合成半导体材料的多晶或非结晶半导体材料)。替代地或另外，电荷存储层54可包括绝缘电荷捕获材料，例如一个或多个氮化硅区段。可替代地，电荷存储层54可包括金属纳米粒子等导电纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含电介质材料，可以在合适的电偏压条件下穿过所述电介质材料执行电荷隧穿。可通过热载流子注入或依据要形成的单片三维NAND串存储器装置的操作模式通过Fowler-Nordheim隧穿诱导电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
任选的第一半导体通道层601包含半导体材料，例如至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，第一半导体通道层601包含非晶硅或多晶硅。第一半导体通道层601可以通过低压化学气相沉积(LPCVD)等保形沉积方法来形成。第一半导体通道层601的厚度可在2nm到10nm的范围内，但是也可采用更小和更大的厚度。在每个存储器开口49中未用所沉积材料层(52，54，56，601)填充的体积中形成腔49′。
参考图37D，任选的第一半导体通道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52采用至少一个各向异性蚀刻过程依序进行各向异性蚀刻。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中位于第二绝缘顶盖层270的顶部表面上方的部分可以通过至少一个各向异性蚀刻过程去除。此外，可以去除第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中在每个腔49′的底部处的水平部分以在其剩余部分中形成开口。第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个可以采用相应的蚀刻化学反应通过相应的各向异性蚀刻过程来蚀刻，所述蚀刻化学反应对于各个材料层来说可以是相同的，也可以不是相同的。
第一半导体通道层601的每个剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮动栅极材料。在一个实施例中，每个电荷存储层54可包含在编程后存储电荷的电荷存储区的竖直堆叠。在一个实施例中，电荷存储层54可以是其中邻近牺牲材料层(142，242)的每个部分构成电荷存储区的电荷存储层。
底座通道部分11的表面(或在不采用底座通道部分11的情况下，平坦半导体材料层10的表面)可以在穿过第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口下方物理地暴露。任选地，在每个腔49′的底部处的物理暴露半导体表面可以竖直凹入，使得腔49′下方的凹入半导体表面相对于底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直地偏移一凹部距离。隧穿电介质层56位于电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，其包含通过阻挡电介质层52和隧穿电介质层56与周围材料隔离的多个电荷存储区(体现为电荷存储层54)。在一个实施例中，第一半导体通道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可具有竖直重合的侧壁。
参考图37E，如果省略底座通道部分11，那么可以直接在底座通道部分11或半导体材料层10的半导体表面上沉积第二半导体通道层602，并且可以直接在第一半导体通道层601上沉积第二半导体通道层602。第二半导体通道层602包含半导体材料，例如至少一个元素半导体材料、至少一个III-V合成半导体材料、至少一个II-VI合成半导体材料、至少一个有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，第二半导体通道层602包含非晶硅或多晶硅。第二半导体通道层602可以通过低压化学气相沉积(LPCVD)等保形沉积方法来形成。第二半导体通道层602的厚度可在2nm到10nm的范围内，但是也可采用更小和更大的厚度。第二半导体通道层602可以部分地填充每个存储器开口中的腔49′，也可以完全填充每个存储器开口中的腔。
第一半导体通道层601和第二半导体通道层602的材料统称为半导体通道材料。换句话说，半导体通道材料是第一半导体通道层601和第二半导体通道层602中的一组所有半导体材料。在另一实施例中，第一半导体通道层601可以在沉积第二半导体通道层602之前完全去除。在此情况下，半导体通道材料只包含第二半导体通道层602。
参考图37F，在每个存储器开口中的腔49′没有被第二半导体通道层602完全填充的情况下，可以在腔49′中沉积电介质芯层62L以填充每个存储器开口内的腔49′的任何剩余部分。电介质芯层62L包含电介质材料，例如氧化硅或有机硅酸盐玻璃。电介质芯层62L可以通过低压化学气相沉积(LPCVD)等保形沉积方法或通过旋涂等自平坦化沉积过程来沉积。
参考图37G，电介质芯层62L的水平部分可以例如通过从第二绝缘顶盖层270的顶部表面上方进行凹部蚀刻来去除。电介质芯层62L的每个剩余部分构成电介质芯62。此外，第二半导体通道层602中位于第二绝缘顶盖层270的顶部表面上方的水平部分可以通过平坦化过程去除，所述平坦化过程可采用凹部蚀刻或化学机械平坦化(CMP)。第二半导体通道层602的每个剩余部分可以完全位于存储器开口49内或完全位于支撑开口(119，219)内。
每对邻接的第一半导体通道层601和第二半导体通道层602可共同形成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时，电流可通过所述竖直半导体通道60流动。隧穿电介质层56被电荷存储层54环绕，并且被竖直半导体通道60的一部分横向环绕。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，其能够以宏观保持时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，并且阻挡电介质层随后可以在形成背侧凹部之后形成。如本文中所使用，宏观保持时间是指适用于存储器装置用作永久性存储器装置的保持时间，例如超过24小时的保持时间。
参考图37H，每个电介质芯62的顶部表面可以在每个存储器开口内进一步例如通过凹部蚀刻凹入到位于第二绝缘顶盖层270的顶部表面和第二绝缘顶盖层270的底部表面之间的深度。漏极区63可以通过在电介质芯62上方在每个凹入区内沉积掺杂半导体材料来形成。漏极区63可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，那么第二导电类型是n型，且反之亦然。漏极区63中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但是也可采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。可以从第二绝缘顶盖层270的顶部表面上方例如通过化学机械平坦化(CMP)或凹部蚀刻来去除所沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内存储器膜50和竖直半导体通道60(其为竖直半导体通道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器开口49内底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合构成存储器开口填充结构58。每个支撑开口(119，219)内底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口(119，219)，并且构成支撑柱结构20。
第一层结构(132，142，170，165)、第二层结构(232，242，270，265)、层间电介质层180、存储器开口填充结构58和支撑柱结构20共同构成存储器层级组合件。存储器层级组合件在平坦半导体材料层10上方形成，使得平坦半导体材料层10包含电连接到存储器堆叠结构55内的竖直半导体通道60的水平半导体通道。
参考图38A和38B，可以在存储器层级组合件上方形成第一触点层级电介质层280。第一触点层级电介质层280在触点层级处形成，各个触点通孔结构随后穿过所述触点层级形成为漏极区63和在后续处理步骤中替换牺牲材料层(142，242)的各个导电层。
参考图39A和39B，随后穿过第一触点层级电介质层280和存储器层级组合件形成背侧触点沟槽79。例如，光致抗蚀剂层可以在第一触点层级电介质层280上方施加并进行光刻图案化，以形成沿着第一水平方向hd1延伸的细长开口。执行各向异性蚀刻以穿过第一触点层级电介质层280和存储器层级组合件将图案化光致抗蚀剂层中的图案传递到平坦半导体材料层10的顶部表面。随后可以例如通过灰化去除光致抗蚀剂层。
背侧触点沟槽79沿着第一水平方向hd1延伸，因此沿着第一水平方向hd1延长。背侧触点沟槽79彼此之间可以沿着第二水平方向hd2横向间隔开，所述第二水平方向hd2可以垂直于第一水平方向hd1。背侧触点沟槽79可延伸穿过存储器阵列区(例如，存储器平面)100和字线触点通孔区200。背侧触点沟槽79的第一子集横向划分存储器层级组合件(例如，将其划分成存储器块)。
参考图40A和40B，可以例如采用各向同性蚀刻过程将相对于第一和第二绝缘层(132，232)、第一和第二绝缘顶盖层(170，270)的材料以及存储器膜50的最外层的材料选择性地蚀刻第一和第二牺牲材料层(142，242)的材料的蚀刻剂引入到背侧触点沟槽79。第一背侧凹部在从中去除第一牺牲材料层142的体积中形成。第二背侧凹部在从中去除第二牺牲材料层242的体积中形成。在一个实施例中，第一和第二牺牲材料层(142，242)可包含氮化硅，并且第一和第二绝缘层(132，232)的材料可以是氧化硅。在另一实施例中，第一和第二牺牲材料层(142，242)可包含半导体材料，例如锗或硅锗合金，并且第一和第二绝缘层(132，232)的材料可选自氧化硅和氮化硅。
各向同性蚀刻过程可以是采用湿式蚀刻溶液的湿式蚀刻过程，也可以是其中将呈气相的蚀刻剂引入到背侧触点沟槽79中的气相(干燥)蚀刻过程。例如，如果第一和第二牺牲材料层(142，242)包含氮化硅，那么蚀刻过程可以是湿式蚀刻过程，其中第一示例性结构浸没在包含磷酸的湿式蚀刻贮槽内，所述磷酸相对于氧化硅、硅和本领域中采用的各种其它材料选择性地蚀刻氮化硅。在牺牲材料层(142，242)包括半导体材料的情况下，可以采用湿式蚀刻过程(其可以采用湿润蚀刻剂，例如KOH溶液)或干式蚀刻过程(其可包含气相HCl)。
第一和第二背侧凹部中的每一个可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，第一和第二背侧凹部中的每一个的横向尺寸可大于相应背侧凹部的高度。多个第一背侧凹部可以在从中去除第一牺牲材料层142的材料的体积中形成。多个第二背侧凹部可以在从中去除第二牺牲材料层242的材料的体积中形成。第一和第二背侧凹部中的每一个可大体上平行于衬底半导体层9的顶部表面来延伸。背侧凹部的竖直边界可以是下伏绝缘层(132或232)的顶部表面和上覆绝缘层(132或232)的底部表面。在一个实施例中，贯穿第一和第二背侧凹部中的每一个可具有均匀高度。
在一个实施例中，在去除第一和第二牺牲材料层(142，242)之后，每个底座通道部分11的侧壁表面可以在每个最底部的第一背侧凹部处物理地暴露。此外，平坦半导体材料层10的顶部表面可以在每个背侧触点沟槽79的底部处物理地暴露。环形电介质间隔物(未示出)可以通过氧化底座通道部分11的物理暴露外围部分而在每个底座通道部分11周围形成。此外，在形成环形电介质间隔物的同时，可以由平坦半导体材料层10的每个物理暴露表面部分形成半导体氧化物部分(未示出)。
背侧阻挡电介质层(未示出)可任选地沉积在背侧凹部和背侧触点沟槽79中和第一触点层级电介质层280上方。背侧阻挡电介质层可以沉积在存储器堆叠结构55的外表面的物理暴露部分上。背侧阻挡电介质层包含电介质材料，例如电介质金属氧化物、氧化硅或其组合。如果采用，那么背侧阻挡电介质层可以通过原子层沉积或化学气相沉积等保形沉积过程来形成。背侧阻挡电介质层的厚度可在1nm到60nm的范围内，但是也可采用更小和更大的厚度。
至少一个导电材料可以沉积在多个背侧凹部中、在背侧触点沟槽79的侧壁上和在第一触点层级电介质层280上方。所述至少一个导电材料可包含至少一个金属材料，即，包含至少一种金属元素的导电材料。
多个第一导电层146可以在多个第一背侧凹部中形成，多个第二导电层246可以在多个第二背侧凹部中形成，且连续金属材料层(未示出)可以在每个背侧触点沟槽79的侧壁上和第一触点层级电介质层280上方形成。因此，第一和第二牺牲材料层(142，242)可以分别替换为第一和第二导电材料层(146，246)。确切地说，每个第一牺牲材料层142可以替换为背侧阻挡电介质层和第一导电层146的任选部分，且每个第二牺牲材料层242可以替换为背侧阻挡电介质层和第二导电层246的任选部分。在每个背侧触点沟槽79中未用连续金属材料层填充的部分中存在背侧腔。
金属材料可以通过保形沉积方法来沉积，保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电极电镀、电镀或其组合。金属材料可以是元素金属、至少两个元素金属的金属间合金、至少一个元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、金属硅化物等导电金属半导体合金、它们的合金，以及它们的组合或堆叠。可以沉积在背侧凹部中的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可包括钨和/或金属氮化物等金属。在一个实施例中，用于填充背侧凹部的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施例中，金属材料可以通过化学气相沉积或原子层沉积来沉积。
可以从背侧触点沟槽79内部去除残余导电材料。确切地说，可以从每个背侧触点沟槽79的侧壁并从第一触点层级电介质层280上方例如通过各向异性或各向同性蚀刻来回蚀连续金属材料层的所沉积金属材料。第一背侧凹部中所沉积金属材料的每个剩余部分构成第一导电层146。第二背侧凹部中所沉积金属材料的每个剩余部分构成第二导电层246。每个导电层(146，246)可以是导电线结构。
位于漏极选择层级浅沟槽隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。位于环形电介质间隔物(未示出)的每一层级处的第一导电层146的子集构成源极选择栅极电极。位于漏极选择栅极电极和源极选择栅极电极之间的导电层(146，246)的子集可用作位于相同层级处的控制栅极和字线的组合。每个导电层(146，246)内的控制栅极电极是包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。
存储器堆叠结构55中的每一个包括位于导电层(146，246)的每一层级处的存储器元件竖直堆叠。导电层(146，246)的子集可包括存储器元件的字线。下伏外围装置区700中的半导体装置可包括字线开关装置，其配置成控制相应字线的偏置电压。存储器层级组合件位于衬底半导体层9上方。存储器层级组合件包含至少一个交替堆叠(132，146，232，246)和竖直延伸穿过所述至少一个交替堆叠(132，146，232，246)的存储器堆叠结构55。所述至少一个交替堆叠(132，146，232，246)中的每一个包含相应绝缘层(132或232)和相应导电层(146或246)的交替层。所述至少一个交替堆叠(132，146，232，246)包括台阶区，其包含其中每个下伏导电层(146，246)沿着第一水平方向hd1延伸得比存储器层级组合件中的任何上覆导电层(146，246)远的阶台。
可以将与平坦半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂植入到平坦半导体材料层10的表面部分中，以在每个背侧触点沟槽79的底部表面下方形成源极区61。可以在每个背侧触点沟槽79的周边处例如通过保形绝缘材料(例如，氧化硅)的沉积和后续的各向异性蚀刻来形成包含电介质材料的绝缘间隔物74。在去除所沉积的保形绝缘材料的水平部分中的竖直部分的各向异性蚀刻期间，第一触点层级电介质层280可能会因为附带蚀刻而变薄。
保形绝缘材料层可以沉积在背侧触点沟槽79中，并且可以进行各向异性蚀刻以形成绝缘间隔物74。绝缘间隔物74包含绝缘材料，例如氧化硅、氮化硅和/或电介质金属氧化物。在每个绝缘间隔物74内存在沿着第一水平方向hd1横向延伸的腔。
可以在每个背侧触点沟槽79的剩余体积中例如通过沉积至少一个导电材料并从包含第一触点层级电介质层280的顶部表面的水平平面上方去除所沉积的至少一个导电材料的多余部分来形成背侧触点通孔结构，所述去除是通过化学机械平坦化或凹部蚀刻等平坦化过程来进行的。背侧触点通孔结构在所有橫向方向上都是电绝缘的，并且沿着第一水平方向hd1横向延长。因而，背侧触点通孔结构在本文中被称为横向延长的触点通孔结构76。如本文中所使用，如果结构沿着第一水平方向的最大横向尺寸比结构沿着垂直于第一水平方向的第二水平方向的最大横向尺寸大至少5倍，那么此结构是“横向延长的”。
任选地，每个横向延长的触点通孔结构76可包含多个背侧触点通孔部分，例如下部背侧触点通孔部分和上部背侧触点通孔部分。在说明性实例中，下部背侧触点通孔部分可包含掺杂半导体材料(例如，掺杂多晶硅)，并且可通过沉积掺杂半导体材料层以填充背侧触点沟槽79并从背侧触点沟槽79的上部部分去除所沉积的掺杂半导体材料来形成。上部背侧触点通孔部分可包含至少一个金属材料(例如，TiN衬里和W填充材料的组合)，并且可通过在下部背侧触点通孔部分上方沉积所述至少一个金属材料并从包含第一触点层级电介质层280的顶部表面的水平平面上方去除所述至少一个金属材料的多余部分来形成。第一触点层级电介质层280可以在平坦化过程的后一部分期间进行薄化和去除，这可以采用化学机械平坦化(CMP)、凹部蚀刻或其组合。每个横向延长的触点通孔结构76可以穿过存储器层级组合件并在相应源极区61上形成。每个横向延长的触点通孔结构76的顶部表面可位于包含存储器堆叠结构55的顶部表面的水平平面上方。
参考图41A和41B，可任选地在第一触点层级电介质层280上方形成第二触点层级电介质层282。第二触点层级电介质层282包含电介质材料，例如氧化硅或氮化硅。第二触点层级电介质层282的厚度可在30nm到300nm的范围内，但是也可采用更小和更大的厚度。
接触漏极区63的漏极触点通孔结构88可以在存储器阵列区100中延伸穿过触点层级电介质层(280，282)和第二绝缘顶盖层270。源极连接通孔结构91可延伸穿过触点层级电介质层(280，282)以提供到横向延长的触点通孔结构76的电连接。
各个触点通孔结构可以穿过触点层级电介质层(280，282)和逆向阶梯式电介质材料部分(165，265)形成。例如，字线触点通孔结构86可以在字线触点区200中形成。接触第二导电层246的字线触点通孔结构86的子集在字线触点区200中延伸穿过第二层逆向阶梯式电介质材料部分265，但是没有延伸穿过第一层逆向阶梯式电介质材料部分165。接触第一导电层146的字线触点通孔结构86的另一子集在字线触点区200中延伸穿过第二层逆向阶梯式电介质材料部分265并穿过第一层逆向阶梯式电介质材料部分165。
参考图42，光致抗蚀剂层施加在第二触点层级电介质层282上方，并且进行光刻图案化以在存储器阵列区100和触点区200之外的外围区400中形成开口。光致抗蚀剂层中的图案穿过触点层级电介质层(280，282)、逆向阶梯式电介质材料部分(165，265)、至少一个第二电介质材料层768和蚀刻终止氮化硅层766传递到最顶部下部金属衬里结构788中的相应下部金属衬里结构的顶部表面，以在外围区400中形成贯穿电介质通孔腔487。在一个实施例中，贯穿电介质通孔腔487可通过平坦半导体材料层10和任选的平坦导电材料层6中的开口。光致抗蚀剂层可以例如通过灰化去除。
参考图43A和43B，可以在贯穿电介质通孔腔487中同时沉积至少一个导电材料。所述至少一个导电材料可包含例如金属氮化物衬里(例如，TiN衬里)和金属填充材料(例如，W、Cu、Al、Ru或Co)。可以从贯穿电介质通孔腔487之外去除所述至少一个导电材料的多余部分。例如，可以从第二触点层级电介质层282的顶部表面上方通过化学机械平坦化和/或凹部蚀刻等平坦化过程去除所述至少一个导电材料的多余部分。贯穿电介质通孔腔487中接触最顶部下部金属线路结构788中的相应下部金属线路结构的顶部表面的所述至少一个导电材料的每个剩余部分构成贯穿电介质触点通孔结构488。
参考图44，可以在触点层级电介质层(280，282)上方形成至少一个上部互连层级电介质层284。可以在所述至少一个上部互连层级电介质层284中形成各个上部互连层级金属结构。例如，各个上部互连层级金属结构可包含线路层级金属互连结构(96，98)。线路层级金属互连结构(96，98)可包含接触贯穿电介质触点通孔结构488中的相应贯穿电介质触点通孔结构的顶部表面的上部金属线路结构96，以及接触漏极触点通孔结构88中的相应漏极触点通孔结构并沿着第二水平方向(例如，位线方向)hd2且垂直于第一水平方向(例如，字线方向)hd1延伸的位线98。在一个实施例中，上部金属线路结构96的子集可以接触或电耦合到相应一对字线触点通孔结构86和贯穿电介质触点通孔结构488。
上部金属互连结构(其包含线路层级金属互连结构(96，98))的至少一个子集在三维存储器阵列上方形成。贯穿电介质触点通孔结构488可以穿过逆向阶梯式电介质材料部分(165，265)、至少一个第二电介质材料层768和蚀刻终止氮化硅层766并直接在下部金属互连结构780的另一下部金属线路结构(例如，另一最顶部下部金属线路结构788)的顶部表面上提供。蚀刻终止氮化硅层766可用作限制贯穿电介质触点通孔结构488的区域内的氢扩散的额外氢扩散阻挡结构。
在一个实施例中，存储器堆叠结构55可包括竖直NAND装置的存储器元件。导电层(146，246)可包括或可以电连接到竖直NAND装置的相应字线。衬底8可包括硅衬底。竖直NAND装置可在硅衬底上方包括单片三维NAND串阵列。单片三维NAND串阵列的第一装置层级中的至少一个存储器单元位于单片三维NAND串阵列的第二装置层级中的另一存储器单元上方。硅衬底可含有集成电路，其包括用于存储器装置的字线驱动器电路和位线驱动器电路。单片三维NAND串阵列可包括：多个半导体通道，其中所述多个半导体通道(59，11，60)中的每一个的至少一个端部部分(例如，竖直半导体通道60)大体上垂直于半导体衬底8的顶部表面延伸；多个电荷存储元件(体现为位于每个字线层级处的存储器材料层54的部分)，每个电荷存储元件位于所述多个半导体通道(59，11，60)中的相应半导体通道邻近处；以及多个控制栅极电极(体现为具有大体上平行于衬底8的顶部表面(例如，沿着第一水平方向hd1)延伸的条带形状的导电层(146，246)的子集)，所述多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极和位于第二装置层级中的第二控制栅极电极。存储器堆叠结构55中的每一个包括竖直半导体通道60和存储器膜50。
参考所有附图且根据本公开的各种实施例，提供一种半导体结构，其包括：半导体装置710，其位于半导体衬底8上；平坦化电介质层664，其位于所述半导体装置710上和所述半导体衬底8上方；氮化硅扩散屏障层674，其位于所述平坦化电介质层664上；通孔层级电介质层666，其上覆于所述氮化硅扩散屏障层674；以及复合触点通孔结构(82，83，任选地89，84)，其与所述半导体装置710的组件(744，755)接触并延伸穿过所述平坦化电介质层664、所述氮化硅扩散屏障层674和所述通孔层级电介质层666，其中所述复合触点通孔结构(82，83，任选地89，84)从下到上包括：下部金属通孔结构82，其与所述半导体装置710的所述组件(744，755)接触并延伸穿过所述平坦化电介质层664；钛扩散屏障结构83，其与所述下部金属通孔结构82的顶部表面接触并接触所述氮化硅扩散屏障层674；以及上部金属通孔结构84，其上覆于所述钛扩散屏障结构83并与其电连接，并且延伸穿过所述通孔层级电介质层666。
在一个实施例中，所述下部金属通孔结构82包括与所述半导体装置710的组件(744，755)接触的下部金属氮化物衬里822以及下部金属填充部分824，所述下部金属填充部分824基本上由至少一个第一金属元件组成并嵌入在所述下部金属氮化物衬里822中，并且接触所述钛扩散屏障结构83的底部表面。所述上部金属通孔结构84包括上部金属氮化物衬里842和上部金属填充部分844，所述上部金属填充部分844基本上由至少一个第二金属元件组成并嵌入在所述上部金属氮化物衬里842中。在一个实施例中，所述氮化钛扩散屏障结构83的侧壁接触所述氮化硅扩散屏障层674的侧壁。
钛扩散屏障结构83和上部金属通孔结构84的所有侧壁都只接触电介质表面，并不接触任何导电表面。下部金属通孔结构82的侧壁的上部部分接触氮化硅扩散屏障层674的侧壁的下部部分。复合触点通孔结构(82，83，任选地89，84)的顶部表面与通孔层级电介质层666的顶部表面在同一水平平面内。
在一些实施例中，例如在第一配置中、在第二配置中以及在一些情况下在第四配置中，钛扩散屏障结构83的顶部表面位于包含氮化硅屏障层674的顶部表面的水平平面下面。
在一些实施例中，例如在第一配置中，钛扩散屏障结构83的侧壁与上部金属通孔结构84的外侧壁和下部金属通孔结构82的外侧壁竖直重合。
在一些实施例中，例如在第二配置中，钛扩散屏障结构83的侧壁与上部金属通孔结构84的外侧壁竖直重合，并且钛扩散屏障结构83的最大横向尺寸大于下部金属通孔结构82的最大横向尺寸。
在一些实施例中，例如在第三和第四配置中，上部金属通孔结构84的最大横向尺寸可小于钛扩散屏障结构83的最大横向尺寸。在一些实施例中，例如第三配置，半导体结构包括位于氮化硅屏障层674和通孔层级电介质层666之间的中间电介质材料层665，其中钛扩散屏障结构83具有与中间电介质材料层665的顶部表面共平面的顶部表面。
在一些实施例中，例如在第四配置中，半导体结构包括金属垫部分89，其包括至少一个金属并接触钛扩散屏障结构83的顶部表面和上部金属通孔结构84的底部表面。
在一些实施例中，半导体装置710是场效应晶体管，且半导体装置的组件选择为场效应晶体管的栅极电极(754，755)、源极区(742)或漏极区(744)。在一个实施例中，三维NAND存储器阵列位于复合触点通孔结构上方和场效应晶体管710上方，其中场效应晶体管710是三维NAND存储器阵列的驱动器电路的部分。
氮化硅扩散屏障层674和钛扩散屏障结构83共同形成其中不存在任何从中穿过的开口的连续扩散屏障结构。因此，氮化硅扩散屏障层674和钛扩散屏障结构83的组合用作阻止或减少氢穿过其扩散的连续扩散屏障结构。通过阻止氢原子从氮化硅扩散屏障层674上方的三维存储器装置中的各个电介质材料向下扩散，可以防止或减少由氮化硅扩散屏障层674下方的半导体装置710中的氢导致的性能下降。
参考图45至49，说明根据第二实施例的第二示例性结构的各个配置。第二示例性结构的各个配置可以通过形成包含开口的氮化硅屏障层{766，(7661，7662，7663)，674}和填充所述开口中的每一个的一组钛板(789，789A，789B，789C，789D)的至少一个组合而从第一示例性结构导出。
氮化硅屏障层{766，(7661，7662，7663)，674}和一组钛板(789，789A，789B，789C，789D)的至少一个组合可以在下部层级电介质层760内的单个层级内形成，也可以跨下部层级电介质层760内的多个层级形成。包含第一示例性结构的相应一组下部金属通孔结构、钛扩散屏障结构和上部金属通孔结构的复合触点通孔结构可以并入也可以不并入到第二示例性结构中。
参考图45，第二示例性结构的第一示例性配置包含位于半导体衬底8上的半导体装置710、位于半导体装置710上方的近侧电介质层763、上覆于近侧电介质层763的第一电介质层764、上覆于第一电介质层764的氮化硅扩散屏障层766和上覆于蚀刻终止氮化硅层766的至少一个第二电介质层768。这一组近侧电介质层763、第一电介质材料层764、蚀刻终止氮化硅层766和至少一个第二电介质层768在本文中被称为下部层级电介质层760。下部金属互连结构780在下部层级电介质层760中形成。下部金属互连结构780包含接触半导体装置710的各个节点的装置触点通孔结构783、第一层级下部线路结构784、下部金属通孔结构786、任选的中间层级下部线路结构785和最顶部下部金属线路结构788。
近侧电介质层763可包含任选的氧化硅衬里761、任选的氮化硅衬里762、包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃等电介质材料的平坦化电介质层664、接触栅极结构750的顶部表面的任选的氮化硅扩散屏障层674、上覆于栅极结构750和/或氮化硅扩散屏障层674的通孔层级电介质层666，以及上覆于通孔层级电介质层666的线路层级电介质层682。在省略任选的氮化硅扩散屏障层674的情况下，平坦化电介质层664和通孔层级电介质层666可以形成为其中不具有交接面的单个均质材料层。装置触点通孔结构783竖直延伸穿过通孔层级电介质层666并穿过任选的氮化硅扩散屏障层674(如果存在)。装置触点通孔结构783中的至少一个可延伸穿过平坦化电介质层664、任选的氮化硅层762和任选的氧化硅衬里761。装置触点通孔结构783包含衬底触点通孔结构，其接触半导体衬底8的一部分，例如场效应晶体管710的活性区742(源极区或漏极区)或直接位于场效应晶体管710的活性区742上的金属硅化物部分744。装置触点通孔结构783另外包含栅极触点通孔结构。在一些实施例中，装置触点通孔结构783可以与第一实施例的复合触点通孔结构782相同。第一层级下部线路结构784可以在线路层级电介质层682中形成。装置触点通孔结构783的顶部表面可以与第一层级下部线路结构784的底部表面接触。第一层级下部线路结构784的层级被称为第一金属层级(即，M1层级)。
第一电介质层764可包含嵌入其中的总数至少与电介质材料层一样多的金属线路层级。尽管第二示例性结构的所说明的实例为第一电介质层764示出了两个金属层级，但是本文明确地涵盖其中在第一电介质层764中提供一个金属层级、三个金属层级、四个金属层级或更多个金属层级的实施例。在第一电介质层764中形成的下部金属互连结构780的组件可包含在第一电介质层764的每一通孔层级处的下部金属通孔结构786、在除第一电介质层764的最顶部线路层级以外的第一电介质层764的每个线路层级中形成的中间层级下部线路结构785，以及在第一电介质层764的最顶部线路层级处形成的最顶部下部金属线路结构788。下部金属互连结构780可以通过单镶嵌过程来形成，其中下部金属通孔结构786和紧接着上覆的中间层级下部线路结构785通过两个单独的平坦化过程或通过双重镶嵌过程来形成，其中金属互连结构780可以通过单镶嵌过程形成，其中下部金属通孔结构786和紧接着上覆的中间层级下部线路结构785采用单个平坦化过程形成为集成线路和通孔结构。
氮化硅扩散屏障层766可以直接在第一电介质层764的最顶部表面和最顶部下部金属线路结构788上形成。光致抗蚀剂层(未示出)可以施加在氮化硅扩散屏障层766上方。可以在光致抗蚀剂层中通过光刻曝光和显影来形成开口。可选择光致抗蚀剂层中的开口的图案，使得开口大体上上覆于最顶部下部金属线路结构788的区域。开口中的每一个可以完全在最顶部下部金属线路结构788的区域内，可以具有与下伏最顶部下部金属线路结构788的周边交叉至少两次的周边，或者可以具有相对于下伏最顶部下部金属线路结构788的周边横向向外偏移的周边。可以执行蚀刻过程，以蚀刻氮化硅扩散屏障层766的物理暴露部分并穿过下伏于光致抗蚀剂层中的开口的氮化硅扩散屏障层766形成开口。最顶部下部金属线路结构788的表面物理地暴露。随后，光致抗蚀剂层可以例如通过灰化去除。
可以在开口中和氮化硅扩散屏障层766上方沉积钛层。钛层中上覆于氮化硅扩散屏障层766的顶部表面的部分可以通过平坦化过程去除。钛层的剩余部分填充氮化硅扩散屏障层766中的开口，并构成钛扩散屏障结构，在此第二实施例中，钛扩散屏障结构包括一组钛板789。钛板789物理地接触氮化硅扩散屏障层766以形成连续氢扩散屏障结构(789，766)。
随后，可以在氮化硅扩散屏障层766和所述一组钛板789的组合上方形成至少一个第二电介质层768。可以执行第一实施例的后续处理步骤，以提供第二示例性结构的第一配置。在此情况下，所述一组钛板789在形成贯穿电介质通孔腔487期间可以用作蚀刻终止结构。贯穿电介质触点通孔结构488可以在贯穿电介质通孔腔487中直接形成于钛板789的顶部表面上。在此实施例中，互连结构延伸穿过氮化硅扩散屏障层766。互连结构包含钛扩散屏障结构(例如，钛平面789)，其与氮化硅扩散屏障层766接触以形成连续氢扩散屏障结构(766，789)。在此实施例中，除了下伏钛板489之外，互连结构还包含贯穿电介质触点通孔结构488。
在第二示例性结构的第一配置中，第一电介质材料层764上覆于半导体装置710的一部分并且内嵌最顶部下部金属线路结构788的至少部分。氮化硅扩散屏障层766上覆于第一电介质材料层764且其中包含一组开口。一组钛板789填充所述一组开口。氮化硅扩散屏障层766和所述一组钛板789互补地提供在半导体衬底8上方延伸的连续结构。导电结构，例如嵌入在第一电介质材料层764中的最顶部下部金属线路结构788中的一个，接触所述一组钛板789当中的一个钛板789。导电结构包括第一金属互连结构(784，785，788)中的一个。半导体结构包含第二金属互连结构，例如贯穿电介质触点通孔结构488，其嵌入在上覆于氮化硅扩散屏障层766的至少一个第二电介质材料层768内。第二金属互连结构中的一个，例如贯穿电介质触点通孔结构488，接触所述一组钛板789当中的所述钛板789的顶部表面。
参考图46，第二示例性结构的第二配置可以通过形成额外氮化硅扩散屏障层和额外一组钛板而从第二示例性结构的第一配置导出。确切地说，本文中被称为第一金属层级顶盖氮化硅扩散屏障层7661的氮化硅扩散屏障层可以在线路层级电介质层682的顶部表面和第一层级下部线路结构784上形成。第一金属层级顶盖氮化硅扩散屏障层7661可以通过与第二示例性结构的第一配置的氮化硅扩散屏障层766相同的沉积方法来形成。第一金属层级顶盖氮化硅扩散屏障层7661的厚度可在10nm到100nm的范围内，例如在20nm到60nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，第一金属层级顶盖氮化硅扩散屏障层7661具有平坦顶部表面。
光致抗蚀剂层(未示出)可以施加在第一金属层级顶盖氮化硅扩散屏障层7661上方。可以在光致抗蚀剂层中通过光刻曝光和显影来形成开口。可选择光致抗蚀剂层中的开口的图案，使得开口大体上上覆于第一层级下部线路结构784的区域。可以执行蚀刻过程，以蚀刻第一金属层级顶盖氮化硅扩散屏障层7661的物理暴露部分并穿过下伏于光致抗蚀剂层中的开口的第一金属层级顶盖氮化硅扩散屏障层7661形成开口。第一层级下部线路结构784的表面物理地暴露。随后，光致抗蚀剂层可以例如通过灰化去除。
可以在开口中和第一金属层级顶盖氮化硅扩散屏障层7661上方沉积钛层。钛层中上覆于第一金属层级顶盖氮化硅扩散屏障层7661的顶部表面的部分可以通过平坦化过程去除。钛层的剩余部分填充第一金属层级顶盖氮化硅扩散屏障层7661中的开口，并构成第一组钛板789B。
随后，可以在第一金属层级顶盖氮化硅扩散屏障层7661上方形成第一电介质材料层764当中的层子集。下部层级金属通孔结构786和中间层级下部线路结构785可以穿过上覆于第一金属层级顶盖氮化硅扩散屏障层7661的第一电介质材料层764当中的层子集形成。下部层级金属通孔结构786直接在第一组钛板789B的顶部表面上形成。中间层级下部线路结构785可以在下部层级金属通孔结构786的顶部表面上形成。可替代地，中间层级下部线路结构785和下部层级金属通孔结构786可以采用双重镶嵌过程形成为穿过第一电介质材料层764当中的层子集的集成线路和通孔结构。
在本文中被称为第二金属层级顶盖氮化硅扩散屏障层7662的氮化硅扩散屏障层可以在第一电介质材料层764当中的层子集的最顶部表面和中间层级下部线路结构785上形成。第二金属层级顶盖氮化硅扩散屏障层7662可以通过与第一金属层级顶盖氮化硅扩散屏障层7661相同的沉积方法来形成。第二金属层级顶盖氮化硅扩散屏障层7662的厚度可在10nm到100nm的范围内，例如在20nm到60nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，第二金属层级顶盖氮化硅扩散屏障层7662具有平坦顶部表面。
第二金属层级顶盖氮化硅扩散屏障层7662可以与第一金属层级顶盖氮化硅扩散屏障层7661相同的方式图案化，但是对其中的开口的图案进行了适当修改。中间层级下部线路结构785的表面通过第二金属层级顶盖氮化硅扩散屏障层7662中的开口物理地暴露。可以在开口中和第二金属层级顶盖氮化硅扩散屏障层7662上方沉积钛层。钛层中上覆于第二金属层级顶盖氮化硅扩散屏障层7662的顶部表面的部分可以通过平坦化过程去除。钛层的剩余部分填充第二金属层级顶盖氮化硅扩散屏障层7662中的开口，并且构成第二组钛板789C。
可以在第二金属层级顶盖氮化硅扩散屏障层7662上方形成第一电介质材料层764当中的另一层子集。下部层级金属通孔结构786和最顶部下部金属线路结构788可以穿过上覆于第二金属层级顶盖氮化硅扩散屏障层7662的第一电介质材料层764当中的层子集形成。下部层级金属通孔结构786直接在第二组钛板789C的顶部表面上形成。最顶部下部金属线路结构788可以在下部层级金属通孔结构786的顶部表面上形成。可替代地，最顶部下部金属线路结构788和下部层级金属通孔结构786可以采用双重镶嵌过程形成为穿过第一电介质材料层764当中的层子集的集成线路和通孔结构。
在本文中被称为第三金属层级顶盖氮化硅扩散屏障层7663的氮化硅扩散屏障层可以在第一电介质材料层764当中的层子集的最顶部表面和最顶部下部金属线路结构788上形成。第三金属层级顶盖氮化硅扩散屏障层7663可以与第二示例性结构的第一配置的氮化硅扩散屏障层766相同。
第三金属层级顶盖氮化硅扩散屏障层7663可以与氮化硅扩散屏障层766相同的方式图案化。最顶部下部金属线路结构788的表面通过第三金属层级顶盖氮化硅扩散屏障层7663中的开口物理地暴露。可以在开口中和第三金属层级顶盖氮化硅扩散屏障层7663上方沉积钛层。钛层中上覆于第三金属层级顶盖氮化硅扩散屏障层7663的顶部表面的部分可以通过平坦化过程去除。钛层的剩余部分填充第三金属层级顶盖氮化硅扩散屏障层7663中的开口，并构成第三组钛板789D。
随后，可以在第三金属层级顶盖氮化硅扩散屏障层7663和第三组钛板789D的组合上方形成至少一个第二电介质层768。可以执行第一实施例的后续处理步骤，以提供第二示例性结构的第二配置。在此情况下，第三组钛板789D在形成贯穿电介质通孔腔487期间可以用作蚀刻终止结构。贯穿电介质触点通孔结构488可以在贯穿电介质通孔腔487中直接形成于钛板789D的顶部表面上。
第二示例性结构的额外配置可以通过省略用于形成包含相应开口的氮化硅扩散屏障层(7661，7662，7663)和填充所述相应开口的一组钛板(789B，789B，789C)的组合中的至少一个但非全部而从第二示例性结构的第二配置导出。包含相应开口的氮化硅扩散屏障层(7661，7662，7663)和填充所述相应开口的一组钛板(789B，789B，789C)的每个组合构成阻挡氢穿过其扩散的连续扩散屏障结构。因此，连续扩散屏障结构的数目可以等于或大于1，并且可小于下部层级电介质层760内的金属线路互连层级的总数。
参考图47，说明第二示例性结构的第三配置，它是其中省略第一金属层级顶盖氮化硅扩散屏障层7661和第一组钛板789B的组合及第三金属层级顶盖氮化硅扩散屏障层7663和第三组钛板789D的组合的配置。第二金属层级顶盖氮化硅扩散屏障层7662在本文中被称为氮化硅扩散屏障层766，且第二组钛板789C在本文中被称为一组钛板789。
参考图48，说明第二示例性结构的第四配置，它是其中省略第二金属层级顶盖氮化硅扩散屏障层7662和第二组钛板789C的组合及第三金属层级顶盖氮化硅扩散屏障层7663和第三组钛板789D的组合的配置。第一金属层级顶盖氮化硅扩散屏障层7661在本文中被称为氮化硅扩散屏障层766，且第一组钛板789B在本文中被称为一组钛板789。
参考图49，第二示例性结构的第五配置可以从第二示例性结构的上述配置中的任一个导出，如图59到63中所示和下文更详细地描述。概括地说，第二示例性结构的第五配置可以通过从栅极结构750中去除栅极顶盖电介质758，通过直接在栅极电极(754，755)的顶部表面上和在平坦化电介质层664(其为近侧电介质层763内的层)的顶部表面上形成氮化硅扩散屏障层674，通过形成穿过氮化硅扩散屏障层674的开口并通过在氮化硅扩散屏障层674的开口中形成一组钛板789A来形成。穿过氮化硅扩散屏障层674的每个开口和每个钛板789A可以在栅极电极(754，755)中的相应栅极电极上方形成。在一个实施例中，嵌入在氮化硅扩散屏障层674内的每个钛板789A可以接触栅极电极(754，755)中的相应栅极电极的顶部表面。氮化硅扩散屏障层674和一组钛板789A的组合构成在半导体装置710上方延伸的连续氢扩散屏障结构。
随后，可以在氮化硅扩散屏障层674和一组钛板789A的组合上方形成通孔层级电介质层666。装置触点通孔结构783可以穿过通孔层级电介质层666、氮化硅扩散屏障层674并任选地穿过平坦化电介质层664、任选的氮化硅层762和任选的氧化硅衬里761而形成。栅极触点通孔结构是装置触点通孔结构783的子集，它们可以在钛板789A中的相应钛板的顶部上形成，并通过钛板789A中的相应钛板提供到下伏栅极电极(754，755)的电触点。衬底触点通孔结构是装置触点通孔结构783的另一子集，它们可以穿过通孔层级电介质层666、氮化硅扩散屏障层674、平坦化电介质层664、氮化硅衬里762和氧化硅衬里761并直接在活性区742(例如，源极区和漏极区)和/或接触活性区742的金属硅化物区域744上形成。随后，可以形成上覆金属互连结构和第二示例性结构的第一到第四配置的额外结构。
第二示例性结构的第五配置包含：半导体装置710，其位于半导体衬底8上；第一电介质材料层，例如近侧电介质层763当中的平坦化电介质层664，其上覆于半导体装置710的一部分并内嵌第一金属互连结构的至少部分，例如，为装置触点通孔结构783的子集的衬底触点通孔结构；氮化硅扩散屏障层674，其上覆于第一电介质材料层(例如，平坦化电介质层664)并且其中包含一组开口；以及一组钛板789A，其填充所述一组开口。氮化硅扩散屏障层674和一组钛板789A互补地提供在半导体衬底8上方延伸的连续结构。嵌入在第一电介质材料层(例如，平坦化电介质层664)中的例如栅极电极(754，755)的导电结构接触所述一组钛板789A当中的一个钛板789A，并且导电结构包括半导体装置710的组件(754，755)。半导体结构包含嵌入于上覆于氮化硅扩散屏障层674的第二电介质材料层(例如，接触氮化硅扩散屏障层674的顶部表面的第一电介质材料层764当中的一个电介质层)内的第二金属互连结构，例如为装置触点通孔结构783的子集的栅极触点通孔结构。第二金属互连结构中的一个，例如栅极触点通孔结构，接触所述一组钛板789A当中的所述钛板789A的顶部表面。
一般来说，第二实施例的第二示例性结构的各个配置可包含半导体装置710、上覆于半导体装置710的氮化硅扩散屏障层{766，(7661，7662，7663)，674}，以及延伸穿过氮化硅扩散屏障层的互连结构。在第二实施例中互连结构包含钛扩散屏障结构(789，789A，789B，789C，789D)，其与氮化硅扩散屏障层接触以形成连续氢扩散屏障结构。互连结构另外包含第二实施例中的第二金属互连结构(783，786，488)中的一个或多个。在上文所描述的第一实施例中，钛扩散屏障结构83接触氮化硅扩散屏障层674以形成连续氢扩散屏障结构，并且互连结构另外包含上部金属通孔结构84。在一个实施例中，半导体装置710位于半导体衬底8上。第一电介质材料层(763或764)上覆于半导体装置710的一部分，并且内嵌第一金属互连结构(783，784，785，788)的至少部分，氮化硅扩散屏障层{766，(7661，7662，7663)，674}上覆于第一电介质材料层(763或764)并且其中包含一组开口，并且一组钛板(789，789A，789B，789C，789D)填充所述一组开口。氮化硅扩散屏障层{766，(7661，7662，7663)，674}和所述一组钛板(789，789A，789B，789C，789D)互补地提供在半导体衬底8上方延伸的连续氢扩散屏障结构。嵌入在第一电介质材料层(763或764)中的导电结构(750，784，785，788)接触所述一组钛板(789，789A，789B，789C，789D)当中的一个钛板(789，789A，789B，789C，789D)。导电结构(750，784，785，788)包括半导体装置710的组件(例如，栅极电极)(754，755)或者第一金属互连结构(784，785，788)中的一个。半导体结构包含嵌入于上覆于氮化硅扩散屏障层{766，(7661，7662，7663)，674}的第二电介质材料层(763，764，768)内的第二金属互连结构(783，786，488)。第二金属互连结构(783，786，488)中的一个接触所述一组钛板(789，789A，789B，789C，789D)当中的所述钛板(789，789A，789B，789C，789D)的顶部表面。
图50至55说明可用于形成其中包含一组开口的氮化硅扩散屏障层{766，(7661，7662，7663)}和填充所述一组开口的一组钛板(789，789B，789C，789D)的组合的一系列处理步骤。在通孔层级电介质层666上方形成的每个氮化硅扩散屏障层(766，7661，7662，7663)可以采用图50至55的一系列处理步骤来形成。通过图50至55的一系列处理步骤形成的氮化硅扩散屏障层(766，7661，7662，7663)在本文中被称为第一类型氮化硅扩散屏障层。
参考图50，在至少一个电介质材料层(764，763)中形成包含金属通孔结构(786，783)和金属线路结构(784，785，788)的金属互连结构。所述至少一个电介质材料层(764，763)设置在平坦化电介质层664上方，此平坦化电介质层具有位于半导体衬底8上的半导体装置710的最顶部表面处或其上方的顶部表面。金属通孔结构(786，783)和金属线路结构(784，785，788)可以是嵌入在近侧电介质层763或第一电介质材料层764中且彼此接触的任何一对金属通孔结构和金属线路结构。金属通孔结构(786，783)和金属线路结构(784，785，788)可以通过两个单独的金属图案化步骤来形成，也可以通过双重镶嵌过程形成为集成线路和通孔结构。
金属通孔结构(786，783)可以是下部金属通孔结构786或装置触点通孔结构783，所述装置触点通孔结构783可以是衬底触点通孔结构或栅极触点通孔结构。金属线路结构(784，785，788)可以是第一层级下部线路结构784、中间层级下部线路结构785或最顶部下部金属线路结构788。金属线路结构(784，785，788)在本文中被称为第一金属互连结构。所述至少一个电介质材料层(764，763)在本文中被称为第一电介质材料层，其可以是近侧电介质层763内的层或第一电介质材料层764内的层。一般来说，第一电介质材料层(764，763)可以在形成于半导体衬底8上的半导体装置710的一部分上方形成。第一金属互连结构(784，785，788)是被第一电介质材料层(764，763)横向环绕的导电结构。金属线路结构(784，785，788)的顶部表面可以与所述至少一个电介质材料层(764，763)的顶部表面共平面。
氮化硅扩散屏障层766可以直接在第一电介质材料层(764，763)和第一金属互连结构(784，785，788)的最顶部表面上形成。氮化硅扩散屏障层766可以在600℃到900℃的温度和100毫托到500毫托的压力下通过低压化学气相沉积(LPCVD)过程并采用二氯硅烷(DCS)和氨作为反应气体来形成。但是，可以使用其它材料、压力和温度。例如，氮化硅可以从其它反应气体或通过除LPCVD以外的方法来沉积，或者可以使用另一电介质材料作为氮化硅的替代或补充。氮化硅扩散屏障层766可以是理想配比的，即，硅原子和氮原子之间具有3:4的原子比率。氮化硅扩散屏障层766的厚度可在10nm到100nm的范围内，例如在20nm到60nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，氮化硅扩散屏障层766具有平坦顶部表面。
参考图51，在氮化硅扩散屏障层766上方形成包含开口的蚀刻掩模层647。例如，光致抗蚀剂层(未示出)可以施加在氮化硅扩散屏障层766上方。可以在光致抗蚀剂层中通过光刻曝光和显影来形成开口。可选择光致抗蚀剂层中的开口的图案，使得开口大体上上覆于最顶部下部金属线路结构788的区域。开口中的每一个可以完全在最顶部下部金属线路结构788的区域内，可以具有与下伏最顶部下部金属线路结构788的周边交叉至少两次的周边，或者可以具有相对于下伏最顶部下部金属线路结构788的周边横向向外偏移的周边。
可以执行蚀刻过程来蚀刻氮化硅扩散屏障层766的未覆盖部分，即，物理暴露部分。穿过氮化硅扩散屏障层766中下伏于光致抗蚀剂层中的开口的部分形成一组开口。最顶部下部金属线路结构788的表面物理地暴露。在一个实施例中，蚀刻过程针对第一电介质材料层(764，763)和第一金属互连结构(784，785，788)(其为导电结构)可以是选择性的。随后，光致抗蚀剂层可以例如通过灰化去除。
参考图52，可以在开口中和氮化硅扩散屏障层766上方沉积钛层789L。钛层789L可以通过物理气相沉积(PVD)等不保形沉积过程或通过化学气相沉积(CVD)等保形沉积过程来沉积。钛层789L在氮化硅扩散屏障层766上方连续延伸，并填充氮化硅扩散屏障层766中的一组开口。氮化硅扩散屏障层766中的开口内的钛层789L的水平部分的厚度大于氮化硅扩散屏障层766的厚度，并且可在15nm到200nm的范围内，例如在30nm到120nm的范围内，但是也可采用更小和更大的厚度。钛层789L可基本上由钛组成。
参考图53，钛层789L中上覆于包含氮化硅扩散屏障层766的顶部表面的水平平面的部分可以通过平坦化过程去除。例如，平坦化过程可以采用化学机械平坦化(CMP)过程。钛层的每个剩余部分构成钛板789。一般来说，可以在氮化硅扩散屏障层766中形成一组开口，并且可以在氮化硅扩散屏障层766中的这一组开口中形成一组钛板789。这一组钛板789可以填充氮化硅扩散屏障层766中的这一组开口。这一组钛板789当中的每个钛板789可基本上由钛组成。氮化硅扩散屏障层766和这一组钛板789互补地提供在半导体衬底8上方延伸且充当连续氢扩散屏障层的连续结构(766，789)。在一些配置中，这一组钛板789当中的一个钛板789可以直接在第一金属互连结构(784，785，788)(其为导电结构)的顶部表面上形成。依据钛板789相对于第一金属互连结构(784，785，788)的形状的形状，钛板789可以直接也可以不直接在第一电介质材料层(764，763)的顶部表面上形成。
参考图54，在本文中被称为第二电介质材料层(764，768)的电介质材料层可以在氮化硅扩散屏障层766和一组钛板789的组合上形成。第二电介质材料层(764，768)可以是第一电介质材料层764内的层或至少一个第二电介质层768内的层。可以执行第一实施例的后续处理步骤。通孔腔889可以穿过第二电介质材料层(764，768)形成到一组钛板789的顶部表面上。通孔腔889可以是延伸穿过第一电介质材料层764中的一个以在其中形成下部金属通孔结构786的腔，也可以是延伸穿过至少一个第二电介质层768和位于其上方的电介质层的贯穿电介质通孔腔487。钛板789的顶部表面在每一通孔腔889的底部处物理地暴露。在一个实施例中，每一通孔腔889的底部周边可以完全位于下伏钛板789的周边的区域内。在此情况下，一组钛板789在形成通孔腔889期间可以用作蚀刻终止结构。第二电介质材料层(764，768)可以接触每个钛板789的顶部表面的一部分。
参考图55，导电屏障层(例如，TiN)和/或电介质间隔物790可以任选地通过沉积电介质材料(例如，氧化硅)并各向异性地蚀刻所述电介质材料来形成。电介质间隔物790可具有大体上管状配置。至少一个导电材料在通孔腔889中通过保形或不保形沉积过程直接沉积于一组钛板789的顶部表面上。可以从第二电介质材料层(764，768)的最顶部表面和任何上覆电介质材料部分上方去除至少一个导电材料的多余部分。填充通孔腔889的至少一个导电材料的每个剩余部分构成金属互连结构，其在本文中被称为第二金属互连结构(786，488)。第二金属互连结构(786，488)中的至少一个可包括通孔结构。在一些实施例中，第二金属互连结构(786，488)可以是下部金属通孔结构786。在一些实施例中，第二金属互连结构(786，488)可以是贯穿电介质触点通孔结构488。第二金属互连结构(786，488)嵌入在第二电介质材料层(764，768)内且在氮化硅扩散屏障层766上方。第二金属互连结构(786，488)中的每一个可以在一组钛板789当中的相应钛板789的顶部表面上形成。
图56至58说明第二示例性结构的区域的第一到第三示例性平面图。说明了钛板789、下伏第一金属互连结构(784，785，788)和上覆第二金属互连结构(786，488)的形状。
参考图56，第一示例性平面图说明其中上覆第二金属互连结构(786，488)的底部周边完全位于钛板789的区域内且其中钛板789的周边完全在下伏第一金属互连结构(784，785，788)的周边内的配置。
参考图57，第二示例性平面图说明其中上覆第二金属互连结构(786，488)的底部周边完全位于下伏第一金属互连结构(784，785，788)的区域内且其中下伏第一金属互连结构(784，785，788)的周边完全在钛板789的周边内的配置。在此配置中，钛板789可以直接在横向环绕下伏第一金属互连结构(784，785，788)的第一电介质材料层的顶部表面上形成。
参考图58，第三示例性平面图说明其中上覆第二金属互连结构(786，488)的底部周边完全位于下伏第一金属互连结构(784，785，788)的区域内且完全在钛板789的周边内的配置。下伏第一金属互连结构(784，785，788)的区域可以部分地在钛板789的周边内，且部分地在钛板789的周边外。此外，钛板789的区域可以部分地在下伏第一金属互连结构(784，785，788)的周边内，且部分地在下伏第一金属互连结构(784，785，788)的周边外。在此配置中，钛板789可以直接在横向环绕下伏第一金属互连结构(784，785，788)的第一电介质材料层的顶部表面上形成。
图59至63说明可用于形成图49中所示的第二示例性结构的第五配置的一系列处理步骤，所述第五配置包含其中包含一组开口的氮化硅扩散屏障层674和填充所述一组开口的一组钛板789A的组合。位于平坦化电介质层664的顶部表面上和通孔层级电介质层666下面的氮化硅扩散屏障层674可以采用图59至63的一系列处理步骤来形成。通过图59至63的一系列处理步骤形成的氮化硅扩散屏障层674在本文中被称为第二类型氮化硅扩散屏障层。
参考图59，第二示例性结构的配置可以通过沉积平坦化电介质层664的电介质材料并使其平坦化使得氮化硅衬里762的部分、氧化硅衬里761的部分、栅极顶盖电介质758以及电介质栅极间隔物756中上覆于包含栅极电极(754，755)的顶部表面的水平平面的部分通过平坦化过程去除而从图1的第一示例性结构导出。平坦化过程可以是采用栅极电极(754，755)的顶部表面作为终止表面的化学机械平坦化(CMP)过程。平坦化电介质材料的连续剩余部分包括平坦化电介质层664。在平坦化过程之后，氮化硅衬里762的剩余部分、氧化硅衬里761的剩余部分、电介质栅极间隔物756的剩余部分和栅极电极(754，755)的物理暴露表面可以与平坦化电介质层664的顶部表面在同一水平平面内。每个栅极电极(754，755)是通过平坦化过程物理地暴露的相应场效应晶体管的导电结构。
参考图60，氮化硅扩散屏障层674可以直接在平坦化电介质层664(其在本文中也称为第一电介质材料层)和栅极电极(754，755)(其为半导体装置710的导电结构)的最顶部表面上形成。氮化硅扩散屏障层674可以在横向环绕栅极电极(754，755)中的相应栅极电极的电介质栅极间隔物756的平坦顶部表面上形成。氮化硅扩散屏障层674可以在600℃到900℃的温度和100毫托到500毫托的压力下通过低压化学气相沉积(LPCVD)过程并采用二氯硅烷(DCS)和氨作为反应气体来形成。但是，可以使用其它材料、压力和温度。例如，氮化硅可以从其它反应气体或通过除LPCVD以外的方法来沉积，或者可以使用另一电介质材料作为氮化硅的替代或补充。氮化硅扩散屏障层674可以是理想配比的，即，硅原子和氮原子之间具有3:4的原子比率。氮化硅扩散屏障层766的厚度可在10nm到100nm的范围内，例如在20nm到60nm的范围内，但是也可采用更小和更大的厚度。在一个实施例中，氮化硅扩散屏障层674具有平坦顶部表面。
参考图61，在氮化硅扩散屏障层674上方形成包含开口的蚀刻掩模层657。例如，光致抗蚀剂层(未示出)可以施加在氮化硅扩散屏障层674上方。可以在光致抗蚀剂层中通过光刻曝光和显影来形成开口。可选择光致抗蚀剂层中的开口的图案，使得开口上覆于接触氮化硅扩散屏障层674的底部表面的导电结构的区域。例如，光致抗蚀剂层中的开口可上覆于栅极电极(754，755)的区域。开口中的每一个可以完全在栅极电极(754，755)的区域内，可以具有与栅极电极(754，755)的周边交叉至少两次的周边，或者可以具有相对于栅极电极(754，755)的周边横向向外偏移的周边。
可以执行蚀刻过程以蚀刻氮化硅扩散屏障层674的未覆盖部分，即，物理暴露部分。穿过氮化硅扩散屏障层674中下伏于光致抗蚀剂层中的开口的部分形成一组开口。导电结构(例如，栅极电极(754，755))的表面物理地暴露。在一个实施例中，蚀刻过程针对导电结构(例如，栅极电极(754，755))可以是选择性的。随后，光致抗蚀剂层可以例如通过灰化去除。
参考图62，可以在开口中和氮化硅扩散屏障层674上方沉积钛层。钛层可以通过物理气相沉积(PVD)等不保形沉积过程或通过化学气相沉积(CVD)等保形沉积过程来沉积。钛层在氮化硅扩散屏障层674上方连续延伸，并填充氮化硅扩散屏障层674中的一组开口。氮化硅扩散屏障层674中的开口内的钛层的水平部分的厚度大于氮化硅扩散屏障层674的厚度，并且可在15nm到200nm的范围内，例如在30nm到120nm的范围内，但是也可采用更小和更大的厚度。钛层可基本上由钛组成。
钛层中上覆于包含氮化硅扩散屏障层674的顶部表面的水平平面的部分可以通过平坦化过程去除。例如，平坦化过程可以采用化学机械平坦化(CMP)过程。钛层的每个剩余部分构成钛板789A。一般来说，可以在氮化硅扩散屏障层674中形成一组开口，并且可以在氮化硅扩散屏障层674中的这一组开口中形成一组钛板789A。这一组钛板789A可填充氮化硅扩散屏障层674中的这一组开口。这一组钛板789A当中的每个钛板789A可基本上由钛组成。氮化硅扩散屏障层674和这一组钛板789A互补地提供在半导体衬底8上方延伸且充当连续氢扩散屏障层的连续结构(674，789A)。
参考图63，在本文中被称为第二电介质材料层的通孔层级电介质层666可以在氮化硅扩散屏障层674和一组钛板789A的组合上形成。通孔腔可以穿过通孔层级电介质层666、氮化硅扩散屏障层674、平坦化电介质层664、氮化硅衬里762和氧化硅衬里761形成。通孔腔包含延伸到硅衬底8内的活性区742或位于活性区742上的金属硅化物部分744的衬底通孔腔，以及延伸到钛板789A中的相应钛板的顶部表面的栅极通孔腔。钛板789A的顶部表面在每个栅极通孔腔的底部处物理地暴露。
至少一个导电材料在衬底通孔腔和栅极通孔腔中沉积。所述至少一个导电材料可以直接在一组钛板789A的顶部表面上通过保形或不保形沉积过程来沉积。可以从第二电介质材料层(其可以是通孔层级电介质层666)的最顶部表面上方去除所述至少一个导电材料的多余部分。填充衬底通孔腔的所述至少一个导电材料的每个剩余部分构成衬底触点通孔结构783A。填充栅极通孔腔的所述至少一个导电材料的每个剩余部分构成栅极触点通孔结构783G。衬底触点通孔结构783A在本文中被称为第一金属互连结构，且栅极触点通孔结构783G在本文中被称为第二金属互连结构。因此，第二金属互连结构783G包括通孔结构。第一金属互连结构783A和第二金属互连结构783G(即，衬底触点通孔结构783A和栅极触点通孔结构783G)中的每一个可包含金属衬里822和金属填充部分824。金属衬里822可包含导电金属氮化物，例如TiN、TaN或WN。金属填充部分824可包含元素金属，例如钨、铜、钴、钼或钌。第二金属互连结构783G中的每一个可以在一组钛板789A当中的相应钛板789A的顶部表面上形成。
如第二示例性结构的第二到第五配置中所说明，可以在第二示例性结构中形成氮化硅扩散屏障层(766，7661，7662，7663，674)和一组钛板(789，789A，789B，789C，789D)的超过两个竖直间隔开的组合。因此，在形成氮化硅扩散屏障层(766，7661，7662，674)和一组钛板(789，789A，789B，789C)的组合之后，可以执行额外处理阶梯以形成氮化硅扩散屏障层(766，7661，7662，7663)和一组钛板(789，789B，789C，789D)的另一组合。用于形成氮化硅扩散屏障层(766，7661，7662，7663)和一组钛板(789，789B，789C，789D)的此类额外组合的一系列此类处理步骤可包含例如：在第二电介质材料层(763，764)上方形成额外氮化硅扩散屏障层(766，7661，7662，7663)，穿过所述额外氮化硅扩散屏障层(766，7661，7662，7663)形成一组额外开口，以及在所述一组额外开口中形成一组额外钛板(789，789B，789C，789D)。所述额外氮化硅扩散屏障层(766，7661，7662，7663)和所述一组额外钛板(789，789B，789C，789D)互补地提供在下伏连续结构上方延伸且充当连续氢扩散屏障层的额外连续结构。第二金属互连结构(784，785，788)中的另一个接触所述一组额外钛板(789，789B，789C，789D)当中的一个额外钛板(789，789B，789C，789D)的底部表面。第三金属互连结构(786，488)嵌入于第三电介质材料层(764，768)内且位于所述额外氮化硅扩散屏障层(766，7661，7662，7663)上方。第三金属互连结构(786，488)中的一个在所述一组额外钛板(789，789B，789C，789D)当中的所述额外钛板(789，789B，789C，789D)的顶部表面上形成。
可以在第二电介质材料层(763，764，768)和/或第三电介质材料层(764，768)上方形成三维NAND存储器阵列。半导体装置710可包括三维NAND存储器阵列的驱动器电路。
在一个实施例中，每个钛板(789，789A，789B，789C，789D)可具有相应的均匀厚度，并且横向环绕钛板(789，789A，789B，789C，789D)的氮化硅扩散屏障层(766，7661，7662，7663，674)可具有相同的均匀厚度。
对于氮化硅扩散屏障层(766，7661，7662，7663，674)和被氮化硅扩散屏障层(766，7661，7662，7663，674)横向环绕的一组钛板(789，789A，789B，789C，789D)的每个组合，每个钛板(789，789A，789B，789C，789D)的平坦顶部表面可以在含有氮化硅扩散屏障层(766，7661，7662，7663，674)的顶部表面的水平平面内，并且每个钛板(789，789A，789B，789C，789D)的平坦底部表面可以在含有氮化硅扩散屏障层(766，7661，7662，7663，674)的底部表面的另一水平平面内。在一个实施例中，所述一组钛板(789，789A，789B，789C，789D)当中的每个钛板(789，789A，789B，789C，789D)基本上由钛组成。
在一个实施例中，所述一组钛板(789，789A，789B，789C，789D)当中的一个钛板(789，789A，789B，789C，789D)的底部表面的一部分直接接触第一电介质材料层(664，763，764)，且所述一组钛板(789，789A，789B，789C，789D)当中的所述钛板(789，789A，789B，789C，789D)的顶部表面的一部分直接接触第二电介质材料层(763，764，768)，并且第二金属互连结构(786，488)中的一个的底部表面的整个周边接触所述钛板(789，789A，789B，789C，789D)的顶部表面的另一部分。
在一个实施例中，接触钛板(789，789B，789C，789D)中的一个的底部表面的导电结构包括第一金属互连结构(784，785，788)中的一个，且第一电介质材料层(682，764)的底部表面距离半导体衬底8比半导体装置710的最顶部表面距离半导体衬底8更远，并且接触钛板789A的顶部表面的第二金属互连结构(786，488)包括通孔结构。
在一个实施例中，接触一个钛板789A的底部表面的导电结构包括场效应晶体管的栅极电极(754，755)，第一电介质材料层664包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的材料，且横向环绕栅极电极(754，755)，并且接触所述钛板789A的顶部表面的第二金属互连结构783G中的一个包括通孔结构。在一个实施例中，氮化硅扩散屏障层674接触横向环绕栅极电极(754，755)的电介质栅极间隔物756的平坦顶部表面。
半导体结构可另外包括额外氮化硅扩散屏障层(766，7661，7662，7663)，其上覆于第二电介质材料层(666，764，768)并且其中包含一组额外开口。一组额外钛板(789，789B，789C，789C)填充这一组额外开口。额外氮化硅扩散屏障层(766，7661，7662，7663)和这一组额外钛板(789，789B，789C，789C)互补地提供在连续氢扩散屏障结构上方延伸的额外连续氢扩散屏障结构，并且第二金属互连结构(784，785，788)中的另一个接触这一组额外钛板(789，789B，789C，789C)当中的一个额外钛板(789，789B，789C，789C)的底部表面。第三金属互连结构(786，488)嵌入于上覆于额外氮化硅扩散屏障层(766，7661，7662，7663)的第三电介质材料层(764，768)内。第三金属互连结构(786，488)中的一个接触这一组额外钛板(789，789B，789C，789C)当中的所述额外钛板(789，789B，789C，789C)的顶部表面。
三维NAND存储器阵列可以位于第二电介质材料层上方。半导体装置710可包括三维NAND存储器阵列的驱动器电路。
其中具有开口的氮化硅扩散屏障层和填充所述开口的一组钛板的一个或多个组合可以用作减少或阻止氢从三维NAND存储器阵列等上覆结构扩散到半导体装置710中的至少一个连续氢扩散屏障结构。通过本公开的实施例的至少一个连续氢扩散屏障结构，可以去除或大大减少由来自上覆结构的氢扩散造成的半导体衬底8上的半导体装置710的性能下降。
虽然前述内容是指特定实施例，但应了解，本公开不限于此。所属领域的技术人员能够想到可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。假定不是彼此替代方案的所有实施例具有相容性。除非另外明确地陈述，否则字词“包括”或“包含”涵盖其中字词“基本上由……组成”或字词“由……组成”代替字词“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它相容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的技术人员认为是不可能的。本文中列举的所有公开、专利申请和专利以全文引用的方式并入本文中。

Claims (40)

1.一种半导体结构，其包括：
半导体装置，其位于半导体衬底上；
平坦化电介质层，其位于所述半导体装置上和所述半导体衬底上方；
氮化硅扩散屏障层，其位于所述平坦化电介质层上；
通孔层级电介质层，其上覆于所述氮化硅扩散屏障层；以及
复合触点通孔结构，其与所述半导体装置的组件接触并延伸穿过所述平坦化电介质层、所述氮化硅扩散屏障层和所述通孔层级电介质层，其中所述复合触点通孔结构从下到上包括：
下部金属通孔结构，其与所述半导体装置的所述组件接触；
钛扩散屏障结构，其与所述下部金属通孔结构的顶部表面接触并接触所述氮化硅扩散屏障层；以及
上部金属通孔结构，其上覆于所述钛扩散屏障结构并与其电接触，并且延伸穿过所述通孔层级电介质层。
2.根据权利要求1所述的半导体结构，其中所述半导体装置是场效应晶体管，且所述半导体装置的所述组件选择为所述场效应晶体管的栅极电极、源极区或漏极区。
3.根据权利要求2所述的半导体结构，其另外包括三维NAND存储器阵列，所述三维NAND存储器阵列位于所述复合触点通孔结构上方和所述场效应晶体管上方，其中所述场效应晶体管是所述三维NAND存储器阵列的驱动器电路的一部分。
4.根据权利要求1所述的半导体结构，其中：
所述下部金属通孔结构包括：下部金属氮化物衬里，其与所述半导体装置的所述组件接触；以及下部金属填充部分，其基本上由至少一个第一金属元件组成并嵌入在所述下部金属氮化物衬里中，并且接触所述钛扩散屏障结构的底部表面；以及
所述上部金属通孔结构包括上部金属氮化物衬里和上部金属填充部分，所述上部金属填充部分基本上由至少一个第二金属元件组成并嵌入在所述上部金属氮化物衬里中。
5.根据权利要求1所述的半导体结构，其中所述钛扩散屏障结构和所述上部金属通孔结构的所有侧壁只接触电介质表面，并不接触任何导电表面。
6.根据权利要求1所述的半导体结构，其中：
所述下部金属通孔结构的侧壁的上部部分接触所述氮化硅扩散屏障层的侧壁的下部部分；且
所述复合触点通孔结构的顶部表面与所述通孔层级电介质层的顶部表面在同一水平平面内。
7.根据权利要求1所述的半导体结构，其中所述钛扩散屏障结构的顶部表面位于包含所述氮化硅屏障层的顶部表面的水平平面下面。
8.根据权利要求1所述的半导体结构，其中所述钛扩散屏障结构的侧壁接触所述氮化硅扩散屏障层的侧壁，并且与所述上部金属通孔结构的外侧壁和所述下部金属通孔结构的外侧壁竖直重合。
9.根据权利要求1所述的半导体结构，其中：
所述钛扩散屏障结构的侧壁接触所述氮化硅扩散屏障层的侧壁，并且与所述上部金属通孔结构的外侧壁竖直重合；且
所述钛扩散屏障结构的最大横向尺寸大于所述下部金属通孔结构的最大横向尺寸。
10.根据权利要求1所述的半导体结构，其中所述上部金属通孔结构的最大横向尺寸小于所述钛扩散屏障结构的最大横向尺寸。
11.根据权利要求10所述的半导体结构，其另外包括位于所述氮化硅屏障层和所述通孔层级电介质层之间的中间电介质材料层，其中所述钛扩散屏障结构具有与所述中间电介质材料层的顶部表面共平面的顶部表面。
12.根据权利要求10所述的半导体结构，其另外包括金属垫部分，所述金属垫部分包括至少一个金属并接触所述钛扩散屏障结构的顶部表面和所述上部金属通孔结构的底部表面。
13.一种形成半导体结构的方法，其包括：
在半导体衬底上形成半导体装置；
在所述半导体装置上和所述半导体衬底上方形成平坦化电介质层；
在所述平坦化电介质层上形成氮化硅扩散屏障层；
形成与所述半导体装置的组件接触的下部金属通孔结构；
在所述下部金属通孔结构的顶部表面上形成与所述氮化硅扩散屏障层接触的钛扩散屏障结构；
在所述氮化硅扩散屏障层上方形成通孔层级电介质层；以及
在所述钛扩散屏障结构上方穿过所述通孔层级电介质层形成上部金属通孔结构。
14.根据权利要求13所述的方法，其中所述下部金属通孔结构通过以下操作来形成：
形成延伸穿过所述通孔层级电介质层、所述氮化硅扩散屏障层和所述平坦化电介质层的通孔腔；
在所述通孔腔内沉积至少一个第一金属材料；以及
使所述至少一个第一金属材料凹入到在所述氮化硅扩散屏障层的顶部表面以下的高度。
15.根据权利要求14所述的方法，其中包含所述下部金属通孔结构、所述钛扩散屏障层和所述上部金属通孔结构的复合触点通孔结构从所述半导体装置的所述组件延伸到所述通孔层级电介质层的顶部表面。
16.根据权利要求13所述的方法，其另外包括：
穿过所述氮化硅扩散屏障层和所述平坦化电介质层形成第一通孔腔；
用至少一个第一金属材料填充所述第一通孔腔；以及
在所述下部金属通孔结构上方形成所述通孔层级电介质层。
17.根据权利要求16所述的方法，其另外包括：
形成穿过所述通孔层级电介质层并进入所述氮化硅扩散屏障层的上部部分的第二通孔腔，其中所述至少一个第一金属材料的剩余部分构成所述下部金属通孔结构；
在所述下部金属通孔结构中沉积钛以形成所述钛扩散屏障结构；以及
在所述第二通孔腔的剩余体积中沉积至少一个第二金属材料以形成所述上部金属通孔结构。
18.根据权利要求16所述的方法，其另外包括：
在用所述至少一个第一金属材料填充所述第一通孔腔之后，在所述氮化硅扩散屏障层上形成中间电介质材料层；
穿过所述中间电介质材料层和所述氮化硅扩散屏障层的上部部分形成凹部腔，其中所述至少一个第一金属材料的剩余部分构成所述下部金属通孔结构；
在所述凹部腔中形成所述钛扩散屏障结构；
在所述钛扩散屏障结构上方沉积所述通孔层级电介质层；
在所述钛扩散屏障结构上方穿过所述通孔层级电介质层形成第二通孔腔；以及
在所述第二通孔腔中沉积至少一个第二金属材料以形成所述上部金属通孔结构。
19.根据权利要求18所述的方法，其中：
所述钛扩散屏障结构通过在所述凹部腔中沉积钛并采用所述中间电介质材料层作为终止结构使所沉积的钛平坦化来形成；且
所述上部金属通孔结构在所述钛扩散屏障结构的顶部表面上形成。
20.根据权利要求18所述的方法，其另外包括在所述钛扩散屏障结构的顶部表面上在所述凹部腔的上部部分中形成包括至少一个金属的金属垫部分，其中所述通孔层级电介质层在所述金属垫部分上方形成，且所述上部金属通孔结构在所述金属垫部分的顶部表面上形成。
21.一种半导体结构，其包括：
半导体装置；
氮化硅扩散屏障层，其上覆于所述半导体装置；以及
互连结构，其延伸穿过所述氮化硅扩散屏障层，其中所述互连结构包含钛扩散屏障结构，其与所述氮化硅扩散屏障层接触以形成连续氢扩散屏障结构。
22.根据权利要求21所述的半导体结构，其中：
所述半导体装置位于半导体衬底上；
第一电介质材料层上覆于所述半导体装置的一部分并内嵌第一金属互连结构的至少部分；
所述氮化硅扩散屏障层上覆于所述第一电介质材料层，并且其中包含一组开口；
所述钛扩散屏障结构包括填充所述一组开口的一组钛板，其中所述氮化硅扩散屏障层和所述一组钛板互补地提供在所述半导体衬底上方延伸的连续结构，并且其中嵌入在所述第一电介质材料层中的导电结构接触所述一组钛板当中的一个钛板，且所述导电结构包括所述半导体装置的组件或所述第一金属互连结构中的一个；且
所述互连结构包括嵌入于上覆于所述氮化硅扩散屏障层的第二电介质材料层内的第二金属互连结构，其中所述第二金属互连结构中的一个接触所述一组钛板当中的所述钛板的顶部表面。
23.根据权利要求22所述的半导体结构，其中：
所述一组钛板具有第一均匀厚度；
所述氮化硅扩散屏障层具有所述第一均匀厚度；
所述一组钛板内的每个钛板的平坦顶部表面在含有所述氮化硅扩散屏障层的顶部表面的水平平面内；且
所述一组钛板内的每个钛板的平坦底部表面在含有所述氮化硅扩散屏障层的底部表面的另一水平平面内。
24.根据权利要求22所述的半导体结构，其中所述一组钛板当中的每个钛板基本上由钛组成。
25.根据权利要求22所述的半导体结构，其中：
所述一组钛板当中的一个钛板的底部表面的一部分直接接触所述第一电介质材料层；
所述一组钛板当中的所述钛板的顶部表面的一部分直接接触所述第二电介质材料层；且
所述第二金属互连结构中的所述一个的底部表面的整个周边接触所述钛板的所述顶部表面的另一部分。
26.根据权利要求22所述的半导体结构，其中：
所述导电结构包括所述第一金属互连结构中的一个；
所述第一电介质材料层的底部表面距离所述半导体衬底比所述半导体装置的最顶部表面距离所述半导体衬底更远；且
所述第二金属互连结构中的所述一个包括通孔结构。
27.根据权利要求22所述的半导体结构，其中：
所述导电结构包括场效应晶体管的栅极电极；
所述第一电介质材料层包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的材料，并且横向环绕所述栅极电极；且
所述第二金属互连结构中的所述一个包括通孔结构。
28.根据权利要求27所述的半导体结构，其中所述氮化硅扩散屏障层接触横向环绕所述栅极电极的电介质栅极间隔物的平坦顶部表面。
29.根据权利要求22所述的半导体结构，其另外包括：
额外氮化硅扩散屏障层，其上覆于所述第二电介质材料层并且其中包含一组额外开口；
一组额外钛板，其填充所述一组额外开口，其中所述额外氮化硅扩散屏障层和所述一组额外钛板互补地提供在所述连续氢扩散屏障结构上方延伸的额外连续氢扩散屏障结构，并且所述第二金属互连结构中的另一个接触所述一组额外钛板当中的一个额外钛板；以及
第三金属互连结构，其嵌入于上覆于所述额外氮化硅扩散屏障层的第三电介质材料层内，其中所述第三金属互连结构中的一个接触所述一组额外钛板当中的所述额外钛板的顶部表面。
30.根据权利要求22所述的半导体结构，其另外包括位于所述第二电介质材料层上方的三维NAND存储器阵列，其中所述半导体装置包括所述三维NAND存储器阵列的驱动器电路。
31.一种形成半导体结构的方法，其包括：
在半导体衬底上形成半导体装置；
在所述半导体装置的一部分上方形成第一电介质材料层，其中选自所述半导体装置的组件和第一金属互连结构的导电结构被所述第一电介质材料层横向环绕；
在所述第一电介质材料层上方形成氮化硅扩散屏障层；
穿过所述氮化硅扩散屏障层形成一组开口；
在所述一组开口中形成一组钛板，其中所述氮化硅扩散屏障层和所述一组钛板互补地提供在所述半导体衬底上方延伸的连续氢扩散屏障结构，并且所述一组钛板当中的一个钛板直接在所述导电结构的顶部表面上形成；以及
在所述氮化硅扩散屏障层上方形成嵌入于第二电介质材料层内的第二金属互连结构，其中所述第二金属互连结构中的一个在所述一组钛板当中的所述钛板的顶部表面上形成。
32.根据权利要求31所述的方法，其中所述一组钛板通过以下操作来形成：
形成在所述氮化硅扩散屏障层上方连续延伸的钛层，并通过沉积钛来填充所述一组开口；以及
从包含所述氮化硅扩散屏障层的顶部表面的水平平面上方去除所沉积的钛的部分，其中所沉积的钛层的剩余部分构成所述一组钛板。
33.根据权利要求32所述的方法，其中穿过所述氮化硅扩散屏障层的一组开口通过以下操作来形成：
在所述氮化硅扩散屏障层上方形成包含从中穿过的开口的蚀刻掩模层；以及
相对于所述第一电介质材料层和所述导电结构选择性地蚀刻所述氮化硅扩散屏障层的未覆盖部分。
34.根据权利要求31所述的方法，其中所述一组钛板当中的每个钛板基本上由钛组成。
35.根据权利要求31所述的方法，其中：
所述钛板直接在所述第一电介质材料层的顶部表面上形成；
所述第二电介质材料层直接在所述钛板的顶部表面的一部分上形成；且
所述第二金属互连结构通过穿过所述第二电介质材料层形成通孔腔并用直接沉积在所述一组钛板的顶部表面上的至少一个导电材料填充所述通孔腔来形成。
36.根据权利要求31所述的方法，其中：
所述导电结构包括所述第一金属互连结构中的一个；
所述方法另外包括形成平坦化电介质层，其包含位于所述半导体装置的最顶部表面处或其上方的顶部表面；
所述第一电介质材料层在所述平坦化电介质层上方形成；且
所述第二金属互连结构中的所述一个包括通孔结构。
37.根据权利要求31所述的方法，其中：
所述导电结构包括场效应晶体管的栅极电极；
所述第一电介质材料层包括平坦化电介质层，其具有位于所述半导体装置的最顶部表面处的顶部表面；且
所述第二金属互连结构中的所述一个包括通孔结构。
38.根据权利要求37所述的方法，其另外包括：
在所述半导体装置上方沉积平坦化电介质材料；以及
在包含所述栅极电极的顶部表面的水平平面上方采用平坦化过程去除所述平坦化电介质材料，
其中：
所述平坦化电介质材料的剩余部分包括所述平坦化电介质层；且
所述氮化硅扩散屏障层在横向环绕所述栅极电极的电介质栅极间隔物的平坦顶部表面上形成。
39.根据权利要求31所述的方法，其另外包括：
在所述第二电介质材料层上方形成额外氮化硅扩散屏障层；
穿过所述额外氮化硅扩散屏障层形成一组额外开口；
在所述一组额外开口中形成一组额外钛板，其中所述额外氮化硅扩散屏障层和所述一组额外钛板互补地提供在所述连续氢扩散屏障结构上方延伸的额外连续氢扩散屏障结构，并且所述第二金属互连结构中的另一个接触所述一组额外钛板当中的一个额外钛板；以及
在所述额外氮化硅扩散屏障层上方形成嵌入于第三电介质材料层内的第三金属互连结构，其中所述第三金属互连结构中的一个在所述一组额外钛板当中的所述额外钛板的顶部表面上形成。
40.根据权利要求31所述的方法，其另外包括在所述第二电介质材料层上方形成三维NAND存储器阵列，其中所述半导体装置包括所述三维NAND存储器阵列的驱动器电路。
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CN112909007A (zh) * 2021-03-24 2021-06-04 长江存储科技有限责任公司 三维存储器器件及其制造方法

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