CN1585109A - 非挥发性内存及其制造方法 - Google Patents

Abstract

一种非挥发性内存及其制造方法，其中：一选择闸(140)形成于一半导体上。一介电层(810，1010，1030)形成于该选择闸上。一浮置闸层(160)形成于该选择闸上。自该选择闸的至少一部分上移除该浮置闸。一介电层(1510)形成于该浮置闸层上，且一控制闸层(170)形成于此介电层上。该控制闸层具有一向上突出部于选择闸上。另一层(1710)形成于该控制闸层上，曝露出控制闸层的突出部。选择性蚀刻该控制闸层的曝露部分，直到控制闸层自该选择闸的至少一部分上移除。另一层(1910)形成于该控制闸层的曝露部分，其为热形成的二氧化硅。移除氮化硅层。对二氧化硅选择性地蚀刻该控制闸层、ONO层及浮置闸层，以定义控制闸及浮置闸。

Description

非挥发性内存及其制造方法

技术领域

本发明涉及一种非挥发性内存及其制造方法，尤其涉及一种含有非挥发性内存的集成电路及其制造方法。

背景技术

本发明为2003年3月19日申请的第10/393,212号美国专利申请案的部分接续申请案，且其合并于此作为参考。

图1显示一闪存单元的剖面图，其描述于2000年5月2日核准，Jenq的美国专利第6,057,575号。该存储单元形成于一半导体基板120及其上方，二氧化硅层130热形成于半导体基板120上，选择闸140形成于二氧化硅层130上，二氧化硅层150热形成于半导体基板120未被选择闸覆盖的一个区域上，ONO层154(二氧化硅层、氮化硅层及二氧化硅层的三明治夹层)形成于选择闸140上，浮置闸160形成于介电层150、154之上，浮置闸160的一部分覆盖于选择闸140上。

ONO层164形成于浮置闸与选择闸上，控制闸170形成于ONO层164之上，控制闸覆盖于浮置闸160与选择闸140上。N+源极及漏极区域174、178形成于半导体基板120内。

利用热电子注入法(hot electron injection)，由该存储单位的信道区域180(半导体基板120的一P型区域)至浮置闸160，来设定存储单元的程序。利用富尔诺罕电子穿遂法(Fower-Nordheim tunneling of electrons)，自浮置闸160至源极区域178，抹除该存储单元。

该存储单元利用自行对准工艺(self-aligned)制造，其中浮置闸160与控制闸170的左与右边缘以单一屏蔽定义。

另一自行对准工艺描述于IEDM Technical Digest 1989的第603～606页，Naruke等人所著标题为“A New Flash-Erase EEPROM Cell with a SidewallSelect-Gate on Its Source Side”的文章中。于前者的工艺中，浮置闸与控制闸首先形成一堆叠结构。然后选择闸形成一侧壁间隙于包含浮置闸与控制闸结构的侧壁上。

发明内容

通过本发明包括自行对准存储结构(这些结构中的不同图案以单一屏蔽定义)，然而本发明不受上述结构所限制。

在某些实施例中，一浮置闸层(例如：掺杂多晶硅层)形成于选择闸之上，该浮置闸层自至少一部分选择闸上移除。在某些实施例中，此动作由无光罩蚀刻完成。一介电层(例如：ONO层)形成于浮置闸层之上，且一控制闸层形成于该介电层之上，该控制闸层在选择闸上具有一向上突出部分。接着，另一层如：氮化硅层形成于控制闸层上，但是控制闸层的突出部分被曝露，其通过一氮化硅沉积及其后的化学机械研磨(CMP)所完成，其中CMP停止于该控制闸层的突出部分上。对氮化硅选择性地蚀刻该控制闸层的曝露部分，直到该控制闸层自至少一部分选择闸之上移除。接着，另一层形成于该控制闸层的曝露部分，且于某些实施例中，其为热形成的二氧化硅。然后，移除氮化硅，对二氧化硅选择性地蚀刻该控制闸层、ONO层及浮置闸层，以定义控制闸及浮置闸。

具体地说，本发明提供一种制造一集成电路的方法，该集成电路包含一非挥发性内存单元，其包含彼此相互绝缘的一第一导电闸、一第二导电闸及一导电浮置闸，该方法包括步骤：(a)形成该第一导电闸于一半导体基板上，及形成一介电质于该第一导电闸的一侧壁上，以使该第一导电闸与该浮置闸绝缘；(b)形成一FG层于该第一导电闸上，其中该浮置闸包含该FG层的一部分；(c)自该第一导电闸的至少一部分上移除该FG层；(d)形成一第二导电闸层于该FG层上，以提供该第二导电闸的至少一部分，该第二导电闸具有突出于该第一导电闸上的一部分P1；(e)形成一层L1于该第二导电闸层上，使该突出部分P1曝露而未被该层L1完全覆盖；(f)对该层L1具选择性地移除位于该部分P1的第二导电闸层，以自该第一导电闸的至少一部分上移除该第二导电闸层；(g)形成一层L2于毗连该第一导电闸的该第二导电闸层上；以及(h)对该层L2具选择性地移除至少部分该层L1、该第二导电闸层及该FG层。

根据上述构想的方法，其中步骤(g)包含使该第二导电闸层与另一材料反应以形成该层L2。

根据上述构想的方法，其中该反应步骤包含该第二导电闸层的氧化。

根据上述构想的方法，其中该反应步骤包含该第二导电闸层与一金属的化学反应，及在该化学反应后接着未反应金属的移除。

根据上述构想的方法，其中还包含移除在该第一导电闸的第一侧而非该第一导电闸的第二侧上的该层L1、该第二导电闸层及该FG层，该第二侧是相对于该第一侧。

根据上述构想的方法，其中还包含形成该内存单元的一第一源极/漏极区域于毗连该第一导电闸的该第二侧上的该浮置闸的该半导体基板中，及形成该内存单元的一第二源极/漏极区域于毗连该第一导电闸的该第一侧上的该第一导电闸的该半导体基板中。

根据上述构想的方法，其中内存单元为内存单元阵列的一部分，每一内存单元包含彼此相互绝缘的一第一导电闸、一第二导电闸及一浮置闸；其中步骤(a)包含形成一或更多第一导电闸线，每一闸线提供各第一导电闸的至少一部分；其中各浮置闸包含该FG层的至少一部分；其中步骤(c)自各第一导电闸的至少一部分上移除该FG层；其中该第二导电闸层提供各第二导电闸的至少一部分；其中步骤(d)的结果为该第二导电闸层包含一突出于各第一导电闸上的一部分；其中步骤(e)的结果为该第二导电闸层在各第一导电闸上曝露；其中步骤(f)自各第一导电闸的至少一部分上部分移除该第二导电闸层；其中步骤(g)形成该层L2于毗连各第一导电闸的该第二导电闸层上。

本发明并不受限于以上实施例。本发明的其它特征将叙述于下。

附图说明

图1为一现有技术的存储单位的剖面图。

图2为本发明一实施例的内存制造中所获的中层结构的俯视图。

图3为工艺中图2的内存的透视图。

图4～图8为工艺中图2的内存的剖面图。

图9为工艺中图2的内存的透视图。

图10～图20A为工艺中图2的内存的剖面图。

图20B为图20A的结构的俯视图。

图21～图26B为工艺中图2的内存的剖面图。

图26C为图26A的结构的俯视图。

图27～图29B为工艺中图2的内存的剖面图。

图29C为图29A的结构的俯视图。

图30～图31为工艺中图2的内存的剖面图。

图32为图2的内存的电路图。

图33为根据本发明一实施例的存储阵列的俯视图。

120：半导体基板/P掺杂的基板

130：二氧化硅层/介电层

140：选择闸/多晶硅层/选择闸线

150：二氧化硅层/浮置闸介电层

154：ONO层/介电层

160：浮置闸/多晶硅层

164：ONO层

170：控制闸/多晶硅层/控制闸线

174：漏极区域/位线区域

178：源极区域/源极线

180：存储单元的信道区域

220：基板隔离区域/介电层/沟渠氧化层

410：二氧化硅层/垫氧化层

420：氮化硅层

220P：二氧化硅层的突起部

220T：隔离沟渠

220.1：二氧化硅层

220.2：二氧化硅层

604：N型区域

120W：P型井区

710：主动区域

810：氮化硅层

1010：二氧化硅层

1030：氮化硅层

1510：ONO层

1512：内存周边区域

1520：闸极介电层/氧化层

1512H：高电压晶体管区域

1512L：低电压晶体管区域

1522：井区

170.1：多晶硅层突起部

170C：凹洞

1710：氮化硅/氮化层

1910：保护层/氧化层

2010：抗反射层

2020：光阻层/屏蔽

2502：光阻层

2620：光阻层

2720：光阻层

1512N：NMOS区域/NMOS之周边区域

1512P：PMOS区域/PMOS之周边区域

1522P：P型井区

1522N：N型井区

1522：井区

2730N：NMOS晶体管源极/漏极区域

2720：光阻层

2820：光阻层

2730P：PMOS晶体管源极/漏极区域

2904：二氧化硅层/介电层

2910：氮化硅层/间隙壁

2920：光阻层

3104：层间介电层/绝缘体

3110：导电层/位线

3210：存储单元

具体实施方式

这里所叙述的实施例是为了解释本发明，但不限制本发明。本发明不限定于特殊材料、处理步骤或尺寸。

图2是根据本发明的一较佳实施例中，显示于工艺中分离闸极闪存阵列的一些特征的俯视图，图3是显示附加特征的检视图。每个存储单元包括一浮置闸160、一控制闸170与一选择闸140。浮置闸160、控制闸170与选择闸140彼此绝缘，且与半导体基板120(例如，单晶硅)绝缘。每个控制闸170为一控制闸线也为标号170的一部分，于Y方向延伸通过阵列。在某些实施例中，Y方向为一列方向，且每一控制闸线170提供控制闸予存储单元的一列。不同的控制闸线170或许可以、也或许不可以电连接在一起。在控制闸之下，每个浮置闸160的位置以一交叉线显示于图2。每个选择闸140为选择闸线也为标号140的一部分，于Y方向延伸通过阵列。基板隔离区域220(场效隔离区域)于X方向延伸。在某些实施例中，此X方向为栏(位线)方向。每个基板隔离区域220横越整个阵列，每一选择闸线140及每一控制闸线170越过基板隔离区域220的全部。

后续的图标显示于内存制造期间所取得的过渡性结构的纵向剖面图。剖面平面以线X-X’、Y1-Y1’与Y2-Y2’显示于图2中。线X-X’以X方向经过基板隔离区域220之间。线Y1-Y1’以Y方向通过选择闸线140。线Y2-Y2’以Y方向通过控制闸线170。

在一实施例中，内存的制造如下：隔离基板区域220以浅沟渠隔离(“STI”)技术形成于P掺杂的基板120。更特别地，如图4所示(Y1-Y1’剖面)。一二氧化硅层410(垫氧化层)以热氧化或其它技术形成于基板120，氮化硅层420沉积于垫氧化层410上，氮化硅层420使用一光阻屏蔽(无图标)光刻图案化，用以定义隔离沟渠220T。垫氧化层410与半导体基板120通过氮化硅层420的开口蚀刻。结果，隔离沟渠220T形成于基板120上，每一隔离沟渠220T以X方向横越整个内存阵列。

氮化硅层420进行计时湿式蚀刻(timed wet etch)，以从隔离沟渠220T挖除氮化硅层的垂直边缘，见图5(Y1-Y1’剖面)。垫氧化层410在此步骤中也从沟渠挖除。

二氧化硅薄层220.1热形成于沉积的硅表面，以平缓隔离沟渠220T的边缘。然后，二氧化硅层220.2利用高密度电浆技术(HDP)沉积。二氧化硅层220.2填满沟渠且最初覆盖氮化硅层420。二氧化硅层220.2利用化学机械研磨法(CMP)磨平，研磨止于氮化硅层420。一平坦的顶端表面于此提供。

在后续的图标，图2与图3中，二氧化硅层220.1与220.2显示为一单层220。

如图5所示，二氧化硅层220以相等于氮化硅层420与垫氧化层410结合的厚度的量突起于基板120上。二氧化硅层220的突起部分显示在220P。

氮化硅层420以对二氧化硅层220具选择性而移除(图6，Y1-Y1’剖面)，此可利用湿式蚀刻完成(如利用磷酸)。

掺杂物注入半导体基板120，以形成一N型区域604于内存阵列下。掺杂物同时注入基板环绕阵列，以形成一由半导体基板120的顶端表面延伸至N型区域604的N型区域(无图标)。这些注入创造了一个完全隔离的P型井区(P well)120W予存储阵列。N型区域604并无显示于后续的图标。

二氧化硅层220进行蚀刻(图7，Y1-Y2’剖面)。此蚀刻包括一水平方向，而使得二氧化硅层220的侧壁，自主动区域710(不被沟渠220T占据的基板区域)侧面地挖除。此蚀刻可为一等向性湿蚀刻。缓冲氧化蚀刻或稀释的氢氟酸(DHF)蚀刻可用于某些实例中。此蚀刻将会使介于浮置闸与控制闸间的电容耦合改善，见2002年10月1日申请，Yi-Ding的美国专利申请案第10/262,785号，且于此并入参考。

二氧化硅层220的突出部分220P并无蚀刻掉，且持续突出于半导体基板120的顶端表面上。在0.18μm的工艺(最小线宽0.18的工艺)，突起部分220P的示范性最终厚度为0.12μm。若非另外指出，则所示范性尺寸为0.18μm工艺。

垫氧化层410在二氧化硅层220蚀刻时移除。

二氧化硅层130热形成于半导体基板120的曝露区域，以提供介电层予选择晶体管。二氧化硅层130的示范性厚度为120。

如图8所示(Y1-Y1’剖面)，一导电的多晶硅层140，以同形沉积工艺(conformal deposition process)(例如低压化学气相沉积法“LPCVE”)形成于结构上。多晶硅层140填充二氧化硅层突出部220P间的间隙壁。由于沉积于二氧化硅突出部220P侧壁的多晶硅部分相接触，因此多晶硅层顶端表面是平坦的。

非同形沉积工艺(non-conformal deposition processes)，不论是已知的或是即将发明的均可利用。若多晶硅层140的顶端表面不是平坦的，一般认为多晶硅层140可在沉积后，利用已知的技术(例如，涂布一光阻层于多晶硅层140，然后以相同蚀刻速率同时蚀刻光阻层及多晶硅层，直至光阻层全部移除)平坦化。多晶硅层140的底部表面为非平坦的，当它在二氧化硅层的突起部220P上下起伏。

主动区域的多晶硅层140的示范性的最终厚度为0.06μm。

氮化硅层810，以如低压化学气相沉积法(LPCVE)沉积于多晶硅层140，至一示范性厚度1500。如有需要，一垫氧化层(无图标)可在氮化硅层沉积前，形成于多晶硅层140。此垫氧化层将在控制闸多晶硅层170蚀刻时，提供选择闸一附加的保护层，此将配合图18说明于下。

在某些实例中，多晶硅层140与/或氮化硅层810的顶端表面为非平坦的。

晶圆以光阻层(无图标)涂布，光阻层图案化以定义选择闸线140。见图2及图9的透视图，每个选择闸线140以Y方向延伸通过整个阵列，内存阵列几何对于介于定义选择闸线140的屏蔽及定义隔离沟渠220T(第四图)的屏蔽之间的误对准是不灵敏的，除了可能在内存阵列的边界。

氮化硅层810通过光阻层的开口蚀刻。光阻层移除，且多晶硅层140被蚀刻掉，其以氮化硅层810曝露，结果选择闸线140形成(另一选择性的实例中，定义氮化硅层810的光阻层，在多晶硅层140的蚀刻后移除)。

如图10(X-X’剖面)所示，此结构氧化以形成二氧化硅层1010于选择闸线140的侧壁上。然后，一薄的同形氮化硅层1030沉积且异向性地蚀刻，其无利用屏蔽于内存阵列，以于每一个由选择闸线140、覆于其上方的氮化硅层810及二氧化硅层1010所构成结构的侧壁上形成间隙壁。氮化硅间隙壁的形成已叙述于，例如，2002年3月12日核准，H.TUAN等人的美国专利第6,355,524号，其内容于此并入参考。

毯覆式氧化蚀刻(blanket oxide etch)去除了二氧化硅层130曝露的部分。二氧化硅层150(图11，X-X’剖面)热形成于半导体基板120至一理想厚度，例如90。

将浮置闸多晶硅层160，以如低压化学气相沉积法(LPCVD)沉积于此结构，且于沉积时或沉积后掺杂。多晶硅层160至少需具有使多晶硅层160的顶端表面与氮化硅层810的顶端的表面等高的足够厚度。特别地，多晶硅层160的顶端表面包括介于选择闸140间的区域160T。区域160T至少需与氮化硅层810的顶端表面等高。

多晶硅层160以化学机械研磨法(CMP)或其它方法平坦化，且止于氮化硅层810。见图12(X-X’剖面)，多晶硅层160的顶端表面变得与氮化硅层810的顶端表面一样平坦。许多已知的化学机械研磨法(CMP)及研磨液，可避免在多晶硅层的顶端表面造成下陷(dishing)。

多晶硅层160在无屏蔽于存储阵列上的情况下蚀刻。见图13A(X-X’剖面)与图13B(Y2-Y2’剖面)。此蚀刻止于沟渠氧化层220曝露时。进行适当的过度蚀刻，以使多晶硅层160完全地自氧化层220的顶端表面移除。在某些实施例中，多晶硅层160的最终厚度为1200。

可选择地，进行一氧化层220的计时蚀刻(timed etch)，以挖除多晶硅层160表面下方的氧化层220的顶端表面，见图14(Y2-Y2’剖面)。此蚀刻会增进介于浮置闸与控制间的电容耦合，见前述美国专利第6,355,524号。在图14的实施例中，氧化层220连续突出于半导体基板120的顶端表面上，此以220P表示，突起至少有0.10μm。在其它的实例中，氧化层220在蚀刻后，并无突起于基板上。

ONO层1510(图15A，X-X’剖面)形成于结构上。例如，一二氧化硅层可热形成于多晶硅层160，或以高温氧化(HTO)工艺沉积至厚度为50(高温氧化(HTO)描述于2002年12月26日公开的美国专利公开号第2002/0197888号，其内容于此并入参考)。然后一氮化硅层可以低压化学气相沉积法沉积至厚度为80。然后，另一二氧化硅层可以低温氧化工艺沉积至厚度为50。上述工艺与厚度值为示范性的，但不限制本发明。

ONO层1510、多晶硅层160与二氧化硅层150自内存周边区域1512(图15B)移除。合适的闸极介电层1520以传统的方法形成于半导体基板120的周边。于图15B所示的实施例中，此周边区域包括一高电压晶体管区域1512H及一低电压晶体管区域1512L。闸极介电层1520的形成如下：二氧化硅层以高温氧化处理热形成或沉积于高电压晶体管区域1512H及低电压晶体管区域1512L至厚度140。此氧化层以屏蔽蚀刻，自低电压晶体管区域1512L移除。其后另一二氧化硅层以热氧化形成于低电压晶体管区域1512L、高电压晶体管区域1512H至厚度为60。结果，高电压晶体管区域1512H的氧化层厚度，由140增加至200。ONO层1510(图15A)顶端的氧化层，可在上述的步骤中，做得更厚与/或更致密。可选择地，ONO层1510三明治夹层的整个顶端氧化层，可在形成氧化介电层1520时形成于周边。

图15B也显示内存周边区域1512的NMOS与PMOS的井区1522形成于半导体基板120。可利用已知的技术在氧化层1520的制造前形成井区，且可将临界电压布注入井区。

控制闸多晶硅层170(图16A，X-X’剖面与图16B周边区域)沉积于ONO层1510和介电层1520。多晶硅层170最初未掺杂(“本质半导体(intrinsic)”，以“INTR”示于图16B)。然后，将周边区域1512屏蔽，且多晶硅层170掺杂N+于内存阵列区。

多晶硅层170的顶端表面并非平坦的，多晶硅层170具有一突出部170.1于每一选择闸线140。此突出部170.1将用于定义控制闸与浮置闸，无附加依赖于光刻对准。

如图16A所示，凹洞170C形成于多晶硅层170，介于突出部170.1之间。如图17A(X-X’剖面)所示，这些凹洞170C以某些材料1710填满。在一实施例中，材料1710为氮化硅，其沉积于多晶硅层170，且利用化学机械研磨法或其它方法(例如：回蚀)平坦化。此内存阵列区域具有一平坦的顶端表面，以多晶硅层170曝露。氮化层1710同时沉积于周边区域(图17B)，但在某些实施例中，多晶硅层170并不通过氮化平坦化的过程曝露于周边。此为由于浮置闸多晶硅层160于周边已移除，因此，在氮化层1710平坦化之前，氮化层1710于周边的顶端水平高度较于阵列区域为低。此氮化平坦化过程或许可以、或许不可以留下氮化层1710于周边。在图17B的实施例中，氮化层1710并无于平坦化的过程中，自周边完全移除。

多晶硅层170在无使用屏蔽下对氮化层1710具选择性而蚀刻，见图18(X-X’剖面)。此蚀刻侵入多晶硅层部分170.1，且自至少部分每一选择闸线140上移除多晶硅层170以曝露ONO层1510。在图18的实施例中，此蚀刻于曝露ONO层之后持续进行，以挖除位于ONO层1510顶端表面下方的多晶硅层170的顶端表面，然而此为非必要。多晶硅蚀刻可在ONO层一曝露时即停止。毗连于选择闸140的多晶硅层170的曝露部分的宽度W1将于自行对准方法中用以定义控制闸与浮置闸的宽度，此将叙述于下。

在某些实施例中，多晶硅层170(毗连于选择闸140)的最小厚度为0.18μm，且宽度W1稍低于0.18μm，例如：0.155μm。于图18中，多晶硅层170的曝露部分的顶端表面被挖除。在另一实施例中，多晶硅层170具有一平坦的顶端表面遍及该内存阵列区域。

在周边区域(图17B)，多晶硅层170通过氮化层1710保护，因此周边区域不因多晶硅层的蚀刻而改变。若氮化层1710在氮化平坦化的过程中(并图17A说明于上)于周边移除，则多晶硅层170可在多晶硅层蚀刻时，通过一附加屏蔽(无图标)于周边被保护。

一保护层1910(见图19X-X’剖面)形成于该多晶硅层170的曝露部分上。在一实施例中，层1910由层170的热氧化所形成的二氧化硅层。氧化层1910的一示范性厚度为500。层1910也可为一导电金属硅化层，其通过硅化(自行对准硅化)技术选择性地形成于多晶硅层170之上。

如上所注(图18)，毗连于选择闸140的多晶硅层170的顶端表面被挖空，且氧化层1910形成于该挖空多晶硅层部分的垂直侧壁上，因而得到L型氧化特征。该侧壁氧化过程消耗某些于氮化层1710之下的多晶硅层170。受氧化层1910覆盖的多晶硅层部分的总宽度W2(图19)将定义浮置闸及控制闸之宽度，如下所解释。在某些实施例中，W2为0.18μm。

如上所注，多晶硅层170的顶端表面可于图18的蚀刻后及氧化层1910形成前变得平坦。在此类的实施例中，W2大约相等于W1，因为在氮化层1710下有较少的多晶硅氧化。

周边由氮化层1710保护且于此步骤期间未改变。

一抗反射涂布层(ARC)2010，如图20A所示，流动于晶圆上且经烘烤固化(cured)。于此步骤后，此结构具有一平坦的顶端表面。

晶圆以一光阻层2020覆盖。该光阻层图案化以保护位于每一选择闸线140一侧的氧化层1910的部分。图20B(俯视图)说明光阻屏蔽2020位置，与示于图2的图案相关。光阻层2020覆盖于控制闸线170预定的位置上，且曝露出介于毗连的选择闸线140间的区域，其中控制闸多晶硅层170将被移除。光阻屏蔽2020的纵向边缘可位于选择闸线140的任何位置，精确的屏蔽对准因此于此阵列区域中并非是决定性的(critical)。

光阻层2020不遮盖周边区域1512。

蚀刻除去由光阻层2020所曝露的抗反射涂布层(ARC)2010及氧化层1910，并接着移除光阻层2020及抗反射涂布层(ARC)2010的剩余部分，所得的内存阵列结构显示于图21(X-X’剖面)。

周边区域受氮化层1710保护，且保持如图17B所示。

对氧化层1910具选择性地移除氮化层1710(例如通过湿蚀刻)，其所得结构显示于图22A(X-X’剖面)及图22B(周边区域)。

然后，此晶圆以一光阻层涂布(无图标)，光阻层图案化以覆盖周边区域。光阻层并无覆盖内存阵列。多晶硅层170以氮化硅层1910做为屏蔽，于阵列区域蚀刻。此蚀刻对二氧化硅具选择性，因此此蚀刻止于ONO层1510，其所得结构如图23所示(X-X’剖面)。

ONO层1510与多晶硅层160于阵列区域，以氧化层1910为屏蔽进行蚀刻。ONO层1510、多晶硅层160自未被氧化层1910覆盖的地方完全移除，见图24(X-X’剖面)。氧化层1910及氮化层810、1030可在ONO层1510蚀刻时部分移除。浮置闸160与控制闸线170，在此步骤的结束时完全地定义，且如图2与图3所示。控制闸线170的顶端表面的宽度为W2，定义如上述，相关的附图标记请见图19。

图24的内存具有一可信頼的侧壁绝缘，其一方面介于选择闸140间，另一方面介于浮置闸160与控制闸170间。此绝缘通过二氧化硅层1010及氮化硅层1030提供。就这点来说，图24的结构与前述Naruke等所著的文章中的内存比较是较有利的。在Naruke等的内存中，浮置闸与控制闸最初形成一堆叠结构。然后，选择闸形成以作为一侧壁间隙壁。形成一个好的侧壁绝缘于浮置闸与控制闸的堆叠结构上是有问题的，因为浮置闸与控制闸层会有肩膀(shoulders)，突出于堆叠结构外。此侧壁绝缘会在肩膀上变薄。好的侧壁绝缘形成于图24的选择闸140侧壁上会更为容易，这是因为选择闸没有与其它的导电层堆叠在一起。然而本发明并不受限于图24的实施例，或限制于该实施例，其中选择闸并无与其它导电层堆叠。

在形成堆叠的浮置闸与控制闸之前，先形成选择闸的其它优点叙述于下：如果浮置闸与控制闸的堆叠先形成，浮置闸与控制闸层的蚀刻会损伤半导体基板120的主动区域(例如，假设浮置闸与控制闸以多晶硅制成的情况下)。此主动区域的损伤可能会阻碍选择闸介电层130的形成。

同时，在某些实施例中，选择闸介电层130为一热形成的二氧化硅层，若浮置闸与控制闸先形成，则形成二氧化硅层130的热氧化的过程会氧化浮置闸与控制闸的边缘，此非所希望的。更进一步地，在某些实施例中，二氧化硅层130会较浮置闸的介电层150厚，因此，在工艺中早形成二氧化硅层130是较佳的。

在多晶硅层160的蚀刻后，保护周边区域的光阻层也被移除了，保留的周边区域如图22B所示。多晶硅层170曝露且可于周边掺杂。于下述的源极/漏极注入时，NMOS晶体管闸极可掺杂N型，PMOS晶体管闸极可掺杂P型。

晶圆以光阻层2502涂布(图25)，此光阻层图案化以定义周边晶体管闸极。光阻层2502覆盖内存阵列，曝露的多晶硅层170蚀刻掉，光阻层2502移除。

晶圆以光阻层2620涂布，此光阻层图案化以曝露源极线178(图25A，X-X’剖面；以及图25B，无介电层的阵列的俯视图)。每一源极线178穿越介于两个毗连的控制闸线170间的内存阵列，且在结合两条控制闸线的两个列提供一源极/漏极区域予每一存储单位。

光阻层屏蔽2620的对准并非是决定性的，此由于此屏蔽开口的左与右边缘，可以被定位于各个选择闸线140或控制闸线170的任何地方。

光阻层2620覆盖周边区域。

二氧化硅层220在通过屏蔽2620曝露的区域，即源极线178的区域，于隔离沟渠220T外蚀刻，此蚀刻移除了氧化层1910，也移除源极线上方的主动区域的二氧化硅层150。然后，源极线178的注入(N+)利用相同的屏蔽完成。在某些实施例中，此为高能量、高剂量注入，其可能优于利用低能量、低剂量、大角度的注入(例如，此角度可为10°至30°)，以达到0.1μm～0.2μm的源极线扩散深度。

在一可选择的实施例中，光阻屏蔽2620形成，然后一高能量的N+注入，在蚀刻掉二氧化硅层220前完成。然后，二氧化硅层220利用相同的屏蔽于沟渠外蚀刻。然后，另一低能量N型注入利用相同的屏蔽完成。第一次(高能量)注入在沟渠至少需由二氧化硅层220部分封锁住，以避免源极线178与N型隔离区域604短路(图6)，见上述美国专利第6,355,524号。

光阻层2620移除，晶圆以光阻层2720涂布(图27)，此光阻层图案化以曝露整个阵列区域，且同时曝露周边的NMOS晶体管区域。图27显示一具有一P型井区1522P周边的NMOS晶体管区域1512N，与一具有一N型井区1522N周边的PMOS晶体管区域1512P。井区1522N、1522P为井区1522的两个井区，大致地显示于图15。在集成电路上可有许多的区域1512N，1512P，光阻层2720覆盖PMOS晶体管区域1512P，进行一N型注入(N-)，以为NMOS晶体管源/漏极区域2730N形成轻掺杂漏极(LDD)的延长部分。此注入同时掺杂周边的NMOS晶体管。光阻层2720可以、也可以不覆盖内存阵列。若光阻层2720无覆盖阵列，此注入提供了附加的掺杂予源极线178，且也掺杂了位线区域174(如图29A)。

光阻层2720移除，且另一光阻层2820(图28)形成于晶圆。光阻层2820图案化，以覆盖NMOS周边的晶体管区域1512N及阵列区域。进行一P型注入(P-)，以为PMOS源/漏极区域2730P，形成轻掺杂漏极的延长部分，且掺杂周边的PMOS晶体管的闸极。

光阻层2820移除，一薄二氧化硅层2904(图29A，X-X’剖面；以及图29B，周边区域)利用任何合适的技术沉积于此结构(例如，乙氧基硅烷处理(TEOS)、高温氧化处理(HTO)、快速热氧化处理(RTO))。一二氧化硅层2904的示范性厚度，于半导体基板120与多晶硅层170之硅表面为200～300。若二氧化硅层2904热沉积(例如以快速热氧化处理，RTO)，则于氮化硅层表面的二氧化硅层将变得更薄。

一氮化硅薄层2910沉积，且无使用屏蔽进行异向性的蚀刻，以于周边晶体管的闸极上形成侧壁间隙壁。间隙壁2910同时形成于存储阵列。二氧化硅层2904作为一蚀刻终止层，其作用为保护半导体基板120与周边多晶硅闸极170的顶端表面。此晶圆以一光阻层2920(图29B)涂布。此光阻层图案化，以覆盖PMOS的周边区域1512P，但曝露出NMOS的周边区域1512N及内存阵列。进行一N+注入，以为周边的NMOS晶体管，创造低掺杂漏极结构，提高在周边的NMOS晶体管闸极与源极线区域178的掺杂浓度，且掺杂位线区域174。图29C为所得内存阵列结构的俯视图。浮置闸、控制闸与选择闸，与覆盖于其上的氮化硅层屏蔽此注入，因此于此阵列区域不需附加的屏蔽。

光阻层2920移除，此晶圆以一光阻层3020涂布(图30)，此光阻层图案化以覆盖NMOS周边区域1512N及内存阵列，但曝露出PMOS周边区域1512P。进行一P+注入，以为PMOS晶体管形成低掺杂结构，且于PMOS晶体管闸极增加掺杂的浓度。

此内存的制造可利用已知的技术完成。在图31的实施例中，一毯覆式二氧化硅蚀刻(blanket silicon dioxide etch)自控制闸线170、源极线178、位线区域174及周边的晶体管闸极和源/漏极区域(未显示于图31)之上移除氧化层2904、150。一导电金属硅化层2930通过自行对准硅化技术形成于曝露的硅化区域上。层间介电层3104沉积于该晶圆上。接触窗开口蚀刻于介电层3104以使位于控制闸线170、源极线178、位线区域174及周边的闸极和源/漏极区域上的硅化物2930曝露(仅有一个对位线区域174的开口显示于图31中)。沉积且图案化一导电层3110以形成位线及其它特征，该位线接触位线区域174。若介电层3104为氧化硅，则定义层3014上的接触窗开口的屏蔽(未图标)的对准，在内存阵列区域中并非为决定性的，此由于选择闸140被氮化层2910、1030保护住了。

图32为一阵列实施例的电路图，此为一或非阵列(NOR array)，为上述美国专利第6,355,524号的类型。每一位线3110由两栏的存储单元3210分享。一存储单元3210，可利用热电子注入法，自存储单元的信道区域(存储单元的浮置闸与选择闸下方的半导体基板120的P型区域)至浮置闸160来设定程序。此存储单元可利用富尔诺罕电子穿隧(Fowler-Nordheim tunneling ofelectrons)，由浮置闸160至源极线区域178或信道区域抹除。

本发明不限制于此抹除或程序技术，或该或非存储阵列(NOR array)。本发明不限制于上述的阵列建构。例如，源极线可形成自一层，此层覆盖于半导体基板120，且接触源极线基板区域178；源极线不需通过隔离沟渠。同时，基板隔离区域220也不需横越整个阵列。如图33，基板隔离区域在源极线178被阻断，介电层220不需在源极线掺杂前，于沟渠外进行蚀刻。浅沟渠隔离法可以其它技术形成且可以局部氧化工艺(LOCOS)或其它隔离方法取代，此方法可为已知的或将发明的。参照如Tuan等于2002年3月12日核准的第6,355,524号美国专利；Yi Ding于2002年10月1日申请的第10/262,785号美国专利申请案；C.Hsiao于2002年10月7日申请的第10/266,378号美国专利申请案，其皆在此并入参考。本发明可应用于多层(multi-level)单元内存(于内存中的单元可储存多层信息位)。本发明不限制于任何特别的工艺步骤、材料或叙述于上的其它特别点。本发明不限制于轻掺杂漏极或其它周边结构。

本发明得由熟悉此技艺的人士任施匠思，然而皆不脱离所附权利要求的保护范围。

Claims (7)

1.一种制造一集成电路的方法，该集成电路包含一非挥发性内存单元，其包含彼此相互绝缘的一第一导电闸、一第二导电闸及一导电浮置闸，该方法包括步骤：

(a)形成该第一导电闸于一半导体基板上，及形成一介电质于该第一导电闸的一侧壁上，以使该第一导电闸与该浮置闸绝缘；

(b)形成一FG层于该第一导电闸上，其中该浮置闸包含该FG层的一部分；

(c)自该第一导电闸的至少一部分上移除该FG层；

(d)形成一第二导电闸层于该FG层上，以提供该第二导电闸的至少一部分，该第二导电闸具有突出于该第一导电闸上的一部分P1；

(e)形成一层L1于该第二导电闸层上，使该突出部分P1曝露而未被该层L1完全覆盖；

(f)对该层L1具选择性地移除位于该部分P1的第二导电闸层，以自该第一导电闸的至少一部分上移除该第二导电闸层；

(g)形成一层L2于毗连该第一导电闸的该第二导电闸层上；以及

(h)对该层L2具选择性地移除至少部分该层L1、该第二导电闸层及该FG层。

2.如权利要求1所述的方法，其特征在于，步骤(g)包含使该第二导电闸层与另一材料反应以形成该层L2。

3.如权利要求2所述的方法，其特征在于，该反应步骤包含该第二导电闸层的氧化。

4.如权利要求2所述的方法，其特征在于，该反应步骤包含该第二导电闸层与一金属的化学反应，及在该化学反应后接着未反应金属的移除。

5.如权利要求1所述的方法，其特征在于，还包含移除在该第一导电闸的第一侧而非该第一导电闸的第二侧上的该层L1、该第二导电闸层及该FG层，该第二侧是相对于该第一侧。

6.如权利要求5所述的方法，其特征在于，还包含形成该内存单元的一第一源极/漏极区域于毗连该第一导电闸的该第二侧上的该浮置闸的该半导体基板中，及形成该内存单元的一第二源极/漏极区域于毗连该第一导电闸的该第一侧上的该第一导电闸的该半导体基板中。

7.如权利要求1所述的方法，其特征在于，该内存单元为内存单元阵列的一部分，每一内存单元包含彼此相互绝缘的一第一导电闸、一第二导电闸及一浮置闸。

其中步骤(a)包含形成一或更多第一导电闸线，每一闸线提供各第一导电闸的至少一部分；

其中各浮置闸包含该FG层的至少一部分；

其中步骤(c)自各第一导电闸的至少一部分上移除该FG层；

其中该第二导电闸层提供各第二导电闸的至少一部分；

其中步骤(d)的结果为该第二导电闸层包含一突出于各第一导电闸上的一部分；

其中步骤(e)的结果为该第二导电闸层在各第一导电闸上曝露；

其中步骤(f)自各第一导电闸的至少一部分上部分移除该第二导电闸层；

其中步骤(g)形成该层L2于毗连各第一导电闸的该第二导电闸层上。

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