TWI247390B - Nonvolatile memories and methods of fabrication - Google Patents
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五、發明說明(1) 【發明所屬之技術領域】 本案係關於非揮發性記憶體。 【先前技術】 第一圖顯示一快閃記憶體單元之剖面圖,其係描述於 20 00·年5月2日核准,jenq之美國專利第6, 〇 57, 575號。該圮 憶單元形成於一半導體基板120及其上方,二氧化矽層^〇σ 熱成長於半導體基板120上,選擇閘14〇形成於二氧化石夕層 130上,二氧化矽層150熱成長於半導體基板12〇未被選擇閘 覆蓋的一個區域上,ΟΝΟ層154(二氧化矽層、氮化碎層及二 氧化碎層的二明治爽層)形成於選擇閘1 4 〇上,浮置閘1 6 Q形 成於介電層150、154之上,浮置閘160的一部分覆蓋於選擇 閘1 4 0上。 0Ν0層164形成於浮置閘與選擇閘上,控制閘17〇形成於 0Ν0層164之上,控制閘覆蓋於浮置閘160與選擇閘14〇 上。Ν+源極及汲極區域174、178形成於半導體基板12〇内。 利用熱電子注入法(hot electron injection),由該 記憶單位的通道區域180(半導體基板120的一p型區域)至浮 置閘1 6 0,來設定記憶單元的程式。利用富爾諾罕電子穿遂 法(Fower-Nordheim tunneling of electrons),自浮置閘 1 6 0至源極區域1 7 8,抹除該記憶單元。 該記憶單元利用自行對準製程(self-aligned)製造, 其中浮置閘1 6 0與控制閘1 7 0之左與右邊緣以單一遮罩定 義。
1247390 五、發明說明(2) 另一自行對準製程描述於IEDM Technical Digest 1 989之第603〜606頁,Naruke等人所著標題為” A New Flash-Erase EEPROM Cell with a Sidewall Select-Gate on Its Source Side"之文章中。於前者的製程中,浮置閘 與控制閘首先形成一堆疊結構。然後選擇閘形成一側壁間 隙於包含浮置閘與控制閘結構之側壁上。 【發明内容】 本段摘述本案的某些特徵,其他特徵將敘述於後續的 段落。本案藉由附加的申請專利範圍定義,其係合併於此鲁 段洛作為參考。 本案包括自行對準記憶結構(這些結構中之不同圖案藉 單一遮罩定義),然而本發明不受上述結構所限制。 ^在某些實施例中,一浮置閘層(例如:摻雜多晶矽層) 係形成於選擇閘之上,該浮置閘層係自至少一部分選擇閘 上移除。在某些實施例中,此動作係由無光罩蝕刻完成。 一介電層(例如:0N0層)係形成於浮置閘層之上,且一控制 閘層係形成於該介電層之上,該控制閘層在選擇閘上具^ 一向上突出部分。接著,另一層,如··氮化矽層,係形成鲁 於控制閘層上,但是控制閘層之突出部分被曝露,其係藉 由一氮化矽沉積及其後之化學機械研磨(CMp)所完成,其中 C = P停止於該控制閘層之突出部分上。對氮化矽選擇性地蝕 刻該控制閘層之曝露部分,直到該控制閘層自至少一邛分 選擇閘之上移除。㈣,另一層形成於該控制閘層 露
第9頁 1247390 五、發明說明(3) 口F刀,且於某些實施例, 後,移除氮化矽,對二 /、、糸熱成長之二氧化矽。然 0N0層及浮置閘層,〜矽選擇性地蝕刻該控制閘層、 本案並不受限於^Λ控制w及浮置閉。 於下。本案由附加之申, = 。本案之其他特徵將敘述 T明專利範圍所定義。 【實施方式】 本段落所敘述之實施例 明。本發明不限定於特殊材:解:本發明:但不限制本發 由附加的專利申請範圍定義A理步驟或尺寸。本發明 第二圖係根據本發明之一 _ 中分離閘極快閃記憶體陣列的一些二的視:示:製程 係顯示附加特徵的檢視圖。圖,苐二圖 _、一控制閉170盘一選摆^I己11早70包括一浮置閘 與選擇開140彼此絕緣,且:半導體、控制閘17。 矽)絕緣。每個控制閘丨7〇為一 _ 土 ^如’早晶 -部分,於Y方向延伸通過陣列二7此/;上號17°,的 為-列方Η每一控制閘線 線170或許可以、也或許不;=: 起閘160在控制閘之下,每個浮置開16〇 , 二=〇:於Λ二圖。每個選擇問140為選擇開線,亦 為私唬140,的一部分,於γ方向延伸通過陣列。 區域220(場效隔離區域)於X方向延伸。在某些實^例中, 此X方向為攔(位元線)方向。每個基板隔離區域22〇橫越整 第10頁 1247390
制閘線1 7 0越過基板隔 五、發明說明(4) 個陣列,每一選擇閘線1 4〇及每一控 離區域220的全部。 後續的圖示顯示於記憶體製造期間所取得之過渡性結 構的縱向剖面圖。剖面平面以線X —X,、γι — γι,與,顯 示於第二圖。線Χ-Χ,以X方向經過基板隔離區域^2〇之間: 線Υ1-ΥΓ以Υ方向通過選擇閘線140。線^—Υ2,以γ方向 控制閘線170。 在一實施例中,記憶體的製造如下 隔離基板區域220 ^ ^ ΙΞΕ L Μ 以淺溝渠隔離("STI")技術形成於ρ摻雜的基板12〇。更 地,如第四圖所示(YbY1,剖面)。一二氧化矽層41〇(墊氧 化層)以熱氧化或其他技術形成於基板12〇,氮化矽層42〇沉 積於墊氧化層410上,氮化石夕層42〇使用—光阻遮罩(無圖 不)微影地圖案化,用以定義隔離溝渠22〇τ。墊氧化層 與半導體基板120透過氮化矽層42〇的開口蝕刻。結s, ,溝渠220T形成於基板120上,每一隔離溝渠2m。以乂方^ 檢越整個記憶體陣列。 f 氮化矽層420進行計時濕式蝕刻(Uffied wet 6优 從隔離溝渠220T挖除氮化矽層的垂直邊緣,見第五一 Y1剖面)。墊氧化層41 0在此步驟中亦從溝渠挖除/ 二氧化矽薄層220.1熱成長於沉積的矽表面,以平缓隔 離溝渠220T的邊緣。然後,二氧化矽層22〇·2利用高密度電
Li ::沉積:二氧化矽層2 2 ° . 2填滿溝渠且最初:蓋 磨止。石夕層22°.2利用化學機械研磨法(⑽ 磨千,研磨止於鼠化石夕層420。一平坦的 第11頁 1247390
供。 在後續的圖示,第—闻 ^ 盥9瓶-炎 加弟一圖與第三圖中,二氧化石夕層220· 1 興ΖΖ0.2顯不為一單層22〇 如第五圖所示,-备 Λ ^ ^ —乳化矽層2 2 0以相等於氮化矽層4 2 0 與墊氧化層410結合的戸命k曰〜 的厚度的ϊ犬起於基板120上。二氧化 矽層220的突起部分顯示在220P。 isi,H石夕層420以對二氧化矽層2 20具選擇性而移除(第六 ° °】面)’此可利用濕式钱刻完成(如利用磷 酸)。 摻雜物植入半導體基板120,以形成一 N型區域604於記 憶體陣列了。#雜物同時植人基板環繞陣列,以形成一由 半導體基板120之頂端表面延伸至N型區域6〇4 型區域(無 圖示)。這些佈植創造了一個完全隔離的p型井區(p说“工) 1 20W予δ己憶陣列。n型區域6〇4並無顯示於後續的圖示。 二氧化矽層220進行蝕刻(第七圖,Υ1-Υ2,剖面)。此 蝕刻包括一水平方向,而使得二氧化矽層22〇之側壁,自主 動區域710(不被溝渠220了佔據之基板區域)側面地挖除。此 蝕刻可為一等向性濕蝕刻。緩衝氧化蝕刻或稀釋的氫氟酸 (DHF)蝕刻可用於某些實例中。此蝕刻將會使介於浮置閘與 控制閘間的電容耦合改善,見2〇〇2年1〇月j日申請,Yi— /、
Ding之美國專利申請案第1〇/262,785號,且於此併入表 考。 二氧化矽層2 2 0之突出部分2 2 0 P並無蝕刻掉,且持續突 出於半導體基板120的頂端表面上。在的製程(最^
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線寬0·18的製程),突起部分22〇p的示範性最終厚度為 0 · 1 2 // m。若非另外指出,則本段落之示範性尺寸 0 · 1 8 // m 製程。 墊氧化層41 0在二氧化石夕層2 2 〇姓刻時移除。 、二氧化矽層130熱成長於半導體基板丨20的曝露區域, 以提供介電層予選擇電晶體。二氧化矽層丨3〇的示 為120A。 丨/予度 如第八圖所示(Υ1-Υ1,剖面),一導電的多晶矽層 140,藉同形沉積製程(conf〇rmal dep〇siti〇n pr〇ceass)
(例如低壓化學氣相沉積法” LPCVE”)形成於結構上。多晶 層1〃40填充二氧化矽層突出部22〇p間的間隙壁。由於沉積於 二氧化矽突出部220P側壁之多晶矽部分相接觸,因此、曰、 石夕層頂端表面是平坦的。 曰 非同形沉積製程(n〇n — c〇nf〇rmal dep〇si t
Processes),不論是已知的或是即將發明的,均可利用。 右多晶矽層1 40的頂端表面不是平坦的,一般認為多晶矽層 1 40可在沉積後,利用己知的技術(例如,塗佈一光阻層於9 多曰曰矽層1 40,然後以相同蝕刻速率同時蝕刻光阻層及多晶
矽層’直至光阻層全部移除)平坦化。多晶矽層丨4〇的底部 表面為非平坦的,當它在二氧化矽層的突起部220P上下起 主動區域之夕晶石夕層1 4 〇的示範性的最終厚度為 0· 06 # m 〇 氮化矽層810,以如低壓化學氣相沉積法(LpcvE)沉積
第13頁 1247390 五、發明說明(7) =:a(?s14-V二示範性厚度1 500 A。如有需要,-塾 :化層J圖不)可在氮化石夕層沉積 二塾 “0。此墊氧化層將在控制閘多晶矽層17〇蝕刻二曰曰:層 擇問:=保護層,此將配合第十八圖說明:下 表面中,多…14°與/或氮化州。之頂端 140以Y方Γθ苐九圖的檢視圖,每個選擇閘線 定義二= 個陣列’記憶體陣列幾何對於介於 罩之二的遮罩及定義隔離溝渠220Τ(第四圖)的遮 $。a1的誤對準疋不靈敏的,除了可能在記憶體陣列的邊 氮化矽層810透過光阻層的開口蝕刻。光阻層移除,且 多晶矽層140被蝕刻掉,其以氮化矽層81〇曝露,結 閘線140形成。(另一選擇性的實例中,《義氮化矽層81〇之 光阻層’在多晶矽層1 40的蝕刻後移除。) 如第十圖(X-X,剖面)所示,此結構氧化以成長二氧化 矽層1010於選擇閘線14〇的側壁上。然後,一薄的同形氮化 石夕層1 030沉積且異向性地蝕刻,其無利用遮罩於記憶體陣 列,以於^每一個由選擇閘線140、覆於其上方的氮化矽層 810及二氧化矽層1 〇 1 〇所構成結構之側壁上形成間隙壁。氮 化石夕間隙壁的形成已敘述於,例如,2〇〇2年3月丨2日核准, H· TUAN等人之美國專利第6, 355, 524號,其内容於此併入 參考。
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毯覆式氧化蝕刻(blanket oxide etch)去除了二氧化 矽層130曝露的部分。二氧化矽層丨5〇(第十一圖,χ — χ,剖 面)熱成長於半導體基板120至一理想厚度,例如9〇 Α。 將浮置閘多晶矽層1 6 〇,以如低壓化學氣相沉積法 (LPCVD)沉積於此結構,且於沉積時或沉積後摻雜。、多晶矽 層1 6 0至少需具有使多,晶矽層丨6 〇之頂端表面與氮化矽層8 η ^頂端的表面等高之足夠厚度。特別地,多晶矽層! 6〇S的頂 端表面包括介於選擇閘14〇間之區域16〇1[。區域16〇τ至少需 與氮化矽層810的頂端表面等高。 而
多晶矽層160以化學機械研磨法(CMP)或其他方法平坦 化,且止於氮化矽層810。見第十二圖(χ —χ,剖面),多晶 矽層1 60的頂端表面變得與氮化矽層8丨〇的頂端表面一樣平 f。許多己知的化學機械研磨法(CMP)及研磨液,可避免在 夕日日秒層的頂端表面造成下陷〇
多晶矽層1 60在無遮罩於記憶陣列上的情況下蝕刻。見 第十三圖A(X-X,剖面)與第十三圖b(Y2 — Y2,剖面)。此蝕刻 止於溝渠氧化層2 2 0曝露時。進行適當的過度兹刻,以使多 曰^矽層160完全地自氧化層220的頂端表面移除。在某些實 施例中,多晶矽層160的最終厚度為丨2〇〇 a。 、 可選擇地’進行一氧化層220的計時蝕刻(timed etch ),以挖除多晶矽層16〇表面下方之氧化層22〇的頂端 表面,見第十四圖(Y2-Y2,剖面)。此钱刻會增進介於浮置 ,與控制間的電容耦合,見前述之美國專利第6,3 5 5,5 2 4 號。在第十四圖之實施例中,氧化層220連續突出於半導體
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基板120的頂端表面上, 0 · 1 0 " m 〇在其他的實例 起於基板上。 此以220P表示,突起至少有 中’氧化層220在蝕刻後,並無突 一一、51〇(第十五圖八,x —厂剖面)形成於結構上。例 niTm _一^氧化矽層可熱成長於多晶石夕層160,或以高溫氧化 19 儿積至厚度為5〇 Α(高溫氧化(ΗΤ0)描述於2002年 六么開之美國專利公開號第2002/0 1 97888號,其内 二二1t 5參考)。然後—氮化矽層可以低壓化學氣相沉積 塑二二籍:ί為8〇A。然後,另一二氧化矽層可以低溫氧化 製程%積至厚度為50 A。上述製程與厚度值為示範性的, 但不限制本發明。 (^[〇層1 5 1 〇、夕晶矽層j 6 〇與二氧化矽層1 5 〇自記憶體周 ,品」1 5 1 2 (第十五圖B )移除。合適的閘極介電層丨5 2 〇以傳 統的方法形成於半導體基板12〇的周邊。於第十五圖B所示 之實施例中,此周邊區域包括一高電壓電晶體區域1512{1及 一,電壓電晶體區域1512L。閘極介電層152〇的形成如下: 二氧化矽層以高溫氧化處理熱成長或沉積於高電壓電晶體 區域1512H及低電壓電晶體區域1512L至厚度14〇 a。此氧化 層,遮罩蝕刻,自低電壓電晶體區域1512[移除。其後另一 二氧化矽層以熱氧化形成於低電壓電晶體區域151&、高電 壓電阳體區域1512H至厚度為60 A。結果,高電壓電晶體區 域1512H的氧化層厚度,由14〇 a增加至2〇〇 A q〇n〇層151〇 (第十五圖A)頂端的氧化層,可在上述的步驟中,做得更厚 與/或更緻密。可選擇地,ΟΝΟ層1510三明治夾層的整個頂
第16頁 1247390 五、發明說明(10) 端氧化層,可在形成氧化介電層1 5 20時形成於周邊。 第十五圖B也顯示記憶體周邊區域〗5 12之NM〇s與⑽恥 =區1 522形成於半導體基板12〇。可利用己知的技術在氧化 層1 520的製造前形成井區,且可將臨界電壓佈植入井區。 、控制閘多晶矽層17〇(第十六圖Α,χ —χ,剖面與第十六6 周邊區域)沉積於0Ν0層1510和介電層152〇。多晶矽層 初未掺雜(”本質半導體(intrinsic ),,,以,,示於第十 =圖B)。然後,將周邊區域1512遮罩,且多晶矽層17〇摻雜 於記憶體陣列區。 ’ 多晶矽層170的頂端表面並非平坦的,多晶矽層17〇具 有一突出部170·1於每一選擇閘線14〇。此突出部17曰〇 i將用 於定義控制閘與浮置閘,無附加依賴於微影對準。 如第十六圖A所示,凹洞170C形成於多晶矽層17〇,介 於突出部nu之間。如第十七圖A(x_x,剖面)所示,這^ = 以某些材料1710填滿。在一實施例中,材料171〇 二ί 2石夕、’其》儿積於多晶石夕層17 0,且利用化學機械研磨法 1二方法(例如·回兹)平坦化。此記憶體陣列區域具有 端表面,以多晶矽層170曝露。氮化層mo同時 il70並區第十七圖^ ’但在某些實施例中’多晶石夕 糟由虱化平坦化的過程曝露於周邊。此係由於浮 化二i曰曰^層160於周邊已移除,因此,在氮化層1710平坦 則,虱化層1 71 0於周邊的頂端水平高度較於陣 平;化過程或許可以、或許不可以留下氮2 ;。邊在第十七圖Β的實施例中,氮化層171〇並無 第17頁 五、發明說明(11) 於平坦化的過程中,自周邊完全移除 多晶麥層1 70在無使用遮罩下對氮化層J 71 〇具選擇性而 韻」見第十八圖d X ’剖面)。此敍刻侵入多晶梦層部分 1 7 0 · 1 ’且自至少部分每一選擇閘線〗4 〇上移除多晶矽層1 7 〇 以曝路ΟΝΟ層1 5 10。在第十八圖的實施例中,此蝕刻於曝露 ΟΝΟ/Ι^之後持續進行,以挖除位於卯〇層151〇頂端表两下方 之多晶矽層1 70之頂端表面,然而此為非必要。多晶矽蝕刻 可在0Ν0層一曝露時即停止。毗連於 。之曝露部分的寬度?1將於自行對準方法中用/定義夕; 制閘與浮置閘的寬度,此將敘述於下。 畏ί ί Ϊ Ϊη實施例中’多晶石夕層17〇(础連於選擇閘140)之 最乂厚度為0.18_,且寬細猶低於〇 ΐδ_,例如: 表面二於Ϊ十八圖中,多晶矽層170之曝露部分的頂端 m 一實施例中’多晶矽層170具有-平坦的 頂鳊表面遍及該記憶體陣列區域。 一 =邊=(Λ十七圖β),多晶石夕層170藉由氮化層 氮化層m。在氣化平坦化的:;;7夕併層 於周邊移除,則多晶石夕層17。可:多(=:圖明於上) 附加遮罩(無圖示)於周邊被保護。曰曰夕㈢蝕刻時,猎由一 一保護層1910(見第十九圖χ — χ, 石夕層17〇之曝露部分上。在一 形成於該多晶 之熱氧化所形成之二氧化石夕層。氧,二,層91。係由層17〇 度為500A。層1910也可為一導電金厲曰 之一示範性厚 守电金屬矽化層,其係藉由矽 1247390
化(自行對準矽化)技術選擇性地形成於多晶矽層17〇之上。 如上所註(第十八圖),毗連於選擇閘丨之多晶矽層 之頂端表面被挖空,且氧化層191〇形成於該挖空多晶石夕 層部分之垂直側壁上,因而得到L型氧化特徵。該側壁氧化 過私消^某些於氮化層1710之下之多晶矽層17〇。受氧化層 1910覆盍之多晶矽層部分之總寬度…(第十九圖)將定義浮 置閘及控制閘之寬度,如下所解釋。在某些實施例中,以 係 0 · 1 8 // m 〇 如上所註,多晶矽層170之頂端表面可於第十八圖之蝕 刻後及氧化層1 91 0形成前變得平坦。在此類的實施例中, Μ大約相等於π,因為在氮化層171〇下有較少的多晶矽氧 化0 於此步驟期間未改變。 如第二十圖A所示,流動 於此步驟後,此結構具有 周邊係由氮化層1 7 1 0保護且 一抗反射塗.佈層(ARC)2010, 於晶圓上且經烘烤固化(cured)。 一平坦的頂端表面。 晶圓以一光阻層2020覆蓋。該光阻層圖案化以保 於每一選擇閘線140 —侧之氧化層191〇的部分。第二° 1 (俯視圖)說明光阻遮罩2020位置,與示於第二圖的圖· 關。光阻層2020覆蓋於控制閘線17〇預定的位置上,且、暖相命 出介於毗連的選擇閘線140間的區域,其中控制閘多曰 170將被移除。光阻遮罩2020之縱向邊緣可位於選擇=曰 140的任何位置,精確的遮罩對準因此於此陣列區: 是決定性的(critical)。 Θ甲並非
第19頁 1247390 五、發明說明(13) 光阻層2020不遮蓋周邊區域1512。 餘$除去由光阻層2〇20所曝露之抗反射塗佈層(ARC) 2 0 1 0及氧化層1 9 1 0 ’並接著移除光阻層2 〇 2 〇及抗反射塗佈 層(ARC) 2010之剩餘部分,所得之記憶體陣列結構顯示於第 -一十'一圖(X-X剖面)。 周邊區域受氮化層1710保護,且保持如第十七圖B所 示0 對氧化層1 9 10具選擇性地移除氮化層丨7丨〇 (例如藉由 溼蝕刻),其所得結構顯示於第二十二圖Α(χ —χ,剖面)及第 —十·一圖Β (周邊區域)。 然後,此晶圓以一光阻層塗佈(無圖示),光阻層圖案 化以覆蓋周邊區域。光阻層並無覆蓋記憶體陣列。多晶矽 層1 7 0以氮化矽層1 9 1 〇做為遮罩,於陣列區域蝕刻。此蝕刻 對二氧化矽具選擇性,因此此蝕刻止於〇Ν〇層丨5丨〇,其所得 結構如第二十三圖所示(X —χ,剖面)。 八 ΟΝΟ層1 5 1 0與多晶矽層1 6 〇於陣列區域,以氧化層丨9 j 〇 為遮罩進行蝕刻。0N0層1510、多晶矽層;! 60自未被^化層 1910覆蓋的地方完全移除,見第二十四圖(χ — χ,剖面)。氧 化層1910及氮化層810、1 0 30可在0Ν0層1510蝕刻時部分移 除。浮置閘160與控制閘線17〇,在此步驟的結束時地 定義’且如第二圖與第三圖所示。控制閘線17〇的頂端表面 的寬度為W2,定義如上述,相關的圖示請見第十九圖。 第一十四圖的記憶體具有一可信賴的側壁絕緣,其一 方面介於選擇閘1 40間,另一方面介於浮置閘丨6 〇與控制問
第20頁 1247390 五、發明說明(14) 1>70間。此絕緣藉由二氧化矽層1〇1〇及氮化矽層1〇3〇提供。 就=點來說,第二十四圖的結構與前述Naruke等人所著之 文章中之記憶體比較,是較有利的。在Naruke等人之記憶 體中,浮置閘與控制閘最初形成一堆疊結構。然後,選擇 閘形成以做為一側壁間隙壁。形成一個好的側壁絕緣於浮 置閘與控制閘的堆疊結構上是有問題的,因為浮置閘與控 制閘層會有肩膀(sh〇ulders),突出於堆疊結構外。此側壁 絕緣會在肩膀上變薄。好的側壁絕緣形成於第二十四圖的 選擇閘1 4 0側壁上合争兔交总,i-i* H m ^ Be 爲&田 更為易 因為選擇閘沒有與其他 電層堆豎在—起。然而本發明並不受限於第二十四圖 ’或限制於該實施例’丨中選擇閑並無與其他導 盆他優點浮置閘與控制閘之前’先形成豸擇閘之 如果浮置閘與控制閘的堆疊先形成, (例如假餘刻會損傷半導體基板12 0的主動以 主動F Θ认/予3 一控制閘以多晶矽製成的情況下)。此 :^的損傷可能會阻礙選擇閘介電層丨30的形成。 之二氧:欲ί某些實施例中,選擇閘介電層130為-埶成4 石夕層U0之孰日氧化若的ζ置程問與合控制閑先形成,則形成二氧化 此非所希望的。、閘與控制開的邊緣 層I3。會較浮置閘的介電步二; 二氧化:層13〇是較佳的。+因此u私中早形成 在多晶石夕層160的姓刻後,保護周邊區域的光阻層也承
1247390 五、發明說明(15) 移除了’保留的周邊區域如第二十二圖β所示。多晶矽声 170曝露且可於周邊摻雜。於下述之源極/汲極佈植時,曰 NM0S電晶體閘極可摻雜Ν型,pM〇s電晶體閘極可摻雜ρ型。 、,圓以光阻層2502塗佈(第二十五圖),此光阻層圖案 化j定義周邊電晶體閘極。光阻層25〇2覆蓋記憶體陣列, 曝露的多晶矽層1 7 〇蝕刻掉,光阻層2 5 〇 2移除。 晶圓以光阻層2620塗佈,此光阻層圖案化以曝露 mm第二十五圖A,x_x,剖面;以及第二十五 電層之陣列的俯視圖)。每一源極線丨78穿越介於兩個毗連 的控制閘線1 70間的記憶體卩車歹,】,且在結合兩條控制閘線的 兩個列提供一源極/汲極區域予每一記憶單位。 、光阻層遮罩2620的對準並非是決定性的,此係由於此 遮罩開口之左與右邊緣,可以被定位於各個選擇閘線14〇 控制閘線170的任何地方。 / 光阻層2620覆蓋周邊區域。 二氧化矽層220在藉由遮罩262 〇曝露的區域,即源極線 178的區域,於隔離溝渠22〇τ外蝕刻,此蝕刻移除了氧化層 I/1 0,也移除源極線上方之主動區域的二氧化矽層1 5 〇。然 ,,源極線178的佈植(Ν+)利用相同的遮罩完成。在某些實 ,例中,,為高能量、高劑量佈植,其可能優於利用低能 量。、低劑1、大角度的佈植(例如,此角度可為i 〇。至 3 0 ),以達到〇 · 1 // m〜〇 · 2 // m之源極線擴散深度。 一处^ 一可選擇的實施例中’光阻遮罩2620形成,然後一 咼能篁的N+佈植,在蝕刻掉二氧化矽層22〇前完成。然後,
第22頁 1247390 五、發明說明(16) 二氧化矽層220利用相同的遮罩於溝渠外蝕刻。然後,另一 低能量N型佈植利用相同的遮罩完成。第一次(高能量)佈植 在溝渠至少需由二氧化石夕層2 2 0部分封鎖住,以避免源極線 178與N型隔離區域604短路(第六圖),見上述之美國專利 第6,355, 524 號。 光阻層26 20移除,晶圓以光阻層2720塗佈(第二十七 圖),此光阻層圖案化以曝露整個陣列區域,且同時 邊之_電晶體區域。第二十七圖顯示一具有一门p;;;汽 1 522P之周邊的NMOS電晶體區域151 2N,與一具有一N型井區
1 5 22N之周邊的PMOS電晶體區域1512P。井區1522N、1522P 為井區1522的兩個井區,大致地顯示於第十五圖。在積體 電路上可有許多的區域15121^,1512p,光阻層覆蓋 PMOS電晶體區域1512P,進行一 N型佈植(N_),以為關⑽電 晶體源/汲極區域2730N形成輕摻雜汲極(LDD)的延長部分。 此佈植同時摻雜周邊的NM0S電晶體。光阻層272〇可以、也 :::覆蓋記憶體陣列。若光阻層272〇無覆蓋陣列 附:的摻雜予源極線m,且也摻雜了 174(如第二十九圖A)。 & Λ 成;層2J2〇r除’且另—光阻層2820(第二十八圖)形 =1 / 0圖案化,以覆蓋_周邊的電晶體 區域151 2N及陣列區域。進行一 这/电日日筱 汲極區域2730P,形成輕摻雜 (P-),以為PMOS源/ 的PMOS電晶體的閘極。’彳 延長部分,且摻雜周邊 光阻層2820移除,一薄二氧化石夕層2904(第二十九圖 1247390 五、發明說明(17) A,X-X’剖面;以及筮-^ 十九圖B ’周邊區域)利用壬你人、翁 的技,沉積於此結構㈠列如,乙氧基石夕烧處 了二 氣化處理(ΗΤ0)、快速熱氧化處理(_)。一二 ^孤 2904的示範性厚度,於半導體基扣 夕層 表面為魏〜讓。若二氧化石夕層顚熱夕^ = 得更薄。 幻於虱化矽層表面之二氧化矽層將變 一氮化矽薄層2910沉積,且無使用遮罩進行異向性的 蝕刻-以於周邊電晶體之閘極上形成侧壁間隙壁。間隙辟 =同!!成Γ己憶陣列。二氧化石夕層2904做為-敍刻ί 止層,其作用為保護半導體基板120與周邊多晶石夕閉極ΐ7〇 之頂端表面。此晶圓以一光阻層2920(第:十九圖Β)塗佈。 此光阻層圖案化,以覆蓋PM0S之周邊區域ΐ5ΐ2ρ,但曝露出 NMOS的周邊區域1512Ν及記憶體陣列。進行—ν + 周=NM〇S電晶體,創造低摻雜沒極結構,提高在周邊的為 NMOS電晶體閘極與源極線區域178的摻雜濃度,且摻雜位元 線區域1 74。第二十九圖C為所得記憶體陣列結構的俯視 圖。浮置閘、控制閉與選擇閘,與覆蓋於其上之氮化石夕層 遮罩此佈植,目此於此陣列區域不需附加的遮罩。 曰 光阻層2 9 2 0移除,此晶圓以一光阻層3 〇 2 〇塗佈(第三十 圖),此光阻層圖案化以覆蓋關〇3周邊區域”丨⑽及記憔體 陣列,但曝露出PM0S周邊區域1512p。進行一p+佈植,〜以 PMOS電晶體形成低摻雜結構,且於pM〇s電晶體閘極增加摻 雜的濃度。 7
第24頁 1247390 五、發明說明(18) 此記憶體的製造可利用已知的技術完成。在第三十一 圖的實施例中,一毯覆式二氧化矽蝕刻(blanket siiiC0n dioxide etch)自控制閘線170、源極線178、位元線區域 1 7 4及周邊的電晶體閘極和源/沒極區域(未顯示於第三十一 圖)之上移除氧化層2904、150。一導電金屬矽化層2930藉 由自行對準砍化技術形成於曝露之梦化區域上。層間介電 層3 1 0 4沉積於該晶圓上。接觸窗開口餘刻於介電層3 1 〇 4以 使位於控制閘線1 7 0、源極線1 7 8、位元線區域1 7 4及周邊的 閘極和源/沒極區域上之矽化物293 0曝露(僅有一個對位元 線區域174之開口顯示於第三十一圖中)。沉積且圖案化一 導電層3110以形成位元線及其他特徵,該位元線接觸位元 線區域174。若介電層3104為氧化矽,則定義層3〇14上之接 觸窗開口的遮罩(無圖示)的對準,在記憶體陣列區域中並 非為決定性的,此係由於選擇閘14〇被氮化層291〇、1〇3〇保 護住了。 第三十二圖為一陣列實施例的電路圖,此為一或非_ ,(N0R _array),為上述美國專利第6,355,524號之類型。 每一位兀線3110由兩攔的記憶單元321〇分享。一記憶單元
3^1 0 ’可利用熱電子注入法,自f己憶單元的通道區域(記· 早疋的洋置閘與選擇閘下方之半導體基板12〇之?型區域) 1閘160來設定程式。此記憶單元可利用富爾諾罕電子: ,^ler-N〇rdheim tunneHng 〇f electr〇ns) ’ * 浮置 閘160至源極線區域178或通道區域抹除。 本發明不限制於此抹除或程式技術,或該或非記憶陣
1247390 五、發明說明(19) 列(NOR array)。本發明不限制於上述之陣列建構。例 源極線可形成自一層,此層覆蓋於半導體基板〗2〇,且=觸 源極線基板區域1 7 8 ;源極線不需通過隔離溝渠。同時,美 板隔離區域220也不需橫越整個陣列。如第三十'三圖^美广 隔,區域在源極線178被阻斷,介電層22〇不需在源極線^參反 雜前,於溝渠外進行蝕刻。淺溝渠隔離法可以其他技術形 成且可以局部氧化製程(L0C0S)或其他隔離方法取代,此方 法可為己知的或將發明的。參照wTuan等人於2〇〇2年3月12 =,准之第6,355,524號美國專利;^1)1叫於2〇〇2年1〇月1 第1〇/262,785號美國專利申請案;C. Hsiao於 比 月7日申請之第1〇/266,378號美國專利申請案,其 4@^开^^^考。本發明可應用於多層(1111111:丨一1〜61)單元 中的單元可儲存多層資訊位元)。本發明 別% 1 :何特別的製程步驟、材料或敛述於上之其他特 太限制於輕摻雜沒極或其他周邊結構。 申靖專斧]热悉此技藝之人士任施匠思,然皆不脫如附 甲巧專利範圍所欲保護者。 1247390
圖式簡單說明 【圖式簡單說明】 圖·:為-先前技術之記憶單位的剖面圖。 弟一圖·為本發明一實施例之 構的俯視圖。_ 5己〖思體製造中所獲之中層結 :三製程.中第二圖之記憶體的檢視圖。 第*阁二圖為製程中第二圖之記憶體的剖面圖。 2圖:為製程中第二圖之記憶體的檢視圖。 二為製程中第二圖之記憶體的剖面圖。 5 -十圖Β .為第二十圖Α之結構的俯視圖。 口 第一^ 圖〜第二十六圖Β : Λ制扣士处 ,二十第二十六圖A之結構的俯視圖。 七圖〜第二十九圖B:為製程中第二圖之記憶體的剖 第二十九圖C :為第二十九圖A之結構的俯視圖。 十圖〜第三十一圖:為製程中第二圖之記憶體的剖面 第二十一圖·為第二圖記憶體之電路圖。 ^二十三圖:為根據本發明一實施例之記憶陣列的俯视 【主要元件符號說明】 120 :半導體基板/p摻雜的基板 13 0·.一氧化珍層/介電層
第27頁 1247390 圖式簡單說明 1 40 :選擇閘/多晶矽層/選擇閘線 1 5 0 :二氧化矽層/浮置閘介電層 154 : 0N0層/介電層 1 6 0 :浮置閘/多晶矽層 164 ·· 0Ν0 層 1 70 :控制閘/多晶矽層/控制閘線 174 :汲極區域/位元線區域 178 :源極區域/源極線 溝渠氧化層 1 8 0 :記憶單元的通道區域 220 :基板隔離區域/介電層, 41 0 :二氧化矽層/塾氧化層 4 2 0 :氮化矽層 220Ρ :二氧化矽層的突起部 220Τ :隔離溝渠 2 2 0. 1 :二氧化矽層 2 2 0. 2 ·•二氧化矽層 604 : Ν型區域 120W : Ρ型井區 71 0 :主動區域 81 0 :氮化矽層 1 0 1 0 :二氧化矽層 1 0 3 0 :氮化矽層 1510 : 0Ν0層 1 51 2 :記憶體周邊區域
第28頁 1247390 圖式簡單說明 1 520 :閘極介電層/氧化層 1 5 1 2 Η ·南電壓電晶體區域 1512L :低電壓電晶體區域 1522 :井區 170. 1 :多晶矽層突起部 1 7 0 C :凹洞 1710 :氮化矽/氮化層 1 9 1 0 :保護層/氧化層 2 0 1 0 :抗反射層 2020 :光阻層/遮罩 2 5 0 2 :光阻層 2 6 2 0 :光阻層 2720 :光阻層 1512Ν :NMOS區域/NMOS之周邊區域 1512P :PMOS區域/PMOS之周邊區域 1 522P : P型井區 1 522N,: N型井區 1522 :井區 2730N · NMOS電晶體源極/ >及極區域 2 7 2 0 :光阻層 2 8 2 0 :光阻層 2730P : PMOS電晶體源極/汲極區域 2904 :二氧化矽層/介電層 2 9 1 0 :氮化矽層/間隙壁
第29頁 1247390 圖式簡單說明 2 9 2 0 :光阻層 3 1 0 4 :層間介電層/絕緣體 3 11 0 :導電層/位元線 3 2 1 0 :記憶單元
Claims (1)
- l247390 ---------- ~'申請專利範圍 h〜種製造一積體電路的方法,該積體電路包含一非揮發 °己憶體早元’其包含彼此相互絕緣之一第一導電閘、一 第二導電閘及一導電浮置閘,該方法包括步驟: 、(a)形成該第一導電閘於一半導體基板上,及形成一介 ,質於該第一導電閘之一側壁上,以使該第一導電閘與該 序薏閘絕緣; (b) 形成一層(”FG層”)於該第一導電閘上,其中該浮置 Μ包含該FG層之一部分; (c) 自該第一導電閘之至少一部分上移除該%層;(d) 形成一層(Π第二導電閘層,,)於該FG層上,以提供該 二導電閘之至少一部分,該第二導電閘具有突出於該第 〜導電閘上之一部分Ρ1 ; * ( e )形成一層L1於該第二導電閘層上,使該突出部分? j *露而未被該層L1完全覆蓋; (f )對該層L1具選擇性地移除位於該部分p 1之第二導電 j層,以自該第一導電閘之至少一部分上移除該第二導電 「甲1層; (g)形成一層1^2於毗連該第一導電閘之該第二導電閘層 上;以及 (^)對該層L2具選擇性地移除至少部 、該第二 導電閘層及該FG層。 ϋ申Ϊί利範圍第1項所述之方法,其中步驟(g)包含使 f f:: 層與另—材料反應以形成該層L 2。 . 印專利範圍第2項所述之方法,其中該反應步驟包含第31頁 1247390 六、申請專利範圍 該第二導電閘層之氧化。 4.如申請專利範圍第2項所述之方法,其中該反應步驟包含 該第二導電閘層與一金屬之化學反應,及在該化學反應後 接著未反應金屬之移除。 5.如申請專利範圍第1項所述之方法’更包含移除在該第一 導電閘之第一側而非該第一導電閘之第二側上的該層L1、 該第二導電閘層及該FG層,該第二側係相對於該第一側。6·如申請專利範圍第5項所述之方法,更包含形成該記憶體 單元之一第一源極/汲極區域於毗連該第一導電閘之該第二 側上之該浮置閘的該半導體基板中,及形成該記憶體單元 之一第二源極/汲極區域於毗連該第一導電閘之該第一側上 之該第一導電閘的該半導體基板中。7 ·如申請專利範圍第1項所述之方法,其中該記憶體單元係 為記憶體單元陣列的一部分,每一記憶體單元包含彼此相 互、、、邑之第一導電閘、一第二導電閘及一浮置閘; & #二中步驟(a)包含形成一或更多第一導電閘線,每一閘 線挺供各第一導電閘之至少一 其Φ々、- 刀, 、甲各洋置閘包含該FG層的至少一部分; 其中步驟(c)自各第一導電閘之至少一部分上移除該fg 層, 分, 八中該第二導電閘層提供各第二導電閘之至少一部 第 以d之部:果為該第二導電問層包含-突出於各1247390 六、申請專利範圍 其中步驟(e)之結果為該第二導電閘層在各第一導電閘 上曝露; 其中步驟(f )自各第一導電閘之至少一部分上部分移除 該第二導電閘層; 其中步驟(g)形成該層L2於毗連各第一導電閘之該第二 導電閘層上。第33頁
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