KR100515182B1 - 1ｔ1ｒ 저항성 메모리 어레이의 제조 방법 - Google Patents

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Abstract

반도체 기판 상에 1T1R 저항성 메모리 어레이를 형성하는 방법은, a) 반도체 기판상의 게이트 옥사이드를 오버레이하는 폴리사이드/옥사이드/니트라이드 게이트 스택을 형성하는 단계; b) 게이트 스택에 인접하는 소스 및 드레인 영역들을 생성하는 단계; c) 노출된 소스 및 드레인 영역들위에 실리사이드 프로세스를 수행하여 실리사이드를 형성하는 단계; d) 게이트 스택을 따라 니트라이드 측벽들을 형성하는 단계; e) 게이트 스택의 레벨로 실리콘 옥사이드 절연층을 증착 및 평탄화하는 단계; f) 드레인 영역들에 접속하는 비트 컨택트들을 패터닝 및 에칭하는 단계; g) 하부 전극을 증착 및 평탄화하는 단계; h) 저항성 메모리 재료층을 증착하는 단계; 및 i) 저항성 메모리 재료위에 상부 전극들을 형성하는 단계를 포함한다.

Description

1Ｔ1Ｒ 저항성 메모리 어레이의 제조 방법 {METHOD OF FABRICATING 1T1R RESISTIVE MEMORY ARRAY}
본 발명은 정보 기억 장치에 관한 것으로, 더 상세하게는 저항성 메모리 소자를 구비하는 메모리 셀 어레이에 관한 것이다.
현재, 저항의 변화에 기초하여 새로운 재료들에 의해 비휘발성 메모리 셀들을 제조할 수 있다. CMR (colossal magnetoresistance) 재료들 및 HTSC (high temperature superconductivity) 재료들 사이에서, 퍼로브스카이트 (perovskite) 구조를 가지는 재료들은 외부 영향에 의해 변경될 수 있는 전기 저항 특성들을 가지는 재료들이다.
예를 들어, 퍼로브스카이트 구조를 가지는 재료들, 특히 CMR 및 HTSC 재료들의 특성은 얇은막 또는 벌크 재료에 하나 이상의 쇼트 전기 펄스들을 인가함으로써 변경될 수 있다. 펄스 또는 펄스들로부터의 전계 세기 또는 전기 전류 밀도는 재료들의 물리적 상태를 전환시키는데 충분하므로, 재료의 특성들을 변경시킬 수 있다. 펄스는 재료를 파괴하거나 현저하게 손상을 주지 않을 정도로 충분히 낮은 에너지를 가진다. 다수의 펄스들을 재료에 인가하여 재료의 특성의 증분 변화를 야기한다. 변화될 수 있는 특성들 중 하나는 재료의 저항이다. 그 변화는 초기 변화를 유도하는데 사용되는 펄스들과는 반대되는 극성의 펄스들을 이용하여 적어도 부분적으로 반대로될 수도 있다.
1T1R 저항성 메모리 어레이를 형성하는 방법을 제공한다. 이 방법은 기판상에 트랜지스터들의 어레이를 형성하는 단계를 포함한다. 트랜지스터들을 지원 회로들의 적어도 일부에 사용되는 트랜지스터들 뿐만 아니라 트랜지스터들의 어레이 모두에 형성하는데 적합한 프로세스를 이용하여 형성할 수도 있다. 여기서, 지원 회로들은 코딩, 디코딩, 데이터 프로세싱 또는 컴퓨팅 회로와 같은 저항성 메모리 어레이에 접속될 수 있는 어떤 비-메모리 장치들로서 규정된다. 트랜지스터들은 니트라이드 측벽들을 가진 폴리사이드/옥사이드/니트라이드 게이트 스택을 구비한다. 실리콘 옥사이드 절연층을 예를 들어 CMP를 이용하여 게이트 스택의 레벨로 증착 및 평탄화한다. 비트 컨택트 패턴을 형성하는데 포토레지스트를 사용한다. 그 후에, 비트 컨택트 개구들을 개방하여 트랜지스터들의 드레인 영역들을 노출한다. 그 후에, Pt 또는 Ir 과 같은 금속을 게이트 스택의 레벨로 증착 및 평탄화하여 하부 전극들을 형성한다. 그 후에, 그 하부 전극들위에, 허용가능하다면 트랜지스터들의 전체 어레이 위에, 저항성 메모리 재료층을 증착하다. 그 후에, 저항성 메모리 재료위에 상부 전극들을 형성한다.
본 발명을 이용하여, 지원 회로들의 형성과 연관되는 프로세스 단계들을 저항성 메모리 어레이를 형성하는 트랜지스터들의 어레이를 형성하는데 사용할 수 있으므로, 현저한 개수의 부가적인 단계들을 부가하지 않고 저항성 메모리 어레이를 형성할 수도 있다.
본 발명에 따른 반도체 기판상에 1T1R 저항성 메모리 어레이 구조를 형성하는 방법은, a) 반도체 기판상에 게이트 옥사이드를 오버레이하는 폴리사이드/옥사이드/니트라이드 게이트 스택을 형성하는 단계; b) 그 게이트 스택에 인접하는 소스 및 드레인 영역들을 생성하는 단계; c) 노출된 소스 및 드레인 영역들위에 실리사이드 프로스세스를 수행하여 실리사이드를 형성하는 단계; d) 게이트 스택을 따라 니트라이드 측벽들을 형성하는 단계; e) 실리콘 옥사이드 절연층을 게이트 스택의 레벨로 증착 및 평탄화하는 단계; f) 드레인 영역들에 접속하는 비트 컨택트들을 패터닝 및 에칭하는 단계; g) 하부 전극을 증착 및 평탄화하는 단계; h) 저항성 메모리 재료층을 증착하는 단계; 및 i) 저항성 메모리 재료 위에 상부 전극들을 형성하는 단계를 포함한다.
폴리사이드/옥사이드/니트라이드 게이트 스택을 형성하는 단계는, a) 게이트 옥사이드를 오버레이하는 폴리사이드층을 증착하는 단계; b) 폴리사이드층을 오버레이하는 제 1 실리콘 옥사이드층을 증착하는 단계; c) 실리콘 옥사이드층을 오버레이하는 니트라이드층을 증착하는 단계; d) 포토레지스트 마스크를 형성 및 패터닝하여 게이트 스택 영역을 규정하는 단계; 및 e) 게이트 스택 영역 외부의 니트라이드층, 옥사이드층, 및 폴리사이드층을 에칭하여 게이트 스택을 형성하는 단계를 포함한다.
폴리사이드층을 증착하는 단계는 폴리사이드를 대략 100nm 내지 200nm 사이의 두께로 증착할 수도 있다.
제 1 실리콘 옥사이드층을 증착하는 단계는 실리콘 옥사이드를 대략 100nm 내지 200nm 사이의 두께로 증착할 수도 있다.
니트라이드층을 증착하는 단계는 니트라이드를 대략 50 nm 및 100nm 사이의 두께로 증착할 수도 있다.
소스 및 드레인 영역을 생성하는 단계는 인 또는 비소 이온 주입단계를 포함할 수도 있다.
소스 및 드레인 영역을 생성하는 단계는 LDD 및 헤일로 주입단계를 더 포함할 수도 있다.
니트라이드 측벽들을 형성하는 단계는 50 nm 내지 150 nm 의 니트라이드를 증착한 후 에칭하는 단계를 포함할 수도 있다.
하부 전극을 증착하기 이전에 배리어 금속을 증착할 수도 있다.
하부 전극을 증착 및 평탄화하는 단계는 Pt 또는 Ir 하부 전극인 하부 전극을 생성할 수도 있다.
저항성 메모리 재료층을 증착하는 단계는 CMR 또는 HTSC 재료를 증착할 수도 있다.
저항성 메모리 재료층을 증착하는 단계는 PCMO 를 증착할 수도 있다.
저항성 메모리 재료를 에칭하여 하부 전극들을 오버레이하는 저항성 메모리 스터드들을 형성하고, 저항성 메모리 스터드들 위에 상부 전극들을 형성하기 이전에, 그 저항성 메모리 스터드들의 레벨로 옥사이드를 증착 및 평탄화하는 단계를 더 포함할 수도 있다.
옥사이드를 증착하기 이전에 Si3N4, Al3O5, 및 TiO2 의 배리어 절연층을 증착하는 단계를 더 포함할 수도 있다.
저항성 메모리 재료층을 증착하는 단계는, 옥사이드층을 증착하는 단계, 트렌치들을 에칭하여 하부 전극들의 컨택트를 개방시키는 단계, Si3N4, Al3O 5, 또는 TiO2 의 배리어 절연체를 증착하는 단계, 그 배리어 절연체를 에칭하여 하부 전극들로부터 배리어 절연체를 제거하는 단계, 저항성 메모리 재료를 증착 및 평탄화하여 저항성 메모리 스터드들을 형성하는 단계를 포함할 수도 있다.
상부 전극을 형성하는 단계는 Pt 또는 Ir 상부 전극을 형성할 수도 있다.
반도체 기판상에 1T1R 저항성 메모리 어레이 구조를 형성하는 방법은, a) 니트라이드 측벽들을 가진 폴리사이드/옥사이드/니트라이드 게이트 스택을 구비하며, 그 게이트 스택에 인접한 소스 및 드레인 영역을 구비하는 트랜지스터들의 어레이를 형성하는 단계; b) 소스 및 드레인 영역들을 실리사이드화하는 단계; c) 실리콘 옥사이드층을 폴리사이드/옥사이드/니트라이드 게이트 스택의 레벨로 증착 및 평탄화하는 단계; d) 포토레지스트를 패터닝하여 적어도 하나의 트랜지스터 드레인 위에 적어도 부분적으로 비트 컨택트들을 규정하는 단계; e) 실리콘 옥사이드 층을 에칭하여 적어도 하나의 트랜지스터 드레인의 비트 컨택트들을 개방하는 단계; f) 하부 전극 재료를 증착하고 그 하부 전극 재료를 폴리사이드/옥사이드/니트라이드 게이트 스택의 레벨로 평탄화하는 단계; g) 그 하부 전극 위에 저항성 메모리 재료를 증착하는 단계; 및 h) 그 저항성 메모리 재료위에 상부 전극을 형성하는 단계를 포함할 수도 있다.
트랜지스터들의 어레이를 형성하는 것과 동시에 어레이 부분을 제외하고 그 부분을 둘러싸는 트랜지스터들을 형성하는 단계를 포함할 수도 있다.
트랜지스터들의 어레이와 어레이 부분을 제외하고 그 부분을 둘러싸는 트랜지스터들 사이에 전기 컨택트들을 형성하는 단계를 더 포함할 수도 있다.
하부 전극 재료를 증착하는 단계는 Pt 를 증착하는 단계일 수도 있다.
저항성 메모리 재료를 증착하는 단계는 CMR 또는 HTSC 재료를 증착하는 단계일 수도 있다.
저항성 메모리 재료를 증착하는 단계는 PCMO 를 증착하는 단계일 수도 있다.
저항성 메모리 재료를 에칭하여 하부 전극들을 오버레이하는 저항성 메모리 스터드들을 형성하고, 그 저항성 메모리 스터드들위에 상부 전극들을 형성하기 이전에 옥사이드를 저항성 메모리 스터드들의 레벨로 증착 및 평탄화하는 단계를 더 포함할 수도 있다.
옥사이드를 증착하기 이전에 Si3N4, Al3O5, 및 TiO2 의 배리어 절연체층을 증착하는 단계를 포함할 수도 있다.
저항성 메모리 재료층을 증착하는 단계는, 옥사이드층을 증착하는 단계, 트렌치들을 에칭하여 하부 전극들의 컨택트를 개방하는 단계, Si3N4, Al3O 5, 및 TiO2 의 배리어 절연체를 증착하는 단계, 그 배리어 절연체를 에칭하여 하부 전극들로부터 배리어 절연체를 제거하는 단계, 및 그 저항성 메모리 재료를 증착 및 평탄화하여 저항성 메모리 스터드들을 형성하는 단계를 포함할 수도 있다.
도 1 은 1T1R 메모리 어레이 (10) 의 실시예의 개략도를 나타낸다. 24 비트 1T1R 메모리 어레이가 도시되어 있다. 도시된 바와 같이, W1 내지 W4 로 지칭되는 4 개의 워드 라인 (12), B1 내지 B6 로 지칭되는 6 개의 비트 라인 (14) 이 있다. 각각의 비트 (16)(점선으로 나타냄) 는 트랜지스터 (18) 와 저항성 소자 (20) 로 이루어져 있으므로, 이러한 메모리 소자는 1-트랜지스터, 1-레지스터 메모리 비트 즉, 1T1R 메모리 비트로 지칭될 수도 있다. 각 트랜지스터 (18) 는 워드 라인 (12) 들 중 하나에 접속되는 게이트 (22) 를 가진다. 저항성 소자 (20) 는 트랜지스터 (18) 의 드레인 (24) 과 비트 라인 (14) 사이에 접속되어 있다. 트랜지스터 (18) 는 공통 소스 (28)(Vs 로 지칭됨) 에 접속되는 소스 (26) 를 가진다. 이 실시예에 나타낸 바와 같이, 인접한 트랜지스터 (18) 들의 소스 (26) 들이 함께 접속되므로, 어레이 면적을 감소시킬 수 있다.
도 2 는 프로세싱시의 1T1R 메모리 어레이 (10) 의 평면도를 나타낸다. 이 실시예에 나타낸 바와 같이, W1 내지 W4 로 지칭되는 4 개의 워드 라인 (12) 과 B1 내지 B3 로 지칭되는 3 개의 비트 라인 (14) 이 12 비트 메모리 어레이를 형성한다.
도 3 은 비트 라인 (14) 들 중 하나를 절개한 도 2 의 메모리 어레이의 단면도를 나타내고, 이는 도 2 의 "A-A"로 식별되는 단면에 대응한다. 도 4 는 도 2 의 "B-B" 에 대응하는 단면을 나타내고, 이는 2 개의 인접한 비트 라인 (14) 들 사이에서 구해진 단면이다. 당업자에게 공지된 표준 프로세스는 기판 (50) 상에 임의의 소망의 웰 (well) 및 STI (shallow trench isolation) 를 형성하는데 사용될 수 있다. 기판 (50) 위에 게이트 옥사이드 (52) 를 성장시킨다. 폴리사이드층 (54) 에 이어서 옥사이드층 (56) 과 니트라이드층 (58) 을 증착한다. 여기서 사용되는 옥사이드라는 용어는 실리콘 디옥사이드를 포함하는 실리콘 옥사이드를 지칭한다. 니트라이드라는 용어는 일반적으로 실리콘 니트라이드를 지칭한다. 예를 들어, 폴리사이드층 (54) 는 대략 100nm 내지 200nm 두께 사이에 있을 수 있고; 옥사이드층 (56) 은 대략 100nm 내지 200nm 두께 사이에 있을 수 있고; 니트라이드층 (58) 은 대략 50 nm 내지 100nm 두께 사이에 있을 수 있다. 포토레지스트를 증착하고 패터닝한다. 그 후에, 폴리사이드층 (54), 옥사이드층 (56), 및 니트라이드층 (58) 을 에칭하여 도 3 및 도 4 에 나타낸 바와 같이 게이트 스택 (60) 들을 형성한다. 그 후에, 인 또는 비소 N+ 소스/드레인 이온 주입을 수행하여 소스 영역 (62) 들 및 드레인 영역 (64) 들을 생성한다. N+ 이온 주입은 LDD (lightly-doped drain) 을 포함할 수도 있다. N+ 이온 주입은 헤일로 (halo) 이온 주입을 포함할 수도 있다. 이러한 주입 프로세스들 모두가 만일 지원 회로와 함께 사용되면, 메모리 어레이와 함께 수행되는 프로세스들은 전체 프로세스에 프로세스 단계들을 부가할 필요가 없다.
니트라이드층을 바람직하기로는 대략 50 nm 내지 150 nm 사이의 두께로 증착하고 에칭하여, 도 5 및 도 6 에 나타낸 바와 같은 니트라이드 측벽 (66) 을 형성한다. 도 5 는 도 3 에 후속하여 니트라이드 측벽 (66) 들을 형성하는 것에 대응한다. 도 6 은 도 4 에 후속하여 니트라이드 측벽 (66) 들을 형성하는 것에 대응한다. 그 후에, 실리사이드 (salicide) 프로세스를 수행하여, 소스/드레인 영역 (62, 64) 들에 대응하는 N+ 영역들, 및 메모리 어레이의 p-웰 타이(tie)(도시되지 않음) 에 대응하는 P+ 영역들을 실리사이드화한다. 실리사이드 프로세스는, 예를 들어 인접한 트랜지스터들 사이에 공통 소스 라인들을 형성하는데 사용될 수도 있다. 만일 메모리 어레이를 지원 회로를 사용하여 동시에 형성하는 경우에, p+ 영역들은 또한 일부 지원 회로 (도시되지 않음) 의 소스/드레인 영역들에 대응할 수도 있다.
CMP 프로세스를 이용하는 평탄화에 적합한 두께로 실리콘 옥사이드 (70) 를 CVD 프로세스에 의해 증착한다. 예를 들어, 실리콘 옥사이드를 게이트 스택 (60) 의 약 1.5 배 높이의 두께로 증착할 수도 있다. 그 후에, 실리콘 옥사이드 (70) 를 CMP 프로세스를 이용하여 평탄화한다. 일 실시예에서, 평탄화를 니트라이드층 (58) 에서 정지하여, 도 5 에 후속하여 실리콘 옥사이드층 (70) 을 증착 및 평탄화하는 것에 대응하는 도 7 및 마찬가지로 도 6 에 후속하여 부가적인 프로세싱을 하는 것에 대응하는 도 8 에 나타낸 구조를 생성한다.
비트 컨택트 에칭을 위해 포토레지스트를 인가하여 패터닝한다. 옥사이드의 선택적 에칭은 비트 컨택트들을 개방시키는데 사용된다. 니트라이드 에칭을 위한 옥사이드의 높은 선택도로 인하여, 니트라이드층 (58) 위의 마스크 패턴의 오버랩이 허용된다. 에칭 프로세스의 선택도로 인해, 게이트 스택 상부의 니트라이드를 에칭하지 않고 실리콘 옥사이드를 에칭하면, 비트 컨택트들의 적어도 일부를 자가 정렬시킬 수 있다. TiN, TaN, TaAlNx 와 같은 배리어 금속을 증착하여 얇은 배리어 층 (도시되지 않음) 을 형성한다. 그 후에, 하부 전극 재료를 증착한다. 예를 들어, 하부 전극 재료는 백금 또는 이리듐일 수 있다. 하부 전극 재료를 예를 CMP를 이용하여 니트라이드층 (58) 의 레벨로 평탄화하여 하부 전극 (74) 들을 생성한다. 이와 같이 생성된 구조를 비트 라인의 단면에 대응하는 도 9 및 인접한 비트 라인들 사이의 단면에 대응하는 도 10 에 나타낸다.
일 실시예에서, 메모리 어레이 (10) 전반에 걸쳐서 저항성 메모리 재료 (76) 를 하부 전극 (74) 들 위에 증착한다. 선택적으로, 저항성 메모리 재료 (76) 를 전체 웨이퍼 위에 증착하고, 메모리 어레이 (10) 외부의 영역으로부터 제거한다. 저항성 메모리 재료 (76) 는, 전기 펄스들에 응답하여 저항을 변경시킬 수 있는 임의의 재료 예를 들어, PCMO 와 같은 CMR 및 HTSC 재료들로 이루어 진다. 그 후에, 백금 또는 이리듐과 같은 상부 전극 재료를 증착하고, 그 상부 전극 재료를 패터닝 및 에칭하여 비트 라인 (14) 들에 대응하는 하나 이상의 상부 전극 (78) 들을 형성하도록 상부 전극 (78) 을 형성한다. 이와 같이 형성된 메모리 어레이 구조를 비트 라인의 단면에 대응하는 도 11 및 인접한 비트 라인들 사이의 단면에 대응하는 도 12 에 나타내는 단면도에 의해 나타낸다.
제 2 실시예에서, 메모리 어레이를 오버레이하는 저항성 메모리 재료층 (76) 을 증착하고 에칭하여 하부 전극 (74) 들을 오버레이하는 저항성 메모리 스터드들 (도시되지 않음) 을 형성한다. Si3N4, Al3O5 또는 TiO2 와 같은 대략 10 nm 의 배리어 절연체와 50 nm 의 배리어 절연체 사이에 얇은 층을 증착한 후, 옥사이드 층을 증착한다. 옥사이드층은, 예를 들어 저항성 메모리 스터드들의 1.5 배 높이로 CMP 평탄화에 적합한 두께를 가진다. 그 후에, 옥사이드층을 저항성 메모리 스터드들의 레벨로, 허용가능하다면 CMP를 이용하여 평탄화한다. 평탄화 프로세스는 상부 전극 (78) 들의 형성 이전에, 저항성 메모리 스터드들의 상부들로부터 배리어 절연체를 제거한다.
제 3 실시예에 있어서, 단일 대머신 (damascene) 프로세스를 이용하여 저항성 메모리 스터드들을 형성한다. 옥사이드층을 대략 100 nm 내지 300 nm 사이의 두께로 증착한다. 옥사이드를 통과하여 하부 전극 (74) 들까지 트렌치들을 에칭한다. 대략 10 nm 내지 50 nm 두께 사이의, Si3N4, Al3O5 또는 TiO2 와 같은 배리어 절연체의 얇은층을, 트렌치 측벽들을 포함하여 트렌치들을 따라 증착한다. 배리어 절연체를 하부 전극 (74) 들을 포함하고 트렌치 측벽들에 배리어 절연체를 남겨두고 플라즈마 에칭하여 평면으로부터 배리어 절연체를 제거한다. 저항성 메모리 재료 (76) 를 증착 및 평탄화하여 저항성 메모리 스터드들 (도시되지 않음) 을 형성한다. 그 후에, 저항성 메모리 스터드들을 오버레이하는 상부 전극 (78) 들을 형성한다.
비록 상기 실시예가 소스 및 드레인 영역들을 형성하기 위하여 N+ 이온 주입을 이용하였지만, 그 대신에 P+ 이온 주입을 이용할 수도 있다.
트랜지스터들을 형성하는 하나의 프로세스를 1T1R 저항성 메모리 어레이의 형성과 관련하여 설명하였다. 이러한 프로세스는 메모리 어레이 뿐만 아니라 지원 일렉트로닉스 (어레이 부분을 제외하고 이를 둘러싸는 트랜지스터들) 을 형성하는데 사용될 수도 있다. 예를 들어, 지원 일렉트로닉스 (어레이 부분을 제외하고 이를 둘러싸는 트랜지스터들) 은 트랜지스터들의 어레이와 동시에 형성될 수도 있다. 선택적으로, 지원 일렉트로닉스 및 메모리 어레이 트랜지스터들을 상술된 프로세스 단계들의 적어도 일부를 이용하여 형성할 수도 있다. 예를 들어 높은 k 유전체 재료를 구비하는 프로세스를 포함하여, 트랜지스터들을 형성하는 선택적인 프로세스를 사용할 수도 있다. 일단 트랜지스터들이 형성되면, 컨택트는 드레인이 되고, 상술된 바와 같이 저항성 메모리 재료를 증착하여 1T1R 저항성 메모리 어레이를 형성한다. 선택적으로, 지원 일렉트로닉스가 트랜지스터들과 동시에 형성되는 경우에, 전기 컨택트들을 트랜지스터들의 어레이와 지원 트랜지스터들 사이에 형성할 수도 있다.
1T1R 저항성 메모리 어레이를 형성하는 방법을 제공한다. 반도체 기판에 1T1R 저항성 메모리 어레이 구조를 형성하는 방법은 니트라이드 측벽들을 가진 폴리사이드/옥사이드/니트라이드 게이트 스택을 구비하는 트랜지스터들의 어레이를 형성하는 단계를 포함하며, 상기 트랜지스터들은 게이트 스택에 인접하는 소스 및 드레인 영역을 구비한다. 절연층을 폴리사이드/옥사이드/니트라이드 게이트 스택의 레벨로 증착 및 평탄화한다. 금속을 증착 및 평탄화하여 하부 전극들을 형성한다. 저항성 메모리 재료위에 상부 전극들을 형성한다. 1T1R 저항성 메모리 어레이를 메모리 어레이와 동일한 기판상에 형성되는 지원 회로들에 접속할 수도 있다. 지원 회로들은 메모리 어레이의 트랜지스터들의 형성단계를 가지는 많은 프로세스 단계를 공유할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면 지원 회로들의 형성과 연관되는 프로세스 단계들을 저항성 메모리 어레이를 형성하는 트랜지스터들의 어레이를 형성하는데 사용할 수 있으므로, 현저한 개수의 부가적인 단계들을 부가하지 않고 저항성 메모리 어레이를 형성할 수 있다.
도 1 은 저항성 메모리 어레이의 개략도.
도 2 는 저항성 메모리 어레이의 평면도.
도 3 은 비트 라인을 따라 절개한 저항성 메모리 어레이의 단면도.
도 4 는 인접한 비트 라인들 사이를 절개한 저항성 메모리 어레이의 단면도.
도 5 는 비트 라인을 따라 절개한 저항성 메모리 어레이의 단면도.
도 6 은 인접한 비트 라인들 사이를 절개한 저항성 메모리 어레이의 단면도.
도 7 은 비트 라인을 따라 절개한 저항성 메모리 어레이의 단면도.
도 8 은 인접한 비트 라인들 사이를 절개한 저항성 메모리 어레이의 단면도.
도 9 는 비트 라인을 따라 절개한 저항성 메모리 어레이의 단면도.
도 10 은 인접한 비트 라인들 사이를 절개한 저항성 메모리 어레이의 단면도.
도 11 은 비트 라인을 따라 절개한 저항성 메모리 어레이의 단면도.
도 12 는 인접한 비트 라인들 사이를 절개한 저항성 메모리 어레이의 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 1T1R 메모리 어레이 12 : 워드 라인
14 : 비트 라인 16 : 비트
18 : 트랜지스터 20 : 저항성 소자
22 : 게이트 24 : 드레인
26 : 소스 28 : 공통 소스

Claims (25)

  1. 반도체 기판상에 1T1R 저항성 메모리 어레이 구조를 형성하는 방법에 있어서,
    a) 상기 반도체 기판상의 게이트 옥사이드를 오버레이하는 폴리사이드/옥사이드/니트라이드 게이트 스택을 형성하는 단계;
    b) 상기 게이트 스택에 인접하는 소스 및 드레인 영역들을 생성하는 단계;
    c) 노출된 소스 및 드레인 영역들 위에 실리사이드 프로세스를 수행하여 실리사이드를 형성하는 단계;
    d) 상기 게이트 스택을 따라 니트라이드 측벽들을 형성하는 단계;
    e) 실리콘 옥사이드 절연층을 증착하고 상기 게이트 스택의 레벨로 평탄화하는 단계;
    f) 상기 드레인 영역들에 접속하는 비트 컨택트들을 패터닝 및 에칭하는 단계;
    g) 하부 전극을 증착 및 평탄화하는 단계;
    h) 저항성 메모리 재료층을 증착하는 단계; 및
    i) 상기 저항성 메모리 재료층위에 상부 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리사이드/옥사이드/니트라이드 게이트 스택을 형성하는 단계는,
    a) 상기 게이트 옥사이드를 오버레이하는 폴리사이드층을 증착하는 단계;
    b) 상기 폴리사이드층을 오버레이하는 제 1 실리콘 옥사이드층을 증착하는 단계;
    c) 상기 실리콘 옥사이드층을 오버레이하는 니트라이드층을 증착하는 단계;
    d) 포토레지스트 마스크를 형성 및 패터닝하여 게이트 스택 영역을 규정하는 단계;
    e) 상기 게이트 스택 영역 외부의 상기 니트라이트층, 상기 옥사이드층, 및 상기 폴리사이드층을 에칭하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  3. 제 2 항에 있어서,
    상기 폴리사이드층을 증착하는 단계는 대략 100nm 내지 200nm 사이의 두께로 폴리사이드를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 실리콘 옥사이드층을 증착하는 단계는 대략 100nm 내지 200nm 사이의 두께로 실리콘 옥사이드를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  5. 제 2 항에 있어서,
    상기 니트라이드층을 증착하는 단계는 대략 50 nm 내지 100nm 사이의 두께로 니트라이드를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  6. 제 1 항에 있어서,
    상기 소스 및 드레인 영역들을 생성하는 단계는 인 또는 비소 이온 주입단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  7. 제 6 항에 있어서,
    상기 소스 및 드레인 영역들을 생성하는 단계는 LDD 및 헤일로 주입단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  8. 제 1 항에 있어서,
    상기 니트라이드 측벽들을 형성하는 단계는 50 nm 내지 150 nm 의 니트라이드를 증착한 후 에칭하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  9. 제 1 항에 있어서,
    상기 하부 전극을 증착하기 이전에 배리어 금속을 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  10. 제 1 항에 있어서,
    상기 하부 전극을 증착 및 평탄화하는 단계는 Pt 또는 Ir 하부 전극인 하부 전극을 생성하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  11. 제 1 항에 있어서,
    상기 저항성 메모리 재료층을 증착하는 단계는 CMR 또는 HTSC 재료를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  12. 제 11 항에 있어서,
    상기 저항성 메모리 재료층을 증착하는 단계는 PCMO 를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  13. 제 1 항에 있어서,
    상기 저항성 메모리 재료를 에칭하여 상기 하부 전극들을 오버레이하는 저항성 메모리 스터드들을 형성하는 단계, 및 상기 저항성 메모리 스터드들 위에 상기 상부 전극들을 형성하기 이전에 옥사이드를 증착하고 상기 저항성 메모리 스터드들의 레벨로 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  14. 제 13 항에 있어서,
    상기 옥사이드 증착 이전에, Si3N4, Al3O5, 및 TiO2 의 배리어 절연체층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  15. 제 1 항에 있어서,
    상기 저항성 메모리 재료층을 증착하는 단계는,
    옥사이드층을 증착하는 단계;
    트렌치들을 에칭하여 상기 하부 전극들의 컨택트를 개방시키는 단계;
    Si3N4, Al3O5 또는 TiO2 의 배리어 절연체를 증착하는 단계;
    상기 배리어 절연체를 에칭하여 상기 하부 전극들로부터 배리어 절연체를 제거하는 단계; 및
    상기 저항성 메모리 재료를 증착 및 평탄화하여 저항성 메모리 스터드들을 형성하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  16. 제 1 항에 있어서,
    상기 상부 전극을 형성하는 단계는 Pt 또는 Ir 상부 전극을 형성하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  17. 반도체 기판상에 1T1R 저항성 메모리 어레이 구조를 형성하는 방법 에 있어서,
    a) 니트라이드 측벽들을 가지는 폴리사이드/옥사이드/니트라이드 게이트 스택을 구비하며, 상기 게이트 스택에 인접하는 소스 및 드레인 영역을 구비하는 트랜지스터들의 어레이를 형성하는 단계;
    b) 상기 소스 및 드레인 영역들을 실리사이드화하는 단계;
    c) 실리콘 옥사이드층을 증착하고 상기 폴리사이드/옥사이드/니트라이드 게이트 스택의 레벨로 평탄화하는 단계;
    d) 포토레지스트를 패터닝하여 적어도 하나의 트랜지스터 드레인 위에 적어도 부분적으로 비트 컨택트들을 규정하는 단계;
    e) 상기 실리콘 옥사이드층을 에칭하여 적어도 하나의 트랜지스터 드레인의 비트 컨택트들을 개방시키는 단계;
    f) 하부 전극 재료를 증착하고 상기 폴리사이드/옥사이드/니트라이드 게이트 스택의 레벨로 상기 하부 전극 재료를 평탄화하는 단계;
    g) 상기 하부 전극 위에 저항성 메모리 재료를 증착하는 단계; 및
    h) 상기 저항성 메모리 재료위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  18. 제 17 항에 있어서,
    트랜지스터들의 어레이를 형성하는 것과 동시에 어레이 부분을 제외하고 이를 둘러싸는 트랜지스터들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  19. 제 18 항에 있어서,
    트렌지스터들의 어레이와 상기 어레이 부분을 제외하고 이를 둘러싸는 트랜지스터들 사이에 전기 컨택트들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  20. 제 18 항에 있어서,
    상기 하부 전극 재료를 증착하는 단계는 Pt 를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  21. 제 18 항에 있어서,
    상기 저항성 메모리 재료를 증착하는 단계는 CMR 또는 HTSC 재료를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  22. 제 18 항에 있어서,
    상기 저항성 메모리 재료를 증착하는 단계는 PCMO 를 증착하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  23. 제 17 항에 있어서,
    상기 저항성 메모리 재료를 에칭하여 상기 하부 전극들을 오버레이하는 저항성 메모리 스터드들을 형성하는 단계, 및 상기 저항성 메모리 스터드들위에 상부 전극들을 형성하기 이전에 옥사이드를 증착하고 상기 저항성 메모리 스터드들의 레벨로 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  24. 제 23 항에 있어서,
    상기 옥사이드 증착 이전에 Si3N4, Al3O5 및 TiO2 의 배리어 절연체층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
  25. 제 17 항에 있어서,
    상기 저항성 메모리 재료층을 증착하는 단계는,
    옥사이드층을 증착하는 단계;
    트렌치들을 에칭하여 상기 하부 전극들의 컨택트를 개방시키는 단계;
    Si3N4, Al3O5 또는 TiO2 의 배리어 절연체를 증착하는 단계;
    상기 배리어 절연체를 에칭하여 상기 하부 전극들로부터 상기 배리어 절연체를 제거하는 단계; 및
    상기 저항성 메모리 재료를 증착 및 평탄화하여 저항성 메모리 스터드들을 형성하는 단계를 포함하는 것을 특징으로 하는 1T1R 저항성 메모리 어레이 구조의 형성 방법.
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