CN1288744C - 制造1t1r电阻型存储阵列的方法 - Google Patents

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Abstract

一种在半导体基片上形成1T1R电阻型存储阵列结构的方法，包括：a)在半导体基片上形成覆盖门氧化物的多晶硅化物/氧化物/氮化物栅层叠；b)制造邻近栅层叠的源和漏区；c)在暴露的源和漏区上进行自对准金属硅化，以形成自对准金属硅化物；d)沿着栅层叠形成氮化物侧壁；e)沉积和平面化硅氧化物绝缘层，使其和栅层叠水平；f)制作布线图案和蚀刻连接漏区的位接触点；g)沉积和平面化底电极；h)沉积电阻型存储材料层；以及i)在电阻型存储材料上形成顶电极。

Description

制造1T1R电阻型存储阵列的方法
技术领域
本发明涉及信息存储设备，更具体而言，涉及一种结合了电阻型存储元件的存储单元阵列。
背景技术
现在多种新材料使得制造基于电阻改变的非挥易失性存储单元成为可能。在具有钙钛矿结构的材料中，巨磁阻(CMR)材料和高温超导(HTSC)材料是电阻特性可以被外部影响所改变的材料。
例如，具有钙钛矿结构的材料，特别是CMR和HTSC材料，其性质可以通过向薄膜或松散材料施加一种或多种短的电脉冲而改变。脉冲的电场强度或电流密度足以转换材料的物理状态，从而改变材料的性质。脉冲能量是足够低的，不会破坏材料，或者造成明显的损坏。可以向材料施加多个脉冲以增加材料性质的改变。可以改变的一个性质是材料的电阻。采用与诱导初始改变所用脉冲极性相反的脉冲，可以至少部分逆转改变。
发明内容
本发明提供了一种形成1T1R电阻型存储阵列的方法。该方法包括在基片上形成晶体管阵列。可以采用适用于形成晶体管阵列以及至少在一些配套电路中使用的晶体管的方法，来形成晶体管。配套电路在这里定义为任何非存储设备，它们可以和电阻型存储阵列相连，例如编码、解码、数据处理或计算电路。晶体管包括带有氮化物侧壁的多晶硅化物(多晶硅化物)/氧化物/氮化物栅层叠(gate stack)。将硅氧化物绝缘层沉积并平面化，例如使用CMP，使之和栅层叠水平。使用光致抗蚀剂形成位接触图。然后打开位接触开口，暴露晶体管的漏区。然后将一种金属，例如Pt或Ir，沉积并平面化至与栅层叠水平，形成底电极。再将电阻型存储材料沉积在底电极上，如果可能覆盖整个晶体管阵列。然后在电阻型存储材料上形成顶电极。
使用本方法，可以形成电阻型存储阵列，而不显著增加附加步骤，可以用作和形成配套电路有关的处理步骤，来形成组成电阻型存储阵列的晶体管阵列。
本发明在半导体基片上形成1T1R电阻型存储阵列结构的方法包括：a)在半导体基片上形成覆盖门氧化物的多晶硅化物/氧化物/氮化物栅层叠；b)制造邻近栅层叠的源和漏区；c)沿着栅层叠形成氮化物侧壁；d)用自对准金属硅化(salicide)方法在暴露的源和漏区上形成自对准金属硅化物；e)沉积和平面化硅氧化物绝缘层，使其和栅层叠水平；f)制作布线图案和蚀刻连接漏区的位接触；g)沉积和平面化底电极；h)沉积电阻型存储材料层；以及i)在电阻型存储材料层上形成顶电极。
形成多晶硅化物/氧化物/氮化物栅层叠可以包括：a)沉积覆盖门氧化物的多晶硅化物层；b)沉积覆盖多晶硅化物层的第一层硅氧化物层；c)沉积覆盖硅氧化物层的氮化物层；d)形成和制作光致抗蚀剂掩模图案，以限定栅层叠区域；和e)蚀刻栅层叠区域以外的氮化物层、氧化物层和多晶硅化物层，形成栅层叠。
沉积多晶硅化物层时，可以沉积多晶硅化物至约100nm～200nm的厚度。
沉积第一层硅氧化物层时，可以沉积硅氧化物至约100nm～200nm的厚度。
沉积氮化物层时，可以沉积氮化物至约50nm～100nm的厚度。
制造源和漏区可以包括三价磷离子和砷离子的注入。
制造源和漏区还可以包括LDD和Halo插入物。
形成氮化物侧壁可以包括沉积50nm～150nm的氮化物，随后进行蚀刻。
可以在沉积底电极之前先沉积阻挡层金属。
沉积和平面化底电极可以制造出Pt或Ir底电极。
沉积电阻型存储材料层可以沉积CMR或HTSC材料。
沉积电阻型存储材料层可以沉积PCMO。
还可以包括蚀刻电阻型存储材料，以形成覆盖在底电极上的电阻型存储键(stud)，沉积和平面化和电阻型存储键水平的氧化物，之后在电阻型存储键上形成顶电极。
在沉积氧化物之前，还可以包括沉积Si3N4、Al3O5和TiO2阻挡绝缘体层。
沉积电阻型存储材料层可以包括如下步骤：沉积氧化物层，蚀刻沟渠以打开和底电极的接触点，沉积Si3N4、Al3O5或TiO2阻挡绝缘体，并蚀刻阻挡绝缘体，从底电极上清除阻挡绝缘体，沉积并平面化电阻型存储材料，形成电阻型存储键。
形成顶电极可以形成Pt或Ir顶电极。
在半导体基片上形成1T1R电阻型存储阵列结构的方法可以包括：a)形成含具有氮化物侧壁的多晶硅化物/氧化物/氮化物栅层叠的晶体管阵列，晶体管包括和栅层叠相邻的源和漏区；b)自对准金属硅化源和漏区；c)沉积并平面化和多晶硅化物/氧化物/氮化物栅层叠水平的硅氧化物层；d)制作光致抗蚀剂图案，限定至少部分处于至少一个晶体管漏极上的位接触点；e)蚀刻硅氧化物层，打开至少和一个晶体管漏极接触的位接触点；f)沉积底电极材料，并将底电极材料平面化使其和多晶硅化物/氧化物/氮化物栅层叠水平；g)在底电极上沉积电阻型存储材料；以及h)在电阻型存储材料上形成顶电极。
在形成晶体管阵列的同时，可以包括形成晶体管阵列以外的、围绕着阵列部分的晶体管。
还可以包括形成阵列以外的、围绕着阵列部分的晶体管和晶体管阵列之间的电接触。
沉积底电极材料可以沉积Pt。
沉积电阻型存储材料可以沉积CMR或HTSC材料。
沉积电阻型存储材料可以沉积PCMO。
还可以包括蚀刻电阻型存储材料，以形成覆盖在底电极上的电阻型存储键，沉积并平面化氧化物，使其和电阻型存储键水平，之后在电阻型存储键上形成顶电极。
在沉积氧化物之前，还可以包括沉积Si3N4、Al3O5和TiO2阻挡绝缘体层。
沉积电阻型存储材料层可以包括：沉积氧化物层，蚀刻沟渠以打开和底电极的接触点，沉积Si3N4、Al3O5或TiO2阻挡绝缘体，并蚀刻阻挡绝缘体，从底电极上清除阻挡绝缘体，沉积并平面化电阻型存储材料，形成电阻型存储键。
附图说明
图1是电阻型存储阵列的示意图。
图2是电阻型存储阵列的平面视图。
图3是通过一条位线截取的电阻型存储阵列的横断面视图。
图4是在相邻位线之间截取的电阻型存储阵列的横断面图。
图5是通过一条位线截取的电阻型存储阵列的横断面图。
图6是在相邻位线之间截取的电阻型存储阵列的横断面图。
图7是通过一条位线截取的电阻型存储阵列的横断面图。
图8是在相邻位线之间截取的电阻型存储阵列的横断面图。
图9是通过一条位线截取的电阻型存储阵列的横断面图。
图10是在相邻位线之间截取的电阻型存储阵列的横断面图。
图11是通过一条位线截取的电阻型存储阵列的横断面图。
图12是在相邻位线之间截取的电阻型存储阵列的横断面图。
具体实施方式
图1是1T1R存储阵列10的一个实施方案的示意图，显示的是一个24位1T1R存储阵列。如图所示，有四个字线12，编号为W1-W4，六个位线14，编号为B1-B6。每个位16(用虚线表示)由晶体管18和电阻元件20组成，因此可以将该存储元件称作1-晶体管、1-电阻器存储位，或者1T1R存储位。每个晶体管18都有门22，该门和一个字线12相连。电阻元件20连接在晶体管18的漏24和位线14之间。晶体管18有一个和普通源28(标为Vs)相连的源26。如该实施方案所示的，相邻晶体管18的源26是连接在一起的，这样可以减少阵列面积。
图2是处理过程中的1T1R存储阵列10的平面视图。如该实施方案所示，有4个字线12，编号为W1-W4，和3个位线14，编号为B1-B3，形成一个12位存储阵列。
图3是图2存储阵列沿着一条位线14的横断面图，对应于图2中“A-A”标志的横断面。图4显示了对应于图2中“B-B”的横断面，其是从两个相邻位线14之间截取的横断面图。可以采用本领域普通技术人员都熟知的标准方法，在基片50上形成任何所需的井和浅沟隔离(STI)48。门氧化物52生长在基片50上。沉积多晶硅化物54层，随后是氧化物56层和氮化物58层。此处所用的术语氧化物是指硅氧化物，包括二氧化硅。术语氮化物一般指的是氮化硅。例如，多晶硅化物54的厚度可以为约100nm～200nm；氧化物56可以厚约100nm～200nm，而氮化物58可以厚约50nm～100nm。将光致抗蚀剂沉积并形成图案。然后如图3和图4所示，蚀刻多晶硅化物54、氧化物56和氮化物58层，形成栅层叠60。然后进行三价磷或砷N+源/漏离子注入，制造源区62和漏区64。N+离子注入可以包括轻掺杂漏极(LDD)。N+离子注入可以包括Halo离子注入。这两种注入方法都可以和配套电路(如果有的话)相连接使用，以便这些工序和存储阵列连接时不需要向总工序中添加加工步骤。
如图5和图6所示，优选沉积的氮化物层厚度为约50nm～150nm，并蚀刻形成氮化物侧壁66。图5相当于形成了氮化物侧壁66以后的图3。图6和形成了氮化物侧壁66的图4相对应。然后进行自对准金属硅化处理，将对应于源/漏区62和64的N+区以及在存储阵列内对应于p-井带(未显示)的P+区进行自对准金属硅化。可以采用自对准金属硅化法来形成普通源线，例如在相邻晶体管之间的。如果存储阵列和配套电路同时形成，P+区还可以对应于某些配套电路的源/漏区(未显示)。
用CVD法沉积硅氧化物70至适合用CMP法进行平面化的厚度。例如，沉积的硅氧化物厚度可以是栅层叠60高度的约1.5倍。然后用CMP法对硅氧化物70进行平面化。在一个实施方案中，将平面化停止在氮化物58处，得到如图7和图8所示的结构，其中图7相当于沉积和平面化硅氧化物70以后的图5，图8同样相当于附加处理后的图6。
在位触点蚀刻上使用光致抗蚀剂并形成图案。采用选择性蚀刻氧化物来打开位触点。因为对氮化物蚀刻的氧化物的高度选择性，掩模图案和氮化物58的重叠是可以容忍的。由于蚀刻处理的选择性，硅氧化物被蚀刻时不蚀刻栅层叠上面的氮化物，这提供了至少一些自动调整的位接触点。将阻挡金属，例如TiN、TaN、TaAlNx沉积，形成薄阻挡层(未显示)。然后沉积底电极材料。例如，底电极材料可以是铂或铱。将底电极材料平面化，例如使用CMP，使其和氮化物58水平，制造出底电极74。所得的结构见图9(对应于在一条位线上的横断面)和图10(对应于相邻位线之间的横断面)。
在一个实施方案中，电阻型存储材料76是沉积在跨越存储阵列10的底电极74上的。或者，将电阻型存储材料76沉积在整个晶片上，并将其从存储阵列10以外的区域中清除掉。电阻型存储材料76由任何能够响应电脉冲而改变电阻的材料组成，例如诸如PCMO的CMR和HTSC材料。然后通过沉积顶电极材料，例如铂或铱，来形成顶电极78，形成图案和蚀刻顶电极材料，形成一个或多个顶电极78，相当于位线14。所得的存储阵列结构由图11和图12所示的横断面图来说明，其中图11相当于在一条位线处的横截面，而图12相当于相邻位线之间的横截面。
在第二种实施方案中，沉积的电阻型存储材料层76重叠在存储阵列上，并被蚀刻成重叠在底电极74上的电阻型存储键(未显示)。沉积厚度约10nm～50nm的阻挡绝缘体(例如Si3N4、Al3O5或TiO2)薄层，随后沉积氧化物层。氧化物层的厚度适合于CMP平面化，例如为电阻型存储键高度的1.5倍。然后可以使用CMP将氧化物层平面化，使其和电阻型存储键水平。平面化处理在形成顶电极78之前，将阻挡绝缘体从电阻型存储键的顶部清除。
在第三种实施方案中，采用单波纹装饰法制成电阻型存储键。沉积氧化物层至厚度约100nm～300nm。蚀刻穿过氧化物到达底电极74的沟渠。沿着沟渠，包括沟渠的侧壁，沉积诸如Si3N4、Al3O5或TiO2的阻挡绝缘体薄层，其厚度约10nm～50nm。阻挡绝缘体是蚀刻的等离子体，平面表面，包括底电极74上的阻挡绝缘体被蚀刻掉，留下沟渠侧壁上的阻挡绝缘体。将电阻型存储材料76沉积并平面化，形成电阻型存储键(未显示)。然后形成重叠在电阻型存储键上的顶电极78。
尽管上述实施方案中采用N+离子插入物来形成源和漏区，也可以用P+离子插入物取而代之。
已经结合形成1T1R电阻型存储阵列描述了一种形成晶体管的方法。该方法可以像用于存储阵列那样用于形成辅助电子仪器(其他的围绕在阵列部分周围的晶体管)。例如，辅助电子仪器(其他的围绕在阵列部分周围的晶体管)可以和晶体管阵列同时形成。或者，可以采用至少一些上述的处理步骤来形成辅助电子仪器和存储阵列晶体管。可以使用备选方法形成晶体管，包括例如掺合高-k介电材料的方法。一旦形成了晶体管，制造(通)向漏区的接触点，并沉积电阻型存储材料，如上所述的形成1T1R电阻型存储阵列。或者，在辅助电子仪器和晶体管同时形成的情况下，可以在晶体管阵列和辅助晶体管之间形成电接触点。
提供了一种形成1T1R电阻型存储阵列的方法。在半导体基片上形成1T1R电阻型存储阵列结构的方法包括形成晶体管阵列，该晶体管阵列包括具有氮化物侧壁的多晶硅化物/氧化物/氮化物栅层叠，晶体管包括和栅层叠相邻的源和漏区。将绝缘层沉积并平面化，使其和多晶硅化物/氧化物/氮化物栅层叠水平。沉积并平面化一种金属形成底电极。在电阻型存储材料上形成顶电极。1T1R电阻型存储阵列可以和形成于同一基片上的配套电路相连，作为存储阵列。配套电路可以公用形成存储阵列晶体管的许多处理步骤。

Claims (25)

1、一种在半导体基片上形成1T1R电阻型存储阵列结构的方法，该方法包括：
a)在半导体基片上形成覆盖门氧化物的多晶硅化物/氧化物/氮化物栅层叠；
b)制造邻近栅层叠的源和漏区；
c)沿着栅层叠形成氮化物侧壁；
d)在暴露的源和漏区上进行自对准金属硅化方法，以形成自对准金属硅化物；
e)沉积和平面化硅氧化物绝缘层，使其和栅层叠水平；
f)通过硅氧化物绝缘层制作布线图案和蚀刻位接触点，以连接漏区；
g)在位接触点上沉积和平面化底电极；
h)在底电极上沉积电阻型存储材料层；以及
i)在电阻型存储材料层上形成顶电极。
2、权利要求1的方法，其中形成多晶硅化物/氧化物/氮化物栅层叠包括：
a)沉积覆盖门氧化物的多晶硅化物层；
b)沉积覆盖多晶硅化物层的硅氧化物层；
c)沉积覆盖硅氧化物层的氮化物层；
d)形成和制作光致抗蚀剂掩模图案，以限定栅层叠区域；和
e)蚀刻栅层叠区域以外的氮化物层、氧化物层和多晶硅化物层，形成栅层叠。
3.权利要求2的方法，其中沉积多晶硅化物层时，沉积多晶硅化物至100nm～200nm的厚度。
4、权利要求2的方法，其中沉积硅氧化物层时，沉积硅氧化物至100nm～200nm的厚度。
5、权利要求2的方法，其中沉积氮化物层时，沉积氮化物至50nm～100nm的厚度。
6、权利要求1的方法，其中制造源和漏区包括三价磷或砷离子的注入。
7、权利要求6的方法，其中制造源和漏区还包括轻掺杂漏极注入或Halo离子注入。
8、权利要求1的方法，其中形成氮化物侧壁包括沉积50nm～150nm的氮化物，随后进行蚀刻。
9、权利要求1的方法，其中在沉积底电极之前先沉积阻挡金属。
10、权利要求1的方法，其中沉积和平面化底电极制造出Pt或Ir底电极。
11、权利要求1的方法，其中沉积电阻型存储材料层时，沉积的是巨磁阻材料或高温超导材料。
12、权利要求11的方法，其中沉积电阻型存储材料层时，沉积的是巨磁阻材料Pr(1-x)CaxMnO3。
13、权利要求1的方法，其中
步骤h)沉积电阻型存储材料层还包括在存储阵列上沉积电阻型存储材料层，和蚀刻电阻型存储材料层，以形成覆盖在底电极上的电阻型存储键，沉积并平面化氧化物层，使之和电阻型存储键水平，和
步骤i)形成顶电极包括在电阻型存储键上形成顶电极。
14、权利要求13的方法，在沉积氧化物之前，还包括沉积Si3N4、Al3O5或TiO2阻挡绝缘体层。
15、权利要求1的方法，其中沉积电阻型存储材料层包括：沉积氧化物层，蚀刻沟渠以打开和底电极的接触点，沉积Si3N4、Al3O5或TiO2阻挡绝缘体，并蚀刻阻挡绝缘体，从底电极上清除阻挡绝缘体，沉积并平面化电阻型存储材料，形成电阻型存储键。
16、权利要求1的方法，其中形成顶电极时，形成的是Pt或Ir顶电极。
17、权利要求1的方法，其中制作布线图案和蚀刻位接触点包括：
a)制作光致抗蚀剂图案，以限定位接触点，使其至少部分处于至少一个晶体管漏极上；和
b)蚀刻硅氧化物层，打开和至少一个晶体管漏极接触的位接触点，并且
其中底电极被平面化，与多晶硅化物/氧化物/氮化物栅层叠水平。
18、权利要求17的方法，还包括在形成晶体管阵列的同时，形成晶体管阵列以外的、围绕着阵列部分的晶体管。
19、权利要求18的方法，还包括形成阵列以外的、围绕着阵列部分的晶体管和晶体管阵列之间的电接触点。
20、权利要求18的方法，其中沉积底电极材料时，沉积的是Pt。
21、权利要求18的方法，其中沉积电阻型存储材料层时，沉积的是巨磁阻材料或高温超导材料。
22、权利要求18的方法，其中沉积电阻型存储材料层时，沉积的是巨磁阻材料Pr(1-x)CaxMnO3。
23、权利要求17的方法，其中
步骤h)沉积电阻型存储材料层还包括在存储阵列上沉积电阻型存储材料层，和蚀刻电阻型存储材料层，以形成覆盖底电极的电阻型存储键，沉积并平面化氧化物，使其和电阻型存储键水平，和
步骤i)形成顶电极包括在电阻型存储键上形成顶电极。
24、权利要求23的方法，还包括在沉积氧化物之前，沉积Si3N4、Al3O5或TiO2阻挡绝缘体层。
25、权利要求17的方法，其中沉积电阻型存储材料层包括：沉积氧化物层，蚀刻沟渠以打开和底电极的接触点，沉积Si3N4、Al3O5或TiO2阻挡绝缘体，并蚀刻阻挡绝缘体，以从底电极上清除阻挡绝缘体，沉积并平面化电阻型存储材料层，以形成电阻型存储键。
CNB031331254A 2002-09-26 2003-07-24 制造1t1r电阻型存储阵列的方法 Expired - Lifetime CN1288744C (zh)

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