DE60307214T2 - Verfahren zur Herstellung eines resistiven 1T1R Speicherzellenfeldes - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf Informationsspeicherungsvorrichtungen und genauer auf eine Speicherzellenmatrix, die ein resistives Speicherelement enthält.
  • 2. BESCHREIBUNG DES STANDES DER TECHNIK
  • Neue Materialien ermöglichen es, auf einer Änderung des Widerstands basierende nichtflüchtige Speicherzellen herzustellen. Materialien mit einer Perowskit-Struktur, hierunter Materialien mit enormem Magnetowiderstand (CMR) und Materialien mit Hochtemperatur-Supraleitfähigkeit (HTSC), sind Materialien, die elektrische Widerstandseigenschaften aufweisen, die durch äußere Einflüsse geändert werden können.
  • Zum Beispiel können die Eigenschaften von Materialien mit Perowskit-Strukturen, besonders im Hinblick auf CMR- und HTSC-Materialien, durch Anlegen eines oder mehrerer kurzer elektrischer Impulse an ein Dünnschicht- oder Volumenmaterial geändert werden. Die elektrische Feldstärke oder die elektrische Stromdichte des Impulses oder der Impulse reicht aus, um den physikalischen Zustand des Materials zu wechseln, so dass die Eigenschaften des Materials geändert werden. Der Impuls ist von hinreichend niedriger Energie, um das Material nicht zu zerstören oder deutlich zu beschädigen. Mehrere Impulse können an das Material angelegt werden, um inkrementelle Änderungen der Eigenschaften des Materials zu erzeugen. Eine der Eigenschaften, die geändert werden kann, ist der Widerstand des Materials. Die Änderung kann unter Verwendung von Impulsen entgegengesetzter Polarität von denen, die verwendet werden, um die anfängliche Änderung herbeizuführen, wenigstens teilweise umkehrbar sein.
  • US 6339544 offenbart eine Vorrichtung, die einen Kontakt auf einem Substrat, ein dielektrisches Material, das über dem Kontakt liegt, ein Phasenwechselelement, das über dem dielektrischen Material auf dem Substrat liegt, und ein Heizelement, das in dem dielektrischen Material angeordnet und mit dem Kontakt und dem Phasenwechselelement verbunden ist, enthält, wobei ein Abschnitt des dielektrischen Materials eine niedrigere Wärmeleitfähigkeit aufweist als Siliciumoxid.
  • US 6314014 offenbart ein Speichersystem, das Speicherzellen und Referenzzellen enthält, wovon jede ein programmierbares Widerstandselement enthält. Der Widerstandszustand einer Speicherzelle wird durch Vergleichen eines mittels der Speicherzelle erstellten Lesesignals mit einem mittels einer oder mehreren Referenzzellen erstellten Referenzsignals bestimmt. Das programmierbare Widerstandselement kann ein Phasenwechselmaterial enthalten.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es wird ein Verfahren zum Bilden einer resistiven 1T1R-Speichermatrix bereitgestellt. Das Verfahren umfasst das Bilden einer Matrix aus Transistoren auf einem Substrat. Die Transistoren können unter Verwendung eines Prozesses gebildet werden, der zur Bildung sowohl der Matrix aus Transistoren als auch von Transistoren, die in wenigsten einigen der Unterstützungsschaltungen verwendet werden, geeignet ist. Unterstützungsschaltungen sind hier als Nichtspeichervorrichtungen definiert, die mit einer resistiven Speichermatrix verbunden sein können, wie etwa eine Codierungs-, eine Decodierungs-, eine Datenverarbeitungs- oder eine Rechenschaltungsanordnung. Die Transistoren enthalten einen Polycid-/Oxid-/Nitrid-Gate-Stapel mit Nitrid-Seitenwänden. Eine Siliciumoxid-Isolierschicht wird abgelagert und z. B. unter Verwendung von CMP auf die Höhe des Gate-Stapels eingeebnet. Ein Photoresist wird verwendet, um ein Bit-Kontaktmuster zu bilden. Die Bit-Kontaktöffnungen werden danach geöffnet, um die Drain-Bereiche der Transistoren freizulegen. Ein Metall wie etwa Pt oder Ir wird daraufhin abgelagert und auf die Höhe des Gate-Stapels eingeebnet, um untere Elektroden zu bilden. Eine Schicht aus resistivem Speichermaterial wird danach auf den unteren Elektroden und gegebenenfalls über der gesamten Matrix aus Transistoren abgelagert. Danach werden auf dem resistiven Speichermaterial obere Elektroden gebildet.
  • Unter Verwendung dieses Verfahrens ist es möglich, eine resistive Speichermat rix ohne Hinzufügen einer deutlichen Anzahl zusätzlicher Schritte zu bilden, da die der Bildung von Unterstützungsschaltungen zugeordneten Prozessschritte verwendet werden können, um die Matrix aus Transistoren zu bilden, die die resistive Speichermatrix bilden.
  • Gemäß der Erfindung wird ein Verfahren zum Bilden einer resistiven 1T1R-Speichermatrixstruktur auf einem Halbleitersubstrat bereitgestellt, das die folgenden Schritte umfasst: a) Bilden eines Polycid-/Oxid-/Nitrid-Gate-Stapels, der über einem Gate-Oxid auf dem Halbleitersubstrat liegt; b) Herstellen von Source- und Drain-Bereichen angrenzend an den Gate-Stapel; c) Ausführen eines Salicid-Prozesses, um über den freiliegenden Source- und Drain-Bereichen ein Silicid zu bilden; d) Bilden von Nitrid-Seitenwänden längs des Gate-Stapels; e) Ablagern und Einebnen einer Siliciumoxid-Isolierschicht bündig mit dem Gate-Stapel; f) Bemustern und Ätzen von Bit-Kontakten, die mit den Drain-Bereichen verbunden sind; g) Ablagern und Einebnen einer unteren Elektrode, die mit den Drain-Bereichen in Kontakt ist; h) Ablagern einer Schicht aus einem resistiven Speichermaterial auf der unteren Elektrode; und i) Bilden oberer Elektroden auf dem resistiven Speichermaterial.
  • Das Bilden des Polycid-/Oxid-/Nitrid-Gate-Stapels kann umfassen: a) Ablagern einer Polycidschicht, die auf dem Gate-Oxid liegt; b) Ablagern einer ersten Siliciumoxidschicht, die auf der Polycidschicht liegt; c) Ablagern einer Nitridschicht, die auf der Siliciumoxidschicht liegt; d) Bilden und Bemustern einer Photoresistmaske, um einen Gate-Stapelbereich zu definieren; und e) Ätzen der Nitridschicht, der Oxidschicht und der Polycidschicht außerhalb des Gate-Stapelbereichs, um einen Gate-Stapel zu bilden.
  • Das Ablagern der Polycidschicht kann das Ablagern von Polycid bis zu einer Dicke im Bereich von 100 nm bis 200 nm enthalten.
  • Das Ablagern der ersten Siliciumoxidschicht kann das Ablagern von Siliciumoxid bis zu einer Dicke im Bereich von 100 nm bis 200 nm enthalten.
  • Das Ablagern der Nitridschicht kann das Ablagern von Nitrid bis zu einer Dicke im Bereich von etwa 50 nm bis 100 nm enthalten.
  • Das Herstellen der Source- und Drain-Bereiche kann die Implantation von Phosphor- oder Arsenionen enthalten.
  • Das Herstellen der Source- und Drain-Bereiche kann ferner LDD- und Halo-Implantationen enthalten.
  • Das Bilden der Nitrid-Seitenwände kann das Ablagern von 50 nm bis 150 nm Nitrid enthalten, gefolgt von einem Ätzen.
  • Vor der Ablagerung der unteren Elektrode kann ein Barrierenmetall abgelagert werden.
  • Das Ablagern und Einebnen der unteren Elektrode kann eine untere Elektrode ergeben, die eine untere Pt- oder Ir-Elektrode ist.
  • Beim Ablagern der Schicht aus resistivem Speichermaterial kann ein CMR- oder HTSC-Material abgelagert werden.
  • Beim Ablagern der Schicht aus resistivem Speichermaterial kann PCMO abgelagert werden.
  • Es kann ferner das Ätzen des resistiven Speichermaterials, um resistive Speicherstege, die über den unteren Elektroden liegen, zu bilden, und das Ablagern und Einebnen des Oxids bündig mit den resistiven Speicherstegen vor dem Bilden der oberen Elektroden über den resistiven Speicherstegen enthalten sein.
  • Es kann ferner das Ablagern einer Barrierenisolatorschicht aus Si3N4, Al3O5 und TiO2 vor dem Ablagern des Oxids enthalten sein.
  • Das Ablagern der Schicht aus resistivem Speichermaterial kann das Ablagern einer Oxidschicht, das Ätzen von Gräben, um einen Kontakt zu den unteren Elektroden zu öffnen, das Ablagern eines Barrierenisolators aus Si3N4, Al3O5 oder TiO2, und das Ätzen des Barrierenisolators, um den Barrierenisolator von den unteren Elektroden zu entfernen, und das Ablagern und Einebnen des resistiven Speichermaterials, um resistive Speicherstege zu bilden, enthalten.
  • Das Bilden der oberen Elektrode kann eine obere Pt- oder Ir-Elektrode bilden.
  • Vorzugsweise enthält der Schritt a) ferner das Bilden einer Matrix aus Transistoren, die einen Polycid-/Oxid-/Nitrid-Gate-Stapel mit Nitrid-Seitenwänden enthalten, der Schritt f) ferner die folgenden Schritte: f-1) Bemustern eines Photoresists, um Bit-Kontakte wenigstens teilweise über wenigstens einem Transistor-Drain zu definieren; f-2) Ätzen der Siliciumoxidschicht, um die Bit-Kontakte zu dem wenigstens einen Transistor-Drain zu öffnen; und Schritt h) ferner das Ablagern des Materials der unteren Elektrode, die mit dem Drain-Bereich in Kontakt ist, und das Einebnen des Materials der unteren Elektrode bündig mit dem Polycid-/Oxid-/Nitrid-Gate-Stapel.
  • Das Bilden von Transistoren außerhalb des Matrixabschnitts und diesen umgebend gleichzeitig mit dem Bilden der Matrix von Transistoren kann enthalten sein.
  • Ferner kann das Bilden von elektrischen Kontakten zwischen der Matrix aus Transistoren und den Transistoren, die sich außerhalb des Matrixabschnitts befinden und diesen umgeben, enthalten sein.
  • Beim Ablagern des Materials der unteren Elektrode kann Pt abgelagert werden.
  • Beim Ablagern des resistiven Speichermaterials kann ein CMR- oder HTSC-Material abgelagert werden.
  • Beim Ablagern des resistiven Speichermaterials kann PCMO abgelagert werden.
  • Es kann ferner das Ätzen des resistiven Speichermaterials, um resistive Speicherstege, die über den unteren Elektroden liegen, zu bilden, und das Ablagern und Einebnen des Oxids bündig mit den resistiven Speicherstegen vor dem Bilden der oberen Elektroden über den resistiven Speicherstegen enthalten sein.
  • Es kann das Ablagern einer Barrierenisolatorschicht aus Si3N4, Al3O5 und TiO2 vor dem Ablagern des Oxids enthalten sein.
  • Das Ablagern der Schicht aus resistivem Speichermaterial kann das Ablagern einer Oxidschicht, das Ätzen von Gräben, um einen Kontakt zu den unteren Elektroden zu öffnen, das Ablagern eines Barrierenisolators aus Si3N4, Al3O5 oder TiO2, das Ätzen des Barrierenisolators, um den Barrierenisolator von den unteren Elektroden zu entfernen, und das Ablagern und Einebnen des resistiven Speichermaterials, um resistive Speicherstege zu bilden, enthalten.
  • Damit die Erfindung leichter verständlich ist, werden nun spezifische Ausführungsformen von ihr anhand der beigefügten Zeichnung beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • 1 ist ein Prinzipschaltbild einer resistiven Speichermatrix.
  • 2 ist eine ebene Ansicht einer resistiven Speichermatrix.
  • 3 ist eine Querschnittsansicht der resistiven Speichermatrix durch eine Bit-Leitung.
  • 4 ist eine Querschnittsansicht der resistiven Speichermatrix zwischen benachbarten Bit-Leitungen.
  • 5 ist eine Querschnittsansicht der resistiven Speichermatrix durch eine Bit-Leitung.
  • 6 ist eine Querschnittsansicht der resistiven Speichermatrix zwischen benachbarten Bit-Leitungen.
  • 7 ist eine Querschnittsansicht der resistiven Speichermatrix durch eine Bit-Leitung.
  • 8 ist eine Querschnittsansicht der resistiven Speichermatrix zwischen benachbarten Bit-Leitungen.
  • 9 ist eine Querschnittsansicht der resistiven Speichermatrix durch eine Bit-Leitung.
  • 10 ist eine Querschnittsansicht der resistiven Speichermatrix zwischen benachbarten Bit-Leitungen.
  • 11 ist eine Querschnittsansicht der resistiven Speichermatrix durch eine Bit-Leitung.
  • 12 ist eine Querschnittsansicht der resistiven Speichermatrix zwischen benachbarten Bit-Leitungen.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1 veranschaulicht ein Prinzipschaltbild einer Ausführungsform einer 1T1R-Speichermatrix 10. Es ist eine 24-Bit-1T1R-Speichermatrix gezeigt. Wie gezeigt ist, gibt es vier Wort-Leitungen 12, die mit W1–W4 gekennzeichnet sind, und sechs Bit-Leitungen 14, die mit B1–B6 gekennzeichnet sind. Jedes Bit 16 (angezeigt durch gestrichelte Linien) wird durch einen Transistor 18 und ein resistives Element 20 gebildet, so dass dementsprechend dieses Speicherelement als ein 1-Transistor-1-Widerstand-Speicherbit oder ein 1T1R-Speicherbit bezeichnet werden kann. Jeder Transistor 18 besitzt ein Gate 22, das mit einer der Wort-Leitungen 12 verbunden ist. Das resistive Element 20 ist zwischen einen Drain 24 eines Transistors 18 und eine Bit-Leitung 14 geschaltet. Der Transistor 18 besitz eine Source 26, die mit einer gemeinsam Quelle 28 (bezeichnet mit Vs) verbunden ist. Wie in dieser Ausführungsform gezeigt ist, sind die Sourcen 26 benachbarter Transistoren 18 zusammengeschaltet, was die Matrixfläche verkleinern kann.
  • 2 veranschaulicht eine ebene Ansicht einer 1T1R-Speichermatrix 10 während der Verarbeitung. Wie in dieser Ausführungsform gezeigt ist, gibt es vier Wort-Leitungen 12, die mit W1–W4 gekennzeichnet sind, und drei Bit-Leitungen 14, die mit B1–B3 gekennzeichnet sind, die eine 12-Bit-Speichermatrix bilden.
  • 3 zeigt einen Querschnitt der Speichermatrix von 2 durch eine der Bit-Leitungen 14 und entspricht dem in 2 mit "A-A" angegebenen Querschnitt. 4 zeigt einen Querschnitt, der "B-B" in 2 entspricht, welcher ein Querschnitt zwischen zwei benachbarten Bit-Leitungen 14 ist. Ein Standardprozess, der dem Fachmann auf dem Gebiet gut bekannt ist, kann verwendet werden, um irgendwelche Wannen und irgendeine flache Grabenisolation (STI) 48 auf einem Substrat 50 zu bilden. Es wird ein Aufwachsen eines Gate-Oxids 52 auf dem Substrat 50 bewirkt. Eine Polycidschicht 54 wird abgelagert, gefolgt von einer Oxidschicht 56 und einer Nitridschicht 58. Der Ausdruck Oxid, wie er hier verwendet wird, bezieht sich auf Siliciumoxid, wobei er Siliciumdioxid einschließt. Der Ausdruck Nitrid bezieht sich im Allgemeinen auf Siliciumnitrid. Beispielsweise kann das Polycid 54 zwischen etwa 100 nm und 200 nm dick sein; das Oxid 56 kann zwischen etwa 100 nm und 200 nm dick sein und das Nitrid 58 kann zwischen etwa 50 nm und 100 nm dick sein. Ein Photoresist wird abgelagert und gemustert. Danach werden die Schichten aus Polycid 54, Oxid 56 und Nitrid 58 geätzt, um Gate-Stapel 60 zu bilden, wie sie in 3 und 4 gezeigt sind. Danach wird eine N+-Source/Drain-Implantation mit Phosphor- oder Arsenionen ausgeführt, um Source-Bereiche 62 und Drain-Bereiche 64 zu erzeugen. Die N+-Ionenimplantation kann einen schwach dotierten Drain (LDD) umfassen. Die N+-Ionenimplantation kann eine Halo-Ionenimplantation enthalten. Beide Implantationsprozesse können in Zusammenhang mit der Unterstützungsschaltung verwendet werden, wenn überhaupt, so dass diese in Zusammenhang mit der Speichermatrix ausgeführten Prozesse keine Prozessschritte zum Gesamtprozess hinzuzufügen brauchen.
  • Eine Nitridschicht wird vorzugsweise bis zu einer Dicke im Bereich von etwa 50 nm bis 150 nm abgelagert und geätzt, um Nitrid-Seitenwände 66 zu bilden, wie sie in den 5 und 6 gezeigt sind. 5 entspricht 3 nach der Bildung der Nitrid-Seitenwände 66. 6 entspricht 4 nach der Bildung der Nitrid-Seitenwände 66. Danach wird ein Salicid-Prozess ausgeführt, um Salicid-Strukturen der N+-Bereiche, die den Source-/Drain-Bereichen 62 und 64 entsprechen, und der P+-Bereiche, die in der Speichermatrix der p-Wannenanbindung (nicht gezeigt) entsprechen, zu bewirken. Der Salicid-Prozess kann verwendet werden, um gemeinsame Source-Leitungen z. B. zwischen benachbarten Transistoren zu bilden. Wenn die Speichermatrix gleichzeitig mit der Unterstützungsschaltungsanordnung gebildet wird, können die P+-Bereiche außerdem den Source-/Drain-Bereichen eines Teils der Unterstützungsschaltungsanordnung (nicht gezeigt) entsprechen.
  • Siliciumoxid 70 wird durch einen CVD-Prozess in einer Dicke abgelagert, die für ein Einebnen unter Verwendung eines CMP-Prozesses geeignet ist. Zum Beispiel kann das Siliciumoxid in einer Dicke von etwa der 1,5 fachen Höhe des Gate-Stapels 60 abgelagert werden. Das Siliciumoxid 70 wird danach unter Verwendung eines CMP-Prozesses eingeebnet. In einer Ausführungsform wird das Einebnen beim Nitrid 58 beendet, was zu der Struktur führt, die in 7, die 5 nach dem Ablagern und Einebnen von Siliciumoxid 70 entspricht, und in 8, die gleichermaßen 6 nach einer zusätzlichen Verarbeitung entspricht, gezeigt ist.
  • Ein Photoresist wird zur Bit-Kontakt-Ätzung aufgebracht und gemustert. Es wird eine selektive Ätzung des Oxids verwendet, um die Bit-Kontakte zu öffnen. Wegen der hohen Selektivität von Oxid- zu Nitridätzung ist eine Überlappung des Maskenmusters über dem Nitrid 58 tolerierbar. Infolge der Selektivität des Ätzprozesses wird das Siliciumoxid geätzt, ohne dass das Nitrid auf der Oberseite des Gate-Stapels geätzt wird, wobei dies wenigstens eine gewisse Selbstausrichtung der Bit-Kontakte schafft. Ein Barrierenmetall wie etwa TiN, TaN, TaAlNx wird abgelagert, um eine dünne Barrierenschicht (nicht gezeigt) zu bilden. Material für eine untere Elektrode wird abgelagert. Das Material für die untere Elektrode kann z. B. Platin oder Iridium sein. Das Material für die untere Elektrode wird z. B. unter Verwendung von CMP auf die Höhe des Nitrids 58 eingeebnet, um untere Elektroden 74 zu bilden. Die resultierende Struktur ist in 9, die dem Querschnitt bei der Bit-Leitung entspricht, und 10, die dem Querschnitt zwischen benachbarten Bit-Leitungen entspricht, gezeigt.
  • In einer Ausführungsform wird ein resistives Speichermaterial 76 über den unteren Elektroden 74 quer über der Speichermatrix 10 abgelagert. Alternativ wird das resistive Speichermaterial 76 über einem ganzen Wafer abgelagert und von Bereichen außerhalb der Speichermatrix 10 entfernt. Das resistive Speichermaterial 76 besteht aus irgendeinem Material, das in Reaktion auf elektrische Impulse den Widerstand ändern kann, z. B. CMR- und HTSC-Materialien wie etwa PCMO. Ferner wird eine obere Elektrode 78 gebildet, indem ein Material für die obere Elektrode wie etwa Platin oder Iridium abgelagert wird, und indem das Material für die obere Elektrode gemustert und geätzt wird, so dass eine oder mehrere obere Elektroden 78 gebildet werden, die den Bit-Leitungen 14 entsprechen. Die sich ergebende Speichermatrixstruktur wird veranschaulicht durch die Querschnittsansicht, die in 11, die dem Querschnitt bei einer Bit-Leitung entspricht, und 12, die dem Querschnitt zwischen benachbarten Bit-Leitungen entspricht, gezeigt ist.
  • In einer zweiten Ausführungsform wird eine Schicht eines resistiven Speichermaterials 76 abgelagert, so dass sie über der Speichermatrix liegt, und geätzt, um resistive Speicherstege (nicht gezeigt) zu bilden, die über den unteren Elektroden 74 liegen. Eine dünne Schicht im Bereich von etwa 10 bis 50 nm eines Barrierenisolators wie etwa Si3N4, Al3O5 oder TiO2 wird abgelagert, gefolgt von einer Oxidschicht. Die Oxidschicht besitzt eine für eine CMP-Einebnung geeignete Dicke von z. B. der 1,5 fachen Höhe der resistiven Speicherstege. Die Oxidschicht wird daraufhin bündig mit den resistiven Speicherstegen, möglicherweise unter Verwendung von CMP, eingeebnet. Der Einebnungsprozess entfernt den Barrierenisolator von den Oberseiten der resistiven Speicherstege vor der Bildung der oberen Elektroden 78.
  • In einer dritten Ausführungsform werden resistive Speicherstege unter Verwendung eines einzelnen Damascene-Prozesses gebildet. Es wird eine Oxidschicht bis zu einer Dicke im Bereich von etwa 100 nm bis 300 nm abgelagert. Es werden Gräben durch das Oxid zu den unteren Elektroden 74 geätzt. Eine dünne Schicht eines Barrierenisolators wie etwa Si3N4, Al3O5 oder TiO2 wird etwa 10 nm bis 50 nm dick längs der Gräben und einschließlich auf den Grabenseitenwänden abgelagert. Der Barrierenisolator wird plasmageätzt, um den Barrierenisolator von ebenen Oberflächen einschließlich den unteren Elektroden 74 zu entfernen, wobei der Barrierenisolator auf den Grabenseitenwänden stehen gelassen wird. Das resistive Speichermaterial 76 wird abgelagert und eingeebnet, um resistive Speicherstege (nicht gezeigt) zu bilden. Daraufhin werden obere Elektroden 78 gebildet, die über den resistiven Speicherstegen liegen.
  • Auch wenn die oben genannte Ausführungsform eine N+-Ionenimplantation zur Bildung der Source- und Drain-Bereiche verwendet, kann stattdessen eine P+-Ionenimplantation verwendet werden.
  • Ein Prozess zur Bildung von Transistoren ist in Zusammenhang mit der Bildung der resistiven 1T1R-Speichermatrix beschrieben worden. Dieser Prozess kann zur Bildung sowohl einer Unterstützungselektronik (Transistoren, die sich außerhalb des Matrixabschnitts befinden und diesen umgeben) als auch der Speichermatrix verwendet werden. Zum Beispiel kann die Unterstützungselektronik (Transistoren, die sich außerhalb des Matrixabschnitts befinden und diesen umgeben) gleichzeitig mit der Matrix aus Transistoren gebildet werden. Alternativ können die Unterstützungselektronik und die Speichermatrixtransistoren unter Verwendung wenigstens einiger der oben beschriebenen Prozessschritte gebildet werden. Zur Bildung der Transistoren kann ein alternativer Prozess verwendet werden, der z. B. einen Prozess einschließt, der ein High-k-Dielektrikum einbaut. Wenn die Transistoren gebildet sind, wird ein Kontakt zum Drain hergestellt und es wird ein resistives Speichermaterial abgelagert, wie oben beschrieben ist, um eine resistive 1T1R-Speichermatrix zu bilden. Alternativ können in dem Fall, in dem die Unterstützungselektronik gleichzeitig mit den Transistoren gebildet wird, elektrische Kontakte zwischen der Matrix aus Transistoren und der Unterstützungselektronik gebildet werden.
  • Es wird ein Verfahren zum Bilden einer resistiven 1T1R-Speichermatrix bereitgestellt. Das Verfahren zum Bilden einer resistiven 1T1R-Speichermatrixstruktur auf einem Halbleitersubstrat umfasst die Bildung einer Matrix aus Transistoren mit einem Polycid-/Oxid-/Nitrid-Gate-Stapel mit Nitrid-Seitenwänden, wobei die Transistoren einen Source-Bereich und einen Drain-Bereich benachbart zu dem Gate-Stapel aufweisen. Eine Isolationsschicht wird abgelagert und bündig mit dem Polycid-/Oxid-/Nitrid-Gate-Stapel eingeebnet. Untere Elektroden werden durch Ablagern und Einebnen eines Metalls gebildet. Obere Elektroden werden auf dem resistiven Speichermaterial gebildet. Die resistive 1T1R-Speichermatrix kann mit Unterstützungsschaltungen verbunden werden, die auf demselben Substrat wie die Speichermatrix ausgebildet werden. Die Unterstützungsschaltungen können viele der Prozessschritte mit der Bildung der Transistoren für die Speichermatrix teilen.

Claims (20)

  1. Verfahren zum Bilden einer resistiven 1T1R-Speichermatrixstruktur (10) auf einem Halbleitersubstrat (50), mit den folgenden Schritten: a) Bilden eines Polycid-/Oxid-/Nitrid-Gate-Stapels (60), der über einem Gate-Oxid (52) auf dem Halbleitersubstrat (50) liegt; b) Herstellen von Source- und Drain-Bereichen (62, 64) angrenzend an den Gate-Stapel (60); c) Ausführen eines Salicid-Prozesses, um über den freiliegenden Source- und Drain-Bereichen (62, 64) ein Silicid zu bilden; d) Bilden von Nitrid-Seitenwänden (66) längs des Gate-Stapels (60); e) Ablagern und Einebnen einer Siliciumoxid-Isolierschicht (70) bündig mit dem Gate-Stapel (60); f) Bemustern und Ätzen von Bit-Kontakten, die mit den Drain-Bereichen (64) verbunden sind; g) Ablagern und Einebnen einer unteren Elektrode (74), die mit den Drain-Bereichen (64) in Kontakt ist; h) Ablagern einer Schicht aus einem resistiven Speichermaterial (76) auf der unteren Elektrode (74); und i) Bilden oberer Elektroden (78) auf dem resistiven Speichermaterial (76).
  2. Verfahren nach Anspruch 1, bei dem das Bilden des Polycid-/Oxid/Nitrid-Gate-Stapels (60) enthält: a) Ablagern einer Polycid-Schicht (54), die auf dem Gate-Oxid (52) liegt; b) Ablagern einer ersten Siliciumoxidschicht (56), die auf der Polycid-Schicht (54) liegt; c) Ablagern einer Nitridschicht (58), die auf der Siliciumoxidschicht (56) liegt; d) Bilden und Bemustern einer Photoresistmaske, um Gate-Stapelbereiche zu definieren; und e) Ätzen der Nitridschicht (58), der Oxidschicht (56) und der Polycidschicht (54) außerhalb des Gate-Stapelbereichs, um einen Gate-Stapel (60) zu bilden.
  3. Verfahren nach Anspruch 2, bei dem das Ablagern der Polysilicidschicht (54) das Ablagern von Polysilicid bis zu einer Dicke im Bereich von 100 nm bis 200 nm enthält.
  4. Verfahren nach Anspruch 2, bei dem das Ablagern der ersten Siliciumoxidschicht (56) das Ablagern von Siliciumoxid bis zu einer Dicke im Bereich von 100 nm bis 200 nm enthält.
  5. Verfahren nach Anspruch 2, bei dem das Ablagern der Nitridschicht (58) das Ablagern von Nitrid bis zu einer Dicke im Bereich von etwa 50 nm bis 100 nm enthält.
  6. Verfahren nach Anspruch 1, bei dem das Herstellen der Source- und Drain-Bereiche (62, 64) die Implantation von Phosphor- oder Arsenionen enthält.
  7. Verfahren nach Anspruch 6, bei dem das Herstellen der Source- und Drain-Bereiche (62, 64) ferner LDD- und Halo-Implantationen enthält.
  8. Verfahren nach Anspruch 1, bei dem das Bilden der Nitridseitenwände (66) das Ablagern von 50 nm bis 150 nm Nitrid, gefolgt von einem Ätzen, enthält.
  9. Verfahren nach Anspruch 1, bei dem vor der Ablagerung der unteren Elektrode (74) ein Barrierenmetall abgelagert wird.
  10. Verfahren nach Anspruch 1, bei dem das Ablagern und Einebnen der unteren Elektrode (74) eine untere Elektrode (74) ergibt, die eine untere Pt- oder Ir-Elektrode (74) ist.
  11. Verfahren nach Anspruch 1, bei dem das Bilden der oberen Elektrode (78) eine obere Pt- oder Ir-Elektrode bildet.
  12. Verfahren nach Anspruch 1, bei dem: der Schritt a) ferner das Bilden einer Matrix aus Transistoren, die einen Polycid-/Oxid-/Nitrid-Gate-Stapel (60) mit Seitenwänden (66) enthalten, enthält, der Schritt f) ferner die folgenden Schritte enthält: f-1) Bemustern eines Photoresists, um Bitkontakte wenigstens teilweise über wenigstens einem Transistor-Drain zu definieren; f-2) Ätzen der Siliciumoxidschicht (56), um die Bitkontakte zu dem wenigstens einen Transistor-Drain zu öffnen; und der Schritt h) ferner das Ablagern des Materials der unteren Elektrode, die mit dem Drain-Bereich (64) in Kontakt ist, und das Einebnen des Materials der unteren Elektrode bündig mit dem Polycid-/Oxid-/Nitrid-Gate-Stapel (60) enthält.
  13. Verfahren nach Anspruch 12, das ferner das Bilden von Transistoren (18) außerhalb des Matrixabschnitts und diesen umgebend gleichzeitig mit dem Bilden der Matrix von Transistoren enthält.
  14. Verfahren nach Anspruch 13, das ferner das Bilden von elektrischen Kontakten zwischen der Matrix aus Transistoren und den Transistoren, die sich außerhalb des Matrixabschnitts befinden und diesen umgeben, enthält.
  15. Verfahren nach Anspruch 13, bei dem beim Ablagern des Materials der unteren Elektrode Pt abgelagert wird.
  16. Verfahren nach Anspruch 1 oder 13, bei dem beim Ablagern des resistiven Speichermaterials ein CMR- oder HTSC-Material abgelagert wird.
  17. Verfahren nach Anspruch 13 oder 16, bei dem beim Ablagern des resistiven Speichermaterials PCMO abgelagert wird.
  18. Verfahren nach Anspruch 1 oder 12, das ferner das Ätzen des resistiven Speichermaterials (76) enthält, um resistive Speicherstege, die über den unteren Elektroden (74) liegen, zu bilden, und das Ablagern und Einebnen des Oxids bündig mit den resistiven Speicherstegen vor dem Bilden der oberen Elektroden (78) über den resistiven Speicherstegen enthält.
  19. Verfahren nach Anspruch 18, das ferner das Ablagern einer Barrierenisolatorschicht aus Si3N4, Al3O5 und TiO2 vor dem Ablagern des Oxids enthält.
  20. Verfahren nach Anspruch 1 oder 12, bei dem das Ablagern der Schicht aus resistivem Speichermaterial (76) das Ablagern einer Oxidschicht, das Ätzen von Gräben, um einen Kontakt zu den unteren Elektroden (74) zu öffnen, das Ablagern eines Barrierenisolators aus Si3N4, Al3O5 oder TiO2, das Ätzen des Barrierenisolators, um den Barrierenisolator von den unteren Elektroden (74) zu entfernen, und das Ablagern und Einebnen des resistiven Speichermaterials (76), um resistive Speicherstege zu bilden, enthält.
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