JP4064496B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、特に高集積DRAMのゲート電極とビットコンタクトの構造及びその製造方法に関する。
【0002】
【従来の技術】
従来のメタルゲート電極のMOSトランジスタの製造方法を図19を用いて説明する。
【0003】
P型半導体基板211上にゲート絶縁膜212を形成し、続いてポリシリコン膜213、ポリシリコンとタングステン膜との反応を押さえるためのバリアメタル214及びタングステン膜215を堆積する。次に周知のリソグラフィ法及びRIE(Reactive Ion Etching)法を用いてゲート電極をパターニングする。次に、ゲート電極をマスクに、イオン注入法を用いてN型不純物を打ち込み、半導体基板211にソース/ドレイン拡散領域216を形成する(図19(a))。
【0004】
次に窒化シリコン膜217を全面に堆積し、RIE法でエッチバックして、ゲート電極の側壁に窒化シリコン膜217からなるサイドウォールスペーサを形成する(図19(b))。
【0005】
【発明が解決しようとする課題】
このような従来の製造方法では、ゲート電極に対して自己整合的に隣接するコンタクトホールを形成することができない。すなわち、コンタクトホールを形成するには、図19(c)に示すように、全面に絶縁膜218を堆積した後に、図示しないマスクを用いてこの絶縁膜218に対してコンタクトホール219を形成する必要がある。さらに、ゲート電極形成後(図19(b))は、その一部にタングステン膜が露出している。このため、ゲート側壁を酸化することができず、RIEダメージあるいはイオン注入ダメージを回復させることができない。さらにサイドウォールスペーサである窒化シリコン膜217の形成に際して、メタル上に堆積した窒化シリコン膜は絶縁膜上あるいはポリシリコン上に堆積した窒化シリコン膜より膜質が劣化することが分かっており、良質なサイドウォールを形成することができない、等の問題があった。
【0006】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート電極に対して自己整合的に隣接するコンタクトホールを形成することができる半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
請求項1に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第1導電膜からなるゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、上記ゲート電極の側壁に第1絶縁膜からなるスペーサを形成する工程と、全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第1段差を形成する工程と、上記第1段差を第2導電膜で充填する工程と、上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、上記第2段差を第3絶縁膜で充填する工程と、上記第3絶縁膜をマスクとして用いた選択エッチング法によって上記第2絶縁膜をエッチングし、上記ゲート電極に隣接するコンタクトホールを形成する工程とを具備したことを特徴とする。
【0010】
請求項5に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第1導電膜を形成する工程と、上記第1導電膜上にダミー膜を形成する工程と、上記ダミー膜及び上記第1導電膜をパターニングしてゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、上記ダミー膜及び上記第1導電膜の側壁に第1絶縁膜からなるスペーサを形成する工程と、全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ダミー膜をエッチングして第1絶縁膜との第1段差を形成する工程と、上記第1段差を第2導電膜で充填する工程と、上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、上記第2段差を第3絶縁膜で充填する工程と、上記第3絶縁膜をマスクとして用いた選択エッチング法によって上記第2絶縁膜をエッチングして上記ゲート電極に隣接するコンタクトホールを形成する工程とを具備したことを特徴とする。
【0011】
請求項13に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第1導電膜からなるゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、上記ゲート電極の側壁に第1絶縁膜からなるスペーサを形成する工程と、全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして第1絶縁膜との第1段差を形成する工程と、上記第1段差を第2導電膜で充填する工程と、上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、上記第2段差を第3絶縁膜で充填する工程と、上記第3絶縁膜をマスクにした選択エッチング法により上記第2絶縁膜をエッチングして、上記ゲート電極に隣接するコンタクトホールを形成する工程と、上記コンタクトホール内を第3導電膜で充填してビット線もしくはストレージノードコンタクトを形成する工程を具備したことを特徴とする。
【0012】
請求項17に係る半導体装置は、半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、上記ゲート電極に隣接するように形成された自己整合コンタクトと、上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜及び窒化シリコン系の第3絶縁膜と、上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第4絶縁膜とを具備したことを特徴とする。
【0013】
請求項18に係る半導体装置は、半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、上記ゲート電極に隣接するように形成された自己整合コンタクトと、上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜及び窒化シリコン系の第3絶縁膜と、上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第4絶縁膜及び窒化シリコン系の第5絶縁膜とを具備したことを特徴とする。
【0014】
請求項19に係る半導体装置は、半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、上記ゲート電極に隣接するように形成された自己整合コンタクトと、上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜、窒化シリコン系の第3絶縁膜及び窒化シリコン系の第4絶縁膜と、上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第5絶縁膜とを具備したことを特徴とする。
【0015】
請求項20に係るダイナミック型半導体記憶装置は、請求項17ないし19のいずれか1つに記載の半導体装置をメモリセル部に含むことを特徴とする。
【0018】
請求項22に係るダイナミック型半導体記憶装置は、半導体基板に形成された素子分離絶縁膜と、上記半導体基板上にゲート絶縁膜を介して設けられ、シリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、上記半導体基板に設けられたソース、ドレイン拡散層とからなるMOSFETと、上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、上記MOSFETを被覆するように形成された酸化シリコン系の第2絶縁膜と、それぞれ上記ゲート電極に隣接するように上記第2絶縁膜に形成された第1、第2自己整合コンタクトと、上記ゲート電極の上記下部電極と上記第1、第2自己整合コンタクトそれぞれとの間に形成された酸化シリコン系の第3絶縁膜及び窒化シリコン系の第4絶縁膜と、上記上部電極と上記第1、第2自己整合コンタクトそれぞれとの間に形成された窒化シリコン系の第5絶縁膜と、上記第1、第2自己整合コンタクトのいずれか一方と電気的に接続されたビット線と、ストレージ電極、キャパシタ絶縁膜及びプレート電極からなり、上記第1、第2自己整合コンタクトの他方と電気的に接続されたキャパシタとを具備したことを特徴とする。
【0025】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。
【0026】
図1(a)〜(j)は、この発明に係る半導体装置の製造方法をMOSFETの製造に実施した、この発明の第1の実施の形態による工程を示している。
【0027】
まず、P型のシリコン半導体基板11上にゲート絶縁膜12を形成し、続いてN型不純物がドープされたポリシリコン膜13を全面に堆積した後、周知のリソグラフィ法及びRIE(Reactive Ion Etching)法を用いてゲート電極をパターニングする。次に、上記ゲート電極をマスクに、イオン注入法を用いてP、As等のN型不純物を打ち込み、半導体基板11にソース/ドレイン拡散層14を形成する(図1(a))。
【0028】
次に、RIEダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化シリコン膜15を形成する(図1(b))。
【0029】
次に、窒化シリコン膜16を全面に堆積した後、RIE法によるエッチバックを行って、ゲート電極の側壁に窒化シリコン膜16からなるサイドウォールスペーサを形成する(図1(c))。
【0030】
次に、全面に酸化シリコン膜17を堆積し、CMP(Chemical Mechanical Polishing )法を用いてゲート電極が露出するまで酸化シリコン膜17を削り、表面を平坦化する(図1(d))。
【0031】
次に、RIE法を用いてポリシリコン膜13を深さ方向に選択エッチングし、酸化シリコン膜17との段差18を形成する。このとき、ポリシリコン膜13の側壁に存在している酸化シリコン膜15を、希HF処理液等を用いてポリシリコン膜13と同程度の深さまでエッチングする(図1(e))。
【0032】
次に、上記段差18を完全に埋め込まない程度の厚みに、TiNまたはWN等からなるバリアメタル19をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜20をCVD(Chemical Vapor Deposition )法を用いて全面に堆積し、段差18を完全に充填する。そして、次にCMP法を用いて酸化シリコン膜17が露出するまでタングステン膜20及びバリアメタル19を削り、表面を平坦化する(図1(f))。
【0033】
その後、RIE法を用いて上記タングステン膜20及びバリアメタル19をエッチングし、酸化シリコン膜17との段差21を形成する(図1(g))。
【0034】
次に、全面に窒化シリコン膜22を堆積して段差21を充填し、さらにCMP法を用いて酸化シリコン膜17が露出するまで窒化シリコン膜22を削り、表面を平坦化する(図1(h))。
【0035】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜22、16に対して選択比の高い条件を用いて酸化シリコン膜17をRIE法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール23を形成する(図1(i))。
【0036】
次に、N型不純物がドープされたポリシリコン膜24を堆積してコンタクトホール23を充填し、この後にCMP法を用いて酸化シリコン膜17及び窒化シリコン膜22が露出するまでポリシリコン膜24を削り、表面を平坦化する(図1(j))。
【0037】
このようにして、ゲート電極に対して自己整合的に隣接するコンタクト(ポリシリコン膜24)を形成することができる。ここで、ゲート電極にメタル材料 (タングステン膜)を用いているので、ポリシリコン電極等と比べてシート抵抗が小さくなり、ゲート遅延の小さな高性能なトランジスタを製造することができる。さらに、ゲート電極の側壁を酸化することができるので、RIEダメージあるいはイオン注入ダメージを回復させることができるという効果も得られる。
【0038】
またさらに、サイドウォールスペーサである窒化シリコン膜16の形成に際して、従来ではメタル上に堆積させていたが、この実施の形態ではポリシリコン膜13上の酸化シリコン膜15上に堆積するので、窒化シリコン膜16の劣化を引き起こすことなく、良質なサイドウォールスペーサを形成することができる。
【0039】
図2(a)〜(j)は、この発明に係る半導体装置の製造方法をMOSFETの製造に実施した、この発明の第2の実施の形態による工程を示している。
【0040】
まず、P型のシリコン半導体基板11上にゲート絶縁膜12を形成し、続いてN型不純物がドープされたポリシリコン膜13を全面に堆積し、このポリシリコン膜13の表面を酸化して酸化シリコン膜31を形成する。続いてポリシリコン膜32を全面に堆積する。ここで、上層のポリシリコン膜32はダミー膜として使用される。次に、周知のリソグラフィ法及びRIE法を用いてゲート電極をパターニングする。次に、上記ゲート電極をマスクに、イオン注入法を用いてP、As等のN型不純物を打ち込み、半導体基板11にソース/ドレイン拡散層14を形成する(図2(a))。
【0041】
次に、RIEダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化シリコン膜15を形成する(図2(b))。
【0042】
次に、窒化シリコン膜16を全面に堆積し、この後、RIE法によるエッチバックで、ゲート電極の側壁に窒化シリコン膜16からなるサイドウォールスペーサを形成する(図2(c))。
【0043】
次に、全面に酸化シリコン膜17を堆積し、CMP法を用いてゲート電極が露出するまで酸化シリコン膜17を削り、表面を平坦化する(図2(d))。
【0044】
次に、RIE法あるいは等方性エッチングであるCDE(Chemical Dry Etching)法を用いてポリシリコン膜32をエッチング除去し、さらに酸化シリコン膜31、15をエッチングし、酸化シリコン膜17との段差18を形成する(図2(e))。このとき、ゲート電極の一部(下部電極)となるポリシリコン膜13の膜厚は、先の第1の実施の形態ではRIE法によるエッチング量で制御されるが、この実施の形態ではポリシリコン膜13の堆積膜厚で制御されるために、制御性が良いという利点がある。
【0045】
次に、上記段差18を完全に埋め込まない程度の厚みに、Tiをスパッタリング法を用いて堆積し、熱処理を施し、ポリシリコン膜13と反応させ、TiSi2 膜を形成し、未反応のTiを除去することによりポリシリコンとタングステン膜の反応防止層(バリアメタル19)を、ポリシリコン膜13上に選択的に形成する。続いてタングステン膜20を全面に堆積して段差18を完全に充填した後、CMP法を用いて酸化シリコン膜17が露出するまでタングステン膜20及びバリアメタル19を削り、表面を平坦化する(図2(f))。もちろん、第1の実施の形態と同様に、バリアメタルとタングステンを連続して堆積する方法を用いても良い。
【0046】
その後の工程は第1の実施の形態の場合と同様なので説明は省略する。なお、図2(g)〜図2(j)は、図1(g)〜図1(j)に対応している。
【0047】
この実施の形態による方法でも、ゲート電極に対して自己整合的に隣接するコンタクトを形成することができる。また、ゲート電極にメタル材料を用いているので、ポリシリコン電極等と比べてシート抵抗が小さくなり、ゲート遅延の小さな高性能なトランジスタを製造することができる。さらに、ゲート電極の側壁を酸化することができるので、RIEダメージあるいはイオン注入ダメージを回復させることができるという効果も同様に得られる。
【0048】
またさらに、サイドウォールスペーサである窒化シリコン膜16をポリシリコン膜13上の酸化シリコン膜15上に堆積するので、窒化シリコン膜16の劣化を引き起こすことなく、良質なサイドウォールスペーサが形成できるという効果も同様に得られる。
【0049】
図3(a)、(b)はこの発明の第3の実施の形態による一部の工程を示している。
【0050】
この第3の実施の形態に係る方法もこの発明をMOSFETの製造に実施したものであり、図2(a)〜(e)までの工程は第2の実施の形態と同様なのでその説明は省略する。そして、前記図2(e)の工程において段差18を形成した後は、窒化シリコン膜33を全面に堆積し、次にRIE法によるエッチバックで段差18の内壁に窒化シリコン膜33からなるサイドウォールスペーサを形成する(図3(a))。
【0051】
その後は、第2の実施の形態の場合と同様の方法により、自己整合コンタクト(ポリシリコン膜24)を有するメタルゲート電極のトランジスタが完成する (図3(b))。
【0052】
この第3の実施の形態に係る方法では、第2の実施の形態と同様の効果が得られる他に、ゲート電極の上部電極であるタングステン膜20と自己整合コンタクト(ポリシリコン膜24)との間には窒化シリコン膜16、33が存在しているので、ゲート電極とポリシリコン膜24の短絡確率を著しく減少させることができるという効果が得られる。
【0053】
図4(a)〜(g)は、この発明に係る半導体装置の製造方法をMOSFETの製造に実施した、この発明の第4の実施の形態による工程を示している。
【0054】
この実施の形態において、前記図2(a)〜(e)までの工程は第2の実施の形態と同様なのでその説明は省略する。そして、前記図2(e)の工程において段差18を形成した後は、窒化シリコン膜16を熱リン酸溶液等を用いてエッチングし、ポリシリコン膜13と同程度の深さとする(図4(a))。
【0055】
次に、上記段差18を完全に埋め込まない程度の厚みに、バリアメタル19をスパッタリング法を堆積し、続いてタングステン膜20を全面に堆積して段差18を完全に充填した後、CMP法を用いて酸化シリコン膜17が露出するまでタングステン膜20及びバリアメタル19を削り、表面を平坦化する(図4(b))。
【0056】
その後、RIE法を用いてタングステン膜20を深さ方向に途中までエッチングし、段差21を形成する(図4(c))。
【0057】
次に、全面に窒化シリコン膜22を堆積して段差21を充填し、さらにCMP法を用いて酸化シリコン膜17が露出するまで窒化シリコン膜22を削り、表面を平坦化する(図4(d))。
【0058】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜22に対して選択比の高い条件を用いて酸化シリコン膜17をRIE法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール23を形成する(図4(e))。
【0059】
次に、窒化シリコン膜34を全面に堆積し、RIE法によりエッチバックして、コンタクトホール23の内壁に窒化シリコン膜34からなるサイドウォールスペーサを形成する(図4(f))。
【0060】
次に、N型不純物がドープされたポリシリコン膜24を堆積してコンタクトホール23を充填し、この後にCMP法を用いて酸化シリコン膜17及び窒化シリコン膜22が露出するまでポリシリコン膜24を削り、表面を平坦化する(図4(g))。
【0061】
この実施の形態による方法でも、先の第2の実施の形態の方法と同様の効果を得ることができる。さらに、ゲート電極の一部となるタングステン膜20は窒化シリコン膜16の真上にも形成されるため、チャネル長を維持したままでゲート幅を広く形成することができる。従って、ゲート電極のシート抵抗がさらに小さくなり、ゲート遅延の小さいより高性能なトランジスタを製造することができる。
【0062】
図5(a)、(b)は、この発明に係る半導体装置の製造方法をMOSFETの製造に実施した、この発明の第5の実施の形態による工程を示している。
【0063】
この実施の形態において、前記図2(a)〜(f)までの工程は第2の実施の形態と同様なのでその説明は省略する。そして、前記図2(f)の工程の後に、周知のリソグラフィ法を用いて、自己整合コンタクトの無い領域を覆うようなパターンを有するレジスト41を形成する。DRAMの場合、自己整合コンタクトのある領域はメモリセル部に該当し、自己整合コンタクトの無い領域は周辺回路部に該当する。次に、レジスト41をマスクにRIE法を用いてタングステン膜20を深さ方向に途中までエッチングし、上記メモリセル部のみに前記段差21を形成する(図5(a))。
【0064】
その後は、第2の実施の形態と同様の方法でメモリセル部に自己整合コンクトを有するメタルゲート電極のトランジスタが完成する(図5(b))。
【0065】
この実施の形態による方法でも、先の第2の実施の形態の方法と同様の効果を得ることができる。さらに、周辺回路部においては、ゲート電極の一部となるタングステン膜20の膜厚が厚く形成されるため、周辺回路部におけるトランジスタのゲート電極のシート抵抗がさらに小さくなり、ゲート遅延の小さいより高性能なトランジスタを製造することができる。
【0066】
次にこの発明の第6の実施の形態について説明する。この第6の実施の形態は、この発明を高集積DRAMに実施したものである。高集積DRAMの一例として、「L. Nesbit et al., ”A 0.6 μm 256Mb Trench DRAM Cell With Self-Aligned Buried Strap “ , 1993 IEDM Technical Digest, pp.627-630 」及び「G. Bronner et al.,”A Fully Planarized 0.25 μm CMOS Technology Digest of Technical Papers, pp.15-16, 1995」に記載されているBEST(BuriEd STrap)セルが挙げられる。
【0067】
図6、図7、図8及び図9は、このようなBESTセルの製造にこの発明を実施した第6の実施の形態に係るパターン平面図及び断面図であり、図7、図8及び図9はそれぞれ図6中のA−A′線に沿った断面を示している。なお、図6のパターン平面図中の符号と図7、図8及び図9の断面図中の符号とは対応している。
【0068】
まず、半導体基板に埋め込みN型ウエル(N−well)51を形成し、周知のリソグラフィ法及びRIE法を用いて半導体基板に達するようなトレンチ52を形成する。この後、トレンチ52から基板に対してN型の不純物、例えばAsを拡散させてN+拡散層(図示せず)を形成する。次に、トレンチ52の内壁にON膜53を形成し、ポリシリコン膜54で充填した後、ポリシリコン膜54をトレンチ中部までエッチバックする(図7(a))。
【0069】
次に、トレンチ52の内壁に沿って酸化膜カラー55を形成する(図7(b))。
【0070】
次に、トレンチ52をポリシリコン膜56で再度充填した後、ポリシリコン膜56をエッチバックして、酸化膜カラー55上部の一部を露出させる。そして、次に、露出した酸化膜カラー55をエッチングして、側壁コンタクトホール57を形成する(図8(a))。
【0071】
次に、ポリシリコン膜58を埋め込み、表面までエッチバックし、熱処理を施して埋め込みストラップ59を形成する(図8(b))。
【0072】
続いて、所定の位置にSTI(Shallow Trench Isolation)60を形成し、イオン注入法によりP型ウエル(P−well)61を形成する(図8(c))。
【0073】
この後は、先の第2の実施の形態と同様に方法でゲート酸化膜12、ゲート電極、ソース/ドレイン拡散層14、サイドウォールスペーサからなるMOSFET62を形成する(図8(d))。
【0074】
さらに、ゲート電極上に自己整合的に形成されたビット線コンタクト及びビット線63を形成する(図9)。以下、周知の方法で配線層を形成してDRAMが完成する。
【0075】
このような方法によれば、半導体基板に形成されたP型ウエル61上に、ゲート酸化膜、ポリシリコン膜、バリアメタル、タングステン膜、窒化シリコン膜が積層されたゲート電極、ソース/ドレイン拡散層、サイドウォールスペーサより構成されるMOSFET62が形成されている。このMOSFET近傍にはトレンチ52が形成され、トレンチ下部において、埋め込みN型ウエル51、ON膜53、ポリシリコン膜54より構成されるキャパシタが形成されている。また、トレンチ中部には、内壁に沿って酸化膜カラー55が形成され、内部にはポリシリコン膜56が形成されている。MOSFETの一方のソース/ドレイン拡散層は埋め込みストラップ59と接続し、トレンチ上部に形成された側壁コンタクトホール57を介してポリシリコン膜58と接続している。ポリシリコン膜54、56及び58は互いに接続され、トレンチを充填している。トレンチ上部において、埋め込みストラップ59と対向するように素子分離領域であるSTI60が形成されている。基板上には、ソース/ドレイン拡散層と電気的に接続されたビット線63が形成されている。
【0076】
ところで、DRAMの集積化は3年で4倍のスピードで進んでおり、最近ではメモリセルの微細化がリソグラフィの進歩を追い越しているのが実情である。その結果、リソグラフィ限界を打破する種々の自己整合技術が開発されている。特に、ビット線コンタクトをゲート電極に対して自己整合的に形成する技術は64M−DRAM以降は必須であると言われている。
【0077】
一方、微細化が進むにつれ、メタル配線の加工技術が著しく難しくなってきており、また微細配線の信頼性を確保することも困難な状況になりつつある。そこで、例えば、「K. Noda et al., ”A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs“ 1992 Syposium on VLSI Circuits Digest of Technical Papers, pp.112-113, 1992」に記載されているように、デコーダ構成を工夫することでメタル配線のピッチを緩和する試みが注目されている。
【0078】
図10は、上記文献に記載されているDRAMのデコーダ部分の構成を示している。ロウデコーダ71は相補なメインワード線MWL0、/MWL0をドライブするための信号を出力する。一方、ワードドライブデコーダ72からの昇圧出力が与えられるノードと接地との間には2個のNチャネルMOSFET73、74が直列に接続されている。そして、上記メインワード線MWL0、/MWL0の一方の信号は、ゲートが昇圧電圧のノードに接続されたNチャネルMOSFET75を介して上記一方のNチャネルMOSFET73のゲートに供給され、メインワード線MWL0、/MWL0の他方の信号は上記他方のNチャネルMOSFET74のゲートに供給される。そして、上記2個のNチャネルMOSFET73、74の直列接続の信号がサブワード線SWLに供給される。
【0079】
ここで、上記サブワード線SWLであるメモリセルのゲート電極のシート抵抗が問題となり、よりシート抵抗の小さな電極材料が望まれる。そこで、前記のようにメタルをゲート電極材料として用いたトランジスタを図10のDRAMのメモリセルとして使用することにより、ゲート電極のシート抵抗を十分に低減することができる。
【0080】
さらに、例えば「S. Miyano et al. ,”A 1.6Gbyte/s Data Transfer Rate 8Mb Embedded DRAM “ IEEE Journal of Solid-state Circuit, Vol.30, No.11, pp.1281-1285, 1995」に記載されているように、DRAMとロジックとを一つのチップに混載する技術がある。図11はこの文献に記載されたDRAMのチップ構成を示しており、チップ81内にはDRAM部82とロジック部83とが形成されている。
【0081】
この場合、ロジック部83のトランジスタパフォーマンスを確保するためにトランジスタのゲート電極は低抵抗が望まれる。このような背景を考慮すると、前記のようなメタルをゲート電極材料として用いたトランジスタで図11中のロジック部83を構成することにより、ロジック部83のトランジスタパフォーマンスを十分に確保することができる。
【0082】
次に、この発明の第7の実施の形態を図12(a)〜(d)、図13(a)〜(c)、図14(a)〜(d)、図15(a)〜(f)及び図16を用いて説明する。
【0083】
この第7の実施の形態は、この発明をSTC型DRAMセルの製造に適用したものであり、図12(a)〜(d)及び図13(a)〜(c)は使用されるマスクパターンを、図14(a)〜(d)、図15(a)〜(f)及び図16は工程途中の図12(a)〜(d)及び図13(a)〜(c)中の各断面をそれぞれ示している。
【0084】
まず、図12(a)に示すアクティブ領域パターン91を用いて、周知のSTI(Shallow Trench Isolation)法で、P型シリコン半導体基板101の表面に素子分離酸化膜102を形成する(図14(a))。
【0085】
次に、半導体基板101の表面にゲート酸化膜103を形成した後、先の第2の実施の形態の場合と同様の方法及び図12(b)に示すゲート電極パターン92を用いて、ポリシリコン膜104、バリアメタル105、タングステン膜106及び窒化シリコン膜107の積層膜からなるゲート電極をパターニングする。続いて、ゲート電極をマスクにN型不純物をイオン注入し、ソース/ドレイン拡散層108を形成する。続いて、ゲート電極の側壁に窒化シリコン膜109を形成(図14(b))。
【0086】
次に、全面に酸化シリコン膜110を堆積し、CMP法を用いて窒化シリコン膜36が露出するまで酸化シリコン膜110を削り、表面を平坦化する(図14(c))。
【0087】
次に、図12(c)に示すポリプラグパターン93を用いて、窒化シリコン膜107、109に対して高選択な条件で酸化シリコン膜110をエッチングし、ゲート電極に自己整合的にコンタクトホールを形成した後、全面にポリシリコン膜111を堆積し、コンタクトホールを完全に埋め込み、その後、CMP法で窒化シリコン膜107が露出するまでポリシリコン膜111を削り、表面を平坦化する(図14(d))。
【0088】
次に、全面に酸化シリコン膜112を形成し、図12(d)に示すビット線コンタクトパターン94を用いて、コンタクトホール113を形成する(図15 (a)、(b))。
【0089】
次に、図13(a)に示すビット線パターン95を用いて、周知の Damascene法で上記酸化シリコン膜112に溝を形成し、その後、窒化シリコン膜114をその溝が埋まらない程度の膜厚で堆積し、続いて全面をRIE法を用いてエッチバックし、溝の側壁に窒化シリコン膜114からなるサイドウォールを形成する。次に、バリアメタル115及びタングステン膜116を堆積して溝を充填する。次に、CMP法を用いて酸化シリコン膜112が露出するまでタングステン膜116及びバリアメタル115を削り、表面を平坦化すると同時にタングステン膜116からなるビット線を形成する。その後、RIE法を用いてタングステン膜116及びバリアメタル115を選択的にエッチングして前記第2の実施の形態と同様の段差を形成する。次に、窒化シリコン膜117を堆積してこの段差を充填し、その後、CMP法を用いて、酸化シリコン膜112が露出するまで窒化シリコン膜117を削り、表面を平坦化する(図15(c)、(d))。
【0090】
次に、図13(b)に示すストレージノードコンタクトパターン96を用いて、窒化シリコン膜117に対して選択比の高い条件を用いて酸化シリコン膜112をRIE法によりエッチングし、コンタクトホール118を形成する。次に、窒化シリコン膜119を堆積し、全面を同様のRIE法を用いてエッチバックし、コンタクトホール118の側壁に窒化シリコン膜119からなるサイドウォールを形成する。次に、バリアメタル120及びタングステン膜121を順次堆積し、コンタクトホール118を充填する。次に、CMP法を用いて酸化シリコン膜1112及び窒化シリコン膜117が露出するまでタングステン膜121及びバリアメタル120を削り、表面を平坦化する(図15(e)、(f))。
【0091】
次に、キャパシタの下部電極となるルテニウム膜122をスパッタリング法で堆積し、図13(c)に示すストレージノードパターン97を用いて、ルテニウム膜122からなるストレージノード電極を形成する。続いて、キャパシタ絶縁膜であるBSTO(バリウム・ストロンチウム・チタンオキサイド)膜123及び上部電極となるルテニウム膜124を堆積し、メモリキャパシタが形成される(図16)。これ以降は、周知の方法で配線層を形成し、DRAMが完成する。
【0092】
この第7の実施の形態でも、第6の実施の形態の場合と同様の効果が得られ、さらにSTCキャパシタ型のDRAMと組み合わせれば、メモリセル部と周辺回路部の段差があるために、格別の効果がある旨が、先の文献「K. Noda et al., ”A Boosted Dual Word-line Decoding Scheme for 256Mb DRAMs“ 1992 Syposium on VLSI Circuits Digest of Technical Papers, pp.112-113, 1992」に記載されている。
【0093】
次に、この発明の第8の実施の形態を図17を用いて説明する。
【0094】
この実施の形態に係る方法では、まず、P型のシリコン半導体基板11上にゲート絶縁膜12を形成し、続いてN型不純物がドープされたポリシリコン膜13を全面に堆積した後、周知のリソグラフィ法及びRIE法を用いてゲート電極をパターニングする(図17(a))。
【0095】
次に、ゲート電極をマスクにイオン注入法を用いてP、As等のN型不純物を打ち込み、半導体基板11にソース/ドレイン拡散層14を形成する。続いて、RIEダメージあるいはイオン注入ダメージの回復のために酸化を行い、ゲート電極の露出面に酸化膜15を形成する(図17(b))。
【0096】
次に、酸化シリコン膜17を全面に堆積した後、CMP法を用いてゲート電極が露出するまで酸化シリコン膜17を研磨し、表面を平坦化する(図17(c))。
【0097】
次に、RIE法を用いてポリシリコン膜13を選択的にエッチングし、酸化シリコン膜17との段差18を形成する。(図17(d))。
【0098】
次に、上記段差18を完全に埋め込まない程度の厚みに、TiNまたはWN等からなるバリアメタル19をスパッタリング法を用いて全面に堆積し、続いて高融点金属膜、例えばタングステン膜20をCVD法を用いて全面に堆積し、段差18を完全に充填する。そして、次にCMP法を用いて酸化シリコン膜17が露出するまでタングステン膜20及びバリアメタル19を削り、表面を平坦化する(図17(e))。
【0099】
このようにして、ゲート電極にメタルを用いることによってシート抵抗の低減が図られたメタルゲートトランジスタが形成される。
【0100】
次に、この発明の第9の実施の形態を図18を用いて説明する。
【0101】
この実施の形態に係る方法では、まず、P型のシリコン半導体基板150上に、N型不純物がドープされたシリコン酸化膜(例えばAsSG、PSG)151を所定の厚みに堆積し、このシリコン酸化膜151を所定のマスクパターンを用いてパターニングし、所定の間隔を隔てた複数のシリコン酸化膜151を形成する。続いて、これら各シリコン酸化膜151に含まれるN型不純物を半導体基板150内に拡散させてソース/ドレイン拡散層152を形成する(図18(a))。
【0102】
次に、全面に、SiN、Ta2 O5 、STO(SrTiO3 )、BSTO(Bax Sr 1-x TiO3 )のいずれかからなるゲート絶縁膜153を所定の膜厚に堆積する(図18(b))。
【0103】
次に全面にタングステン膜154を堆積し、CMP法を用いて平坦化する(図18(c))。これにより、シリコン酸化膜151相互間がタングステン膜154によって埋め込まれる。
【0104】
次にタングステン膜154を深さ方向に所定の厚みだけエッチングしてシリコン酸化膜151との段差を形成した後、全面に窒化シリコン膜155を堆積して上記段差を充填し、さらにCMP法を用いて窒化シリコン膜155を削り、表面を平坦化することによりゲート電極を形成する(図18(d))。
【0105】
次に、所定のコンタクトホールパターンを用い、窒化シリコン膜155に対して選択比の高い条件を用いてゲート絶縁膜153及びその下部のシリコン酸化膜151をRIE法によりエッチングすることにより、ゲート電極に隣接したコンタクトホール156を形成する(図18(e))。
【0106】
この後は、例えば前記図1(j)の工程と同様に、上記コンタクトホール156内を例えば不純物がドープされたポリシリコン膜で充填し、CMP法で平坦化する。
【0107】
この方法により形成される半導体装置では、ゲート電極にメタル(タングステン膜154)を用いることでシート抵抗の低減が図られる。
【0108】
しかも、この実施の形態による方法では、ゲート絶縁膜153の端部、すなわちソース/ドレイン拡散層152と接する符号157の部分における膜厚が他の部分よりも厚くなるので、端部における絶縁破壊耐圧を向上させることができる。さらに、上記コンタクトホール156を形成する際に、窒化シリコン膜155と接するゲート絶縁膜153上部も一部エッチングされ、丸くなる。このため、次の工程でコンタクトホール156内をポリシリコン膜で充填する際に、ポリシリコン膜を十分に充填させることができるという効果も得られる。
【0109】
【発明の効果】
以上説明したようにこの発明によれば、ゲート電極に対して自己整合的に隣接するコンタクトホールを形成することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態によるMOSFETの製造工程を示す断面図。
【図2】この発明の第2の実施の形態によるMOSFETの製造工程を示す断面図。
【図3】この発明の第3の実施の形態によるMOSFETの製造工程の一部を示す断面図。
【図4】この発明の第4の実施の形態によるMOSFETの製造工程を示す断面図。
【図5】この発明の第5の実施の形態によるMOSFETの製造工程の一部を示す断面図。
【図6】この発明の第6の実施の形態によるMOSFETの製造工程で使用されるマスクのパターン平面図。
【図7】この発明の第6の実施の形態によるMOSFETの製造工程を示す断面図。
【図8】図7に続く製造工程を示す断面図。
【図9】図8に続く製造工程を示す断面図。
【図10】DRAMのデコーダ部分の構成を示す回路図。
【図11】DRAMとロジックとを混載したチップを示すブロック図。
【図12】この発明の第7の実施の形態によるMOSFETの製造工程で使用されるマスクのパターン平面図。
【図13】この発明の第7の実施の形態によるMOSFETの製造工程で使用されるマスクのパターン平面図。
【図14】この発明の第7の実施の形態によるMOSFETの製造工程を示す断面図。
【図15】図14に続く製造工程を示す断面図。
【図16】図15に続く製造工程を示す断面図。
【図17】この発明の第8の実施の形態によるMOSFETの製造工程を示す断面図。
【図18】この発明の第9の実施の形態によるMOSFETの製造工程を示す断面図。
【図19】従来のメタルゲート電極のMOSトランジスタの製造工程を示す断面図。
【符号の説明】
11…P型のシリコン半導体基板、
12…ゲート絶縁膜、
13…ポリシリコン膜、
14…ソース/ドレイン拡散層、
15…酸化膜、
16…窒化シリコン膜、
17…酸化シリコン膜、
18…段差、
19…バリアメタル、
20…タングステン膜、
21…段差、
22…窒化シリコン膜、
23…コンタクトホール、
24…ポリシリコン膜、
31…酸化シリコン膜、
32…ポリシリコン膜、
33…窒化シリコン膜、
34…窒化シリコン膜、
41…レジスト、
51…N型ウエル(N−well)、
52…トレンチ、
53…ON膜、
54…ポリシリコン膜、
55…酸化膜カラー、
56…ポリシリコン膜、
57…側壁コンタクトホール、
58…ポリシリコン膜、
59…埋め込みストラップ、
60…STI(Shallow Trench Isolation)、
61…P型ウエル(P−well)、
62…MOSFET、
63…ビット線、
71…ロウデコーダ、
72…ワードドライブデコーダ、
73,74,75…NチャネルMOSFET、
81…チップ、
82…DRAM部、
83…ロジック部、
91…アクティブ領域パターン、
92…ゲート電極パターン、
93…ポリプラグパターン、
94…ビット線コンタクトパターン、
95…ビット線パターン、
96…ストレージノードコンタクトパターン、
101…半導体基板、
102…素子分離酸化膜、
103…ゲート酸化膜、
104…ポリシリコン膜、
105…バリアメタル、
106…タングステン膜、
107…窒化シリコン膜、
108…ソース/ドレイン拡散層、
109…窒化シリコン膜、
110…酸化シリコン膜、
111…ポリシリコン膜、
112…酸化シリコン膜、
113…コンタクトホール、
114…窒化シリコン膜、
115…バリアメタル、
116…タングステン膜、
117…窒化シリコン膜、
118…コンタクトホール、
119…窒化シリコン膜、
120…バリアメタル、
121…タングステン膜、
122…ルテニウム膜、
123…BSTO(バリウム・ストロンチウム・チタンオキサイド)膜、
124…ルテニウム膜、
MWL0,/MWL0…メインワード線、
SWL…サブワード線。
Claims (22)
- 半導体基板上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に第1導電膜からなるゲート電極を形成する工程と、
上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、
上記ゲート電極の側壁に第1絶縁膜からなるスペーサを形成する工程と、
全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第1段差を形成する工程と、
上記第1段差を第2導電膜で充填する工程と、
上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、
上記第2段差を第3絶縁膜で充填する工程と、
上記第3絶縁膜をマスクとして用いた選択エッチング法によって上記第2絶縁膜をエッチングし、上記ゲート電極に隣接するコンタクトホールを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜が酸化シリコン系の膜であり、前記第1、第3絶縁膜が窒化シリコン系の膜であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1導電膜がシリコン系の膜であり、前記第2導電膜が金属系の膜であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1導電膜からなる前記ゲート電極の側壁を酸化する工程をさらに具備したことを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置の製造方法。
- 半導体基板上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に第1導電膜を形成する工程と、
上記第1導電膜上にダミー膜を形成する工程と、
上記ダミー膜及び上記第1導電膜をパターニングしてゲート電極を形成する工程と、
上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、
上記ダミー膜及び上記第1導電膜の側壁に第1絶縁膜からなるスペーサを形成する工程と、
全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記ダミー膜をエッチングして第1絶縁膜との第1段差を形成する工程と、
上記第1段差を第2導電膜で充填する工程と、
上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、
上記第2段差を第3絶縁膜で充填する工程と、
上記第3絶縁膜をマスクとして用いた選択エッチング法によって上記第2絶縁膜をエッチングして上記ゲート電極に隣接するコンタクトホールを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜が酸化シリコン系の膜であり、前記第1、第3絶縁膜が窒化シリコン系の膜であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第1導電膜がシリコン系の膜であり、前記第2導電膜が金属系の膜であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記ゲート電極の側壁を酸化する工程をさらに具備したことを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置の製造方法。
- 前記第1段差の内側に第4絶縁膜からなるスペーサを形成する工程をさらに具備したことを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置の製造方法。
- 前記第4絶縁膜が窒化シリコン系の膜であることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第1段差の形成後に、第1絶縁膜からなるスペーサの一部をエッチング除去する工程をさらに具備したことを特徴とする請求項2ないし4,6ないし8のいずれか1つに記載の半導体装置の製造方法。
- 前記第3絶縁膜をマスクとして用いた選択エッチング法によって前記第2絶縁膜をエッチングして前記ゲート電極に隣接するコンタクトホールを形成する工程と、
上記コンタクトホール内に第5絶縁膜からなるスペーサを形成する工程とをさらに具備したことを特徴とする請求項11に記載の半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に第1導電膜からなるゲート電極を形成する工程と、
上記半導体基板に所定の間隔でソース/ドレイン拡散層を形成する工程と、
上記ゲート電極の側壁に第1絶縁膜からなるスペーサを形成する工程と、
全面に第2絶縁膜を形成し、この第2絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、
上記ゲート電極を深さ方向に所定の厚みだけエッチングして第1絶縁膜との第1段差を形成する工程と、
上記第1段差を第2導電膜で充填する工程と、
上記第2導電膜を深さ方向に所定の厚みだけエッチングして上記第1絶縁膜との第2段差を形成する工程と、
上記第2段差を第3絶縁膜で充填する工程と、
上記第3絶縁膜をマスクにした選択エッチング法により上記第2絶縁膜をエッチングして、上記ゲート電極に隣接するコンタクトホールを形成する工程と、
上記コンタクトホール内を第3導電膜で充填してビット線もしくはストレージノードコンタクトを形成する工程
を具備したことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜が酸化シリコン系の膜であり、前記第1、第3絶縁膜が窒化シリコン系の膜であることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第1、第3導電膜がシリコン系の膜であり、前記第2導電膜が金属系の膜であることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第1導電膜からなるゲート電極の側壁を酸化する工程をさらに具備したことを特徴とする請求項13ないし15のいずれか1つに記載の半導体装置の製造方法。
- 半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、
上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、
上記ゲート電極に隣接するように形成された自己整合コンタクトと、
上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜及び窒化シリコン系の第3絶縁膜と、
上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第4絶縁膜と
を具備したことを特徴とする半導体装置。 - 半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、
上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、
上記ゲート電極に隣接するように形成された自己整合コンタクトと、
上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜及び窒化シリコン系の第3絶縁膜と、
上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第4絶縁膜及び窒化シリコン系の第5絶縁膜と
を具備したことを特徴とする半導体装置。 - 半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたシリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、
上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、
上記ゲート電極に隣接するように形成された自己整合コンタクトと、
上記ゲート電極の上記下部電極と上記自己整合コンタクトとの間に形成された酸化シリコン系の第2絶縁膜、窒化シリコン系の第3絶縁膜及び窒化シリコン系の第4絶縁膜と、
上記上部電極と上記自己整合コンタクトとの間に形成された窒化シリコン系の第5絶縁膜と
を具備したことを特徴とする半導体装置。 - 請求項17ないし19のいずれか1つに記載の半導体装置をメモリセル部に含むことを特徴とするダイナミック型半導体記憶装置。
- 前記メモリセル部に含まれる前記半導体装置の前記ゲート電極が、メインワード線とサブワード線とを有する2重ワード線構造のダイナミック型半導体記憶装置のサブワード線を構成することを特徴とする請求項20に記載のダイナミック型半導体記憶装置。
- 半導体基板に形成された素子分離絶縁膜と、
上記半導体基板上にゲート絶縁膜を介して設けられ、シリコン系の第1導電膜からなる下部電極及び金属系の第2導電膜からなる上部電極とで構成されたゲート電極と、上記半導体基板に設けられたソース、ドレイン拡散層とからなるMOSFETと、
上記ゲート電極に形成された窒化シリコン系の第1絶縁膜と、
上記MOSFETを被覆するように形成された酸化シリコン系の第2絶縁膜と、
それぞれ上記ゲート電極に隣接するように上記第2絶縁膜に形成された第1、第2自己整合コンタクトと、
上記ゲート電極の上記下部電極と上記第1、第2自己整合コンタクトそれぞれとの間に形成された酸化シリコン系の第3絶縁膜及び窒化シリコン系の第4絶縁膜と、
上記上部電極と上記第1、第2自己整合コンタクトそれぞれとの間に形成された窒化シリコン系の第5絶縁膜と、
上記第1、第2自己整合コンタクトのいずれか一方と電気的に接続されたビット線と、
ストレージ電極、キャパシタ絶縁膜及びプレート電極からなり、上記第1、第2自己整合コンタクトの他方と電気的に接続されたキャパシタと
を具備したことを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18619297A JP4064496B2 (ja) | 1996-07-12 | 1997-07-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-183337 | 1996-07-12 | ||
JP18333796 | 1996-07-12 | ||
JP18619297A JP4064496B2 (ja) | 1996-07-12 | 1997-07-11 | 半導体装置及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006224176A Division JP4580914B2 (ja) | 1996-07-12 | 2006-08-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1079492A JPH1079492A (ja) | 1998-03-24 |
JP4064496B2 true JP4064496B2 (ja) | 2008-03-19 |
Family
ID=26501826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18619297A Expired - Fee Related JP4064496B2 (ja) | 1996-07-12 | 1997-07-11 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4064496B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6458649B1 (en) * | 1999-07-22 | 2002-10-01 | Micron Technology, Inc. | Methods of forming capacitor-over-bit line memory cells |
KR20020029531A (ko) * | 2000-10-13 | 2002-04-19 | 박종섭 | 다마신 금속게이트를 이용한 반도체소자의 제조방법 |
KR100745951B1 (ko) * | 2001-06-29 | 2007-08-02 | 주식회사 하이닉스반도체 | 금속 게이트 제조 방법 |
JP5023415B2 (ja) * | 2001-06-29 | 2012-09-12 | ソニー株式会社 | 半導体装置の製造方法 |
KR100467020B1 (ko) * | 2002-07-26 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 |
US6583003B1 (en) * | 2002-09-26 | 2003-06-24 | Sharp Laboratories Of America, Inc. | Method of fabricating 1T1R resistive memory array |
US8436404B2 (en) | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
JP2014011384A (ja) * | 2012-07-02 | 2014-01-20 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
US10319629B1 (en) * | 2018-05-08 | 2019-06-11 | International Business Machines Corporation | Skip via for metal interconnects |
-
1997
- 1997-07-11 JP JP18619297A patent/JP4064496B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1079492A (ja) | 1998-03-24 |
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Legal Events
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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