KR100282238B1 - 다이나믹형 반도체 기억 장치 및 그 제조 방법 - Google Patents

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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 게이트 전극을 소자 영역에만 국소적으로 배치시키고 캐패시터 절연막으로서 강유전체막을 사용하여 고속 성능 및 고 집적화를 실현한 트렌치 캐패시터 구조의 DRAM을 제공한다. 실리콘 기판(11)의 섬 형상으로 구획된 소자 영역(13)에 소자 영역(13)의 폭과 동일한 폭을 갖고 국소적으로 배치된 게이트 전극(22)을 갖는 MOS 트랜지스터(2)를 형성한다. 그 후, 소자 영역(13)의 단부에 캐패시터용 홈(31)을 형성하고, 그 내벽에 BSTO로 이루어진 캐패시터 절연막(33)을 형성한 후 축적 전극(34)을 매립하여 캐패시터(3)를 형성한다. 축적 전극(34)을 대응하는 소스 확산층(24)에 접속시키는 접속 도체(4)를 형성한 후, MOS 트랜지스터(2)의 게이트 전극(22)을 접속하는 워드선(5)을 형성하고 또한, MOS 트랜지스터(2)의 드레인 확산층(23)을 접속하는 비트선(6)을 형성한다.

Description

다이나믹형 반도체 기억 장치 및 그 제조 방법
본 발명은 트렌치 캐패시터 구조의 메모리 셀을 갖는 다이나믹형 반도체 기억 장치(DRAM)와 그 제조 방법에 관한 것이다.
DRAM의 메모리 셀은 1개의 MOS 트랜지스터와 1개의 캐패시터로 구성된다. 이러한 형의 DRAM과 같이 알려진 메모리 셀 구조로서 트렌치 캐패시터 구조가 있다.
도 32는 종래의 기판 플레이트형 트렌치 캐패시터 구조의 메모리 셀을 비트선 방향으로 절단한 단면도이다. 도 33은 종래의 기판 플레이트형 트렌치 캐패시터 구조의 메모리 셀을 워드선 방향으로 절단한 단면도이다. 이 메모리 셀은 1개의 MOS 트랜지시터(200)와 1개의 캐패시터(300)로 구성된다. 반도체 기판(100)의 n형 웰(101) 상에 형성된 p형 웰(102)은 소자 분리 절연막(103)에 의해 분리된 복수의 섬 형상의 소자 영역으로 구획되어 있다. MOS 트랜지스터(200)는 소자 영역의 p형 웰(102)에 게이트 절연막(201)을 사이에 두고 형성된 게이트 전극(202)과, 게이트 전극(202)에 자기 정합되어 형성된 n+형 소스·드레인 확산층(203·204)로 구성된다. 게이트 전극(202)은 예를 들어, 폴리실리콘막(202a)과 WSi2막(202b)의 적층막으로 구성되고, 이것이 일방향으로 연속적으로 배열되어 워드선이 된다.
캐패시터(300)는 기판(100)에 형성되는 홈(301)을 이용하여 홈(301)의 내벽에 캐패시터 절연막(302)을 형성하고, 내부에 축적 전극(303)을 매립하여 형성되어 있다. n형 웰(101)이 캐패시터의 플레이트 전극으로서 사용되고 있다. 홈(301)의 상부 내벽면에는 소자 분리용의 절연막(304)이 형성되어 있다.
홈(301)의 내부에 매립된 축적 전극(303)은 그 축적 전극(303)에 중첩되도록 확산 형성되는 MOS 트랜지스터(200)의 소스 확산층(203)과 접속된다. 비트선(400)은 드레인 확산층(204)과 접속되어 워드선과 직교하는 방향으로 배열된다.
이 메모리 셀 구조에 있어서, 어느 메모리 셀의 게이트 전극으로서 기능하는 워드선은 워드선 방향으로 인접하는 메모리 셀의 캐패시터 영역 위를 게이트 전극으로서는 기능하지 않는 통과 워드선으로서 통과한다.
이와 같이, 종래의 기판 플레이트형 트렌치 캐패시터 구조의 메모리 셀에 있어서는, 캐패시터용 홈(301)의 내부에 축적 전극(303)을 매립하기 때문에 축적 전극(303)과 n형 웰(101) 사이에 구성되는 캐패시터(300)의 면적을 크게 할 수 있어 메모리 셀의 미세화 및 고 집적화가 가능하다.
그러나, 종래의 트렌치 캐패시터 구조의 메모리 셀에서는, 메모리 셀 면적의 축소에 따라 캐패시터용 홈의 개구부의 면적도 축소하기 때문에, 캐패시터 용량을 확보하기 위해서는 캐패시터용 홈의 깊이를 보다 깊게 할 필요가 있다. 그러나, 일반적으로, 어스펙트 비(aspect ratio)가 큰 홈을 형성하는 것은 곤한하다. 어스펙트 비의 증대를 억제시키고, 또한 캐패시터 용량을 확보하기 위해서는, 비유전율이 큰 절연막, 예를 들어, 강유전체막을 캐패시터 절연막으로서 사용하는 방법이 고려되고 있다. 그러나, 종래의 메모리 셀 구조에서는, 이하의 이유에 의해 강유전체막을 캐패시터 절연막으로서 사용하는 것이 곤란하였다.
종래의 트렌치 캐패시터 구조에서는, 캐패시터를 매립하여 형성한 후에, MOS 트랜지스터의 소스·드레인 확산층이 형성된다. 일반적으로, 강유전체는 800℃ 정도의 열 공정을 거치면 막의 조성 등이 변화하여, 유전율이 저하해 버려 누설 전류가 증대된다. 따라서, 강유전체막을 사용한 캐패시터를 형성한 후에 소스·드레인 확산층의 불순물 활성화 등의 열 공정이 행해지면, 캐패시터의 성능 열화가 크다. 또한, 열 공정에 의해 예를 들어, 강유전체막의 산소가 이탈하는 조성 변화나 강유전체막과 반도체 기판 또는 축적 전극과의 반응이 생길 가능성도 있다.
게다가, 종래의 트렌치 캐패시터 구조에서는, MOS 트랜지스터의 게이트 전극(202)이 그 대로 워드선으로서 연속적으로 배열된다. 따라서, 도 33의 단면도에서 도시된 바와 같이, 게이트 전극(202)이 소자 영역 위부터 그 대로 소자 영역 외부 까지 연장하기 때문에, MOS 트랜지스터의 벌크 영역과의 사이에 큰 부유 캐패시턴스가 생긴다. 이것은 메모리 셀의 고속 성능을 손상시키는 원인이 된다.
본 발명은 게이트 전극을 소자 영역에만 국소적으로 배치시킴으로써 부유 캐패시턴스를 저감시켜 고속 성능을 실현한 트렌치 캐패시터 구조를 갖는 DRAM과 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 캐패시터 절연막으로서 강유전체막을 사용하여 고 집적화가 가능한 트렌치 캐패시터 구조를 갖는 DRAM과 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 DRAM은 반도체 기판과, 이 기판에 교대로 섬 형상으로 분리되어 배열 형성된 복수의 소자 영역과, 각 소자 영역에 소자 영역의 폭과 거의 같은 폭을 갖고 국소적으로 배치시킨 게이트 전극이 형성되고 이 게이트 전극과 정합되어 소스·드레인 확산층이 형성된 복수의 MOS 트랜지스터와, 상기 각 소자 영역의 단부에 위치하도록 상기 기판에 형성된 복수의 캐패시터용 홈과, 각 캐패시터용 홈의 내벽에 형성된 캐패시터 절연막 및 각 캐패시터용 홈 내부에 형성된 전극을 갖는 복수의 캐패시터와, 각 캐패시터의 전극과 각각 대응하는 상기 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽 사이를 접속하는 복수의 접속 도체와, 상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 연결하도록 배열된 워드선과, 상기 복수의 MOS 트랜지스터 중 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 연결하도록 배열된 비트선을 구비한 것을 특징으로 하고 있다.
본 발명에 관한 DRAM은 또한, 반도체 기판과, 이 기판에 교대로 섬 형상으로 분리되어 배열 형성된 복수의 소자 영역과, 각 소자 영역에 게이트 전극이 형성되고 이 게이트 전극과 정합되어 소스·드레인 확산층이 형성된 복수의 MOS 트랜지스터와, 상기 각 소자 영역의 단부에 위치하도록 상기 기판에 형성된 복수의 캐패시터용 홈과, 각 캐패시터용 홈의 내벽에 형성된 강유전체로 이루어진 캐패시터 절연막 및 각 캐패시터용 홈 내부에 형성된 전극을 갖는 복수의 캐패시터와, 각 캐패시터의 전극과 각각 대응하는 상기 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽 사이를 접속하는 복수의 접속 도체와, 상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 연결하도록 배열된 워드선과, 상기 복수의 MOS 트랜지스터 중 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 연결하도록 배열된 비트선을 구비한 것을 특징으로 하고 있다.
본 발명에서 바람직하게는, 캐패시터는 캐패시터용 홈의 내벽에 형성된 스트론튬·루테늄 산화물을 함유한 플레이트 전극과, 이 플레이트 전극면에 형성된 티탄산 바륨 스트론튬으로 이루어진 캐패시터 절연막과, 이 캐패시터 절연막이 형성된 상기 캐패시터용 홈에 매립된 스트론튬·루테늄 산화물로 이루어진 전극을 갖는 것으로 한다.
또한, 본 발명에서 바람직하게는, 각 비트선의 소스·드레인 확산층과의 쿤택트부는 인접하는 2개의 워드선 사이에 2층의 절연막에 의해 간격을 두고 자기 정합되어 형성되어 있는 것으로 한다.
또한, 본 발명에서 바람직하게는 각 워드선이 캐패시터의 영역 상방을 통과하도록 배열되고, 접속 도체는 워드선의 하부에서 캐패시터의 전극에 접속된다.
본 발명에 의한 DRAM의 제조 방법은, 반도체 기판에 게이트 절연막을 사이에 두고 게이트 전극 재료막을 형성하는 공정과, 상기 게이트 전극 재료막 및 게이트 절연막을 섬 형상으로 분리된 복수의 소자 영역에 잔존시키도록 에칭하고 연속한 소자 영역 주위의 반도체 기판을 소정 깊이로 에칭하여 소자 분리용 홈을 형성하는 공정과, 상기 소자 분리용 홈에 소자 분리용 절연막을 매립하여 형성하는 공정과, 상기 각 소자 분리 영역에 남아 있는 상기 게이트 전극 재료막을 패터닝하여 소자 영역의 폭과 동일한 폭을 갖는 게이트 전극을 형성하고 형성된 게이트 전극을 마스크로 하여 불순물을 도핑하여 소스·드레인 확산층을 형성함으로써 복수의 MOS 트랜지스터를 형성하는 공정과, 상기 각 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과, 상기 각 소자 영역의 단부에 위치하는 복수의 개구를 갖는 마스크용 절연막을 형성하는 공정과, 상기 마스크용 절연막의 개구를 통해 상기 반도체 기판을 소정 깊이로 에칭하여 복수의 캐패시터용 홈을 형성하는 공정과, 상기 각 캐패시터용 홈 내벽에 캐패시터 절연막을 형성한 후 각 캐패시터용 홈 내에 전극을 매립하여 복수의 캐패시터를 형성하는 공정과, 상기 복수의 캐패시터의 전극을 대응하는 상기 복수의 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽에 접속하는 접속 도체를 형성하는 공정과, 상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 접속하는 워드선을 형성하는 공정과, 상기 복수의 MOS 트랜지스터 중 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 접속하는 비트선을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 메모리 셀의 MOS 트랜지스터의 게이트 전극이 섬 형상으로 구획된 소자 영역에 소자 영역의 폭과 거의 동일한 폭을 갖고 국소적으로 배치된 형태로 형성된다. 구체적으로는, 반도체 기판 상에 게이트 절연막을 사이에 두고 게이트 전극 재료막을 형성한 형태에서 그 게이트 전극 재료막을 포함하여 기판의 소자 분리용 홈의 가공을 행함으로써 소자 영역에 정합된 게이트 전극폭이 얻어진다. 이와 같이 각 소자 영역에 국소적으로 배치된 게이트 전극은 워드선에 의해 일방향으로 공통 접속된다. 따라서, 게이트 전극을 그 대로 워드선으로서 연속시킨 종래의 DRAM 구조에 비해 워드선의 부유 캐패시턴스가 작게 되어, DRAM의 고속 성능을 실현할 수 있다.
또한, 본 발명에서는 캐패시터 절연막으로서 강유전체막을 사용하고 있다. 이것은 MOS 트랜지스터 형성 후에 트렌치 캐패시터를 형성하는 공정을 채용함으로써 초기에 실현할 수 있었던 것이다. 즉, 소스·드레인 확산층 형성에는 불순물 활성화를 위한 고온 열 공정이 필요하지만, 캐패시터 절연막으로서의 강유전체막을 그 고온 열 공정 후에 형성함으로써 열에 약한 강유전체막의 특성 열화가 방지된다. 그리고, 강유전체막을 캐패시터 절연막으로서 사용함으로써 작은 점유 면적으로 큰 축적 용량을 얻는 것이 가능하다.
특히 트렌치 캐패시터를 스트론튬·루테늄 산화물을 함유한 플레이트 전극과, 이 플레이트 전극 표면에 형성된 티탄산 바륨 스트론튬으로 이루어진 캐패시터 절연막과, 이 캐패시터 절연막이 형성된 캐패시터용 홈에 매립된 스트론튬·루테늄 산화물로 이루어진 전극으로 구성함으로써 큰 축적 용량을 갖고, 또한 전류 누설이 없는 신뢰성이 높은 캐패시터가 얻어진다.
또한, 본 발명에서, 비트선의 소스·드레인 확산층과의 콘택트부를 인접하는 2개의 워드선 사이에 2층의 절연막에 의해 간격을 두고 정합된 상태로 형성함으로써 비트선과 워드선의 단락을 확실하게 방지하면서 협소한 워드선 사이에서 비트선을 콘택트시킬 수 있어, 이로써 DRAM의 고 집적화를 도모할 수 있다.
또한, 본 발명에서, 워드선이 캐패시터의 영역 상방을 통과하도록 배치됨과 함께, 캐패시터와 MOS 트랜지스터를 접속하는 접속 도체를 워드선의 하부에서 캐패시터의 축적 전극에 접속되도록 함으로써 워드선 피치가 미세화된 경우에도 이 워드선 피치에 제한됨이 없이 접속 도체를 큰 면적에서 캐패시터의 축적 전극에 접속할 수 있다.
도 1은 본 발명의 일 실시예에 의한 DRAM 메모리 셀 어레이의 평면도.
도 2는 도 1의 A-A' 단면도.
도 3은 도 1의 B-B' 단면도.
도 4는 동 실시예의 소자 영역 형성 공정을 설명하기 위한 평면도.
도 5는 도 4의 A-A' 단면도.
도 6은 동 실시예의 소자 분리 절연막 매립 공정을 설명하기 위한 단면도.
도 7은 동 실시예의 게이트 전극 패터닝 공정을 설명하기 위한 평면도.
도 8은 도 7의 A-A' 단면도.
도 9는 동 실시예의 MOS 트랜지스터 제조 공정을 설명하기 위한 단면도.
도 10은 동 실시예의 캐패시터용 홈 가공의 마스크 공정을 설명하기 위한 평면도.
도 11은 도 10의 A-A' 단면도.
도 12는 동 실시예의 캐패시터용 홈의 제1 단계의 가공 공정을 설명하기 위한 평면도.
도 13은 도 12의 A-A' 단면도.
도 14는 동 실시예의 캐패시터용 홈의 제2 단계의 가공 공정을 설명하기 위한 단면도.
도 15는 동 실시예의 캐패시터의 제조 공정을 설명하기 위한 단면도.
도 16은 동 실시예의 캐패시터의 제조 공정을 설명하기 위한 단면도.
도 17은 동 실시예의 캐패시터의 제조 후의 불필요한 절연막 제거 공정을 설명하기 위한 단면도.
도 18은 동 실시예의 접속 도체 형성용의 마스크 공정을 설명하기 위한 평면도.
도 19는 도 18의 A-A' 단면도.
도 20은 동 실시예의 접속 도체 매립 공정을 설명하기 위한 단면도.
도 21은 동 실시예의 접속 도체 매립 후의 평탄화 공정을 도시하는 단면도.
도 22는 동 실시예의 워드선 매립용 홈의 형성 공정을 설명하기 위한 평면도.
도 23은 도 22의 A-A' 단면도.
도 24는 동 실시예의 워드선 매립 홈에 게이트 전극을 노출시키는 공정을 설명하기 위한 단면도.
도 25는 동 실시예의 워드선 매립 공정을 설명하기 위한 단면도.
도 26은 다른 실시예에 있어서의 워드선 매립용의 홈 형성 공정을 설명하기 위한 단면도.
도 27은 다른 실시예의 워드선 매립용 홈의 형성 공정을 설명하기 위한 단면도.
도 28은 다른 실시예의 워드선 매립용 홈의 형성 공정을 설명하기 위한 단면도.
도 29는 또 다른 실시예에 있어서의 워드선 매립용의 홈 형성 공정을 설명하기 위한 단면도.
도 30은 또 다른 실시예의 메모리 셀 구조를 도 2에 대응시켜 도시하는 단면도.
도 31은 또 다른 실시예의 메모리 셀 구조를 도 2에 대응시켜 도시하는 단면도.
도 32는 종래의 트렌치 캐패시터 구조의 DRAM 메모리 셀 어레이의 비트선 방향의 단면도.
도 33은 종래의 트렌치 캐패시터 구조의 DRAM 메모리 셀 어레이의 워드선 방향의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 반도체 기판
2: MOS 트랜지스터
3: 캐패시터
4: 접속 도체
5:워드선
6:비트선
11: p+형 실리콘 기판
12: p형 웰
13: 소자 영역
14: 소자 분리용 홈
15: 소자 분리 절연막
21: 게이트 절연막
22: 게이트 전극
23, 24: 드레인, 소스 확산층
26: 측벽 절연막
31: 캐패시터용 홈
32: 플레이트 전극
33: 캐패시터 절연막
34: 축적 전극
도 1은 본 발명의 일 실시예에 의한 DRAM의 메모리 셀 어레이 구조를 도시하는 레이아웃이다. 도 2는 도 1의 A-A' 단면도이고, 도 3은 도 1의 B-B' 단면도이다. 반도체 기판(1)은 이 실시예의 경우, p+형 실리콘 기판(11)을 출발 기판으로 하고 있다. p+형 실리콘 기판(11)의 표면에는 에피택셜층이 형성되고, 이 에피택셜층의 메모리 셀 어레이 영역에 p형 웰(12)이 형성되어 있다. p형 웰(12)은 얕게 형성된 소자 분리용 홈(14)과 이것에 매립된 소자 분리용 절연막(15)에 의해 복수의 섬 형상의 소자 영역(13)으로 구획되어 있다. 각 소자 영역(13)은 가늘고 긴 구형의 패턴으로 가공되어 있다.
이와 같이, 구획된 각 소자 영역(13)에 MOS 트랜지스터(2)가 형성되고, 또한 소자 영역(13)의 단부에 형성된 캐패시터용 홈(31)을 이용하여 캐패시터(3)가 매립 형성된다.
MOS 트랜지스터(2)는 소자 영역(13)의 p형 웰(12)의 표면에 게이트 절연막(21)을 사에에 두고 형성된 게이트 전극(22)과, 이 게이트 전극(22)에 자기 정합된 드레인·소스 확산층(23·24)을 갖는다. 게이트 전극(22)은 후에 설명하는 제조 공정에서 명백해지는 바와 같이, 구형의 소자 영역(13)의 가공과 동시에 폭이 결정된다. 즉 도 3에서 도시된 바와 같이, 게이트 전극(22)은 소자 영역(13)의 폭과 동일한 폭을 갖고 각 MOS 트랜지스터(2) 마다 분리되어 형성되어 있다. 이 실시예의 경우, 게이트 전극(22)의 폭과 소자 영역(13)의 폭은 동일하지만, 반드시 엄밀하게 동일할 필요는 없고 거의 동일하기만 하면 된다.
캐패시터(3)는 후에 상세히 설명될 바와 같이, MOS 트랜지스터(2)를 형성한 후에 형성되므로, 캐패시터용 홈(31)의 내벽에 형성된 플레이트 전극(32), 이 위에 형성된 캐패시터 절연막(33), 및 매립된 축적 전극(34)을 갖는다. 이 실시예의 경우, 캐패시터 절연막(33)은 강유전체인 티탄산 바륨 스트론튬(BSTO)막이고, 축적 전극(34)은 스트론튬·루테늄 산화물(SRO)막이다. 플레이트 전극(32)에는 적어도 SRO를 함유한 도체막이 사용되지만, 이 실시예에서는 티탄·실리사이드(TiSi2/티탄·나이트라이드(TiN)/SRO의 적층막이 사용되어 있다.
각 캐패시터(3)의 축적 전극(34)과 대응하는 MOS 트랜지스터(2)의 소스 확산층(24)의 사이는 접속 도체(4)에 의해 접속된다. 각 소자 영역(13)에 국소적으로 배치된 MOS 트랜지스터(2)의 게이트 전극(22)은 도 1의 Y방향에 나란히 배열된 것이 공통으로 워드선(5)에 접속된다. 또한, 각 MOS 트랜지스터(2)의 드레인 확산층(23)은 워드선(5) 상을 교차하여 도 1의 X방향으로 연재하는 비트선(6)에 공통 접속된다.
도 2에 도시된 바와 같이, 각 게이트 전극(22)의 측벽에는 실리콘 질화막으로 이루어진 측벽 절연막(26)이 형성되고, 또한 각 게이트 전극(22)을 연결하는 워드선(5)의 측벽에도 실리콘 질화막으로 이루어진 측벽 절연막(46)이 형성되어 있다. 그리고, 비트선(6)의 드레인 확산층(23)과 콘택트부(51)는 후에 설명하는 바와 같이, 인접하는 2개의 워드선(5) 사이에 2층의 절연막(26, 46)에 의해 간격을 두고 자기 정합적으로 형성되어 있다.
또한, 도 1및 도 2에서 도시된 바와 같이, 워드선(5)은 각각 캐패시터(3)의 영역 상방을 통과하도록 배열되지만, 캐패시터(3)의 축적 전극(34)과 소스 확산층(24)을 접속하는 접속 도체(4)는 워드선(5)과 중첩(오버랩)하고 있어 워드선(5)의 아래에서 축적 전극(34)에 접속되어 있다.
이 실시예의 DRAM의 제조 공정을 도 4 이하를 참조하여 설명하기로 한다. 도 4 및 도 5는 기판(1)에 섬 형상의 소자 영역(13)을 가공한 상태의 레이아웃과 그 A-A 단면도이다. 기판(1)의 p형 웰(12) 상에 게이트 절연막(21)을 사이에 두고 게이트 전극 재료막으로서 약 100㎚의 다결정 실리콘막(22a)을 형성하고, 또한 이 위에 약 100㎚의 실리콘 질화막(25)을 형성한다. 그 후, 통상의 리소그래피 기술에 의해, 가늘고 긴 구형의 소자 영역(13)이 되는 부분에 에칭 마스크(도시 안됨)를 형성하고, 소자 분리 영역의 실리콘 질화막(25), 다결정 실리콘막(22a) 및 게이트 절연막(21)을 에칭하여 연속한 기판(1)을 반응성 이온 에칭(RIE)법에 의해 예를 들어, 200㎚의 깊이로 에칭함으로써 소자 분리용 홈(14)을 형성한다. 이에 따라, 소자 분리용 홈(14)에 둘러싸이는 형으로 가늘고 긴 구형 패턴의 소자 영역(13)이 이들 위에 게이트 전극 재료막(22a)이 남겨진 상태로 배열 형성되게 된다.
그 후, 기판 전면에 약 400㎚의 실리콘 산화막을 CVD법에 의해 피착시키고 RIE 등의 이방성 에칭을 행함으로써 도 6에서 도시된 바와 같이, 소자 분리용 홈(14)에 소자 분리용 절연막(15)으로서 남게 된다.
다음으로, 도 7의 레이아웃 및 도 8의 단면도에서 도시된 바와 같이, 통상의 리소그래피법과 에칭 기술을 이용하여, 실리콘 질화막(25)과 다결정 실리콘막(22a)을 가공하여 각 소자 영역(13)에 게이트 전극(22)을 형성한다. 도 1에서 도시된 워드선(5)의 방향(Y방향)에 대해서는, 소자 영역(13)의 가공 시에 게이트 전극 재료막(22a)도 동시에 패턴 가공되기 때문에 이 에칭 공정에서는 워드선(5)과 직교하는 X방향으로 게이트 전극 재료막을 가공함으로써 도 7에서 도시된 바와 같이, 소자 영역(13)과 동일한 폭을 갖는 게이트 전극(22)을 소자 영역(13) 위에 국소적으로 배치시켜 형성하는 것이 가능하다.
다음으로, 도 9에서 도시된 바와 같이, 불순물의 이온 주입법에 의해, n+형 드레인·소스 확산층(23·24)을 형성한다. 구체적으로는 ,예를 들어, As(비소)를 가속 전압 15KeV, 도우즈량 2E14/㎠ 이온 주입하고, 활성화를 위한 열처리를 질소 분위기 중에서 800℃, 10분간 행함으로써 드레인·소스 확산층(23·24)이 형성된다. 이상과 같이, MOS 트랜지스터(2)가 완성된다.
다음으로, 도 9에서 도시된 바와 같이, 게이트 전극(22) 및 그 위의 실리콘 질화막(25)의 측벽에 측벽 절연막(26)을 형성한다. 이 측벽 절연막(26)은 예를 들어, 실리콘 질화막을 CVD법을 이용하여 전면에 피착시킨 후, RIE 등의 이방성 에칭 기술을 사용하여 에칭함으로써 형성할 수 있다.
다음으로, 도 10의 레이아웃 및 그 A-A' 단면도인 도 11에서 도시된 바와 같이, 예를 들어, 막 두께 20㎚의 실리콘 질화막(27)과 막 두께 300㎚의 붕소 첨가 실리콘 산화막(BSG막; 28)을 전면에 피착시키고, 이것을 통상의 리소그래피와 에칭에 의해 패턴 형성하여 각 소자 영역(13)의 단부에 구멍(29)을 형성하였다. 캐패시터용 홈을 형성하기 위한 마스크를 제조한다. 실리콘 질화막(27)은 BSG막(28)으로부터 실리콘 기판(1)으로 붕소 등의 불순물의 확산을 방지하는 역할 및 BSG막(28)을 제거할 시에는 에칭 스토퍼로서의 역할을 다한다. 또한, 소자 분리 영역에 매립된 절연막(14)을 제거한다(도시 안됨).
다음으로, 도 12의 레이아웃 및 그 A-A' 단면인 도 13에서 도시된 바와 같이, 기판(1)을 예를 들어, 500㎚의 깊이로 에칭하여 p형 웰(12) 보다 약간 깊은 캐패시터용 홈(31a)을 형성한다. 이 후, 캐패시터용 홈(31a)의 측벽에 절연막(35)을 형성한다. 이 절연막(35)은 예를 들어, CVD법에 의해 막 두께 25㎚의 실리콘 질화막을 전면에 피착시키고, 이것에 RIE 등의 이방성 에칭을 행함으로써 형성된다. 캐패시터용 홈(31a)의 저면은 노출시킨다.
그리고, 노출된 캐패시터용 홈(31a)의 저면을 BSG막(28) 및 측벽 절연막(35)을 마스크로 하여 RIE 등의 이방성 에칭에 의해 다시 에칭함으로써 도 14에서 도시된 바와 같이, 캐패시터용 홈(31b)을 형성한다. 이상의 2단계의 홈(31a, 31b)의 가공에 의해 얻어지는 최종적인 캐패시터용 홈(31)의 깊이는 약 800㎚로 한다.
다음으로, 도 15에서 도시된 바와 같이, 플레이트 전극(32), 캐패시터 절연막(33) 및 축적 전극(34)을 순차 피착시켜 형성한다. 플레이트 전극(32)은 예를 들어, 막 두께 20㎚의 티탄(Ti)막을 CVD법에 의해 피착시키고, 이어서 막 두께 20㎚의 티탄·나이트라이드(TiN)막을 CVD법에 의해 피착시킨 후 질소 분위기 중에서 600℃, 30분의 열처리를 행함으로써 형성된다. 이에 따라, 홈(31)의 기판(1)이 노출된 내벽에 접하는 Ti막 부분은 실리콘과의 반응에 의해 티탄·실리사이드(TiSi2)막이 된다. 플레이트 전극(32)의 표면에는 또한 막 두께 20㎚의 스트론튬·루테늄 산화물(SRO)막을 CVD법에 의해 형성한다. 캐패시터 절연막(33)으로서는 막 두께 20㎚의 티탄산 바륨 스트론튬(BSTO)막을 예를 들어, CVD법에 의해 형성한다. 축적 전극(34)으로서는 막 두께 200㎚의 SRO막을 CVD법에 의해 피착시켜 홈(31)을 완전히 매립시킨다.
다음으로, BSG막(28)의 상부에 피착된 축적 전극(34)을 CMP 기술을 이용하여 제거한 후, 다시 RIE법에 의해 축적 전극(34)을 반도체 기판(1)의 표면 높이 위치까지 에칭백하여 캐패시터용 홈(31) 내에 매립한다. 더 노출된 캐패시터 절연막(33) 및 플레이트 전극(32)을 CDE(Chemical dry Etching) 기술을 사용하여 제거시킴으로써 도 16의 구조가 얻어진다.
다음으로, 도 17에서 도시된 바와 같이, 예를 들어, 불화암모늄 용액에 의해 BSG막(28) 및 캐패시터용 홈(31)의 측벽 절연막(35)의 기판 상의 부분을 에칭에 의해 제거한다. 이 때, 실리콘 질화막(27)이 에칭 스토퍼로서 기능한다. 그 후 가열한 인산에 의해 실리콘 질화막(27)을 에칭 제거한다. 이상에 의해, 도 17에서 도시된 바와 같이, 트렌치 구조의 캐패시터(3)가 완성된다.
다음으로, 기판 전면에 돌출하는 게이트 전극 부분이 매립되도록 실리콘 산화막(41)을 피착시키고, 이것을 CMP 기술에 의해 게이트 전극(22) 상의 실리콘 질화막(25)이 노출될 때까지 제거시킴으로써 게이트 전극(22) 간의 공간에 실리콘 산화막(41)이 평탄하게 매립된 상태로 된다. 또한, 통상의 리소그래피와 에칭에 의해, 실리콘 산화막(41)의 각 메모리 셀의 축적 전극(34)에서 소스 확산층(24)까지 걸쳐 있는 영역에서 구멍(42)이 형성된다. 도 18은 이 상태의 레이아웃을 도시하고, 도 19는 그 A-A 단면도를 도시한 것이다.
다음으로, 도 20에서 도시된 바와 같이, 각 구멍(42) 내에 축적 전극(34)과 소스 확산층(24)을 연결하는 접속 도체(4)를 매립 형성한다. 이 공정은 예를 들어, 전면에 20㎚ 정도의 다결정 실리콘막을 CVD법에 의해 피착시키고, CMP 또는 에칭백 등을 사용하여 게이트 전극(22) 상의 실리콘 질화막(25)이 노출될 때까지 다결정 실리콘막을 제거하고, 또한 에칭백하여 구멍(42) 내에 50㎚ 정도의 다결정 실리콘막을 접속 도체(4)로서 남겨 둔다. 접속 도체(4) 상에는 막 두께 100㎚ 정도의 실리콘 질화막(43)을 매립한다. 또한, 도 21에서 도시된 바와 같이, 접속 도체(4)가 매립된 구멍(42)에 실리콘 산화막(44)을 표면이 평탄하게 되도록 매립한다.
다음으로, 도 22의 레이아웃 및 그 A-A 단면도인 도 23에서 도시된 바와 같이, 실리콘 산화막(41 및 44)에 통상의 리소그래피와 에칭 기술을 사용하여 워드선 매립용의 홈(45)을 깊이 200㎚ 정도 가공한다. 이 때 홈(25)은 게이트 전극(22)의 상부에서는 실리콘 질화막(25)에 의해 분단된 상태로 된다. 그래서, 게이트 전극(22) 상의 실리콘 질화막(25)을 CDE법에 의해 제거하여 홈(45) 내에 게이트 전극(22)을 노출시킨다. 이 실리콘 질화막(25)의 제거에 RIE 등의 이방성 에칭을 사용하면, 측벽 절연막(26)을 남겨 두고 게이트 전극(22) 상의 실리콘 질화막(25)만을 제거시킬 수 있다. 이어서, 막 두께 50㎚ 정도의 실리콘 질화막(46)을 전면에 피착시킨 후 이것을 RIE에 의해 에칭백하여 도 24에서 도시된 바와 같이 홈(45)의 측벽에 실리콘 질화막(46)이 남겨 진다.
다음으로, 도 25에서 도시된 바와 같이, 홈(45)에 워드선(5)을 매립하여 형성한다. 이 워드선(5)은 예를 들어, 막 두께 200㎚의 텅스텐(W)막을 CVD법에 의해 피착시키고, 이것을 CMP 또는 RIE에 의해 에칭하여 홈(45) 내에만 남겨둠으로써 형성된다. W막으로 이루어지는 워드선(5) 상에는 다른 실리콘 질화막(47)을 매립한다. 이상에 의해, MOS 트랜지스터(2)의 게이트 전극(22)은 Y방향으로 나란히 배열된 것끼리 워드선(5)에 공통 접속된다. 워드선(5)은 그 측면 및 상면을 실리콘 산화막으로 피복한 상태로 매립된다. 또한, 워드선(5)은 도 25에서 도시된 바와 같이, 캐패시터(3)의 영역 상방을 통과하고, 그 워드선(5)과 캐패시터(3) 사이에 접속 도체(4)가 매설된 상태로 된다.
그 후, 도 2에서 도시된 바와 같이, 층간 절연막으로서 예를 들어, 막 두께 200㎚의 실리콘 산화막(50)을 형성한 후, 통상의 리소그래피와 에칭에 의해, MOS 트랜지스터(2)의 드레인 확산층(23) 상에서 비트선 콘택트부(51)의 패터닝을 행한다. 층간 절연막으로서의 실리콘 산화막(50) 및 그 아래의 콘택트부(51)의 실리콘 산화막(41)의 에칭에는 실리콘 질화막에 대한 에칭 선택비가 충분히 큰 방법을 사용한다. 이에 따라, 게이트 전극(22) 및 그 위의 워드선(5)의 측벽은 실리콘 질화막(26 및 46)에 의해 보호된 상태에서 콘택트부(51)가 자기 정합적으로 2개의 워드선(5) 사이에 형성된다. 최종적으로, X방향으로 나란히 배열된 MOS 트랜지스터(2)의 드레인 확산층(23)을 연결하는 비트선(6)을 예를 들어, W막에 의해 형성하여 DRAM 메모리 셀 어레이가 완성된다.
이상과 같이, 이 실시예에 의하면, MOS 트랜지스터(2)의 게이트 전극(22)은 섬 형상의 소자 영역(13)과 거의 동일한 폭을 갖고 소자 영역(13) 상에 국소적으로 배치되고, 워드선(5)은 게이트 전극(22)과는 다른 도체층으로 형성된다. 게이트 전극이 그대로 워드선으로서 사용되는 종래의 구조에서는 도 33에서 도시된 바와 같이, 게이트 전극(202)의 소자 영역 이외로 연장하는 부분으로부터의 결합에 의한 벌크 영역으로의 부유 캐패시턴스가 크다. 이에 대해, 도 33의 단면에 대응하는 이 실시예의 도 3의 단면을 보면 명백해지는 바와 같이, 이 실시예에서는 게이트 전극(22)이 소자 영역(13)에만 국소적으로 배치되어 있고, 워드선(5)은 소자 영역(13) 이 외에서는 게이트 전극(22)의 두께분의 절연막을 사이에 두고 배열되어 있으므로, 워드선(5)의 부유 캐패시턴스는 종래 구조에 비해 아주 작게 된다. 이에 따라, DRAM의 고속 성능이 얻어진다.
또한, 이 실시예의 제조 방법에서는 MOS 트랜지스터(2)가 완전히 형성된 후에, 트렌치 구조의 캐패시터(3)가 형성된다. 따라서, 캐패시터 절연막(33)으로서 강유전체인 BSTO막을 사용히도 그 후의 고온 열 공정이 없기 때문에 캐패시터 절연막(33)의 특성이 열화되는 일은 없다. 이에 따라, 비유전율이 높고 또한 전류 누설이 없는 안정한 캐패시터 절연막이 얻어진다. 이 결과, 극단적으로 깊은 캐패시터용 홈의 가공 등을 필요로 하지 않아, 작은 점유 면적으로 큰 용량을 얻을 수 있다.
이 실시예에 의하면, 캐패시터 절연막(33)으로서 단결정의 강유전체막을 형성하는 것도 가능하고, 이에 따라 캐패시터용 홈을 더 얕은 것으로 하여 충분한 축적 용량을 실현할 수 있게 된다. 즉, TiN은 실리콘 기판 위 또는 결정화된 TiSi2위에 에피택셜 성장될 수 있는 것으로 알려져 있다. 이 에피택셜 성장된 TiN 상에는 SRO막이 동일하게 에피택셜 성장된다. 이 에피택셜층 성장된 SRO막 상에는 BSTO막을 에피택셜 성장시킬 수 있다. 따라서, 실시예에서 설명한 바와 같이, TiSi2TiN/SRO/BSTO로 이루어진 캐패시터 구조를 사용하면, 이들을 단결정으로 할 수 있어, 이에 따라 큰 축적 용량을 얻을 수 있다. 이 때, 실리콘 산화막으로 환산하여 실효적인 캐패시터 절연막의 막 두께를 0.1㎚로 실현할 수 있다.
또한, 이 실시예에서는, p+형 실리콘 기판(11)이 플레이트 배선으로서 사용되고 있다. 그리고 이 p+형 실리콘 기판(11)에 대해 TiSi2와 TiN막을 사이에 두고 SRO막을 옴 접촉시켜 SRO막을 플레이트 전극 주요부로 하고 있다. 이 구조에서는, 별도로 플레이트 배선을 형성하는 공정이 필요치 않으므로 제조 프로세스의 단순화 및 제조 수율의 향상이 기대된다.
또한, 이 실시예에서는 MOS 트랜지스터(2)의 소스 확산층(24)과 캐패시터(3)의 축적 전극(34)을 접속하는 접속 도체(4)를 형성한 후에 워드선(5)을 형성하고 있다. 이 때문에, 접속 도체(4)의 상방을 통과하도록 워드선(5)을 형성할 수 있다. 게이트 전극과 워드선을 동일의 도전층으로 형성하는 종래의 방법에서는 접속 도체를 인접한 2개의 워드선 간의 협소한 영역에 형성할 필요가 있었다. 따라서, 고 집적화에 의해 워드선의 간격이 작아지면, 축적 전극(34)과 접속 도체 간의 접촉 면적이 감소하여 접촉 저항이 증대한다는 문제가 있었다. 이에 대해, 이 실시예에서는 워드선(5)의 간격에 제한됨이 없이 워드선(5)과 일부 중첩하는 형태로 워드선(5) 아래에 접속 도체(4)를 배치할 수 있다. 이에 따라, 접속 도체(4)와 축적 전극(34)의 접촉 면적을 충분히 크게 확보할 수 있어, 확산층과 축적 전극 간의 접촉 저항을 감소시킬 수 있다.
또한, 이 실시예의 제조 방법에서는 게이트 전극(22)을 섬 형상으로 가공한 후에 소스·드레인 확산층의 형성을 행하고 있다. 이 때, 동시에 메모리 셀 어레이 이외의 주변 회로부의 MOS 트랜지스터의 확산층 및 게이트 전극으로의 이온 주입을 행함으로써, 표면 채널형의 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하는 것이 가능하다. 구체적으로는, NMOS 트랜지스터의 확산층 및 게이트 전극에는 비소를, PMOS 트랜지스터의 확산층 및 게이트 전극에는 붕소를 이온 주입한다. 종래의 MOS 트랜지스터 제조 프로세스에 있어서는, 다결정 실리콘막이 전면에 피착된 상태에서 게이트 전극으로의 이온 주입을 행하였다. 이 프로세스의 경우, 그 후의 열 공정에서 다결정 실리콘 내를 비소 및 붕소가 상호 확산하는 효과에 의해 임계치 등의 전기적 특성이 악영향을 받게 될 가능성이 있었다. 이에 대해, 이 실시예의 제조 방법에서는 게이트 전극이 섬 형상으로 가공된 후에 불순물의 이온 주입이 행해지므로, 이러한 문제는 생기지 않는다. 따라서, 불순물의 상호 확산을 고려하지 않아도 좋기 때문에 주변 회로의 면적을 작게 할 수 있다.
또한, 이 실시예의 제조 방법에서는 게이트 전극(22)을 패터닝하기 전에 게이트 전극 재료막(22a)에는 실리콘 질화막(25)을 적층하여 이 적층막을 동시에 섬 형상으로 가공하고 있다. 그리고, MOS 트랜지스터(2), 캐패시터(3) 및 MOS 트랜지스터(2)와 캐패시터(3) 간의 접속 도체(4)를 형성하고, 실리콘 산화막에 의해 표면을 평탄화한 후, 워드선 매립용의 홈 가공을 행해 그 홈에 노출하는 게이트 전극(22) 상의 실리콘 질화막(25)을 제거하고 있다. 이와 같은 제조 방법을 채용함으로써, 게이트 전극(22)에 대한 워드선 콘택트를 자기 정합시킬 수 있다. 또한 비트선 콘택트부(51)도 실리콘 질화막과 실리콘 산화막의 에칭율의 차를 이용함으로써 2개의 워드선 간에 자기 정합적으로 형성될 수 있다. 비트선 콘택트부(51)와 게이트 전극(22) 사이는 실리콘 질화막으로 이루어지는 측벽 절연막(26)에 의해 또한, 비트선 콘택트부(51)와 워드선(5) 사이는 측벽 절연막(26)과 워드선(5)의 측벽에 매립 형성된 실리콘 질화막(46)의 2층의 절연막에 의해 이격되어 있다. 따라서, 워드선 피치가 작더라도, 워드선과 비트선의 단락을 확실하게 방지하여 워드선 사이에 비트선 콘택트를 배치할 수 있다.
상기 실시예에서는, 워드선(5)으로서 W막을 사용하였지만, Al 등의 다른 금속, TiSi2WSi2의 금속 실리사이드막을 사용하는 것도 가능하다. 비트선(6)으로서도 Al 등의 다른 도전막을 사용할 수 있다.
또한, 이 실시예에서는 접속 도체(4)로서 다결정 실리콘을 사용하였지만, W, WSi2, TiN, 비정질 실리콘 등의 다른 도전막을 사용할 수 있다. 접속 도체(4)의 제조법으로서, 실시예에서 설명한 에칭백을 이용한 매립법 이외에, 선택 성장을 이용해도 된다. 선택 성장을 이용할 경우, 재료로서는 W, Si 등을 사용할 수 있다.
또한, 이 실시예에서는 캐패시터(3)의 플레이트 전극(32)으로서, TiSi2TiN의 적층막에 SRO막을 더 중첩시킨 것을 사용하였지만, TiSi2를 형성하지 않거나, 또는 TiSi2TiN을 형성하지 않고 SRO막을 직접 p+형 실리콘 기판(11)에 접촉시켜도 된다. 또한, SRO 대신에, 루테늄 산화물(RuO2), 루테늄(Ru), 백금(Pt), 텅스텐 질화물(WN), 텅스텐(W), 티탄 질화물(TiN) 등을 플레이트 전극으로서 사용할 수 있다. 축적 전극(34)에 대해서도 이들의 재료를 사용할 수 있다.
또한, 캐패시터 절연막(33)으로서, BSTO막 이외에, Ta2O5TiN, TaO2, SiN 등을 사용할 수 있다.
다음으로, 본 발명의 다른 실시예의 제조 방법에 대해 설명하기로 한다. 도 26 및 도 27은 워드선 의 매립 홈의 형성 공정을, 도 23 및 도 24에 대응시켜 도시한 것이다. 이전의 실시예에서는, 도 23에서 도시된 바와 같이, 워드선 매립 홈(45)을 가공한 후에 게이트 전극(22) 상의 실리콘 질화막(25)을 제거하였다. 이 실시예에서는 도 26에서 도시된 바와 같이, 게이트 전극(22) 상의 실리콘 질화막(25)을 제거한 후에, 도 27에서 도시된 바와 같이, 워드선 매립 홈(45)을 RIE 등에 의해 가공한다.
이 실시예에 의하면, 워드선 매립 홈(45)의 리소그래피에서 정렬이 어긋난 경우에도 레지스트 현상의 공정에서 도 28에서 도시된 바와 같이, 게이트 전극(22) 상의 실리콘 질화막(25)을 제거한 구멍에는 레지스트(60)가 잔존해 있기 때문에, 게이트 전극(22)이 에칭되는 사태를 방지할 수 있다.
도 29는 도 26 내지 도 28에서 설명한 워드선 매립 홈 형성 공정을 벼형시킨 실시예이다. 도 26 내지 도 28에서 설명한 실시예에서는 게이트 전극(22) 상의 실리콘 질화막(25)을 제거한 후에 워드선 매립 홈(45)을 가공하였다. 이 실시예의 방법에서는 도 29에서 도시된 바와 같이, 게이트 전극(22)의 실리콘 질화막(25)을 먼저 제거한 후에 게이트 전극(22) 상의 형성된 구멍에 제1 레지스트(61)를 매립한다. 이어서, 리소그래피 공정에 의해, 워드선 매립 홈을 가공하기 위한 제2 레지스트(62)를 패턴 형성한다. 이 실시예에 의하면, 워드선 매립 홈 가공을 위한 리소그래피에 있어서, 아래 부분이 평탄화되어 있기 때문에 포커스 마진을 향상시킬 수 있다.
단, 제1 레지스트(6) 및 제2 레지스트(62)를 나누지 않고 1회의 리소그래피 공정으로 게이트 전극(22) 상의 구멍을 피복하는 레지스트 패턴을 형성하도록 해도 된다.
도 30은 또 다른 실시예의 도 2에 대응하는 단면도이다. 이전의 실시예에서는 p+형 실리콘 기판(11)을 출발 기판으로서 사용하는 것에 대해, 이 실시예에서는 n+형 실리콘 기판(11a)을 사용한다. 캐패시터(3)의 플레이트 전극(32)을 이 n+형 실리콘 기판(11a)에 옴 접촉시킨다. 그 외에는 이전의 실시예와 동일하다.
p+형 실리콘 기판(11)을 사용한 이전의 실시예에서는 p형 웰(12)과 독립된 플레이트 전위를 설정할 수 없다. 통상, p형 웰(12)은 내부의 NMOS 트랜지스터의 컷 오프(cut-off) 특성 등을 최적으로 하기 위해, 부(-) 바이어스가 제공되기 때문에 캐패시터(3)의 플레이트 전위도 부(-)로 바이어스되게 된다.
이에 대해, 이 실시예의 경우 캐패시터(3)의 플레이트 전극(32)에 p형 웰(12)과는 다른 전위를 설정할 수 있어, 따라서 예를 들어, 캐패시터 절연막(33)에 인가되는 전압이 최소가 되도록 전위를 설정할 수 있다. 이에 따라 캐패시터 절연막(33)의 신뢰성을 향상시킬 수 있다.
도 31은 또 다른 실시예의 메모리 셀 구조를 도 2에 대응시켜 도시한 것이다. 이 실시예에서는, p형 실리콘 기판(11b)을 사용하여 이 위에 n형 웰(또는 n형 에피택셜층)이 형성되고, 이 n형 웰(11c) 내에 p형 웰(12)이 형성되어 있다. 캐패시터용 홈(31)의 측벽 중 절연막(35)으로 피복되지 않은 하부에는 n+형 확산층(70)이 형성되고, 플레이트 전극(32)은 이 n+형 확산층(70)에 접속되어 있다. n+형 확산층(70)은 p형 웰(12)의 하부에 있는 n형 웰(11c)에 접속되어 있어, p형 웰(12)과 독립된 전위로 설정될 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 MOS 트랜지스터의 게이트 전극을 교대로 소자 분리된 소자 영역에만 국소적으로 배치시키고 워드선을 게이트 전극과는 다른 도체에 의해 배열함으로써 워드선의 부유 캐패시턴스를 감소시켜 고속 성능을 실현한 트렌치 캐패시터 구조의 DRAM을 얻을 수 있다.
또한, 본 발명에 의하면, MOS 트랜지스터의 형성 공정을 트렌치 캐패시터의 형성 공정에 선행시킴으로써 트렌치 캐패시터의 캐패시터 절연막으로서 BSTO 등의 강유전체막을 사용하는 것이 가능해져 보다 작은 점유 면적으로 큰 축적 용량을 실현하여 고 집적화하는 것을 가능하게 한 트렌치 캐패시터 구조의 DRAM을 얻을 수 있다.

Claims (11)

  1. 다이나믹형 반도체 기억 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판에 교대로 섬 형상으로 분리되어 배열 형성된 복수의 소자 영역과,
    상기 각 소자 영역에 상기 소자 영역의 폭과 거의 동일한 폭을 갖고 국소적으로 배치된 게이트 전극이 형성되고 상기 게이트 전극과 정합되어 소스·드레인 확산층이 형성된 복수의 MOS 트랜지스터와,
    상기 각 소자 영역의 단부에 위치하도록 상기 기판에 형성된 복수의 캐패시터용 홈과,
    상기 각 캐패시터용 홈의 내벽에 형성된 캐패시터 절연막 및 상기 캐패시터용 홈 내부에 형성된 전극을 갖는 복수의 캐패시터와,
    상기 각 캐패시터의 전극과 각각 대응하는 상기 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽 사이를 접속하는 복수의 접속 도체와,
    상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 연결하도록 배열된 워드선과,
    상기 복수의 MOS 트랜지스터 중 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 연결하도록 배열된 비트선
    을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  2. 다이나믹형 반도체 기억 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판에 교대로 섬 형상으로 분리되어 배열 형성된 복수의 소자 영역과,
    상기 각 소자 영역에 게이트 전극이 형성되고 상기 게이트 전극과 정합되어 소스·드레인 확산층이 형성된 복수의 MOS 트랜지스터와,
    상기 각 소자 영역의 단부에 위치하도록 상기 기판에 형성된 복수의 캐패시터용 홈과,
    상기 각 캐패시터용 홈의 내벽에 형성된 강유전체로 이루어진 캐패시터 절연막 및 상기 각 캐패시터용 홈 내부에 형성된 전극을 갖는 복수의 캐패시터와,
    상기 각 캐패시터의 전극과 각각 대응하는 상기 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽 사이를 접속하는 복수의 접속 도체와,
    상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 연결하도록 배열된 워드선과,
    상기 복수의 MOS 트랜지스터 중 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 연결하도록 배치된 비트선
    을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 각 MOS 트랜지스터의 상기 게이트 전극은 상기 소자 영역에 상기 소자 영역의 폭과 거의 동일한 폭을 갖고 국소적으로 배치되는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  4. 제2항에 있어서, 상기 각 캐패시터는
    상기 캐패시터용 홈의 내벽에 형성된 스트론튬·루테늄 산화물을 함유한 플레이트 전극과,
    상기 플레이트 전극 표면에 형성된 티탄산 바륨 스트론튬으로 이루어진 캐패시터 절연막과,
    상기 캐패시터 절연막이 형성된 상기 캐패시터용 홈에 매립된 스트론튬·루테늄 산화물로 이루어진 전극
    을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  5. 제1항에 있어서, 상기 각 비트선의 상기 소스·드레인 확산층의 다른 쪽과의 콘택트부는 인접하는 2개의 워드선 사이에 2층의 절연막에 의해 간격을 두고 자기 정합되어 형성되는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  6. 제2항에 있어서, 상기 각 비트선의 상기 소스·드레인 확산층의 다른 쪽과의 콘택트부는 인접하는 2개의 워드선 사이에 2층의 절연막에 의해 간격을 두고 자기 정합되어 형성되는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  7. 제1항에 있어서, 상기 각 워드선은 상기 캐패시터의 영역 상방을 통과하도록 배치되고, 상기 접속 도체는 상기 워드선의 하부에서 상기 캐패시터의 축적 전극에 접속되어 있는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  8. 제2항에 있어서, 상기 각 워드선은 상기 캐패시터의 영역 상방을 통과하도록 배치되고, 상기 접속 도체는 상기 워드선의 하부에서 상기 캐패시터의 축적 전극에 접속되어 있는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치.
  9. 다이나믹형 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판에 게이트 전극 절연막을 사이에 두고 게이트 전극 재료막을 형성하는 공정과,
    상기 게이트 전극 재료막 및 상기 게이트 절연막을 섬 형상으로 분리된 복수의 소자 영역에 남겨 두도록 에칭하고 연속하는 상기 소자 영역 주위의 상기 반도체 기판을 소정 깊이로 에칭하여 소자 분리용 홈을 형성하는 공정과,
    상기 소자 분리용 홈에 소자 분리용 절연막을 매립하여 형성하는 공정과,
    상기 각 소자 영역에 남겨진 상기 게이트 전극 재료막을 패터닝하여 상기 소자 영역의 폭과 거의 동일한 폭을 갖는 게이트 전극을 형성하고, 형성된 상기 게이트 전극을 마스크로 하여 불순물을 도핑하여 소스·드레인 확산층을 형성함으로써 복수의 MOS 트랜지스터를 형성하는 공정과,
    상기 각 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과,
    상기 각 소자 영역의 단부에 위치하는 복수의 개구를 갖는 마스크용 절연막을 형성하는 공정과,
    상기 마스크용 절연막의 개구를 통해 상기 반도체 기판을 소정 깊이로 에칭하여 복수의 캐패시터용 홈을 형성하는 공정과,
    상기 각 캐패시터용 홈의 내벽에 캐패시터 절연막을 형성한 후 상기 각 캐패시터용 홈 내에 전극을 매립하여 복수의 캐패시터를 형성하는 공정과,
    상기 복수의 캐패시터의 전극을 대응하는 상기 MOS 트랜지스터의 소스·드레인 확산층의 한 쪽에 접속하는 접속 도체를 형성하는 공정과,
    상기 복수의 MOS 트랜지스터 중 제1 방향으로 나란히 배열된 것의 게이트 전극을 접속하는 워드선을 형성하는 공정과,
    상기 복수의 MOS 트랜지스터 중 상기 제1 방향과 교차하는 제2 방향으로 나란히 배열된 것의 소스·드레인 확산층의 다른 쪽을 접속하는 비트선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억 장치의 제조 방법.
  10. 제9항에 있어서, 상기 캐패시터 절연막으로서 강유전체막을 사용하는
    것을 특징으로 하는 다이나믹형 반도체 기억 장치의 제조 방법.
  11. 제9항에 있어서, 상기 캐패시터의 형성 공정은
    상기 캐패시터용 홈의 내벽에 스트론튬·루테늄 산화물을 함유한 플레이트 전극을 형성하는 공정과,
    형성된 상기 플레이트 전극 표면에 티탄 바륨 스트론튬으로 이루어지는 캐패시터 절연막을 형성하는 공정과,
    스트론튬·루테늄 산화물로 이루어지는 전극을 매립하는 공정
    을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억 장치의 제조 방법.
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