JP2003188282A

JP2003188282A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2003188282A
Application number: JP2001383895A
Authority: JP
Inventors: Sakanobu Takahashi; 栄悦高橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2003-07-04

Abstract

(57)【要約】【課題】リーク電流が生じない微細なトレンチキャパ
シタを有する半導体記憶装置を提供する。【解決手段】半導体基板１と、この半導体基板中に形
成された複数個のトレンチキャパシタと、このトレンチ
キャパシタの上にそれぞれ１つずつ形成されたワード線
１９と、このワード線間の半導体基板中のトレンチキャ
パシタ間に形成されたＳＴＩ１３と、ワード線間の半導
体基板中に形成された活性領域１４と、この活性領域に
接続されたビット線コンタクト２２と、このビット線コ
ンタクトに接続され、ワード線の上に形成されたビット
線２３とを有した半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチキャパシ
タを有する半導体記憶装置およびその製造方法に係り、
特に縦型スイッチングトランジスタを有する半導体記憶
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積密度化が
進み、特にＤＲＡＭにおいては、大容量化とチップサイ
ズ縮小が求められており、それに伴いデザインルールの
微細化が進んでいる。しかし、微細化が進むにつれてス
イッチングトランジスタのショートチャネル効果により
蓄積電極からの電荷の漏れは増加し、チャネルインプラ
のドーピング量を増加してサブスレショルド電流を低減
させる場合でも、拡散層からのジャンクションリーク増
加により蓄積電極に蓄えられた電荷は失われていく。

【０００３】そこで考案されているのがトレンチサイド
ウォールの一部にスイッチングトランジスタを形成した
縦型のセルアレイ構造である。この構造は基板の深さ方
向にチャネルが形成される為、１ビット当たりの占有面
積が縮小されても十分なチャネル長を確保することがで
きる。しかし、トレンチサイドウォールの一部にスイッ
チングトランジスタを形成した縦型のセルアレイ構造に
おいて大きな問題となるのが、トレンチキャパシタとス
イッチングトランジスタを接続する埋め込み拡散層スト
ラップが隣接セルの間で生じるショートであり、この埋
め込み拡散層ストラップ同士のショートを防ぐ為にレイ
アウトの工夫がなされている。

【０００４】この構造の一例としてIEDM Tech. Dig.
「A 0.135 μm²6F²Trench-SidewallVertical Device
Cell for 4Gb/16Gb DRAM」,p25 1999や、IEDM Tech. Di
g.「AnOrthogonal 6F²Trench-Sidewall Vertical Devic
e Cell for 4Gb/16Gb DRAM」p349,2000で報告されてい
る。それぞれのセル構造を図１４乃至図１７を用いて説
明する。

【０００５】図１４には、従来の半導体記憶装置の上面
図が示されていて、ビット線５０とワード線５１とが互
いに直交する格子状形状になっていて、ワード線５１間
のビット線５０の下にビット線コンタクト５３が設けら
れている。隣接する２本のワード線５１間で１本のビッ
ト線５０をはさんで、同一の活性層５４が形成されてい
て、その活性層の向きは、ビット線５１に斜めに交差す
る配置となっている。この活性層５４の両端にはトレン
チキャパシタ５５が設けられている。この活性層５４の
配置される方向は、同一ビット線５０上では、同一方向
になっていて、隣接するビット線５０上では、その方向
に対して直交する方向になっている。この図１４中で
“Ｃ-Ｄ”線上での断面図が図１５に相当する。なお、
断面図中にて、二重斜線で示された領域は、縦方向に存
在する部分を省略して示していることを意味する（以
下、各図においても同様）。

【０００６】Ｐ型のシリコンからなる半導体基板５６中
にＮプラス型の複数のプレート拡散層５７が形成されて
いる。この複数のプレート拡散層５７は互いに例えばＮ
型のバンド５８によって連結されて同電位に設定されう
る。この各プレート拡散層５７に達するように半導体基
板５６中に複数のトレンチ５９が設けられている。この
トレンチ５９内には、第１多結晶シリコン層６０が設け
られている。

【０００７】バンド５８の上の半導体基板５６中には、
Ｐ型ウエル６１が形成されている。トレンチ５９内の第
１多結晶シリコン層６０の上部側面には、カラー絶縁膜
６２が形成されている。さらに、第１多結晶シリコン層
６０の上には、トレンチキャパシタ上絶縁膜６３が形成
されている。ここで、カラー絶縁膜６２はトレンチ５９
の一部分の側壁を被覆していて、このカラー絶縁膜６２
で被覆されていないトレンチ５９の側面に第１多結晶シ
リコン層６０が存在している。このトレンチ５９の側面
に存在している第１多結晶シリコン層６０に接続して、
埋め込み拡散層ストラップであるＮプラスの拡散層５２
がウエル６１中に形成されている。この拡散層６４はス
イッチングトランジスタのソース・ドレイン拡散層であ
る。

【０００８】トレンチ５９内で、トレンチキャパシタ上
絶縁膜６３上には、ゲート絶縁膜（図示せず）に側面を
囲われて、第２多結晶シリコン層６４が形成されてい
る。この第２多結晶シリコン層６４は、スイッチングト
ランジスタのゲート電極である。ここで、トレンチ５９
の上部で、Ｎプラスの拡散層６３が形成されていない側
面には、シャロートレンチ素子分離領域（ＳＴＩ：Shal
low Trench Isolation）６５が形成されている。半導
体基板５６中には、Ｎプラスの拡散層であるソース・ド
レイン拡散層（活性層）５４が形成され、スイッチング
トランジスタのチャネルが形成される領域に接続されて
いる。第２多結晶シリコン層６４とソース・ドレイン拡
散層５４とは、ゲート絶縁膜（図示せず）によって絶縁
分離されている。このソース・ドレイン拡散層５４はス
イッチングトランジスタのソース・ドレイン拡散層であ
る。

【０００９】第２多結晶シリコン層６４及びソース・ド
レイン拡散層（活性層）５４上には、ＷＳｉ層からなる
ワード線５１、ＳｉＮ層６７が積層されている。ワード
線５１の周囲にはワード線側壁６８が形成されている。
素子分離領域６５及びこのワード線５１上には、層間絶
縁膜６９が形成されている。この層間絶縁膜６９中に
は、ソース・ドレイン拡散層５４上で開口され、その開
口中にビット線コンタクト５３が設けられている。この
ビット線コンタクト５３はソース・ドレイン拡散層５４
上に直接接続されている。

【００１０】図１４及び図１５に示される従来の半導体
記憶装置では、埋め込み拡散層ストラップ同士のショー
トを防ぐ為に、活性化領域をトレンチに対して斜めに形
成することで埋め込み拡散層ストラップ間の距離を長く
取れる構造としている。すなわち、矢はず模様（herrin
gbone）状に活性領域が形成されている。しかし、最小
加工寸法を０．１μｍとしてこのセル構造を形成した場
合、隣接するトレンチ−トレンチ間の距離は約０．２８
μｍ程度となり、埋め込み拡散層ストラップ同士のショ
ートを引き起こす。従って、微細化には適したレイアウ
トでは無い。また、活性化領域を斜めに形成しているこ
とで活性化領域のパターンが複雑化している為、マスク
作製においても歩留りの低下を招く。さらに、コンタク
トから接続されているトレンチまでの方向は、左上方向
及び右下方向であったり、右上方向及び左下方向であっ
たりして、規則性に劣っている。このために、レイアウ
トが複雑なため製品評価においても評価プログラムの複
雑化が生じる。

【００１１】ここで、最小寸法を１Ｆとすると、図１
４，図１５に示される構造では、１セルあたり６Ｆ²で
形成できる。この従来の技術においては、キャパシタ上
の絶縁膜を形成した後で、スイッチングトランジスタの
ゲート絶縁膜を形成していて、製造工程が多くなってい
る。

【００１２】次に、図１６には、従来の別の例の半導体
記憶装置の上面図が示されていて、ビット線７５とワー
ド線７６とが互いに直交する格子状形状になっていて、
ワード線７６間のビット線７５下にビット線コンタクト
７７が設けられている。隣接する２本のワード線７６間
で各ビット線７５下に、活性層７８が形成されている。
この活性層７８の一端にはトレンチキャパシタ７９が設
けられている。ここで、ワード線７６とビット線コンタ
クト７７の交わる辺のうちの１辺にカラー絶縁膜８０が
ワード線７６直下まで形成されている。このカラー絶縁
膜８０によって、活性層７８は小さいエリアに分割され
ている。この図１６中で“Ｅ-Ｆ”線上での断面図が図
１７に相当する。

【００１３】Ｐ型のシリコンからなる半導体基板８１中
にＮプラス型の複数のプレート拡散層８２が形成されて
いる。この複数のプレート拡散層８２は互いに例えばＮ
型のバンド８３によって連結されて同電位に設定されう
る。この各プレート拡散層８２に達するように半導体基
板８１中に複数のトレンチ８４が設けられている。この
トレンチ８４内には、第１多結晶シリコン層８５が設け
られている。

【００１４】バンド８３の上の半導体基板８１中には、
Ｐ型ウエル８６が形成されている。トレンチ８４内の第
１多結晶シリコン層８５の上部側面には、カラー絶縁膜
８０が形成されている。さらに、第１多結晶シリコン層
８５の上には、トレンチキャパシタ上絶縁膜８７が形成
されている。ここで、カラー絶縁膜８０はトレンチ８４
の一部分の側壁を被覆していて、このカラー絶縁膜８０
で被覆されていないトレンチ８４の側面に第１多結晶シ
リコン層８５が存在している。このトレンチ８４の側面
に存在している第１多結晶シリコン層８５に接続して、
埋め込み拡散層ストラップであるＮプラスの拡散層８８
がウエル８６中に形成されている。この拡散層８８はス
イッチングトランジスタのソース・ドレイン拡散層であ
る。

【００１５】トレンチ８４内で、トレンチキャパシタ上
絶縁膜８７上には、ゲート絶縁膜（図示せず）に側面の
一部を囲われて、第２多結晶シリコン層８９が形成され
ている。この第２多結晶シリコン層８９は、スイッチン
グトランジスタのゲート電極である。半導体基板８１上
には、Ｎプラスの拡散層であるソース・ドレイン拡散層
（活性層）７８が形成され、ゲート絶縁膜によって第２
多結晶シリコン層８９から絶縁分離されている。このソ
ース・ドレイン拡散層７８はスイッチングトランジスタ
のソース・ドレイン拡散層である。

【００１６】第２多結晶シリコン層８９及びソース・ド
レイン拡散層（活性層）７８上には、ＷＳｉ層からなる
ワード線７６、ＳｉＮ層９１が積層されている。ワード
線７６の周囲にはワード線側壁９２が形成されている。
ウエル８６及びこのワード線７６上には、層間絶縁膜９
３が形成されている。この層間絶縁膜９３中には、ソー
ス・ドレイン拡散層７８上で開口され、その開口中にビ
ット線コンタクト７７が設けられている。このビット線
コンタクト７７はソース・ドレイン拡散層７８上に直接
接続されている。

【００１７】図１６及び図１７に示される従来の半導体
記憶装置では、埋め込み拡散層ストラップ同士のショー
トを防ぐ為に、埋め込み拡散層ストラップを向かい合う
隣接するトレンチキャパシタの一方側だけに設け、他方
のトレンチキャパシタ側面をカラー絶縁膜で被覆するこ
とで、埋め込み拡散層ストラップ間のリーク電流の発生
を防止している。このようにレイアウトを単純化したア
レイ構造では、カラー絶縁膜により隣接セル同士の埋め
込みストラップのショートを防いでいる。

【００１８】図１６、図１７に示される構造では、ワー
ド線の幅は約１Ｆで形成される。また、ビット線の幅も
約１Ｆで形成される。ここで、ワード線ピッチは２Ｆで
あり、ビット線ピッチは３Ｆとなっている。活性化領域
においては、ラインとスペースで構成されていて、トレ
ンチキャパシタの片側だけに埋め込みストップノードコ
ンタクトが形成されている。さらにトレンチキャパシタ
の上部領域に沿って、垂直トランジスタのチャネルが形
成されている。活性化領域は、素子分離トレンチとキャ
パシタのカラー絶縁膜で分離されていて、１セルごとに
１つのビット線コンタクトが設けられている。

【００１９】ここでは、トレンチの半分をレジストで覆
った状態で片側に厚い絶縁膜を形成し、トレンチの他方
側には薄い絶縁膜を形成する。そのため、製造工程が多
くなっている。

【００２０】

【発明が解決しようとする課題】以上のような従来の半
導体記憶装置およびその製造方法では、以下の課題が生
じる。

【００２１】図１６及び図１７に示されたような従来技
術では、カラー絶縁膜を形成する際に、最小加工寸法を
Ｆとすると、１Ｆ幅に形成されたトレンチの一部の側壁
をレジストで覆う必要があり、これによりトレンチ内に
膜厚の異なるゲート絶縁膜とカラー絶縁膜を形成する。
トレンチ内の一部をレジストで覆う際に、トレンチ内で
露光すべきレジストの幅に対してレジストの高さが極め
て高い、つまりアスペクト比の非常に高いレジストの露
光を行う必要がある。

【００２２】スイッチングトランジスタを半導体基板上
に形成する通常の構造の場合、最小加工寸法が０．１３
μｍのセルアレイを形成する場合、レジストを０．３μ
ｍ塗布するものとすると、最小加工寸法でパターニング
を行う場合では０．３μｍ／０．１３μｍ＝約２．３程
度のアスペクト比になる。

【００２３】しかし、図１６のセル構造を形成する場
合、トレンチ内のレジストの一部のみを露光する必要が
あるため、最小加工寸法は０．０６５μｍ程度となる。
すなわち、トレンチの半分をレジストで覆っている。ま
た、スイッチングトランジスタのオフ電流の制限から埋
め込み拡散層ストラップは最低でも０．２６μｍ以上の
深さに形成する必要がある。つまりトレンチ内の露光さ
れる一部のレジストのアスペクト比は少なくとも（０．
３μｍ＋０．２６μｍ）／０．０６５μｍ＝約８．６程
度となり通常の約３．５倍の値を取り、パターニングが
非常に困難となる。

【００２４】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、リー
ク電流が生じない微細なトレンチキャパシタを有する半
導体記憶装置を提供することにある。さらに本発明の別
の目的は、少ない製造工程で、リーク電流が生じない微
細なトレンチキャパシタを有する半導体記憶装置の製造
方法を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、この半導体基板中に形成
された複数個のトレンチキャパシタと、このトレンチキ
ャパシタの上にそれぞれ１つずつ形成されたワード線
と、このワード線間の前記半導体基板中の前記トレンチ
キャパシタ間に形成されたシャロートレンチ素子分離領
域と、前記ワード線間の前記半導体基板中に形成された
活性領域と、この活性領域に接続されたビット線コンタ
クトと、このビット線コンタクトに接続され、前記ワー
ド線の上に形成されたビット線とを有する半導体記憶装
置である。

【００２６】さらに、本発明の別の特徴によれば、半導
体基板と、前記半導体基板中に形成された複数のトレン
チキャパシタと、前記半導体基板中に形成され、この複
数のトレンチキャパシタの側面にそれぞれ接続された複
数の接続電極と、この複数の接続電極にそれぞれ接触し
て、前記半導体基板中にそれぞれ設けられた複数のスイ
ッチングトランジスタゲート絶縁膜と、前記複数のトレ
ンチキャパシタ上に形成され、前記複数のスイッチング
トランジスタゲート絶縁膜にそれぞれ接触された複数の
スイッチングトランジスタゲート電極と、前記半導体基
板中に形成され、前記複数のスイッチングトランジスタ
ゲート絶縁膜にそれぞれ接触された複数の活性領域と、
この複数の活性領域に接続された複数のビット線コンタ
クトと、前記複数のトレンチキャパシタの側面のうち
で、前記複数の接続電極が設けられていない側面にそれ
ぞれ形成された複数のシャロートレンチ素子分離領域
と、前記複数のスイッチングトランジスタゲート電極上
に形成され、接続された前記接続電極を同電位に設定す
る複数のワード線と、この複数のワード線に直交して前
記複数のワード線上方に配置され、前記複数のビット線
コンタクトに接続された複数のビット線とを有する半導
体記憶装置である。

【００２７】さらに、本発明の別の特徴によれば、半導
体基板と、第１トレンチキャパシタ側面に形成された第
１不純物領域と、この第１トレンチキャパシタ上に形成
された第１絶縁膜と、この第１絶縁膜上に形成されたス
イッチングトランジスタの第１ゲート電極と、この第１
ゲート電極に面して形成され、前記第１絶縁膜よりも膜
厚が薄い第１ゲート絶縁膜と、この第１ゲート絶縁膜が
形成されていない領域の第１ゲート電極表面上に形成さ
れた第１シャロートレンチ素子分離領域と、前記第１ゲ
ート電極上に形成されたワード線と、前記第１トレンチ
キャパシタに隣接して形成された第２トレンチキャパシ
タ側面に形成された第２不純物領域と、この第２トレン
チキャパシタ上に形成された第２絶縁膜と、この第２絶
縁膜上に形成されたスイッチングトランジスタの第２ゲ
ート電極と、この第２ゲート電極に面して形成され、前
記第２絶縁膜よりも膜厚が薄い第２ゲート絶縁膜と、こ
の第２ゲート絶縁膜が形成されていない領域の第２ゲー
ト電極表面上に形成された第２シャロートレンチ素子分
離領域と、前記第１トレンチキャパシタのスイッチング
トランジスタの第１ゲート電極に接し、前記半導体基板
上に形成され、かつ、前記第２トレンチキャパシタの第
２シャロートレンチ素子分離領域に接するビット線コン
タクト不純物領域とを有する半導体記憶装置である。

【００２８】さらに、本発明の別の特徴によれば、半導
体基板と、前記半導体基板に一定間隔で配列された少な
くとも２つのトレンチと、一つの前記トレンチに一つず
つ接続され、前記半導体基板上に一定間隔に配置された
少なくとも２つの活性化領域と、前記トレンチの一部に
それぞれ形成されたキャパシタと、前記トレンチの一部
の側壁にそれぞれ形成され、拡散層を有するスイッチン
グトランジスタと、一つの前記トレンチと一つの前記活
性化領域を取り囲むシャロートレンチ素子分離領域とを
具備する半導体記憶装置である。

【００２９】さらに、本発明の別の特徴によれば、半導
体基板中に複数のトレンチを形成する工程と、前記トレ
ンチ周囲の前記半導体基板中にプレート拡散層を形成す
る工程と、前記トレンチ内に第１の多結晶シリコンを埋
め込む工程と、前記プレート拡散層の上部よりもその上
端が低くなるように前記第１の多結晶シリコンを部分的
に除去する工程と、前記トレンチ内周囲の一部にカラー
絶縁膜を形成する工程と、前記トレンチ内に第２の多結
晶シリコンを埋め込む工程と、前記カラー絶縁膜の上部
よりも上にその上部が位置するように前記第２の多結晶
シリコンを一部除去する工程と、前記半導体基板中にウ
エル、前記第２の多結晶シリコンに接続される前記半導
体基板中のソース・ドレイン、及び前記半導体基板上の
ソース・ドレイン形成用不純物のドーピングを行う工程
と、前記半導体基板上及び前記トレンチ中に絶縁膜を形
成する工程と、前記トレンチ中にゲート電極を埋め込む
工程と、前記トレンチ毎に接続されているソース・ドレ
イン領域をトレンチの一部を含んで囲むようにシャロー
トレンチ素子分離領域を形成する工程と、前記トレンチ
上にワード線を形成する工程と、前記半導体基板上の前
記ソース・ドレインに接続するように前記ワード線に対
して自己整合的にビット線コンタクトを形成する工程と
を有することを特徴とする半導体記憶装置の製造方法で
ある。

【００３０】

【発明の実施の形態】本発明の実施の形態にかかる半導
体記憶装置を、図１及び図２を用いて説明する。図１に
はＤＲＡＭセルアレイの断面が示される。図２には、こ
の図１の断面がその“Ａ−Ｂ”線上でとられたレイアウ
トを示す平面図である。図１において、例えばＰ型のシ
リコンからなる半導体基板１中に例えばＮプラス型の複
数のプレート拡散層２が形成されている。この複数のプ
レート拡散層２は互いに例えばＮ型のバンド３によって
連結されて同電位に設定されうる。この各プレート拡散
層２は、半導体基板１中に複数設けられたトレンチ４に
接続する位置に設けられている。このトレンチ４内に
は、プレート拡散層２に接する下方の側面にトレンチキ
ャパシタ絶縁膜５が設けられている。このトレンチキャ
パシタ絶縁膜５に接してノード電極となる第１多結晶シ
リコン層６がトレンチ４内に設けられている。

【００３１】バンド３の上の半導体基板１中には、Ｐ型
ウエル７が形成されている。トレンチ４内のトレンチキ
ャパシタ絶縁膜５及び第１多結晶シリコン層６の上の側
面には、カラー絶縁膜８が形成されている。さらに、ト
レンチ４内のトレンチキャパシタ絶縁膜５及び第１多結
晶シリコン層６の上には、第２多結晶シリコン層９が形
成されている。この第２多結晶シリコン層９の上には、
トレンチキャパシタ上絶縁膜１０が形成されている。こ
こで、カラー絶縁膜８はトレンチ４の一部分の側壁を被
覆していて、このカラー絶縁膜８で被覆されていないト
レンチ４の側面に第２多結晶シリコン層９が存在してい
る。このトレンチ４の側面に存在している第２多結晶シ
リコン層９に接続して、例えば埋め込み拡散層ストラッ
プであるＮプラスの拡散層１１がウエル７中に形成され
ている。この拡散層１１はスイッチングトランジスタの
ソース・ドレイン拡散層である。

【００３２】トレンチ４内で、トレンチキャパシタ上絶
縁膜１０上には、第３多結晶シリコン層１２が形成され
ている。この第３多結晶シリコン層１２は、スイッチン
グトランジスタのゲート電極である。この第３多結晶シ
リコン層１２は、ゲート絶縁膜１６に接触していて、こ
のゲート絶縁膜１６によってＮプラスの拡散層１１によ
って絶縁分離されている。ここで、トレンチ４の上部
で、Ｎプラスの拡散層１１が形成されていない側面に
は、ＳＴＩ１３が、カラー絶縁膜８の上から第２多結晶
シリコン層９の一部、トレンチキャパシタ絶縁膜１０の
一部、第３多結晶シリコン層１２の一部に入り込むよう
に形成されている。このＳＴＩ１３の存在により、カラ
ー絶縁膜８の半導体基板１の深さ方向の長さはＮプラス
の拡散層１１が形成されている部分と形成されていない
部分とで異なっている。

【００３３】半導体基板１上には、Ｎプラスの拡散層で
あるソース・ドレイン拡散層（活性層）１４が形成さ
れ、スイッチングトランジスタのゲート絶縁膜１６によ
って、第３多結晶シリコン層１２から絶縁されている。
このソース・ドレイン拡散層１４はスイッチングトラン
ジスタのソース・ドレイン拡散層である。このソース・
ドレイン拡散層１４はＳＴＩ１３によってキャパシタご
とに絶縁分離されている。ソース・ドレイン拡散層１４
上にはゲート絶縁膜１５が設けられている。さらに、第
３多結晶シリコン層１２側面には、ＳＴＩ１３が形成さ
れていない領域では、ゲート絶縁膜１６が形成されてい
る。

【００３４】第３多結晶シリコン層１２上には、ＷＳｉ
層からなるワード線１７、ＳｉＮ層１８が積層されてい
る。ワード線１７の周囲には例えばシリコン窒化膜から
なるワード線側壁２０が形成されている。ＳＴＩ１３及
びこのワード線１７上には、層間絶縁膜２１が形成され
ている。この層間絶縁膜２１中には、ソース・ドレイン
拡散層１４上で開口され、その開口中にビット線コンタ
クト２２が設けられている。このビット線コンタクト２
２が接続されているソース・ドレイン拡散層１４上に
は、絶縁膜は設けられておらず、ビット線コンタクト２
２とソース・ドレイン拡散層１４は直接接続されてい
る。ここで、ビット線コンタクト２２はワード線１７と
自己整合形成されている。このビット線コンタクト２２
はビット線２３に接続されている。

【００３５】このようにして、トレンチ４ごとにトレン
チキャパシタが半導体基板１中に形成されて、その側面
にそれぞれスイッチングトランジスタが形成されてい
る。さらにトレンチキャパシタ上には、ワード線１７が
形成され、各スイッチングトランジスタはＳＴＩ１３で
互いに絶縁されている。さらに、各スイッチングトラン
ジスタにはビット線コンタクト２２がワード線１７に自
己整合的に形成されている。また、各ワード線１７は層
間絶縁膜２１で絶縁分離され、ワード線１７上にはビッ
ト線２３が形成されている。

【００３６】この図１に示された断面の上面図が図２で
あり、図２に示されるように格子状にワード線１７とビ
ット線２３が形成されている。このワード線１７とビッ
ト線コンタクト２２が形成されている領域以外はＳＴＩ
１３が形成されている。さらに、ワード線１７下のビッ
ト線コンタクト２２が形成されていない領域側の一部に
もＳＴＩ１３が形成されている。トレンチ４は、ワード
線１７とビット線２３の交差部分に設けられ、その一部
は、ビット線２３に沿ってビット線２３の下に交差部分
から延長して形成されている。

【００３７】このＤＲＡＭセルアレイは、１セルを構成
するトレンチとそれに接続される活性化領域を、１セル
毎にＳＴＩで囲むことにより、単純なパターニングによ
り６Ｆ²のセル構造を実現する。なお、図１及び図２に
示されるようにワード線の左側にビット線コンタクトが
配置されているが、逆にワード線の右側にコンタクトが
配置されていてもよい。この場合、トレンチ端部はワー
ド線に対して、右側のビット線下に一部が突出する形状
となる。

【００３８】ここで、図２に示される構造で下層の第１
多結晶シリコン層の幅は約１．５Ｆで形成することがで
きる。さらに、トレンチキャパシタ上部の第３多結晶シ
リコン層に隣接するＳＴＩの幅は約１Ｆで形成すること
ができ、微細な半導体記憶装置を提供できる。このよう
な形状の半導体記憶装置とすることで、拡散層のストラ
ップでのリーク電流発生を防止できる。

【００３９】ここで、トレンチ内にカラー絶縁膜が設け
られて、トレンチ上部絶縁膜と第２多結晶シリコン層と
の間にストラップとなる領域によって、Ｎプラスの拡散
層１１との間で、コンタクトが取れた上で、隣接するス
イッチングトランジスタ同士のショートを防止できる。

【００４０】１セルを形成する１トランジスタ、１キャ
パシタを１セル毎にＳＴＩで分離し、隣接するトレンチ
キャパシタとスイッチングトランジスタを接続する埋め
込み拡散層ストラップ同士のショートを防ぎ、比較的容
易にセルの集積度を向上させる事ができる。

【００４１】次に、本実施の形態の半導体記憶装置の製
造工程を説明する。まず、図３に示されるように、半導
体基板１表面に下方側にＳｉＯ₂膜３０及びその上にＳ
ｉＮ膜３１を堆積して、フォトレジスト（図示せず）を
マスクとしてトレンチ形成予定領域のＳｉＯ₂膜３０及
びＳｉＮ膜３１を異方性エッチング、例えばドライエッ
チングにて除去し、トレンチ形成用のホールパターンを
形成後、フォトレジストをアッシング（灰化処理）に
て、除去する。

【００４２】これらをマスク材として異方性エッチン
グ、例えばドライエッチングを用いて半導体基板１中に
トレンチ４を形成する。

【００４３】次に、図４に示されるように、例えばＡｓ
をドーピングしたＳｉＯ₂（ＡｓＤｏｐｅｄＳｉｌｉ
ｃａｔｅＧｌａｓｓ：ＡＳＧ）３２を埋め込む。

【００４４】次に、図５に示されるように、レジスト
（図示せず）を埋め込み、エッチングによって第１の深
さまで掘り下げる。

【００４５】次に、図６に示されるように、その後に加
熱して、半導体基板１中に熱拡散により、第１の深さに
プレート拡散層２を形成する。ここで、第１の深さは必
要なキャパシタ容量を得るのに必要な深さ分だけになる
よう設定する。さらにこの第１の深さは、埋め込み拡散
層との寄生トランジスタが生じた場合の電荷の流出を起
さず、さらにスイッチングトランジスタのショートチャ
ネル効果による電荷のリークを起さないだけの十分な深
さとすることも必要である。

【００４６】次に、図７に示されるようにＡＳＧ３２を
剥離し、トレンチキャパシタの絶縁膜５を堆積させる。
この半導体基板内に形成されるトレンチの深さは約８μ
ｍ程度以上とすることができる。

【００４７】次に、図８に示されるように第１多結晶シ
リコン層６をトレンチ４内に埋め込み、プレート拡散層
が形成される深さである第２の深さまで第１多結晶シリ
コン層６を等方性エッチングにて、掘り下げる。この第
２の深さは、第１多結晶シリコン層６の上端（ノード電
極の上端）となるために、プレート拡散層の上端よりも
低い位置になる。さらに、第１の多結晶シリコン層６を
埋め込んだ際に形成されるトレンチ中央部のシーム（空
洞）の上になるような下限をこの第２の深さは持つ。こ
の第１の多結晶シリコン層６の上端の位置である第２の
深さと第１の多結晶シリコン層６の下端の位置との間の
距離で、キャパシタの容量が設定される。

【００４８】次に絶縁膜を堆積させて、異方性エッチン
グを行い、レジスト（図示せず）を埋め込んだ後にエッ
チングを行うことで第３の深さまでカラー絶縁膜８を形
成する。この第３の深さは、カラー絶縁膜の上端となる
ため、プレート拡散層と埋め込みストラップの間で寄生
トランジスタによるリーク電流が発生し得ないだけの深
さが必要である。

【００４９】次に、図９に示されるように第２多結晶シ
リコン層９を埋め込み、第４の深さまで掘り下げること
でトレンチ４内にキャパシタを形成する。この第４の深
さとカラー絶縁膜８の上端との間の距離によってスイッ
チングトランジスタの拡散層の長さとキャパシタとのコ
ンタクトの領域であるチャネル長が決まり、このチャネ
ル長にキャパシタとスイッチングトランジスタの間の接
続抵抗が依存する。従って、半導体記憶装置の特性上、
コンタクトの領域の面積を決める第４の深さの制御は重
要である。すなわち、ショートチャネル効果が生じない
ように例えば約２７０ｎｍ以上の深さより深く形成す
る。この第４の深さは、第２の多結晶シリコン層９の上
端となるために、この深さの制限としては、カラー絶縁
膜の上端（第３の深さ）よりも上に位置する必要があ
る。さらに、この第４の深さはキャパシタ上絶縁膜を形
成した後でも、埋め込み拡散層との接続でオープンとな
る高抵抗の不良が発生しない程度の深さが必要である。
また、第２の多結晶シリコン層９からの不純物固層拡散
により形成される埋め込み拡散層の位置がスイッチング
トランジスタのショートチャネル効果によるリークが起
こりえないだけの深さとして第４の深さを設定する必要
もある。

【００５０】次に、トレンチ形成のマスクとしたＳｉＯ
₂膜３０及びＳｉＮ膜３１を等方性エッチング、例え
ば、ウエットエッチングにより剥離し、埋め込みストラ
ップ用不純物層であるＮプラスの拡散層１１を第２多結
晶シリコン層９から半導体基板１中へ不純物を拡散させ
ることで導入して形成する。カラー絶縁膜８が形成され
ていない第２多結晶シリコン層９が半導体基板１と接触
する領域には、トレンチキャパシタ内の例えばＡｓなど
の不純物が加熱を施されて自己整合的にウエル７内へ拡
散することでＮプラス拡散層１１が形成される。このよ
うにＮプラス拡散層形成にあたってはマスクを不要とし
ていて、カラー絶縁膜８に対して自己整合的に形成され
る。

【００５１】次に、熱酸化により、キャパシタ上部絶縁
膜１０、ゲート絶縁膜１５、及びスイッチングトランジ
スタのゲート絶縁膜（図示せず）を露出面に形成する。
ここで、キャパシタ上部絶縁膜１０は第２多結晶シリコ
ン層９の上に形成され、ゲート絶縁膜１５，１６は半導
体基板１上面に形成され、スイッチングトランジスタの
ゲート絶縁膜はトレンチ４の露出面上に形成される。こ
のとき、第２多結晶シリコン層９は多量の不純物を含ん
でいる為、トレンチキャパシタ上部にはスイッチングト
ランジスタのゲート酸化膜よりも厚い酸化膜であるトレ
ンチ上部絶縁膜１０が形成される。このトレンチ上部絶
縁膜１０はトレンチキャパシタとトレンチ上のゲート電
極との間に形成され、トレンチキャパシタ上部蓄積ノー
ドとトレンチ上部内のゲート多結晶シリコン層とを分離
絶縁する。

【００５２】なお、不純物の含有量が多いほど、酸化速
度が速い。ここで、第２多結晶シリコン層９が多くの不
純物を含有しているのは、キャパシタとして機能する際
に、小抵抗で動作できるようにするためである。なお、
第１多結晶シリコン層６も第２多結晶シリコン層９同様
に小抵抗で動作させるため、同様に多くの不純物を含ん
でいる。また、この際、トレンチ側壁にフッ素イオンを
イオンインプラによって注入することで、スイッチング
トランジスタのゲート絶縁膜を形成する領域の絶縁膜の
成長を抑制する、もしくはトレンチキャパシタ上部絶縁
膜１０を形成する領域に砒素もしくは燐をイオン注入す
ることでトレンチキャパシタ上部絶縁膜１０の成長を促
してもよい。または、両方の不純物をそれぞれ添加して
もよい。フッ素を添加することで、酸化速度を低下させ
て、膜厚を薄く形成すべき領域で、所望の厚さの絶縁膜
を形成できる。

【００５３】トレンチ上部絶縁膜１０はその厚さとし
て、スイッチングトランジスタのゲートとトレンチキャ
パシタの多結晶シリコンとの間での電流リークを起さな
い程度の厚さにする。ここで、スイッチングトランジス
タのゲート絶縁膜は薄く形成し、キャパシタ上の絶縁膜
は厚くする。すなわち、スイッチングトランジスタの動
作上の障害とならないようにゲート絶縁膜は薄く形成す
ることが望ましい。

【００５４】次に、カラー絶縁膜８の底部付近の深さの
半導体基板１中に、隣接するプレート拡散層２を連結す
るバンド３を形成する。次に、例えばＰ型のシリコンか
らなる半導体基板１中にウエル形成のためのイオン注入
を行う。

【００５５】次に、ビット線コンタクトとなるチャネル
の不純物ドーピングを行い、ソース・ドレイン拡散層１
４を形成する。

【００５６】次に、図１１に示されるように、トレンチ
キャパシタ上部絶縁膜１０及びスイッチングトランジス
タのゲート絶縁膜に囲まれたトレンチ４内に第３多結晶
シリコン層１２を埋め込む。

【００５７】次に、図１２に示されるように、ソース・
ドレイン拡散層１４、Ｎプラス拡散層１１及び第３多結
晶シリコン層１２のパターニングを行い、一つのトレン
チとそれに接続されているソース・ドレイン領域１４を
トレンチの一部を含んで取り囲むようにＳＴＩ１３を形
成する。このようにＮプラス拡散層１１、ゲート絶縁膜
１６、キャパシタ上絶縁膜１０、第２多結晶シリコン層
９、第３多結晶シリコン層１２、ウエル７、ソース・ド
レイン拡散層１４、及びゲート絶縁膜１５が一部除去さ
れる。ここで、ＳＴＩの深さの制限としては、埋め込み
拡散層であるＮプラス拡散層１１よりも深いＳＴＩとし
て形成する必要がある。もし、埋め込み拡散層よりも浅
い位置までしかＳＴＩが形成されていない場合、隣接す
る埋め込み拡散層間でのショートを防止できない。次
に、第３多結晶シリコン層１２及びＳＴＩ１３を第５の
高さまでケミカルメカニカルポリッシュ（ＣＭＰ）方法
を用いて,エッチングする。

【００５８】次に、図１３に示されるように例えばＷＳ
ｉ層（ワード線）１７及びＳｉＮ層１８を堆積させ、ワ
ード線のパターニングを行う。ここで、第５の深さは、
ＳＴＩ形成領域に酸化膜を埋め込んだ際に、第３の多結
晶シリコン層１２上にも酸化膜が堆積されているため、
これを完全に除去できるだけ深さまでＣＭＰ処理が必要
である。

【００５９】次に、図１に示されるようにエッチングを
施すことでワード線１７を形成する。次にＳｉＮ層１８
を堆積し、エッチングすることでワード線側壁２０を形
成し、層間絶縁膜２１を堆積した後にビット線２３に接
続されるビット線コンタクト２２を形成する。このと
き、ビット線コンタクトが形成される領域のゲート絶縁
膜１５は除去されて、ソース・ドレイン領域１４が露出
する。露出してソース・ドレイン領域１４と層間絶縁膜
２１上にビット線２３を形成し、ビット線とソース・ド
レイン領域１４は自己整合的に接続される。ここで、ト
レンチキャパシタ間では、半導体基板上にシリコン酸化
膜が形成され、その上に多結晶シリコン層、ＷＳｉ層、
ＳｉＮ層が順次積層されている。このようにワード線に
対して自己整合的にビット線コンタクトが形成される。

【００６０】このように形成された半導体記憶装置を、
メモリセルごとにテストを行う。こうして、規則性のあ
るトレンチキャパシタ配置とすることで、マスクの製造
も容易であり、製造の際の歩留まりが向上し、さらには
テスト時間の短縮により製造時間の短縮が図られる。す
なわち、トレンチキャパシタと活性化領域が同じ位置関
係であることから、テストパターンをも簡略化できる。

【００６１】また、１セルを一つずつ分離しているＳＴ
Ｉを形成する際、ソース・ドレイン領域のフォトリソグ
ラフィ工程でパターニングすることによって、単純な形
状のパターンと製造工程により１セル毎の分離が可能で
ある。

【００６２】本実施の形態は、ＤＲＡＭに限らず、ＤＲ
ＡＭ混載ロジック半導体集積回路や擬似ＳＲＡＭなどに
も適用できる。

【００６３】

【発明の効果】本発明によれば、リーク電流が生じない
微細なトレンチキャパシタを有する半導体記憶装置を提
供できる。さらに本発明によれば、少ない製造工程で、
リーク電流が生じない微細なトレンチキャパシタを有す
る半導体記憶装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体記憶装置の
構造を示す断面図。

【図２】本発明の実施の形態に係る半導体記憶装置の
構造を示す上面図。

【図３】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図４】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図５】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図６】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図７】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図８】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図９】本発明の実施の形態に係る半導体記憶装置の
製造方法の一工程を示す断面図。

【図１０】本発明の実施の形態に係る半導体記憶装置
の製造方法の一工程を示す断面図。

【図１１】本発明の実施の形態に係る半導体記憶装置
の製造方法の一工程を示す断面図。

【図１２】本発明の実施の形態に係る半導体記憶装置
の製造方法の一工程を示す断面図。

【図１３】本発明の実施の形態に係る半導体記憶装置
の製造方法の一工程を示す断面図。

【図１４】従来の半導体記憶装置の一例の構造を示す
上面図。

【図１５】従来の半導体記憶装置の一例の構造を示す
断面図。

【図１６】従来の半導体記憶装置の他の例の構造を示
す上面図。

【図１７】従来の半導体記憶装置の他の例の構造を示
す断面図。

【符号の説明】

１Ｐ型半導体基板２Ｎプラスプレート拡散層３バンド４トレンチ５キャパシタ絶縁膜６第１多結晶シリコン層７ウエル８カラー絶縁膜９第２多結晶シリコン層１０キャパシタ上絶縁膜１１Ｎプラスの拡散層１２第３多結晶シリコン層１３ＳＴＩ１４ソース・ドレイン拡散層（活性層）１５、１６ゲート絶縁膜１７ワード線１８ＳｉＮ層２０ワード線側壁２１層間絶縁膜２２ビット線コンタクト２３ビット線３０ＳｉＯ₂膜３１ＳｉＮ膜３２ＡｓをドーピングしたＳｉＯ₂（ＡＳＧ）

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板中に形成された複数個のトレンチキャパ
シタと、このトレンチキャパシタの上にそれぞれ１つずつ形成さ
れたワード線と、このワード線間の前記半導体基板中の前記トレンチキャ
パシタ間に形成されたシャロートレンチ素子分離領域
と、前記ワード線間の前記半導体基板中に形成された活性領
域と、この活性領域に接続されたビット線コンタクトと、このビット線コンタクトに接続され、前記ワード線の上
に形成されたビット線とを有することを特徴とする半導
体記憶装置。
【請求項２】半導体基板と、前記半導体基板中に形成された複数のトレンチキャパシ
タと、前記半導体基板中に形成され、この複数のトレンチキャ
パシタの側面にそれぞれ接続された複数の接続電極と、この複数の接続電極にそれぞれ接触して、前記半導体基
板中にそれぞれ設けられた複数のスイッチングトランジ
スタゲート絶縁膜と、前記複数のトレンチキャパシタ上に形成され、前記複数
のスイッチングトランジスタゲート絶縁膜にそれぞれ接
触された複数のスイッチングトランジスタゲート電極
と、前記半導体基板中に形成され、前記複数のスイッチング
トランジスタゲート絶縁膜にそれぞれ接触された複数の
活性領域と、この複数の活性領域に接続された複数のビット線コンタ
クトと、前記複数のトレンチキャパシタの側面のうちで、前記複
数の接続電極が設けられていない側面にそれぞれ形成さ
れた複数のシャロートレンチ素子分離領域と、前記複数のスイッチングトランジスタゲート電極上に形
成され、接続された前記接続電極を同電位に設定する複
数のワード線と、この複数のワード線に直交して前記複数のワード線上方
に配置され、前記複数のビット線コンタクトに接続され
た複数のビット線とを有することを特徴とする半導体記
憶装置。
【請求項３】前記ビット線コンタクトは、ワード線間に
設けられ、そのワード線間でビット線下には、シャロー
トレンチ素子分離領域が形成されていることを特徴とす
る請求項１又は２いずれか１項記載の半導体記憶装置。
【請求項４】前記トレンチキャパシタは、ビット線コン
タクトが形成されていない方向へビット線下で前記ワー
ド線下から、突出して形成されていることを特徴とする
請求項１乃至３いずれか1項記載の半導体記憶装置。
【請求項５】前記複数のトレンチキャパシタの上部周囲
にそれぞれ設けられた複数のカラー絶縁膜と、前記複数のトレンチキャパシタ下部周囲にそれぞれ設け
られた複数の埋め込みプレートと、前記半導体基板中に設けられ、この複数の埋め込みプレ
ートを接続するバンド層とをさらに有することを特徴と
する請求項１乃至４いずれか１項記載の半導体記憶装
置。
【請求項６】半導体基板と、第１トレンチキャパシタ側面に形成された第１不純物領
域と、この第１トレンチキャパシタ上に形成された第１絶縁膜
と、この第１絶縁膜上に形成されたスイッチングトランジス
タの第１ゲート電極と、この第１ゲート電極に面して形成され、前記第１絶縁膜
よりも膜厚が薄い第１ゲート絶縁膜と、この第１ゲート絶縁膜が形成されていない領域の第１ゲ
ート電極表面上に形成された第１シャロートレンチ素子
分離領域と、前記第１ゲート電極上に形成されたワード線と、前記第１トレンチキャパシタに隣接して形成された第２
トレンチキャパシタ側面に形成された第２不純物領域
と、この第２トレンチキャパシタ上に形成された第２絶縁膜
と、この第２絶縁膜上に形成されたスイッチングトランジス
タの第２ゲート電極と、この第２ゲート電極に面して形成され、前記第２絶縁膜
よりも膜厚が薄い第２ゲート絶縁膜と、この第２ゲート絶縁膜が形成されていない領域の第２ゲ
ート電極表面上に形成された第２シャロートレンチ素子
分離領域と、前記第１トレンチキャパシタのスイッチングトランジス
タの第１ゲート電極に接し、前記半導体基板上に形成さ
れ、かつ、前記第２トレンチキャパシタの第２シャロー
トレンチ素子分離領域に接するビット線コンタクト不純
物領域とを有することを特徴とする半導体記憶装置。
【請求項７】半導体基板と、前記半導体基板に一定間隔で配列された少なくとも２つ
のトレンチと、一つの前記トレンチに一つずつ接続され、前記半導体基
板上に一定間隔に配置された少なくとも２つの活性化領
域と、前記トレンチの一部にそれぞれ形成されたキャパシタ
と、前記トレンチの一部の側壁にそれぞれ形成され、拡散層
を有するスイッチングトランジスタと、一つの前記トレンチと一つの前記活性化領域を取り囲む
シャロートレンチ素子分離領域とを具備することを特徴
とする半導体記憶装置。
【請求項８】前記キャパシタは、そのキャパシタ下部周
囲の前記半導体基板中に設けられたプレート拡散層と、このプレート拡散層の上部に接続し、かつ隣接する前記
キャパシタ周囲に設けられた前記プレート拡散層に接続
する導電層と、前記プレート拡散層と前記スイッチングトランジスタの
拡散層の間のキャパシタ周囲に設けられたカラー絶縁膜
とをさらに有することを特徴とする請求項７記載の半導
体記憶装置。
【請求項９】半導体基板中に複数のトレンチを形成する
工程と、前記トレンチ周囲の前記半導体基板中にプレート拡散層
を形成する工程と、前記トレンチ内に第１の多結晶シリコンを埋め込む工程
と、前記プレート拡散層の上部よりもその上端が低くなるよ
うに前記第１の多結晶シリコンを部分的に除去する工程
と、前記トレンチ内周囲の一部にカラー絶縁膜を形成する工
程と、前記トレンチ内に第２の多結晶シリコンを埋め込む工程
と、前記カラー絶縁膜の上部よりも上にその上部が位置する
ように前記第２の多結晶シリコンを一部除去する工程
と、前記半導体基板中にウエル、前記第２の多結晶シリコン
に接続される前記半導体基板中のソース・ドレイン、及
び前記半導体基板上のソース・ドレイン形成用不純物の
ドーピングを行う工程と、前記半導体基板上及び前記トレンチ中に絶縁膜を形成す
る工程と、前記トレンチ中にゲート電極を埋め込む工程と、前記トレンチ毎に接続されているソース・ドレイン領域
をトレンチの一部を含んで囲むようにシャロートレンチ
素子分離領域を形成する工程と、前記トレンチ上にワード線を形成する工程と、前記半導体基板上の前記ソース・ドレインに接続するよ
うに前記ワード線に対して自己整合的にビット線コンタ
クトを形成する工程とを有することを特徴とする半導体
記憶装置の製造方法。
【請求項１０】前記プレート拡散層を形成する工程の後
で、形成されるカラー絶縁膜は前記プレート拡散層の最
上部よりも深い位置まで形成されることを特徴とする請
求項９記載の半導体記憶装置の製造方法。
【請求項１１】前記シャロートレンチ素子分離領域は、
前記半導体基板上のソース・ドレイン及び前記ゲート電
極をパターニングし、一部を除去した部分に形成するこ
とを特徴とする請求項９又は１０いずれか１項記載の半
導体記憶装置の製造方法。
【請求項１２】前記トレンチ中に絶縁膜を形成する工程
において、第２の多結晶シリコン中に、砒素又はリンを
イオン注入し、その後に酸化を行う工程をさらに有する
ことを特徴とする請求項１０乃至１２いずれか１項記載
の半導体記憶装置の製造方法。
【請求項１３】前記トレンチ中に絶縁膜を形成する工程
において、前記トレンチ側壁にフッ素イオンを注入した
後で、酸化を行ってゲート絶縁膜を形成する工程をさら
に有することを特徴とする請求項１０乃至１２いずれか
１項記載の半導体記憶装置の製造方法。