EP1030360A2 - Elektrische Teststruktur auf einem Halbleitersubstrat und Testverfahren - Google Patents

Elektrische Teststruktur auf einem Halbleitersubstrat und Testverfahren Download PDF

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EP1030360A2
EP1030360A2 EP00101693A EP00101693A EP1030360A2 EP 1030360 A2 EP1030360 A2 EP 1030360A2 EP 00101693 A EP00101693 A EP 00101693A EP 00101693 A EP00101693 A EP 00101693A EP 1030360 A2 EP1030360 A2 EP 1030360A2
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EP
European Patent Office
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transistors
transistor
polysilicon
layer
terminal
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Withdrawn
Application number
EP00101693A
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English (en)
French (fr)
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EP1030360A3 (de
Inventor
Gerd Lichter
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1030360A2 publication Critical patent/EP1030360A2/de
Publication of EP1030360A3 publication Critical patent/EP1030360A3/de
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Definitions

  • the invention relates to an electrical test structure in a integrated circuit, especially in a DRAM circuit with trench capacitors, as well as a test procedure.
  • a large number of process steps are necessary for producing an integrated circuit on a semiconductor substrate.
  • a number of process steps that serve to generate a specific (sub) structure of the circuit is referred to as a module; Examples of this are modules for forming isolation trenches in the substrate, for forming a transistor or for forming a capacitor.
  • Monitor wafers “(additional wafers on which the complete circuit is not produced), or the wafers with the partially completed circuits themselves can be used.
  • optical or electrical test methods can be used, the circuit itself or its own test structures being evaluated.
  • the present invention relates to a test method and Test structure, particularly in the manufacture of DRAM memories with trench capacitors and a polysilicon strip (Surface strap) as an electrical connection between Selection transistor and capacitor can be used and on this Example will be explained in more detail.
  • the essential steps the manufacturing process or the relevant process module for the type of memory cell mentioned are in the figures 5 to 8. It is provided (see Figure 5) in a semiconductor substrate 1 a trench 2 for a capacitor to form the wall in the lower section with a Capacitor dielectric 3 and in the upper section with a thicker insulation collar 4 is provided and with doped Polysilicon 5a, 5b is filled as a storage electrode.
  • An isolation trench 6 is formed which partially covers the trench overlapped and filled with TEOS, for example.
  • the Isolation trench serves in particular to isolate one neighboring memory cell, which is a mirror image of the shown in Figure 5 connects to the right side. Adjacent the selection transistor then becomes the capacitor trench 2 educated.
  • a so-called gate stack is placed on a gate oxide 7 consisting in particular of n-doped polysilicon 8, one further conductive layer 9 arranged thereon (for example WSi or another silicide) and a top insulation layer 10 (for example made of silicon oxide or nitride).
  • an isolating Spacer 11 preferably made of the material of the cover insulation layer generated and the S / D regions 12 of the transistor are implanted. Possibly.
  • the spacer can be made in two parts be formed, after the first partial spacer in known How to implant LDD areas. This is the selection transistor the memory cell completed. Below a silicon nitride layer 13 is applied. Preferably their thickness is in the range of 20 to 30nm.
  • the further method provides (see FIG. 6) to use a photomask to remove the nitride layer 13 again at the points where the Surface straps "for the electrical connection between the selection transistor and the capacitor are to be formed.
  • etching is carried out into the upper region of the trench capacitor and in particular the thick insulation collar is removed to a predetermined depth, so that contact with the capacitor is also made possible here.
  • the photomask The etching process used (for example using CHF 3 / CF 4 as well as oxygen and argon) also grips the top insulation layer 10 and the side wall spacer 11 of the gate layer.
  • Stack so that there is a risk of exposing the doped polysilicon 8 of the word line
  • an implantation is carried out, in particular with BF 2 ions, so that the remaining nitride 13 acts as a doping mask the photo mask.
  • free lying silicon is p-doped - i.e. the area of the capacitor filling and the neighboring S / D area - while hardly any B + ions are deposited in exposed silicon oxide.
  • undoped polysilicon 14 is applied and p-doped in sections by means of diffusion out of the underlying doped silicon and polysilicon.
  • the polysilicon 14 fills the hole formed in the trench, its thickness is preferably 50 to 100 nm.
  • the undoped polysilicon 14 is removed using a KOH etching or another suitable selective etching which does not attack the p + -doped polysilicon sections 14 ′ produced in this way (see FIG. 7).
  • n-doped polysilicon 8 of the gate will also be attacked and removed.
  • p - -doped silicon as a gate component would be attacked by the etchant. This leads to the failure of the selection transistor (and thus of the memory cell), since a cavity then forms over the gate oxide and the transistor cannot be switched It has been shown that the failing cells are mostly statistically distributed and correlations exist not only with one but with several preceding process steps.
  • the object of the present invention is therefore a test method and specify a test structure that has an inline control, i.e. enable process monitoring. This object is achieved through the features of the claims 1 and 5 solved.
  • the test structure has at least two transistors with S / D regions connected in series, which are produced in the same way as the selection transistor. They therefore have a gate stack with n-doped or p - doped polysilicon and at least one insulating sidewall spacer.
  • the first and the last S / D region of the transistor row can be connected from the outside via a first or second connection.
  • the gates can also be connected.
  • the test method provides for further processing of this test structure in accordance with the module for generating the surface strip explained at the beginning.
  • the explained nitride layer is therefore applied and structured with the photomask.
  • the openings of the photomask extend in the area of the test structure at least over the areas of the transistors in which openings are also present in the cell field for the corresponding transistors.
  • the openings in the area of the test structure are preferably larger, so that quasi Worst-case "conditions for the transistor, namely a more extensive etching attack, are created.
  • the process is continued as described at the beginning and a surface strap is formed.
  • the gates are attached to the normally off "transistors are applied to a potential which corresponds to an open state of the transistors.
  • the current flowing between the first and second connection of the test structure is measured Current flows or the resistance rises sharply, in other words if at least one transistor in the series is not switchable, this allows a conclusion to be drawn about a KOH attack
  • one off current "of a transistor for example in a memory cell
  • On-current is in the range 10-100 ⁇ A.
  • the current is at On conditions "therefore several orders of magnitude lower than with a faultless process.
  • the test structure takes up little space.
  • the active areas of the transistors can be arranged linearly be, i.e. a continuous strip of crystalline silicon represent who in given areas to form the S / D areas is doped and possibly additionally siliconized (with TiSi or similar) can be.
  • the gates of the transistors each run across these strips, preferably a continuous word line becomes meandering (in the broadest Zigzag) over the active area, the active according to the number of transistors to be formed crosses.
  • the crystalline silicon is covered by an isolation area (for example shallow trench isolation).
  • the crystalline silicon strip is at one end the first port and at the other end to the second port Mistake.
  • transistors in the series depends of the given boundary conditions, in particular the available space. For example, it makes sense 4-5 transistors to get a reliable test result. More transistors are also conceivable.
  • Figure 1 A simple and space-saving structure is provided by a strip of crystalline silicon 20 as an active area of the transistors and a meandering one above it Word line 24 formed.
  • the course of the word line 24 corresponds a rectangular function.
  • the supervision shows a stripe-shaped crystalline silicon region 20 as an active region, that of an isolation region 21 on the substrate surface is surrounding.
  • the silicon region 20 has a first one Port 22 and a second port 23. Between these The silicon area is connected by a continuous Word line 24 crossed several times.
  • Figure 2 shows a section through a section of the test structure along the dotted line S in Figure 1.
  • Die Transistors are used in the same way and at the same time the selection transistors in the cell array, the word line consists of n-doped polysilicon 81, one Silicide 91 (especially WSi) of the insulating gate cover 101 and lateral insulating spacers 111.
  • the gate oxide below of the n-doped silicon was not shown here.
  • the S / D regions 121 are implanted simultaneously with the implantation of the selection transistors. The so The generated test structure is subjected to the process module explained.
  • a nitride layer 131 is therefore deposited over the entire surface and applied a photomask.
  • the photomask has an opening within that shown in Figure 1, dash-dotted area 30.
  • the intersection line S lies completely within this area 30 so the mask here is removed and is not visible in Figure 2.
  • the opening 30 can also be smaller, it only has to at least the corresponding one for each transistor of the test structure Area exposed like a transistor in the cell array, at least one edge of the gate and part of the S / D area overlap. By in this embodiment much larger opening 30 becomes a possible KOH attack safely detected.
  • the mask opening also extends 30 continuously across all transistors, as in the figure 1 shown.
  • Figure 3 it is the explained etching process for removing the Nitride layer 131 - and for the lateral exposure of the S / D area in cell field - performed.
  • the silicon substrate is not attacked.
  • the gate cover In the test structure thinned the gate cover.
  • the p-implantation is explained performed and an undoped polysilicon layer 141 is upset.
  • the temperature step for diffusion is performed so that the undoped polysilicon layer 141 is p-doped in sections and sections 141 'are formed become.
  • the nitride layer serving as a diffusion barrier except for any (due to the anisotropy of the etching process caused) Spacer removed.
  • the subsequent implantation but does not deposit the p-type dopant evenly over the entire surface, but depending on underlying Material. Therefore, diffusion does not become one continuous p-doped polysilicon layer 141 'is formed.
  • Figure 4 using a KOH-containing etching solution, the undoped Polysilicon 141 selective to those by diffusion doped portions 141 'removed. Is due to previous processes the n-polysilicon 81 of the is no longer sufficiently isolated, it can be detached, as in the left transistor indicated in Figure 4. A cavity H is formed here. This transistor is no longer above the gate potential switchable.
  • a potential 1 is applied to the word line 24, which corresponds to a conductive state of the transistors, and the resistance present between the first connection 22 and the second connection 23 is determined. If this resistance meets the specifications of the transistor series, a KOH attack in the test structure is impossible. Because the test structure worst case "conditions were exposed, a KOH attack can be excluded with great certainty in the cell field.
  • the principle of the test method and the test structure can also be used to generally detect an intentional or unwanted undercut (removal of the polysilicon).
  • normally-off "transistors cause an undercut in at least one of the transistors then a high resistance in systems with a potential (the On "corresponds to) to the gates normally-on "transistors, an undercut in all transistors causes a low resistance even when a transistor is applied Off "potentials to the gates.
  • the steps coordinated with the memory cell production in particular the nitride layer, the undoped polysilicon layer, outdiffusion or implantation) are not necessary. If the generation of the cavity H is desired, it is medium of the etching process through the opening (30) of the photomask creates a suitable access to the lower polysilicon layer.

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Abstract

Die Teststruktur weist eine Transistorreihe von mindestens zwei Transistoren auf, wobei die S/D-Gebiete der Transistoren in Reihe geschaltet sind und das erste und das letzte S/D-Gebiet der Reihe anschließbar sind. Ein eventuelle Anätzung des Gate-Polysiliziums kann durch Messen des Widerstandes zwischen den Anschlüssen (22, 23) bei geeignetem Gatepotential festgestellt werden. Die Erfindung ermöglicht insbesondere eine in-situ-Kontrolle eines KOH-Angriffs auf das n-dotierte Gate-Polysilizium in einer DRAM-Speicherzelle. <IMAGE>

Description

Die Erfindung betrifft eine elektrische Teststruktur in einer integrierten Schaltung, insbesondere in einer DRAM-Schaltung mit Grabenkondensatoren, sowie ein Testverfahren.
Für die Herstellung einer integrierten Schaltung auf einem Halbleitersubstrat sind eine Vielzahl von Prozeßschritten notwendig. Eine Anzahl von Prozeßschritten, die der Erzeugung einer bestimmten (Teil-) Struktur der Schaltung dienen, wird als Modul bezeichnet; Beispiel hierfür sind Module zur Bildung von Isolationsgräben im Substrat, zur Bildung eines Transistors oder zur Bildung eines Kondensators. Zur Identifikation von Fehlerquellen ist es notwendig, einzelne Prozeßschritte oder komplette Module in geeigneter Weise zu überprüfen, ob vorgegebene Spezifikationen eingehalten werden. Dabei können sog.
Figure 00010001
Monitorscheiben" (zusätzliche Wafer, auf denen nicht die komplette Schaltung hergestellt wird), oder die Wafer mit den teilweise fertiggestellten Schaltungen selbst verwendet werden. Unter anderen können optische oder elektrische Testverfahren eingesetzt werden, wobei die Schaltung selbst oder eigene Teststrukturen ausgewertet werden.
Die vorliegende Erfindung betrifft ein Testverfahren und eine Teststruktur, die insbesondere bei der Herstellung von DRAM-Speichern mit Grabenkondensatoren und einem Polysilizium-Streifen (Surface-Strap) als elektrische Verbindung zwischen Auswahltransistor und Kondensator einsetzbar sind und an diesem Beispiel näher erläutert werden. Die wesentlichen Schritte des Hersteilverfahrens bzw. des hier relevanten Prozeßmoduls für den genannten Speicherzellentyp sind in den Figuren 5 bis 8 dargestellt. Es ist vorgesehen (siehe Figur 5), in einem Halbleitersubstrat 1 einen Graben 2 für einen Kondensator zu bilden, dessen Wand im unteren Abschnitt mit einem Kondensatordielektrikum 3 und im oberen Abschnitt mit einem dickeren Isolationskragen 4 versehen ist und der mit dotiertem Polysilizium 5a, 5b als Speicherelektrode aufgefüllt ist. Ein Isolationsgraben 6 wird gebildet, der den Graben teilweise überlappt und beispielsweise mit TEOS gefüllt ist. Der Isolationsgraben dient insbesondere der Isolation zu einer benachbarten Speicherzelle, die sich spiegelbildlich an die in Figur 5 dargestellte an der rechten Seite anschließt. Benachbart zum Kondensatorgraben 2 wird dann der Auswahltransistor gebildet. Auf einem Gateoxid 7 wird ein sog. Gate-Stack bestehend aus insbesondere n-dotiertem Polysilizium 8, einer darauf angeordneten weiteren leitenden Schicht 9 (beispielsweise WSi oder ein anderes Silizid) und einer Deck-Isolationsschicht 10 (beispielsweise aus Siliziumoxid oder- nitrid). An den Seitenwänden des Gate-Stack wird ein isolierender Spacer 11 vorzugsweise aus dem Material der Deck-Isolationsschicht erzeugt und die S/D-Gebiete 12 des Transistors werden implantiert. Ggf. kann der Spacer zweiteilig ausgebildet sein, wobei nach dem ersten Teilspacer in bekannter Weise LDD-Gebiete implantiert werden. Damit ist der Auswahltransistor der Speicherzelle fertiggestellt. Nachfolgend wird eine Siliziumnitridschicht 13 aufgebracht. Vorzugsweise liegt ihre Dicke im Bereich 20 bis 30nm.
Das weitere Verfahren sieht vor (siehe Figur 6), mit Hilfe einer Photomaske die Nitridschicht 13 an den Stellen wieder zu entfernen, an denen die Surface-Straps" zur elektrischen Verbindung zwischen Auswahltransistor und Kondensator gebildet werden sollen. Gleichzeitig wird in den oberen Bereich des Grabenkondensators hineingeätzt und hier insbesondere der dicke Isolationskragen bis zu einer vorgegebenen Tiefe entfernt, so daß auch hier der Kontakt zum Kondensator ermöglicht wird. Die Photomaske besitzt also eine Öffnung über einem Bereich der Kondensatorauffüllung und dem benachbarten S/D-Gebiet. Der eingesetzte Ätzprozeß (beispielsweise unter Verwendung von CHF3/CF4 sowie Sauerstoff und Argon) greift auch die Deck-Isolationsschicht 10 und den Seitenwandspacer 11 des Gate-Stack an, so daß die Gefahr besteht, das dotierte Polysilizium 8 der Wortleitung freizulegen. Nach Entfernung der Photomaske wird eine Implantation insbesondere mit BF2-Ionen durchgeführt, daß verbliebene Nitrid 13 wirkt dabei als Dotiermaske. Die Öffnung in der Nitridschicht 13 entspricht der Öffnung der Photomaske. Im wesentlichen wird freiliegendes Silizium p-dotiert - also der Bereich der Kondensatorauffüllung und das benachbarte S/D-Gebiet - , während in freiliegendem Siliziumoxid kaum B+-Ionen deponiert werden. Anschließend wird undotiertes Polysilizium 14 aufgebracht und mittels Ausdiffusion aus dem unterliegenden dotierten Silizium und Polysilizium abschnittsweise p-dotiert. Das Polysilizium 14 füllt das im Graben entstandene Loch dabei auf, seine Dicke beträgt vorzugsweise 50 bis 100nm.
Mit einer KOH-Ätzung oder einer anderen geeigneten selektiven Ätzung, die die so erzeugten p+-dotierten Polysilizium-Abschnitte 14' nicht angreift, wird das undotierte Polysilizium 14 entfernt (siehe Figur 7). Die dotierten p+-Polysilizium-Abschnitte 14' bilden die Surface-Straps". Es besteht jedoch die Gefahr, daß eventuell freigelegtes n-dotiertes Polysilizium 8 des Gates ebenfalls angegriffen und entfernt wird. Auch p--dotiertes Silizium als Gatebestandteil würde durch das Ätzmittel angegriffen. Dies führt zum Ausfall des Auswahltransistors (und damit der Speicherzelle), da dann ein Hohlraum über dem Gateoxid entsteht und der Transistor nicht schaltbar ist. Es hat sich gezeigt, daß die ausfallenden Zellen meist statistisch verteilt sind und Korrelationen nicht nur zu einem, sondern zu mehreren vorangehenden Prozeßschritten bestehen.
Der beschriebene Ausfallmechanismus führt zu einem Ausbeuteeinbruch. Eine elektrisch Inline-Kontrolle während des Fertigungsprozesses ist bisher nicht möglich, insbesondere, da das Problem in der Regel nur im Zellenfeld auftritt. Ebenso wenig ist eine eindeutige Zuordnung des KOH-Angriffs zu (späteren) Testdaten möglich.
Weitere Einzelheiten des hier nur in den wesentlichen Punkten beschriebenen Verfahrens sind beispielsweise in EP 543 158 A2 und EP 651 433 A1 (insbesondere Spalte 4 und 6 der Beschreibung) offenbart.
Aufgabe der vorliegenden Erfindung ist daher, ein Testverfahren und ein Teststruktur anzugeben, die eine Inline-Kontrolle, d.h. eine prozessbegleitende Kontrolle ermöglichen. Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 5 gelöst.
Die Teststruktur weist mindestens zwei Transistoren mit in Serie geschalteten S/D-Gebieten auf, die in gleicher Weise wie der Auswahltransistor hergestellt werden. Sie weisen also einen Gate-Stack mit n-dotiertem oder p-dotiertem Polysilizium und mindestens einen isolierenden Seitenwand-Spacer auf. Das erste und das letzte S/D-Gebiet der Transistorreihe ist von außen über einen ersten bzw. zweiten Anschluß anschließbar. Die Gates sind ebenfalls anschließbar. Das Testverfahren sieht vor, diese Teststruktur entsprechend dem eingangs erläuterten Modul zur Erzeugung des Surface-Strip weiter zu prozessieren. Es wird also die erläuterte Nitridschicht aufgebracht und mit der Photomaske strukturiert. Die Öffnungen der Photomaske erstrecken sich im Bereich der Teststruktur mindestens über die Gebiete der Transistoren, bei denen auch im Zellenfeld bei den entsprechenden Transistoren Öffnungen vorhanden sind. Vorzugsweise sind die Öffnungen in Bereich der Teststruktur jedoch größer, so daß quasi Worst-Case"-Bedingungen für den Transistor, nämlich ein ausgedehnterer Ätzangriff, geschaffen werden. Das Verfahren wird wie eingangs beschrieben fortgesetzt und ein Surface-Strap gebildet. Dann wird an die Gates der normally off"- Transistoren ein Potential angelegt, das einem geöffneten Zustand der Transistoren entspricht. Der zwischen dem ersten und zweiten Anschluß der Teststruktur fließende Strom wird gemessen. Wenn bei einem Gate-Potential, das einem geöffneten Zustand der Transistoren entspricht, durch die Transistorreihe kein Strom fließt bzw. der Widerstand stark ansteigt, mit anderen Worten wenn mindestens ein Transistor der Reihe nicht schaltbar ist, läßt dies einen Rückschluß auf einem KOH-Angriff zu. Bei einem Widerstandswert innerhalb der Spezifikation ist ein KOH-Angriff ausgeschlossen. Der typische Wert für einen off-Strom" eines Transistors (beispielsweise in einer Speicherzelle) beträgt 10-6-10-5 pA. Der On-Strom" liegt im bereich 10-100µA. Bei einem KOH-Angriff ist der Strom bei On-Bedingungen" daher um mehrere Größenordnungen geringer als bei fehlerfreiem Prozess.
Durch Einsatz der Teststruktur und des Testverfahrens können mögliche Ausbeuteeinbrüche prozeßbegleitend erkannt werden, wodurch sich ein beträchtlicher Zeitgewinn ergibt. Es können Korrelationen zu Prozeßparametern festgestellt werden und ggf. Fehlerquellen eliminiert werden.
Die Teststruktur benötigt nur wenig Platz. Beispielsweise können die aktiven Gebiete der Transistoren linear angeordnet sein, d.h. einen durchgehenden Streifen kristallinen Silizium darstellen, der in vorgegebenen Bereichen zur Bildung der S/D-Gebiete dotiert ist und eventuell zusätzlich siliziert (mit TiSi oder ähnliches) sein kann. Die Gates der Transistoren verlaufen jeweils quer zu diesen Streifen, vorzugsweise wird eine durchgehende Wortleitung mäanderförmig (im weitesten Sinne zick-zack-förmig) über das aktive Gebiet gelegt, die das aktive entsprechend der Anzahl der zu bildenden Transistoren kreuzt. Das kristalline Silizium wird von einem Isolationsgebiet (beispielsweise Shallow Trench Isolation) umgeben. Der kristalline Siliziumstreifen ist an einem Ende mit dem ersten Anschluß und an anderen Ende mit dem zweiten Anschluß versehen.
Die bevorzugte Angabe von Transistoren in der Reihe ist abhängig von den gegebenen Randbedingungen, insbesondere dem zur Verfügung stehenden Platz. Sinnvoll sind beispielsweise 4-5 Transistoren, um ein zuverlässiges Testergebnis zu erhalten. Auch mehr Transistoren sind denkbar.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels und der Figuren näher erläutert. Es zeigen:
Figur 1
eine Aufsicht auf eine Teststruktur
Figuren 2-4
einen Querschnitt durch zwei benachbarte Transistoren der Teststruktur, an den das Testverfahren erläutert wird,
Figuren 5-7
einen Querschnitt durch eine DRAM-Speicherzelle, an dem das zu untersuchende Prozeßmodul erläutert wird.
Figur 1: Eine einfache und platzsparende Struktur wird durch einen Streifen kristallinen Siliziums 20 als aktives Gebiet der Transistoren und eine mäandrierend darüber verlaufende Wortleitung 24 gebildet. Der Verlauf der Wortleitung 24 entspricht eine Rechteckfunktion. Die Aufsicht zeigt ein streifenförmiges kristallines Siliziumgebiet 20 als aktives Gebiet, das von einem Isolationsgebiet 21 an der Substratoberfläche umgebend ist. Das Siliziumgebiet 20 weist einen ersten Anschluß 22 und einen zweiten Anschluß 23 auf. Zwischen diesen Anschlüssen wird das Siliziumgebiet von einer durchgehenden Wortleitung 24 mehrfach überkreuzt. Dabei stellt jeder der Kreuzungspunkte zwischen der Wortleitung und dem aktiven Gebiet ein Gate mit unterliegendem Kanalgebiet eines Transistors dar. Wie in den Figuren 2 bis 4 dargestellt, ist diese Wortleitung als Gate-Stack aufgebaut und mit einer isolierenden Abdeckung und isolierenden Spacern versehen, dann werden durch Implantation die S/D-Gebiete 121 im Siliziumstreifen 20 hergestellt. Auf diese Weise sind die in Reihe geschalteten Transistoren der Teststruktur gebildet.
Figur 2 zeigt einen Schnitt durch einen Ausschnitt der Teststruktur entlang der gepunkteten Linie S in Figur 1. Die Transistoren werden in gleicher Weise und gleichzeitig mit den Auswahltransistoren im Zellenfeld hergestellt, die Wortleitung besteht also aus n-dotiertem Polysilizium 81, einem Silizid 91 (insbesondere WSi) der isolierenden Gate-Abdeckung 101 und seitlichen isolierenden Spacern 111. Das Gateoxid unterhalb des n-dotierten Silizium wurde hier nicht dargestellt. Die Implantation der S/D-Gebiete 121 erfolgt gleichzeitig mit der Implantation der Auswahltransistoren. Die so erzeugte Teststruktur wird dem erläuterten Prozeßmodul unterworfen. Es wird also eine Nitridschicht 131 ganzflächig abgeschieden und eine Photomaske aufgebracht. Die Photomaske besitzt eine Öffnung innerhalb des in Figur 1 gezeigten, strichpunktierten Bereichs 30. Die Schnittlinie S liegt vollständig innerhalb dieses Bereichs 30, so daß die Maske hier entfernt wird und in Figur 2 nicht erkennbar ist. Wie bereits erläutert, kann die Öffnung 30 auch kleiner sein, es muß nur bei jedem Transistor der Teststruktur mindestens das entsprechende Gebiet wie bei einem Transistor im Zellenfeld freiliegen, also mindestens eine Kante des Gates und einen Teil des S/D-Gebietes überlappen. Durch die in diesen Ausführungsbeispiel sehr viel größere Öffnung 30 wird ein möglicher KOH-Angriff sicher detektiert. Ferner erstreckt sich die Maskenöffnung 30 durchgehend über alle Transistoren, wie in der Figur 1 dargestellt.
Figur 3: es wird der erläuterte Ätzprozeß zur Entfernung der Nitridschicht 131 - und zur seitlichen Freilegung des S/D-Gebietes in Zellenfeld - durchgeführt. Das Siliziumsubstrat wird dabei nicht angegriffen. In der Teststruktur wird dabei die Gateabdeckung gedünnt. Die erläuterte p-Implantation wird durchgeführt und eine undotierte Polysiliziumschicht 141 wird aufgebracht. Der Temperaturschritt zur Ausdiffusion wird durchgeführt, so daß die undotierte Polysiliziumschicht 141 abschnittsweise p-dotiert wird und Abschnitte 141' gebildet werden. Innerhalb des dargestellten Ausschnitts in Figur 2 bis 4 wird die als Diffusionssperre dienende Nitridschicht bis auf eventuelle (durch die Anisotrope des Ätzprozesses verursachte) Spacer entfernt. Die darauffolgende Implantation deponiert den p-Dotierstoff aber nicht gleichmäßig über die gesamte Oberfläche, sondern in Abhängigkeit von unterliegenden Material. Daher wird bei der Ausdiffusion nicht eine durchgehende p-dotierte Polysiliziumschicht 141' gebildet.
Figur 4: mittels einer KOH-haltigen Ätzlösung wird das undotierte Polysilizium 141 selektiv zu den durch Ausdiffusion dotierten Abschnitten 141' entfernt. Ist durch vorherige Prozesse das n-Polysilizium 81 des nicht mehr ausreichend isoliert, kann es herausgelöst werden, wie im linken Transistor in der Figur 4 angedeutet. Hier ist ein Hohlraum H gebildet. Dieser Transistor ist nicht mehr über das Gatepotential schaltbar.
Anschließend wird ein elektrisches Testverfahren durchgeführt. An die Wortleitung 24 wird ein Potential 1 angelegt, das einem leitenden Zustand der Transistoren entspricht, und der zwischen dem ersten Anschluß 22 und dem zweiten Anschluß 23 vorliegende Widerstand wird ermittelt. Wenn dieser Widerstand den Spezifikationen der Transistorreihe entspricht, ist ein KOH-Angrift in der Teststruktur ausgeschlossen. Da die Teststruktur worst case" Bedingungen ausgesetzt war, kann im Zellenfeld ein KOH-Angriff mit großer Sicherheit ausgeschlossen werden.
Ersichtlich können das Prinzip des Testverfahrens und die Teststruktur auch eingesetzt werden um ganz allgemein eine gewollte oder nicht gewolllte Unterätzung (Entfernung des Polysiliziums) zu detektieren. Bei normally-off"-Transistoren bewirkt eine Unterätzung bei mindestens einem der Transistoren dann einen weiterhin hohen Widerstand bei Anlagen eines Potentials (das On" entspricht) an die Gates. Bei normally-on"-Transistoren bewirkt eine Unterätzung bei allen Transistoren einen weiterhin niedrigen Widerstand auch bei Anlegen eines Off"-Potentials an die Gates. Bei dieser allgemeinen Anwendung der Erfindung sind die auf die Speicherzellen-Herstellung abgestimmten Schritte (insbesondere die Nitridschicht, die undotierte Polysiliziumschicht, Ausdiffusion bzw. Implantation) nicht erforderlich. Ist die Erzeugung des Hohlraums H gewünscht, wird mittel des Ätzprozesses duch die Öffnung (30) der Photomaske ein geeigneter Zugang zur unteren Polysiliziumschicht erzeugt.

Claims (8)

  1. Halbleiterstruktur mit mindestens zwei MOS-Transistoren in einem Halbleitersubstrat,
    bei der jeder Transistor ein Gate mit einer n-dotierten oder p--dotierten Polysiliziumschicht (81) und einer dar-über angeordneten leitenden Schicht (91) aufweist, wobei das Gate mit einer Deck-Isolationsschicht (101) und isolierenden Seitenwand-Spacern (111) versehen ist, sowie ein erstes und ein zweites S/D-Gebiet (121),
    bei der die Gates miteinander elektrisch verbunden sind und einen Anschluß aufweisen,
    bei der das zweite S/D-Gebiet des ersten Transistors mit dem ersten S/D-Gebiet des zweiten Transistors elektrisch verbunden ist,
    bei der das erste S/D-Gebiet des ersten Transistors mit einem ersten Anschluß (22) und das zweite S/D-Gebiet des zweiten Transistors mit einem zweiten Anschluß (23) verbunden ist.
  2. Halbleiterstruktur nach Anspruch 1, bei der die aktiven Gebiete der Transistoren einen zusammenhängenden Streifen monokristallinen Siliziums (20) im Halbleitersubstrat (1) bilden, und der erste Anschluß (22)und der zweite Anschluß (23) randnah an entgegengesetzten Enden des Streifens angeordnet sind.
  3. Halbleiterstruktur nach Anspruch 2, mit einer mäandrierend über den Siliziumstreiten (20) verlaufenden, durchgehenden Wortleitung (25) für die Transistoren, die die Gates enthält.
  4. Halbleiterstruktur nach einem der Ansprüche 1 bis 3, bei der die leitende Schicht (91) aus einem Silizid, insbesondere aus WSi, besteht.
  5. Verfahren zum Detektieren eines Ätzangriffs auf eine Polysilizium-Leitbahn unter Verwendung eines elektrischen Testverfahrens, mit folgenden Schritten:
    Bilden einer Halbleiterstruktur nach einem der Ansprüche 1 bis 4 als Teststruktur,
    Aufbringen einer Photomaske mit einer Öffnung (30) die mindestens jeweils einen isolierenden Spacer (111) an einer Seite jedes Transistors freilegt, und Durchführen eines Ätzprozesses durch diese Öffnung, und Entfernen der Photomaske,
    Durchführen einer selektiven Naßätzung, die Polysilizium angreift,
    Anlegen eines Potentials an die Gates der Transistoren,
    Messen des Widerstands zwischen dem ersten Anschluß (22) und dem zweiten Anschluß (23).
  6. Verfahren zum Detektieren eines Ätzangriffs auf eine Polysilizium-Leitbahn unter Verwendung eines elektrischen Testverfahrens, mit folgenden Schritten:
    Bilden einer Halbleiterstruktur nach einem der Ansprüche 1 bis 4 als Teststruktur,
    Aufbringen einer Nitridschicht (131)
    Aufbringen einer Photomaske mit einer Öffnung (30), die mindestens jeweils einen isolierenden Spacer (111) an einer Seite jedes Transistors freilegt, und Ätzen der Nitridschicht (131) durch diese Öffnung, und Entfernen der Photomaske,
    Implantation mit einem p-Dotierstoff,
    Aufbringen einer undotierten Polysiliziumschicht (141) und abschnittsweise Dotierung dieser Schicht durch Ausdiffusion aus der Unterlage,
    Entfernen der undotierten Abschnitte der Polysiliziumschicht (141) mit Hilfe einer selektiven Naßätzung
    Anlegen eines dem leitenden Zustand der Transistoren entsprechenden Potentials (V1) an die Gates der Transistoren,
    Messen des Widerstands zwischen dem ersten Anschluß (22) und dem zweiten Anschluß (23).
  7. Verfahren nach Anspruch 6, bei dem gleichzeitig mit den Transistoren der Teststruktur ein Auswahltransistor einer Speicherzelle in einer DRAM-Schaltung hergestellt wird.
  8. Verfahren nach einem der Ansprüche 6 bis 7, bei dem gleichzeitig mit der Bildung der p-dotierten Polysiliziumabschnitte (141') ein p-dotierter Polysilizium-Anschlußstreifen (14') zur elektrischen Verbindung des Auswahltransistors mit einer Elektrode eines Speicherkondensators der Speicherzelle gebildet wird.
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