DE19740950A1 - Halbleiterspeicher und Verfahren zum Herstellen desselben - Google Patents

Halbleiterspeicher und Verfahren zum Herstellen desselben

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Description

Die Erfindung betrifft ein Halbleiterbauteil, und spezieller betrifft sie einen Halbleiterspeicher mit verringerter Über­ deckungsstufe zwischen einem Zellenteil und einem Periphe­ rieschaltungsteil, und sie betrifft ein Verfahren zum Her­ stellen eines solchen Speicherbauteils.
Nachfolgend werden ein herkömmlicher Halbleiterspeicher und ein Herstellverfahren für denselben unter Bezugnahme auf die Schnittansichten der Fig. 1a bis 1m erläutert.
Zunächst werden, wie es in Fig. 1a dargestellt ist, in einem Halbleitersubstrat SUB eine n-Wanne und eine p-Wanne ausge­ bildet.
Zweitens werden, wie es in Fig. 1b dargestellt ist, eine Isolierschicht 4 zum Isolieren eines Zellenteils gegen einen Peripherieschaltungsteil sowie eine Bauteil-Isolierschicht 3 zum Isolieren einer Zelle von den nächsten in vorbestimmten Abschnitten des Substrats ausgebildet, in dem die n- und die p-Wanne ausgebildet sind.
Anschließend wird, wie es durch Fig. 1C veranschaulicht ist, ein Ionenimplantationsprozeß in einen aktiven Bereich hin­ ein ausgeführt, wie er durch die Bauteil-Isolierschicht 3 und die Isolierschicht 4 definiert ist, um eine Schwellen­ spannung einzustellen. Dabei wird durch die Art der implan­ tierten Ionen bestimmt, wo ein NMOS-Transistor und ein PMOS-Transistor ausgebildet wird.
Als nächstes wird, wie es durch Fig. 1d veranschaulicht ist, eine Wortleitung des Speicherbauteils im Zellenteil ausge­ bildet. Dabei wird im Zellenteil ein Gate ausgebildet, und auch im Peripherieschaltungsteil wird ein Gate ausgebildet. Die Wortleitung besteht aus einer Gateisolierschicht 5, einem Gate 6 aus polykristallinem Material, nachfolgend als Polygate bezeichnet, und einer Deckoxidschicht 7 auf dem Substrat.
Danach wird, wie es durch Fig. 1e veranschaulicht ist, eine Pufferoxidschicht 8 auf dem Substrat ausschließlich des Zel­ lentransistors hergestellt, die dazu dient, Spannungen abzu­ bauen, wie sie während des Tonenimplantationsprozesses im Substrat erzeugt wurden. Unter Verwendung der Gates als Mas­ ke werden Ionen für leichte Dotierung implantiert, um als Source und Drain verwendete Fremdstoffdiffusionsbereiche 9 auszubilden.
Dann wird zu beiden Seiten der Gates eine Seitenwand-Oxid­ schicht 10 hergestellt, wie es in Fig. 1f dargestellt ist. Mittels dieser Seitenwand-Oxidschicht 10 und den als Maske dienenden Gates erfolgt ein Ionenimplantationsprozeß für starke Dotierung zum Erzeugen von Fremdstoffdiffusionsberei­ chen mit LDD-Struktur. Als nächstes wird auf der gesamten Oberfläche des Substrats, auf dem die Zellentransistoren ausgebildet wurden, eine erste Isolierschicht 11 herge­ stellt. Anschließend wird auf dieser eine zweite Isolier­ schicht 12 aus Borphosphorsilikatglas (BPSG) hergestellt. Als nächstes werden die erste und die zweite Isolierschicht 11 und 12 auf dem Fremdstoffdiffusionsbereich auf einer Sei­ te eines der Zellentransistoren selektiv entfernt, um so ein Bitleitungs-Kontaktloch 13 auszubilden.
Anschließend werden, wie es durch Fig. 1g veranschaulicht ist, eine mit n-Fremdstoffionen dotierte Polysiliziumschicht 14 sowie eine Wolframoxidschicht 15 abgeschieden, um das Bitleitungs-Kontaktloch 13 vollständig einzubetten, und dann werden diese selektiv strukturiert, um eine Bitleitung aus­ zubilden.
Danach wird, wie es durch Fig. 1h veranschaulicht ist, eine dritte Isolierschicht 16 aus einem Oxid auf der gesamten Oberfläche einschließlich der Bitleitung hergestellt. Als nächstes wird eine vierte Isolierschicht 17 aus einem Nitrid auf der dritten Isolierschicht 16 abgeschieden. Danach wird eine fünfte Isolierschicht 18 aus BPSG auf der vierten Iso­ lierschicht 17 hergestellt. Dann wird eine sechste Isolier­ schicht 19 aus einem Oxid auf der fünften Isolierschicht 18 hergestellt. Die Isolierschichten 19, 18, 17, 16, 12 und 11 auf der anderen Seite des Zellentransistors werden teilweise entfernt, um Speicherknoten-Kontaktlöcher 20 auszubilden. Anschließend wird eine Seitenwand 21 aus Nitrid an der Sei­ tenfläche jedes der Speicherknoten-Kontaktlöcher 20 herge­ stellt.
Als nächstes werden, wie es durch Fig. 1i veranschaulicht ist, Speicherknotenelektroden 22 mit zylindrischer Form so hergestellt, daß sie jeweils mit den Fremdstoffdiffusions­ bereichen in Kontakt stehen, die durch die Speicherknoten- Kontaktlöcher 20 an der anderen Seite des Zellentransistors freigelegt wurden, und dann werden die fünfte und sechste Isolierschicht 18 und 19 durch Naßätzen entfernt. Dann wird auf der Oberfläche jeder der Speicherknotenelektroden 22 eine hoch-dielektrische Schicht 23 hergestellt.
Danach wird, wie es durch Fig. 1j veranschaulicht ist, eine Plattenelektrode 24 der Speicherknotenelektrode 22, auf der die hoch-dielektrische Schicht 23 hergestellt wurde, gegen­ überstehend ausgebildet.
Dann wird, wie es durch Fig. 1k veranschaulicht ist, eine siebte Isolierschicht 25 aus einem Oxid auf der gesamten Oberfläche einschließlich des Schwellentransistors und des Kondensators hergestellt, um darauf mehrere Leiterbahnen ausbilden zu können, und dann werden eine Aluminiumschicht und eine Schicht zum Verhindern von Oberflächenreflexion auf der siebten Isolierschicht 25 hergestellt, und diese werden dann selektiv geätzt, um untere Verdrahtungsschichten 26 auszubilden. Dabei werden auch im Peripherieschaltungsteil Transistoren und Verdrahtungsschichten ausgebildet.
Als nächstes wird, wie es durch Fig. 1m veranschaulicht ist, eine Zwischenschicht-Isolierschicht 27 auf der gesamten Oberfläche einschließlich der unteren Verdrahtungsschichten 26 hergestellt, und dann wird eine durch Aufschleudern her­ gestellte Glasschicht (SOG = spin on glass) 28 auf die Zwi­ schenschicht-Isolierschicht 27 aufgetragen und dann rückge­ ätzt, um so die Eigenschaften der Stufenüberdeckung zu ver­ bessern. Anschließend wird auf der SOG-Schicht 28 eine achte Isolierschicht 29 aus einem Oxid hergestellt. Dann werden die achte Isolierschicht 29, die SOG-Schicht 28 und die Zwi­ schenschicht-Isolierschicht 27 selektiv entfernt, um die un­ tere Verdrahtungsschicht 26 über dem Peripherieschaltungs­ bereich freizulegen, um dabei ein Zwischenschicht-Kontakt­ loch 30 auszubilden.
Anschließend wird, wie es in Fig. 1m veranschaulicht ist, auf dem Zwischenschicht-Kontaktloch 30 eine Steckerschicht 31 hergestellt, um die Verdrahtungseigenschaften zu verbes­ sern. Dann werden eine obere Verdrahtungsschicht 23 aus Alu­ minium und eine Schicht zum Verhindern von Reflexion in Kon­ takt mit der Steckerschicht 31 hergestellt.
Das obengenannte Verfahren wird für Speicherbauteile mit Kondensator-über-Bitleitung(COB = capacitor over bitline)-Struktur verwendet, wie bei DRAM-Bauteilen zur Massenher­ stellung angewandt.
Aufgrund von Kurzschlüssen von Metalleitungen, wie dies bei hoher Integration und Superminiaturisierung auftritt, werden häufig fehlerhafte Bauteile erzeugt. Insbesondere wird der Hauptteil von Kurzschlüssen durch Verdrahtungskurzschlüsse gebildet, wie sie durch die Überdeckungsstufe zwischen einem Zellenteil, in dem ein Zellenarray angeordnet ist, und einem Peripherieschaltungsteil, in dem Peripherieschaltungen zum Steuern der Eingabe und Ausgabe von Daten durch Anlegen von Signalen an Wortleitungen und Datenleitungen im Zellenteil ausgebildet sind, hervorgerufen. Da Kondensatoren zum Ein­ speichern von Daten im Zellenteil ausgebildet sind, sind der Zellenteil und der Peripherieschaltungsteil so ausgebildet, daß eine Überdeckungsstufe vorhanden ist.
Beim herkömmlichen Halbleiterspeicher und dem herkömmlichen Verfahren zum Herstellen desselben bestehen die folgenden Probleme.
Erstens wird aufgrund der Überdeckungsstufe zwischen einem Zellenteil und einem Peripherieschaltungsteil häufig ein Kurzschluß zwischen Metalleitungen verursacht. Demgemäß liegen die Metalleitungen des Zellenteils höher als dieje­ nigen des Peripherieschaltungsteils, und wenn Isolierschich­ ten (die achte Isolierschicht 29, die SOG-Schicht 28 und die Zwischenschicht-Isolierschicht 27) im Photolithographiepro­ zeß nicht genau festgelegt werden, treten häufig Kurz­ schlüsse auf. Darüber hinaus kann SOG, das im mittleren Ab­ schnitt eines Zwischenschicht-Kontaktlochs freiliegt, in dieses Loch gelangen, wodurch die Steckerschicht erodiert wird. Im Ergebnis werden die Eigenschaften der oberen und unteren Verdrahtung beeinträchtigt.
Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter­ speicher und ein Verfahren zum Herstellen desselben zu schaffen, bei denen eine Überdeckungsstufe zwischen einem Zellenteil und einem Peripherieschaltungsteil bei einer Mehrfachverdrahtungsstruktur verkleinert ist.
Diese Aufgabe ist hinsichtlich des Speichers durch die Lehre von Anspruch 1 und hinsichtlich des Verfahrens durch die Lehre von Anspruch 6 gelöst.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Konstruktion erzielt, wie sie spe­ ziell in der Beschreibung, den Ansprüchen und den beigefüg­ ten Zeichnungen dargelegt ist.
Es ist zu beachten, daß sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
Die beigefügten Zeichnungen, die beigefügt sind, um das Ver­ ständnis der Erfindung zu fördern, veranschaulichen Ausfüh­ rungsbeispiele der Erfindung und dienen zusammen mit der Be­ schreibung dazu, deren Prinzipien zu erläutern.
Fig. 1a bis 1m sind Schnittansichten zum Veranschaulichen eines herkömmlichen Verfahrens zum Herstellen eines Halblei­ terspeichers; und
Fig. 2a bis 2m sind Schnittansichten zum Veranschaulichen eines Verfahrens zum Herstellen eines erfindungsgemäßen Halbleiterspeichers.
Es wird nun detailliert auf die bevorzugten Ausführungsbei­ spiele der Erfindung Bezug genommen, die teilweise durch die beigefügten Zeichnungen veranschaulicht sind.
Unter Bezugnahme auf die Fig. 2a bis 2m wird schrittweise ein Verfahren zum Herstellen eines Halbleiterspeichers gemäß einem bevorzugten Ausführungsbeispiel beschrieben.
Zunächst werden, wie es durch Fig. 2a veranschaulicht ist, eine n-Wanne 41 und eine p-Wanne 42 in einem Halbleitersub­ strat SUB ausgebildet.
Gemäß Fig. 2b werden in vorbestimmten Abschnitten des Sub­ strats eine Isolierschicht 44 zum Isolieren eines Zellen­ teils gegen einen Peripherieschaltungsteil sowie eine Bau­ teil-Isolierschicht 43 zum Isolieren einer Zelle von benach­ barten hergestellt.
Gemäß Fig. 2c wird zum Einstellen der Schwellenspannung des Bauteils ein Ionenimplantationsprozeß in einen durch die Schichten 43 und 44 festgelegten aktiven Bereich hinein aus­ geführt. Dabei wird durch die Art der Ionen bestimmt, wo ein NMOS- und wo ein CMOS-Transistor ausgebildet wird.
Gemäß Fig. 2d wird im Zellenteil eine Wortleitung des Spei­ cherbauteils hergestellt. In diesem Fall wird auch im Peri­ pherieschaltungsteil ein Gate zum Aufbauen einer Peripherie­ schaltung ausgebildet. Die Wortleitung besteht aus einer Gateisolierschicht 45, einem Gate 46 aus polykristallinem Material sowie einer Deckoxidschicht 47.
Gemäß Fig. 2e wird auf dem Halbleitersubstrat ausschließlich der Zellentransistoren eine Pufferoxidschicht 48 herge­ stellt, die Spannungen abbaut, wie sie das Substrat während des Ionenimplantationsprozesses erlitten hat. Mittels der Gateisolierschicht 45, des Gates 46 aus polykristallinem Ma­ terial und der Deckoxidschicht 47, die als Masken dienen, werden Ionen für leichte Dotierung implantiert, um als Source und Drain verwendete Fremdstoffdiffusionsbereiche 49 auszubilden.
Gemäß Fig. 2f wird an den beiden Seiten der Gates mit den Schichten 45, 46 und 47 eine Seitenwand-Oxidschicht 50 her­ gestellt. Diese und die genannten Gates dienen als Masken beim Ausführen eines Ionenimplantationsprozesses für starke Dotierung zum Ausbilden von Fremdstoffdiffusionsbereichen mit LDD-Struktur. Anschließend wird auf der gesamten Ober­ fläche des Substrats, in dem die Zellentransistoren ausge­ bildet wurden, eine erste Isolierschicht 51 hergestellt. Da­ bei werden Transistoren zum Aufbauen einer Peripherieschal­ tung auf der Bauteil-Isolierschicht 44 zum Isolieren des Zellenteils gegen den Peripherieschaltungsteil ausgebildet.
Außerdem werden Transistoren eines Attrappenmusters in Ab­ schnitten ausgebildet, in denen keine Zellentransistoren aufgebaut werden, was während der Ausbildung der Zellentran­ sistoren erfolgt. Demgemäß wird die Erzeugung einer Überde­ ckungsstufe zwischen dem Zellenteil und dem Peripherieschal­ tungsteil verringert.
Auf der ersten Isolierschicht 51 wird eine zweite Isolier­ schicht 52 aus BPSG hergestellt, und dann werden die erste und die zweite Isolierschicht 51 und 52 selektiv auf dem Fremdstoffdiffusionsbereich auf einer Seite des Zellentran­ sistors entfernt, um so ein Bitleitungs-Kontaktloch 53 aus­ zubilden.
Gemäß Fig. 2g werden eine mit einem n-Fremdstoff dotierte Polysiliziumschicht 54 sowie eine Wolframsilicidschicht 55 so hergestellt, daß sie das Bitleitungs-Kontaktloch 53 vollständig einbetten, und dann werden sie zum Herstellen einer Bitleitung selektiv strukturiert. Dabei verbleiben die Polysiliziumschicht 54 und die Wolframsilicidschicht 55 im Grenzabschnitt zwischen dem Zellenteil und dem Peripherie­ schaltungsteil als Attrappenmuster, wodurch die Erzeugung einer Überdeckungsstufe verhindert ist.
Gemäß Fig. 2h wird eine dritte Isolierschicht 56 aus einem Oxid auf der gesamten Oberfläche einschließlich der Bitlei­ tung hergestellt, und dann wird eine vierte Isolierschicht 57 aus einem Nitrid auf der dritten Isolierschicht 56 abge­ schieden. Als nächstes wird auf der vierten Isolierschicht 57 eine fünfte Isolierschicht 58 aus BPSG hergestellt, auf der dann eine sechste Isolierschicht 59 aus einem Oxid her­ gestellt wird. Danach werden die Isolierschichten 59, 58, 57, 56, 52 und 51 auf dem Fremdstoffdiffusionsbereich auf der anderen Seite des Zellentransistors teilweise entfernt, um dadurch ein Speicherknoten-Kontaktloch 60 herzustellen.
Anschließend wird an der Seitenfläche des Speicherknoten- Kontaktlochs 60 eine Seitenwand 61 aus Nitrid hergestellt.
Gemäß Fig. 2i wird eine Speicherknotenelektrode 62 mit Zy­ linderform so hergestellt, daß sie mit dem durch das Spei­ cherknoten-Kontaktloch 60 freigelegten Fremdstoffdiffusions­ bereich in Kontakt tritt, und dann werden die fünfte und sechste Isolierschicht durch Naßätzen entfernt. Als näch­ stes wird eine hoch-dielektrische Schicht 63 auf der Ober­ fläche der Speicherknotenelektrode 62 hergestellt.
Gemäß Fig. 2j wird eine Plattenelektrode 64 so hergestellt, daß sie der Speicherknotenelektrode 62 gegenübersteht, auf der die hoch-dielektrische Schicht 63 ausgebildet wurde.
Gemäß Fig. 2k wird dann auf der gesamten Oberfläche eine siebte Isolierschicht 65 aus einem Oxid für Mehrfachverdrah­ tungen hergestellt. Als nächstes werden eine Aluminium­ schicht und eine Schicht zum Verhindern von Oberflächenre­ flexion auf der siebten Isolierschicht 65 hergestellt, und dann werden sie selektiv geätzt, um untere Verdrahtungs­ schichten 66 auszubilden. Dabei werden auch im Peripherie­ schaltungsteil Transistoren und Verdrahtungsschichten ausge­ bildet.
Gemäß Fig. 21 wird auf der gesamten Oberfläche einschließ­ lich der unteren Verdrahtungsschichten 66 eine Zwischen­ schicht-Isolierschicht 67 hergestellt, auf der dann eine SOG-Schicht 68 hergestellt wird, die rückgeätzt wird, wo­ durch die Eigenschaften an der Überdeckungsstufe verbessert sind. Anschließend wird auf der SOG-Schicht 68 eine achte Isolierschicht 69 aus einem Oxid hergestellt. Danach werden die achte Isolierschicht 69, die SOG-Schicht 68 und die Zwi­ schenschicht-Isolierschicht 67 teilweise entfernt, um die untere Verdrahtungsschicht 66 freizulegen, um dadurch ein Zwischenschicht-Kontaktloch 70 auszubilden.
Gemäß Fig. 2m wird im Zwischenschicht-Kontaktloch 70 eine Steckerschicht 71 hergestellt, um die Verdrahtungseigen­ schaften zu verbessern. Als nächstes werden eine obere Ver­ drahtungsschicht 72 aus Aluminium und eine Schicht zum Ver­ hindern von Reflexionen so ausgebildet, daß sie mit der Steckerschicht 71 in Kontakt stehen. Um die Erzeugung einer Überdeckungsstufe zwischen dem Zellenteil und dem Periphe­ rieschaltungsteil, der tiefer als der Zellenteil liegt, zu verhindern, ist im Grenzabschnitt eine Attrappenmuster­ schicht ausgebildet. Insbesondere dann, wenn die Gateleitung und die Bitleitung der Zelle hergestellt werden, werden sie nicht vollständig entfernt, sondern sie bleiben als Attrap­ penleitung im Grenzabschnitt zwischen dem Zellenteil und dem Peripherieschaltungsteil, so daß der Prozeß zum Herstellen von Metalleitungen vereinfacht ist.
Der Halbleiterspeicher und das zugehörige Herstellverfahren gemäß der Erfindung weisen die folgenden Vorteile auf.
Erstes ist die Erzeugung einer Überdeckungsstufe verringert, da auf der Bauteil-Isolierschicht im Grenzabschnitt zwischen einem Zellenteil und einem Peripherieschaltungsteil, der niedriger als der Zellenteil liegt, eine Attrappenmuster­ schicht aus einer Gateleitung und einer Bitleitung verblie­ ben ist. Demgemäß ist die Überdeckungsstufe zwischen dem Zellenteil und dem Peripherieschaltungsteil nicht wesent­ lich, obwohl ein Kondensator mit COB-Struktur im Zellenteil ausgebildet ist. Im Ergebnis werden beim Strukturieren der Metalleitungen des Peripherieschaltungsteils einschließlich des Zellenteils dieselben genau festgelegt.
Darüber hinaus ist, da die SOG-Schicht im Zwischenschicht- Kontaktloch nicht freiliegt, eine Erosion der Steckerschicht durch Eindringen der SOG-Schicht verhindert, wodurch eine Beeinträchtigung der elektrischen Eigenschaften im Verbin­ dungsabschnitt zwischen den oberen und unteren Verdrahtungen verhindert ist.

Claims (8)

1. Halbleiterspeicher mit einem Zellenarraybereich (42) zum Speichern von Daten und einem Peripherieschaltungsbe­ reich (41) zum Steuern der Eingabe und Ausgabe gespeicherter Daten, mit Wortleitungen (45, 46, 47) und Bitleitungen, die im Zellenarraybereich so ausgebildet sind, daß sie mit Zel­ len in diesem verbunden sind, gekennzeichnet durch Attrap­ penmusterschichten, die im Peripherieschaltungsbereich an­ grenzend an den Zellenarraybereich ausgebildet sind, um die Überdeckungsstufe zwischen dem Zellenarraybereich und dem Peripherieschaltungsbereich zu verringern.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Attrappenmusterschichten auf einer Bau­ teil-Isolierschicht (44) zum Isolieren des Zellenarraybe­ reichs (42) vom Peripherieschaltungsbereich (41) ausgebildet sind.
3. Halbleiterspeicher nach einem der vorstehenden Ansprü­ che, dadurch gekennzeichnet, daß die Attrappenmusterschich­ ten aus einer Wortleitungs-Attrappenmusterschicht (45, 46, 47) und einer Bitleitungs-Attrappenmusterschicht bestehen, wobei die Wortleitungs-Attrappenmusterschicht eine Gate-Deckoxidschicht (47) und eine Seitenwand-Oxidschicht (50) aufweist, die zu beiden Seiten der Gate-Deckoxidschicht aus­ gebildet ist, und wobei die Bitleitungs-Attrappenmuster­ schicht eine Aluminiumverdrahtungsschicht und eine Oberflä­ chenreflexion verhindernde Schicht aufweist.
4. Halbleiterspeicher nach einem der vorstehenden Ansprü­ che, gekennzeichnet durch:
  • - ein Halbleitersubstrat (SUB), auf dem ein Zellenarray (42) und ein Peripherieschaltungsbereich (41) ausgebildet sind;
  • - mehrere Wortleitungen (45, 46, 47), die auf dem Zellen­ array ausgebildet sind;
  • - Fremdstoffdiffusionsbereiche (49), die unter der Oberflä­ che des Halbleitersubstrats zu den beiden Seiten jeder Wort­ leitung ausgebildet sind;
  • - Wortleitungs-Attrappenmusterschichten, die auf dem peri­ pherieschaltungsbereich benachbart zum Zellenarray ausgebil­ det sind;
  • - eine erste Isolierschicht (51), die auf dem Halbleitersub­ strat einschließlich der Wortleitung und der Wortleitungs- Attrappenmusterschicht ausgebildet ist und Kontaktlöcher (53) zu den Fremdstoffdiffusionsbereichen enthält;
  • - mehrere Bitleitungen, die jeweils so ausgebildet sind, daß sie die Fremdstoffbereiche an einer Seite der Wortlei­ tung auf der ersten Isolierschicht kontaktieren;
  • - Bitleitungs-Attrappenmusterschichten, die auf der ersten Isolierschicht über der Wortleitungs-Attrappenmusterschicht ausgebildet sind;
  • - eine zweite Isolierschicht (52), die auf der ersten Iso­ lierschicht einschließlich der Bitleitung und der Bitlei­ tungs-Attrappenmusterschicht ausgebildet ist;
  • - einen Kondensator (62, 63, 64), dessen eine Elektrode (62) an der anderen Seite der Wortleitung auf der zweiten Iso­ lierschicht mit dem Fremdstoffdiffusionsbereich in Kontakt steht;
  • - eine dritte Isolierschicht (56), die auf der zweiten Iso­ lierschicht einschließlich des Kondensators ausgebildet ist; und
  • - mehrere Metallverdrahtungen, die auf der dritten Isolier­ schicht ausgebildet sind.
5. Halbleiterspeicher nach Anspruch 4, gekennzeichnet durch eine Bauteil-Isolierschicht (44) zum gegenseitigen Isolieren von den Zellenarraybereich bildenden Zellen gegen den Peripherieschaltungsbereich und zum Isolieren des Zel­ lenarraybereichs gegen den Peripherieschaltungsbereich.
6. Verfahren zum Herstellen eines Halbleiterspeichers, ge­ kennzeichnet durch die folgenden Schritte:
  • - Herstellen einer Bauteil-Isolierschicht (44) auf einem Halbleitersubstrat (SUB) zum Isolieren von Zellen gegenein­ ander und zum Isolieren eines Zellenbereichs von einem peri­ pherieschaltungsbereich;
  • - Herstellen mehrerer Gateleitungen (45, 46, 47) auf aktiven Bereichen, wie sie durch die Bauteil-Isolierschicht defi­ niert sind, und zum Herstellen einer Attrappengateleitung oder mehrerer an der Grenze zwischen dem Zellenbereich und dem Peripherieschaltungsbereich;
  • - Herstellen von Fremdstoffdiffusionsbereichen (49) zu bei­ den Seiten jeder der Gateleitungen, und Herstellen von Iso­ lierschichten (51) auf der gesamten Oberfläche;
  • - selektives Entfernen der Isolierschichten, um den Fremd­ stoffdiffusionsbereich an einer Seite der Gateleitung frei­ zulegen, und Herstellen einer Bitleitung oder mehrerer auf den Isolierschichten auf der Attrappengateleitung sowie meh­ rerer Bitleitungen, die mit dem Fremdstoffdiffusionsbereich in Kontakt stehen;
  • - Herstellen von Isolierschichten (52) auf der gesamten Oberfläche einschließlich der Bitleitungen und der Attrap­ penbitleitungen, und Freilegen des Fremdstoffdiffusionsbe­ reichs auf der anderen Seite der Gateleitung; und
  • - Herstellen eines Kondensators (62, 63, 64), dessen eine Elektrode (62) mit dem Fremdstoffdiffusionsbereich auf der anderen Seite der Gateleitung in Kontakt steht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Prozeß des Herstellens der Gateleitung und der Attrap­ pengateleitung die folgenden Schritte umfaßt:
  • - Ausführen eines Ionenimplantationsprozesses in das Halb­ leitersubstrat (SUB) hinein, um die Bauteil-Schwellenspan­ nung einzustellen, und Herstellen einer Gateisolierschicht (45);
  • - Herstellen einer Polysiliziumschicht (46) auf der Gateiso­ lierschicht;
  • - Herstellen einer Deckoxidschicht (47) auf der Polysili­ ziumschicht, um mehrere Gateleitungs-Musterschichten auf dem aktiven Bereich sowie eine Attrappengateleitungs-Muster­ schicht oder mehrere auf der Grenze zwischen dem Zellenbe­ reich und dem Peripherieschaltungsbereich auszubilden; und
  • - Ausführen eines Ionenimplantationsprozesses zum Herstellen der Fremdstoffdiffusionsbereiche (49), und Herstellen einer Seitenwand-Oxidschicht (50) an den beiden Seiten der Gate­ leitungs-Musterschicht und der Attrappengateleitungs-Muster­ schicht.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Prozeß des Herstellens der Bitleitung und der Attrap­ penbitleitung die folgenden Schritte umfaßt:
  • - Herstellen einer mit einem Fremdstoff dotierten Polysili­ ziumschicht auf der gesamten Oberfläche einschließlich des auf der einen Seite der Gateleitung freigelegten Fremdstoff­ diffusionsbereichs (48);
  • - Abscheiden einer Wolframsilicidschicht (55) auf der Poly­ siliziumschicht und
  • - Herstellen mehrerer Bitleitungsmusterschichten auf dem ak­ tiven Bereich sowie einer Bitleitungsmusterschicht oder meh­ rerer auf der Grenze zwischen dem Zellenbereich (42) und dem Peripherieschaltungsbereich (41).
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